JP5526672B2 - Ａｄ変換器 - Google Patents

Description

本発明は、ＡＤ変換器に関する。

情報処理技術の発達に伴い、アナログ信号をデジタル信号へ変換する装置類が急速に普及している（例えば、特許文献１〜３を参照）。

特開平１１−１１２３４８号公報 特開２００３−１９８３７０号公報 特開２００７−１１６３３７号公報

ＡＤ変換の精度を向上させる場合、信号帯域幅を絞ったり、サンプリング周波数を高くしたり、分解能を大きくしたりする方法がある。ここで、分解能を大きくする場合、例えば、逐次比較型のＡＤ変換器であれば更なるビット分の容量を新たに加える必要が生ずるし、パイプライン型のＡＤ変換器であればＭＤＡＣ（乗算型ＤＡコンバータ）の段数を増やす必要が生ずるので、不可避的に回路規模が大面積となる。また、これらの技術では原理的に分解能よりも細かい測定をすることはできない。

このため、回路規模を大きくすること無くＡＤ変換の分解能を大きくできる技術が望まれる。

開示された実施形態によると、アナログ信号をデジタル信号へ変換するＡＤ変換部と、
前記ＡＤ変換部で生じる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存する量子化誤差保存部と、
前記量子化誤差保存部が保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されたアナログ信号に加える量子化誤差加算部と、
前記ＡＤ変換部から出力されるデジタル信号のデジタル量を既定サンプル数で平均化することにより、該デジタル量の変動を減衰させる減衰部と、を備える、
ＡＤ変換器を提供する。

回路規模を大きくすること無く分解能を大きくできる。

量子化誤差低減装置を適用した逐次比較型ＡＤ変換器の構成図。 ＡＤ変換器のタイミングチャート（１）。 ＡＤ変換器のタイミングチャート（２）。 ＡＤ変換器のタイミングチャート（３）。 ＡＤ変換器の状態図（ＣＬＫ＝０〜１の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝２の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝３の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝４、ＭＳＢが“１”の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝４、ＭＳＢが“０”の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝１０の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝１１の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝１２〜１３の場合）。 ＡＤ変換器の状態図（ＣＬＫ＝１４の場合）。 ＡＤ変換器の入出力関係を比較した表。 １次のＦＩＲフィルタの構成図。 １次のＦＩＲフィルタの入出力関係を比較した表。 ５次のＦＩＲフィルタの構成図。 ５次のＦＩＲフィルタの入出力関係を比較した表。 Ｎビットのパイプライン型ＡＤ変換器に量子化誤差低減装置を適用した場合の構成図。 ８ビットのパイプライン型ＡＤ変換器に量子化誤差低減装置を適用した場合の構成図。 ＡＤ変換器の状態図（その１）。 ＡＤ変換器の状態図（その２）。 ＡＤ変換器の状態図（その３）。 量子化誤差低減装置の適用例を示す図。

図１は、量子化誤差低減装置を適用した、コンデンサアレイを用いた８ビット逐次比較型ＡＤ変換器（アナログデジタル変換器）を示す構成図である。なお、ここでは８ビットの場合を例に説明するが、如何なるビット数であってもよい。ＡＤ変換器１は、図１に示すように、オペアンプＡＭＰ、比較器ＣＯＭＰ、ラッチ３、逐次比較制御回路４、デジタルフィルタ５を備える。また、ＡＤ変換器１は、上部電極が比較器ＣＯＭＰの入力と繋がり、下部電極がスイッチＳＷ０と繋がる基準容量Ｃ０を備える。スイッチＳＷ０は、逐次比較制御回路４からの制御信号φＣを受けて動作する切り替えスイッチであり、基準容量Ｃ０の下部電極をオペアンプＡＭＰの出力端子に繋いだり、或いはフローティングさせたり接地したりする。なお、オペアンプＡＭＰ、基準容量Ｃ０、及びスイッチＳＷ０が量子化誤差低減装置２を構成する。また、ＡＤ変換器１は、上部電極が基準容量Ｃ０の出力および比較器ＣＯＭＰの入力と繋がり、下部電極がスイッチＳＷ１〜８にそれぞれ繋がる比較容量Ｃ１〜８を備える。スイッチＳＷ１〜８は、比較容量Ｃ１〜８の下部電極にアナログ入力電圧ＶＩＮ、高圧基準電圧ＶＲＨ、或いは低圧基準電圧ＶＲＬを印加する切り替えスイッチであり、逐次比較制御回路４からの制御信号φＣを受けて動作する。基準容量Ｃ０の上部電極はオペアンプＡＭＰの入力端子に接続されている。アナログ入力電圧ＶＩＮは、ＡＤ変換器１に入力されるアナログ信号の電圧である。高圧基準電圧ＶＲＨおよび低圧基準電圧ＶＲＬは任意に設定される。なお、比較容量Ｃ１〜８の上部電極には、スイッチＳＷ９を介して閾値電圧ＶＣＭを印加可能なように構成されている。比較容量Ｃ１〜８の容量の大きさは、図１に示すように、それぞれ１Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃ，３２Ｃ，６４Ｃ，１２８Ｃである。また、基準容量Ｃ０の容量の大きさは、基準容量Ｃ０および比較容量Ｃ１〜８の全容量の合計値の２５６分の１の大きさ、すなわち１Ｃである。

このように構成されるＡＤ変換器１は、比較器ＣＯＭＰの入力電圧が閾値電圧ＶＣＭに近づくように、次のような処理を行う。すなわち、比較器ＣＯＭＰの入力側に接続される基準容量Ｃ０および比較容量Ｃ１〜８にサンプリングされている入力アナログ量に、各ビットのレンジの２分の１の大きさのアナログ量を加算あるいは減算する処理を、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで順次繰り返していく。そして、各ビットの判定において、比較器ＣＯＭＰの入力電圧が閾値電圧ＶＣＭよりも高ければ当該ビットを“０”、閾値電圧ＶＣＭよりも低ければ当該ビットを“１”と判定するものとする。具体的には、逐次比較制御回路４が、アナログ入力信号をサンプリング後、比較容量Ｃ１〜
８のうち判定対象ビットに対応する比較容量の下部電極に、アナログ入力信号の大きさの判定のために高圧基準電圧ＶＲＨを印加する。このときの比較器ＣＯＭＰの入力側の電位が閾値電圧ＶＣＭより低い場合、逐次比較制御回路４は、当該ビットを“１”と判定し、当該ビットに対応する比較容量の下部電極に高圧基準電圧ＶＲＨを印加した状態で維持する。一方、比較器ＣＯＭＰの入力側の電位が閾値電圧ＶＣＭより高い場合、逐次比較制御回路４は、当該ビットを“０”と判定し、当該ビットに対応する比較容量の下部電極に低圧基準電圧ＶＲＬを印加する。逐次比較制御回路４は、この処理を最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで順次繰り返す。

図２Ａ〜Ｃは、ＡＤ変換器１の動作例を示すタイミングチャートである。ＡＤ変換器１は、図２Ａ〜Ｃのタイミングチャートが示すように、１２クロックで１サンプリング周期としている。以下、図２Ａ〜Ｃのタイミングチャートに沿ったＡＤ変換器１の動作について説明する。

図３Ａは、１回目のアナログ入力のサンプリング時（ＣＬＫ＝０〜１）のＡＤ変換器１の状態図である。逐次比較制御回路４は、図３Ａに示すように、制御信号φＲでスイッチＳＷ０を制御して基準容量Ｃ０の下部電極を一旦接地した後にフローティングとし、制御信号φＣでスイッチＳＷ１〜８を制御して比較容量Ｃ１〜８の下部電極にアナログ入力電圧ＶＩＮを印加する。また、逐次比較制御回路４は、制御信号φＳでスイッチＳＷ９を閉じて比較器ＣＯＭＰおよび比較容量Ｃ１〜８の上部電極に閾値電圧ＶＣＭを印加する。このとき、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（１）で表される。

式（１）において、ｑ０が基準容量Ｃ０に蓄えられる電荷、ｑｋが各比較容量Ｃ１〜８に蓄えられる電荷を表す。ｋは１から８までの整数を表しており、例えば、ｑ１は比較容量Ｃ１に蓄えられる電荷を意味する。また、式（１）において、Ｃ０やＣｋは、基準容量Ｃ０や比較容量Ｃ１〜８の容量の大きさを表しており、例えば、Ｃ０であれば１Ｃ、Ｃ１〜８であればそれぞれ１Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃ，３２Ｃ，６４Ｃ，１２８Ｃである。初期状態では、基準容量Ｃ０に蓄えられている電荷の量は不定である。このため、基準容量Ｃ０の下部電極を一旦接地し、上部電極に閾値電圧ＶＣＭを印加することで基準容量Ｃ０の初期値ｑ０が確定する。すなわち、基準容量Ｃ０にはＣ０×ＶＣＭの大きさの電荷が蓄えられることになる。また、比較器ＣＯＭＰには閾値電圧ＶＣＭが加わることになる。

図３Ｂは、１回目の比較準備時（ＣＬＫ＝２）のＡＤ変換器１の状態図である。逐次比較制御回路４は、図３Ｂに示すように、制御信号φＲでスイッチＳＷ０を制御して基準容量Ｃ０の下部電極を接地し、制御信号φＣでスイッチＳＷ１〜８を制御して比較容量Ｃ１〜８の下部電極に低圧基準電圧ＶＲＬを印加する。また、逐次比較制御回路４は、制御信号φＳでスイッチＳＷ９を開くことで基準容量Ｃ０の上部電極および比較容量Ｃ１〜８の上部電極に印加されていた閾値電圧ＶＣＭを切り離す。このとき、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（２）で表される。

ここで、ＶＸは、比較器ＣＯＭＰの入力側の電圧を表す。１回目の比較準備時（ＣＬＫ＝２）の比較器入力電圧ＶＸは、１回目のアナログ入力のサンプリング時（ＣＬＫ＝０〜１）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（１）のｑ０とｑｋとを足し合わせた値）と、１回目の比較準備時（ＣＬＫ＝２）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（２）のｑ０とｑｋとを足し合わせた値）とが、電荷保存則より互いに同じであることから、式（１）、式（２）を用いて下記の式（３）で表される。

式（３）より、１回目の比較準備時（ＣＬＫ＝２）の比較器入力電圧ＶＸはアナログ入力とＡＤ変換器１のビット数によって一意に決まる。また、式（３）より、“ＶＸ−ＶＣＭ”は、比較容量Ｃ１〜８の下部電極に印加されている電圧がアナログ入力電圧ＶＩＮから低圧基準電圧ＶＲＬへ変化したときの比較器ＣＯＭＰの入力側の電位の変化量である。比較器ＣＯＭＰの入力側に繋がっている全容量のうち、“ＶＸ−ＶＣＭ”は、下部電極の電位が変動しない基準容量Ｃ０を除いた比較容量Ｃ１〜８が占める割合に、比較容量Ｃ１〜８の下部電極の電圧変動量“ＶＩＮ−ＶＲＬ”を乗算したものであることが判る。

図３Ｃは、１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）のＡＤ変換器１の状態図である。各ビットを判定する際は、基準容量Ｃ０の下部電極を接地し、判定対象ビットの比較容量の下部電極に高圧基準電圧ＶＲＨを印加し、これより下位のビットの比較容量の下部電極に低圧基準電圧ＶＲＬを印加する。最上位ビット（ＭＳＢ）の判定時であれば、図３Ｃに示すように、スイッチＳＷ８で比較容量Ｃ８の下部電極に高圧基準電圧ＶＲＨを印加し、スイッチＳＷ０〜７，９はそのままにすることで比較容量Ｃ１〜７の下部電極に低圧基準電圧ＶＲＬを印加する。このとき、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（４）で表される。

なお、１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）の比較器入力電圧ＶＸは、式（３）の導出時と同様の方法で求めることができる。すなわち、１回目のアナログ入力のサンプリング時（ＣＬＫ＝０〜１）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（１）のｑ０とｑｋとを足し合わせた値）と、１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（４）のｑ０〜ｋを足し合わせた値）とが、電荷保存則より互いに同じであることから、式（１）、式（４）を用いて下記の式（５）で表される。

ここで、１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）の比較器入力電圧ＶＸと１回目の比較準備時（ＣＬＫ＝２）の比較器入力電圧ＶＸとの電位差は、式（５）で示される比較器入力電圧ＶＸから式（３）で示される比較器入力電圧ＶＸを減算した下記の式（６）で表される。

式（６）が示すように、１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）の比較器入力電圧ＶＸと１回目の比較準備時（ＣＬＫ＝２）の比較器入力電圧ＶＸとの電位差は、高圧基準電圧ＶＲＨと低圧基準電圧ＶＲＬによって一意に決まっており、最上位ビット（ＭＳＢ）のレンジ（ＶＲＨ〜ＶＲＬ）の２分の１の大きさであることが判る。従って、１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）における比較器入力電圧ＶＸも、１回目の比較準備時（ＣＬＫ＝２）の比較器入力電圧ＶＸにこの電位差を加算した値、換言すれば、式（３）で示される比較器入力電圧ＶＸに式（６）で示される電位差“１／２・（ＶＲＨ−ＶＲＬ）”を加算した値となり、具体的には下記の式（７）で表される。

上記の式（７）より、１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）における比較器入力電圧ＶＸは、閾値電圧ＶＣＭと高圧基準電圧ＶＲＨと低圧基準電圧ＶＲＬ及びアナログ入力電圧ＶＩＮによって一意に決まることが判る。なお、式（７）から明らかなように、最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）において比較器入力電圧ＶＸが閾値電圧ＶＣＭよりも大きいか否かは、換言すると、最上位ビット（ＭＳＢ）が“０”と判定されるか否かは、次のようにして定まることが判る。すなわち、低圧基準電圧ＶＲＬからアナログ入力電圧ＶＩＮを減算し、最上位ビット（ＭＳＢ）のレンジの２分の１の大きさのアナログ量を加算した値が正となるか否かにより定まることが判る。なお、式（７）の右辺第２項のアナログ入力電圧ＶＩＮに乗算されている値（２５５／２５６）は、８ビットのＡＤ変換における最大振幅（レンジ）である２５５の半分である２分の１の位置を１２８とするための係数である。式（７）の右辺第３項の低圧基準電圧ＶＲＬに乗算されている値もまた然りである。

各ビットの判定においては、比較器ＣＯＭＰが閾値電圧ＶＣＭと比較器入力電圧ＶＸとを比較する。逐次比較制御回路４は、比較器入力電圧ＶＸが閾値電圧ＶＣＭよりも下回っていれば当該ビットを“１”と判定してスイッチＳＷ１〜８のうち当該ビットに対応するスイッチを高圧基準電圧ＶＲＨ側とする。また、逐次比較制御回路４は、比較器入力電圧ＶＸが閾値電圧ＶＣＭよりも上回っていれば当該ビットを“０”と判定する。そして、逐次比較制御回路４は、スイッチＳＷ１〜８のうち当該ビットに対応するスイッチを低圧基準電圧ＶＲＬ側とする。ここでは図２Ｃに示すように、最上位ビット（ＭＳＢ）の判定において比較器入力電圧ＶＸが閾値電圧ＶＣＭよりも下回っている場合を想定しているので最上位ビット（ＭＳＢ）は“１”と判定され、図３Ｄに示すように、スイッチＳＷ８が高圧基準電圧ＶＲＨ側に設定される。

図３Ｄは、１回目の第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）のＡＤ変換器１の状態図であり、最上位ビット（ＭＳＢ）が“１”だった場合を例示している。第二位ビット（ＭＳＢ−１）を判定する際は、図３Ｄに示すように、スイッチＳＷ７を切り替えて判定対象ビットである第二位ビット（ＭＳＢ−１）に対応する比較容量Ｃ７の下部電極に高圧基準電圧ＶＲＨを印加する。判定対象ビットではないビットに対応する比較容量Ｃ１〜６の下部電極には低圧基準電圧ＶＲＬを印加したままにする。このとき、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（８）で表される。

ここで、１回目の第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）の比較器入力電圧ＶＸは、式（５）の導出時と同様、１回目のアナログ入力のサンプリング時（ＣＬＫ＝０〜１）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（１）のｑ０とｑｋとを足し合わせた値）と、１回目の第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（８）のｑ０〜ｋを足し合わせた値）とが、電荷保存則より互いに同じであることから、式（１）及び式（８）を用いて次の式（９）で表される。

また、１回目の第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）の比較器入力電圧ＶＸと１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）の比較器入力電圧ＶＸとの電位差は、式（９）で示される比較器入力電圧ＶＸから式（５）で示される比較器入力電圧ＶＸを減算した下記の式（１０）で表される。

なお、最上位ビット（ＭＳＢ）が“０”だった場合、ＡＤ変換器１は図３Ｅに示す状態になる。図３Ｅに示されるように、最上位ビット（ＭＳＢ）が“０”の場合は、当該最上位ビット（ＭＳＢ）に対応する基準容量Ｃ８の下部電極に低圧基準電圧ＶＲＬが印加される。また、判定対象ビットである第二位ビット（ＭＳＢ−１）に対応する比較容量Ｃ７の下部電極には高圧基準電圧ＶＲＨが印加され、その他の判定されていない比較容量Ｃ１〜６の下部電極には低圧基準電圧ＶＲＬが印加される。このとき、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（１１）で表される。

ここで、１回目の第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）の比較器入力電圧ＶＸは、式（９）の導出時と同様、１回目のアナログ入力のサンプリング時（ＣＬＫ＝０〜１）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（１）のｑ０とｑｋとを足し合わせた値）と、１回目の第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（１１）のｑ０〜ｋを足し合わせた値）とが、電荷保存則より互いに同じであることから、式（１）及び式（１１）を用いて次の式（１２）で表される。

また、１回目の第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）の比較器入力電圧ＶＸと１回目の最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）の比較器入力電圧ＶＸとの電位差は、式（１２）で示される比較器入力電圧ＶＸから式（５）で示される比較器入力電圧ＶＸを減算した下記の式（１３）で表される。

ところで、式（１０）と式（１３）とを比較すると判るように、第二位ビット（ＭＳＢ−１）の判定時（ＣＬＫ＝４）の比較器入力電圧ＶＸと最上位ビット（ＭＳＢ）の判定時（ＣＬＫ＝３）の比較器入力電圧ＶＸとの電圧の変化量は、最上位ビット（ＭＳＢ）が“１”と判定された場合と“０”と判定された場合の何れの場合も、共に１／２²（ＶＲＨ
−ＶＲＬ）である。また、その正負は、式（９）および式（１２）の右辺第３項に高圧基準電圧ＶＲＨと低圧基準電圧ＶＲＬの何れが含まれているか、換言すると、判定対象ビットより１つ上のビット（ここでは最上位ビット（ＭＳＢ））の判定結果により決定されることが分かる。コンデンサアレイの規則性と式（６）、式（１０）、式（１３）により、コンデンサアレイを用いたＮビット逐次比較型ＡＤ変換器において、比較器入力電圧ＶＸのｍ回目の判定時とｍ＋１回目の判定時の電位差ΔＶＸ（ｍ）は、次の式（１４）で表される（ｍは２≦ｍ≦Ｎの正整数）。

上記の式（１４）より、ＡＤ変換器１では、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までの各ビットの判定処理を逐次行っていく過程で、比較器入力電圧ＶＸが閾値電圧ＶＣＭに近づくように、各ビットのレンジの２分の１の大きさのアナログ量を加算あるいは減算する処理が実行されることが判る。

例えば、式（１４）において、Ｎ−（ｍ−１）ビット目が“１”と判定された場合にはΔＶＸ（ｍ）が正となり、Ｎ−（ｍ−１）ビット目が“０”と判定された場合にはΔＶＸ（ｍ）が負となる。式（１４）より、ΔＶＸ（ｍ）は、コンデンサアレイを用いた逐次比較型ＡＤ変換器の分解能Ｎと、最上位ビット（ＭＳＢ）からｍ−１番目のビット値により決定されることは明らかであるから、式（３）、式（１４）より、コンデンサアレイを用いたＮビット逐次比較型ＡＤ変換器において、ｍ回目の判定時の比較器入力電圧ＶＸ（ｍ）は次の式（１５）で表される。

図３Ｆは、１回目の最下位ビット（ＬＳＢ）の判定時（ＣＬＫ＝１０）のＡＤ変換器１の状態図である。最上位ビット（ＭＳＢ）から第７位ビット（ＭＳＢ−６）までの各ビットについて判定が終わると、最下位ビット（ＬＳＢ）の判定が行なわれる。最下位ビット（ＬＳＢ）の比較を行う際は、上位ビットの時と同様、基準容量Ｃ０の下部電極は接地され、判定対象ビットである最下位ビット（ＬＳＢ）に対応する比較容量Ｃ１の下部電極には高圧基準電圧ＶＲＨが印加される。最上位ビット（ＭＳＢ）から第７位ビット（ＭＳＢ−６）までの各ビットがそれぞれ“１”、“０”、“０”、“１”、“０”、“１”、“０”と判定された場合、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（１６）で表される。

１回目の最下位ビット（ＬＳＢ）の判定時（ＣＬＫ＝１０）の比較器入力電圧ＶＸは、式（３）や式（５）の導出時と同様、１回目のアナログ入力のサンプリング時（ＣＬＫ＝０〜１）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（１）のｑ０とｑｋとを足し合わせた値）と、１回目の最下位ビット（ＬＳＢ）の判定時（ＣＬＫ＝１０）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量（すなわち、式（１６）のｑ０〜ｋを足し合わせた値）とが、電荷保存則より互いに同じであることから、式（１）、式（１６）を用いて下記の式（１７）で表される。

また、式（１５）を用いると、比較器入力電圧ＶＸは下記の式（１８）のように表され、式（１７）と一致する。

ここで、比較器ＣＯＭＰの入力側の量子化誤差分の電圧は、最下位ビット（ＬＳＢ）決定時の電圧と閾値電圧ＶＣＭとの差で表される。コンデンサアレイを用いたＮビット逐次
比較型ＡＤ変換器の、比較器ＣＯＭＰの入力側の量子化誤差分の電圧ＶＱ（Ｎ）を、式（１５）を用いて表すと、下記の式（１９）のように表される。

図３Ｇは、１回目の残留誤差検出時（ＣＬＫ＝１１）のＡＤ変換器１の状態図である。図３Ｇに示すように、基準容量Ｃ０の下部電極はオペアンプＡＭＰと接続されており、比較容量Ｃ１〜８の下部電極には判定結果に応じた電圧が印加されている。基準容量Ｃ０の下部電極がオペアンプＡＭＰの出力側と接続されていることから、比較器入力電圧ＶＸのアナログ量がオペアンプＡＭＰにフィードバックされる。オペアンプＡＭＰの入力インピーダンスが理想的な無限大であるとすると、オペアンプＡＭＰの入力端子間はイマジナリショートとなる。従って、比較器ＣＯＭＰの入力側の電圧がオペアンプＡＭＰに入力されている閾値電圧ＶＣＭと同じ電圧になる。従って、このときのオペアンプＡＭＰの出力電圧をＶＡＭＰとすると、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（２０）で表される。

ここで、１回目のアナログ入力のサンプリング時（ＣＬＫ＝０〜１）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量と、１回目の残留誤差検出時（ＣＬＫ＝１１）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量とが、電荷保存則より互いに同じであることから、ＶＡＭＰは式（１）、式（２０）を用いて下記の式（２１）で表される。

最下位ビット（ＬＳＢ）判定時の比較器入力電圧ＶＸから閾値電圧ＶＣＭを減算した電圧、つまり、式（１７）の右辺からＶＣＭを減算した値が量子化誤差分の電圧となる。よって、１回目の最下位ビット（ＬＳＢ）の判定時（ＣＬＫ＝１０）の比較器入力電圧ＶＸを示す式（１７）と１回目の残留誤差検出時（ＣＬＫ＝１１）の比較器入力電圧ＶＸを示す式（２１）とを比較する。そして、基準容量Ｃ０が比較器ＣＯＭＰの入力側に繋がる全容量値（基準容量Ｃ０および比較容量Ｃ１〜８の各容量の合計値）の２５６分の１の大きさであることを考慮すると、式（２１）で示されるＶＡＭＰには確かに量子化誤差分の電圧が現れている。すなわち、比較器ＣＯＭＰの入力側の電圧がＶＣＭなので、基準容量Ｃ０には量子化誤差分の電荷が蓄えられる。

図３Ｈは、１回目の残留誤差保存時、換言すると２回目のアナログ入力サンプリング時（ＣＬＫ＝１２〜１３）のＡＤ変換器１の状態図である。図３Ｈに示すように、１回目のアナログ入力サンプリング時と同様、基準容量Ｃ０の下部電極はフローティングさせる。基準容量Ｃ０の下部電極がフローティングすることにより、基準容量Ｃ０に蓄えられている量子化誤差分の電荷が逃げないように保持される。また、比較容量Ｃ１〜８の下部電極にはアナログ入力電圧ＶＩＮが印加され、比較器ＣＯＭＰの入力側には閾値電圧ＶＣＭが印加される。基準容量Ｃ０の下部電極の電圧は、比較器ＣＯＭＰの入力側の電圧が閾値電圧ＶＣＭであることと、基準容量ＣＯの下部電極がフローティングしていることから、式（２１）と同じになる。このとき、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（２２）で表される。

ここで、式（２２）の「ＶＩＮ，２」は、２回目のサンプリング時のアナログ入力値を示す。基準容量Ｃ０に蓄えられている電荷について、式（１）と式（２２）とを比較すると、基準容量Ｃ０には−Ｃ０×ＶＡＭＰ分の電荷が蓄えられている。式（２１）より、ＶＡＭＰは量子化誤差を表す電圧である。従って、基準容量Ｃ０の下部電極をフローティングさせることで、基準容量Ｃ０に量子化誤差分の電荷が保存されている。なお、ＳＷ９が
オンとなるので、比較器ＣＯＭＰの入力側の電位は閾値電圧ＶＣＭである。

図３Ｉは、１回目の残留誤差追加時、換言すると２回目の比較準備時（ＣＬＫ＝１４）のＡＤ変換器１の状態図である。１回目の比較準備時（ＣＬＫ＝２）と同様、基準容量Ｃ０の下部電極は接地され、比較容量Ｃ１〜８の下部電極には低圧基準電圧ＶＲＬが印加される。フローティングしていた基準容量Ｃ０の下部電極を接地することで、基準容量Ｃ０に保持されていた量子化誤差分の電荷が比較器ＣＯＭＰの入力側へ戻される。また、スイッチＳＷ９を開くことで、比較器ＣＯＭＰの入力側に印加されていた閾値電圧ＶＣＭを切り離す。このとき、基準容量Ｃ０、及び比較容量Ｃ１〜８に蓄えられる電荷は下記の式（２３）で表される。

なお、２回目の比較準備時（ＣＬＫ＝１４）の比較器入力電圧ＶＸは、２回目のアナログ入力のサンプリング時（ＣＬＫ＝１２〜１３）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量と、２回目の比較準備時（ＣＬＫ＝１４）に基準容量Ｃ０と比較容量Ｃ１〜８に蓄えられている電荷の総量とが、電荷保存則より互いに同じであることから、式（２２）、式（２３）を用いて下記の式（２４）で表される。

式（１７）と式（２４）とを比較すると、比較器ＣＯＭＰの入力側には１回目の残留誤差分の電圧が追加されている。

このように、基準容量Ｃ０に蓄えておいた前回の比較時の変換誤差分の電荷を次回の比較で用い、デジタル出力（ＤＯＵＴ１）の平均を取ることで高い分解能が実現できる。図４は、量子化誤差を電荷で蓄えていき、デジタルフィルタ５でデジタル出力（ＤＯＵＴ１）の平均をとる本実施形態に係るＡＤ変換器１の出力と、量子化誤差を蓄えない従来のＡＤ変換器の出力を示した表である。ＡＤ変換器１であれば、図４の表に示すように、アナログ入力電圧が「１．２０Ｖ」、「１．３３Ｖ」、「１．５０Ｖ」、「１．７５Ｖ」のように小数点以下が０でない場合であっても、デジタルフィルタ５で平均をとることにより
、実際のアナログ信号に近いデジタル信号（ＤＯＵＴ２）を得ることができる。すなわち、図２Ｃの拡大部分が示すような量子化誤差がサンプリング毎に蓄積されていくので、蓄積された量子化誤差が最下位ビットを反転させる大きさに至れば、デジタルフィルタ５に入力されるデジタル信号（ＤＯＵＴ１）のデジタル量が一時的に増える。量子化誤差によるこのようなデジタル量（ＤＯＵＴ１）の一時的な変動は、デジタルフィルタ５による平均化処理によって減衰される。よって、デジタルフィルタ５から出力されるデジタル量（ＤＯＵＴ２）、換言すると、ＡＤ変換器１から出力されるデジタル量は、量子化誤差をほとんど含まないものとなり、結果的に高精度な変換結果を得ることができる。なお、図４の表の例では、１０回分のサンプリング結果を平均化していたが、平均化する際のサンプル数はＡＤ変換器１に対して要求されている応答速度や分解能等の仕様に応じて適宜調整可能である。平均化するサンプル数を増やせば分解能が優れる反面、アナログ信号の変動がデジタル信号に即座に現れにくくなるので応答速度が劣る。他方、平均化するサンプル数を減らせばアナログ信号の変動がデジタル信号に即座に現れるので応答速度が優れる反面、分解能が劣る。

ＡＤ変換器の分解能を上げる場合、従来までは、ビット数を増やすためにＮ＋１ビットに相当する大面積の容量素子を追加する必要があったが、上記ＡＤ変換器１であれば大面積の容量素子を要することなく高精度化を図ることが可能である。すなわち、高精度なアナログデジタル変換器を小面積で実現できる。

なお、上記デジタルフィルタ５は、例えば、次のようなもので構成される。

図５は、１次のＦＩＲ（Finite impulse response）フィルタの構成図である。分解能
は劣っていても優れた応答速度を求める場合には、図５に示すような１次のＦＩＲフィルタ６Ａを用いる。ＦＩＲフィルタ６Ａは、図５に示すように、遅延素子７Ａと加算器８Ａ、及び乗算器９Ａで構成される。乗算器９Ａの定数は１／２である。ＦＩＲフィルタ６Ａの入出力関係は下記の式（２５）で表される。

また、ＦＩＲフィルタ６Ａの入出力関係の一例を図６の表に示す。１次のＦＩＲフィルタ６Ａを上記ＡＤ変換器１のデジタルフィルタ５として用いると、図６の表に示すように、アナログ入力電圧として「１．５０Ｖ」、「１．７５Ｖ」が入力された場合に、小数点以下が０でない「１．５０Ｖ」というデジタル出力を得ることができる。

図７は、５次のＦＩＲ（Finite impulse response）フィルタの構成図である。応答速
度は劣っても優れた分解能を求める場合には、図７に示すような５次のＦＩＲフィルタ６Ｂを用いる。ＦＩＲフィルタ６Ｂは、図７に示すように、加算器８Ｂと、５つの遅延素子７Ｂ、及び６つの乗算器９Ｂで構成される。乗算器９の定数は１／６である。このときの入出力関係は下記の式（２６）で表される。

５次のＦＩＲフィルタ６Ｂの入出力関係の一例を図８の表に示す。５次のＦＩＲフィルタ６Ｂを上記ＡＤ変換器１のデジタルフィルタ５として用いると、図８の表に示すように、アナログ入力電圧として「１．２０Ｖ」、「１．３３Ｖ」、「１．５０Ｖ」、「１．７５Ｖ」が入力された場合に、小数点以下が０でない「１．１７Ｖ」、「１．５０Ｖ」、「１．６７Ｖ」というデジタル出力を得ることができる。

なお、量子化誤差低減装置は、例えば、図９に示すようなＮビットのパイプライン型ＡＤ変換器に適用することも可能である。８ビットのパイプライン型ＡＤ変換器に量子化誤差低減装置を適用した場合の構成を図１０に示す。図１０に示すＡＤ変換器１１は、最下位ビット（ＬＳＢ）を検出する８段目のＭＤＡＣ（Multiplying digital-to-analog converter）のアナログ出力端子にスイッチＳＷＸが接続される。また、下部電極がスイッチ
ＳＷＸに繋がった容量素子ＣＸの上部電極が、最上位ビット（ＭＳＢ）を検出する１段目のＭＤＡＣのオペアンプＡＭＰの入力側に接続されている。ＡＤ変換器１１は８ビットのパイプライン型ＡＤ変換器であるため、容量素子ＣＸの容量は、最上位ビット（ＭＳＢ）を検出する１段目のＭＤＡＣで使われている容量素子ＣＦ，ＣＲの大きさの１／２５６倍（ＮビットのＡＤ変換器の場合であれば１／２^N倍）の大きさである。すなわち、オペア
ンプＡＭＰの入力側に繋がる容量素子ＣＦと容量素子ＣＲの大きさが共に１Ｃであるのに対し、容量素子ＣＸの大きさは１／２５６Ｃである。

ＡＤ変換器１１は、既述した逐次比較型ＡＤ変換器１と異なり、クロックごとに次々と入力データが取り込まれてＡＤ変換が行われる。アナログ信号が最上位ビット（ＭＳＢ）から順に、各段のＭＤＡＣでアナログ値が徐々に差し引かれながら次段のＭＤＡＣへと引き継がれていき、最下位ビット（ＬＳＢ）を決定するＭＤＡＣ８へ到達する。パイプライン型のＡＤ変換器１１の動作を以下に説明する。

図１１Ａは、ＭＤＡＣ１がアナログ入力をサンプリングする際のＡＤ変換器１１の状態図である。ＡＤ変換器１１は、図１１Ａに示すように、容量素子ＣＦの下部電極と容量素子ＣＲの下部電極にアナログ入力電圧ＶＩを印加する。これにより、容量素子ＣＦと容量素子ＣＲにアナログ入力電圧ＶＩがそれぞれ記憶される。なお、各ＭＤＡＣに入力されるアナログ信号の電圧をＶＩ（ｋ）とする。また、各ＭＤＡＣから出力されるアナログ信号の電圧をＶＯ（ｋ）とする。なお、ｋ＝１，２，３…，Ｎとする。

図１１Ｂは、ＭＤＡＣ１がアナログ入力電圧ＶＩ（１）をホールドする際のＡＤ変換器１１の状態図である。ＡＤ変換器１１は、容量素子ＣＦと容量素子ＣＲにアナログ入力電圧ＶＩを記憶させた後、図１１Ｂに示すように、容量素子ＣＦの下部電極をオペアンプＡＭＰの出力側と繋ぐ。オペアンプＡＭＰの他方の入力端子、すなわち、オペアンプＡＭＰが有する２つの入力端子のうち容量素子ＣＦの上部電極が接続された側ではない方の端子は接地されているため、容量素子ＣＦの下部電極をオペアンプＡＭＰの出力側と繋ぐことにより、オペアンプＡＭＰの出力電圧がアナログ入力電圧ＶＩ（１）と同じになり、ＭＤＡＣ１に入力されるアナログ信号がホールドされた状態になる。ＡＤ変換器１１は、ホールドしているアナログ信号の電圧ＶＩ（ｋ）を以下の式（２７）に示す条件に基づいて判別し、最上位ビット（ＭＳＢ）のデジタル出力を得る。

図１１Ｃは、ＭＤＡＣ１がＭＤＡＣ２へ送るアナログ信号を生成する際のＡＤ変換器１１の状態図である。ＡＤ変換器１１は、最上位ビット（ＭＳＢ）のデジタル出力を得たら、容量素子ＣＲの下部電極を接地するか、ＶＲＥＦＨ（＋ＶＲＥＦ）或いはＶＲＥＦＬ（−ＶＲＥＦ）を印加する。デジタル出力が“１”であればＶＲＥＦＬが印加され、デジタル出力が“０”であれば接地され、デジタル出力が“−１”であればＶＲＥＦＨが印加される。容量素子ＣＲの下部電極に印加される電圧がＶＲＥＦＬに変化した場合は、ＣＲ・（ＶＩ−ＶＲＥＦ）の量の電荷が容量素子ＣＦに流れ込む。容量素子ＣＲの下部電極が接地された場合は、ＣＲ・ＶＩの量の電荷が容量素子ＣＦに流れ込む。容量素子ＣＲの下部電極に印加される電圧がＶＲＥＦＨに変化した場合は、ＣＲ・（ＶＩ＋ＶＲＥＦ）の量の電荷が容量素子ＣＦに流れ込む。容量素子ＣＦと容量素子ＣＲの大きさは同じなので、容量素子ＣＲの下部電極に印加される電圧がＶＲＥＦＬに変化した場合は、オペアンプＡＭＰの出力電圧ＶＯ（１）が２ＶＩ−ＶＲＥＦとなる。また、容量素子ＣＲの下部電極が接地された場合は、オペアンプＡＭＰの出力電圧ＶＯ（１）が２ＶＩとなる。また、容量素子ＣＲの下部電極に印加される電圧がＶＲＥＦＨに変化した場合は、オペアンプＡＭＰの出力電圧ＶＯ（１）が２ＶＩ＋ＶＲＥＦとなる。各ＭＤＡＣのオペアンプＡＭＰの出力電圧をＭＤＡＣ１〜８について一般化すると、以下の式（２８）で示される。

図１１Ａ〜Ｃに示される上記一連の処理を、最上位ビット（ＭＳＢ）を判定するＭＤＡＣ１から最下位ビット（ＬＳＢ）を判定するＭＤＡＣ８までの各ＭＤＡＣが順次実行することにより、最下位ビット（ＬＳＢ）を判定するＭＤＡＣ８から出力されるアナログ出力は以下の式（２９）のようになる。なお、下記の式（２９）では、最下位ビット（ＬＳＢ）の判定を行なうＭＤＡＣから出力されるアナログ出力をビット数Ｎとして一般化したものである。

ここで、量子化誤差低減装置１２が存在しない場合、最下位ビット（ＬＳＢ）の判定を行なうＭＤＡＣから出力されるアナログ出力は量子化誤差となる。しかし、このＡＤ変換器１１では、最下位ビット（ＬＳＢ）を決定後、スイッチＳＷＸを８段目のＭＤＡＣのアナログ出力端子に接続する（図１１Ａ参照）。これにより、量子化誤差の検出と保存が実現される。８段目のＭＤＡＣのアナログ出力は量子化誤差の２^N倍＝２５６倍であるので
、容量素子ＣＸには下記の式（２７）で表される量の電荷が蓄えられる。
ｑ＝２５６×（量子化誤差）×Ｃ１／２５６＝Ｃ１×（量子化誤差） ・・・式（３０）

上記の式（３０）より、量子化誤差低減装置１２に、１段目のＭＤＡＣの容量素子の１／２^N倍の容量値を持つ容量素子を用いることで、量子化誤差分の電荷が容量素子ＣＸに
蓄えられる。

ここで、１段目のＭＤＡＣが新たなＡＤ変換を開始すると同時に、スイッチＳＷＸを動かして容量素子ＣＸの下部電極を接地する（図１１Ｂ参照）。これにより、容量素子ＣＸに蓄えられていた量子化誤差分の電荷が入力電圧のアナログ量に加わる。

ＡＤ変換器１１でサンプリング周期毎にこれらの処理が繰り返されることで、量子化誤差が蓄積されていき、やがて最下位ビットが反転する。蓄積された量子化誤差は、やがて最下位ビットを反転させる。これにより、デジタルフィルタ５に入力されるデジタル信号に含まれる量子化誤差が大幅に低減され、その結果、デジタルフィルタ５から出力されるデジタル信号が高精度になる。容量素子ＣＸは１段目のＭＤＡＣの１／２^N倍の容量値を
持つ容量素子とスイッチ回路のみで実現できるため、従来よりも高精度なＡＤ変換器を小面積で実現できる。なお、量子化誤差低減装置２が量子化誤差分の電荷を加えるＭＤＡＣは、１段目のＭＤＡＣのみに限られるものでなく、２段目以降の何れかのＭＤＡＣに加えても良い。

上述したＡＤ変換器１やＡＤ変換器１１以外の態様として、図１２に示すような実施形態がある。この実施形態は、ＡＤ変換器２１から量子化誤差を抽出し、抽出した量子化誤差をＡＤ変換器２１のアナログ入力に加える。具体的には、量子化誤差低減装置２２において、変換誤差抽出装置２３がＡＤ変換器２１から量子化誤差を抽出する。変換誤差抽出装置２３が抽出した量子化誤差は、次にアナログ入力がサンプリングされるまで変換誤差
保存装置２４へ保存される。次のアナログ入力がサンプリングされる際、加算器２８が、変換誤差保存装置２４から量子化誤差を読み出し、これをアナログ入力へ加算する。これにより、ＡＤ変換時の量子化誤差が、ＡＤ変換器２１から出力されるデジタル信号のデジタル量に加味されるようになるので、回路面積を大幅に増大させることなく高精度なデジタル信号を出力できる。

なお、本願は、以下の付記的事項を含む。
（付記１）
アナログ信号をデジタル信号へ変換するＡＤ変換部と、
前記ＡＤ変換部で生じる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存する量子化誤差保存部と、
前記量子化誤差保存部が保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されるアナログ信号に加える量子化誤差加算部と、
前記ＡＤ変換部から出力されるデジタル信号のデジタル量を既定の間隔で平均化することにより、該デジタル量の変動を減衰させる減衰部と、を備える、
ＡＤ変換器。
（付記２）
前記量子化誤差保存部は、アナログ信号を標本化する容量素子に該アナログ信号の量子化後に残留している電荷を、前記量子化誤差として保存し、
前記量子化誤差加算部は、前記量子化誤差保存部が前記量子化誤差として保存した電荷を、アナログ信号を標本化する容量素子に蓄えられている前記特定のタイミングよりも後に標本化されるアナログ信号の電荷に加える、
付記１に記載のＡＤ変換器。
（付記３）
前記量子化誤差保存部は、逐次比較型ＡＤ変換器のコンデンサアレイに接続される容量素子に前記量子化誤差を保存し、
前記量子化誤差加算部は、前記逐次比較型ＡＤ変換器でアナログ信号の量子化が行われると、前記容量素子に保存した前記量子化誤差を、前記コンデンサアレイに標本化されるアナログ量へ加える、
付記１または２に記載のＡＤ変換器。
（付記４）
前記量子化誤差保存部は、複数の要素ＡＤ変換器を複数段接続し、前段でのＡＤ変換値を除いたアナログ残量を後段でＤＡ変換すると共に、前段において次のアナログ入力値に対するＤＡ変換を実行するパイプライン型ＡＤ変換器から出力される量子化誤差を容量素子に保存し、
前記量子化誤差加算部は、前記容量素子に保存した前記量子化誤差を、前記パイプライン型ＡＤ変換器の何れかのビットを判定する要素ＡＤ変換器へ加える、
付記１または２に記載のＡＤ変換器。
（付記５）
アナログ信号をデジタル信号へ変換するＡＤ変換部で生ずる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存し、
保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されるアナログ信号に加え、
前記ＡＤ変換部から出力されるデジタル信号のデジタル量を既定の間隔で平均化することにより、該デジタル量の変動を減衰させる、
ＡＤ変換方法。
（付記６）
アナログ信号を標本化する容量素子に該アナログ信号の量子化後に残留している電荷を、前記量子化誤差として保存し、
前記量子化誤差保存部が前記量子化誤差として保存した電荷を、アナログ信号を標本化
する容量素子に蓄えられている前記特定のタイミングよりも後に標本化されるアナログ信号の電荷に加える、
付記５に記載のＡＤ変換方法。
（付記７）
逐次比較型ＡＤ変換器のコンデンサアレイに接続される容量素子に前記量子化誤差を保存し、
前記逐次比較型ＡＤ変換器でアナログ信号の量子化が行われると、前記容量素子に保存した前記量子化誤差を、前記コンデンサアレイに標本化されるアナログ量へ加える、
付記５または６に記載のＡＤ変換方法。
（付記８）
複数の要素ＡＤ変換器を複数段接続し、前段でのＡＤ変換値を除いたアナログ残量を後段でＤＡ変換すると共に、前段において次のアナログ入力値に対するＤＡ変換を実行するパイプライン型ＡＤ変換器から出力される量子化誤差を容量素子に保存し、
前記容量素子に保存した前記量子化誤差を、前記パイプライン型ＡＤ変換器の何れかのビットを判定する要素ＡＤ変換器へ加える、
付記５または６に記載のＡＤ変換方法。

オペアンプＡＭＰ
比較器ＣＯＭＰ
１，１１，２１・・ＡＤ変換器
２，１２，２２・・量子化誤差低減装置
３・・ラッチ
４・・逐次比較制御回路
５・・デジタルフィルタ
６Ａ，６Ｂ・・ＦＩＲフィルタ
７Ａ，７Ｂ・・遅延素子
８Ａ，８Ｂ，２８・・加算器
９Ａ，９Ｂ・・乗算器
２３・・変換誤差抽出装置
２４・・変換誤差保存装置

Claims (3)

1. アナログ信号をデジタル信号へ変換するＡＤ変換部と、
   前記ＡＤ変換部で生じる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存する量子化誤差保存部と、
   前記量子化誤差保存部が保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されるアナログ信号に加える量子化誤差加算部と、
   前記ＡＤ変換部から出力されるデジタル信号のデジタル量を既定の間隔で平均化することにより、該デジタル量の変動を減衰させる減衰部と、を備え、
   前記量子化誤差保存部は、アナログ信号を標本化する容量素子に該アナログ信号の量子化後に残留している電荷を、前記量子化誤差として保存し、
   前記量子化誤差加算部は、前記量子化誤差保存部が前記量子化誤差として保存した電荷を、アナログ信号を標本化する容量素子に蓄えられている前記特定のタイミングよりも後に標本化されるアナログ信号の電荷に加える、
   ＡＤ変換器。
2. 前記量子化誤差保存部は、逐次比較型ＡＤ変換器のコンデンサアレイに接続される容量素子に前記量子化誤差を保存し、
   前記量子化誤差加算部は、前記逐次比較型ＡＤ変換器でアナログ信号の量子化が行われると、前記容量素子に保存した前記量子化誤差を、前記コンデンサアレイに標本化されるアナログ量へ加える、
   請求項１に記載のＡＤ変換器。
3. 前記量子化誤差保存部は、複数の要素ＡＤ変換器を複数段接続し、前段でのＡＤ変換値を除いたアナログ残量を後段でＤＡ変換すると共に、前段において次のアナログ入力値に対するＤＡ変換を実行するパイプライン型ＡＤ変換器から出力される量子化誤差を容量素子に保存し、
   前記量子化誤差加算部は、前記容量素子に保存した前記量子化誤差を、前記パイプライン型ＡＤ変換器の何れかのビットを判定する要素ＡＤ変換器へ加える、
   請求項１に記載のＡＤ変換器。

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