JP5526672B2 - Ad変換器 - Google Patents
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Description
前記AD変換部で生じる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存する量子化誤差保存部と、
前記量子化誤差保存部が保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されたアナログ信号に加える量子化誤差加算部と、
前記AD変換部から出力されるデジタル信号のデジタル量を既定サンプル数で平均化することにより、該デジタル量の変動を減衰させる減衰部と、を備える、
AD変換器を提供する。
8のうち判定対象ビットに対応する比較容量の下部電極に、アナログ入力信号の大きさの判定のために高圧基準電圧VRHを印加する。このときの比較器COMPの入力側の電位が閾値電圧VCMより低い場合、逐次比較制御回路4は、当該ビットを“1”と判定し、当該ビットに対応する比較容量の下部電極に高圧基準電圧VRHを印加した状態で維持する。一方、比較器COMPの入力側の電位が閾値電圧VCMより高い場合、逐次比較制御回路4は、当該ビットを“0”と判定し、当該ビットに対応する比較容量の下部電極に低圧基準電圧VRLを印加する。逐次比較制御回路4は、この処理を最上位ビット(MSB)から最下位ビット(LSB)まで順次繰り返す。
−VRL)である。また、その正負は、式(9)および式(12)の右辺第3項に高圧基準電圧VRHと低圧基準電圧VRLの何れが含まれているか、換言すると、判定対象ビットより1つ上のビット(ここでは最上位ビット(MSB))の判定結果により決定されることが分かる。コンデンサアレイの規則性と式(6)、式(10)、式(13)により、コンデンサアレイを用いたNビット逐次比較型AD変換器において、比較器入力電圧VXのm回目の判定時とm+1回目の判定時の電位差ΔVX(m)は、次の式(14)で表される(mは2≦m≦Nの正整数)。
比較型AD変換器の、比較器COMPの入力側の量子化誤差分の電圧VQ(N)を、式(15)を用いて表すと、下記の式(19)のように表される。
オンとなるので、比較器COMPの入力側の電位は閾値電圧VCMである。
、実際のアナログ信号に近いデジタル信号(DOUT2)を得ることができる。すなわち、図2Cの拡大部分が示すような量子化誤差がサンプリング毎に蓄積されていくので、蓄積された量子化誤差が最下位ビットを反転させる大きさに至れば、デジタルフィルタ5に入力されるデジタル信号(DOUT1)のデジタル量が一時的に増える。量子化誤差によるこのようなデジタル量(DOUT1)の一時的な変動は、デジタルフィルタ5による平均化処理によって減衰される。よって、デジタルフィルタ5から出力されるデジタル量(DOUT2)、換言すると、AD変換器1から出力されるデジタル量は、量子化誤差をほとんど含まないものとなり、結果的に高精度な変換結果を得ることができる。なお、図4の表の例では、10回分のサンプリング結果を平均化していたが、平均化する際のサンプル数はAD変換器1に対して要求されている応答速度や分解能等の仕様に応じて適宜調整可能である。平均化するサンプル数を増やせば分解能が優れる反面、アナログ信号の変動がデジタル信号に即座に現れにくくなるので応答速度が劣る。他方、平均化するサンプル数を減らせばアナログ信号の変動がデジタル信号に即座に現れるので応答速度が優れる反面、分解能が劣る。
は劣っていても優れた応答速度を求める場合には、図5に示すような1次のFIRフィルタ6Aを用いる。FIRフィルタ6Aは、図5に示すように、遅延素子7Aと加算器8A、及び乗算器9Aで構成される。乗算器9Aの定数は1/2である。FIRフィルタ6Aの入出力関係は下記の式(25)で表される。
度は劣っても優れた分解能を求める場合には、図7に示すような5次のFIRフィルタ6Bを用いる。FIRフィルタ6Bは、図7に示すように、加算器8Bと、5つの遅延素子7B、及び6つの乗算器9Bで構成される。乗算器9の定数は1/6である。このときの入出力関係は下記の式(26)で表される。
SWXに繋がった容量素子CXの上部電極が、最上位ビット(MSB)を検出する1段目のMDACのオペアンプAMPの入力側に接続されている。AD変換器11は8ビットのパイプライン型AD変換器であるため、容量素子CXの容量は、最上位ビット(MSB)を検出する1段目のMDACで使われている容量素子CF,CRの大きさの1/256倍(NビットのAD変換器の場合であれば1/2N倍)の大きさである。すなわち、オペア
ンプAMPの入力側に繋がる容量素子CFと容量素子CRの大きさが共に1Cであるのに対し、容量素子CXの大きさは1/256Cである。
、容量素子CXには下記の式(27)で表される量の電荷が蓄えられる。
q=256×(量子化誤差)×C1/256=C1×(量子化誤差) ・・・式(30)
蓄えられる。
持つ容量素子とスイッチ回路のみで実現できるため、従来よりも高精度なAD変換器を小面積で実現できる。なお、量子化誤差低減装置2が量子化誤差分の電荷を加えるMDACは、1段目のMDACのみに限られるものでなく、2段目以降の何れかのMDACに加えても良い。
保存装置24へ保存される。次のアナログ入力がサンプリングされる際、加算器28が、変換誤差保存装置24から量子化誤差を読み出し、これをアナログ入力へ加算する。これにより、AD変換時の量子化誤差が、AD変換器21から出力されるデジタル信号のデジタル量に加味されるようになるので、回路面積を大幅に増大させることなく高精度なデジタル信号を出力できる。
(付記1)
アナログ信号をデジタル信号へ変換するAD変換部と、
前記AD変換部で生じる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存する量子化誤差保存部と、
前記量子化誤差保存部が保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されるアナログ信号に加える量子化誤差加算部と、
前記AD変換部から出力されるデジタル信号のデジタル量を既定の間隔で平均化することにより、該デジタル量の変動を減衰させる減衰部と、を備える、
AD変換器。
(付記2)
前記量子化誤差保存部は、アナログ信号を標本化する容量素子に該アナログ信号の量子化後に残留している電荷を、前記量子化誤差として保存し、
前記量子化誤差加算部は、前記量子化誤差保存部が前記量子化誤差として保存した電荷を、アナログ信号を標本化する容量素子に蓄えられている前記特定のタイミングよりも後に標本化されるアナログ信号の電荷に加える、
付記1に記載のAD変換器。
(付記3)
前記量子化誤差保存部は、逐次比較型AD変換器のコンデンサアレイに接続される容量素子に前記量子化誤差を保存し、
前記量子化誤差加算部は、前記逐次比較型AD変換器でアナログ信号の量子化が行われると、前記容量素子に保存した前記量子化誤差を、前記コンデンサアレイに標本化されるアナログ量へ加える、
付記1または2に記載のAD変換器。
(付記4)
前記量子化誤差保存部は、複数の要素AD変換器を複数段接続し、前段でのAD変換値を除いたアナログ残量を後段でDA変換すると共に、前段において次のアナログ入力値に対するDA変換を実行するパイプライン型AD変換器から出力される量子化誤差を容量素子に保存し、
前記量子化誤差加算部は、前記容量素子に保存した前記量子化誤差を、前記パイプライン型AD変換器の何れかのビットを判定する要素AD変換器へ加える、
付記1または2に記載のAD変換器。
(付記5)
アナログ信号をデジタル信号へ変換するAD変換部で生ずる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存し、
保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されるアナログ信号に加え、
前記AD変換部から出力されるデジタル信号のデジタル量を既定の間隔で平均化することにより、該デジタル量の変動を減衰させる、
AD変換方法。
(付記6)
アナログ信号を標本化する容量素子に該アナログ信号の量子化後に残留している電荷を、前記量子化誤差として保存し、
前記量子化誤差保存部が前記量子化誤差として保存した電荷を、アナログ信号を標本化
する容量素子に蓄えられている前記特定のタイミングよりも後に標本化されるアナログ信号の電荷に加える、
付記5に記載のAD変換方法。
(付記7)
逐次比較型AD変換器のコンデンサアレイに接続される容量素子に前記量子化誤差を保存し、
前記逐次比較型AD変換器でアナログ信号の量子化が行われると、前記容量素子に保存した前記量子化誤差を、前記コンデンサアレイに標本化されるアナログ量へ加える、
付記5または6に記載のAD変換方法。
(付記8)
複数の要素AD変換器を複数段接続し、前段でのAD変換値を除いたアナログ残量を後段でDA変換すると共に、前段において次のアナログ入力値に対するDA変換を実行するパイプライン型AD変換器から出力される量子化誤差を容量素子に保存し、
前記容量素子に保存した前記量子化誤差を、前記パイプライン型AD変換器の何れかのビットを判定する要素AD変換器へ加える、
付記5または6に記載のAD変換方法。
比較器COMP
1,11,21・・AD変換器
2,12,22・・量子化誤差低減装置
3・・ラッチ
4・・逐次比較制御回路
5・・デジタルフィルタ
6A,6B・・FIRフィルタ
7A,7B・・遅延素子
8A,8B,28・・加算器
9A,9B・・乗算器
23・・変換誤差抽出装置
24・・変換誤差保存装置
Claims (3)
- アナログ信号をデジタル信号へ変換するAD変換部と、
前記AD変換部で生じる、特定のタイミングで標本化したアナログ信号を量子化する際に生じる量子化誤差を保存する量子化誤差保存部と、
前記量子化誤差保存部が保存した前記量子化誤差を、前記特定のタイミングよりも後に標本化されるアナログ信号に加える量子化誤差加算部と、
前記AD変換部から出力されるデジタル信号のデジタル量を既定の間隔で平均化することにより、該デジタル量の変動を減衰させる減衰部と、を備え、
前記量子化誤差保存部は、アナログ信号を標本化する容量素子に該アナログ信号の量子化後に残留している電荷を、前記量子化誤差として保存し、
前記量子化誤差加算部は、前記量子化誤差保存部が前記量子化誤差として保存した電荷を、アナログ信号を標本化する容量素子に蓄えられている前記特定のタイミングよりも後に標本化されるアナログ信号の電荷に加える、
AD変換器。 - 前記量子化誤差保存部は、逐次比較型AD変換器のコンデンサアレイに接続される容量素子に前記量子化誤差を保存し、
前記量子化誤差加算部は、前記逐次比較型AD変換器でアナログ信号の量子化が行われると、前記容量素子に保存した前記量子化誤差を、前記コンデンサアレイに標本化されるアナログ量へ加える、
請求項1に記載のAD変換器。 - 前記量子化誤差保存部は、複数の要素AD変換器を複数段接続し、前段でのAD変換値を除いたアナログ残量を後段でDA変換すると共に、前段において次のアナログ入力値に対するDA変換を実行するパイプライン型AD変換器から出力される量子化誤差を容量素子に保存し、
前記量子化誤差加算部は、前記容量素子に保存した前記量子化誤差を、前記パイプライン型AD変換器の何れかのビットを判定する要素AD変換器へ加える、
請求項1に記載のAD変換器。
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