JP5518091B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
前記第1絶縁膜の中に形成され、かつ、バリア層に覆われたコンタクト電極と、
ビアホールの側壁及び前記半導体基板の裏面に形成された第2絶縁膜と、
前記半導体基板及び前記第2絶縁膜を貫通する前記ビアホールと、
前記ビアホールの前記側壁上の前記第2絶縁膜と前記半導体基板の前記裏面上の前記第2絶縁膜と前記ビアホールの底面の前記第1絶縁膜とに形成された貫通電極層と、
前記第1絶縁膜の中に形成され、かつ、前記コンタクト電極と前記貫通電極層との間に形成され、かつ前記コンタクト電極及び前記貫通電極層に接続されたシリサイド層と、を備え、
前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Aと前記ビアホールの底部の幅Bとの関係が、A≦Bであり、
前記ビアホールの周囲において前記第1絶縁膜と前記半導体基板との間にポリシリコン膜又はアモルファスシリコン膜が形成された、
ことを特徴とする。
図1は、本発明の第1実施形態における半導体装置の断面図である。
(数1)
A≦B ・・・・・(式1)
ここで、上記(式1)の条件を定義している理由は、貫通電極層12の抵抗値のバラつきを小さくするためである。本第1実施形態では、上記(式1)の条件を満たすことで、形状が一意に定まるシリサイド部10の直径Aにより貫通電極層12の抵抗値を定義でき、貫通電極層12の抵抗値のバラつきを小さくできる。それに対し、ビアホール11の直径Bにより抵抗値が定義される従来の構成では、エッチングによる貫通電極のビアホール11の形状がバラつく可能性があり、貫通電極の抵抗値のバラつきが発生する可能性がある。
(数2)
C≧A ・・・・・(式2)
ここで、上記(式2)の条件を定義している理由は、貫通電極層12の抵抗値のバラつきを更に小さくするためである。本第1実施形態では、上記(式2)の条件を満たすことで、形状が一意に定まるシリサイド部10の直径Aにより貫通電極層12の抵抗値を定義でき、貫通電極層12の抵抗値のバラつきを小さくできる。それに対し、ポリシリコン膜17の直径Cにより抵抗値が定義される従来の構成では、ポリシリコン膜17の形状がバラつく可能性があり、貫通電極の抵抗値のバラつきが発生する可能性がある。
第1実施形態では、第一バリア層7とコンタクト電極6とを別々に形成している。しかしながら、本発明は、これに限られるものではなく、第1実施形態の第1変形例として、図12に示すように、第一バリア層7とコンタクト電極6とを一体化してコンタクト電極6Aとして形成しても良い。すなわち、第一バリア層7を薄肉化又は省略するようにしても良い。この第1変形例を説明するにあたり、第一バリア層7の一例として、TiN層とTi層とが積層された積層膜を使用する。
第1実施形態では、第一バリア層7とコンタクト電極6とパッド電極5とを別々に形成している。しかしながら、本発明は、これに限られるものではなく、第1実施形態の第2変形例として、図13に示すように、第一バリア層7とコンタクト電極6とパッド電極5とを一体化して単一のパッド電極5Aとして形成しても良い。第一バリア層7とコンタクト電極6の一体化については、第1変形例と同じであるため、ここでは、コンタクト電極6とパッド電極5との一体化について主として説明する。
第1実施形態では、第二バリア層14と再配線層15とを別々に形成している。しかしながら、本発明は、これに限られるものではなく、第1実施形態の第3変形例として、図14に示すように、第二バリア層14と再配線層15とを一体化して再配線層15Aとして形成するようにしても良い。なお、図14は、図13の第2変形例に第3変形例を適用した図であるが、これに限られるものではなく、この第3変形例は、第1変形例にも適用可能である。
Claims (6)
- 半導体基板の表面に形成された第1絶縁膜と、
前記第1絶縁膜の中に形成され、かつ、バリア層に覆われたコンタクト電極と、
ビアホールの側壁及び前記半導体基板の裏面に形成された第2絶縁膜と、
前記半導体基板及び前記第2絶縁膜を貫通する前記ビアホールと、
前記ビアホールの前記側壁上の前記第2絶縁膜と前記半導体基板の前記裏面上の前記第2絶縁膜と前記ビアホールの底面の前記第1絶縁膜とに形成された貫通電極層と、
前記第1絶縁膜の中に形成され、かつ、前記コンタクト電極と前記貫通電極層との間に形成され、かつ前記コンタクト電極及び前記貫通電極層に接続されたシリサイド層と、を備え、
前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Aと前記ビアホールの底部の幅Bとの関係が、A≦Bであり、
前記ビアホールの周囲において前記第1絶縁膜と前記半導体基板との間にポリシリコン膜又はアモルファスシリコン膜が形成された、
半導体装置。 - 前記シリサイド層を介して前記コンタクト電極と電気的に接続された前記貫通電極層の底面の形状が平坦である、
請求項1に記載の半導体装置。 - 前記ビアホールの周囲において前記第1絶縁膜と前記半導体基板との間にポリシリコン膜が形成されており、前記ビアホールの中心軸を含む平面で切断された断面における前記ポリシリコン膜の直径Cと前記シリサイド層の直径Aとの関係が、C≧Aである、
請求項1又は2に記載の半導体装置。 - 前記第1絶縁膜が、SiO2、酸窒化膜、又は、窒化膜である、
請求項1又は2に記載の半導体装置。 - 前記シリサイド層が、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドのいずれからから成る、
請求項1又は2に記載の半導体装置。 - 前記バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、高融点金属、又は、その積層膜から成る、
請求項1又は2に記載の半導体装置。
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