JP5513862B2 - Microcomputer failure analysis system - Google Patents

Description

本発明はマイクロコンピュータの故障解析システムに関するものである。   The present invention relates to a failure analysis system for a microcomputer.

半導体装置は厳格な品質管理と製造過程毎の厳しい検査を経て出荷されるが、稀に検査をパスし市場に出てから隠れていた不具合が顕在化するものがある。これを市場クレーム品と呼び、製造メーカは市場から原因解明と再発防止を求められ、その対応に苦慮している。   Semiconductor devices are shipped through strict quality control and strict inspection for each manufacturing process, but there are rare cases where defects that have been hidden after passing the inspection and appearing on the market become apparent. This is called a market claim product, and manufacturers are struggling to deal with the problem because the market is required to clarify the cause and prevent recurrence.

市場クレーム品は、製造メーカに差し戻され故障解析が実施される。故障解析は、ＪＩＳ（日本工業規格）により「アイテムの潜在的または顕在的な故障のメカニズム・発生率及び故障の影響を検討し、是正処置を決定するための系統的な調査研究」と定義されており、その領域は広範囲に亘る。本発明が寄与するのは、初期の非破壊解析に属する部分である。   The market complaint product is returned to the manufacturer for failure analysis. Failure analysis is defined by JIS (Japanese Industrial Standards) as “a systematic research study to examine the mechanism / incidence of an item's potential or actual failure and the effect of the failure and determine the corrective action”. And its area is extensive. The present invention contributes to the part belonging to the initial nondestructive analysis.

非破壊解析で得られる情報は、後の物理解析で欠陥位置の特定と原因の究明の手がかりとなり最終的に設計、プロセス、製造工程、検査工程へ再発防止策が反映されることでメーカは市場の要求に対する責任を果たし、より信頼性の高い製品の提供が可能になる。   Information obtained by non-destructive analysis is used as a clue to identify the location of the defect and investigate the cause in the subsequent physical analysis, and finally, the manufacturer reflects the measures to prevent recurrence in the design, process, manufacturing process, and inspection process. It will be possible to provide a more reliable product by fulfilling the responsibility for these requirements.

製造メーカに差し戻された市場クレーム品は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：大規模集積回路）テスタを用いた故障解析が実施される。初期の故障解析ではＬＳＩテスタ上での不具合再現が不可欠だが、多数の条件の組み合わせや複雑な通信プロトコルなどを与えないと再現しない不具合が多く、ＬＳＩテスタを用いて不具合を再現させることが極めて難しい場合がある。   A failure analysis using an LSI (Large Scale Integrated Circuit) tester is performed on the market complaint item returned to the manufacturer. In the initial failure analysis, it is indispensable to reproduce the defect on the LSI tester, but there are many problems that cannot be reproduced unless a combination of many conditions and a complicated communication protocol are given, and it is extremely difficult to reproduce the defect using the LSI tester. There is a case.

例えば、ＬＳＩテスタは半導体装置の外部ピンからテストベクタを与え、内部回路を経て外部ピンに現れる挙動を期待値と照合することで良否を判定する。ＬＳＩテスタが半導体装置に与えることのできるテストベクタは有限であり、半導体装置の内部で発生した動作不具合がＬＳＩテスタで観測する外部端子に現れる前にテストベクタが尽きてしまえば不具合の再現はできない。   For example, an LSI tester gives a test vector from an external pin of a semiconductor device, and determines whether it is good or bad by comparing the behavior that appears on the external pin through an internal circuit with an expected value. The test vectors that can be given to the semiconductor device by the LSI tester are limited, and if the test vector runs out before the operation failure that occurs inside the semiconductor device appears at the external terminal observed by the LSI tester, the failure cannot be reproduced. .

従来、前記の様にＬＳＩテスタで再現できない不具合に対しては、実機による不良解析が試みられてきた。ここで言う実機とは、市場クレーム品が組み込まれた最終製品自体、またはそれを構成するプリント基板を指し、半導体装置を購入した顧客から提供される。   Conventionally, a failure analysis using an actual machine has been attempted for a failure that cannot be reproduced by an LSI tester as described above. The actual machine here refers to a final product itself in which a market claim product is incorporated, or a printed circuit board constituting the product, and is provided from a customer who purchased a semiconductor device.

実機は、組み込まれた半導体装置が不具合を引き起こす要因を含む環境そのものであり、実機と半導体装置間の入出力を解析することで、半導体装置が不具合を発症する条件を明らかにできる。また、様々な条件を変化させて不具合の発生要因を追い込んでゆくことも可能である。ただし、これら実機が示す挙動から半導体装置の回路内部のどの部位に欠陥があるかを類推し、後の物理解析の手がかりを得るには、知識と経験と洞察が必要であり熟練を要する。   The actual machine is an environment itself that includes a factor that causes the failure of the incorporated semiconductor device, and by analyzing input / output between the actual machine and the semiconductor device, the conditions under which the failure of the semiconductor device can be clarified. It is also possible to change the various conditions to pursue the cause of the failure. However, knowledge, experience and insight are required and skill is required to analogize which part of the circuit of the semiconductor device has a defect from the behavior of these actual machines and obtain clues for subsequent physical analysis.

実機による解析は従来から行われているが、実機を解析装置の一部として利用する例は見当たらない。良品との挙動比較により故障品を選別する方法は、下記の特許文献１〜４に記載がある。   Although analysis using a real machine has been performed conventionally, there is no example of using the real machine as a part of the analysis device. The following Patent Documents 1 to 4 describe a method for selecting a defective product by comparing the behavior with a non-defective product.

半導体装置の検査や選別のために、良品との挙動比較により不具合品を篩い分ける装置は様々な方法と構成が考案されている。   In order to inspect and sort semiconductor devices, various methods and configurations have been devised for an apparatus that sifts out defective products by comparing behavior with non-defective products.

また、特許文献５には、解析対象のマイコンの端子信号情報を、対象システム（本発明では顧客実機に相当）を用いて動作させてワークステーションに一旦記憶し、その後は、ワークステーション内にてマイコンに与える端子信号情報を再生して、正常なマイコンやエミュレータに入力信号として与えるロジックＬＳＩの不良解析システム及び不良解析方法が開示されている。   Further, in Patent Document 5, terminal signal information of a microcomputer to be analyzed is operated using a target system (corresponding to a customer's actual machine in the present invention), temporarily stored in a workstation, and thereafter in the workstation. A failure analysis system and failure analysis method for a logic LSI that reproduces terminal signal information given to a microcomputer and gives it to a normal microcomputer or emulator as an input signal is disclosed.

特開平２−９５２８０号公報JP-A-2-95280 特開２００２−３６５３４２号公報JP 2002-365342 A 特許３５６９１５４号公報Japanese Patent No. 3569154 特開平４−１２４９０号公報JP-A-4-12490 特開２００４−１０１２０３号公報JP 2004-101203 A

旧来のＬＳＩテスタを用いた不具合解析では、不具合の再現性に課題がある。また、実機と測定器を用いた解析は作業者のスキルに依存し、解析に時間を要すると言う問題がある。さらに、前記先行特許文献に記載の技術は、半導体装置の良否判定を目的としており、半導体装置に内在する不具合がどの様な条件で発生するかを特定するまでの情報を得ることはできないという課題が残っている。   In the failure analysis using the conventional LSI tester, there is a problem in the reproducibility of the failure. In addition, there is a problem that the analysis using the actual machine and the measuring instrument depends on the skill of the operator and requires time for the analysis. Furthermore, the technique described in the above-mentioned prior patent document is intended to determine whether the semiconductor device is good or bad, and it is impossible to obtain information until it is specified under what conditions a failure inherent in the semiconductor device occurs. Remains.

また、特許文献５記載の発明では、「マイコンに与える端子信号情報を再生する」仕組み（例えば、図１２の端子デジタルＩＯ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ：入出力）ボードなど）が必要になり、システム構成が複雑でコストが高くなり、また、アナログ入力信号も時間軸とアナログ値を記憶する仕組み（例えば図３６の記録アナログトレースデータやアナログＩＯボードなど）が必要になり、システム構成が複雑でコストが高くなるという問題点があった。   Further, the invention described in Patent Document 5 requires a mechanism for “reproducing terminal signal information applied to a microcomputer” (for example, a terminal digital IO (input output: input / output) board in FIG. 12), and the system configuration is complicated. In addition, a mechanism for storing a time axis and an analog value (for example, recorded analog trace data and an analog IO board in FIG. 36) is required for an analog input signal, and the system configuration is complicated and the cost is increased. There was a problem.

本発明の目的は、マイクロコンピュータの故障解析において、機能不具合を内在する半導体装置に対して、故障・不具合の確実な再現を可能とし、半導体装置に内蔵された回路のどの部分に問題があるかを解析することができるマイクロコンピュータ故障解析システムをシステム構成が安価で迅速な構築が可能なシステムとして提供することにある。   An object of the present invention is to enable reliable reproduction of a failure / failure in a semiconductor device having a malfunction in a failure analysis of a microcomputer, and which part of a circuit built in the semiconductor device has a problem. It is an object of the present invention to provide a microcomputer failure analysis system capable of analyzing the above as a system that is inexpensive and can be quickly constructed.

本発明のマイクロコンピュータ故障解析システムは、マイクロコンピュータが実装され、前記マイクロコンピュータに入力信号を与える信号出力手段及び前記マイクロコンピュータからの出力信号に基づき所定の動作を行う回路手段を備えた基板と、実装された前記マイクロコンピュータを取り外した前記基板上のフットパターンから前記入力信号及び前記出力信号を前記基板の外部に取り出す信号取り出し手段と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段と接続する前記マイクロコンピュータの故障品又は前記マイクロコンピュータの良品又は前記マイクロコンピュータのインサーキットエミュレータと、前記マイクロコンピュータを動作させるために、ホストコンピュータの指示により所定数のクロックを前記マイクロコンピュータに供給するクロック制御手段と、前記クロックに同期して前記入力信号及び前記出力信号のレベルを記憶する信号記憶手段と、を備えたことを特徴とする。   A microcomputer failure analysis system according to the present invention includes a substrate on which a microcomputer is mounted, and a signal output means for supplying an input signal to the microcomputer and a circuit means for performing a predetermined operation based on an output signal from the microcomputer; Connected to the signal extracting means for extracting the input signal and the output signal to the outside of the substrate from the foot pattern on the substrate from which the mounted microcomputer is removed, and the signal extracting means for extracting the input signal and the output signal In order to operate the microcomputer and a malfunctioning microcomputer, a non-defective microcomputer, or an in-circuit emulator of the microcomputer, a predetermined number of clocks are supplied according to instructions from a host computer. A clock control means for supplying black computer, characterized by comprising a signal storage means for storing the level of said input signal and said output signal in synchronization with the clock.

本発明のマイクロコンピュータ故障解析システムは、更に、前記故障品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容をダンプして前記ホストコンピュータ内に蓄積し、次に、前記良品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続した状態で、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容をダンプして前記ホストコンピュータ内に蓄積することを特徴とする。   The microcomputer failure analysis system of the present invention further connects the failed product and the signal extraction means for extracting the input signal and the output signal, and the clock control means supplies the predetermined number of clocks. The signal storage means stores the input signal and the output signal, and the host computer dumps and stores the stored contents of the signal storage means in the host computer. With the input signal and the signal extraction means for extracting the output signal connected, the clock control means supplies the predetermined number of clocks, and the signal storage means stores the input signal and the output signal. The host computer dumps the stored contents of the signal storage means and stores them in the host computer. To.

本発明のマイクロコンピュータ故障解析システムは、更に、前記ホストコンピュータは、前記ホストコンピュータ内に蓄積された前記故障品及び前記良品の前記出力信号のレベルをクロック毎に比較することにより前記故障品が動作異常となるクロック数を検出し、前記インサーキットエミュレータと、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記ホストコンピュータの指示により、前記クロック制御手段は、前記故障品が動作異常となるクロック数までクロックを供給して、前記インサーキットエミュレータが有するデバッグ機能によって前記動作異常の発生に対応したプログラム箇所を検出するようにしたことを特徴とする。   In the microcomputer failure analysis system of the present invention, the host computer further operates the failed product by comparing the level of the output signal of the failed product and the non-defective product stored in the host computer for each clock. The number of clocks that become abnormal is detected, and the in-circuit emulator is connected to the signal extraction means for extracting the input signal and the output signal. The clock is supplied up to the number of clocks causing the abnormal operation, and the program location corresponding to the occurrence of the abnormal operation is detected by the debugging function of the in-circuit emulator.

また、本発明のマイクロコンピュータ故障解析システムは、マイクロコンピュータが実装され、前記マイクロコンピュータに入力信号を与える信号出力手段及び前記マイクロコンピュータからの出力信号に基づき所定の動作を行う回路手段を備えた基板と、実装された前記マイクロコンピュータを取り外した前記基板上のフットパターンから前記入力信号及び前記出力信号を前記基板の外部に取り出す信号取り出し手段と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段と接続する前記マイクロコンピュータの故障品又は前記マイクロコンピュータの良品又は前記マイクロコンピュータのインサーキットエミュレータと、前記マイクロコンピュータを動作させるために、ホストコンピュータの指示により所定数のクロックを前記マイクロコンピュータに供給するクロック制御手段と、
前記クロックに同期して前記入力信号及び前記出力信号のレベルを記憶する信号記憶手段と、前記クロックに同期して前記マイクロコンピュータの電流値を測定する電流測定手段と、を備えたことを特徴とする。 The microcomputer failure analysis system according to the present invention includes a substrate on which a microcomputer is mounted, and which includes signal output means for supplying an input signal to the microcomputer and circuit means for performing a predetermined operation based on the output signal from the microcomputer. And a signal extraction means for extracting the input signal and the output signal to the outside of the substrate from the foot pattern on the substrate from which the mounted microcomputer is removed, and the signal extraction means for extracting the input signal and the output signal. In order to operate the microcomputer, and a predetermined number of clocks in order to operate the microcomputer, the defective microcomputer or the non-defective microcomputer or the in-circuit emulator of the microcomputer connected to the microcomputer A clock control unit supplies the serial microcomputer,
Signal storage means for storing levels of the input signal and the output signal in synchronization with the clock; and current measurement means for measuring a current value of the microcomputer in synchronization with the clock. To do.

本発明のマイクロコンピュータ故障解析システムは、更に、前記故障品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容と前記クロックに同期した電流値をダンプして前記ホストコンピュータ内に蓄積し、次に、前記良品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続した状態で、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容と前記クロックに同期した電流値をダンプして前記ホストコンピュータ内に蓄積することを特徴とする。   The microcomputer failure analysis system of the present invention further connects the failed product and the signal extraction means for extracting the input signal and the output signal, and the clock control means supplies the predetermined number of clocks. The signal storage means stores the input signal and the output signal, and the host computer dumps the storage contents of the signal storage means and a current value synchronized with the clock and accumulates them in the host computer, Next, in a state where the non-defective product is connected to the signal extraction unit that extracts the input signal and the output signal, the clock control unit supplies the predetermined number of clocks, and the signal storage unit The host computer stores the signal and the output signal, and the host computer synchronizes the stored contents of the signal storage means and the clock. Dump the values, characterized in that accumulate within the host computer.

本発明のマイクロコンピュータ故障解析システムは、更に、前記ホストコンピュータは、前記ホストコンピュータ内に蓄積された前記故障品及び前記良品の前記出力信号のレベルをクロック毎に比較することにより前記故障品が動作異常となるクロック数を検出し、前記インサーキットエミュレータと、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記ホストコンピュータの指示により前記クロック制御手段は、前記故障品が動作異常となるクロック数または前記故障品が電流異常となるクロック数までクロックを供給して、前記インサーキットエミュレータが有するデバック機能によって前記動作異常または電流異常の発生に対応したプログラム箇所を検出するようにしたことを特徴とする。   In the microcomputer failure analysis system of the present invention, the host computer further operates the failed product by comparing the level of the output signal of the failed product and the non-defective product stored in the host computer for each clock. The number of clocks that become abnormal is detected, and the in-circuit emulator is connected to the signal extracting means for extracting the input signal and the output signal. The clock is supplied up to the number of clocks causing the operation abnormality or the number of clocks where the faulty product causes the current abnormality, and the program location corresponding to the occurrence of the operation abnormality or current abnormality is detected by the debug function of the in-circuit emulator. It is characterized by that.

また、本発明のマイクロコンピュータ故障解析システムは、マイクロコンピュータが実装され、前記マイクロコンピュータに入力信号を与える信号出力手段及び前記マイクロコンピュータからの出力信号に基づき所定の動作を行う回路手段を備えた基板と、実装された前記マイクロコンピュータを取り外した前記基板上のフットパターンから前記入力信号及び前記出力信号を前記基板の外部に取り出す信号取り出し手段と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段と接続する前記マイクロコンピュータの故障品又は前記マイクロコンピュータの良品又は前記マイクロコンピュータのインサーキットエミュレータと、前記マイクロコンピュータを動作させるために、ホストコンピュータの指示により所定数のクロックを前記マイクロコンピュータに供給するクロック制御手段と、
前記クロックに同期して前記マイクロコンピュータの電流値を測定する電流測定手段と、を備えたことを特徴とする。 The microcomputer failure analysis system according to the present invention includes a substrate on which a microcomputer is mounted, and which includes signal output means for supplying an input signal to the microcomputer and circuit means for performing a predetermined operation based on the output signal from the microcomputer. And a signal extraction means for extracting the input signal and the output signal to the outside of the substrate from the foot pattern on the substrate from which the mounted microcomputer is removed, and the signal extraction means for extracting the input signal and the output signal. In order to operate the microcomputer, and a predetermined number of clocks in order to operate the microcomputer, the defective microcomputer or the non-defective microcomputer or the in-circuit emulator of the microcomputer connected to the microcomputer A clock control unit supplies the serial microcomputer,
Current measuring means for measuring a current value of the microcomputer in synchronization with the clock.

本発明のマイクロコンピュータ故障解析システムは、更に、前記故障品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記クロック制御手段は前記所定数のクロックを供給し、前記ホストコンピュータは前記クロックに同期した電流値を前記ホストコンピュータ内にダンプして蓄積し、次に、前記良品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記所定数のクロックを供給し、前記ホストコンピュータは前記クロックに同期した電流値を前記ホストコンピュータ内にダンプして蓄積することを特徴とする。   The microcomputer failure analysis system of the present invention further connects the failed product and the signal extraction means for extracting the input signal and the output signal, and the clock control means supplies the predetermined number of clocks, The host computer dumps and accumulates a current value synchronized with the clock in the host computer, and then connects the non-defective product and the signal extraction means for extracting the input signal and the output signal, and A predetermined number of clocks are supplied, and the host computer dumps and stores a current value synchronized with the clock in the host computer.

本発明のマイクロコンピュータ故障解析システムは、更に、前記ホストコンピュータは前記ホストコンピュータ内に蓄積された前記故障品及び前記良品の電流値をクロック毎に比較することにより前記故障品が電流異常となるクロック数を検出し、前記インサーキットエミュレータと、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記ホストコンピュータの指示により前記クロック制御手段は、前記故障品が電流異常となるクロック数までクロックを供給して、前記インサーキットエミュレータが有するデバッグ機能によって前記電流異常の発生に対応したプログラム箇所を検出するようにしたことを特徴とする。   In the microcomputer failure analysis system of the present invention, the host computer further compares the current values of the failed product and the non-defective product stored in the host computer for each clock, so that the failed product has a current abnormality. The clock control means detects the number and connects the in-circuit emulator and the signal extraction means for extracting the input signal and the output signal. The clock is supplied up to the number of clocks, and the program location corresponding to the occurrence of the current abnormality is detected by the debugging function of the in-circuit emulator.

本発明によれば、マイクロコンピュータの良品との比較で故障品の不具合の発症が見分けられるため、期待値を用意する必要がなく、故障解析の効率を改善できる。   According to the present invention, since the occurrence of a malfunction of a faulty product can be identified by comparing with a good product of a microcomputer, it is not necessary to prepare an expected value, and the efficiency of failure analysis can be improved.

また、本発明によれば、マイクロコンピュータの不具合による動作異常又は電流異常をホストＰＣ上で比較検出できるため、動作クロックをカウントすることで、動作異常又は電流異常を起すタイミングが判り、解析対象の時間的範囲を絞り込むことができる。   In addition, according to the present invention, since an operation abnormality or current abnormality due to a malfunction of the microcomputer can be compared and detected on the host PC, the timing at which the operation abnormality or current abnormality occurs is known by counting the operation clock, and the analysis target The time range can be narrowed down.

更に、本発明によれば、ＩＣＥ（Ｉｎ Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｅｒ）を用いた場合には、動作異常を検知した時点でＩＣＥのデバッグ機能によってマイクロコンピュータ内のプログラムカウンタやレジスタなどの内部情報を読取ることが可能となり異常の原因となっている実行命令の推定などを容易に行うことができる。   Furthermore, according to the present invention, when an ICE (In Circuit Emulator) is used, internal information such as a program counter and a register in the microcomputer can be read by the debug function of the ICE when an abnormal operation is detected. Therefore, it is possible to easily estimate the execution instruction that causes the abnormality.

以上のように、本発明によれば、マイクロコンピュータの故障解析を、ＬＳＩテスタなどの大規模設備を用いることなく、低コストで不具合の再現及び故障個所の推定が可能になる。   As described above, according to the present invention, failure analysis of a microcomputer can be performed at low cost and failure location can be estimated without using a large-scale facility such as an LSI tester.

図１は本発明の実施例１のマイクロコンピュータ故障解析システムの構成図である。1 is a configuration diagram of a microcomputer failure analysis system according to a first embodiment of the present invention. 図２は本発明の実施例１のマイクロコンピュータ故障解析システムの動作の各段階を示す図である。FIG. 2 is a diagram showing each stage of the operation of the microcomputer failure analysis system according to the first embodiment of the present invention. 図３は本発明の実施例１のマイクロコンピュータ故障解析システムによる故障解析動作のフローチャートである。FIG. 3 is a flowchart of the failure analysis operation by the microcomputer failure analysis system according to the first embodiment of the present invention. 図４は本発明の実施例２のマイクロコンピュータ故障解析システムの構成図である。FIG. 4 is a configuration diagram of the microcomputer failure analysis system according to the second embodiment of the present invention. 図５は本発明の実施例２のマイクロコンピュータ故障解析システムの動作の各段階を示す図である。FIG. 5 is a diagram showing each stage of the operation of the microcomputer failure analysis system according to the second embodiment of the present invention. 図６は本発明の実施例２のマイクロコンピュータ故障解析システムによる故障解析動作のフローチャートである。FIG. 6 is a flowchart of a failure analysis operation by the microcomputer failure analysis system according to the second embodiment of the present invention. 図７は本発明の実施例３のマイクロコンピュータ故障解析システムの構成図である。FIG. 7 is a configuration diagram of the microcomputer failure analysis system according to the third embodiment of the present invention. 図８は本発明の実施例３のマイクロコンピュータ故障解析システムの動作の各段階を示す図である。FIG. 8 is a diagram showing each stage of the operation of the microcomputer failure analysis system according to the third embodiment of the present invention. 図９は本発明の実施例３のマイクロコンピュータ故障解析システムによる故障解析動作のフローチャートである。FIG. 9 is a flowchart of the failure analysis operation by the microcomputer failure analysis system according to the third embodiment of the present invention.

以下、本発明の実施の形態について、図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施例１のマイクロコンピュータ故障解析システムの全体構成図である。図１において、１は顧客実機の基板、２は信号取り出し手段、３はベースボード、４はユーティリティボード、５はホストＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）を示している。   1 is an overall configuration diagram of a microcomputer failure analysis system according to a first embodiment of the present invention. In FIG. 1, 1 is a board of a customer's actual machine, 2 is a signal extracting means, 3 is a base board, 4 is a utility board, and 5 is a host PC (Personal Computer).

顧客実機の基板１には実機ソケット１１が設けられ、信号取り出し手段２には分配器２１とコネクタ２２が接続されている。ベースボード３には、故障品、良品、ＩＣＥ（Ｉｎ Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｅｒ）コネクタを搭載するＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被検査装置）用のサンプル実装ソケット３１と電流測定端子３３が搭載され、ユーティリティボード４には、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）４１とＬｏｇ（ログ）保管メモリ４２が搭載されている。また、ベースボード３のＩＣＥ用ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）端子３２とユーティリティボード４のＦＰＧＡ用ＵＳＢ端子４３は、ホストＰＣ５のＵＳＢ端子５１と接続されている。   An actual machine socket 11 is provided on the board 1 of the actual customer machine, and a distributor 21 and a connector 22 are connected to the signal extracting means 2. The base board 3 is equipped with a sample mounting socket 31 and a current measurement terminal 33 for a device under test (DUT) on which a defective product, a non-defective product, and an ICE (In Circuit Emulator) connector are mounted. Are equipped with an FPGA (Field Programmable Gate Array) 41 and a log storage memory 42. The ICE USB (Universal Serial Bus) terminal 32 of the base board 3 and the FPGA USB terminal 43 of the utility board 4 are connected to the USB terminal 51 of the host PC 5.

ユーティリティボード４のＦＰＧＡ４１は、ＤＵＴのＸ１，ＸＴ１，Ｒｅｓｅｔ端子への入力信号の制御、各端子の端子状態の観測、各端子からの出力のバッファリング（Ｌｏｇ保管メモリ４２へのデータ記録）等の制御を行うとともに、ホストＰＣ５とのインターフェイス（Ｉ／Ｆ）制御、クロック数のカウント・制御を行う。   The FPGA 41 of the utility board 4 controls input signals to the X1, XT1, and Reset terminals of the DUT, observes the terminal status of each terminal, buffers output from each terminal (data recording to the log storage memory 42), and the like. In addition to performing control, interface (I / F) control with the host PC 5 and counting / control of the number of clocks are performed.

また、ホストＰＣ５は、ＦＰＧＡ４１とのインターフェイス（Ｉ／Ｆ）制御、取得したＬｏｇ（ログ）のグラフ化、ＩＣＥ制御（デバッガ使用）を行う。   Further, the host PC 5 performs interface (I / F) control with the FPGA 41, graphing of the acquired log (log), and ICE control (using a debugger).

図２は本発明の実施例１のマイクロコンピュータ故障解析システムの動作の各段階を示す図である。図２において、顧客実機の基板１に実装されたマイクロコンピュータが故障すると、故障品７１が顧客実機の基板１のソケット１１から取り外される。顧客実機の基板１のソケット１１とベースボード３のサンプル実装ソケット３１とが信号取り出し手段２により接続され、顧客実機の基板１の端子状態は、ベースボード３上のＤＵＴ及び分配器２１とコネクタ２２を介してユーティリティボード上のＦＰＧＡ４１に送信可能となる。   FIG. 2 is a diagram showing each stage of the operation of the microcomputer failure analysis system according to the first embodiment of the present invention. In FIG. 2, when the microcomputer mounted on the board 1 of the actual customer machine fails, the faulty product 71 is removed from the socket 11 of the board 1 of the actual customer machine. The socket 11 of the board 1 of the customer's actual machine and the sample mounting socket 31 of the base board 3 are connected by the signal extracting means 2, and the terminal state of the board 1 of the customer's actual machine is as follows: It is possible to transmit to the FPGA 41 on the utility board via.

第一段階の故障品の調査では、顧客実機の基板１のソケット１１から取り外された故障品７１は、ベースボード３のサンプル実装ソケット３１にセットされ、ホストＰＣ５の指示により、ユーティリティボード４のＦＰＧＡ４１が、故障品７１に対して、所定のクロック数Ｎだけ、制御信号を送信し、故障品７１からの各端子出力は、ＦＰＧＡ４１により端子状態が観測され、Ｌｏｇ保管メモリ４２に記録される。Ｌｏｇ保管メモリ４２に記録された故障品７１の各クロック数の端子状態のデータはＵＳＢ端子４３，５１を介してホストＰＣ５に蓄積される。   In the investigation of the failed product in the first stage, the failed product 71 removed from the socket 11 of the board 1 of the customer's actual machine is set in the sample mounting socket 31 of the base board 3 and the FPGA 41 of the utility board 4 is instructed by the host PC 5. However, a control signal is transmitted to the faulty product 71 for a predetermined number of clocks N, and the terminal status of each terminal output from the faulty product 71 is observed by the FPGA 41 and recorded in the log storage memory 42. The terminal state data for each number of clocks of the failed product 71 recorded in the log storage memory 42 is stored in the host PC 5 via the USB terminals 43 and 51.

次の第二段階の良品の調査では、故障品７１がベースボード３のサンプル実装ソケット３１から取り外され、良品７２がベースボード３のサンプル実装ソケット３１にセットされる。第一段階と同様に、ホストＰＣ５の指示により、ユーティリティボード４のＦＰＧＡ４１が、良品７２に対して、所定のクロック数Ｎだけ、制御信号を送信し、良品７２からの各端子出力は、ＦＰＧＡ４１により端子状態が観測され、Ｌｏｇ保管メモリ４２に記録される。Ｌｏｇ保管メモリ４２に記録された良品７２の各クロック数の端子状態のデータはＵＳＢ端子４３，５１を介してホストＰＣ５に蓄積される。   In the next second stage investigation of non-defective products, the defective product 71 is removed from the sample mounting socket 31 of the base board 3, and the non-defective product 72 is set in the sample mounting socket 31 of the base board 3. As in the first stage, the FPGA 41 of the utility board 4 transmits a control signal for a predetermined number of clocks N to the non-defective product 72 according to an instruction from the host PC 5, and each terminal output from the non-defective product 72 is transmitted by the FPGA 41. The terminal state is observed and recorded in the log storage memory 42. The terminal state data for each clock number of the non-defective product 72 recorded in the log storage memory 42 is accumulated in the host PC 5 via the USB terminals 43 and 51.

そして、第三段階の故障品・良品のチェックでは、ホストＰＣ５に蓄積された故障品７１と良品７２の各クロック数での端子状態のデータを比較する。例えば、クロック数Ｍで、故障品７１と良品７２の端子状態のデータが異なる場合には、クロック数Ｍに対応するステップで、故障品７１にエラーが発生していると推測することができる。   Then, in the third-stage check of the defective product / non-defective product, the terminal state data at each clock number of the failed product 71 and the non-defective product 72 stored in the host PC 5 is compared. For example, if the data of the terminal states of the defective product 71 and the non-defective product 72 are different at the number of clocks M, it can be estimated that an error has occurred in the failed product 71 at the step corresponding to the clock number M.

次いで、第四段階のＩＣＥ調査では、良品７２がベースボード３のサンプル実装ソケット３１から取り外され、ＩＣＥ７３のソケットはベースボード３のサンプル実装ソケット３１にセットされる。この状態で、ＩＣＥ７３に故障発生のクロック数Ｍを供給する。ＩＣＥ７３はデバック機能を備えており、クロック数Ｍに対応したプログラムカウンタ値を読み取ることができ、プログラムカウンタ値から実行命令を解析して故障原因を推定することができる。   Next, in the fourth stage ICE survey, the non-defective product 72 is removed from the sample mounting socket 31 of the base board 3, and the socket of the ICE 73 is set in the sample mounting socket 31 of the base board 3. In this state, the failure occurrence clock number M is supplied to the ICE 73. The ICE 73 has a debugging function, can read a program counter value corresponding to the number of clocks M, and can analyze the execution instruction from the program counter value to estimate the cause of the failure.

図３は本発明の実施例１のマイクロコンピュータ故障解析システムによる故障解析動作のフローチャートである。図３のフローチャートでは、まず、ステップＳ３０１において、故障品７１の調査を開始すると、ステップＳ３０２において、故障品７１をベースボード３にセットする。ステップＳ３０３において、故障品７１にＮクロックを供給し、ステップＳ３０４において、故障品７１の入・出力信号レベルをホストＰＣ５に蓄積する。   FIG. 3 is a flowchart of the failure analysis operation by the microcomputer failure analysis system according to the first embodiment of the present invention. In the flowchart of FIG. 3, first, when the investigation of the faulty product 71 is started in step S301, the faulty product 71 is set on the base board 3 in step S302. In step S303, N clocks are supplied to the faulty product 71. In step S304, the input / output signal levels of the faulty product 71 are stored in the host PC 5.

次いで、ステップＳ３０５において、良品７２の調査を開始すると、ステップＳ３０６において、良品７２をベースボード３にセットする。ステップＳ３０７において、良品７２にＮクロックを供給し、ステップＳ３０８において、良品７２の入・出力信号レベルをホストＰＣ５に蓄積する。   Next, when the inspection of the non-defective product 72 is started in step S305, the non-defective product 72 is set on the base board 3 in step S306. In step S307, N clocks are supplied to the non-defective product 72. In step S308, the input / output signal levels of the non-defective product 72 are stored in the host PC 5.

その後、ステップＳ３０９において、ホストＰＣにて、故障品７１，良品７２の入・出力信号レベルを比較する。ステップＳ３１０において、Ｍクロック目で故障品７１，良品７２の入・出力信号レベルに差が発生した（Ｓ３１０：Ｙｅｓ）場合には、ステップＳ３１１のＩＣＥによる調査に移行する。故障品７１，良品７２の入・出力信号レベルに差が発生しない（Ｓ３１０：Ｎｏ）場合には、ステップＳ３１２において故障品７１の調査、ステップ３１３において良品７２の調査をそれぞれ実施する。   Thereafter, in step S309, the host PC compares the input / output signal levels of the defective product 71 and the non-defective product 72. In step S310, when a difference occurs in the input / output signal levels of the defective product 71 and the non-defective product 72 at the M-th clock (S310: Yes), the process proceeds to the investigation by ICE in step S311. If there is no difference between the input / output signal levels of the faulty product 71 and the non-defective product 72 (S310: No), the faulty product 71 is checked in step S312 and the non-defective product 72 is checked in step 313.

ステップＳ３１１において、ＩＣＥによる調査を開始すると、ステップＳ３１４において、ＩＣＥ７３をベースボード３にセットする。ステップＳ３１５において、ＩＣＥ７３に故障に対応したＭクロックを供給する。そして、ステップＳ３１６において、ＩＣＥにてＭクロック目のプログラムカウンタ値を読み、ステップＳ３１７において、プログラムカウンタ値から実行命令を解析して故障原因を推定する。   When the investigation by ICE is started in step S311, the ICE 73 is set on the base board 3 in step S314. In step S315, the M clock corresponding to the failure is supplied to the ICE 73. In step S316, the program counter value of the Mth clock is read by ICE, and in step S317, the execution instruction is analyzed from the program counter value to estimate the cause of failure.

図４は本発明の実施例２のマイクロコンピュータ故障解析システムの構成図である。図４において、１は顧客実機の基板、２は信号取り出し手段、３はベースボード、４はユーティリティボード、５はホストＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、６は電流計測装置を示している。   FIG. 4 is a configuration diagram of the microcomputer failure analysis system according to the second embodiment of the present invention. In FIG. 4, 1 is a board of a customer's actual machine, 2 is a signal extracting means, 3 is a base board, 4 is a utility board, 5 is a host PC (Personal Computer), and 6 is a current measuring device.

顧客実機の基板１には実機ソケット１１が設けられ、信号取り出し手段２には分配器２１とコネクタ２２が接続されている。ベースボード３には、故障品、良品、ＩＣＥ（Ｉｎ Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｅｒ）コネクタを搭載するＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被検査装置）用のサンプル実装ソケット３１と電流測定端子３３が搭載され、ユーティリティボード４には、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）４１とＬｏｇ（ログ）保管メモリ４２が搭載されている。また、電流計測装置６はベースボード３の電流測定端子３３に接続されている。ベースボード３のＩＣＥ用ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）端子３２とユーティリティボード４のＦＰＧＡ用ＵＳＢ端子４３は、ホストＰＣ５のＵＳＢ端子５１と接続され、電流計測装置６は、ホストＰＣ５の電流測定用ＵＳＢ端子５２と接続されている。   An actual machine socket 11 is provided on the board 1 of the actual customer machine, and a distributor 21 and a connector 22 are connected to the signal extracting means 2. The base board 3 is equipped with a sample mounting socket 31 and a current measurement terminal 33 for a device under test (DUT) on which a defective product, a non-defective product, and an ICE (In Circuit Emulator) connector are mounted. Are equipped with an FPGA (Field Programmable Gate Array) 41 and a log storage memory 42. The current measuring device 6 is connected to the current measuring terminal 33 of the base board 3. The ICE USB (Universal Serial Bus) terminal 32 of the base board 3 and the FPGA USB terminal 43 of the utility board 4 are connected to the USB terminal 51 of the host PC 5, and the current measuring device 6 is a current measuring USB terminal of the host PC 5. 52.

ユーティリティボード４のＦＰＧＡ４１は、ＤＵＴのＸ１，ＸＴ１，Ｒｅｓｅｔ端子への入力信号の制御、各端子の端子状態の観測、各端子からの出力のバッファリング（Ｌｏｇ保管メモリ４２へのデータ記録）等の制御を行うとともに、ホストＰＣ５とのインターフェイス（Ｉ／Ｆ）制御、クロック数のカウント・制御を行う。   The FPGA 41 of the utility board 4 controls input signals to the X1, XT1, and Reset terminals of the DUT, observes the terminal status of each terminal, buffers output from each terminal (data recording to the log storage memory 42), and the like. In addition to performing control, interface (I / F) control with the host PC 5 and counting / control of the number of clocks are performed.

また、ホストＰＣ５は、ＦＰＧＡ４１とのインターフェイス（Ｉ／Ｆ）制御、取得したＬｏｇ（ログ）あるいは取得した電流値のグラフ化、ＩＣＥ制御（デバッガ使用）を行う。   Further, the host PC 5 performs interface (I / F) control with the FPGA 41, graphs of the acquired log (log) or acquired current value, and ICE control (using a debugger).

図５は本発明の実施例２のマイクロコンピュータ故障解析システムの動作の各段階を示す図である。実施例１と同様に、故障品７１と、良品７２と、ＩＣＥ７３をベースボード３のサンプル実装ソケット３１に搭載して、マイクロコンピュータの故障解析を実行する。   FIG. 5 is a diagram showing each stage of the operation of the microcomputer failure analysis system according to the second embodiment of the present invention. Similarly to the first embodiment, the faulty product 71, the non-defective product 72, and the ICE 73 are mounted on the sample mounting socket 31 of the base board 3, and the fault analysis of the microcomputer is executed.

実施例１との相違点は、ユーティリティボード４にＬｏｇ（ログ）保管メモリ４２を搭載して、入・出力信号レベルのＬｏｇデータを記憶して、入・出力信号レベルの差により故障を推測するのみならず、ベースボード３の電流測定端子３３に電流計測装置６を接続し、各クロックでの電流値をもホストＰＣ５に蓄積し、入・出力信号レベルと電流値の双方のデータにより、故障品７１の故障解析を行う点である。   The difference from the first embodiment is that a log (log) storage memory 42 is mounted on the utility board 4 to store log data of input / output signal levels, and a failure is estimated by the difference of input / output signal levels. Not only that, the current measuring device 6 is connected to the current measuring terminal 33 of the base board 3, and the current value at each clock is also stored in the host PC 5, and the failure is determined by the data of both the input / output signal level and the current value. The failure analysis of the product 71 is performed.

図６は本発明の実施例２のマイクロコンピュータ故障解析システムによる故障解析動作のフローチャートである。図６のフローチャートでは、まず、ステップＳ６０１において、故障品７１の調査を開始すると、ステップＳ６０２において、故障品７１をベースボード３にセットする。ステップＳ６０３において、故障品７１にＮクロックを供給し、ステップＳ６０４において、故障品７１の入・出力信号レベルとクロック毎の電流値をホストＰＣ５に蓄積する。   FIG. 6 is a flowchart of a failure analysis operation by the microcomputer failure analysis system according to the second embodiment of the present invention. In the flowchart of FIG. 6, first, when the investigation of the failed product 71 is started in step S601, the failed product 71 is set on the base board 3 in step S602. In step S603, N clocks are supplied to the faulty product 71. In step S604, the input / output signal level of the faulty product 71 and the current value for each clock are stored in the host PC 5.

次いで、ステップＳ６０５において、良品７２の調査を開始すると、ステップＳ６０６において、良品７２をベースボード３にセットする。ステップＳ６０７において、良品７２にＮクロックを供給し、ステップＳ６０８において、良品７２の入・出力信号レベルとクロック毎の電流値をホストＰＣ５に蓄積する。   Next, when the inspection of the non-defective product 72 is started in step S605, the non-defective product 72 is set on the base board 3 in step S606. In step S607, N clocks are supplied to the non-defective product 72. In step S608, the input / output signal level of the non-defective product 72 and the current value for each clock are stored in the host PC 5.

その後、ステップＳ６０９において、ホストＰＣにて、故障品７１，良品７２の入・出力信号レベルと電流値を比較する。ステップＳ６１０において、Ｍクロック目で故障品７１，良品７２の入・出力信号レベルに差が発生した（Ｓ６１０：Ｙｅｓ）場合、あるいは故障品７１の電流値が良品７２より大きくなった（Ｓ６１０：Ｙｅｓ）場合には、ステップＳ６１１のＩＣＥによる調査に移行する。故障品７１，良品７２の入・出力信号レベルに差が発生しない（Ｓ６１０：Ｎｏ）場合あるいは電流値に差が発生しない（Ｓ６１０：Ｎｏ）場合には、ステップＳ６１２において故障品７１の調査、ステップ６１３において良品７２の調査をそれぞれ実施する。   After that, in step S609, the host PC compares the input / output signal levels of the failed product 71 and the non-defective product 72 with current values. In step S610, when a difference occurs in the input / output signal level between the defective product 71 and the non-defective product 72 at the M-th clock (S610: Yes), or the current value of the failed product 71 is larger than that of the non-defective product 72 (S610: Yes). ), The process proceeds to the investigation by ICE in step S611. If there is no difference in the input / output signal level between the faulty product 71 and the non-defective product 72 (S610: No) or no difference in the current value (S610: No), the investigation of the faulty product 71 in step S612, step In 613, the non-defective product 72 is investigated.

ステップＳ６１１において、ＩＣＥによる調査を開始すると、ステップＳ６１４において、ＩＣＥ７３をベースボード３にセットする。ステップＳ６１５において、ＩＣＥ７３に故障に対応したＭクロックを供給する。そして、ステップＳ６１６において、ＩＣＥにてＭクロック目のプログラムカウンタ値を読み、ステップＳ６１７において、プログラムカウンタ値から実行命令を解析して故障原因を推定する。   When the investigation by ICE is started in step S611, the ICE 73 is set on the base board 3 in step S614. In step S615, the M clock corresponding to the failure is supplied to the ICE 73. In step S616, the MCE clock program counter value is read by ICE, and in step S617, an execution instruction is analyzed from the program counter value to estimate the cause of the failure.

図７は本発明の実施例３のマイクロコンピュータ故障解析システムの構成図である。図７において、１は顧客実機の基板、２は信号取り出し手段、３はベースボード、４はユーティリティボード、５はホストＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、６は電流計測装置を示している。   FIG. 7 is a configuration diagram of the microcomputer failure analysis system according to the third embodiment of the present invention. In FIG. 7, reference numeral 1 denotes a customer's actual machine board, 2 denotes a signal extracting means, 3 denotes a base board, 4 denotes a utility board, 5 denotes a host PC (Personal Computer), and 6 denotes a current measuring device.

顧客実機の基板１には実機ソケット１１が設けられ、信号取り出し手段２には分配器２１とコネクタ２２が接続されている。ベースボード３には、故障品、良品、ＩＣＥ（Ｉｎ Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｅｒ）コネクタを搭載するＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被検査装置）用のサンプル実装ソケット３１と電流測定端子３３が搭載され、ユーティリティボード４には、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）４１が搭載されている。また、電流計測装置６はベースボード３の電流測定端子３３に接続されている。ベースボード３のＩＣＥ用ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）端子３２はとユーティリティボード４のＦＰＧＡ用ＵＳＢ端子４３は、ホストＰＣ５のＵＳＢ端子５１と接続され、電流計測装置６は、ホストＰＣ５の電流測定用ＵＳＢ端子５２と接続されている。   An actual machine socket 11 is provided on the board 1 of the actual customer machine, and a distributor 21 and a connector 22 are connected to the signal extracting means 2. The base board 3 is equipped with a sample mounting socket 31 and a current measurement terminal 33 for a device under test (DUT) on which a defective product, a non-defective product, and an ICE (In Circuit Emulator) connector are mounted. Is equipped with an FPGA (Field Programmable Gate Array) 41. The current measuring device 6 is connected to the current measuring terminal 33 of the base board 3. The ICE USB (Universal Serial Bus) terminal 32 of the base board 3 and the FPGA USB terminal 43 of the utility board 4 are connected to the USB terminal 51 of the host PC 5, and the current measuring device 6 is a current measuring USB of the host PC 5. The terminal 52 is connected.

ユーティリティボード４のＦＰＧＡ４１は、ＤＵＴのＸ１，ＸＴ１，Ｒｅｓｅｔ端子への入力信号の制御、各端子の端子状態の観測等の制御を行うとともに、ホストＰＣ５とのインターフェイス（Ｉ／Ｆ）制御、クロック数のカウント・制御を行う。   The FPGA 41 of the utility board 4 controls input signals to the X1, XT1, and Reset terminals of the DUT, controls the terminal state of each terminal, and controls the interface (I / F) with the host PC 5 and the number of clocks. Count and control.

また、ホストＰＣ５は、ＦＰＧＡ４１とのインターフェイス（Ｉ／Ｆ）制御、取得した電流値のグラフ化、ＩＣＥ制御（デバッガ使用）を行う。   Further, the host PC 5 performs interface (I / F) control with the FPGA 41, graphing of the acquired current value, and ICE control (using a debugger).

図８は本発明の実施例３のマイクロコンピュータ故障解析システムの動作の各段階を示す図である。実施例１と同様に、故障品７１と、良品７２と、ＩＣＥ７３をベースボード３のサンプル実装ソケット３１に搭載して、マイクロコンピュータの故障解析を実行する。   FIG. 8 is a diagram showing each stage of the operation of the microcomputer failure analysis system according to the third embodiment of the present invention. Similarly to the first embodiment, the faulty product 71, the non-defective product 72, and the ICE 73 are mounted on the sample mounting socket 31 of the base board 3, and the fault analysis of the microcomputer is executed.

実施例１、２との相違点は、実施例３では、ユーティリティボード４にＬｏｇ（ログ）保管メモリ４２を搭載せず、ベースボード３の電流測定端子３３に電流計測装置６を接続し、各クロックでの電流値をホストＰＣ５に蓄積し、電流値のデータにより、故障品７１の故障解析を行う点である。   The difference from the first and second embodiments is that, in the third embodiment, the utility board 4 is not equipped with the log storage memory 42, and the current measuring device 6 is connected to the current measuring terminal 33 of the base board 3. The current value at the clock is accumulated in the host PC 5 and the failure analysis of the failed product 71 is performed based on the current value data.

図９は本発明の実施例３のマイクロコンピュータ故障解析システムによる故障解析動作のフローチャートである。図９のフローチャートでは、まず、ステップＳ９０１において、故障品７１の調査を開始すると、ステップＳ９０２において、故障品７１をベースボード３にセットする。ステップＳ９０３において、故障品７１にＮクロックを供給し、ステップＳ９０４において、故障品７１のクロック毎の電流値をホストＰＣ５に蓄積する。   FIG. 9 is a flowchart of the failure analysis operation by the microcomputer failure analysis system according to the third embodiment of the present invention. In the flowchart of FIG. 9, first, when the investigation of the defective product 71 is started in step S901, the defective product 71 is set on the base board 3 in step S902. In step S903, N clocks are supplied to the faulty product 71. In step S904, the current value for each clock of the faulty product 71 is stored in the host PC 5.

次いで、ステップＳ９０５において、良品７２の調査を開始すると、ステップＳ９０６において、良品７２をベースボード３にセットする。ステップＳ９０７において、良品７２にＮクロックを供給し、ステップＳ９０８において、良品７２のクロック毎の電流値をホストＰＣ５に蓄積する。   Next, when the inspection of the non-defective product 72 is started in step S905, the non-defective product 72 is set on the base board 3 in step S906. In step S907, N clocks are supplied to the non-defective product 72. In step S908, the current value for each clock of the good product 72 is stored in the host PC 5.

その後、ステップＳ９０９において、ホストＰＣにて、故障品７１，良品７２の電流値を比較する。ステップＳ９１０において、Ｍクロック目で故障品７１の電流値が良品７２より大きくなった（Ｓ９１０：Ｙｅｓ）場合には、ステップＳ９１１のＩＣＥによる調査に移行する。故障品７１，良品７２の電流値に差が発生しない（Ｓ９１０：Ｎｏ）場合には、ステップＳ９１２において故障品７１の調査、ステップ９１３において良品７２の調査をそれぞれ実施する。   Thereafter, in step S909, the current values of the defective product 71 and the non-defective product 72 are compared on the host PC. In step S910, when the current value of the faulty product 71 becomes larger than that of the non-defective product 72 at the M-th clock (S910: Yes), the process proceeds to the investigation by ICE in step S911. If there is no difference between the current values of the faulty product 71 and the non-defective product 72 (S910: No), the faulty product 71 is checked in step S912, and the non-defective product 72 is checked in step 913.

ステップＳ９１１において、ＩＣＥによる調査を開始すると、ステップＳ９１４において、ＩＣＥ７３をベースボード３にセットする。ステップＳ９１５において、ＩＣＥ７３に故障に対応したＭクロックを供給する。そして、ステップＳ９１６において、ＩＣＥにてＭクロック目のプログラムカウンタ値を読み、ステップＳ９１７において、プログラムカウンタ値から実行命令を解析して故障原因を推定する。   When the investigation by ICE is started in step S911, the ICE 73 is set on the base board 3 in step S914. In step S915, the M clock corresponding to the failure is supplied to the ICE 73. In step S916, the MCE program counter value is read by ICE, and in step S917, an execution instruction is analyzed from the program counter value to estimate the cause of failure.

１ 顧客実機の基板
２ 信号取り出し手段
３ ベースボード
４ ユーティリティボード
５ ホストＰＣ
６ 電流計測装置
１１ 実機ソケット
２１ 分配器
２２ コネクタ
３１ サンプル実装ソケット
３２ ＩＣＥ用ＵＳＢ端子
３３ 電流測定端子
４１ ＦＰＧＡ
４２ Ｌｏｇ保管メモリ
４３ ＦＰＧＡ用ＵＳＢ端子
５１ ＵＳＢ端子
５２ 電流測定用ＵＳＢ端子
７１ 故障品
７２ 良品
７３ ＩＣＥ 1 Board of customer's machine 2 Signal extraction means 3 Base board 4 Utility board 5 Host PC
6 Current measurement device 11 Actual socket 21 Distributor 22 Connector 31 Sample mounting socket 32 ICE USB terminal 33 Current measurement terminal 41 FPGA
42 Log storage memory 43 USB terminal for FPGA 51 USB terminal 52 USB terminal for current measurement 71 Faulty product 72 Non-defective product 73 ICE

Claims (9)

マイクロコンピュータが実装され、前記マイクロコンピュータに入力信号を与える信号出力手段及び前記マイクロコンピュータからの出力信号に基づき所定の動作を行う回路手段を備えた基板と、
実装された前記マイクロコンピュータを取り外した前記基板上のフットパターンから前記入力信号及び前記出力信号を前記基板の外部に取り出す信号取り出し手段と、
前記入力信号及び前記出力信号を取り出す前記信号取り出し手段と接続する前記マイクロコンピュータの故障品又は前記マイクロコンピュータの良品又は前記マイクロコンピュータのインサーキットエミュレータと、
前記マイクロコンピュータを動作させるために、ホストコンピュータの指示により所定数のクロックを前記マイクロコンピュータに供給するクロック制御手段と、
前記クロックに同期して前記入力信号及び前記出力信号のレベルを記憶する信号記憶手段と、を備えたことを特徴とするマイクロコンピュータ故障解析システム。 A board on which a microcomputer is mounted, and a signal output means for supplying an input signal to the microcomputer and a circuit means for performing a predetermined operation based on an output signal from the microcomputer;
A signal extraction means for extracting the input signal and the output signal from the foot pattern on the substrate from which the mounted microcomputer is removed;
A faulty product of the microcomputer or a non-defective product of the microcomputer or an in-circuit emulator of the microcomputer connected to the signal extraction means for extracting the input signal and the output signal;
Clock control means for supplying a predetermined number of clocks to the microcomputer according to instructions from a host computer in order to operate the microcomputer;
A microcomputer failure analysis system comprising: signal storage means for storing levels of the input signal and the output signal in synchronization with the clock. 請求項１に記載のマイクロコンピュータ故障解析システムにおいて、
前記故障品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容を前記ホストコンピュータ内にダンプして蓄積し、
次に、前記良品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続した状態で、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容を前記ホストコンピュータ内にダンプして蓄積することを特徴とするマイクロコンピュータ故障解析システム。 The microcomputer failure analysis system according to claim 1,
The faulty product is connected to the signal extraction means for extracting the input signal and the output signal, the clock control means supplies the predetermined number of clocks, and the signal storage means includes the input signal and the input signal. The output signal is stored, and the host computer dumps and stores the storage contents of the signal storage means in the host computer,
Next, in a state where the non-defective product is connected to the signal extraction unit that extracts the input signal and the output signal, the clock control unit supplies the predetermined number of clocks, and the signal storage unit A microcomputer failure analysis system for storing a signal and the output signal, wherein the host computer dumps and stores the storage contents of the signal storage means in the host computer. 請求項２に記載のマイクロコンピュータ故障解析システムにおいて、
前記ホストコンピュータは、前記ホストコンピュータ内に蓄積された前記故障品及び前記良品の前記出力信号のレベルをクロック毎に比較することにより前記故障品が動作異常となるクロック数を検出し、
前記インサーキットエミュレータと、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記ホストコンピュータの指示により前記クロック制御手段は、前記故障品が動作異常となるクロック数までクロックを供給して、前記インサーキットエミュレータが有するデバッグ機能によって前記動作異常の発生に対応したプログラム箇所を検出するようにしたことを特徴とするマイクロコンピュータ故障解析システム。 The microcomputer failure analysis system according to claim 2,
The host computer detects the number of clocks at which the faulty product becomes abnormal by comparing the level of the output signal of the faulty product and the non-defective product stored in the host computer for each clock,
The in-circuit emulator is connected to the signal extraction means for extracting the input signal and the output signal, and according to an instruction from the host computer, the clock control means supplies a clock up to the number of clocks at which the failed product becomes abnormal in operation. A microcomputer failure analysis system, wherein the program location corresponding to the occurrence of the abnormal operation is detected by a debugging function of the in-circuit emulator. マイクロコンピュータが実装され、前記マイクロコンピュータに入力信号を与える信号出力手段及び前記マイクロコンピュータからの出力信号に基づき所定の動作を行う回路手段を備えた基板と、
実装された前記マイクロコンピュータを取り外した前記基板上のフットパターンから前記入力信号及び前記出力信号を前記基板の外部に取り出す信号取り出し手段と、
前記入力信号及び前記出力信号を取り出す前記信号取り出し手段と接続する前記マイクロコンピュータの故障品又は前記マイクロコンピュータの良品又は前記マイクロコンピュータのインサーキットエミュレータと、
前記マイクロコンピュータを動作させるために、ホストコンピュータの指示により所定数のクロックを前記マイクロコンピュータに供給するクロック制御手段と、
前記クロックに同期して前記入力信号及び前記出力信号のレベルを記憶する信号記憶手段と、前記クロックに同期して前記マイクロコンピュータの電流値を測定する電流測定手段と、を備えたことを特徴とするマイクロコンピュータ故障解析システム。 A board on which a microcomputer is mounted, and a signal output means for supplying an input signal to the microcomputer and a circuit means for performing a predetermined operation based on an output signal from the microcomputer;
A signal extraction means for extracting the input signal and the output signal from the foot pattern on the substrate from which the mounted microcomputer is removed;
A faulty product of the microcomputer or a non-defective product of the microcomputer or an in-circuit emulator of the microcomputer connected to the signal extraction means for extracting the input signal and the output signal;
Clock control means for supplying a predetermined number of clocks to the microcomputer according to instructions from a host computer in order to operate the microcomputer;
Signal storage means for storing levels of the input signal and the output signal in synchronization with the clock; and current measurement means for measuring a current value of the microcomputer in synchronization with the clock. A microcomputer failure analysis system. 請求項４に記載のマイクロコンピュータ故障解析システムにおいて、
前記故障品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容と前記クロックに同期した電流値を前記ホストコンピュータ内にダンプして蓄積し、
次に、前記良品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続した状態で、前記クロック制御手段は、前記所定数のクロックを供給し、前記信号記憶手段は、前記入力信号及び前記出力信号を記憶し、前記ホストコンピュータは、前記信号記憶手段の記憶内容と前記クロックに同期した電流値を前記ホストコンピュータ内にダンプして蓄積することを特徴とするマイクロコンピュータ故障解析システム。 The microcomputer failure analysis system according to claim 4,
The faulty product is connected to the signal extraction means for extracting the input signal and the output signal, the clock control means supplies the predetermined number of clocks, and the signal storage means includes the input signal and the input signal. The output signal is stored, and the host computer dumps and stores the current value synchronized with the stored contents of the signal storage means and the clock in the host computer,
Next, in a state where the non-defective product is connected to the signal extraction unit that extracts the input signal and the output signal, the clock control unit supplies the predetermined number of clocks, and the signal storage unit A microcomputer failure analysis system for storing a signal and the output signal, wherein the host computer dumps and accumulates the storage contents of the signal storage means and the current value synchronized with the clock in the host computer . 請求項５に記載のマイクロコンピュータ故障解析システムにおいて、
前記ホストコンピュータは、前記ホストコンピュータ内に蓄積された前記故障品及び前記良品の前記出力信号のレベルまたは電流値をクロック毎に比較することにより前記故障品が動作異常または電流異常となるクロック数を検出し、
前記インサーキットエミュレータと前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記ホストコンピュータの指示により前記クロック制御手段は、前記故障品が動作異常となるクロック数または前記故障品の電流異常となるクロック数までクロックを供給して、前記インサーキットエミュレータが有するデバック機能によって前記動作異常または電流異常の発生に対応したプログラム箇所を検出するようにしたことを特徴とするマイクロコンピュータ故障解析システム。 In the microcomputer failure analysis system according to claim 5,
The host computer compares the output signal level or current value of the failed product and the non-defective product stored in the host computer for each clock to determine the number of clocks at which the failed product becomes abnormal in operation or current. Detect
The clock control means connects the in-circuit emulator with the signal extraction means for extracting the input signal and the output signal, and the clock control means, according to an instruction from the host computer, determines the number of clocks at which the failed product is abnormal or the failed product. A microcomputer failure characterized by supplying clocks up to the number of clocks that cause current abnormality of and detecting a program location corresponding to the occurrence of the operation abnormality or current abnormality by the debug function of the in-circuit emulator Analysis system. マイクロコンピュータが実装され、前記マイクロコンピュータに入力信号を与える信号出力手段及び前記マイクロコンピュータからの出力信号に基づき所定の動作を行う回路手段を備えた基板と、
実装された前記マイクロコンピュータを取り外した前記基板上のフットパターンから前記入力信号及び前記出力信号を前記基板の外部に取り出す信号取り出し手段と、
前記入力信号及び前記出力信号を取り出す前記信号取り出し手段と接続する前記マイクロコンピュータの故障品又は前記マイクロコンピュータの良品又は前記マイクロコンピュータのインサーキットエミュレータと、
前記マイクロコンピュータを動作させるために、ホストコンピュータの指示により所定数のクロックを前記マイクロコンピュータに供給するクロック制御手段と、
前記クロックに同期して前記マイクロコンピュータの電流値を測定する電流測定手段と、を備えたことを特徴とするマイクロコンピュータ故障解析システム。 A board on which a microcomputer is mounted, and a signal output means for supplying an input signal to the microcomputer and a circuit means for performing a predetermined operation based on an output signal from the microcomputer;
A signal extraction means for extracting the input signal and the output signal from the foot pattern on the substrate from which the mounted microcomputer is removed;
A faulty product of the microcomputer or a non-defective product of the microcomputer or an in-circuit emulator of the microcomputer connected to the signal extraction means for extracting the input signal and the output signal;
Clock control means for supplying a predetermined number of clocks to the microcomputer according to instructions from a host computer in order to operate the microcomputer;
A microcomputer failure analysis system comprising: current measuring means for measuring a current value of the microcomputer in synchronization with the clock. 請求項７に記載のマイクロコンピュータ故障解析システムにおいて、
前記故障品と、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記クロック制御手段は前記所定数のクロックを供給し、前記ホストコンピュータは前記クロックに同期した電流値をダンプして蓄積し、
次に、前記良品と前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記所定数のクロックを供給し、前記ホストコンピュータは前記クロックに同期した電流値を前記ホストコンピュータ内にダンプして蓄積することを特徴とするマイクロコンピュータ故障解析システム。 The microcomputer failure analysis system according to claim 7,
The faulty product is connected to the signal extraction means for extracting the input signal and the output signal, the clock control means supplies the predetermined number of clocks, and the host computer supplies a current value synchronized with the clock. Dump and accumulate,
Next, the non-defective product and the signal extracting means for extracting the input signal and the output signal are connected to supply the predetermined number of clocks, and the host computer supplies a current value synchronized with the clock in the host computer. A microcomputer failure analysis system characterized by being dumped and stored. 請求項８に記載のマイクロコンピュータ故障解析システムにおいて、
前記ホストコンピュータは前記ホストコンピュータ内に蓄積された前記故障品及び前記良品の電流値をクロック毎に比較することにより前記故障品が電流異常となるクロック数を検出し、
前記インサーキットエミュレータと、前記入力信号及び前記出力信号を取り出す前記信号取り出し手段とを接続して、前記ホストコンピュータの指示により前記クロック制御手段は、前記故障品の電流異常となるクロック数までクロックを供給して、前記インサーキットエミュレータが有するデバッグ機能によって前記電流異常の発生に対応したプログラム箇所を検出するようにしたことを特徴とするマイクロコンピュータ故障解析システム。 The microcomputer failure analysis system according to claim 8,
The host computer detects the number of clocks at which the faulty product has an abnormal current by comparing the current values of the faulty product and the non-defective product stored in the host computer for each clock.
The in-circuit emulator is connected to the signal extraction means for extracting the input signal and the output signal, and according to an instruction from the host computer, the clock control means supplies a clock up to the number of clocks that causes a current abnormality of the failed product. A microcomputer failure analysis system, wherein the program location corresponding to the occurrence of the current abnormality is detected by a debugging function of the in-circuit emulator.

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