JP5513285B2 - Nonvolatile semiconductor memory device - Google Patents
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Description
本発明は、電気的にデータを書き換え可能な不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device that can electrically rewrite data.
電気的にデータを書き換え可能な不揮発性半導体記憶装置が提案されている。不揮発性半導体記憶装置としては、ＮＡＮＤ型の不揮発性半導体記憶装置が知られている。不揮発性半導体記憶装置は、ビット線及びワード線が配置されたメモリセルアレイを有する。例えば、ビット線及びワード線は直交するように配置される。なお、ビット線及びワード線の交点はメモリセルを構成する。 A nonvolatile semiconductor memory device that can electrically rewrite data has been proposed. As a nonvolatile semiconductor memory device, a NAND type nonvolatile semiconductor memory device is known. A nonvolatile semiconductor memory device has a memory cell array in which bit lines and word lines are arranged. For example, the bit line and the word line are arranged to be orthogonal. Note that the intersection of the bit line and the word line constitutes a memory cell.
ここで、不揮発性半導体記憶装置において、データの読み出しを高速化する技術が提案されている。例えば、ページデータを第１分割データ及び第２分割データに分割した上で、ラッチ回路に格納された第１分割データを外部に出力している間に、第２分割データをラッチ回路に格納する不揮発性半導体記憶装置が提案されている（例えば、特許文献１）。 Here, a technique for speeding up data reading in a nonvolatile semiconductor memory device has been proposed. For example, the page data is divided into first divided data and second divided data, and the second divided data is stored in the latch circuit while the first divided data stored in the latch circuit is output to the outside. Nonvolatile semiconductor memory devices have been proposed (for example, Patent Document 1).
ところで、上述した技術では、ページデータが分割されているため、ラッチ回路に格納された第１分割データを外部に出力している間に、ラッチ回路に読み出される第２分割データを任意に指定することができない。すなわち、特定の処理（例えば、読み出し処理）に続けて読み出されるデータを任意に指定することができない。 By the way, in the technique described above, since the page data is divided, the second divided data read to the latch circuit is arbitrarily designated while the first divided data stored in the latch circuit is being output to the outside. I can't. That is, it is not possible to arbitrarily specify data to be read following a specific process (for example, a read process).
そこで、本発明は、上述した課題を解決するためになされたものであり、特定の処理に続けて読み出されるデータを任意に指定することを可能とする不揮発性半導体記憶装置を提供することを目的とする。 Accordingly, the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a nonvolatile semiconductor memory device that can arbitrarily specify data to be read following a specific process. And
第１の特徴に係る不揮発性半導体記憶装置は、第１メモリ領域及び第２メモリ領域を少なくとも含むメモリ領域を有する。不揮発性半導体記憶装置は、前記第１メモリ領域に対する処理の実行を指示する特定コマンドに応じて、前記第１メモリ領域に対する処理が行われる場合に、前記第１メモリ領域に対する処理に続けて、前記第２メモリ領域に格納されたデータを読み出すように構成された制御部を備える。前記特定コマンドは、前記第１メモリ領域に対する処理に続けて、前記第２メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含む。 The nonvolatile semiconductor memory device according to the first feature has a memory area including at least a first memory area and a second memory area. The nonvolatile semiconductor memory device, when processing for the first memory area is performed in response to a specific command instructing execution of processing for the first memory area, following the processing for the first memory area, A control unit configured to read data stored in the second memory area is provided. The specific command includes identification information for identifying that the data stored in the second memory area should be read following the processing for the first memory area.
第１の特徴において、前記特定コマンドは、前記第１メモリ領域に対する処理に続けて、前記第２メモリ領域に格納されたデータの読み出しを指示する自動処理コマンドである。 In the first feature, the specific command is an automatic processing command for instructing reading of data stored in the second memory area following the processing for the first memory area.
第１の特徴において、前記自動処理コマンドは、前記第２メモリ領域の先頭アドレスを特定する情報を含む。 In the first feature, the automatic processing command includes information for specifying a head address of the second memory area.
第１の特徴において、前記自動処理コマンドは、前記第１メモリ領域からの相対アドレスを特定する情報を含む。 In the first feature, the automatic processing command includes information for specifying a relative address from the first memory area.
第１の特徴において、不揮発性半導体記憶装置は、前記第２メモリ領域の先頭アドレスを格納するように構成された格納部をさらに備える。前記制御部は、前記特定コマンドに応じて、前記第２メモリ領域の先頭アドレスによって、前記第２メモリ領域を特定する。 In the first feature, the nonvolatile semiconductor memory device further includes a storage unit configured to store a head address of the second memory area. The control unit specifies the second memory area based on a start address of the second memory area in response to the specifying command.
第１の特徴において、前記制御部は、前記第２メモリ領域の先頭アドレスを直接的に指定するプリセットコマンドに応じて、前記第２メモリ領域の先頭アドレスを前記格納部に格納する。 In the first feature, the control unit stores the start address of the second memory area in the storage unit in response to a preset command that directly specifies the start address of the second memory area.
第１の特徴において、不揮発性半導体記憶装置は、前記第１メモリ領域からの相対アドレスを格納するように構成された格納部をさらに備える。前記制御部は、前記特定コマンドに応じて、前記第１メモリ領域からの相対アドレスによって、前記第２メモリ領域を特定する。 In the first feature, the nonvolatile semiconductor memory device further includes a storage unit configured to store a relative address from the first memory area. The control unit specifies the second memory area based on a relative address from the first memory area in response to the specifying command.
第１の特徴において、前記制御部は、前記第１メモリ領域からの相対アドレスを指定するプリセットコマンドに応じて、前記第１メモリ領域からの相対アドレスを前記格納部に格納する。 In the first feature, the control unit stores a relative address from the first memory area in the storage unit in response to a preset command designating a relative address from the first memory area.
第１の特徴において、不揮発性半導体記憶装置は、前記第１メモリ領域に含まれる特定領域のアドレスを格納するように構成された格納部をさらに備える。前記制御部は、前記特定コマンドに応じて、前記特定領域に格納されるデータによって、前記第２メモリ領域を特定する。 In the first feature, the nonvolatile semiconductor memory device further includes a storage unit configured to store an address of a specific area included in the first memory area. The control unit specifies the second memory area based on data stored in the specific area in response to the specific command.
第１の特徴において、前記メモリ領域は、前記第１メモリ領域と対応する第１サブラッチ回路と、前記第２メモリ領域と対応する第２サブラッチ回路とを有する。前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第１メモリ領域に格納されたデータを前記第１サブラッチ回路に読み出す処理の開始に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始する。 In the first feature, the memory area includes a first sub-latch circuit corresponding to the first memory area and a second sub-latch circuit corresponding to the second memory area. The process for the first memory area is a process for reading data stored in the first memory area. The control unit performs a process of reading the data stored in the second memory area to the second sub-latch circuit in response to the start of the process of reading the data stored in the first memory area to the first sub-latch circuit. Start.
第１の特徴において、不揮発性半導体記憶装置は、前記メモリ領域から読み出されたデータを一時的に格納する揮発性メモリ領域をさらに備える。前記メモリ領域は、前記第２メモリ領域と対応する第２サブラッチ回路を有する。前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第１メモリ領域に格納されたデータを前記揮発性メモリ領域に読み出す処理の開始に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始する。 In the first feature, the nonvolatile semiconductor memory device further includes a volatile memory area for temporarily storing data read from the memory area. The memory area has a second sub-latch circuit corresponding to the second memory area. The process for the first memory area is a process for reading data stored in the first memory area. The control unit reads the data stored in the second memory area to the second sub-latch circuit in response to the start of the process of reading the data stored in the first memory area into the volatile memory area. Start.
第１の特徴において、不揮発性半導体記憶装置は、前記メモリ領域から読み出されたデータを前記不揮発性半導体記憶装置の外部に出力するための出力ピンをさらに備える。前記メモリ領域は、前記第２メモリ領域と対応する第２サブラッチ回路を有する。前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第１メモリ領域に格納されたデータを前記出力ピンに出力する処理の開始に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始する。 In the first feature, the nonvolatile semiconductor memory device further includes an output pin for outputting data read from the memory area to the outside of the nonvolatile semiconductor memory device. The memory area has a second sub-latch circuit corresponding to the second memory area. The process for the first memory area is a process for reading data stored in the first memory area. The control unit starts a process of reading the data stored in the second memory area to the second sub-latch circuit in response to the start of the process of outputting the data stored in the first memory area to the output pin. To do.
第１の特徴において、前記メモリ領域は、前記第１メモリ領域と対応する第１サブラッチ回路と、前記第２メモリ領域と対応する第２サブラッチ回路とを有する。前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第１メモリ領域に格納されたデータを前記第１サブラッチ回路に読み出す処理の完了に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始する。 In the first feature, the memory area includes a first sub-latch circuit corresponding to the first memory area and a second sub-latch circuit corresponding to the second memory area. The process for the first memory area is a process for reading data stored in the first memory area. The control unit performs a process of reading data stored in the second memory area to the second sub-latch circuit upon completion of a process of reading data stored in the first memory area to the first sub-latch circuit. Start.
上述した特徴において、前記第１サブラッチ回路は、前記第２サブラッチ回路とは異なる。 In the above feature, the first sub-latch circuit is different from the second sub-latch circuit.
上述した特徴において、前記第１サブラッチ回路は、前記第２サブラッチ回路とは同じである。 In the above feature, the first sub-latch circuit is the same as the second sub-latch circuit.
第１の特徴において、不揮発性半導体記憶装置は、前記メモリ領域に電圧をチャージするように構成されたレギュレータ回路をさらに備える。前記レギュレータ回路は、前記第１メモリ領域に対する処理を開始してから、前記第２メモリ領域に格納されたデータを読み出す処理が完了するまで、前記メモリ領域から電圧をディスチャージせずに、前記メモリ領域に電圧がチャージされた状態を維持する。 In the first feature, the nonvolatile semiconductor memory device further includes a regulator circuit configured to charge a voltage to the memory region. The regulator circuit does not discharge the voltage from the memory area until the process of reading the data stored in the second memory area is completed after starting the process on the first memory area. The state where the voltage is charged is maintained.
第１の特徴において、不揮発性半導体記憶装置は、前記メモリ領域に電圧をチャージするように構成された昇圧系又は降圧系のパンプ回路をさらに備える。前記パンプ回路は、前記第１メモリ領域に対する処理を開始してから、前記第２メモリ領域に格納されたデータを読み出す処理が完了するまで、活性化状態を維持する。 In the first feature, the nonvolatile semiconductor memory device further includes a step-up or step-down pump circuit configured to charge the memory region with a voltage. The pump circuit maintains an activated state from the start of the process on the first memory area until the process of reading the data stored in the second memory area is completed.
本発明によれば、特定の処理に続けて読み出されるデータを任意に指定することを可能とする不揮発性半導体記憶装置を提供することができる。 According to the present invention, it is possible to provide a nonvolatile semiconductor memory device that can arbitrarily specify data to be read following a specific process.
以下において、本発明の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。 Hereinafter, a nonvolatile semiconductor memory device according to an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.
ただし、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることに留意すべきである。従って、具体的な寸法などは以下の説明を参酌して判断すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 However, it should be noted that the drawings are schematic and ratios of dimensions and the like are different from actual ones. Therefore, specific dimensions and the like should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
［実施形態の概要］
実施形態に係る不揮発性半導体記憶装置は、第１メモリ領域及び第２メモリ領域を少なくとも含むメモリ領域を有する。不揮発性半導体記憶装置は、第１メモリ領域に対する処理の実行を指示する特定コマンドに応じて、第１メモリ領域に対する処理が行われる場合に、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すように構成された制御部を備える。特定コマンドは、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含む。
[Outline of Embodiment]
The nonvolatile semiconductor memory device according to the embodiment has a memory area including at least a first memory area and a second memory area. In the nonvolatile semiconductor memory device, when processing for the first memory area is performed in response to a specific command instructing execution of processing for the first memory area, the second memory area The control part comprised so that the data stored in may be read. The specific command includes identification information for identifying that data stored in the second memory area should be read following the processing for the first memory area.
実施形態では、特定コマンドが識別情報を含むため、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すべきか否かを判定することができる。また、特定コマンドに応じて、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータが読み出される。すなわち、第１メモリ領域に対する処理に続けて読み出すべきデータを指定することができる。 In the embodiment, since the specific command includes the identification information, it is possible to determine whether or not the data stored in the second memory area should be read following the process for the first memory area. Further, in response to the specific command, the data stored in the second memory area is read out following the processing for the first memory area. That is, it is possible to specify data to be read following the processing for the first memory area.
［第１実施形態］
（不揮発性半導体記憶装置の概略構成）
以下において、第１実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置１００の概略構成を示す図である。
[First Embodiment]
(Schematic configuration of nonvolatile semiconductor memory device)
The nonvolatile semiconductor memory device according to the first embodiment will be described below with reference to the drawings. FIG. 1 is a diagram showing a schematic configuration of a nonvolatile
図１に示すように、不揮発性半導体記憶装置１００は、コマンドデコーダ１１０と、メモリコントローラ１２０と、アドレスラッチ＆コマンドジェネレータ１３０と、アドレスデコーダ１４０と、センスアンプコントローラ１５０と、アドレスラッチ回路１６０と、パンプ＆レギュレータ回路１７０と、カラムデコーダ＆読み出し判定回路１８０と、ページバッファ回路１９０と、ＳＲＡＭキャッシュ回路２００と、データラッチ回路２１０と、Ｉ／Ｏバッファ２２０とを有する。また、不揮発性半導体記憶装置１００は、メモリセルアレイ３００（メモリ領域）と、ビット線スイッチコントローラ４００と、サブラッチ回路コントローラ５００とを有する。
As shown in FIG. 1, the nonvolatile
コマンドデコーダ１１０は、各種コマンドをデコードする。第１に、コマンドデコーダ１１０は、不揮発性半導体記憶装置１００の内部及びアドレスラッチ＆コマンドジェネレータ１３０に接続される。コマンドデコーダ１１０には、例えば、アドレスラッチイネーブル（ＡＬＥ）、読み出しイネーブル（／ＲＥ）、チップイネーブル（／ＣＥ）、書き込みイネーブル（／ＷＥ）、コマンドラッチイネーブル（／ＣＬＥ）、及びコマンド・アドレス・データ入出力（Ｉ／Ｏ）等が不揮発性半導体記憶装置１００の外部から入力される。また、コマンドデコーダ１１０には、アドレスラッチ＆コマンドジェネレータ１３０によって生成されたコマンドがアドレスラッチ＆コマンドジェネレータ１３０から入力される。
The
第２に、コマンドデコーダ１１０は、メモリコントローラ１２０、アドレスデコーダ１４０及びアドレスラッチ回路１６０に接続される。コマンドデコーダ１１０は、デコード結果をメモリコントローラ１２０、アドレスデコーダ１４０及びアドレスラッチ回路１６０に出力する。
Second, the
例えば、コマンドデコーダ１１０は、通常Ｒｅａｄコマンド、通常Ｐｒｏｇｒａｍコマンド、通常Ｅｒａｓｅコマンドをメモリコントローラ１２０に出力する。また、コマンドデコーダ１１０は、Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンド、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンド、Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドをメモリコントローラ１２０に出力する。ここで、Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンド、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンド及びＰｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドは、第１メモリ領域に対する処理が行われる場合に、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すように指示する特定コマンドである。なお、Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンド、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンド及びＰｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドの詳細については後述する（図８及び図９を参照）。
For example, the
或いは、コマンドデコーダ１１０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドをアドレスラッチ回路１６０に出力する。Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドは、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すケースにおいて、第２メモリ領域を特定可能に構成されたプリセットコマンドである。なお、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドの詳細については後述する（図７を参照）。
Alternatively, the
メモリコントローラ１２０は、メモリセルからのデータの読み出し（Ｒｅａｄ）、メモリセルへのデータの書き込み（Ｐｒｏｇｒａｍ）、メモリセルからのデータの消去（Ｅｒａｓｅ）を制御する。第１に、メモリコントローラ１２０は、コマンドデコーダ１１０に接続される。メモリコントローラ１２０には、各種コマンドのデコード結果がコマンドデコーダ１１０から入力される。
The
第２に、メモリコントローラ１２０は、パンプ＆レギュレータ回路１７０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に接続される。メモリコントローラ１２０は、各種コマンドのデコード結果に基づいて、パンプ＆レギュレータ回路１７０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００を制御する。
Second, the
アドレスラッチ＆コマンドジェネレータ１３０は、アドレスラッチ及びコマンドジェネレータによって構成される。第１に、アドレスラッチ＆コマンドジェネレータ１３０は、不揮発性半導体記憶装置１００の外部に接続される。アドレスラッチ＆コマンドジェネレータ１３０には、アドレス信号（Ａ０−ｎ）が不揮発性半導体記憶装置１００の外部から入力される。アドレスラッチは、アドレス信号（Ａ０−ｎ）をラッチする。コマンドジェネレータは、アドレス信号（Ａ０−ｎ）と対応するコマンドを生成する。
The address latch &
第２に、アドレスラッチ＆コマンドジェネレータ１３０は、コマンドデコーダ１１０及びアドレスデコーダ１４０に接続される。アドレスラッチは、アドレス信号（Ａ０−ｎ）をアドレスデコーダ１４０に出力する。コマンドジェネレータは、アドレス信号（Ａ０−ｎ）と対応するコマンドをコマンドデコーダ１１０に出力する。
Second, the address latch &
アドレスデコーダ１４０は、アドレス信号（Ａ０−ｎ）をデコードする。第１に、アドレスデコーダ１４０は、アドレスラッチ＆コマンドジェネレータ１３０に接続される。アドレスデコーダ１４０には、アドレス信号（Ａ０−ｎ）がアドレスラッチから入力される。
The
第２に、アドレスデコーダ１４０は、センスアンプコントローラ１５０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に接続される。アドレスデコーダ１４０は、アドレス信号（Ａ０−ｎ）のデコード結果を、センスアンプコントローラ１５０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に出力する。
Second, the
センスアンプコントローラ１５０は、メモリセルアレイ３００に設けられたセンスアンプ回路（不図示）を制御する。第１に、センスアンプコントローラ１５０は、アドレスデコーダ１４０に接続される。センスアンプコントローラ１５０には、アドレス信号（Ａ０−ｎ）のデコード結果がアドレスデコーダ１４０から入力される。
The
第２に、センスアンプコントローラ１５０は、メモリセルアレイ３００に接続される。センスアンプコントローラ１５０は、アドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられたセンスアンプ回路（不図示）を制御する。なお、アドレス信号（Ａ０−ｎ）のデコード結果と対応するメモリセルに格納されたデータは、センスアンプ回路（不図示）によって検出される。
Second, the
アドレスラッチ回路１６０は、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すケースにおいて、第２メモリ領域を特定するアドレスをラッチする。第１に、アドレスラッチ回路１６０は、コマンドデコーダ１１０に接続される。アドレスラッチ回路１６０には、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドがコマンドデコーダ１１０から入力される。アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって特定されるアドレスをラッチする。
The
第２に、アドレスラッチ回路１６０は、センスアンプコントローラ１５０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に接続される。アドレスデコーダ１４０は、アドレスラッチ回路１６０にラッチされたアドレスを、センスアンプコントローラ１５０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に出力する。
Second, the
パンプ＆レギュレータ回路１７０は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００（ビット線、ワード線或いは基板）に印加すべき電圧を生成する。具体的には、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００（ビット線、ワード線或いは基板）に電圧をチャージする。また、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００（ビット線、ワード線或いは基板）から電圧をディスチャージする。なお、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００に印加すべき電圧を昇圧或いは降圧するパンプ回路を含む。
The pump &
カラムデコーダ＆読み出し判定回路１８０は、カラムデコーダ及び読み出し判定回路によって構成される。第１に、カラムデコーダ＆読み出し判定回路１８０は、メモリコントローラ１２０、アドレスデコーダ１４０及びアドレスラッチ回路１６０に接続される。また、カラムデコーダ＆読み出し判定回路１８０は、メモリセルアレイ３００に設けられるビット線に接続される。
The column decoder & read
カラムデコーダは、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。或いは、カラムデコーダは、アドレスラッチ回路１６０にラッチされたアドレスに基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、カラムデコーダは、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するビット線（後述するメインデータ線ＭＤＬに接続されたビット線ＢＬ）に印加すべき電圧を制御する。
The column decoder specifies a memory cell provided in the
読み出し判定回路は、読み出し判定回路は、メモリセルアレイ３００（制御対象のメモリセル）からデータを読み出すとともに、データの読み出しが完了したか否かを判定する。 The read determination circuit reads data from the memory cell array 300 (control target memory cell) and determines whether or not the data read is completed.
第２に、カラムデコーダ＆読み出し判定回路１８０は、ＳＲＡＭキャッシュ回路２００に接続される。読み出し判定回路は、メモリセルアレイ３００から読み出されたデータをＳＲＡＭキャッシュ回路２００に出力する。
Second, the column decoder & read
ページバッファ回路１９０は、１ページ分のデータを記憶可能に構成されたメモリである。ページバッファ回路１９０は、ＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）であってもよい。ページバッファ回路１９０は、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すケースにおいて、第２メモリ領域を特定するアドレスを格納してもよい。
The
ＳＲＡＭキャッシュ回路２００は、データを一時的に格納する回路である。第１に、ＳＲＡＭキャッシュ回路２００は、カラムデコーダ＆読み出し判定回路１８０に接続される。ＳＲＡＭキャッシュ回路２００には、カラムデコーダ＆読み出し判定回路１８０からデータが入力される。第２に、ＳＲＡＭキャッシュ回路２００は、データラッチ回路２１０に接続される。ＳＲＡＭキャッシュ回路２００は、一時的に格納されたデータをデータラッチ回路２１０に出力する。
The
データラッチ回路２１０は、Ｄ−フリップ・フロップ回路によって構成されており、データをラッチする回路である。第１に、データラッチ回路２１０は、ＳＲＡＭキャッシュ回路２００に接続される。データラッチ回路２１０には、ＳＲＡＭキャッシュ回路２００からデータが入力される。第２に、データラッチ回路２１０は、Ｉ／Ｏバッファ２２０に接続される。データラッチ回路２１０は、ラッチされたデータをＩ／Ｏバッファ２２０に出力する。
The
Ｉ／Ｏバッファ２２０は、データラッチ回路２１０から入力されるデータをバッファリングするとともに、バッファリングされたデータを不揮発性半導体記憶装置１００の外部に出力ピンを介して出力する。
The I /
メモリセルアレイ３００は、少なくともビット線及びワード線を有する。第１実施形態では、メモリセルアレイ３００は、ビット線、ワード線及びメインデータ線を有する。但し、メモリセルアレイ３００の構成は、これに限定されるものではない。なお、メモリセルアレイ３００の詳細については後述する（図２を参照）。
The
ビット線スイッチコントローラ４００は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００に設けられるビット線スイッチ（図１では不図示）を制御する。具体的には、ビット線スイッチコントローラ４００は、メモリコントローラ１２０、アドレスデコーダ１４０及びアドレスラッチ回路１６０に接続される。また、ビット線スイッチコントローラ４００は、メモリセルアレイ３００に設けられるビット線と対応するビット線スイッチと接続される。
The bit
ビット線スイッチコントローラ４００は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。或いは、ビット線スイッチコントローラ４００は、アドレスラッチ回路１６０にラッチされたアドレスに基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、ビット線スイッチコントローラ４００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するビット線スイッチを制御する。
The bit
なお、ビット線スイッチコントローラ４００の詳細については後述する（図５を参照）。
Details of the bit
サブラッチ回路コントローラ５００は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００に設けられるサブラッチ回路（図１では不図示）を制御する。詳細には、サブラッチ回路コントローラ５００は、メモリコントローラ１２０の制御に応じて、サブラッチ回路に接続されたサブラッチ回路スイッチを制御する。具体的には、サブラッチ回路コントローラ５００は、メモリコントローラ１２０、アドレスデコーダ１４０及びアドレスラッチ回路１６０に接続される。また、サブラッチ回路コントローラ５００は、メモリセルアレイ３００に設けられるサブラッチ回路（サブラッチ回路スイッチ）と接続される。
The
サブラッチ回路コントローラ５００は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。或いは、サブラッチ回路コントローラ５００は、アドレスラッチ回路１６０にラッチされたアドレスに基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、サブラッチ回路コントローラ５００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するサブラッチ回路（サブラッチ回路スイッチ）を制御する。
The
なお、サブラッチ回路コントローラ５００の詳細については後述する（図６を参照）。
Details of the
（メモリセルアレイの構成）
以下において、第１実施形態に係るメモリセルアレイの構成について、図面を参照しながら説明する。図２は、第１実施形態に係るメモリセルアレイ３００の構成を示す図である。
(Configuration of memory cell array)
The configuration of the memory cell array according to the first embodiment will be described below with reference to the drawings. FIG. 2 is a diagram showing a configuration of the
図２に示すように、メモリセルアレイ３００は、複数のメモリプレーン３１０（メモリプレーン３１０−１、メモリプレーン３１０−２など）を有する。また、メモリセルアレイ３００に隣接して入出力パッド３６０が配置される。
As shown in FIG. 2, the
ここで、各メモリプレーン３１０は、複数のメモリセルエリア３２０と、複数のロウデコーダ３３０と、複数のサブラット領域３４０とを有する。また、メモリプレーン３１０に隣接してメインバッファ３５０が配置される。
Here, each
例えば、メモリプレーン３１０−１を例に挙げると、メモリプレーン３１０−１は、メモリセルエリア３２０として、メモリセルエリア３２０−１Ａ〜メモリセルエリア３２０−１Ｄを有する。メモリプレーン３１０−１は、ロウデコーダ３３０として、ロウデコーダ３３０−１Ａ〜ロウデコーダ３３０−１Ｄを有する。メモリプレーン３１０−１は、サブラット領域３４０として、サブラット領域３４０−１Ａ〜サブラット領域３４０−１Ｃを有する。メモリプレーン３１０−１は、メインバッファ３５０として、メインバッファ３５０−１を有する。
For example, taking the memory plane 310-1 as an example, the memory plane 310-1 has memory cell areas 320-1A to 320-1D as the memory cell area 320. The memory plane 310-1 includes row decoders 330-1A to 330-1D as the row decoder 330. The memory plane 310-1 has sub-rat regions 340-1A to 340-1C as sub-rat regions 340. The memory plane 310-1 includes a main buffer 350-1 as the
メモリセルエリア３２０は、複数のメモリセルを有する。具体的には、メモリセルエリア３２０は、ビット線方向（以下、Ｂ方向）に沿って延びる複数本のビット線ＢＬと、ワード線方法（Ｗ方向）に沿って延びる複数本のワード線ＷＬとを有する。なお、ビット線ＢＬ及びワード線ＷＬの交点がメモリセルを構成する。 The memory cell area 320 has a plurality of memory cells. Specifically, the memory cell area 320 includes a plurality of bit lines BL extending along the bit line direction (hereinafter referred to as B direction), and a plurality of word lines WL extending along the word line method (W direction). Have Note that the intersection of the bit line BL and the word line WL constitutes a memory cell.
ここで、第１実施形態では、メモリプレーン３１０内において、複数のメモリセルエリア３２０はＢ方向に沿って配置される。また、メモリプレーン３１０内において、複数のメモリセルエリア３２０に跨ってＢ方向に沿って延びるメインデータ線ＭＤＬが配置される。メモリプレーン３１０内において、複数本のビット線ＢＬは、メインデータ線ＭＤＬに接続されており、メインデータ線ＭＤＬは、メインバッファ３５０に接続される。
Here, in the first embodiment, the plurality of memory cell areas 320 are arranged along the B direction in the
例えば、メモリプレーン３１０−１を例に挙げると、メインデータ線ＭＤＬは、メモリセルエリア３２０−１Ａ〜メモリセルエリア３２０−１Ｄ、サブラット領域３４０−１Ａ〜サブラット領域３４０−１Ｃに跨って配置される。複数本のビット線ＢＬは、メインデータ線ＭＤＬに接続されており、メインデータ線ＭＤＬは、メインバッファ３５０−１に接続される。 For example, taking the memory plane 310-1 as an example, the main data line MDL is arranged across the memory cell area 320-1A to the memory cell area 320-1D and the sub-rat area 340-1A to the sub-rat area 340-1C. . The plurality of bit lines BL are connected to the main data line MDL, and the main data line MDL is connected to the main buffer 350-1.
ロウデコーダ３３０は、メモリセルエリア３２０毎に設けられており、メモリセルエリア３２０に設けられる複数本のワード線ＷＬに接続される。ロウデコーダ３３０は、ワード線ＷＬに印加すべき電圧を制御する。 The row decoder 330 is provided for each memory cell area 320 and is connected to a plurality of word lines WL provided in the memory cell area 320. The row decoder 330 controls the voltage to be applied to the word line WL.
具体的には、ロウデコーダ３３０は、メモリコントローラ１２０、アドレスデコーダ１４０及びアドレスラッチ回路１６０に接続される。ロウデコーダ３３０は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルエリア３２０に設けられるメモリセルを特定する。或いは、ロウデコーダ３３０は、アドレスラッチ回路１６０にラッチされたアドレスに基づいて、メモリセルエリア３２０に設けられるメモリセルを特定する。続いて、ビット線スイッチコントローラ４００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するワード線ＷＬに印加すべき電圧を制御する。
Specifically, the row decoder 330 is connected to the
サブラット領域３４０は、互いに隣接する１対のメモリセルエリア３２０の間に配置される。サブラット領域３４０には、メモリセルエリア３２０に設けられるメモリセルに格納されたデータを一時的にラッチするサブラッチ回路が設けられる。なお、サブラット領域３４０の数は、メモリセルエリア３２０の数と異なっていてもよい。 The sub rat region 340 is disposed between a pair of memory cell areas 320 adjacent to each other. In the sub-rat area 340, a sub-latch circuit that temporarily latches data stored in a memory cell provided in the memory cell area 320 is provided. Note that the number of sub-rat regions 340 may be different from the number of memory cell areas 320.
メインバッファ３５０は、メモリプレーン３１０毎に設けられる。具体的には、メインバッファ３５０は、Ｂ方向におけるメモリプレーン３１０の一端（図２に示すＤ１側）に隣接して配置される。メインバッファ３５０は、メモリプレーン３１０に設けられるメモリセルに格納されたデータを一時的に格納する。
The
入出力パッド３６０は、メモリセルアレイ３００にデータを入力するインタフェースを構成する。或いは、入出力パッド３６０は、メモリセルアレイ３００からデータを出力するインタフェースを構成する。具体的には、入出力パッド３６０は、カラムデコーダ＆読み出し判定回路１８０に接続される。入出力パッド３６０は、メモリセルアレイ３００からの読み出しデータをカラムデコーダ＆読み出し判定回路１８０に出力する。或いは、入出力パッド３６０は、カラムデコーダ＆読み出し判定回路１８０からの書き込みデータをメモリセルアレイ３００に入力する。
The input /
（メモリプレーンの構成）
以下において、第１実施形態に係るメモリプレーンの構成について、図面を参照しながら説明する。図３は、第１実施形態に係るメモリプレーン３１０の構成を示す図である。なお、図３では、ワード線ＷＬ及びロウデコーダ３３０が省略されている。
(Memory plane configuration)
The configuration of the memory plane according to the first embodiment will be described below with reference to the drawings. FIG. 3 is a diagram illustrating a configuration of the
図３に示すように、メモリプレーン３１０は、メモリセルエリア３２０（メモリセルエリア３２０Ａ、メモリセルエリア３２０Ｂなど）を有する。メモリセルエリア３２０Ａとメモリセルエリア３２０Ｂとの間にはサブラット領域３４０Ａがサブラット領域３４０として配置される。メモリプレーン３１０の一端に隣接してメインバッファ３５０が配置される。
As shown in FIG. 3, the
各メモリプレーン３１０は、複数本のビット線ＢＬを有する。第１実施形態では、４本のビット線ＢＬ（ＢＬ０〜ＢＬ３）がメモリプレーン３１０に設けられているケースについて例示する。４本のビット線ＢＬは、メインデータ線ＭＤＬに接続されており、メインデータ線ＭＤＬは、メインバッファ３５０に接続される。
Each
ここで、ビット線ＢＬとメインデータ線ＭＤＬとの間には、ビット線ＢＬとメインデータ線ＭＤＬとを電気的に接続するか否かを切り替えるビット線スイッチＳＳＥＬ（ＳＳＥＬ０〜ＳＳＥＬ３）が配置される。偶数番目のビット線スイッチＳＳＥＬ（例えば、SSEL０）は、Ｗ方向において、奇数番目のビット線スイッチＳＳＥＬ（例えば、SSEL１）と隣接して配置される。また、偶数番目のビット線スイッチＳＳＥＬ（例えば、SSEL０）は、Ｂ方向において、奇数番目のビット線スイッチＳＳＥＬ（例えば、SSEL１）の反対側に配置される。 Here, between the bit line BL and the main data line MDL, bit line switches SSEL (SSEL0 to SSEL3) for switching whether or not the bit line BL and the main data line MDL are electrically connected are arranged. . The even-numbered bit line switch SSEL (for example, SSEL0) is disposed adjacent to the odd-numbered bit line switch SSEL (for example, SSEL1) in the W direction. The even-numbered bit line switch SSEL (for example, SSEL0) is arranged on the opposite side of the odd-numbered bit line switch SSEL (for example, SSEL1) in the B direction.
なお、ビット線スイッチＳＳＥＬは、ビット線スイッチコントローラ４００によって制御されることに留意すべきである。
It should be noted that the bit line switch SSEL is controlled by the bit
第１実施形態では、「スイッチ」は、浮遊ゲート及び制御ゲートのスタックゲート構造を有するトランジスタ、又は、制御ゲートのみを有する通常のトランジスタ構造を有するトランジスタを示す用語である。ビット線スイッチＳＳＥＬは、メモリセルエリア３２０に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有することが好ましい。 In the first embodiment, “switch” is a term indicating a transistor having a stacked gate structure of a floating gate and a control gate, or a transistor having a normal transistor structure having only a control gate. The bit line switch SSEL preferably has a transistor structure formed with the same design rule as that of the memory cell provided in the memory cell area 320.
サブラット領域３４０Ａは、２つのサブラッチ回路ＳＵＢＬＡＴ（ＳＵＢＬＡＴｅ及びＳＵＢＬＡＴｏ）と、２つのサブラッチ回路スイッチＳＬＳＥＬ（ＳＬＳＥＬｅ及びＳＬＳＥＬｏ）とを有する。
The
第１実施形態では、「ｅ」は、偶数番目を示す符号であり、「ｏ」は、奇数番目を示す符号である。 In the first embodiment, “e” is a code indicating an even number, and “o” is a code indicating an odd number.
サブラッチ回路ＳＵＢＬＡＴは、自回路と対応するビット線ＢＬに設けられるメモリセルに格納されたデータを一時的に格納する。例えば、ＳＵＢＬＡＴｅは、奇数番目のビット線ＢＬ（例えば、ＢＬ１）に設けられるに設けられるメモリセルに格納されたデータを一時的に格納する。ＳＵＢＬＡＴｏは、偶数番目のビット線ＢＬ（例えば、ＢＬ０）に設けられるに設けられるメモリセルに格納されたデータを一時的に格納する。 The sub-latch circuit SUBLAT temporarily stores the data stored in the memory cells provided in the bit line BL corresponding to the self-latch circuit. For example, SUBLATe temporarily stores data stored in memory cells provided in odd-numbered bit lines BL (for example, BL1). SUBLATo temporarily stores data stored in memory cells provided in even-numbered bit lines BL (for example, BL0).
具体的には、サブラッチ回路ＳＵＢＬＡＴは、図４に示すように、チャージトランジスタと、検出トランジスタと、ラッチトランジスタと、１対のインバータ（第１インバータ及び第２インバータ）と、リセットトランジスタと、出力トランジスタとを有する。 Specifically, as shown in FIG. 4, the sub-latch circuit SUBLAT includes a charge transistor, a detection transistor, a latch transistor, a pair of inverters (first inverter and second inverter), a reset transistor, and an output transistor. And have.
チャージトランジスタのゲートは、サブラッチ回路コントローラ５００に接続される。チャージトランジスタのソースは、電源Ｖｃｃに接続される。チャージトランジスタのドレインは、サブラッチ回路スイッチＳＬＳＥＬのドレイン（或いは、ソース）に接続される。
The gate of the charge transistor is connected to the
検出トランジスタのゲートは、サブラッチ回路スイッチＳＬＳＥＬのドレイン（或いは、ソース）に接続される。検出トランジスタのソースは、グラウンドＧＮＤに接続される。検出トランジスタのドレインは、ラッチトランジスタのソースに接続される。 The gate of the detection transistor is connected to the drain (or source) of the sub-latch circuit switch SLSEL. The source of the detection transistor is connected to the ground GND. The drain of the detection transistor is connected to the source of the latch transistor.
ラッチトランジスタのゲートは、サブラッチ回路コントローラ５００に接続される。ラッチトランジスタのソースは、検出トランジスタのドレインに接続される。ラッチトランジスタのドレインは、第１インバータの入力に接続されるとともに、第２インバータの出力に接続される。
The gate of the latch transistor is connected to the
第１インバータ及び第２インバータは、データを一時的に格納するラッチ部を構成する。第１インバータの入力は、ラッチトランジスタのドレイン及び第２インバータの出力に接続される。第１インバータの出力は、第２インバータの入力、リセットトランジスタのドレイン、出力トランジスタのドレインに接続される。一方で、第２インバータの入力は、第１インバータの出力、リセットトランジスタのドレイン、出力トランジスタのドレインに接続される。第２インバータの出力は、第１インバータの入力及びラッチトランジスタのドレインに接続される。 The first inverter and the second inverter constitute a latch unit that temporarily stores data. The input of the first inverter is connected to the drain of the latch transistor and the output of the second inverter. The output of the first inverter is connected to the input of the second inverter, the drain of the reset transistor, and the drain of the output transistor. On the other hand, the input of the second inverter is connected to the output of the first inverter, the drain of the reset transistor, and the drain of the output transistor. The output of the second inverter is connected to the input of the first inverter and the drain of the latch transistor.
リセットトランジスタのゲートは、サブラッチ回路コントローラ５００に接続される。リセットトランジスタのソースは、グラウンドＧＮＤに接続される。リセットトランジスタのドレインは、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。
The gate of the reset transistor is connected to the sub
出力トランジスタのゲートは、サブラッチ回路コントローラ５００に接続される。出力トランジスタのソースは、サブラッチ回路スイッチＳＬＳＥＬのドレイン（或いは、ソース）に接続される。出力トランジスタのドレインは、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。
The gate of the output transistor is connected to the sub
なお、チャージトランジスタのゲートに入力されるＰＣＨＲＢ信号、ラッチトランジスタのゲートに入力されるＬＴ信号、出力トランジスタに入力されるＬＴＯＵＴ信号、リセットトランジスタのゲートに入力されるＲＳＴＲ信号の詳細については後述する（図６を参照）。また、サブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬの動作の詳細についても後述する（図６を参照）。 Details of the PCHRB signal input to the gate of the charge transistor, the LT signal input to the gate of the latch transistor, the LTOUT signal input to the output transistor, and the RSTR signal input to the gate of the reset transistor will be described later. (See FIG. 6). Details of operations of the sub-latch circuit SUBLAT and the sub-latch circuit switch SLSEL will be described later (see FIG. 6).
図３に戻って、サブラッチ回路スイッチＳＬＳＥＬは、サブラッチ回路ＳＵＢＬＡＴとメインデータ線ＭＤＬとの間に配置されており、サブラッチ回路ＳＵＢＬＡＴとメインデータ線ＭＤＬとを電気的に接続するか否かを切り替える。例えば、ＳＬＳＥＬｅは、ＳＵＢＬＡＴｅとメインデータ線ＭＤＬとを電気的に接続するか否かを切り替える。ＳＬＳＥＬｏは、ＳＵＢＬＡＴｏとメインデータ線ＭＤＬとを電気的に接続するか否かを切り替える。 Returning to FIG. 3, the sub-latch circuit switch SLSEL is arranged between the sub-latch circuit SUBLAT and the main data line MDL, and switches whether to electrically connect the sub-latch circuit SUBLAT and the main data line MDL. For example, SLSELe switches whether or not to electrically connect SUBLATe and the main data line MDL. SLSELo switches whether to electrically connect SUBLATo and the main data line MDL.
サブラッチ回路スイッチＳＬＳＥＬは、メモリセルエリア３２０に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有していてもよい。サブラッチ回路スイッチＳＬＳＥＬは、高耐圧系の通常のトランジスタ構造を有していてもよい。 The sub-latch circuit switch SLSEL may have a transistor structure formed according to the same design rule as the memory cell provided in the memory cell area 320. The sub-latch circuit switch SLSEL may have a normal transistor structure of a high withstand voltage system.
なお、サブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬは、上述したサブラッチ回路コントローラ５００によって制御されることに留意すべきである。
Note that the sub-latch circuit SUBLAT and the sub-latch circuit switch SLSEL are controlled by the
（ビット線スイッチコントローラ）
以下において、第１実施形態に係るビット線スイッチコントローラについて、図面を参照しながら説明する。図５は、第１実施形態に係るビット線スイッチコントローラ４００を示す回路図である。
(Bit line switch controller)
The bit line switch controller according to the first embodiment will be described below with reference to the drawings. FIG. 5 is a circuit diagram showing the bit
図５に示すように、ビット線スイッチコントローラ４００は、ＡＮＤ回路４１０と、ＯＲ回路４２０と、インバータ４３０と、レベルシフタ４４０と、駆動回路４５０と、駆動回路４６０と、駆動回路４７０と、駆動回路４８０とを有する。
As shown in FIG. 5, the bit
ＡＮＤ回路４１０の入力は、アドレスデコーダ１４０の出力に接続される。ＡＮＤ回路４１０の出力は、ＯＲ回路４２０の入力に接続される。
The input of the AND
ＯＲ回路４２０の入力は、ＡＮＤ回路４１０の出力に接続される。ＯＲ回路４２０の出力は、インバータ４３０の入力に接続される。
The input of the
インバータ４３０の入力は、ＯＲ回路４２０の出力に接続される。インバータ４３０の出力は、レベルシフタ４４０、駆動回路４５０〜駆動回路４８０の入力に接続される。
The input of
レベルシフタ４４０の入力は、インバータ４３０の出力に接続される。レベルシフタ４４０の出力は、駆動回路４５０〜駆動回路４８０の入力に接続される。
The input of the
駆動回路４５０〜駆動回路４８０は、ビット線スイッチＳＳＥＬを駆動する回路である。ここでは、駆動回路４５０は、ＳＳＥＬ０を駆動する回路であり、駆動回路４６０は、ＳＳＥＬ１を駆動する回路であり、駆動回路４７０は、ＳＳＥＬ２を駆動する回路であり、駆動回路４８０は、ＳＳＥＬ３を駆動する回路である。
The
駆動回路４５０〜駆動回路４８０のそれぞれは、駆動電源（以下、ＧＳＳＥＬ）とグラウンド（以下、ＶＳＳ）との間において直列に接続された２つのトランジスタを有する。ＧＧＳＥＬ側のトランジスタのゲートには、レベルシフタ４４０の出力が接続される。すなわち、ＧＧＳＥＬ側のトランジスタのゲートは、ＧＷＬＮ信号によって制御される。ＶＳＳ側のトランジスタのゲートには、インバータ４３０の出力が接続される。すなわち、ＶＳＳ側のトランジスタのゲートは、ＳＥＬＢ＿Ｎ信号によって制御される。２つのトランジスタの間の接続点は、ビット線スイッチＳＳＥＬのゲートに接続される。
Each of the driving
以下において、ビット線スイッチコントローラ４００の動作について説明する。
Hereinafter, the operation of the bit
ＡＮＤ回路４１０には、エリア選択信号１、エリア選択信号２、ＳＳＥＬ＿ＤＥＣ信号１及びＳＳＥＬ＿ＤＥＣ信号２が入力される。ＡＮＤ回路４１０は、エリア選択信号１、エリア選択信号２、ＳＳＥＬ＿ＤＥＣ信号１及びＳＳＥＬ＿ＤＥＣ信号２のＡＮＤ演算結果を出力する。例えば、ＡＮＤ回路４１０は、ビット線スイッチコントローラ４００が選択されている場合に、ハイレベルのＡＮＤ演算結果を出力する。
The AND
エリア選択信号１及びエリア選択信号２は、アドレス信号（Ａ０−ｎ）のうち、ロウアドレスのデコード結果を示す信号である。ＳＳＥＬ＿ＤＥＣ信号１及びＳＳＥＬ＿ＤＥＣ信号２は、アドレス信号（Ａ０−ｎ）のうち、カラムアドレスのデコード結果を示す信号である。
The
ＯＲ回路４２０には、ＡＮＤ回路４１０のＡＮＤ演算結果及びＴＷＩＮ＿ＲＰＣが入力される。ＯＲ回路４２０は、ＡＮＤ演算結果及びＴＷＩＮ＿ＲＰＣ信号のＯＲ演算結果を出力する。
The OR
ＴＷＩＮ＿ＲＰＣ信号は、メモリセルアレイ３００に設けられた全てのビット線スイッチＳＳＥＬをオンするための信号である。ＴＷＩＮ＿ＲＰＣ信号は、全てのビット線スイッチＳＳＥＬをチャージするために用いられる。なお、全てのビット線スイッチＳＳＥＬが選択されている場合に、ハイレベルのＴＷＩＮ＿ＲＰＣ信号が入力される。
The TWIN_RPC signal is a signal for turning on all the bit line switches SSEL provided in the
インバータ４３０には、ＯＲ回路４２０のＯＲ演算結果が入力される。インバータ４３０は、ＯＲ演算結果の反転結果を出力する。なお、インバータ４３０は、駆動回路４５０〜駆動回路４８０に対して、ＯＲ演算結果の反転結果をＳＥＬＢ＿Ｎ信号として出力する。
The OR operation result of the
レベルシフタ４４０は、インバータ４３０から入力された信号のレベルを変更するとともに、信号の反転結果をＧＷＬＮ信号として出力する。
The
例えば、ビット線スイッチＳＳＥＬの全てをオンするために、ＴＷＩＮ＿ＲＰＣ信号がハイレベルである場合には、ＳＥＬＢ＿Ｎ信号がロウレベルとなり、ＧＷＬＮ信号がハイレベルとなる。これによって、ビット線スイッチコントローラ４００が制御すべきビット線スイッチＳＳＥＬ（例えば、図３に示すＳＳＥＬ０〜ＳＳＥＬ３）がオンする。
For example, in order to turn on all the bit line switches SSEL, when the TWIN_RPC signal is at a high level, the SELB_N signal is at a low level and the GWLN signal is at a high level. As a result, the bit line switches SSEL (for example, SSEL0 to SSEL3 shown in FIG. 3) to be controlled by the bit
一方で、ビット線スイッチＳＳＥＬを個別にオンするために、エリア選択信号１、エリア選択信号２、ＳＳＥＬ＿ＤＥＣ信号１及びＳＳＥＬ＿ＤＥＣ信号２のいずれかがハイレベルである場合には、ＳＥＬＢ＿Ｎ信号がロウレベルとなり、ＧＷＬＮ信号がハイレベルとなる。これによって、ビット線スイッチコントローラ４００が制御すべきビット線スイッチＳＳＥＬ（例えば、図３に示すＳＳＥＬ０〜ＳＳＥＬ３）がオンする。
On the other hand, when any of the
（サブラッチ回路コントローラ）
以下において、第１実施形態に係るサブラッチ回路コントローラについて、図面を参照しながら説明する。図６は、第１実施形態に係るサブラッチ回路コントローラ５００を示す回路図である。
(Sub-latch circuit controller)
The sub-latch circuit controller according to the first embodiment will be described below with reference to the drawings. FIG. 6 is a circuit diagram showing the
図６に示すように、サブラッチ回路コントローラ５００は、プリデコード回路５１０と、レベルシフタ５２０と、制御信号生成回路５３０と、駆動回路５４０と、駆動回路５５０とを有する。
As shown in FIG. 6, the
プリデコード回路５１０の入力は、メモリコントローラ１２０の出力（或いは、アドレスデコーダ１４０の出力）に接続される。プリデコード回路５１０の出力は、レベルシフタ５２０、制御信号生成回路５３０、駆動回路５４０及び駆動回路５５０の入力に接続される。
The input of the
レベルシフタ５２０の入力は、プリデコード回路５１０の出力に接続される。レベルシフタ５２０の出力は、駆動回路５４０及び駆動回路５５０に接続される。
The input of the
制御信号生成回路５３０の入力は、プリデコード回路５１０の出力に接続される。制御信号生成回路５３０の出力は、サブラッチ回路ＳＵＢＬＡＴに接続される。
The input of the control
駆動回路５４０及び駆動回路５５０は、サブラッチ回路スイッチＳＬＳＥＬを駆動する回路である。ここでは、駆動回路５４０は、奇数番目のＳＬＳＥＬｏを駆動する回路であり、駆動回路５５０は、偶数番目のＳＬＳＥＬｏを駆動する回路である。
The
駆動回路５４０及び駆動回路５５０のそれぞれは、駆動電源（以下、ＧＳＬＳＥＬ）とグラウンド（以下、ＶＳＳ）との間において直列に接続された２つのトランジスタを有する。ＧＳＬＳＥＬ側のトランジスタのゲートには、レベルシフタ５２０の出力が接続される。すなわち、ＧＳＬＳＥＬ側のトランジスタのゲートは、ＧＷＬＮ信号によって制御される。ＶＳＳ側のトランジスタのゲートには、プリデコード回路５１０の出力が接続される。すなわち、ＶＳＳ側のトランジスタのゲートは、ＳＥＬＢ＿Ｎ信号によって制御される。２つのトランジスタの間の接続点は、サブラッチ回路スイッチＳＬＳＥＬのゲートに接続される。
Each of the driving
以下において、サブラッチ回路コントローラ５００の動作について説明する。
Hereinafter, the operation of the
プリデコード回路５１０には、エリア選択信号１、エリア選択信号２などが入力される。プリデコード回路５１０は、サブラッチ回路コントローラ５００が選択されている場合に、ハイレベルの信号を出力する。なお、プリデコード回路５１０は、制御信号生成回路５３０、駆動回路５４０及び駆動回路５５０に対して、ＳＥＬＢ＿Ｎ信号を出力する。
The
なお、エリア選択信号１及びエリア選択信号２は、上述したアドレス信号（Ａ０−ｎ）のうち、ロウアドレスのデコード結果を示す信号である。
The
レベルシフタ５２０は、プリデコード回路５１０から入力された信号のレベルを変更するとともに、信号の反転結果をＧＷＬＮ信号として出力する。
The
制御信号生成回路５３０には、ＳＥＬＢ＿Ｎ信号及びＲＥＡＤステータス信号が入力される。制御信号生成回路５３０は、ＳＥＬＢ＿Ｎ信号及びＲＥＡＤステータス信号に基づいて、ＲＳＴＲ信号、ＰＣＨＲＢ信号、ＬＴ信号、ＬＴＯＵＴ信号を生成する。
The control
ＲＳＴＲ信号は、サブラッチ回路ＳＵＢＬＡＴのリセットトランジスタのゲートに入力される信号である。ＰＣＨＲＢ信号は、サブラッチ回路ＳＵＢＬＡＴのチャージトランジスタのゲートに入力される信号である。ＬＴ信号は、サブラッチ回路ＳＵＢＬＡＴのラッチトランジスタのゲートに入力される信号である。ＬＴＯＵＴ信号は、サブラッチ回路ＳＵＢＬＡＴの出力トランジスタに入力される信号である。 The RSTR signal is a signal input to the gate of the reset transistor of the sub-latch circuit SUBLAT. The PCHRB signal is a signal input to the gate of the charge transistor of the sub-latch circuit SUBLAT. The LT signal is a signal input to the gate of the latch transistor of the sub-latch circuit SUBLAT. The LTOUT signal is a signal input to the output transistor of the sub-latch circuit SUBLAT.
ここでは、図３を参照しながら、サブラッチ回路ＳＵＢＬＡＴがデータをラッチする動作について説明する。検出トランジスタがオンである状態で、ＬＴ信号によってラッチトランジスタがオンとなった場合には、第１インバータ回路及び第２インバータ回路のループにおいて、ハイレベルの電位（例えば、“１”）が保持される。一方で、検出トランジスタがオフである状態で、ＬＴ信号によってラッチトランジスタがオンとなった場合には、第１インバータ回路及び第２インバータ回路のループにおいて、ロウレベルの電位（例えば、“０”）が保持される。 Here, the operation of the sub latch circuit SUBLAT latching data will be described with reference to FIG. When the latch transistor is turned on by the LT signal while the detection transistor is on, a high-level potential (for example, “1”) is held in the loop of the first inverter circuit and the second inverter circuit. The On the other hand, when the latch transistor is turned on by the LT signal while the detection transistor is off, a low level potential (for example, “0”) is generated in the loop of the first inverter circuit and the second inverter circuit. Retained.
ＲＳＴＲ信号によってリセットトランジスタがオンすると、第１インバータ回路及び第２インバータ回路のループにおいて保持される電位がグラウンドＧＮＤに抜ける。 When the reset transistor is turned on by the RSTR signal, the potential held in the loop of the first inverter circuit and the second inverter circuit is released to the ground GND.
ＰＣＨＲＢ信号によってチャージトランジスタがオンすると、サブラッチ回路スイッチＳＬＳＥＬを介してサブラッチ回路ＳＵＢＬＡＴに接続されたメインデータ線ＭＤＬがチャージされる。なお、検出トランジスタをオンにする場合には、PCＨＲＢ信号によってチャージトランジスタがオフすることは勿論である。 When the charge transistor is turned on by the PCHRB signal, the main data line MDL connected to the sub latch circuit SUBLAT is charged through the sub latch circuit switch SLSEL. When the detection transistor is turned on, the charge transistor is of course turned off by the PCHRB signal.
ＬＴＯＵＴ信号によって出力トランジスタがオンすると、第１インバータ回路及び第２インバータ回路のループで保持されたデータがサブラッチ回路スイッチＳＬＳＥＬを介してサブラッチ回路ＳＵＢＬＡＴに接続されたメインデータ線ＭＤＬに出力される。 When the output transistor is turned on by the LTOUT signal, the data held in the loop of the first inverter circuit and the second inverter circuit is output to the main data line MDL connected to the sub latch circuit SUBLAT through the sub latch circuit switch SLSEL.
（プリセットコマンド）
以下において、第１実施形態に係るプリセットコマンドについて、図面を参照しながら説明する。図７は、第１実施形態に係るプリセットコマンド（Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンド）を示す図である。
(Preset command)
Hereinafter, the preset command according to the first embodiment will be described with reference to the drawings. FIG. 7 is a diagram showing a preset command (Post-Load-Preset command) according to the first embodiment.
図７に示すように、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドは、第１部分（ＢＢｈ）と、第２部分（ＡＤＤ．Ｂ）と、第３部分（Ｂ０ｈ）とを有する。 As shown in FIG. 7, the Post-Load-Preset command has a first part (BBh), a second part (ADD.B), and a third part (B0h).
第１部分（ＢＢｈ）は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドの開始を識別する情報であり、第３部分（Ｂ０ｈ）は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドの終了を識別する情報である。また、第１部分（ＢＢｈ）及び第３部分（Ｂ０ｈ）は、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すケースにおいて、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドが第２メモリ領域を特定する可能に構成されたコマンドであることを識別する情報である。 The first part (BBh) is information for identifying the start of the Post-Load-Preset command, and the third part (B0h) is information for identifying the end of the Post-Load-Preset command. In the case where the first part (BBh) and the third part (B0h) read the data stored in the second memory area following the processing for the first memory area, the Post-Load-Preset command is the second one. This is information for identifying that the command is configured to specify the memory area.
第２部分（ＡＤＤ．Ｂ）は、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すケースにおいて、第２メモリ領域を特定可能に構成された情報である。 The second part (ADD.B) is information configured to be able to specify the second memory area in the case where the data stored in the second memory area is read following the processing for the first memory area.
例えば、第２部分（ＡＤＤ．Ｂ）は、第２メモリ領域の先頭アドレスを直接的に指定するアドレス情報（直接アドレス）あってもよい。或いは、第２部分（ＡＤＤ．Ｂ）は、第１メモリ領域のアドレスに対して第２メモリ領域の先頭アドレスを相対的に指定するアドレス情報（相対アドレス）であってもよい。 For example, the second part (ADD.B) may be address information (direct address) that directly specifies the head address of the second memory area. Alternatively, the second part (ADD.B) may be address information (relative address) that specifies the start address of the second memory area relative to the address of the first memory area.
なお、第２部分（ＡＤＤ．Ｂ）によって特定されるアドレス情報は、アドレスラッチ回路１６０にラッチされてもよい。或いは、第２部分（ＡＤＤ．Ｂ）によって特定されるアドレス情報は、ページバッファ回路１９０に格納されてもよい。
The address information specified by the second part (ADD.B) may be latched by the
（特定コマンド）
以下において、第１実施形態に係る特定コマンドについて、図面を参照しながら説明する。図８及び図９は、第１実施形態に係る特定コマンドを示す図である。
(Specific command)
The specific command according to the first embodiment will be described below with reference to the drawings. 8 and 9 are diagrams illustrating specific commands according to the first embodiment.
第１に、特定コマンドの一例として、自動処理コマンド（Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンド）について、図８を参照しながら説明する。 First, as an example of the specific command, an automatic processing command (Auto-Post-Load command) will be described with reference to FIG.
図８に示すように、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドは、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンド、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンド及びＡｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドを含む。 As shown in FIG. 8, the Auto-Post-Load command includes an Auto-Post-Load-Read command, an Auto-Post-Load-Program command, and an Auto-Post-Load-Erase command.
ここで、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドは、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すべきことを指示するコマンドである。また、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドは、第２メモリ領域に格納されたデータをＩ／Ｏバッファ２２０から出力するまでの処理を自動的に行うことを指示するコマンドである。
Here, the Auto-Post-Load command is a command for instructing that data stored in the second memory area should be read following the processing for the first memory area. The Auto-Post-Load command is a command for instructing to automatically perform processing until the data stored in the second memory area is output from the I /
Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドは、第１部分（０Ａｈ）と、第２部分（ＡＤＤ．Ａ）と、第３部分（３Ａｈ）とを有する。 The Auto-Post-Load-Read command has a first part (0Ah), a second part (ADD.A), and a third part (3Ah).
第１部分（０Ａｈ）は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドの開始を識別する情報であり、第３部分（３Ａｈ）は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドの終了を識別する情報である。また、第１部分（０Ａｈ）及び第３部分（３Ａｈ）は、第１メモリ領域に対する処理（読み出し処理）に続けて、第２メモリ領域に格納されたデータを自動的に読み出すべきことを識別する識別情報である。 The first part (0Ah) is information for identifying the start of the Auto-Post-Load-Read command, and the third part (3Ah) is information for identifying the end of the Auto-Post-Load-Read command. Further, the first part (0Ah) and the third part (3Ah) identify that the data stored in the second memory area should be automatically read following the process (reading process) for the first memory area. Identification information.
第２部分（ＡＤＤ．Ａ）は、第１メモリ領域を特定可能に構成された情報である。第２部分（ＡＤＤ．Ａ）は、第１メモリ領域の先頭アドレスを直接的に指定するアドレス情報（直接アドレス）である。 The second part (ADD.A) is information configured to be able to specify the first memory area. The second part (ADD.A) is address information (direct address) that directly specifies the top address of the first memory area.
Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドは、第１部分（８Ａｈ）と、第２部分（ＡＤＤ．Ａ，Ｄａｔａ）と、第３部分（３Ａｈ）とを有する。 The Auto-Post-Load-Program command has a first part (8Ah), a second part (ADD.A, Data), and a third part (3Ah).
第１部分（８Ａｈ）は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドの開始を識別する情報であり、第３部分（３Ａｈ）は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドの終了を識別する情報である。また、第１部分（８Ａｈ）及び第３部分（３Ａｈ）は、第１メモリ領域に対する処理（書き込み処理）に続けて、第２メモリ領域に格納されたデータを自動的に読み出すべきことを識別する識別情報である。 The first part (8Ah) is information for identifying the start of the Auto-Post-Load-Program command, and the third part (3Ah) is information for identifying the end of the Auto-Post-Load-Program command. Further, the first part (8Ah) and the third part (3Ah) identify that the data stored in the second memory area should be automatically read following the process (write process) for the first memory area. Identification information.
第２部分（ＡＤＤ．Ａ，Ｄａｔａ）は、第１メモリ領域を特定可能に構成された情報、第１メモリ領域に格納すべきデータを特定可能に構成された情報である。第２部分（ＡＤＤ．Ａ，Ｄａｔａ）は、第１メモリ領域の先頭アドレスを直接的に指定するアドレス情報（直接アドレス）を含む。 The second part (ADD.A, Data) is information configured to be able to specify the first memory area and information configured to be able to specify data to be stored in the first memory area. The second part (ADD.A, Data) includes address information (direct address) that directly specifies the head address of the first memory area.
Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドは、第１部分（６Ａｈ）と、第２部分（ＡＤＤ．Ａ）と、第３部分（３Ａｈ）とを有する。 The Auto-Post-Load-Erase command has a first part (6Ah), a second part (ADD.A), and a third part (3Ah).
第１部分（６Ａｈ）は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドの開始を識別する情報であり、第３部分（３Ａｈ）は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドの終了を識別する情報である。また、第１部分（６Ａｈ）及び第３部分（３Ａｈ）は、第１メモリ領域に対する処理（消去処理）に続けて、第２メモリ領域に格納されたデータを自動的に読み出すべきことを識別する識別情報である。 The first part (6Ah) is information for identifying the start of the Auto-Post-Load-Erase command, and the third part (3Ah) is information for identifying the end of the Auto-Post-Load-Erase command. The first part (6Ah) and the third part (3Ah) identify that the data stored in the second memory area should be automatically read following the process (erase process) for the first memory area. Identification information.
第２部分（ＡＤＤ．Ａ）は、第１メモリ領域を特定可能に構成された情報である。第２部分（ＡＤＤ．Ａ）は、第１メモリ領域の先頭アドレスを直接的に指定するアドレス情報（直接アドレス）である。 The second part (ADD.A) is information configured to be able to specify the first memory area. The second part (ADD.A) is address information (direct address) that directly specifies the top address of the first memory area.
ここで、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドに応じて、第２メモリ領域から読み出されたデータは、第２メモリ領域と対応するサブラッチ回路ＳＵＢＬＡＴにラッチされることに留意すべきである。また、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドに応じて、第２メモリ領域からデータを読み出すタイミングは、例えば、第１メモリ領域に対する処理の完了が確認されたタイミングである。 Here, it should be noted that data read from the second memory area in response to the Auto-Post-Load command is latched by the sub-latch circuit SUBLAT corresponding to the second memory area. In addition, the timing for reading data from the second memory area in response to the Auto-Post-Load command is, for example, the timing when the completion of the process for the first memory area is confirmed.
但し、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドに応じて、第２メモリ領域からデータを読み出すタイミングは、例えば、第１メモリ領域に格納されたデータがメインバッファ３５０に一時的に格納されたタイミングであってもよく、第１メモリ領域に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたタイミングであってもよく、第１メモリ領域に格納されたデータがＩ／Ｏバッファ２２０に一時的に格納されたタイミングであってもよい。
However, the timing of reading data from the second memory area in response to the Auto-Post-Load-Read command is, for example, the timing at which the data stored in the first memory area is temporarily stored in the
第２に、特定コマンドの一例として、非自動処理コマンド（Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンド）について、図９を参照しながら説明する。 Secondly, as an example of the specific command, a non-automatic processing command (Non-Auto-Post-Load command) will be described with reference to FIG.
ここで、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドは、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンド、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンド及びＮｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドを含む。 Here, the Non-Auto-Post-Load-Load command includes a Non-Auto-Post-Load-Read command, a Non-Auto-Post-Load-Program command, and a Non-Auto-Post-Load-Erase command.
ここで、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドは、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すべきことを指示するコマンドである。また、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドは、第２メモリ領域に格納されたデータをサブラッチ回路ＳＵＢＬＡＴ（或いは、メインバッファ３５０、ＳＲＡＭキャッシュ回路２００）に格納するまでの処理を自動的に行うことを指示する。なお、サブラッチ回路ＳＵＢＬＡＴ（或いは、メインバッファ３５０、ＳＲＡＭキャッシュ回路２００）からデータを出力するためには、新たなコマンド（Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンド）が必要である。
Here, the Non-Auto-Post-Load command is a command for instructing that data stored in the second memory area should be read following the processing for the first memory area. Further, the Non-Auto-Post-Load command automatically performs processing until the data stored in the second memory area is stored in the sub-latch circuit SUBLAT (or the
なお、第１実施形態では、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドは、第２メモリ領域に格納されたデータをＳＲＡＭキャッシュ回路２００に格納するまでの処理を自動的に行うことを指示するケースについて例示する。
In the first embodiment, the Non-Auto-Post-Load command is exemplified for a case in which it is instructed to automatically perform processing until the data stored in the second memory area is stored in the
Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドは、第１部分（０Ａｈ）と、第２部分（ＡＤＤ．Ａ）と、第３部分（３Ａｈ）とを有する。 The Non-Auto-Post-Load-Read command has a first part (0Ah), a second part (ADD.A), and a third part (3Ah).
第１部分（０Ｂｈ）は、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドの開始を識別する情報であり、第３部分（３Ｂｈ）は、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドの終了を識別する情報である。また、第１部分（０Ｂｈ）及び第３部分（３Ｂｈ）は、第１メモリ領域に対する処理（読み出し処理）に続けて、第２メモリ領域に格納されたデータを読み出すべきことを識別する識別情報である。 The first part (0Bh) is information for identifying the start of the Non-Auto-Post-Load-Read command, and the third part (3Bh) is for identifying the end of the Non-Auto-Post-Load-Read command. Information. The first part (0Bh) and the third part (3Bh) are identification information for identifying that data stored in the second memory area should be read following the process (reading process) for the first memory area. is there.
第２部分（ＡＤＤ．Ａ）は、第１メモリ領域を特定可能に構成された情報である。第２部分（ＡＤＤ．Ａ）は、第１メモリ領域の先頭アドレスを直接的に指定するアドレス情報（直接アドレス）である。 The second part (ADD.A) is information configured to be able to specify the first memory area. The second part (ADD.A) is address information (direct address) that directly specifies the top address of the first memory area.
Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドは、第１部分（８Ｂｈ）と、第２部分（ＡＤＤ．Ａ，Ｄａｔａ）と、第３部分（３Ｂｈ）とを有する。 The Non-Auto-Post-Load-Program command has a first part (8Bh), a second part (ADD.A, Data), and a third part (3Bh).
第１部分（８Ｂｈ）は、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドの開始を識別する情報であり、第３部分（３Ｂｈ）は、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドの終了を識別する情報である。また、第１部分（８Ｂｈ）及び第３部分（３Ｂｈ）は、第１メモリ領域に対する処理（書き込み処理）に続けて、第２メモリ領域に格納されたデータを読み出すべきことを識別する識別情報である。 The first part (8Bh) is information for identifying the start of the Non-Auto-Post-Load-Program command, and the third part (3Bh) is for identifying the end of the Non-Auto-Post-Load-Program command. Information. The first part (8Bh) and the third part (3Bh) are identification information for identifying that data stored in the second memory area should be read following the process (write process) for the first memory area. is there.
第２部分（ＡＤＤ．Ａ，Ｄａｔａ）は、第１メモリ領域を特定可能に構成された情報、第１メモリ領域に格納すべきデータを特定可能に構成された情報である。第２部分（ＡＤＤ．Ａ，Ｄａｔａ）は、第１メモリ領域の先頭アドレスを直接的に指定するアドレス情報（直接アドレス）を含む。 The second part (ADD.A, Data) is information configured to be able to specify the first memory area and information configured to be able to specify data to be stored in the first memory area. The second part (ADD.A, Data) includes address information (direct address) that directly specifies the head address of the first memory area.
Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドは、第１部分（６Ｂｈ）と、第２部分（ＡＤＤ．Ａ）と、第３部分（３Ｂｈ）とを有する。 The Non-Auto-Post-Load-Erase command has a first part (6Bh), a second part (ADD.A), and a third part (3Bh).
第１部分（６Ｂｈ）は、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドの開始を識別する情報であり、第３部分（３Ｂｈ）は、Ｎｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドの終了を識別する情報である。また、第１部分（６Ｂｈ）及び第３部分（３Ｂｈ）は、第１メモリ領域に対する処理（消去処理）に続けて、第２メモリ領域に格納されたデータを読み出すべきことを識別する識別情報である。 The first part (6Bh) is information for identifying the start of the Non-Auto-Post-Load-Erase command, and the third part (3Bh) is for identifying the end of the Non-Auto-Post-Load-Erase command. Information. The first part (6Bh) and the third part (3Bh) are identification information for identifying that data stored in the second memory area should be read following the process (erase process) for the first memory area. is there.
第２部分（ＡＤＤ．Ａ）は、第１メモリ領域を特定可能に構成された情報である。第２部分（ＡＤＤ．Ａ）は、第１メモリ領域の先頭アドレスを直接的に指定するアドレス情報（直接アドレス）である。 The second part (ADD.A) is information configured to be able to specify the first memory area. The second part (ADD.A) is address information (direct address) that directly specifies the top address of the first memory area.
Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンド（３Ｃｈ）は、サブラッチ回路ＳＵＢＬＡＴ（或いは、メインバッファ３５０、ＳＲＡＭキャッシュ回路２００）からデータを出力するタイミングを指示するコマンドである。また、第２メモリ領域に格納されたデータを連続的に読み出す場合には、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドは、次のアドレス情報をアドレスラッチ回路１６０にラッチするように指示するコマンドを兼ねる。
The Post-Load-Increment command (3Ch) is a command for instructing the timing for outputting data from the sub-latch circuit SUBLAT (or the
（読み出し処理（自動））
以下において、第１実施形態に係る読み出し処理（自動）について、図面を参照しながら説明する。図１０は、第１実施形態に係る読み出し処理（自動）を示すタイミングチャートである。
(Reading process (automatic))
Hereinafter, read processing (automatic) according to the first embodiment will be described with reference to the drawings. FIG. 10 is a timing chart showing the reading process (automatic) according to the first embodiment.
図１０に示すように、ステップＳ１０において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンド）を出力する。
As illustrated in FIG. 10, in step S10, the
ステップＳ１１において、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）をラッチする。アドレス情報Ｂは、第２メモリ領域の先頭アドレスを直接的に示す直接アドレスあってもよく、第２メモリ領域の先頭アドレスを相対的に示す相対アドレスであってもよい。
In step S11, the
ステップＳ１２において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンド）を出力する。
In step S12, the
ステップＳ１３Ａにおいて、メモリコントローラ１２０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドに応じて、ＲＹ／ＢＹ＃を“Ｂｕｓｙ”に変更する。
In step S13A, the
ＲＹ／ＢＹ＃は、メモリセルアレイ３００にアクセス可能であるか否かを識別するための情報である。ＲＹ／ＢＹ＃が“Ｂｕｓｙ”である場合には、メモリセルアレイ３００へのアクセスが禁止される。一方で、ＲＹ／ＢＹ＃が“Ｒｅａｄｙ”である場合には、メモリセルアレイ３００へのアクセスが許可される。
RY / BY # is information for identifying whether or not the
ステップＳ１３Ｂにおいて、アドレスデコーダ１４０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドに応じて、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドによって指定されるアドレス情報（例えば、アドレス情報Ａ）をデコードする。アドレス情報Ａは、第１メモリ領域の直接アドレスである。
In step S13B, the
ステップＳ１３Ｃにおいて、メモリコントローラ１２０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドに応じて、Ｒｅａｄ ｍｏｄｅをハイレベルにする。
In step S13C, the
Ｒｅａｄ ｍｏｄｅは、読み出し処理が行われているか否かを識別する情報である。Ｒｅａｄ ｍｏｄｅがハイレベルである場合に、読み出し処理が行われており、Ｒｅａｄ ｍｏｄｅがロウレベルである場合に、読み出し処理が行われていない。 Read mode is information for identifying whether or not a reading process is being performed. A read process is performed when the Read mode is at a high level, and a read process is not performed when the Read mode is at a low level.
ステップＳ１４Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、第１メモリ領域から読み出されたデータをラッチする。 In step S14A, the sub-latch circuit SUBLAT latches data read from the first memory area.
ステップＳ１４Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S14B, the
ステップＳ１４Ｃにおいて、ＳＲＡＭキャッシュ回路２００は、メインバッファ３５０に格納されたデータを一時的に格納する。
In step S14C, the
ステップＳ１４Ｄにおいて、データラッチ回路２１０は、ＳＲＡＭキャッシュ回路２００に格納されたデータをラッチする。なお、データラッチ回路２１０にラッチされたデータは、出力ピンから出力される。
In step S14D, the
ステップＳ１４Ｅにおいて、コマンドデコーダ１１０には、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す読み出しイネーブル（ＲＥ＃）が入力される。
In step S14E, the
ハイレベルからロウレベルへの立ち下がりが検出される場合に、読み出しイネーブル（ＲＥ＃）は、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す。ハイレベルからロウレベルへの立ち下がりが検出されない場合に、読み出しイネーブル（ＲＥ＃）は、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が許可されていることを示す。
When the falling from the high level to the low level is detected, the read enable (RE #) indicates that the process of outputting data from the
ステップＳ１５において、パンプ＆レギュレータ回路１７０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｒｅａｄコマンドに応じて、メモリセルアレイ３００に供給すべき電圧を生成する。具体的には、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００（図１０では、読み出し処理が行われるため、ビット線及びワード線）に電圧をチャージする。ここで、パンプ＆レギュレータ回路１７０は、読み出し処理（Ｒｅａｄ ｍｏｄｅ）を開始してから、読み出し処理（Ｐｏｓｔ Ｌｏａｄ処理）が完了するまで、メモリセルアレイ３００から電圧をディスチャージせずに、メモリセルアレイ３００に電圧が印加された状態を維持する。
In step S15, the pump &
ステップＳ１６において、メモリコントローラ１２０は、読み出しイネーブル（ＲＥ＃）についてハイレベルからロウレベルへの立ち下がりの検出に応じて、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅをハイレベルにする。
In step S16, the
Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅは、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータの読み出し処理（Ｐｏｓｔ Ｌｏａｄ処理）が行われているか否かを識別する情報である。Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅがハイレベルである場合に、Ｐｏｓｔ Ｌｏａｄ処理が行われており、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅがロウレベルである場合に、Ｐｏｓｔ Ｌｏａｄ処理が行われていない。 The post load mode is information for identifying whether or not a read process (post load process) of data stored in the second memory area is performed following the process for the first memory area. The Post Load process is performed when the Post Load mode is at a high level, and the Post Load process is not performed when the Post Load mode is at a low level.
ステップＳ１７Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第２メモリ領域から読み出されたデータをラッチする。 In step S17A, the sub-latch circuit SUBLAT latches the data read from the second memory area in response to the detection of the rising from the low level to the high level for the post load mode.
ステップＳ１７Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S17B, the
ステップＳ１７Ｃにおいて、ＳＲＡＭキャッシュ回路２００は、メインバッファ３５０に格納されたデータを一時的に格納する。詳細には、ＳＲＡＭキャッシュ回路２００は、Last ａｄｄ ｆｌａｇがステップＳ１８でハイレベルとなった後に、メインバッファ３５０に格納されたデータを一時的に格納する。
In step S17C, the
ステップＳ１７Ｄにおいて、データラッチ回路２１０は、ＳＲＡＭキャッシュ回路２００に格納されたデータをラッチする。なお、データラッチ回路２１０にラッチされたデータは、出力ピンから出力される。
In step S17D, the
ステップＳ１７Ｅにおいて、コマンドデコーダ１１０には、データラッチ回路２１０にラッチされたデータの出力に応じて、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す読み出しイネーブル（ＲＥ＃）が入力される。
In step S17E, the
ステップＳ１８において、メモリコントローラ１２０は、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が許可されたことを読み出しイネーブル（ＲＥ＃）によって確認して、Last ａｄｄ ｆｌａｇを一時的にハイレベルにする。
In step S18, the
Last ａｄｄ ｆｌａｇは、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が完了したか否かを検出するための情報である。Last ａｄｄ ｆｌａｇが一時的にハイレベルになった場合に、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が完了したことが検出される。
Last add flag is information for detecting whether or not the process of outputting data from the
ステップＳ１９において、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）に続くアドレス情報（例えば、アドレス情報Ｂ＋１）をラッチする。
In step S19, the
ステップＳ２０において、メモリコントローラ１２０は、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅを再び“Ｈｉｇｈ”にする。なお、ステップＳ１６でハイレベルにされたＰｏｓｔ Ｌｏａｄ ｍｏｄｅは、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ロウレベルに変更されている。
In Step S20, the
ステップＳ２１Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、第２メモリ領域から読み出されたデータをラッチする。 In step S21A, the sub-latch circuit SUBLAT latches data read from the second memory area.
ステップＳ２２Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S22B, the
（書き込み処理（自動））
以下において、第１実施形態に係る書き込み処理（自動）について、図面を参照しながら説明する。図１１は、第１実施形態に係る書き込み処理（自動）を示すタイミングチャートである。
(Write processing (automatic))
Hereinafter, the writing process (automatic) according to the first embodiment will be described with reference to the drawings. FIG. 11 is a timing chart showing write processing (automatic) according to the first embodiment.
図１１に示すように、ステップＳ３０において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンド）を出力する。
As shown in FIG. 11, in step S30, the
ステップＳ３１において、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）をラッチする。アドレス情報Ｂは、第２メモリ領域の先頭アドレスを直接的に示す直接アドレスあってもよく、第２メモリ領域の先頭アドレスを相対的に示す相対アドレスであってもよい。
In step S31, the
ステップＳ３２において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンド）を出力する。
In step S32, the
ステップＳ３３Ａにおいて、メモリコントローラ１２０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドに応じて、ＲＹ／ＢＹ＃を“Ｂｕｓｙ”に変更する。
In step S33A, the
ステップＳ３３Ｂにおいて、アドレスデコーダ１４０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドに応じて、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドによって指定されるアドレス情報（例えば、アドレス情報Ａ）をデコードする。アドレス情報Ａは、第１メモリ領域の直接アドレスである。
In step S33B, the
ステップＳ３３Ｃにおいて、メモリコントローラ１２０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドに応じて、Program ｍｏｄｅをハイレベルにする。
In step S33C, the
Program ｍｏｄｅは、書き込み処理が行われているか否かを識別する情報である。Program ｍｏｄｅがハイレベルである場合に、書き込み処理が行われており、Ｐｒｏｇｒａｍ ｍｏｄｅがロウレベルである場合に、書き込み処理が行われていない。 Program mode is information for identifying whether or not a writing process is being performed. When the program mode is at a high level, the writing process is performed, and when the program mode is at a low level, the writing process is not performed.
ステップＳ３４Ａにおいて、メインバッファ３５０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドの第２部分によって指定されるデータを一時的に格納する。
In step S34A, the
ステップＳ３４Ｂにおいて、サブラッチ回路ＳＵＢＬＡＴは、メインバッファ３５０に一時的に格納されたデータをラッチする。
In step S34B, the sub-latch circuit SUBLAT latches data temporarily stored in the
ステップＳ３４Ｃにおいて、メモリコントローラ１２０は、プログラムストレスを第１メモリ領域に印加する。
In step S34C, the
ステップＳ３５において、パンプ＆レギュレータ回路１７０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｏｇｒａｍコマンドに応じて、メモリセルアレイ３００に供給すべき電圧を生成する。具体的には、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００（図１１では、書き込み処理が行われるため、ビット線及びワード線）に電圧をチャージする。ここで、パンプ＆レギュレータ回路１７０は、書き込み処理（Ｐｒｏｇｒａｍ ｍｏｄｅ）を開始してから、読み出し処理（Ｐｏｓｔ Ｌｏａｄ処理）が完了するまで、メモリセルアレイ３００から電圧をディスチャージせずに、メモリセルアレイ３００に電圧が印加された状態を維持する。
In step S35, the pump &
ステップＳ３６において、メモリコントローラ１２０は、Ｐｒｏｇｒａｍ ｍｏｄｅについてハイレベルからロウレベルへの立ち下がりの検出に応じて、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅをハイレベルにする。
In step S <b> 36, the
ステップＳ３７Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第２メモリ領域から読み出されたデータをラッチする。 In step S37A, the sub-latch circuit SUBLAT latches the data read from the second memory area in response to the detection of the rising from the low level to the high level for the post load mode.
ステップＳ３７Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S37B, the
ステップＳ３７Ｃにおいて、ＳＲＡＭキャッシュ回路２００は、メインバッファ３５０に格納されたデータを一時的に格納する。
In step S37C, the
ステップＳ３７Ｄにおいて、データラッチ回路２１０は、ＳＲＡＭキャッシュ回路２００に格納されたデータをラッチする。なお、データラッチ回路２１０にラッチされたデータは、出力ピンから出力される。
In step S37D, the
ステップＳ３７Ｅにおいて、コマンドデコーダ１１０には、データラッチ回路２１０にラッチされたデータの出力に応じて、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す読み出しイネーブル（ＲＥ＃）が入力される。
In step S37E, the
ステップＳ３８において、メモリコントローラ１２０は、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅを再び“Ｈｉｇｈ”にする。なお、ステップＳ３６でハイレベルにされたＰｏｓｔ Ｌｏａｄ ｍｏｄｅは、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ロウレベルに変更されている。
In step S38, the
ステップＳ３９Ａにおいて、メモリコントローラ１２０は、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ＲＹ／ＢＹ＃を“Ｒｅａｄｙ”に変更する。
In step S39A, the
ステップＳ３９Ｂにおいて、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）に続くアドレス情報（例えば、アドレス情報Ｂ＋１）をラッチする。
In step S39B, the
ステップＳ４０Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、第２メモリ領域から読み出されたデータをラッチする。 In step S40A, the sub-latch circuit SUBLAT latches the data read from the second memory area.
ステップＳ４０Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S40B, the
（消去処理（自動））
以下において、第１実施形態に係る消去処理（自動）について、図面を参照しながら説明する。図１２は、第１実施形態に係る消去処理（自動）を示すタイミングチャートである。
(Erase processing (automatic))
Hereinafter, the erasing process (automatic) according to the first embodiment will be described with reference to the drawings. FIG. 12 is a timing chart showing the erasing process (automatic) according to the first embodiment.
図１２に示すように、ステップＳ５０において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンド）を出力する。
As shown in FIG. 12, in step S50, the
ステップＳ５１において、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）をラッチする。アドレス情報Ｂは、第２メモリ領域の先頭アドレスを直接的に示す直接アドレスあってもよく、第２メモリ領域の先頭アドレスを相対的に示す相対アドレスであってもよい。
In step S51, the
ステップＳ５２において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンド）を出力する。
In step S52, the
ステップＳ５３Ａにおいて、メモリコントローラ１２０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドに応じて、ＲＹ／ＢＹ＃を“Ｂｕｓｙ”に変更する。
In step S53A, the
ステップＳ５３Ｂにおいて、アドレスデコーダ１４０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドに応じて、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドによって指定されるアドレス情報（例えば、アドレス情報Ａ）をデコードする。アドレス情報Ａは、第１メモリ領域の直接アドレスである。
In step S53B, the
ステップＳ５３Ｃにおいて、メモリコントローラ１２０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドに応じて、Ｅｒａｓｅ ｍｏｄｅをハイレベルにする。
In step S53C, the
Ｅｒａｓｅ ｍｏｄｅは、消去処理が行われているか否かを識別する情報である。Ｅｒａｓｅ ｍｏｄｅがハイレベルである場合に、消去処理が行われており、Ｅｒａｓｅ ｍｏｄｅがロウレベルである場合に、消去処理が行われていない。 Erase mode is information for identifying whether or not an erasure process is being performed. When the erase mode is at the high level, the erasure process is performed, and when the erase mode is at the low level, the erasure process is not performed.
ステップＳ５４において、メモリコントローラ１２０は、消去ストレスを第１メモリ領域に印加する。
In step S54, the
ステップＳ５５において、パンプ＆レギュレータ回路１７０は、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄ−Ｅｒａｓｅコマンドに応じて、メモリセルアレイ３００に供給すべき電圧を生成する。具体的には、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００（図１２では、消去処理が行われるため、基板）に電圧をチャージする。ここで、パンプ＆レギュレータ回路１７０は、書き込み処理（Ｅｒａｓｅ ｍｏｄｅ）を開始してから、読み出し処理（Ｐｏｓｔ Ｌｏａｄ処理）が完了するまで、メモリセルアレイ３００から電圧をディスチャージせずに、メモリセルアレイ３００に電圧が印加された状態を維持する。
In step S55, the pump &
ステップＳ５６において、メモリコントローラ１２０は、Ｅｒａｓｅ ｍｏｄｅについてハイレベルからロウレベルへの立ち下がりの検出に応じて、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅをハイレベルにする。なお、Ｅｒａｓｅ ｍｏｄｅは、ステップＳ５４で消去ストレスの印加が終了した場合に、ハイレベルからロウレベルに変更される。
In step S <b> 56, the
ステップＳ５７Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第２メモリ領域から読み出されたデータをラッチする。 In step S57A, the sub-latch circuit SUBLAT latches the data read from the second memory area in response to the detection of the rising from the low level to the high level for the post load mode.
ステップＳ５７Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S57B, the
ステップＳ５７Ｃにおいて、ＳＲＡＭキャッシュ回路２００は、メインバッファ３５０に格納されたデータを一時的に格納する。
In step S57C, the
ステップＳ５７Ｄにおいて、データラッチ回路２１０は、ＳＲＡＭキャッシュ回路２００に格納されたデータをラッチする。なお、データラッチ回路２１０にラッチされたデータは、出力ピンから出力される。
In step S57D, the
ステップＳ５７Ｅにおいて、コマンドデコーダ１１０には、データラッチ回路２１０にラッチされたデータの出力に応じて、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す読み出しイネーブル（ＲＥ＃）が入力される。
In step S57E, the
ステップＳ５８において、メモリコントローラ１２０は、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅを再び“Ｈｉｇｈ”にする。なお、ステップＳ５６でハイレベルにされたＰｏｓｔ Ｌｏａｄ ｍｏｄｅは、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ロウレベルに変更されている。
In step S58, the
ステップＳ５９Ａにおいて、メモリコントローラ１２０は、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ＲＹ／ＢＹ＃を“Ｒｅａｄｙ”に変更する。
In step S59A, the
ステップＳ５９Ｂにおいて、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）に続くアドレス情報（例えば、アドレス情報Ｂ＋１）をラッチする。
In step S59B, the
ステップＳ６０Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、第２メモリ領域から読み出されたデータをラッチする。 In step S60A, the sub-latch circuit SUBLAT latches the data read from the second memory area.
ステップＳ６０Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S60B, the
（読み出し処理（非自動））
以下において、第１実施形態に係る読み出し処理（非自動）について、図面を参照しながら説明する。図１３は、第１実施形態に係る読み出し処理（非自動）を示すタイミングチャートである。なお、ステップＳ１１０〜ステップＳ１１６までの処理は、ステップＳ１０〜ステップＳ１６までの処理（図１０を参照）と同様であるため、その説明については省略する。
(Reading process (non-automatic))
Hereinafter, read processing (non-automatic) according to the first embodiment will be described with reference to the drawings. FIG. 13 is a timing chart showing a read process (non-automatic) according to the first embodiment. Note that the processing from step S110 to step S116 is the same as the processing from step S10 to step S16 (see FIG. 10), and thus the description thereof is omitted.
図１３に示すように、ステップＳ１１７Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第２メモリ領域から読み出されたデータをラッチする。 As shown in FIG. 13, in step S117A, the sub-latch circuit SUBLAT latches the data read from the second memory area in response to detection of the rising from the low level to the high level for the post load mode.
ステップＳ１１７Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S117B, the
ステップＳ１１７Ｃにおいて、ＳＲＡＭキャッシュ回路２００は、後述するステップＳ１１９で出力されるＰｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドに応じて、メインバッファ３５０に格納されたデータを一時的に格納する。
In step S117C, the
ステップＳ１１７Ｄにおいて、データラッチ回路２１０は、ＳＲＡＭキャッシュ回路２００に格納されたデータをラッチする。なお、データラッチ回路２１０にラッチされたデータは、出力ピンから出力される。
In step S117D, the
ステップＳ１１７Ｅにおいて、コマンドデコーダ１１０には、データラッチ回路２１０にラッチされたデータの出力に応じて、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す読み出しイネーブル（ＲＥ＃）が入力される。
In step S117E, the
ステップＳ１１８において、メモリコントローラ１２０は、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が許可されたことを読み出しイネーブル（ＲＥ＃）によって確認して、Last ａｄｄ ｆｌａｇを一時的にハイレベルにする。
In step S118, the
ステップＳ１１９において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンド）を出力する。詳細には、コマンドデコーダ１１０は、Last ａｄｄ ｆｌａｇがステップＳ１１８でハイレベルとなった後に、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドを出力する。
In step S119, the
ステップＳ１２０において、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドに応じて、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）に続くアドレス情報（例えば、アドレス情報Ｂ＋１）をラッチする。
In step S120, the
ステップＳ１２１において、メモリコントローラ１２０は、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅを再び“Ｈｉｇｈ”にする。なお、ステップＳ１１６でハイレベルにされたＰｏｓｔ Ｌｏａｄ ｍｏｄｅは、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ロウレベルに変更されている。
In step S121, the
ステップＳ１２２Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、第２メモリ領域から読み出されたデータをラッチする。 In step S122A, the sub-latch circuit SUBLAT latches data read from the second memory area.
ステップＳ１２２Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S122B, the
（書き込み処理（非自動））
以下において、第１実施形態に係る書き込み処理（非自動）について、図面を参照しながら説明する。図１４は、第１実施形態に係る書き込み処理（非自動）を示すタイミングチャートである。なお、ステップＳ１３０〜ステップＳ１３６までの処理は、ステップＳ３０〜ステップＳ３６までの処理（図１１を参照）と同様であるため、その説明については省略する。
(Write processing (non-automatic))
Hereinafter, the writing process (non-automatic) according to the first embodiment will be described with reference to the drawings. FIG. 14 is a timing chart showing write processing (non-automatic) according to the first embodiment. Note that the processing from step S130 to step S136 is the same as the processing from step S30 to step S36 (see FIG. 11), and thus the description thereof is omitted.
図１４に示すように、ステップＳ１３７Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第２メモリ領域から読み出されたデータをラッチする。 As shown in FIG. 14, in step S137A, the sub-latch circuit SUBLAT latches the data read from the second memory area in response to detection of the rising from the low level to the high level for the post load mode.
ステップＳ１３７Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S137B, the
ステップＳ１３７Ｃにおいて、ＳＲＡＭキャッシュ回路２００は、メインバッファ３５０に格納されたデータを一時的に格納する。
In step S137C, the
ステップＳ１３７Ｄにおいて、データラッチ回路２１０は、後述するステップＳ１３９で出力されるＰｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドに応じて、ＳＲＡＭキャッシュ回路２００に格納されたデータをラッチする。なお、データラッチ回路２１０にラッチされたデータは、出力ピンから出力される。
In step S137D, the
ステップＳ１３７Ｅにおいて、コマンドデコーダ１１０には、データラッチ回路２１０にラッチされたデータの出力に応じて、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す読み出しイネーブル（ＲＥ＃）が入力される。
In step S137E, the
ステップＳ１３８において、メモリコントローラ１２０は、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、Last ａｄｄ ｆｌａｇを一時的にハイレベルにする。
In step S138, the
ステップＳ１３９において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンド）を出力する。詳細には、コマンドデコーダ１１０は、Last ａｄｄ ｆｌａｇがステップＳ１３８でハイレベルとなった後に、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドを出力する。
In step S139, the
ステップＳ１４０Ａにおいて、メモリコントローラ１２０は、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ＲＹ／ＢＹ＃を“Ｒｅａｄｙ”に変更する。
In step S140A, the
ステップＳ１４０Ｂにおいて、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドに応じて、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）に続くアドレス情報（例えば、アドレス情報Ｂ＋１）をラッチする。
In step S140B, the
ステップＳ１４１において、メモリコントローラ１２０は、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅを再び“Ｈｉｇｈ”にする。なお、ステップＳ１３６でハイレベルにされたＰｏｓｔ Ｌｏａｄ ｍｏｄｅは、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ロウレベルに変更されている。
In step S141, the
ステップＳ１４２Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、第２メモリ領域から読み出されたデータをラッチする。 In step S142A, the sub-latch circuit SUBLAT latches data read from the second memory area.
ステップＳ１４２Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S142B, the
（消去処理（非自動））
以下において、第１実施形態に係る消去処理（非自動）について、図面を参照しながら説明する。図１５は、第１実施形態に係る消去処理（非自動）を示すタイミングチャートである。なお、ステップＳ１５０〜ステップＳ１５６までの処理は、ステップＳ５０〜ステップＳ５６までの処理（図１２を参照）と同様であるため、その説明については省略する。
(Erase processing (non-automatic))
Hereinafter, the erasing process (non-automatic) according to the first embodiment will be described with reference to the drawings. FIG. 15 is a timing chart showing an erasing process (non-automatic) according to the first embodiment. Since the processing from step S150 to step S156 is the same as the processing from step S50 to step S56 (see FIG. 12), the description thereof is omitted.
図１５に示すように、ステップＳ１５７Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第２メモリ領域から読み出されたデータをラッチする。 As shown in FIG. 15, in step S157A, the sub-latch circuit SUBLAT latches the data read from the second memory area in response to detection of the rising from the low level to the high level for the post load mode.
ステップＳ１５７Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S157B, the
ステップＳ１５７Ｃにおいて、ＳＲＡＭキャッシュ回路２００は、メインバッファ３５０に格納されたデータを一時的に格納する。
In step S157C, the
ステップＳ１５７Ｄにおいて、データラッチ回路２１０は、後述するステップＳ１５９で出力されるＰｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドに応じて、ＳＲＡＭキャッシュ回路２００に格納されたデータをラッチする。なお、データラッチ回路２１０にラッチされたデータは、出力ピンから出力される。
In step S157D, the
ステップＳ１５７Ｅにおいて、コマンドデコーダ１１０には、データラッチ回路２１０にラッチされたデータの出力に応じて、ＳＲＡＭキャッシュ回路２００からデータを出力する処理が禁止されていることを示す読み出しイネーブル（ＲＥ＃）が入力される。
In step S157E, the
ステップＳ１５８において、メモリコントローラ１２０は、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、Last ａｄｄ ｆｌａｇを一時的にハイレベルにする。
In step S158, the
ステップＳ１５９において、コマンドデコーダ１１０は、コマンドのデコード結果（ここでは、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンド）を出力する。詳細には、コマンドデコーダ１１０は、Last ａｄｄ ｆｌａｇがステップＳ１５８でハイレベルとなった後に、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドを出力する。
In step S159, the
ステップＳ１６０Ａにおいて、メモリコントローラ１２０は、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ＲＹ／ＢＹ＃を“Ｒｅａｄｙ”に変更する。
In step S160A, the
ステップＳ１６０Ｂにおいて、アドレスラッチ回路１６０は、Ｐｏｓｔ−Ｌｏａｄ−Ｉｎｃｒｅｍｅｎｔコマンドに応じて、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって指定されるアドレス情報（例えば、アドレス情報Ｂ）に続くアドレス情報（例えば、アドレス情報Ｂ＋１）をラッチする。
In step S160B, the
ステップＳ１６１において、メモリコントローラ１２０は、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅを再び“Ｈｉｇｈ”にする。なお、ステップＳ１５６でハイレベルにされたＰｏｓｔ Ｌｏａｄ ｍｏｄｅは、メインバッファ３５０に格納されたデータがＳＲＡＭキャッシュ回路２００に一時的に格納されたことに応じて、ロウレベルに変更されている。
In step S <b> 161, the
ステップＳ１６２Ａにおいて、サブラッチ回路ＳＵＢＬＡＴは、第２メモリ領域から読み出されたデータをラッチする。 In step S162A, the sub-latch circuit SUBLAT latches the data read from the second memory area.
ステップＳ１６２Ｂにおいて、メインバッファ３５０は、サブラッチ回路ＳＵＢＬＡＴにラッチされたデータを一時的に格納する。
In step S162B, the
（作用及び効果）
第１実施形態では、Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンド又はＮｏｎ−Ａｕｔｏ−Ｐｏｓｔ−Ｌｏａｄコマンドに含まれる第１部分及び第３部分によって、第１メモリ領域に対する処理に続けて、第２メモリ領域に格納されたデータを読み出すべきか否かを判定することができる。
(Function and effect)
In the first embodiment, the first part and the third part included in the Auto-Post-Load command or the Non-Auto-Post-Load command are stored in the second memory area following the processing for the first memory area. It is possible to determine whether or not to read the data.
第１実施形態では、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって、第２メモリ領域のアドレス情報がアドレスラッチ回路１６０にラッチされる。従って、第１メモリ領域に対する処理に続けて読み出すべきデータを容易に指定することができる。
In the first embodiment, the address information in the second memory area is latched in the
第１実施形態では、Ｐｏｓｔ Ｌｏａｄ ｍｏｄｅにおいて、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００から電圧をディスチャージせずに、第１メモリ領域に対する処理で電圧を立ち上げた状態を維持する。従って、パンプ＆レギュレータ回路１７０の立ち上がり時間を削減することができ、第２メモリ領域に格納されたデータの読み出しが高速化され、さらに、パンプ＆レギュレータ回路１７０の立ち上がり時の消費電力も削減される。
In the first embodiment, in the post load mode, the pump &
なお、第２メモリ領域に対する処理が常に「読み出し処理」であり、第１メモリ領域に対する処理が「読み出し処理」であるため、第１メモリ領域及び第２メモリ領域について、同一のパンプ回路を用いることができることは言うまでもない。 Since the process for the second memory area is always “read process” and the process for the first memory area is “read process”, the same pump circuit is used for the first memory area and the second memory area. Needless to say, you can.
詳細には、図１６の上段に示すように、従来例では、第１メモリ領域に対する処理に必要な電圧（第１処理電圧）がメモリセルアレイ３００に印加され、第１メモリ領域に対する処理が行われた後に、メモリセルアレイ３００から電圧がディスチャージされる。続いて、第２メモリ領域に対する処理を行うために、第２メモリ領域に対する処理に必要な電圧（第２処理電圧）がメモリセルアレイ３００に再印加される。例えば、第１メモリ領域に対する処理に必要な電圧を印加するパンプ回路とは異なるパンプ回路によって、第２メモリ領域に対する処理に必要な電圧が印加される。
Specifically, as shown in the upper part of FIG. 16, in the conventional example, a voltage (first processing voltage) necessary for processing on the first memory region is applied to the
これに対して、図１６の下段に示すように、第１実施形態では、第１メモリ領域に対する処理に必要な電圧（第１処理電圧）がメモリセルアレイ３００に印加され、第１メモリ領域に対する処理が行われた後に、メモリセルアレイ３００から電圧がディスチャージされずに、第１メモリ領域に対する処理で電圧を立ち上げた状態（活性化状態）が維持される。従って、第２メモリ領域に対する処理を行うためには、メモリセルアレイ３００に印加される電圧を第２メモリ領域に対する処理に必要な電圧（第２処理電圧）に落とせばよい。ここでは、第１メモリ領域に対する処理に必要な電圧を印加するパンプ回路と同じパンプ回路によって、第２メモリ領域に対する処理に必要な電圧が印加される。
On the other hand, as shown in the lower part of FIG. 16, in the first embodiment, a voltage (first processing voltage) necessary for processing on the first memory region is applied to the
図１６から明らかなように、第１実施形態では、パンプ＆レギュレータ回路１７０の立ち上がり時間を削減することができ、第２メモリ領域に格納されたデータの読み出しが高速化され、さらに、パンプ＆レギュレータ回路１７０の立ち上がり時の消費電力も削減される。
As is clear from FIG. 16, in the first embodiment, the rise time of the pump &
［変更例１］
以下において、第１実施形態の変更例１について説明する。以下においては、第１実施形態との相違点について主として説明する。
[Modification 1]
Hereinafter, Modification Example 1 of the first embodiment will be described. In the following, differences from the first embodiment will be mainly described.
具体的には、第１実施形態では、メモリコントローラ１２０は、第１メモリ領域に格納されたデータを出力ピンから出力する処理の開始に応じて、第２メモリ領域に格納されたデータを第２サブラッチ回路に読み出す処理（Ｐｏｓｔ Ｌａｏｄ ｍｏｄｅ）を開始する（図１０に示すステップＳ１６を参照）。
Specifically, in the first embodiment, the
これに対して、変更例１では、図１７に示すように、ステップＳ１６において、メモリコントローラ１２０は、第１メモリ領域に格納されたデータを第１サブラッチ回路から出力する処理の完了に応じて、第２メモリ領域に格納されたデータを第２サブラッチ回路に読み出す処理（Ｐｏｓｔ Ｌａｏｄ ｍｏｄｅ）を開始する。
On the other hand, in the first modification, as shown in FIG. 17, in step S16, the
なお、変更例１において、第１サブラッチ回路は、第２サブラッチ回路と同じであってもよく、第２サブラッチ回路と異なっていてもよい。 In the first modification, the first sub-latch circuit may be the same as the second sub-latch circuit or may be different from the second sub-latch circuit.
［変更例２］
以下において、第１実施形態の変更例２について説明する。以下においては、第１実施形態との相違点について主として説明する。
[Modification 2]
Hereinafter, Modification Example 2 of the first embodiment will be described. In the following, differences from the first embodiment will be mainly described.
具体的には、第１実施形態では、サブラット領域３４０には、サブラッチ回路及びサブラッチ回路スイッチが設けられる。これに対して、変更例２では、サブラット領域３４０には、サブラッチ回路及びサブラッチ回路スイッチに加えて、メインデータ線スイッチが設けられる。 Specifically, in the first embodiment, the sub-rat region 340 is provided with a sub-latch circuit and a sub-latch circuit switch. On the other hand, in the modified example 2, a main data line switch is provided in the sub rat region 340 in addition to the sub latch circuit and the sub latch circuit switch.
メインデータ線スイッチは、上述したサブラット領域３４０に設けられており、互いに隣接する１対のメモリセルエリア３２０に設けられた１対のメインデータ線ＭＤＬを接続する。 The main data line switch is provided in the sub-rat region 340 described above, and connects a pair of main data lines MDL provided in a pair of memory cell areas 320 adjacent to each other.
（不揮発性半導体記憶装置の概略構成）
以下において、変更例２に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図１８は、変更例２に係る不揮発性半導体記憶装置１００の概略構成を示す図である。なお、図１８では、図１と同様の構成について、同様の符号を付していることに留意すべきである。
(Schematic configuration of nonvolatile semiconductor memory device)
Hereinafter, a nonvolatile semiconductor memory device according to
図１８に示すように、不揮発性半導体記憶装置１００は、図１に示す構成に加えて、メインデータ線スイッチコントローラ６００を有する。
As shown in FIG. 18, the nonvolatile
メインデータ線スイッチコントローラ６００は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００に設けられるメインデータ線スイッチ（図１８では不図示）を制御する。具体的には、メインデータ線スイッチコントローラ６００は、メモリコントローラ１２０、アドレスデコーダ１４０及びアドレスラッチ回路１６０に接続される。また、メインデータ線スイッチコントローラ６００は、メモリセルアレイ３００に設けられるビット線と対応するメインデータ線スイッチと接続される。
The main data
メインデータ線スイッチコントローラ６００は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。或いは、メインデータ線スイッチコントローラ６００は、アドレスラッチ回路１６０にラッチされたアドレスに基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、メインデータ線スイッチコントローラ６００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するメインデータ線スイッチを制御する。
The main data
なお、メインデータ線スイッチコントローラ６００の詳細については後述する（図２０を参照）。
Details of the main data
（メモリセルアレイの構成）
以下において、変更例２に係るメモリセルアレイの構成について、図面を参照しながら説明する。図１９は、変更例２に係るメモリセルアレイ３００の構成を示す図である。なお、図１９では、図２と同様の構成について、同様の符号を付していることに留意すべきである。
(Configuration of memory cell array)
Hereinafter, the configuration of the memory cell array according to
図１９に示すように、サブラット領域３４０は、サブラッチ回路ＳＵＢＬＡＴに加えて、メインデータ線スイッチＴＳＬを有する。 As shown in FIG. 19, the sub-rat region 340 includes a main data line switch TSL in addition to the sub-latch circuit SUBLAT.
メインデータ線スイッチＴＳＬは、互いに隣接する１対のメモリセルエリア３２０に設けられた１対のメインデータ線ＭＤＬを電気的に接続するか否かを切り替える。メインデータ線スイッチＴＳＬは、メモリセルエリア３２０に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有することが好ましい。 The main data line switch TSL switches whether or not to electrically connect a pair of main data lines MDL provided in a pair of memory cell areas 320 adjacent to each other. The main data line switch TSL preferably has a transistor structure formed according to the same design rule as that of the memory cell provided in the memory cell area 320.
（メインデータ線スイッチコントローラ）
以下において、変更例２に係るメインデータ線スイッチコントローラの構成について、図面を参照しながら説明する。図２０は、変更例２に係るメインデータ線スイッチコントローラ６００の構成を示す回路図である。
(Main data line switch controller)
Hereinafter, the configuration of the main data line switch controller according to the second modification will be described with reference to the drawings. FIG. 20 is a circuit diagram showing a configuration of a main data
図２０に示すように、メインデータ線スイッチコントローラ６００は、プリデコード回路６１０と、レベルシフタ６２０と、駆動回路６３０とを有する。
As shown in FIG. 20, the main data
プリデコード回路６１０の入力は、メモリコントローラ１２０の出力（或いは、アドレスデコーダ１４０の出力）に接続される。プリデコード回路６１０の出力は、レベルシフタ６２０及び駆動回路６３０の入力に接続される。具体的には、プリデコード回路６１０には、エリア選択信号１、エリア選択信号２などが入力される。プリデコード回路６１０は、メインデータ線スイッチコントローラ６００が選択されている場合に、ハイレベルの信号を出力する。なお、プリデコード回路６１０は、駆動回路６３０に対して、ＳＥＬＢ＿Ｎ信号を出力する。
The input of the
なお、エリア選択信号１及びエリア選択信号２は、上述したアドレス信号（Ａ０−ｎ）のうち、ロウアドレスのデコード結果を示す信号である。
The
レベルシフタ６２０の入力は、プリデコード回路６１０の出力に接続される。レベルシフタ６２０の出力は、駆動回路６３０に接続される。具体的には、レベルシフタ６２０は、プリデコード回路６１０から入力された信号のレベルを変更するとともに、信号の反転結果をＧＷＬＮ信号として出力する。
The input of the
駆動回路６３０は、メインデータ線スイッチＴＳＬを駆動する回路である。駆動回路６３０は、駆動電源（以下、ＧＴＳＬ）とグラウンド（以下、ＶＳＳ）との間において直列に接続された２つのトランジスタを有する。ＧＴＳＬ側のトランジスタのゲートには、レベルシフタ６２０の出力が接続される。すなわち、ＧＴＳＬ側のトランジスタのゲートは、ＧＷＬＮ信号によって制御される。ＶＳＳ側のトランジスタのゲートには、プリデコード回路６１０の出力が接続される。すなわち、ＶＳＳ側のトランジスタのゲートは、ＳＥＬＢ＿Ｎ信号によって制御される。２つのトランジスタの間の接続点は、メインデータ線スイッチＴＳＬのゲートに接続される。
The
［変更例３］
以下において、第１実施形態の変更例３について説明する。以下においては、第２実施形態との相違点について主として説明する。
[Modification 3]
Hereinafter,
具体的には、変更例３では、パターン１〜パターン５を例に挙げて、データを連続的に読み出すタイミングについて、図２１〜図２５を参照しながら説明する。
Specifically, in the third modification, the
パターン１〜パターン５の共通構成は、以下に示す通りである。具体的には、不揮発性半導体記憶装置１００は、４つのメモリセルエリア（メモリセルエリア＃０〜メモリセルエリア＃３）と、３つのサブラッチ回路（ＳＵＢＬＡＴ＃１〜ＳＵＢＬＡＴ＃３）と、１つのメインバッファとを有する。また、不揮発性半導体記憶装置１００は、１つのＳＲＡＭキャッシュ回路或いは２つのＳＲＡＭキャッシュ回路を有する。
A common configuration of the
なお、メモリセルエリア＃０〜メモリセルエリア＃３は、メインバッファ側から順に並んでいる。ＳＵＢＬＡＴ＃１は、メモリセルエリア＃０とメモリセルエリア＃１との間に設けられており、メモリセルエリア＃１から読み出されたデータをラッチする。ＳＵＢＬＡＴ＃２は、メモリセルエリア＃１とメモリセルエリア＃２との間に設けられており、メモリセルエリア＃２から読み出されたデータを一時的にラッチする。ＳＵＢＬＡＴ＃３は、メモリセルエリア＃２とメモリセルエリア＃３との間に設けられており、メモリセルエリア＃３から読み出されたデータを一時的にラッチする。
Memory
なお、変更例３では、ＳＵＢＬＡＴ＃１〜ＳＵＢＬＡＴ＃３の記憶容量が２ｋＢであるケースについて例示する。
In the third modification, a case where the storage capacity of
図２１〜図２５では、メモリセルエリアからデータを読み出す動作については、“Ｃｅｌｌ ＲＥＡＤ”で表されている。メインバッファ又はサブラッチ回路からデータを読み出す動作については、“Latch ＲＥＡＤ”で表されている。ＳＲＡＭキャッシュ回路からデータを読み出す動作については、“ＳＲＡＭ ＲＥＡＤ”で表されている。 In FIG. 21 to FIG. 25, the operation of reading data from the memory cell area is represented by “Cell READ”. The operation of reading data from the main buffer or sub-latch circuit is represented by “Latch READ”. The operation of reading data from the SRAM cache circuit is represented by “SRAM READ”.
（パターン１）
以下において、パターン１について、図２１を参照しながら説明する。図２１に示すように、不揮発性半導体記憶装置１００は、２つのＳＲＡＭキャッシュ回路を有する。
(Pattern 1)
Hereinafter, the
パターン１では、メモリセルエリア＃０に格納されたデータＤ０がメインバッファに読み出されるときに、メモリセルエリア＃１〜メモリセルエリア＃３に格納されたデータＤ１〜データＤ３が、それぞれ、ＳＵＢＬＡＴ＃１〜ＳＵＢＬＡＴ＃３に読み出される。
In
具体的には、時刻Ｔ１において、メモリセルエリア＃０に格納されたデータＤ０がメインバッファに読み出される。同時に、メモリセルエリア＃１〜メモリセルエリア＃３に格納されたデータＤ１〜データＤ３が、それぞれ、ＳＵＢＬＡＴ＃１〜ＳＵＢＬＡＴ＃３に読み出される。
Specifically, at time T 1, data D 0 stored in the memory
時刻Ｔ２において、メインバッファに一時的に格納されたデータＤ０がＳＲＡＭキャッシュ回路（Ａ）に読み出される。 At time T 2, data D 0 that is temporarily stored in the main buffer is read out to the SRAM cache circuit (A).
時刻Ｔ３において、ＳＲＡＭキャッシュ回路（Ａ）に一時的に格納されたデータＤ０が出力ピン（ＤＱ）から出力される。同時に、ＳＵＢＬＡＴ＃１にラッチされたデータＤ１がＳＲＡＭキャッシュ回路（Ｂ）に読み出される。 At time T 3, SRAM cache circuit (A) to be temporarily stored data D 0 is output from the output pins (DQ). At the same time, SUBLAT # data D 1 latched in the 1 is read to the SRAM cache circuit (B).
なお、時刻Ｔ４〜時刻Ｔ６において、同様の動作が繰り返される。 Incidentally, at time T 4 ~ time T 6, the same operation is repeated.
（パターン２）
以下において、パターン２について、図２２を参照しながら説明する。図２２に示すように、不揮発性半導体記憶装置１００は、２つのＳＲＡＭキャッシュ回路を有する。
(Pattern 2)
Hereinafter, the
パターン２では、メインバッファ或いはサブラッチ回路からＳＲＡＭキャッシュ回路にデータが読み出されるときに、メモリセルエリアに格納されたデータがサブラッチ回路に読み出される。
In the
具体的には、時刻Ｔ１において、メモリセルエリア＃０に格納されたデータＤ０がメインバッファに読み出される。
Specifically, at time T 1, data D 0 stored in the memory
時刻Ｔ２において、メインバッファに一時的に格納されたデータＤ０がＳＲＡＭキャッシュ回路（Ａ）に読み出される。同時に、メモリセルエリア＃１に格納されたデータＤ１がＳＵＢＬＡＴ＃３に読み出される。
At time T 2, data D 0 that is temporarily stored in the main buffer is read out to the SRAM cache circuit (A). At the same time, the data D 1 stored in the memory
時刻Ｔ３において、ＳＲＡＭキャッシュ回路（Ａ）に一時的に格納されたデータＤ０が出力ピン（ＤＱ）から出力される。同時に、ＳＵＢＬＡＴ＃１にラッチされたデータＤ１がＳＲＡＭキャッシュ回路（Ｂ）に読み出される。また、メモリセルエリア＃２に格納されたデータＤ２がＳＵＢＬＡＴ＃２に読み出される。
At time T 3, SRAM cache circuit (A) to be temporarily stored data D 0 is output from the output pins (DQ). At the same time, SUBLAT # data D 1 latched in the 1 is read to the SRAM cache circuit (B). The data D 2 stored in the memory
なお、時刻Ｔ４〜時刻Ｔ６において、同様の動作が繰り返される。 Incidentally, at time T 4 ~ time T 6, the same operation is repeated.
（パターン３）
以下において、パターン３について、図２３を参照しながら説明する。図２３に示すように、不揮発性半導体記憶装置１００は、２つのＳＲＡＭキャッシュ回路を有する。
(Pattern 3)
Hereinafter, the
パターン３では、ＳＲＡＭキャッシュ回路に格納されたデータが出力ピン（ＤＱ）から出力されるときに、メモリセルエリアに格納されたデータがサブラッチ回路に読み出される。
In
具体的には、時刻Ｔ１において、メモリセルエリア＃０に格納されたデータＤ０がメインバッファに読み出される。
Specifically, at time T 1, data D 0 stored in the memory
時刻Ｔ２において、メインバッファに一時的に格納されたデータＤ０がＳＲＡＭキャッシュ回路（Ａ）に読み出される。 At time T 2, data D 0 that is temporarily stored in the main buffer is read out to the SRAM cache circuit (A).
時刻Ｔ３において、ＳＲＡＭキャッシュ回路（Ａ）に一時的に格納されたデータＤ０が出力ピン（ＤＱ）から出力される。同時に、メモリセルエリア＃１に格納されたデータＤ１がＳＵＢＬＡＴ＃１に読み出される。
At time T 3, SRAM cache circuit (A) to be temporarily stored data D 0 is output from the output pins (DQ). At the same time, the data D 1 stored in the memory
なお、時刻Ｔ４〜時刻Ｔ９において、同様の動作が繰り返される。 Incidentally, at time T 4 ~ time T 9, the same operation is repeated.
（パターン４）
以下において、パターン４について、図２４を参照しながら説明する。図２４に示すように、不揮発性半導体記憶装置１００は、１つのＳＲＡＭキャッシュ回路を有する。
(Pattern 4)
Hereinafter, the pattern 4 will be described with reference to FIG. As shown in FIG. 24, the nonvolatile
パターン４では、パターン３と同様に、ＳＲＡＭキャッシュ回路に格納されたデータが出力ピン（ＤＱ）から出力されるときに、メモリセルエリアに格納されたデータがサブラッチ回路に読み出される。なお、パターン４はパターン３と同様であるため、パターン４の説明については省略する。
In the pattern 4, similarly to the
（パターン５）
以下において、パターン５について、図２５を参照しながら説明する。図２４に示すように、不揮発性半導体記憶装置１００は、２つのＳＲＡＭキャッシュ回路を有する。但し、１つのＳＲＡＭキャッシュ回路の容量は、メインバッファ或いはサブラッチ回路の容量の半分である。
(Pattern 5)
Hereinafter, the pattern 5 will be described with reference to FIG. As shown in FIG. 24, the nonvolatile
具体的には、時刻Ｔ１において、メモリセルエリア＃０に格納されたデータＤ０がメインバッファに読み出される。
Specifically, at time T 1, data D 0 stored in the memory
時刻Ｔ２において、メインバッファに一時的に格納されたデータＤ０がデータＤ０１及びデータＤ０２に分割される。また、メインバッファに一時的に格納されたデータＤ０１がＳＲＡＭキャッシュ回路（Ａ）に読み出される。 At time T 2, data D 0 that is temporarily stored in the main buffer is divided into data D 01 and the data D 02. Further, the data D 01 temporarily stored in the main buffer is read out to the SRAM cache circuit (A).
時刻Ｔ３において、ＳＲＡＭキャッシュ回路（Ａ）に一時的に格納されたデータＤ０１が出力ピン（ＤＱ）から出力される。同時に、メインバッファに一時的に格納されたデータＤ０２がＳＲＡＭキャッシュ回路（Ｂ）に読み出される。また、メモリセルエリア＃１に格納されたデータＤ１がＳＵＢＬＡＴ＃１に読み出される。
At time T 3, SRAM cache circuit data D 01 that is temporarily stored in (A) is output from the output pins (DQ). At the same time, the data D02 temporarily stored in the main buffer is read out to the SRAM cache circuit (B). Further, the data D 1 stored in the memory
時刻Ｔ４において、ＳＲＡＭキャッシュ回路（Ｂ）に一時的に格納されたデータＤ０２が出力ピン（ＤＱ）から出力される。同時に、ＳＵＢＬＡＴ＃１に一時的に格納されたデータＤ１がデータＤ１１及びデータＤ１２に分割される。また、ＳＵＢＬＡＴ＃１に一時的に格納されたデータＤ１１がＳＲＡＭキャッシュ回路（Ａ）に読み出される。
At time T 4, SRAM cache circuit (B) temporarily stored data D 02 is output from the output pins (DQ). At the same time, the data D 1 temporarily stored in
なお、時刻Ｔ５〜時刻Ｔ１０において、同様の動作が繰り返される。 The same operation is repeated from time T 5 to time T 10 .
［その他の実施形態］
本発明は上述した実施形態によって説明したが、この開示の一部をなす論述及び図面は、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
[Other Embodiments]
Although the present invention has been described with reference to the above-described embodiments, it should not be understood that the descriptions and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
上述した実施形態では、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって第２メモリ領域のアドレス情報がアドレスラッチ回路１６０にラッチされる。或いは、Ｐｏｓｔ−Ｌｏａｄ−Ｐｒｅｓｅｔコマンドによって第２メモリ領域のアドレス情報がページバッファ回路１９０に格納される。しかしながら、実施形態は、これに限定されるものではない。例えば、第２メモリ領域のアドレス情報は、予め配線されたロジックによって特定されてもよい。
In the above-described embodiment, the address information in the second memory area is latched in the
１００…不揮発性半導体記憶装置、１１０…コマンドデコーダ、１２０…メモリコントローラ、１３０…コマンドジェネレータ、１４０…アドレスデコーダ、１５０…センスアンプコントローラ、１６０…アドレスラッチ回路、１７０…パンプ＆レギュレータ回路、１８０…判定回路、１９０…ページバッファ回路、２００…ＳＲＡＭキャッシュ回路、２１０…データラッチ回路、２２０…Ｉ／Ｏバッファ、３００…メモリセルアレイ、３１０…メモリプレーン、３２０…メモリセルエリア、３３０…ロウデコーダ、３４０…サブラット領域、３５０…メインバッファ、３６０…入出力パッド、４００…ビット線スイッチコントローラ、４１０…ＡＮＤ回路、４２０…ＯＲ回路、４３０…インバータ、４４０…レベルシフタ、４５０〜４８０…駆動回路、５００…サブラッチ回路コントローラ、５１０…プリデコード回路、５２０…レベルシフタ、５３０…制御信号生成回路
５４０…駆動回路、５５０…駆動回路、６００…メインデータ線スイッチコントローラ、６１０…プリデコード回路、６２０…レベルシフタ、６３０…駆動回路
DESCRIPTION OF
Claims (17)
前記第１メモリ領域に対する処理の実行を指示する特定コマンドに応じて、前記第１メモリ領域に対する処理が行われる場合に、前記第１メモリ領域に対する処理に続けて、前記第２メモリ領域に格納されたデータを読み出すように構成された制御部を備え、
前記特定コマンドは、前記第１メモリ領域に対する処理に続けて、前記第２メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含むことを特徴とする不揮発性半導体記憶装置。 A non-volatile semiconductor memory device having a memory area including at least a first memory area and a second memory area,
When processing for the first memory area is performed in response to a specific command instructing execution of processing for the first memory area, the processing is stored in the second memory area following the processing for the first memory area. A control unit configured to read out the read data,
The non-volatile semiconductor memory device, wherein the specific command includes identification information for identifying that data stored in the second memory area should be read following the processing for the first memory area.
前記制御部は、前記特定コマンドに応じて、前記第２メモリ領域の先頭アドレスによって、前記第２メモリ領域を特定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 A storage unit configured to store a start address of the second memory area;
2. The nonvolatile semiconductor memory device according to claim 1, wherein the control unit specifies the second memory area based on a start address of the second memory area in accordance with the specifying command.
前記制御部は、前記特定コマンドに応じて、前記第１メモリ領域からの相対アドレスによって、前記第２メモリ領域を特定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 A storage unit configured to store a relative address from the first memory area;
2. The nonvolatile semiconductor memory device according to claim 1, wherein the control unit specifies the second memory area based on a relative address from the first memory area in accordance with the specifying command.
前記制御部は、前記特定コマンドに応じて、前記特定領域に格納されるデータによって、前記第２メモリ領域を特定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 A storage unit configured to store an address of a specific area included in the first memory area;
The non-volatile semiconductor storage device according to claim 1, wherein the control unit specifies the second memory area based on data stored in the specific area in accordance with the specific command.
前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを読み出す処理であり、
前記制御部は、前記第１メモリ領域に格納されたデータを前記第１サブラッチ回路に読み出す処理の開始に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 The memory area includes a first sub-latch circuit corresponding to the first memory area and a second sub-latch circuit corresponding to the second memory area,
The process for the first memory area is a process for reading data stored in the first memory area,
The control unit performs a process of reading the data stored in the second memory area to the second sub-latch circuit in response to the start of the process of reading the data stored in the first memory area to the first sub-latch circuit. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is started.
前記メモリ領域は、前記第２メモリ領域と対応する第２サブラッチ回路を有しており、
前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを読み出す処理であり、
前記制御部は、前記第１メモリ領域に格納されたデータを前記揮発性メモリ領域に読み出す処理の開始に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 A volatile memory area for temporarily storing data read from the memory area;
The memory area has a second sub-latch circuit corresponding to the second memory area,
The process for the first memory area is a process for reading data stored in the first memory area,
The control unit reads the data stored in the second memory area to the second sub-latch circuit in response to the start of the process of reading the data stored in the first memory area into the volatile memory area. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is started.
前記メモリ領域は、前記第２メモリ領域と対応する第２サブラッチ回路を有しており、
前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを読み出す処理であり、
前記制御部は、前記第１メモリ領域に格納されたデータを前記出力ピンに出力する処理の開始に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 An output pin for outputting data read from the memory area to the outside of the nonvolatile semiconductor memory device;
The memory area has a second sub-latch circuit corresponding to the second memory area,
The process for the first memory area is a process for reading data stored in the first memory area,
The control unit starts a process of reading the data stored in the second memory area to the second sub-latch circuit in response to the start of the process of outputting the data stored in the first memory area to the output pin. The nonvolatile semiconductor memory device according to claim 1.
前記第１メモリ領域に対する処理は、前記第１メモリ領域に格納されたデータを前記第１サブラッチ回路に読み出す処理であり、
前記制御部は、前記第１メモリ領域に格納されたデータを前記第１サブラッチ回路に読み出す処理の完了に応じて、前記第２メモリ領域に格納されたデータを前記第２サブラッチ回路に読み出す処理を開始することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 The memory area includes a first sub-latch circuit corresponding to the first memory area and a second sub-latch circuit corresponding to the second memory area,
The process for the first memory area is a process for reading data stored in the first memory area to the first sub-latch circuit,
The control unit performs a process of reading data stored in the second memory area to the second sub-latch circuit upon completion of a process of reading data stored in the first memory area to the first sub-latch circuit. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is started.
前記レギュレータ回路は、前記第１メモリ領域に対する処理を開始してから、前記第２メモリ領域に格納されたデータを読み出す処理が完了するまで、前記メモリ領域から電圧をディスチャージせずに、前記メモリ領域に電圧がチャージされた状態を維持することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 A regulator circuit configured to charge the memory region with a voltage;
The regulator circuit does not discharge the voltage from the memory area until the process of reading the data stored in the second memory area is completed after starting the process on the first memory area. The nonvolatile semiconductor memory device according to claim 1, wherein a state in which a voltage is charged is maintained.
前記パンプ回路は、前記第１メモリ領域に対する処理を開始してから、前記第２メモリ領域に格納されたデータを読み出す処理が完了するまで、活性化状態を維持することを特徴とする請求項１に記載の不揮発性半導体記憶装置。 Further comprising a step-up or step-down pump circuit configured to charge the memory region with a voltage;
2. The pump circuit according to claim 1, wherein the pump circuit maintains an activated state from the start of the process on the first memory area until the process of reading the data stored in the second memory area is completed. The non-volatile semiconductor memory device described in 1.
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