JP5512698B2 - Display panel, liquid crystal display device, and driving method - Google Patents

Display panel, liquid crystal display device, and driving method Download PDF

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Description

本発明は、液晶を用いて画像を表示する表示パネルに関する。また、そのような表示パネルを備えた液晶表示装置に関する。   The present invention relates to a display panel that displays an image using liquid crystal. The present invention also relates to a liquid crystal display device including such a display panel.

従来、画像を表示するための画像表示装置は、ＣＲＴ（陰極線管）などのインパルス型の画像表示装置と、液晶表示装置などのホールド型の画像表示装置に大別される。   2. Description of the Related Art Conventionally, an image display device for displaying an image is roughly classified into an impulse-type image display device such as a CRT (cathode ray tube) and a hold-type image display device such as a liquid crystal display device.

インパルス型の画像表示装置においては、画像が表示される点灯期間と、画像が表示されない消灯期間が交互に繰り返されるのに対し、ホールド型の画像表示装置においては、通常、消灯期間が設けられていない。   In an impulse-type image display device, a lighting period in which an image is displayed and a light-out period in which no image is displayed are alternately repeated, whereas in a hold-type image display device, a light-out period is usually provided. Absent.

そのため、ホールド型の画像表示装置は、インパルス型の画像表示装置に比べて、動画ボケが発生し易いという性質がある。   For this reason, the hold-type image display device has a property that moving-image blur is likely to occur compared to the impulse-type image display device.

その理由としては、ホールド型の表示装置においては、あるフレームが表示されてから次のフレームが表示されるまで、物体がその位置に留まって表示されるが、観察者の視線は、物体が留まって表示されている期間であってもその物体を追尾しようと画面上を移動するため、動く物体の輪郭がぼけているように認識されてしまうことが挙げられる。   The reason is that in a hold-type display device, an object stays at that position until a next frame is displayed after a frame is displayed, but the observer's line of sight remains Even during the displayed period, the object moves on the screen in order to track the object, so that the outline of the moving object is recognized as blurred.

特許文献１には、１フレーム期間を２つのサブフレームに分割し、前半サブフレームと後半サブフレームとに対し、それぞれ、階調レベルの異なった画像信号を供給する画像表示装置が開示されている。特許文献１に記載された技術によれば、前半サブフレームにおける画像の輝度と、後半サブフレームにおける画像の輝度とを異ならせることによって、上記の動画ボケの現象を抑制することができる。   Patent Document 1 discloses an image display apparatus that divides one frame period into two subframes and supplies image signals having different gradation levels to the first half subframe and the second half subframe, respectively. . According to the technique described in Patent Document 1, the above-mentioned moving image blurring phenomenon can be suppressed by making the luminance of the image in the first half subframe different from the luminance of the image in the second half subframe.

日本国公開特許公報「特開２００５−１７３５７３（２００５年６月３０日公開）」Japanese Patent Publication “JP 2005-173573 (published on June 30, 2005)”

しかしながら、特許文献１に記載された技術は、入力画像信号を一旦記憶しておくためのフレームメモリを必要とするため、製造コストが増大するという問題を有している。また、フレームの表示ごとに上記フレームメモリにアクセスする必要があるため、消費電力が増大するという問題を有している。   However, the technique described in Patent Document 1 has a problem that the manufacturing cost increases because a frame memory for temporarily storing the input image signal is required. Further, since it is necessary to access the frame memory every time a frame is displayed, there is a problem that power consumption increases.

本発明は上記の問題に鑑みてなされたものであり、その目的は、製造コスト、および、消費電力の増大を抑止しつつ、上記の動画ボケの現象を抑制することのできる表示パネルを実現することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to realize a display panel capable of suppressing the above-mentioned motion blur phenomenon while suppressing an increase in manufacturing cost and power consumption. There is.

上記の問題を解決するために、本発明に係る表示パネルは、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、前記トランジスタのドレインに接続された画素電極と、一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、液晶を介して前記画素電極に対向する対向電極と、前記対向電極に接続された対向電極用配線と、前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、を備えた表示パネルであって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する補助容量ドライバを備えており、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長い、ことを特徴としている。   In order to solve the above problems, a display panel according to the present invention includes a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and an arbitrary gate among the plurality of gate bus lines. A transistor having a gate connected to a bus line; a source connected to an arbitrary source bus line of the plurality of source bus lines; a pixel electrode connected to a drain of the transistor; A capacitor connected in parallel to the electrode to the drain of the transistor and the other end connected to an arbitrary auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines, and connected to one end of each of the plurality of source bus lines A source driver for supplying a source signal to the arbitrary source bus line, and the plurality of gate bus lines. A gate driver for sequentially supplying a conduction signal for conducting the transistor to the arbitrary gate bus line, a counter electrode facing the pixel electrode via liquid crystal, and the counter A display panel comprising: a counter electrode wiring connected to an electrode; and a counter electrode driver for supplying a common potential to the counter electrode wiring, wherein the gate driver is connected to the arbitrary gate bus line. In one scanning period from when the continuity signal is supplied to when the next continuity signal is supplied, at least the first voltage level and the arbitrary auxiliary capacitance bus line are synchronized with the continuity signal. An auxiliary capacitance driver for supplying a rectangular voltage signal having a second voltage level different from the first voltage level, and is provided during the one scanning period. Te period the rectangular voltage signal is said first voltage level, and, the second period is a voltage level, respectively, longer than the response time of the liquid crystal is characterized in that.

液晶表示装置のようなホールド型の表示装置においては、あるフレームが表示されてから次のフレームが表示されるまで、物体がその位置に留まって表示されるが、観察者の視線は、物体が留まって表示されている期間であってもその物体を追尾しようと画面上を移動するため、当該動く物体の輪郭がぼけているように認識されてしまうという動画ボケの現象が発生する。   In a hold-type display device such as a liquid crystal display device, an object stays at that position until a next frame is displayed after a frame is displayed. Even during a period in which the object is displayed, the moving object moves on the screen to track the object, so that a moving image blur phenomenon occurs in which the outline of the moving object is recognized as blurred.

本発明に係る表示パネルは、上記のように、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、前記トランジスタのドレインに接続された画素電極と、一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、液晶層を介して前記画素電極に対向する対向電極と、前記対向電極に接続された対向電極用配線と、前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、を備えた表示パネルであって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する補助容量ドライバを備えているため、上記任意のゲートバスラインに上記導通信号が供給されてから次の上記導通信号が供給されるまでの１走査期間において、上記任意のゲートバスラインに上記トランジスタを介して接続された上記画素電極に対し、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルを印加することができる。   As described above, the display panel according to the present invention is connected to a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and an arbitrary gate bus line among the plurality of gate bus lines. And a pixel electrode connected to a drain of the transistor, one end of which is in parallel with the pixel electrode. A capacitor connected to the drain of the transistor and having the other end connected to an arbitrary auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines and one end of each of the plurality of source bus lines; A source driver for supplying a source signal to a source bus line of each of the plurality of gate bus lines; A gate driver connected to the end and sequentially supplying a conduction signal for conducting the transistor to the arbitrary gate bus line; a counter electrode facing the pixel electrode through a liquid crystal layer; and a counter electrode A display panel comprising: a connected counter electrode wiring; and a counter electrode driver that supplies a common potential to the counter electrode wiring, wherein the gate driver is connected to the arbitrary gate bus line. In one scanning period from when the conduction signal is supplied to when the next conduction signal is supplied, the first voltage level and the first voltage are synchronized with the conduction signal for the arbitrary auxiliary capacitance bus line. Since the storage capacitor driver for supplying a rectangular voltage signal having a second voltage level different from the voltage level is provided, the conduction to the arbitrary gate bus line is provided. In one scanning period from when the signal is supplied to when the next conduction signal is supplied, the first voltage level and the pixel voltage connected to the arbitrary gate bus line via the transistor are A second voltage level different from the first voltage level can be applied.

また、本発明に係る表示パネルにおいては、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長い。ここで、前記液晶の応答時間とは、前記液晶に電界が印加されてから液晶の配向が変化するまでに要する時間のことであり、一般的に1ms以上を要する。   In the display panel according to the present invention, in the one scanning period, the period in which the rectangular voltage signal is at the first voltage level and the period in which the voltage signal is at the second voltage level are respectively Longer than response time of liquid crystal. Here, the response time of the liquid crystal is a time required for the alignment of the liquid crystal to change after an electric field is applied to the liquid crystal, and generally requires 1 ms or more.

したがって、上記の構成によれば、上記１走査期間において、上記画素電極が形成された画素領域における画像の輝度を２値に変化させることができる。   Therefore, according to the above configuration, the luminance of the image in the pixel region in which the pixel electrode is formed can be changed to binary in the one scanning period.

これによって、上記動画ボケの現象を抑制することができるという効果を奏する。   This produces an effect that the phenomenon of moving image blur can be suppressed.

また、本発明に係る表示パネルが備えている上記補助容量ドライバは、前記導通信号に同期して、上記第１の電圧レベルおよび上記第２の電圧レベルからなる矩形状の電圧信号を供給することができる。したがって、上記矩形状の電圧信号の電圧レベルは、上記導通信号供給されてから一定の時間が経過した後に変化する。   The auxiliary capacitor driver provided in the display panel according to the present invention supplies a rectangular voltage signal composed of the first voltage level and the second voltage level in synchronization with the conduction signal. Can do. Therefore, the voltage level of the rectangular voltage signal changes after a certain time has elapsed since the conduction signal was supplied.

したがって、前記導通信号に同期せずに上記電圧信号を供給する場合と異なり、画面上の全ての画素領域の各々において、映像データが更新されてから、一定の時間が経過した後に明暗の切り替えを行うことができる。   Therefore, unlike the case where the voltage signal is supplied without being synchronized with the conduction signal, the light / dark switching is performed after a certain time has elapsed since the video data was updated in each of all the pixel regions on the screen. It can be carried out.

また、本発明に係る上記の表示パネルにおいては、画像信号を一旦記憶しておくためのフレームメモリを用いることなく、上記動画ボケを抑制することができる。したがって、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、製造コストを削減することができるという効果を奏する。また、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、消費電力を削減することができるという効果を奏する。   In the display panel according to the present invention, the moving image blur can be suppressed without using a frame memory for temporarily storing an image signal. Therefore, the manufacturing cost can be reduced as compared with the conventional configuration using the frame memory for temporarily storing the image signal. In addition, there is an effect that power consumption can be reduced as compared with a conventional configuration using a frame memory for temporarily storing image signals.

また、本発明に係る駆動方法は、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、前記トランジスタのドレインに接続された画素電極と、一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、液晶を介して前記画素電極に対向する対向電極と、前記対向電極に接続された対向電極用配線と、前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、を備えた表示パネルを駆動する駆動方法であって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する電圧信号供給工程を含んでおり、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長い、ことを特徴としている。   The driving method according to the present invention includes a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and a gate connected to an arbitrary gate bus line among the plurality of gate bus lines. A transistor connected to an arbitrary source bus line of the plurality of source bus lines, a pixel electrode connected to the drain of the transistor, and one end of the transistor in parallel with the pixel electrode A capacitor connected to the drain and the other end connected to any one of the plurality of auxiliary capacitance bus lines and to one end of each of the plurality of source bus lines, and the arbitrary source bus A source driver that supplies a source signal to the line and connected to one end of each of the plurality of gate bus lines A gate driver that sequentially supplies a conduction signal for conducting the transistor to the arbitrary gate bus line, a counter electrode facing the pixel electrode via liquid crystal, and a counter connected to the counter electrode A driving method for driving a display panel including an electrode wiring and a counter electrode driver that supplies a common potential to the counter electrode wiring, wherein the gate driver is connected to the arbitrary gate bus line. In one scanning period from when the conduction signal is supplied to when the next conduction signal is supplied, at least the first voltage level and the first voltage level are synchronized with the conduction signal for the arbitrary auxiliary capacitance bus line. Including a voltage signal supply step of supplying a rectangular voltage signal having a second voltage level different from the voltage level of one, and in the one scanning period, Period serial rectangular voltage signal is said first voltage level, and, the second period is a voltage level, respectively, longer than the response time of the liquid crystal is characterized in that.

上記の方法によれば、本発明に係る上記表示パネルと同様の効果を奏する。   According to said method, there exists an effect similar to the said display panel which concerns on this invention.

以上のように、本発明に係る表示パネルは、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、前記トランジスタのドレインに接続された画素電極と、一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、液晶を介して前記画素電極に対向する対向電極と、前記対向電極に接続された対向電極用配線と、前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、を備えた表示パネルであって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する補助容量ドライバを備えている。また、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長い。   As described above, the display panel according to the present invention is connected to a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and an arbitrary gate bus line among the plurality of gate bus lines. And a pixel electrode connected to a drain of the transistor, one end of which is in parallel with the pixel electrode. A capacitor connected to the drain of the transistor and having the other end connected to an arbitrary auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines and one end of each of the plurality of source bus lines; A source driver for supplying a source signal to a source bus line of each of the plurality of gate bus lines; A gate driver connected to the end and sequentially supplying a conduction signal for conducting the transistor to the arbitrary gate bus line; a counter electrode facing the pixel electrode through a liquid crystal; and a connection to the counter electrode And a counter electrode driver that supplies a common potential to the counter electrode wiring, wherein the gate driver is connected to the arbitrary gate bus line. In one scanning period from when the signal is supplied to when the next conduction signal is supplied, at least the first voltage level and the first voltage are synchronized with the conduction signal for the arbitrary auxiliary capacitance bus line. A storage capacitor driver is provided for supplying a rectangular voltage signal having a second voltage level different from the voltage level. Further, in the one scanning period, a period in which the rectangular voltage signal is at the first voltage level and a period in which the rectangular voltage signal is at the second voltage level are longer than the response time of the liquid crystal.

したがって、本発明に係る上記の表示パネルにおいては、画像信号を一旦記憶しておくためのフレームメモリを用いることなく、上記動画ボケを抑制することができる。したがって、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、製造コストを削減することができる。また、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、消費電力を削減することができる。   Therefore, in the display panel according to the present invention, the moving image blur can be suppressed without using a frame memory for temporarily storing an image signal. Therefore, the manufacturing cost can be reduced as compared with the conventional configuration using the frame memory for temporarily storing the image signal. Further, power consumption can be reduced as compared with a conventional configuration using a frame memory for temporarily storing image signals.

本発明の第１の実施形態に係る表示パネルの構成を示すブロック図である。It is a block diagram which shows the structure of the display panel which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る表示パネルの画素領域の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a pixel region of the display panel according to the first embodiment of the present invention. 本発明の第１の実施形態に係る表示パネルの第１の動作例を説明するためのものであって、（ａ）は、高階調に対応するソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。BRIEF DESCRIPTION OF THE DRAWINGS It is for demonstrating the 1st example of operation | movement of the display panel which concerns on the 1st Embodiment of this invention, (a) is a timing chart which shows the waveform of the source signal corresponding to a high gradation, ( b) is a timing chart showing the waveform of the gate signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing chart showing the waveform of the auxiliary capacitance signal. It is. 本発明の第１の実施形態に係る表示パネルの第１の動作例を説明するためのものであって、（ａ）は、低階調に対応するソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。BRIEF DESCRIPTION OF THE DRAWINGS It is for demonstrating the 1st operation example of the display panel which concerns on the 1st Embodiment of this invention, Comprising: (a) is a timing chart which shows the waveform of the source signal corresponding to a low gradation, (B) is a timing chart showing the waveform of the gate signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing showing the waveform of the auxiliary capacitance signal. It is a chart. 本発明の第１の実施形態に係る表示パネルの第２の動作例を説明するためのものであって、（ａ）は、高階調に対応するソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 7 is a timing chart showing a waveform of a source signal corresponding to high gradation, for explaining a second operation example of the display panel according to the first embodiment of the present invention; b) is a timing chart showing the waveform of the gate signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing chart showing the waveform of the auxiliary capacitance signal. It is. 本発明の第１の実施形態に係る表示パネルの第２の動作例を説明するためのものであって、（ａ）は、低階調に対応するソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 2 is a timing chart showing a waveform of a source signal corresponding to a low gradation, for explaining a second operation example of the display panel according to the first embodiment of the present invention; (B) is a timing chart showing the waveform of the gate signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing showing the waveform of the auxiliary capacitance signal. It is a chart. 本発明の第１の実施形態に係る表示パネルの第３の動作例を説明するためのものであって、（ａ）は、高階調に対応するソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 9 is a timing chart showing a waveform of a source signal corresponding to a high gradation, for explaining a third operation example of the display panel according to the first embodiment of the present invention; b) is a timing chart showing the waveform of the gate signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing chart showing the waveform of the auxiliary capacitance signal. It is. 本発明の第１の実施形態に係る表示パネルの第３の動作例を説明するためのものであって、（ａ）は、低階調に対応するソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 9 is a timing chart showing a waveform of a source signal corresponding to a low gradation, for explaining a third operation example of the display panel according to the first embodiment of the present invention; (B) is a timing chart showing the waveform of the gate signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing showing the waveform of the auxiliary capacitance signal. It is a chart. 本発明の第１の実施形態に係る表示パネルの第４の動作例を説明するためのものであって、（ａ）は、ソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 4 is a diagram for explaining a fourth operation example of the display panel according to the first embodiment of the present invention, in which (a) is a timing chart showing a waveform of a source signal, and (b) is a gate. 2 is a timing chart showing the waveform of a signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing chart showing the waveform of the auxiliary capacitance signal. 本発明の第１の実施形態に係る表示パネルの第５の動作例を説明するためのものであって、（ａ）は、ソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 6 is a diagram for explaining a fifth operation example of the display panel according to the first embodiment of the present invention, in which (a) is a timing chart showing a waveform of a source signal, and (b) is a gate. 2 is a timing chart showing the waveform of a signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing chart showing the waveform of the auxiliary capacitance signal. 本発明の第１の実施形態に係る表示パネルの第６の動作例を説明するためのものであって、（ａ）は、ソース信号の波形を示すタイミングチャートであり、（ｂ）は、ゲート信号の波形を示すタイミングチャートであり、（ｃ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｄ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 9 is a diagram for explaining a sixth operation example of the display panel according to the first embodiment of the present invention, in which (a) is a timing chart showing a waveform of a source signal, and (b) is a gate. 2 is a timing chart showing the waveform of a signal, (c) is a timing chart showing the common potential and the potential of the pixel electrode, and (d) is a timing chart showing the waveform of the auxiliary capacitance signal. 本発明の第１の実施形態に係る表示パネルの動作例を説明するためのものであって、（ａ）は、ゲート信号の波形を示すタイミングチャートであり、（ｂ）は、補助容量信号の波形の一例を示すタイミングチャートであり、（ｃ）は、補助容量信号の波形の他の例を示すタイミングチャートである。FIG. 2 is a diagram for explaining an operation example of the display panel according to the first embodiment of the present invention, where (a) is a timing chart showing a waveform of a gate signal, and (b) is an auxiliary capacitance signal. It is a timing chart which shows an example of a waveform, (c) is a timing chart which shows the other example of the waveform of an auxiliary capacity signal. 本発明の第１の実施形態に係る表示パネルの第７の動作例を説明するためのものであって、（ａ）は、ゲート信号の波形を示すタイミングチャートであり、（ｂ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 9 is a diagram for explaining a seventh operation example of the display panel according to the first embodiment of the present invention, wherein (a) is a timing chart showing a waveform of a gate signal, and (b) is an auxiliary diagram. It is a timing chart which shows the waveform of a capacity signal. 本発明の第１の実施形態に係る表示パネルの動作例を説明するためのものであって、（ａ）は、ゲート信号の波形を示すタイミングチャートであり、（ｂ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｃ）は、あるデューティ比を有する補助容量信号の波形を示すタイミングチャートである。FIG. 2 is a diagram for explaining an operation example of the display panel according to the first embodiment of the present invention, wherein (a) is a timing chart showing a waveform of a gate signal, (b) is a common potential, and FIG. 4 is a timing chart showing the potential of the pixel electrode, and FIG. 4C is a timing chart showing the waveform of the auxiliary capacitance signal having a certain duty ratio. 本発明の第１の実施形態に係る表示パネルの動作例を説明するためのものであって、（ａ）は、ゲート信号の波形を示すタイミングチャートであり、（ｂ）は、共通電位、および、画素電極の電位を示すタイミングチャートであり、（ｃ）は、他のデューティ比を有する補助容量信号の波形を示すタイミングチャートである。FIG. 2 is a diagram for explaining an operation example of the display panel according to the first embodiment of the present invention, wherein (a) is a timing chart showing a waveform of a gate signal, (b) is a common potential, and FIG. 4 is a timing chart showing the potential of the pixel electrode, and FIG. 4C is a timing chart showing waveforms of auxiliary capacitance signals having other duty ratios. 本発明の第１の実施形態に係る表示パネルの効果を説明するためのものであって、デューティ比と輝度との関係を表すグラフである。It is a graph for demonstrating the effect of the display panel which concerns on the 1st Embodiment of this invention, Comprising: The relationship between a duty ratio and a brightness | luminance is represented. 本発明の第１の実施形態に係る表示パネルの効果を説明するためのものであって、デューティ比と視認性との関係を表すグラフである。It is for demonstrating the effect of the display panel which concerns on the 1st Embodiment of this invention, Comprising: It is a graph showing the relationship between a duty ratio and visibility. 本発明の第１の実施形態に係る表示パネルの動作例を説明するためのものであって、（ａ）は、ゲート信号の波形を示すタイミングチャートであり、（ｂ）は、共通電位、および、画素電極の電位の一例を示すタイミングチャートであり、（ｃ）は、補助容量信号の波形の一例を示すタイミングチャートであり、（ｄ）は、共通電位、および、画素電極の電位の他の例を示すタイミングチャートであり、（ｅ）は、補助容量信号の波形の他の例を示すタイミングチャートである。FIG. 2 is a diagram for explaining an operation example of the display panel according to the first embodiment of the present invention, wherein (a) is a timing chart showing a waveform of a gate signal, (b) is a common potential, and FIG. 4C is a timing chart showing an example of the potential of the pixel electrode, FIG. 4C is a timing chart showing an example of the waveform of the auxiliary capacitance signal, and FIG. It is a timing chart which shows an example, (e) is a timing chart which shows the other example of the waveform of an auxiliary capacity signal. 本発明の第１に実施形態に係る表示パネルにおける補助容量ドライバの構成を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of an auxiliary capacitance driver in the display panel according to the first embodiment of the present invention. 本発明の第２の実施形態に係る表示パネルの構成を示すブロック図である。It is a block diagram which shows the structure of the display panel which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る表示パネルの動作例を説明するためのものであって、（ａ）は、ゲート信号の波形を示すタイミングチャートであり、（ｂ）は、補助容量信号の波形を示すタイミングチャートである。FIG. 7 is an explanatory diagram illustrating an operation example of a display panel according to a second embodiment of the present invention, in which (a) is a timing chart showing a waveform of a gate signal, and (b) is an auxiliary capacitance signal. It is a timing chart which shows a waveform. 本発明の第３の実施形態に係る表示パネルの構成を示すブロック図である。It is a block diagram which shows the structure of the display panel which concerns on the 3rd Embodiment of this invention. 第３の実施形態に係る表示パネルにおける表示部の構成を示す回路図である。It is a circuit diagram which shows the structure of the display part in the display panel which concerns on 3rd Embodiment. 本発明の第４の実施形態に係る表示パネルにおける表示部の構成を示す回路図である。It is a circuit diagram which shows the structure of the display part in the display panel which concerns on the 4th Embodiment of this invention. 本発明の第４の実施形態に係る表示パネルの動作例を示す図であって、表示パネルの表示部に印加される極性を示す図である。It is a figure which shows the operation example of the display panel which concerns on the 4th Embodiment of this invention, Comprising: It is a figure which shows the polarity applied to the display part of a display panel.

〔実施形態１〕
本発明の第１の実施形態に係る表示パネルの構成について、図１および図２を参照して説明する。図１は、本実施形態に係る表示パネル１の構成を示すブロック図である。表示パネル１は、アクティブマトリックス型の液晶表示パネルである。Embodiment 1
The configuration of the display panel according to the first embodiment of the present invention will be described with reference to FIG. 1 and FIG. FIG. 1 is a block diagram showing a configuration of a display panel 1 according to the present embodiment. The display panel 1 is an active matrix type liquid crystal display panel.

図１に示すように、表示パネル１は、制御部１１、ソースドライバ１２、ゲートドライバ１３、補助容量ドライバ１４、対向電極ドライバ１５、および、表示部１６を備えている。   As shown in FIG. 1, the display panel 1 includes a control unit 11, a source driver 12, a gate driver 13, an auxiliary capacitance driver 14, a counter electrode driver 15, and a display unit 16.

制御部１１は、ソースドライバ１２を制御する制御信号＃１１ａ、ゲートドライバ１３を制御する制御信号＃１１ｂ、補助容量ドライバ１４を制御する制御信号＃１１ｃ、および、対向電極ドライバ１５を制御する制御信号＃１１ｄを出力する。   The control unit 11 includes a control signal # 11a for controlling the source driver 12, a control signal # 11b for controlling the gate driver 13, a control signal # 11c for controlling the auxiliary capacitor driver 14, and a control signal for controlling the counter electrode driver 15. # 11d is output.

表示部１６には、Ｎ本のゲートバスラインＧＬ1〜ＧＬNとＭ本のソースバスラインＳＬ1〜ＳＬMとが互いに交差するように格子状に形成されている。また、表示部１６には、Ｎ本のゲートバスラインＧＬ1〜ＧＬNにほぼ平行に、Ｎ本の補助容量バスラインＣＳＬ1〜ＣＳＬNが形成されている。また、表示部１６には、対向電極用配線ＣＯＭＬが形成されている。図１に示すように、以下では、ｎ番目のゲートバスラインをゲートバスラインＧＬn、ｍ番目のソースバスラインをソースバスラインＳＬm、ｎ番目の補助容量バスラインを補助容量バスラインＣＳＬnと表すことにする。   In the display unit 16, N gate bus lines GL1 to GLN and M source bus lines SL1 to SLM are formed in a lattice shape so as to intersect each other. In the display unit 16, N auxiliary capacitance bus lines CSL1 to CSLN are formed substantially parallel to the N gate bus lines GL1 to GLN. Further, the display unit 16 is provided with a counter electrode wiring COML. As shown in FIG. 1, hereinafter, the nth gate bus line is represented as a gate bus line GLn, the mth source bus line is represented as a source bus line SLm, and the nth auxiliary capacitance bus line is represented as an auxiliary capacitance bus line CSLn. To.

また、図１に示すように、表示部１６は、ゲートバスラインＧＬn（１≦ｎ≦Ｎ）と、ソースバスラインＳＬm（１≦ｍ≦Ｍ）とによって画定される画素領域Ｐn,mを備えている。   As shown in FIG. 1, the display unit 16 includes a pixel region Pn, m defined by a gate bus line GLn (1 ≦ n ≦ N) and a source bus line SLm (1 ≦ m ≦ M). ing.

図１に示すように、ソースドライバ１２には、Ｍ本のソースバスラインＳＬ1〜ＳＬMの末端が接続されている。ソースドライバ１２は、Ｍ本のソースバスラインＳＬ1〜ＳＬMに対し、それぞれ、ソース信号＃ＳＬ1〜＃ＳＬMを供給する。   As shown in FIG. 1, the source driver 12 is connected to the ends of M source bus lines SL1 to SLM. The source driver 12 supplies source signals # SL1 to #SLM to the M source bus lines SL1 to SLM, respectively.

また、ゲートドライバ１３には、Ｎ本のゲートバスラインＧＬ1〜ＧＬNの末端が接続されている。ゲートドライバ１３は、Ｎ本のゲートバスラインＧＬ1〜ＧＬNに対し、それぞれ、ゲート信号＃ＧＬ1〜＃ＧＬNを供給する。   The gate driver 13 is connected to the ends of N gate bus lines GL1 to GLN. The gate driver 13 supplies gate signals # GL1 to #GLN to the N gate bus lines GL1 to GLN, respectively.

また、補助容量ドライバ１４には、Ｎ本の補助容量バスラインＣＳＬ1〜ＣＳＬNの末端が接続されている。補助容量ドライバ１４は、Ｎ本の補助容量バスラインＣＳＬ1〜ＣＳＬNに対して、それぞれ、補助容量信号＃ＣＳＬ1〜＃ＣＳＬNを供給する。   The auxiliary capacity driver 14 is connected to the terminals of N auxiliary capacity bus lines CSL1 to CSLN. The auxiliary capacitance driver 14 supplies auxiliary capacitance signals # CSL1 to #CSLN to the N auxiliary capacitance bus lines CSL1 to CSLN, respectively.

また、対向電極ドライバ１５には、対向電極用配線ＣＯＭＬの末端が接続されている。対向電極ドライバ１５は、対向電極用配線ＣＯＭＬに対して、共通電位ＶCOMを供給する。   The counter electrode driver 15 is connected to the end of the counter electrode wiring COML. The counter electrode driver 15 supplies a common potential VCOM to the counter electrode wiring COML.

図２は、画素領域Ｐn,mにおける表示パネル１の構成を示す回路図である。図２に示すように、表示パネル１は、画素領域Ｐn,mにおいて、ゲートがゲートバスラインＧＬnに接続され、ソースがソースバスラインＳＬmに接続されたトランジスタＭn,mを備えている。トランジスタＭn,mは、例えば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であるが、本発明は、具体的なトランジスタの種類によって限定されるものではない。また、本実施形態では、トランジスタＭn,mとして、ゲートに印加される電位がハイレベルであるとき導通状態となり、ゲートに印加される電位がローレベルであるとき遮断状態となるようなトランジスタを例にとり説明を行うが本発明はこれに限定されるものではなくゲートに印加される電位がローレベルであるとき導通状態となり、ゲートに印加される電位がハイレベルであるとき遮断状態となるようなトランジスタであっても本発明に適用することができる。   FIG. 2 is a circuit diagram showing a configuration of the display panel 1 in the pixel region Pn, m. As shown in FIG. 2, the display panel 1 includes a transistor Mn, m having a gate connected to the gate bus line GLn and a source connected to the source bus line SLm in the pixel region Pn, m. The transistor Mn, m is, for example, a thin film transistor (TFT), but the present invention is not limited to a specific type of transistor. In this embodiment, the transistor Mn, m is an example of a transistor that is in a conductive state when the potential applied to the gate is at a high level and is in a cutoff state when the potential applied to the gate is at a low level. However, the present invention is not limited to this. When the potential applied to the gate is low level, the conductive state is established, and when the potential applied to the gate is high level, the conductive state is established. Even a transistor can be applied to the present invention.

また、図２に示すように、トランジスタＭn,mのドレインには、画素電極ＰＥn,mが接続されている。また、表示パネル１は、画素領域Ｐn,mにおいて、画素電極ＰＥn,mに対向して対向電極ＥCOMを備えており、対向電極ＥCOMは、対向電極用配線ＣＯＭＬに接続されている。また、表示パネル１は、画素電極ＰＥn,mと対向電極ＥCOMとの間に、液晶ＬＣを備えており、画素電極ＰＥn,mと対向電極ＥCOMとの間には、画素容量ＣLCが形成されている。   Further, as shown in FIG. 2, the pixel electrode PEn, m is connected to the drain of the transistor Mn, m. Further, the display panel 1 includes a counter electrode ECOM facing the pixel electrode PEn, m in the pixel region Pn, m, and the counter electrode ECOM is connected to the counter electrode wiring COML. Further, the display panel 1 includes a liquid crystal LC between the pixel electrode PEn, m and the counter electrode ECOM, and a pixel capacitor CLC is formed between the pixel electrode PEn, m and the counter electrode ECOM. Yes.

画素電極ＰＥn,mと対向電極ＥCOMとの間には、画素電極ＰＥn,mに蓄積された電荷に応じた電場が誘起され、当該電場の大きさに応じて、液晶ＬＣの配向が決定される。換言すれば、画素電極ＰＥn,mと対向電極ＥCOMとの間の電位差の絶対値に応じて、液晶ＬＣの配向が決定される。また、液晶ＬＣの透過率は、当該配向に応じて決まる。本実施形態においては、上記電位差の絶対値が大きくなるにつれて液晶ＬＣの透過率が大きくなるノーマリーブラックの場合を例にとり説明を行うが、本発明はこれに限定されるものではなく、上記電位差の絶対値が大きくなるにつれて液晶ＬＣの透過率が小さくなるノーマリーホワイトの場合であっても適用することができる。また、液晶ＬＣの透過率がより大きくなると、当該液晶ＬＣを備える画素領域Ｐn,mの輝度はより大きくなる。   An electric field is induced between the pixel electrode PEn, m and the counter electrode ECOM according to the electric charge accumulated in the pixel electrode PEn, m, and the orientation of the liquid crystal LC is determined according to the magnitude of the electric field. . In other words, the orientation of the liquid crystal LC is determined according to the absolute value of the potential difference between the pixel electrode PEn, m and the counter electrode ECOM. Further, the transmittance of the liquid crystal LC is determined according to the alignment. In the present embodiment, the case of normally black in which the transmittance of the liquid crystal LC increases as the absolute value of the potential difference increases will be described as an example, but the present invention is not limited to this, and the potential difference is not limited to this. The present invention can be applied even in the case of normally white in which the transmittance of the liquid crystal LC becomes smaller as the absolute value of becomes larger. Further, when the transmittance of the liquid crystal LC is further increased, the luminance of the pixel region Pn, m including the liquid crystal LC is further increased.

また、トランジスタＭn,mのドレインには、画素電極ＰＥn,mと並列に、第１の補助容量電極ＣＥ1n,mが接続されている。また、画素領域Ｐn,mは、第１の補助容量電極ＣＥ1n,mに対向して、補助容量バスラインＣＳＬnに接続された第２の補助容量電極ＣＥ2n,mを備えており、第１の補助容量電極ＣＥ1n,mと第２の補助容量電極ＣＥ2n,mとの間には、画素容量ＣLCと並列に、補助容量ＣCSが形成されている。換言すれは、第１の補助容量電極ＣＥ1n,m、および、第２の補助容量電極ＣＥ2n,mは、補助容量ＣCSを有するキャパシタＣn,mを構成している。   The drain of the transistor Mn, m is connected with the first auxiliary capacitance electrode CE1n, m in parallel with the pixel electrode PEn, m. The pixel region Pn, m includes a second auxiliary capacitance electrode CE2n, m connected to the auxiliary capacitance bus line CSLn so as to face the first auxiliary capacitance electrode CE1n, m. An auxiliary capacitance CCS is formed in parallel with the pixel capacitance CLC between the capacitance electrode CE1n, m and the second auxiliary capacitance electrode CE2n, m. In other words, the first auxiliary capacitance electrode CE1n, m and the second auxiliary capacitance electrode CE2n, m constitute a capacitor Cn, m having an auxiliary capacitance CCS.

（表示パネル１の動作例１）
以下では、図３の（ａ）〜（ｄ）、および、図４の（ａ）〜（ｄ）を参照して、本実施形態に係る表示パネル１の動作の第１の例について説明する。(Operation example 1 of display panel 1)
Below, with reference to (a)-(d) of FIG. 3, and (a)-(d) of FIG. 4, the 1st example of operation | movement of the display panel 1 which concerns on this embodiment is demonstrated.

まず、図３の（ａ）〜（ｄ）を参照して、ソースドライバ１２が、ソースバスラインＳＬmに対して、高階調に対応するソース信号＃ＳＬmを供給する場合について説明する。   First, the case where the source driver 12 supplies the source signal #SLm corresponding to the high gradation to the source bus line SLm will be described with reference to FIGS.

図３の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートである。   FIG. 3A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm.

図３の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートである。   FIG. 3B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn.

図３の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 3C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図３の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。図３の（ｄ）に示すように、補助容量信号＃ＣＳＬnは、連続する２つの垂直走査期間Ｔvを１周期として、電位ＶCS1、および、電位ＶCS2を交互にとる信号である。より具体的には、図３の（ｄ）に示すように、補助容量信号＃ＣＳＬnは、１垂直走査期間Ｔvにおける期間Ｔ1において電位ＶCS1をとり、期間Ｔ2において電位ＶCS2をとる。また、補助容量信号＃ＣＳＬnは、それに引き続く垂直走査期間Ｔvにおける期間Ｔ3において電位ＶCS2をとり、期間Ｔ4において電位ＶCS1をとる。なお、図３の（ｄ）に示すように、電位ＶCS1、および、電位ＶCS2の具体的な値は、ＶCS1＜ＶCS2を満たすものとする。   FIG. 3D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn. As shown in FIG. 3D, the auxiliary capacitance signal #CSLn is a signal that alternately takes the potential VCS1 and the potential VCS2 with two consecutive vertical scanning periods Tv as one cycle. More specifically, as shown in FIG. 3D, the storage capacitor signal #CSLn takes the potential VCS1 in the period T1 in one vertical scanning period Tv and takes the potential VCS2 in the period T2. Further, the auxiliary capacitance signal #CSLn takes the potential VCS2 in the subsequent period T3 in the vertical scanning period Tv and takes the potential VCS1 in the period T4. As shown in FIG. 3D, specific values of the potential VCS1 and the potential VCS2 satisfy VCS1 <VCS2.

図３の（ｃ）および（ｄ）に示すように、補助容量信号＃ＣＳＬnが、最も低い電位（電位ＶCS1）であるときであって、ゲート信号＃ＧＬnがハイレベルであるときに、液晶ＬＣへの印加電圧は正極性へと変化し、補助容量信号＃ＣＳＬnが、最も高い電位（電位ＶCS2）であるときであって、ゲート信号＃ＧＬnがハイレベルであるときに、液晶ＬＣへの印加電圧は負極性へと変化する。   As shown in FIGS. 3C and 3D, when the auxiliary capacitance signal #CSLn is at the lowest potential (potential VCS1) and the gate signal #GLn is at the high level, the liquid crystal LC Applied to the liquid crystal LC when the auxiliary capacitance signal #CSLn is at the highest potential (potential VCS2) and the gate signal #GLn is at a high level. The voltage changes to negative polarity.

ここで、液晶ＬＣへの印加電圧とは、画素電極ＰＥn,mに印加される電位ＶPEn,mと対向電極ＥCOMに印加される電位ＶCOMとの電位差のことである（以下同様）。   Here, the voltage applied to the liquid crystal LC is a potential difference between the potential VPEn, m applied to the pixel electrode PEn, m and the potential VCOM applied to the counter electrode ECOM (the same applies hereinafter).

また、本実施形態においては、画素電極ＰＥn,mに印加される電位ＶPEn,mの極性と、画素電極ＰＥn,t（ｔ≠ｍ、１≦ｔ≦Ｍ）に印加される電位ＶPEn,tの極性とが同じ極性である場合について説明を行う。   In this embodiment, the polarity of the potential VPEn, m applied to the pixel electrode PEn, m and the potential VPEn, t applied to the pixel electrode PEn, t (t ≠ m, 1 ≦ t ≦ M) A case where the polarity is the same polarity will be described.

なお、１垂直走査期間Ｔvは、当該期間の開始時点の境界時刻を含むが、当該期間の終了時点の境界時刻を含まないものとして定義されているものとする。すなわち、図３の（ｄ）においては、１垂直走査期間Ｔvは、ｔ2≦ｔ＜ｔ5を満たす時刻ｔの集合、または、ｔ5≦ｔ＜ｔ8を満たす時刻ｔの集合として定義されているものとする（以下同様）。   Note that one vertical scanning period Tv is defined as including the boundary time at the start of the period but not including the boundary time at the end of the period. That is, in FIG. 3D, one vertical scanning period Tv is defined as a set of time t satisfying t2 ≦ t <t5 or a set of time t satisfying t5 ≦ t <t8. (Same below).

以下では、表示パネル１の画素領域Ｐn,mの各部の動作について、説明する。   Hereinafter, the operation of each part of the pixel region Pn, m of the display panel 1 will be described.

まず、図３の（ｂ）に示すように、時刻ｔ1において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になる。トランジスタＭn,mが導通状態になると、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。図３の（ｃ）に示すように、時刻ｔ1から時刻ｔ2までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ1から電位Ｖ2（Ｖ2は正）まで立ち上がる。   First, as shown in FIG. 3B, at time t1, the gate signal #GLn rises from a low level to a high level, and falls to a low level after a predetermined period. During the period when the gate signal #GLn is at the high level, the transistor Mn, m becomes conductive. When the transistor Mn, m becomes conductive, the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. As shown in FIG. 3C, in the period from time t1 to time t2, the potential VPEn, m applied to the pixel electrode PEn, m rises from the potential V1 to the potential V2 (V2 is positive).

続いて、時刻ｔ3において、補助容量信号＃ＣＳＬnが、電位ＶCS1から電位ＶCS2まで立ち上がる。このとき、ゲート信号＃ＧＬnはローレベルであるので、トランジスタＭn,mは、遮断状態である。したがって、画素電極ＰＥn,mに蓄積された電荷と第１の補助容量電極ＣＥ1n,mに蓄積された電荷との和は不変である。一方で、補助容量信号＃ＣＳＬnの値が変化すると、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mの各々に蓄積された電荷は、変化する。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ2から電位Ｖ3へと変化する。ここで、電位Ｖ3の具体的な値は、
Ｖ3＝（ＶCS2−ＶCS1）×ＣCS／ΣＣ＋Ｖ2
によって定まる。また、ΣＣは、トランジスタＭn,mのドレインに互いに並列に接続された容量の総和であり、本実施形態においては、具体的に、ΣＣ＝ＣLC＋ＣCSである。なお、上述のように、ＶCS1＜ＶCS2であるので、電位Ｖ3は、電位Ｖ2よりも大きい。Subsequently, at time t3, the auxiliary capacitance signal #CSLn rises from the potential VCS1 to the potential VCS2. At this time, since the gate signal #GLn is at a low level, the transistor Mn, m is in a cut-off state. Therefore, the sum of the charge accumulated in the pixel electrode PEn, m and the charge accumulated in the first auxiliary capacitance electrode CE1n, m is unchanged. On the other hand, when the value of the auxiliary capacitance signal #CSLn changes, the charges accumulated in the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m change. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V2 to the potential V3. Here, the specific value of the potential V3 is
V3 = (VCS2−VCS1) × CCS / ΣC + V2
It depends on. Also, ΣC is the sum of the capacitances connected in parallel to the drains of the transistors Mn, m. In this embodiment, specifically, ΣC = CLC + CCS. As described above, since VCS1 <VCS2, the potential V3 is higher than the potential V2.

また、図３の（ｃ）に示すように、電位Ｖ3と共通電位ＶCOMとの電位差は、電位Ｖ2と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ3から時刻ｔ4までの期間における液晶ＬＣの透過率は、時刻ｔ2から時刻ｔ3までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ3から時刻ｔ4までの期間における画素領域Ｐn,mの輝度は、時刻ｔ2から時刻ｔ3までの期間における画素領域Ｐn,mの輝度よりも大きい。   Further, as shown in FIG. 3C, the potential difference between the potential V3 and the common potential VCOM is larger than the potential difference between the potential V2 and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from time t3 to time t4 is larger than the transmittance of the liquid crystal LC in the period from time t2 to time t3. That is, the luminance of the pixel region Pn, m in the period from time t3 to time t4 is larger than the luminance of the pixel region Pn, m in the period from time t2 to time t3.

続いて、時刻ｔ4において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になり、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。   Subsequently, at time t4, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. During a period in which the gate signal #GLn is at a high level, the transistor Mn, m is in a conductive state, and the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m.

図３の（ｃ）に示すように、時刻ｔ4から時刻ｔ5までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ3から電位Ｖ4（Ｖ4は負）まで立ち下がる。   As shown in FIG. 3C, in the period from time t4 to time t5, the potential VPEn, m applied to the pixel electrode PEn, m falls from the potential V3 to the potential V4 (V4 is negative).

続いて、時刻ｔ6において、補助容量信号＃ＣＳＬnが、電位ＶCS2から電位ＶCS1まで立ち下がる。このとき、ゲート信号＃ＧＬnはローレベルであるので、トランジスタＭn,mは、遮断状態である。したがって、画素電極ＰＥn,mに蓄積された電荷と第１の補助容量電極ＣＥ1n,mに蓄積された電荷との和は不変である。一方で、補助容量信号＃ＣＳＬnの値が変化すると、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mの各々に蓄積された電荷は、変化する。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ4から電位Ｖ1へと変化する。ここで、電位Ｖ1の具体的な値は、
Ｖ1＝（ＶCS1−ＶCS2）×ＣCS／ΣＣ＋Ｖ4
によって定まる。また、上述のように、ＶCS1＜ＶCS2であるので、電位Ｖ1は、電位Ｖ4よりも小さい。Subsequently, at time t6, the auxiliary capacitance signal #CSLn falls from the potential VCS2 to the potential VCS1. At this time, since the gate signal #GLn is at a low level, the transistor Mn, m is in a cut-off state. Therefore, the sum of the charge accumulated in the pixel electrode PEn, m and the charge accumulated in the first auxiliary capacitance electrode CE1n, m is unchanged. On the other hand, when the value of the auxiliary capacitance signal #CSLn changes, the charges accumulated in the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m change. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V4 to the potential V1. Here, the specific value of the potential V1 is
V1 = (VCS1−VCS2) × CCS / ΣC + V4
It depends on. Further, as described above, since VCS1 <VCS2, the potential V1 is smaller than the potential V4.

また、図３の（ｃ）に示すように、電位Ｖ1と共通電位ＶCOMとの電位差は、電位Ｖ4と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ6から時刻ｔ7までの期間における液晶ＬＣの透過率は、時刻ｔ5から時刻ｔ6までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ6から時刻ｔ7までの期間における画素領域Ｐn,mの輝度は、時刻ｔ5から時刻ｔ6までの期間における画素領域Ｐn,mの輝度よりも大きい。   Further, as shown in FIG. 3C, the potential difference between the potential V1 and the common potential VCOM is larger than the potential difference between the potential V4 and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t6 to the time t7 is larger than the transmittance of the liquid crystal LC in the period from the time t5 to the time t6. That is, the luminance of the pixel region Pn, m in the period from time t6 to time t7 is larger than the luminance of the pixel region Pn, m in the period from time t5 to time t6.

時刻ｔ7以降の動作は、上述した時刻ｔ1以降の動作と同様である。   The operation after time t7 is the same as the operation after time t1 described above.

なお、上記の説明においては、ΣＣ＝ＣLC＋ＣCSとしたが、本発明はこれによって限定されるものではない。例えば、トランジスタＭn,mのドレインと、ゲートバスラインＧＬnとの間に、容量（寄生容量）Ｃgdが存在し、トランジスタＭn,mのドレインと、ソースバスラインＳＬmとの間に、容量（寄生容量）Ｃsdが存在するような場合には、ΣＣ＝ＣLC＋ＣCS＋Ｃgd＋Ｃsdとなる。また、上記の容量に加えて、液晶容量ＣLCに並列に更に容量Ｃextが存在するような場合には、ΣＣ＝ＣLC＋ＣCS＋Ｃgd＋Ｃsd＋Ｃextとなる。ΣＣについての上記の定義は、以下の説明においても同様である。   In the above description, ΣC = CLC + CCS is used, but the present invention is not limited thereto. For example, a capacitance (parasitic capacitance) Cgd exists between the drain of the transistor Mn, m and the gate bus line GLn, and a capacitance (parasitic capacitance) exists between the drain of the transistor Mn, m and the source bus line SLm. ) When Csd exists, ΣC = CLC + CCS + Cgd + Csd. Further, in addition to the above-described capacitance, when a capacitance Cext further exists in parallel with the liquid crystal capacitance CLC, ΣC = CLC + CCS + Cgd + Csd + Cext. The above definition of ΣC is the same in the following description.

また、実際上は、図３の（ｂ）に示すゲート信号＃ＧＬnがハイレベルである期間は、１垂直走査期間Ｔvに比べて十分に短い。   In practice, the period in which the gate signal #GLn shown in FIG. 3B is at a high level is sufficiently shorter than the one vertical scanning period Tv.

以上のように、本実施形態に係る表示パネル１は、複数のゲートバスラインゲートバスラインＧＬ1〜ＧＬNと、複数のソースバスラインＳＬ1〜ＳＬMと、複数の補助容量バスラインＣＳＬ1〜ＣＳＬNと、前記複数のゲートバスラインのうち任意のゲートバスラインＧＬnに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインＳＬmに接続されたソースとを備えたトランジスタＭn,mと、前記トランジスタのドレインに接続された画素電極ＰＥn,mと、一端（第１の補助容量電極ＣＥ1n,m）が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端（第２の補助容量電極ＣＥ2n,m）が前記複数の補助容量バスラインのうち任意の補助容量バスラインＣＳＬnに接続されたキャパシタＣn,mと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバ１２と、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバ１３と、液晶層（液晶ＬＣ）を介して前記画素電極に対向する対向電極ＥCOMと、前記対向電極に接続された対向電極用配線ＣＯＭＬと、前記対向電極用配線に対して共通電位ＶCOMを供給する対向電極ドライバ１５と、を備えた表示パネルであって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号（ゲート信号＃ＧＬnのハイレベル区間）を供給してから次の前記導通信号を供給するまでの１走査期間（１垂直走査期間Ｔv）において、前記任意の補助容量バスラインＣＳＬnに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベル（すなわち少なくとも電位ＶCS1および電位ＶCS2）からなる矩形状の電圧信号（補助容量信号＃ＣＳＬn）を供給する補助容量ドライバ１４を備えている。また、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間、すなわち、期間Ｔ１、および期間Ｔ2は、それぞれ、前記液晶の応答時間よりも長い。   As described above, the display panel 1 according to the present embodiment includes the plurality of gate bus lines, the gate bus lines GL1 to GLN, the plurality of source bus lines SL1 to SLM, the plurality of auxiliary capacitance bus lines CSL1 to CSLN, A transistor Mn, m comprising a gate connected to an arbitrary gate bus line GLn among a plurality of gate bus lines and a source connected to an arbitrary source bus line SLm among the plurality of source bus lines; The pixel electrode PEn, m connected to the drain of the transistor and one end (first auxiliary capacitance electrode CE1n, m) are connected to the drain of the transistor in parallel with the pixel electrode and the other end (second auxiliary capacitance) A capacitor Cn, m having an electrode CE2n, m) connected to an arbitrary auxiliary capacitance bus line CSLn among the plurality of auxiliary capacitance bus lines, and the plurality of sources A source driver 12 for supplying a source signal to the arbitrary source bus line and connected to one end of each of the plurality of gate bus lines, and a conduction signal for conducting the transistor. A gate driver 13 that sequentially supplies the arbitrary gate bus lines, a counter electrode ECOM that faces the pixel electrode via a liquid crystal layer (liquid crystal LC), and a counter electrode wiring connected to the counter electrode A display panel comprising COML and a common electrode driver 15 for supplying a common potential VCOM to the common electrode wiring, wherein the gate driver transmits the conduction signal (gate to the arbitrary gate bus line). One scanning period (one vertical scanning period) from the supply of the signal #GLn to the supply of the next conduction signal v) For the arbitrary auxiliary capacitance bus line CSLn, at least a first voltage level and a second voltage level different from the first voltage level (that is, at least the potential VCS1 and the potential) in synchronization with the conduction signal. The auxiliary capacitance driver 14 is provided for supplying a rectangular voltage signal (auxiliary capacitance signal #CSLn) composed of VCS2). In the one scanning period, the period in which the rectangular voltage signal is at the first voltage level and the period in which the rectangular voltage signal is at the second voltage level, that is, the period T1 and the period T2, are respectively Longer than response time of liquid crystal.

したがって、表示パネル１は、前記１走査期間において、上記任意のゲートバスラインに上記トランジスタを介して接続された上記画素電極に対し、２値の電圧レベルを印加することができる。すなわち、表示パネル１は、上記１走査期間において、上記画素電極ＰＥn,mが形成された画素領域Ｐn,mにおける画像の輝度を２値に変化させることができる。   Therefore, the display panel 1 can apply a binary voltage level to the pixel electrode connected to the arbitrary gate bus line via the transistor in the one scanning period. That is, the display panel 1 can change the luminance of the image in the pixel region Pn, m in which the pixel electrode PEn, m is formed to binary in the one scanning period.

これによって、上述した動画ボケの現象を抑制することができる。   As a result, the phenomenon of moving image blur described above can be suppressed.

また、本発明に係る表示パネル１が備えている上記補助容量ドライバ１４は、前記導通信号に同期して、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn）を供給することができる。したがって、前記導通信号に同期せずに電圧信号を供給する場合と異なり、画面のどの場所においても、明るい輝度での表示期間と暗い輝度での表示期間の割合をほぼ等しくすることができるので、動画ボケの抑制を効果的に行うことができる。   Further, the auxiliary capacitance driver 14 provided in the display panel 1 according to the present invention can supply the rectangular voltage signal (auxiliary capacitance signal #CSLn) in synchronization with the conduction signal. Therefore, unlike the case where the voltage signal is supplied without being synchronized with the conduction signal, the ratio of the display period in the bright luminance and the display period in the dark luminance can be made almost equal at any place on the screen. It is possible to effectively suppress moving image blur.

また、本発明に係る上記の表示パネル１においては、画像信号を一旦記憶しておくためのフレームメモリを用いることなく、上記動画ボケを抑制することができる。したがって、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、製造コストを削減することができる。また、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、消費電力を削減することができる。   Further, in the display panel 1 according to the present invention, the moving image blur can be suppressed without using a frame memory for temporarily storing an image signal. Therefore, the manufacturing cost can be reduced as compared with the conventional configuration using the frame memory for temporarily storing the image signal. Further, power consumption can be reduced as compared with a conventional configuration using a frame memory for temporarily storing image signals.

また、本動作例においては、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn）は、前記１走査期間の少なくとも１０パーセントの連続した期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の値の電圧レベル（すなわち電位ＶCS1または電位ＶCS2のうち一方の電圧レベル）をとっている。   Further, in this operation example, the rectangular voltage signal (auxiliary capacitance signal #CSLn) is the first voltage level or the second voltage level in the continuous period of at least 10 percent of the one scanning period. The voltage level of one value (that is, the voltage level of one of the potential VCS1 and the potential VCS2) is taken.

したがって、上記動画ボケの現象を効果的に抑制することができる。   Therefore, the moving image blur phenomenon can be effectively suppressed.

また、本動作例においては、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn）は、前記１走査期間（１垂直走査期間Ｔv）の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の電圧レベル（電位ＶCS1）をとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち他の一方の電圧レベル（電位ＶCS2）をとっている。   In this operation example, the rectangular voltage signal (auxiliary capacitance signal #CSLn) has a period of approximately 10% of the one scanning period from the start of the one scanning period (one vertical scanning period Tv). Until one period of the first voltage level or the second voltage level (potential VCS1) is reached and approximately 90% of the one scanning period has elapsed, and then the one scanning period. In the period until the operation ends, the other voltage level (potential VCS2) of the first voltage level or the second voltage level is taken.

一般に明るい輝度と暗い輝度を切り替えて表示する場合、明るい輝度での表示の比率が９０％以上の場合は動画ボケの改善を感じず、９０〜１０％の間で比率が小さくなるほど動画ボケの改善を感じ、１０％程度でほぼ動画ボケが満足に改善されたと感じる。   Generally, when switching between bright luminance and dark luminance, when the ratio of display with bright luminance is 90% or more, improvement in moving image blur is not felt, and as the ratio decreases between 90 and 10%, moving image blur improves. I feel that the motion blur has been improved almost satisfactorily at around 10%.

したがって、上記の構成によれば、上記動画ボケの現象を効果的に抑制することができる。   Therefore, according to the above configuration, the moving image blur phenomenon can be effectively suppressed.

次に、図４の（ａ）〜（ｄ）を参照して、ソースドライバ１２が、ソースバスラインＳＬmに対して、低階調に対応するソース信号＃ＳＬmを供給する場合について説明する。なお、上記の説明と重複する部分については、説明を省略する。   Next, the case where the source driver 12 supplies the source signal #SLm corresponding to the low gradation to the source bus line SLm will be described with reference to FIGS. In addition, description is abbreviate | omitted about the part which overlaps with said description.

図４の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートである。以下では、図４の（ａ）に示すように、導通信号＃ＧＬｎがハイレベルのときであって、補助容量バスライン＃ＣＳＬｎが低レベルであるときのソース信号＃ＳＬｍの電位が、同条件での図３の（ａ）に示された波形の電位よりも低い場合、若しくは、導通信号＃ＧＬｎがハイレベルのときであって、補助容量バスライン＃ＣＳＬｎが高レベルであるときのソース信号＃ＳＬｍの電位が、同条件での図３の（ａ）に示された波形の電位より高い場合について説明する。   FIG. 4A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm. In the following, as shown in FIG. 4A, the potential of the source signal #SLm when the conduction signal #GLn is high and the auxiliary capacitance bus line #CSLn is low is 3 is lower than the potential of the waveform shown in FIG. 3A, or when the conduction signal #GLn is at a high level and the auxiliary capacitance bus line #CSLn is at a high level. A case where the potential of #SLm is higher than the potential of the waveform shown in FIG.

図４の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートであり、図３の（ｂ）と同様の波形である。   FIG. 4B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn, which is the same waveform as FIG. 3B.

図４の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 4C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図４の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートであり、図３の（ｄ）と同様の波形である。   FIG. 4D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn, which is the same waveform as that of FIG.

まず、図４の（ｂ）に示すように、時刻ｔ1において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。図４の（ａ）に示すように、時刻ｔ1から時刻ｔ2までの期間において、ソース信号＃ＳＬmの共通電位ＶCOMに対する相対的な電位が、画素電極ＰＥn,mの電位とほぼ等しいような場合には、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ01のままほとんど変化しない。   First, as shown in FIG. 4B, at time t1, the gate signal #GLn rises from a low level to a high level, and falls to a low level after a certain period. As shown in FIG. 4A, when the relative potential of the source signal #SLm with respect to the common potential VCOM is substantially equal to the potential of the pixel electrode PEn, m in the period from time t1 to time t2. The potential VPEn, m of the pixel electrode PEn, m remains almost unchanged at the potential V01.

続いて、時刻ｔ3において、補助容量信号＃ＣＳＬnが、電位ＶCS1から電位ＶCS2まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ01から電位Ｖ02へと変化する。ここで、電位Ｖ02の具体的な値は、
Ｖ02＝（ＶCS2−ＶCS1）×ＣCS／ΣＣ＋Ｖ01
によって定まる。上述のように、ＶCS1＜ＶCS2であるので、電位Ｖ02は、電位Ｖ01よりも大きい。Subsequently, at time t3, the auxiliary capacitance signal #CSLn rises from the potential VCS1 to the potential VCS2. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V01 to the potential V02. Here, the specific value of the potential V02 is
V02 = (VCS2−VCS1) × CCS / ΣC + V01
It depends on. As described above, since VCS1 <VCS2, the potential V02 is higher than the potential V01.

続いて、時刻ｔ4において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。図４の（ａ）に示すように、時刻ｔ4から時刻ｔ5までの期間において、ソース信号＃ＳＬmの共通電位ＶCOMに対する相対的な電位が、画素電極ＰＥn,mの電位ＶPEn,mとほぼ等しいような場合には、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ02のままほとんど変化しない。   Subsequently, at time t4, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. As shown in FIG. 4A, the relative potential of the source signal #SLm with respect to the common potential VCOM is substantially equal to the potential VPEn, m of the pixel electrode PEn, m during the period from time t4 to time t5. In this case, the potential VPEn, m of the pixel electrode PEn, m remains almost unchanged at the potential V02.

続いて、時刻ｔ6において、補助容量信号＃ＣＳＬnが、電位ＶCS2から電位ＶCS1まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、例えば、電位Ｖ02から電位Ｖ01へと変化する。   Subsequently, at time t6, the auxiliary capacitance signal #CSLn falls from the potential VCS2 to the potential VCS1. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from, for example, the potential V02 to the potential V01.

時刻ｔ7以降の動作は、上述した時刻ｔ1以降の動作と同様である。   The operation after time t7 is the same as the operation after time t1 described above.

図４の（ｃ）に示すように、画素電極ＰＥn,mの電位ＶPEn,mと、共通電位ＶCOMとの電位差の絶対値は、全期間において常にほぼ一定に保たれている。すなわち、低階調に対応するソース信号＃ＳＬmを供給する場合には、図４の（ｄ）のように補助容量信号＃ＣＳＬnの値を変化させる場合であっても、画素領域Ｐn,mが備える液晶ＬＣの透過率をほぼ一定に保つことができる。   As shown in FIG. 4C, the absolute value of the potential difference between the potential VPEn, m of the pixel electrode PEn, m and the common potential VCOM is always kept substantially constant throughout the entire period. That is, when the source signal #SLm corresponding to the low gradation is supplied, even if the value of the auxiliary capacitance signal #CSLn is changed as shown in FIG. The transmittance of the liquid crystal LC provided can be kept substantially constant.

以上のように、本動作例においては、前記１走査期間（１垂直走査期間Ｔv）において、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn）が前記第１の電圧レベルであるときの前記液晶への印加電圧の極性と、前記矩形状の電圧信号が前記第２の電圧レベルであるときの前記液晶への印加電圧の極性とは、互いに異なった極性である。すなわち、補助容量信号＃ＣＳＬnが電位ＶCS1であるときの画素電極ＰＥn,mの電位Ｖ01と対向電極の電位ＶCOMとの差で表される液晶への印加電圧と、補助容量信号＃ＣＳＬnが電位ＶCS2であるときの画素電極ＰＥn,mの電位Ｖ02と対向電極の電位ＶCOMの差で表される液晶への印加電圧とは、互いに反対極性である。   As described above, in this operation example, in the one scanning period (one vertical scanning period Tv), the liquid crystal when the rectangular voltage signal (auxiliary capacitance signal #CSLn) is at the first voltage level. The polarity of the voltage applied to the liquid crystal and the polarity of the voltage applied to the liquid crystal when the rectangular voltage signal is at the second voltage level are different from each other. That is, the voltage applied to the liquid crystal expressed by the difference between the potential V01 of the pixel electrode PEn, m and the potential VCOM of the counter electrode when the auxiliary capacitance signal #CSLn is the potential VCS1, and the auxiliary capacitance signal #CSLn is the potential VCS2. The voltage applied to the liquid crystal expressed by the difference between the potential V02 of the pixel electrode PEn, m and the potential VCOM of the counter electrode is opposite to each other.

上記の構成によれば、前記矩形状の電圧信号が前記第１の電圧レベルであるときであっても、前記矩形状の電圧信号が前記第２の電圧レベルであるときであっても、前記液晶への印加電圧の絶対値を十分に小さくすることができる。   According to the above configuration, even when the rectangular voltage signal is at the first voltage level, even when the rectangular voltage signal is at the second voltage level, The absolute value of the voltage applied to the liquid crystal can be made sufficiently small.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号が前記第１の電圧レベルであるときであっても、前記矩形状の電圧信号が前記第２の電圧レベルであるときであっても、十分に低輝度な黒表示を行うことができる。   Therefore, according to the above configuration, when the rectangular voltage signal is at the first voltage level in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller. Even when the rectangular voltage signal is at the second voltage level, black display with sufficiently low luminance can be performed.

また、本動作例においては、前記第１の電圧レベルと、前記第２の電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、ことが好ましい。すなわち、電位ＶCS1と電位ＶCS2との電位差の絶対値は、液晶の閾値電圧の２倍以下であることが好ましい。   In this operation example, it is preferable that the absolute value of the potential difference between the first voltage level and the second voltage level is not more than twice the threshold voltage of the liquid crystal. That is, the absolute value of the potential difference between the potential VCS1 and the potential VCS2 is preferably not more than twice the threshold voltage of the liquid crystal.

一般に、液晶の配向は、当該液晶に閾値電圧以下の電圧が印加されても、影響を受けない。換言すれば、前記閾値電圧とは、液晶の配向が影響を受け始める電圧のことである（以下同様）。前記閾値電圧は、例えば、上記液晶の透過率が飽和する飽和電圧の１００分の１の電圧であると定義することができる。   In general, the orientation of the liquid crystal is not affected even when a voltage lower than the threshold voltage is applied to the liquid crystal. In other words, the threshold voltage is a voltage at which the alignment of the liquid crystal starts to be affected (the same applies hereinafter). The threshold voltage can be defined as, for example, a voltage that is 1 / 100th of the saturation voltage at which the transmittance of the liquid crystal is saturated.

補助容量信号＃ＣＳＬnの電位が電位ＶCS1である場合における画素電極ＰＥn,mの電位と対向電極の電位ＶCOMとの差で表される液晶への印加電圧と、補助容量信号＃ＣＳＬnの電位が電位ＶCS2である場合における画素電極ＰＥn,mの電位と対向電極の電位ＶCOMとの差で表される液晶への印加電圧との電圧差をΔＶＬＣと表すことにすると、ΔＶＬＣは、
ΔＶＬＣ＝（ＶＣＳ２−ＶＣＳ１）×ＣＣＳ／ΣＣ
を満たす。ここで、ＣＣＳ／ΣＣ＜１であるので、ΔＶＬＣ＜（ＶＣＳ２−ＶＣＳ１）が導かれる。When the potential of the auxiliary capacitance signal #CSLn is the potential VCS1, the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode PEn, m and the potential VCOM of the counter electrode, and the potential of the auxiliary capacitance signal #CSLn are the potential. If the voltage difference between the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode PEn, m and the potential VCOM of the counter electrode in the case of VCS2 is expressed as ΔVLC, ΔVLC is
ΔVLC = (VCS2−VCS1) × CCS / ΣC
Meet. Here, since CCS / ΣC <1, ΔVLC <(VCS2−VCS1) is derived.

また、画素電極ＰＥn,mの電位と対向電極の電位ＶCOMとの差で表される液晶への印加電圧をＶＬＣと現すことにすると、補助容量信号＃ＣＳＬnの電位が電位ＶCS1である場合に、
ＶＬＣ＝−ΔＶＬＣ／２
となるように設定し、補助容量信号＃ＣＳＬnの電位が電位ＶCS2である場合に、
ＶＬＣ＝ΔＶＬＣ／２
と設定することが望ましい。ここで、ΔＶＬＣ／２が前記閾値電圧ＶＬＣｔｈ以下、すなわち、
ΔＶＬＣ／２≦ＶＬＣｔｈ
であれば、補助容量信号＃ＣＳＬnの電位が電位ＶCS1であっても、電位ＶCS2であっても、黒表示を行うことができる。しがたがって、
ＶＣＳ２−ＶＣＳ１≦２×ＶＬＣｔｈ
であれば、補助容量信号＃ＣＳＬnの電位が電位ＶCS1であっても、電位ＶCS2であっても、黒表示を行うことができる。Further, when the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode PEn, m and the potential VCOM of the counter electrode is expressed as VLC, when the potential of the auxiliary capacitance signal #CSLn is the potential VCS1,
VLC = −ΔVLC / 2
When the potential of the auxiliary capacitance signal #CSLn is the potential VCS2,
VLC = ΔVLC / 2
It is desirable to set Here, ΔVLC / 2 is equal to or lower than the threshold voltage VLCth, that is,
ΔVLC / 2 ≦ VLCth
If so, black display can be performed regardless of whether the potential of the auxiliary capacitance signal #CSLn is the potential VCS1 or the potential VCS2. Therefore,
VCS2-VCS1 ≦ 2 × VLCth
If so, black display can be performed regardless of whether the potential of the auxiliary capacitance signal #CSLn is the potential VCS1 or the potential VCS2.

以上のように、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベルであっても、前記第２の電圧レベルであっても、黒表示を行うことができる。   As described above, according to the above configuration, in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, the voltage level of the rectangular voltage signal is the first level. Black display can be performed regardless of the voltage level or the second voltage level.

なお、後述する動作例に対しても、上記の導出方法をほぼ同様に当てはめることができる。   It should be noted that the above derivation method can be applied to the operation example described later in substantially the same manner.

（表示パネル１の動作例２）
以下では、図５の（ａ）〜（ｄ）、および、図６の（ａ）〜（ｄ）を参照して、本実施形態に係る表示パネル１の動作の第２の例について説明する。(Operation example 2 of display panel 1)
Below, with reference to (a)-(d) of FIG. 5, and (a)-(d) of FIG. 6, the 2nd example of operation | movement of the display panel 1 which concerns on this embodiment is demonstrated.

まず、図５の（ａ）〜（ｄ）を参照して、ソースドライバ１２が、ソースバスラインＳＬmに対して、高階調に対応するソース信号＃ＳＬmを供給する場合について説明する。   First, the case where the source driver 12 supplies the source signal #SLm corresponding to the high gradation to the source bus line SLm will be described with reference to FIGS.

図５の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートであり、図３の（ａ）に示すソース信号＃ＳＬmの波形と同様の波形である。   FIG. 5A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm, and has the same waveform as the waveform of the source signal #SLm shown in FIG. is there.

図５の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートである。図５の（ｂ）に示すように、本動作例におけるゲート信号＃ＧＬnの波形は、図３の（ｂ）に示すゲート信号＃ＧＬnの波形と同様であるとして説明を行う。   FIG. 5B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn. As shown in FIG. 5B, the description will be made assuming that the waveform of the gate signal #GLn in this operation example is the same as the waveform of the gate signal #GLn shown in FIG.

図５の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 5C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図５の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。図５の（ｄ）に示すように、本動作例における補助容量信号＃ＣＳＬnは、連続する２つの垂直走査期間Ｔv’を１周期として、電位ＶCS1’、電位ＶCS2’、および、電位ＶCS3’をとる信号である。より具体的には、図５の（ｄ）に示すように、補助容量信号＃ＣＳＬnは、１垂直走査期間Ｔv’における期間Ｔ1’において電位ＶCS2’をとり、期間Ｔ2’において電位ＶCS3’をとる。また、補助容量信号＃ＣＳＬnは、それに引き続く垂直走査期間Ｔv’における期間Ｔ3’において電位ＶCS2’をとり、期間Ｔ4’において電位ＶCS1’をとる。なお、図５の（ｄ）に示すように、電位ＶCS1’、電位ＶCS2’、および、電位ＶCS2’の具体的な値は、ＶCS1’＜ＶCS2’＜ＶCS3’を満たすものとする。   FIG. 5D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn. As shown in FIG. 5 (d), the auxiliary capacitance signal #CSLn in this operation example has the potential VCS1 ′, the potential VCS2 ′, and the potential VCS3 ′ with two consecutive vertical scanning periods Tv ′ as one cycle. It is a signal to take. More specifically, as shown in FIG. 5D, the auxiliary capacitance signal #CSLn takes the potential VCS2 ′ in the period T1 ′ in one vertical scanning period Tv ′ and takes the potential VCS3 ′ in the period T2 ′. . The auxiliary capacitance signal #CSLn takes the potential VCS2 'in the subsequent period T3' in the vertical scanning period Tv 'and takes the potential VCS1' in the period T4 '. As shown in FIG. 5D, specific values of the potential VCS1 ', the potential VCS2', and the potential VCS2 'satisfy VCS1' <VCS2 '<VCS3'.

図５の（ｃ）および（ｄ）に示すように、補助容量信号＃ＣＳＬnが、最も低い電位（電位ＶCS1’）であるときであって、ゲート信号＃ＧＬnがハイレベルであるときに、液晶ＬＣへの印加電圧は正極性へと変化し、補助容量信号＃ＣＳＬnが、最も高い電位（電位ＶCS3’）であるときであって、ゲート信号＃ＧＬnがハイレベルであるときに、液晶ＬＣへの印加電圧は負極性へと変化する。   As shown in FIGS. 5C and 5D, when the auxiliary capacitance signal #CSLn is at the lowest potential (potential VCS1 ′) and the gate signal #GLn is at the high level, the liquid crystal The voltage applied to the LC changes to positive polarity, and when the auxiliary capacitance signal #CSLn is at the highest potential (potential VCS3 ′) and the gate signal #GLn is at the high level, the liquid crystal LC is applied. The applied voltage changes to negative polarity.

以下では、本動作例における表示パネル１の画素領域Ｐn,mの各部の動作について、説明する。   Hereinafter, the operation of each part of the pixel region Pn, m of the display panel 1 in this operation example will be described.

まず、図５の（ｂ）に示すように、時刻ｔ1’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になる。トランジスタＭn,mが導通状態になると、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。図５の（ｃ）に示すように、時刻ｔ1’から時刻ｔ2’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ1’から電位Ｖ2’（Ｖ2’は正）まで立ち上がる。   First, as shown in FIG. 5B, at time t1 ', the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period of time. During the period when the gate signal #GLn is at the high level, the transistor Mn, m becomes conductive. When the transistor Mn, m becomes conductive, the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. As shown in FIG. 5C, the potential VPEn, m applied to the pixel electrode PEn, m from the potential V1 ′ to the potential V2 ′ (V2 ′ is positive) during the period from the time t1 ′ to the time t2 ′. ) Stand up.

また、時刻ｔ2’において、補助容量信号＃ＣＳＬnが、電位ＶCS1’から電位ＶCS2’まで立ち上がる。このとき、ゲート信号＃ＧＬnはローレベルであるので、トランジスタＭn,mは、遮断状態である。したがって、画素電極ＰＥn,mに蓄積された電荷と第１の補助容量電極ＣＥ1n,mに蓄積された電荷との和は不変である。一方で、補助容量信号＃ＣＳＬnの値が変化すると、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mの各々に蓄積された電荷は、変化する。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ2’から電位Ｖ3’へと変化する。ここで、電位Ｖ3’の具体的な値は、
Ｖ3’＝（ＶCS2’−ＶCS1’）×ＣCS／ΣＣ＋Ｖ2’
によって定まる。なお、上述のように、ＶCS1’＜ＶCS2’であるので、電位Ｖ3’は、電位Ｖ2’よりも大きい。At time t2 ′, the auxiliary capacitance signal #CSLn rises from the potential VCS1 ′ to the potential VCS2 ′. At this time, since the gate signal #GLn is at a low level, the transistor Mn, m is in a cut-off state. Therefore, the sum of the charge accumulated in the pixel electrode PEn, m and the charge accumulated in the first auxiliary capacitance electrode CE1n, m is unchanged. On the other hand, when the value of the auxiliary capacitance signal #CSLn changes, the charges accumulated in the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m change. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V2 ′ to the potential V3 ′. Here, the specific value of the potential V3 ′ is
V3 ′ = (VCS2′−VCS1 ′) × CCS / ΣC + V2 ′
It depends on. As described above, since VCS1 ′ <VCS2 ′, the potential V3 ′ is larger than the potential V2 ′.

続いて、時刻ｔ3’において、補助容量信号＃ＣＳＬnが、電位ＶCS2’から電位ＶCS3’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ3’から電位Ｖ4’へと変化する。ここで、電位Ｖ4’の具体的な値は、
Ｖ4’＝（ＶCS3’−ＶCS2’）×ＣCS／ΣＣ＋Ｖ3’
によって定まる。なお、上述のように、ＶCS2’＜ＶCS3’であるので、電位Ｖ4’は、電位Ｖ3’よりも大きい。Subsequently, at time t3 ′, the auxiliary capacitance signal #CSLn rises from the potential VCS2 ′ to the potential VCS3 ′. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V3 ′ to the potential V4 ′. Here, the specific value of the potential V4 ′ is
V4 ′ = (VCS3′−VCS2 ′) × CCS / ΣC + V3 ′
It depends on. As described above, since VCS2 ′ <VCS3 ′, the potential V4 ′ is larger than the potential V3 ′.

また、図５の（ｃ）に示すように、電位Ｖ4’と共通電位ＶCOMとの電位差は、電位Ｖ3’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ3’から時刻ｔ4’までの期間における液晶ＬＣの透過率は、時刻ｔ2’から時刻ｔ3’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ3’から時刻ｔ4’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ2’から時刻ｔ3’までの期間における画素領域Ｐn,mの輝度よりも大きい。   Further, as shown in FIG. 5C, the potential difference between the potential V4 'and the common potential VCOM is larger than the potential difference between the potential V3' and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t3 'to the time t4' is larger than the transmittance of the liquid crystal LC in the period from the time t2 'to the time t3'. That is, the luminance of the pixel region Pn, m in the period from time t3 'to time t4' is larger than the luminance of the pixel region Pn, m in the period from time t2 'to time t3'.

続いて、時刻ｔ4’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になり、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。   Subsequently, at time t4 ', the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. During a period in which the gate signal #GLn is at a high level, the transistor Mn, m is in a conductive state, and the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m.

図５の（ｃ）に示すように、時刻ｔ4’から時刻ｔ5’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ4’から電位Ｖ5’（Ｖ5’は負）まで立ち下がる。   As shown in FIG. 5C, the potential VPEn, m applied to the pixel electrode PEn, m from the potential V4 ′ to the potential V5 ′ (V5 ′ is negative) during the period from the time t4 ′ to the time t5 ′. ).

また、時刻ｔ5’において、補助容量信号＃ＣＳＬnが、電位ＶCS3’から電位ＶCS2’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ5’から電位Ｖ6’へと変化する。ここで、電位Ｖ6’の具体的な値は、
Ｖ6’＝（ＶCS2’−ＶCS3’）×ＣCS／ΣＣ＋Ｖ5’
によって定まる。なお、上述のように、ＶCS2’＜ＶCS3’であるので、電位Ｖ6’は、電位Ｖ5’よりも小さい。At time t5 ′, the auxiliary capacitance signal #CSLn falls from the potential VCS3 ′ to the potential VCS2 ′. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V5 ′ to the potential V6 ′. Here, the specific value of the potential V6 ′ is
V6 ′ = (VCS2′−VCS3 ′) × CCS / ΣC + V5 ′
It depends on. As described above, since VCS2 ′ <VCS3 ′, the potential V6 ′ is smaller than the potential V5 ′.

続いて、時刻ｔ6’において、補助容量信号＃ＣＳＬnが、電位ＶCS2’から電位ＶCS1’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ6’から電位Ｖ1’へと変化する。ここで、電位Ｖ1’の具体的な値は、
Ｖ1’＝（ＶCS1’−ＶCS2’）×ＣCS／ΣＣ＋Ｖ6’
によって定まる。なお、上述のように、ＶCS1’＜ＶCS2’であるので、電位Ｖ1’は、電位Ｖ6’よりも小さい。Subsequently, at time t6 ′, the auxiliary capacitance signal #CSLn falls from the potential VCS2 ′ to the potential VCS1 ′. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V6 ′ to the potential V1 ′. Here, the specific value of the potential V1 ′ is
V1 ′ = (VCS1′−VCS2 ′) × CCS / ΣC + V6 ′
It depends on. As described above, since VCS1 ′ <VCS2 ′, the potential V1 ′ is smaller than the potential V6 ′.

また、図５の（ｃ）に示すように、電位Ｖ1’と共通電位ＶCOMとの電位差は、電位Ｖ6’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ6’から時刻ｔ7’までの期間における液晶ＬＣの透過率は、時刻ｔ5’から時刻ｔ6’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ6’から時刻ｔ7’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ5’から時刻ｔ6’までの期間における画素領域Ｐn,mの輝度よりも大きい。   Further, as shown in FIG. 5C, the potential difference between the potential V1 'and the common potential VCOM is larger than the potential difference between the potential V6' and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t6 'to the time t7' is larger than the transmittance of the liquid crystal LC in the period from the time t5 'to the time t6'. That is, the luminance of the pixel region Pn, m in the period from time t6 'to time t7' is larger than the luminance of the pixel region Pn, m in the period from time t5 'to time t6'.

時刻ｔ7’以降の動作は、上述した時刻ｔ1’以降の動作と同様である。   The operation after time t7 'is the same as the operation after time t1' described above.

なお、上記の動作例においては、時刻ｔ2’において、補助容量信号＃ＣＳＬnが、電位ＶCS1’から電位ＶCS2’まで立ち上がり、時刻ｔ5’において、補助容量信号＃ＣＳＬnが、電位ＶCS3’から電位ＶCS2’まで立ち下がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ2’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS1’から電位ＶCS2’まで立ち上がり、時刻ｔ5’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS3’から電位ＶCS2’まで立ち下がる。   In the above operation example, the auxiliary capacitance signal #CSLn rises from the potential VCS1 ′ to the potential VCS2 ′ at time t2 ′, and the auxiliary capacitance signal #CSLn changes from the potential VCS3 ′ to the potential VCS2 ′ at time t5 ′. However, more generally, the auxiliary capacitance signal #CSLn is generated from the potential VCS1 ′ during a period of several horizontal periods (multiple times of the horizontal period Th) from the time t2 ′. The potential rises to the potential VCS2 ′, and falls from the potential VCS3 ′ to the potential VCS2 ′ from the time t5 ′ to the passage of several horizontal periods (a period that is a multiple of the horizontal period Th).

また、本動作例においては、前記補助容量ドライバ１４は、前記１走査期間（１垂直走査期間Ｔv’）において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号（補助容量信号＃ＣＳＬn）を供給する。   Further, in this operation example, the auxiliary capacitance driver 14 synchronizes with the conduction signal with respect to the arbitrary auxiliary capacitance bus line in the one scanning period (one vertical scanning period Tv ′). A rectangular voltage signal (auxiliary capacitance signal #CSLn) having a second voltage level, a third voltage level different from any of the first voltage level and the second voltage level. Supply.

すなわち、本動作例においては、前記補助容量ドライバ１４は、１垂直走査期間（１垂直走査期間Ｔv’）において、電位ＶCS1’、電位ＶCS2’、および、電位ＶCS3’からなる矩形状の電圧信号（補助容量信号＃ＣＳＬn）を供給する。   In other words, in this operation example, the auxiliary capacitor driver 14 has a rectangular voltage signal (the potential VCS1 ′, the potential VCS2 ′, and the potential VCS3 ′) in one vertical scanning period (one vertical scanning period Tv ′). Auxiliary capacitance signal #CSLn) is supplied.

したがって、本動作例においては、上記１走査期間において、上記任意の補助容量バスラインに印加される電圧レベルは、３値に変化する。換言すれば、上記１走査期間において、補助容量バスラインに印加される電圧レベルは、２回遷移する。上記１走査期間における上記電圧レベルの第１回目の遷移によって、上記電圧レベルの第１回目の遷移後において上記液晶に印加される電圧を、上記電圧レベルの第１回目の遷移後における表示に好適なものとし、上記電圧レベルの第２回目の遷移によって、高輝度と低輝度との切り替えを行うことができる。   Therefore, in this operation example, in the one scanning period, the voltage level applied to the arbitrary auxiliary capacitance bus line changes to three values. In other words, the voltage level applied to the storage capacitor bus line transitions twice in the one scanning period. The voltage applied to the liquid crystal after the first transition of the voltage level by the first transition of the voltage level in the one scanning period is suitable for display after the first transition of the voltage level. It is possible to switch between high luminance and low luminance by the second transition of the voltage level.

すなわち、本動作例によれば、動画ボケの現象を効果的に抑制しつつ、より高輝度な表示が可能となる。   That is, according to this operation example, it is possible to display with higher brightness while effectively suppressing the phenomenon of moving image blur.

また、本動作例においては、前記ゲートドライバ１３が前記任意のゲートバスラインＧＬnに対して前記導通信号（ゲート信号＃ＧＬnのハイレベル区間）を供給したときに、前記任意の補助容量バスラインＣＳＬｎに対して前記電圧レベルのうち、最も低い電圧レベルが供給されている場合には、前記補助容量ドライバ１４は、前記任意の補助容量バスラインＣＳＬｎに対して、前記１走査期間（１垂直走査期間Ｔv’）において、前記電圧レベルが昇順である前記矩形状の電圧信号＃ＣＳＬｎを供給する。   In this operation example, when the gate driver 13 supplies the conduction signal (the high level period of the gate signal #GLn) to the arbitrary gate bus line GLn, the arbitrary auxiliary capacitance bus line CSLn. In contrast, when the lowest voltage level among the voltage levels is supplied, the auxiliary capacitance driver 14 applies the one scanning period (one vertical scanning period) to the arbitrary auxiliary capacitance bus line CSLn. At Tv ′), the rectangular voltage signal #CSLn whose voltage level is in ascending order is supplied.

すなわち、上述のように、時刻ｔ1’から時刻ｔ2’までの期間において、補助容量バスラインＣＳＬnに対し、電圧レベルＶCS1’、ＶCS2’、ＶCS3’のうち、最も低い電圧レベルＶCS1’が供給されている場合には、補助容量ドライバ１４は、補助容量バスラインＣＳＬnに対し、時刻ｔ2’から時刻ｔ5’までの１走査期間（１垂直走査期間Ｔv’）において、時刻ｔ2’から時刻ｔ3’までの期間Ｔ1’において電圧レベルＶCS2’をとり、時刻ｔ3’から時刻ｔ5’までの期間Ｔ2’において電圧レベルＶCS3’（ＶCS2’＜ＶCS3’）をとる補助容量信号＃ＣＳＬnを供給する。   That is, as described above, during the period from time t1 ′ to time t2 ′, the lowest voltage level VCS1 ′ among the voltage levels VCS1 ′, VCS2 ′, VCS3 ′ is supplied to the auxiliary capacitance bus line CSLn. In the case where the auxiliary capacitor driver 14 is present, the auxiliary capacitor driver 14 applies the auxiliary capacitor bus line CSLn from time t2 ′ to time t3 ′ in one scanning period (one vertical scanning period Tv ′) from time t2 ′ to time t5 ′. The storage capacitor signal #CSLn is supplied in the period T1 ′, which takes the voltage level VCS2 ′, and in the period T2 ′ from the time t3 ′ to the time t5 ′, which takes the voltage level VCS3 ′ (VCS2 ′ <VCS3 ′).

一般に、画素電極に電圧が印加されていない場合に、黒表示となるノーマリーブラック方式においては、液晶の応答に有限の時間を有することに起因して、低輝度から高輝度への立ち上がりが不十分となる現象が生じる。換言すれば、低輝度から高輝度への変化に要する時間が、高輝度から低輝度への変化に要する時間よりも大きいという特性がある。上記現象は、画素電極に印加される信号が正極性である場合には、画素電極の電位が高電圧へと変化するタイミングにおいて生じ得る。   In general, in the normally black method in which black display is performed when no voltage is applied to the pixel electrode, the rise from low luminance to high luminance is not possible due to the fact that the response of the liquid crystal has a finite time. A sufficient phenomenon occurs. In other words, the time required for the change from low luminance to high luminance is longer than the time required for the change from high luminance to low luminance. The above phenomenon can occur at the timing when the potential of the pixel electrode changes to a high voltage when the signal applied to the pixel electrode is positive.

上記の構成によれば、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も低い電圧レベルが供給されている場合には、上記１走査期間において、前記画素電極に対して、電圧レベルのより低い電圧信号を供給し、それに引き続き、電圧レベルのより高い電圧信号を供給することができる。   According to the above configuration, when the gate driver supplies the conduction signal to the arbitrary gate bus line, the lowest voltage level among the voltage levels is set to the arbitrary auxiliary capacitance bus line. When supplied, a voltage signal having a lower voltage level can be supplied to the pixel electrode in the one scanning period, and a voltage signal having a higher voltage level can be subsequently supplied.

したがって、画素電極に印加される電位を段階的に高い電圧へと変化させることができる。これによって、ノーマリーブラック方式において生じ得る上記の低輝度から高輝度への立ち上がりが不十分となる現象を抑制することができる。   Therefore, the potential applied to the pixel electrode can be gradually changed to a higher voltage. As a result, the phenomenon that the rise from the low luminance to the high luminance, which may occur in the normally black method, becomes insufficient can be suppressed.

また、本動作例においては、前記ゲートドライバ１３が前記任意のゲートバスラインＧＬnに対して前記導通信号（ゲート信号＃ＧＬnのハイレベル区間）を供給したときに、前記任意の補助容量バスラインＣＳＬｎに対して前記電圧レベルのうち、最も高い電圧レベルが供給されている場合には、前記補助容量ドライバ１４は、前記任意の補助容量バスラインＣＳＬｎに対して、前記１走査期間において、前記電圧レベルが降順である前記矩形状の電圧信号を供給する。   In this operation example, when the gate driver 13 supplies the conduction signal (the high level period of the gate signal #GLn) to the arbitrary gate bus line GLn, the arbitrary auxiliary capacitance bus line CSLn. When the highest voltage level among the voltage levels is supplied, the auxiliary capacitance driver 14 applies the voltage level to the arbitrary auxiliary capacitance bus line CSLn in the one scanning period. Supplies the rectangular voltage signal in descending order.

すなわち、上述のように、時刻ｔ4’から時刻ｔ5’までの期間において、補助容量バスラインＣＳＬnに対し、電圧レベルＶCS1’、ＶCS2’、ＶCS3’のうち、最も高い電圧レベルＶCS3’が供給されている場合には、補助容量ドライバ１４は、補助容量バスラインＣＳＬnに対し、時刻ｔ5’から時刻ｔ8’までの１走査期間（１垂直走査期間Ｔv’）において、時刻ｔ5’から時刻ｔ6’までの期間Ｔ3’において電圧レベルＶCS2’をとり、時刻ｔ6’から時刻ｔ8’までの期間Ｔ4’において電圧レベルＶCS1’（ＶCS1’＜ＶCS2’）をとる補助容量信号＃ＣＳＬnを供給する。   That is, as described above, during the period from time t4 ′ to time t5 ′, the highest voltage level VCS3 ′ among the voltage levels VCS1 ′, VCS2 ′, and VCS3 ′ is supplied to the auxiliary capacitance bus line CSLn. In the case where the auxiliary capacitor driver 14 is present, the auxiliary capacitor driver 14 performs the time from the time t5 ′ to the time t6 ′ on the auxiliary capacitor bus line CSLn in one scanning period (one vertical scanning period Tv ′) from the time t5 ′ to the time t8 ′. The auxiliary capacitance signal #CSLn is supplied in the period T3 ′, which takes the voltage level VCS2 ′, and in the period T4 ′ from time t6 ′ to time t8 ′, which takes the voltage level VCS1 ′ (VCS1 ′ <VCS2 ′).

一般に、画素電極に電圧が印加されていない場合に、黒表示となるノーマリーブラック方式においては、液晶の応答に有限の時間を有することに起因して、低輝度から高輝度への立ち上がりが不十分となる現象が生じる。換言すれば、低輝度から高輝度への変化に要する時間が、高輝度から低輝度への変化に要する時間よりも大きいという特性がある。上記現象は、画素電極に印加される信号が負極性である場合には、画素電極の電位が低電圧へと変化するタイミングにおいて生じ得る。   In general, in the normally black method in which black display is performed when no voltage is applied to the pixel electrode, the rise from low luminance to high luminance is not possible due to the fact that the response of the liquid crystal has a finite time. A sufficient phenomenon occurs. In other words, the time required for the change from low luminance to high luminance is longer than the time required for the change from high luminance to low luminance. The above phenomenon may occur at the timing when the potential of the pixel electrode changes to a low voltage when the signal applied to the pixel electrode has a negative polarity.

上記の構成によれば、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も高い電圧レベルが供給されている場合には、前記１走査期間において、前記画素電極に対して、電圧レベルのより高い電圧信号を供給し、それに引き続き、電圧レベルのより低い電圧信号を供給することができる。   According to the above configuration, when the gate driver supplies the conduction signal to the arbitrary gate bus line, the highest voltage level among the voltage levels is set to the arbitrary auxiliary capacity bus line. When supplied, a voltage signal having a higher voltage level can be supplied to the pixel electrode in the one scanning period, and subsequently, a voltage signal having a lower voltage level can be supplied.

したがって、画素電極に印加される電位を段階的に低い電圧へと変化させることができる。これによって、ノーマリーブラック方式において生じ得る上記の低輝度から高輝度への立ち上がりが不十分となる現象を抑制することができる。   Therefore, the potential applied to the pixel electrode can be changed gradually to a lower voltage. As a result, the phenomenon that the rise from the low luminance to the high luminance, which may occur in the normally black method, becomes insufficient can be suppressed.

次に、図６の（ａ）〜（ｄ）を参照して、ソースドライバ１２が、ソースバスラインＳＬmに対して、低階調に対応するソース信号＃ＳＬmを供給する場合について説明する。なお、上記の説明と重複する部分については、説明を省略する。   Next, the case where the source driver 12 supplies the source signal #SLm corresponding to the low gradation to the source bus line SLm will be described with reference to FIGS. In addition, description is abbreviate | omitted about the part which overlaps with said description.

図６の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートである。以下では、図６の（ａ）に示すように、導通信号＃ＧＬｎがハイレベルのときであって、補助容量バスライン＃ＣＳＬｎが低レベルであるときのソース信号＃ＳＬｍの電位が、同条件での図３の（ａ）に示された波形の電位よりも低い場合、若しくは、導通信号＃ＧＬｎがハイレベルのときであって、補助容量バスライン＃ＣＳＬｎが高レベルであるときのソース信号＃ＳＬｍの電位が、同条件での図３（ａ）に示された波形の電位より高い場合について説明する。   FIG. 6A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm. In the following, as shown in FIG. 6A, the potential of the source signal #SLm when the conduction signal #GLn is high and the auxiliary capacitance bus line #CSLn is low is 3 is lower than the potential of the waveform shown in FIG. 3A, or when the conduction signal #GLn is at a high level and the auxiliary capacitance bus line #CSLn is at a high level. A case where the potential of #SLm is higher than the potential of the waveform shown in FIG.

図６の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートであり、図３の（ｂ）と同様の波形である。   FIG. 6B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn, which is the same waveform as in FIG.

図６の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 6C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図６の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートであり、図５の（ｄ）と同様の波形である。   FIG. 6D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn, which is the same waveform as that of FIG.

まず、図６の（ｂ）に示すように、時刻ｔ1’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。図６の（ｃ）に示すように、時刻ｔ1’から時刻ｔ2’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、例えば、電位Ｖ01’から電位Ｖ02’まで立ち下がる。   First, as shown in FIG. 6B, at time t1 ', the gate signal #GLn rises from a low level to a high level, and falls to a low level after a certain period. As shown in FIG. 6C, in the period from time t1 ′ to time t2 ′, the potential VPEn, m applied to the pixel electrode PEn, m falls from, for example, the potential V01 ′ to the potential V02 ′. .

また、時刻ｔ2’において、補助容量信号＃ＣＳＬnが、電位ＶCS1’から電位ＶCS2’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ02’から例えば電位Ｖ01’へと変化する。   At time t2 ', the auxiliary capacitance signal #CSLn rises from the potential VCS1' to the potential VCS2 '. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V02 'to, for example, the potential V01'.

続いて、時刻ｔ3’において、補助容量信号＃ＣＳＬnが、電位ＶCS2’から電位ＶCS3’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ01’から電位Ｖ03’へと変化する。ここで、電位Ｖ03’の具体的な値は、
Ｖ03’＝（ＶCS3’−ＶCS2’）×ＣCS／ΣＣ＋Ｖ01’
によって定まる。なお、上述のように、ＶCS2’＜ＶCS3’であるので、電位Ｖ03’は、電位Ｖ01’よりも大きい。Subsequently, at time t3 ′, the auxiliary capacitance signal #CSLn rises from the potential VCS2 ′ to the potential VCS3 ′. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V01 ′ to the potential V03 ′. Here, the specific value of the potential V03 ′ is
V03 ′ = (VCS3′−VCS2 ′) × CCS / ΣC + V01 ′
It depends on. Note that, as described above, since VCS2 ′ <VCS3 ′, the potential V03 ′ is higher than the potential V01 ′.

続いて、時刻ｔ4’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。図６の（ｃ）に示すように、時刻ｔ4’から時刻ｔ5’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ03’から電位Ｖ04’まで立ち上がる。   Subsequently, at time t4 ', the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. As shown in FIG. 6C, in the period from time t4 'to time t5', the potential VPEn, m applied to the pixel electrode PEn, m rises from the potential V03 'to the potential V04'.

また、時刻ｔ5’において、補助容量信号＃ＣＳＬnが、電位ＶCS3’から電位ＶCS2’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ04’から例えば電位Ｖ03’へと変化する。   At time t5 ', the auxiliary capacitance signal #CSLn falls from the potential VCS3' to the potential VCS2 '. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V04 'to, for example, the potential V03'.

続いて、時刻ｔ6’において、補助容量信号＃ＣＳＬnが、電位ＶCS2’から電位ＶCS1’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ03’から電位Ｖ01’へと変化する。   Subsequently, at time t6 ', the auxiliary capacitance signal #CSLn falls from the potential VCS2' to the potential VCS1 '. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V03 'to the potential V01'.

時刻ｔ7’以降の動作は、上述した時刻ｔ1’以降の動作と同様である。   The operation after time t7 'is the same as the operation after time t1' described above.

図６の（ｃ）に示すように、画素電極ＰＥn,mの電位ＶPEn,mと、共通電位ＶCOMとの電位差の絶対値は、全期間において常にほぼ一定に保たれている。すなわち、図６の（ｄ）のように補助容量信号＃ＣＳＬnの値を変化させる場合であっても、画素領域Ｐn,mが備える液晶ＬＣの透過率をほぼ一定に保つことができる。   As shown in FIG. 6C, the absolute value of the potential difference between the potential VPEn, m of the pixel electrode PEn, m and the common potential VCOM is always kept substantially constant throughout the entire period. That is, even when the value of the auxiliary capacitance signal #CSLn is changed as shown in FIG. 6D, the transmittance of the liquid crystal LC included in the pixel region Pn, m can be kept substantially constant.

また、本動作例においては、前記１走査期間（１垂直走査期間Ｔv’）において、最初の前記電圧レベルの遷移後の前記液晶への印加電圧の極性と、次の前記電圧レベルの遷移後の前記液晶への印加電圧の極性とは、互いに異なった極性である。補助容量信号＃ＣＳＬnが電位ＶCS2’であるときの画素電極ＰＥn,mの電位Ｖ01’と対向電極の電位ＶCOMの差で表される液晶への印加電圧と、補助容量信号＃ＣＳＬnが電位ＶCS3’であるときの画素電極ＰＥn,mの電位Ｖ03’と対向電極の電位ＶCOMの差で表される液晶への印加電圧とは、互いに反対極性である。   In this operation example, in the one scanning period (one vertical scanning period Tv ′), the polarity of the voltage applied to the liquid crystal after the first transition of the voltage level and the transition after the next transition of the voltage level are performed. The polarity of the voltage applied to the liquid crystal is different from each other. The voltage applied to the liquid crystal expressed by the difference between the potential V01 'of the pixel electrode PEn, m and the potential VCOM of the counter electrode when the auxiliary capacitance signal #CSLn is the potential VCS2', and the auxiliary capacitance signal #CSLn is the potential VCS3 '. The voltage applied to the liquid crystal expressed by the difference between the potential V03 ′ of the pixel electrode PEn, m and the potential VCOM of the counter electrode is opposite to each other.

上記の構成によれば、前記１走査期間において、最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、前記液晶への印加電圧の絶対値を十分に小さくすることができる。   According to the above configuration, the absolute value of the voltage applied to the liquid crystal is sufficiently set in the one scanning period even after the first voltage level transition or after the next voltage level transition. Can be made smaller.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記１走査期間における最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、十分に低輝度な黒表示を行うことができる。   Therefore, according to the above configuration, even in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, even after the first transition of the voltage level in the one scanning period. Even after the next transition of the voltage level, sufficiently low luminance black display can be performed.

また、本動作例においては、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、中間の電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、最も高い電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下であることが好ましい。すなわち、本動作例においては、電位ＶCS1’、電位ＶCS2’、電位ＶCS3’のうち、中間の電圧レベルＶCS2’と、最も高い電圧レベルＶCS3’との電位差の絶対値は、液晶の閾値電圧の２倍以下であることが好ましい。   Further, in the present operation example, an intermediate voltage level, the first voltage level, the second voltage level among the first voltage level, the second voltage level, and the third voltage level are selected. Of the voltage level and the third voltage level, the absolute value of the potential difference from the highest voltage level is preferably not more than twice the threshold voltage of the liquid crystal. That is, in this operation example, the absolute value of the potential difference between the intermediate voltage level VCS2 ′ and the highest voltage level VCS3 ′ among the potentials VCS1 ′, VCS2 ′, and VCS3 ′ is 2 of the threshold voltage of the liquid crystal. It is preferable that it is less than 2 times.

上記の構成によれば、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、中間の電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、最も高い電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下であるため、すなわち、本動作例においては、電位ＶCS1’、電位ＶCS2’、電位ＶCS3’のうち、中間の電圧レベルＶCS2’と、最も高い電圧レベルＶCS3’との電位差の絶対値は、液晶の閾値電圧の２倍以下であるため、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、何れの電圧レベルであっても、前記液晶の配向が影響を受けないようにすることができる。   According to the above configuration, an intermediate voltage level, the first voltage level, and the second voltage among the first voltage level, the second voltage level, and the third voltage level The absolute value of the potential difference from the highest voltage level among the level and the third voltage level is not more than twice the threshold voltage of the liquid crystal, that is, in this operation example, the potential VCS1 ′, the potential Since the absolute value of the potential difference between the intermediate voltage level VCS2 ′ and the highest voltage level VCS3 ′ among the VCS2 ′ and the potential VCS3 ′ is less than twice the threshold voltage of the liquid crystal, the rectangular voltage signal The alignment of the liquid crystal is not affected regardless of the voltage level of the first voltage level, the second voltage level, or the third voltage level. Can do.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルの何れであっても、黒表示を行うことができる。   Therefore, according to the above configuration, in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, the voltage level of the rectangular voltage signal is the first voltage level, Black display can be performed at any of the second voltage level and the third voltage level.

（表示パネル１の動作例３）
以下では、図７の（ａ）〜（ｄ）、および、図８の（ａ）〜（ｄ）を参照して、本実施形態に係る表示パネル１の動作の第３の例について説明する。(Operation example 3 of display panel 1)
Below, with reference to (a)-(d) of FIG. 7, and (a)-(d) of FIG. 8, the 3rd example of operation | movement of the display panel 1 which concerns on this embodiment is demonstrated.

まず、図７の（ａ）〜（ｄ）を参照して、ソースドライバ１２が、ソースバスラインＳＬmに対して、高階調に対応するソース信号＃ＳＬmを供給する場合について説明する。   First, the case where the source driver 12 supplies the source signal #SLm corresponding to the high gradation to the source bus line SLm will be described with reference to FIGS.

図７の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートである。図７の（ａ）に示すように、本動作例におけるソース信号＃ＳＬmの波形は、図３の（ａ）に示すソース信号＃ＳＬmの波形と同様であるとして説明を行う。   FIG. 7A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm. As shown in FIG. 7A, the description will be made assuming that the waveform of the source signal #SLm in this operation example is the same as the waveform of the source signal #SLm shown in FIG.

図７の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートである。図７の（ｂ）に示すように、本動作例におけるゲート信号＃ＧＬnの波形は、図３の（ｂ）に示すゲート信号＃ＧＬnの波形と同様であるとして説明を行う。   FIG. 7B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn. As shown in FIG. 7B, the description will be made assuming that the waveform of the gate signal #GLn in this operation example is the same as the waveform of the gate signal #GLn shown in FIG.

図７の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 7C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図７の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。図７の（ｄ）に示すように、本動作例における補助容量信号＃ＣＳＬnは、連続する２つの垂直走査期間Ｔv’’を１周期として、電位ＶCS1’’、電位ＶCS2’’、電位ＶCS3’’、および、電位ＶCS4’’をとる信号である。より具体的には、図７の（ｄ）に示すように、補助容量信号＃ＣＳＬnは、１垂直走査期間Ｔv’’における期間Ｔ1’’において電位ＶCS2’’をとり、期間Ｔ2’’において電位ＶCS3’’をとる。また、補助容量信号＃ＣＳＬnは、それに引き続く垂直走査期間Ｔv’における期間Ｔ3’’において電位ＶCS4’’をとり、期間Ｔ4’’において電位ＶCS1’’をとる。なお、図７の（ｄ）に示すように、電位ＶCS1’’、電位ＶCS2’’、電位ＶCS3’’、および、電位ＶCS4’’の具体的な値は、ＶCS1’’＜ＶCS2’’＜ＶCS4’’＜ＶCS3’’、および、ＶCS2’’−ＶCS1’’＜ＶCS3’’−ＶCS2’’、ならびに、ＶCS3’’−ＶCS4’’＜ＶCS4’’−ＶCS1’’を満たすものとする。   FIG. 7D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn. As shown in FIG. 7D, the storage capacitor signal #CSLn in this operation example has a potential VCS1 ″, a potential VCS2 ″, a potential VCS3 ′ with two consecutive vertical scanning periods Tv ″ as one cycle. 'And a signal that takes the potential VCS4' '. More specifically, as shown in FIG. 7D, the auxiliary capacitance signal #CSLn takes the potential VCS2 ″ in the period T1 ″ in one vertical scanning period Tv ″ and the potential in the period T2 ″. Take VCS3 ''. Further, the auxiliary capacitance signal #CSLn takes the potential VCS4 ″ in the subsequent period T3 ″ in the vertical scanning period Tv ′ and takes the potential VCS1 ″ in the period T4 ″. As shown in FIG. 7D, specific values of the potential VCS1 ″, the potential VCS2 ″, the potential VCS3 ″, and the potential VCS4 ″ are VCS1 ″ <VCS2 ″ <VCS4. It is assumed that '' <VCS3 '' and VCS2 ''-VCS1 '' <VCS3 ''-VCS2 '' and VCS3 ''-VCS4 '' <VCS4 ''-VCS1 '' are satisfied.

図７の（ｃ）および（ｄ）に示すように、補助容量信号＃ＣＳＬnが、最も低い電位（電位ＶCS1’’）であるときであって、ゲート信号＃ＧＬnがハイレベルであるときに、液晶ＬＣへの印加電圧は正極性へと変化し、補助容量信号＃ＣＳＬnが、最も高い電位（電位ＶCS3’’）であるときであって、ゲート信号＃ＧＬnがハイレベルであるときに、液晶ＬＣへの印加電圧は負極性へと変化する。   As shown in FIGS. 7C and 7D, when the auxiliary capacitance signal #CSLn is at the lowest potential (potential VCS1 ″) and the gate signal #GLn is at the high level, The voltage applied to the liquid crystal LC changes to positive polarity, and when the auxiliary capacitance signal #CSLn is at the highest potential (potential VCS3 ″) and the gate signal #GLn is at the high level, the liquid crystal The applied voltage to LC changes to negative polarity.

以下では、本動作例における表示パネル１の画素領域Ｐn,mの各部の動作について、説明する。   Hereinafter, the operation of each part of the pixel region Pn, m of the display panel 1 in this operation example will be described.

まず、図７の（ｂ）に示すように、時刻ｔ1’’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になる。トランジスタＭn,mが導通状態になると、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。図７の（ｃ）に示すように、時刻ｔ1’’から時刻ｔ2’’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ1’’から電位Ｖ2’’（Ｖ2’’は正）まで立ち上がる。   First, as shown in FIG. 7B, at time t1 ″, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. During the period when the gate signal #GLn is at the high level, the transistor Mn, m becomes conductive. When the transistor Mn, m becomes conductive, the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. As shown in FIG. 7C, the potential VPEn, m applied to the pixel electrode PEn, m during the period from the time t1 ″ to the time t2 ″ is from the potential V1 ″ to the potential V2 ″ ( V2 '' stands up to positive).

また、時刻ｔ2’’において、補助容量信号＃ＣＳＬnが、電位ＶCS1’’から電位ＶCS2’’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ2’’から電位Ｖ3’’へと変化する。ここで、電位Ｖ3’’の具体的な値は、
Ｖ3’’＝（ＶCS2’’−ＶCS1’’）×ＣCS／ΣＣ＋Ｖ2’’
によって定まる。なお、上述のように、ＶCS1’’＜ＶCS2’’であるので、電位Ｖ3’’は、電位Ｖ2’’よりも大きい。At time t2 ″, the auxiliary capacitance signal #CSLn rises from the potential VCS1 ″ to the potential VCS2 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V2 ″ to the potential V3 ″. Here, the specific value of the potential V3 '' is
V3 ″ = (VCS2 ″ −VCS1 ″) × CCS / ΣC + V2 ″
It depends on. As described above, since VCS1 ″ <VCS2 ″, the potential V3 ″ is higher than the potential V2 ″.

続いて、時刻ｔ3’’において、補助容量信号＃ＣＳＬnが、電位ＶCS2’’から電位ＶCS3’’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ3’’から電位Ｖ4’’へと変化する。ここで、電位Ｖ4’’の具体的な値は、
Ｖ4’’＝（ＶCS3’’−ＶCS2’’）×ＣCS／ΣＣ＋Ｖ3’’
によって定まる。なお、上述のように、ＶCS2’’＜ＶCS3’’であるので、電位Ｖ4’’は、電位Ｖ3’’よりも大きい。Subsequently, at time t3 ″, the auxiliary capacitance signal #CSLn rises from the potential VCS2 ″ to the potential VCS3 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V3 ″ to the potential V4 ″. Here, the specific value of the potential V4 '' is
V4 ″ = (VCS3 ″ −VCS2 ″) × CCS / ΣC + V3 ″
It depends on. As described above, since VCS2 ″ <VCS3 ″, the potential V4 ″ is larger than the potential V3 ″.

また、図７の（ｃ）に示すように、電位Ｖ4’’と共通電位ＶCOMとの電位差は、電位Ｖ3’’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ3’’から時刻ｔ4’’までの期間における液晶ＬＣの透過率は、時刻ｔ2’’から時刻ｔ3’’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ3’’から時刻ｔ4’’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ2’’から時刻ｔ3’’までの期間における画素領域Ｐn,mの輝度よりも大きい。   Further, as shown in FIG. 7C, the potential difference between the potential V4 ″ and the common potential VCOM is larger than the potential difference between the potential V3 ″ and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t3 ″ to the time t4 ″ is larger than the transmittance of the liquid crystal LC in the period from the time t2 ″ to the time t3 ″. That is, the luminance of the pixel region Pn, m in the period from time t3 ″ to time t4 ″ is larger than the luminance of the pixel region Pn, m in the period from time t2 ″ to time t3 ″.

続いて、時刻ｔ4’’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になり、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。   Subsequently, at time t4 ″, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a predetermined period. During a period in which the gate signal #GLn is at a high level, the transistor Mn, m is in a conductive state, and the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m.

図７の（ａ）に示すように、時刻ｔ4’’から時刻ｔ5’’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ4’’から電位Ｖ5’’（Ｖ5’’は負）まで立ち下がる。   As shown in FIG. 7A, the potential VPEn, m applied to the pixel electrode PEn, m during the period from the time t4 ″ to the time t5 ″ is from the potential V4 ″ to the potential V5 ″ ( V5 '' falls to negative).

また、時刻ｔ5’’において、補助容量信号＃ＣＳＬnが、電位ＶCS3’’から電位ＶCS4’’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ5’’から電位Ｖ6’’へと変化する。ここで、電位Ｖ6’’の具体的な値は、
Ｖ6’’＝（ＶCS4’’−ＶCS3’’）×ＣCS／ΣＣ＋Ｖ5’’
によって定まる。なお、上述のように、ＶCS4’’＜ＶCS3’’であるので、電位Ｖ6’’は、電位Ｖ5’’よりも小さい。At time t5 ″, the auxiliary capacitance signal #CSLn falls from the potential VCS3 ″ to the potential VCS4 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V5 ″ to the potential V6 ″. Here, the specific value of the potential V6 '' is
V6 ″ = (VCS4 ″ −VCS3 ″) × CCS / ΣC + V5 ″
It depends on. As described above, since VCS4 ″ <VCS3 ″, the potential V6 ″ is smaller than the potential V5 ″.

続いて、時刻ｔ6’’において、補助容量信号＃ＣＳＬnが、電位ＶCS4’’から電位ＶCS1’’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ6’’から電位Ｖ1’’へと変化する。ここで、電位Ｖ1’’の具体的な値は、
Ｖ1’’＝（ＶCS1’’−ＶCS4’’）×ＣCS／ΣＣ＋Ｖ6’’
によって定まる。なお、上述のように、ＶCS1’’＜ＶCS4’’であるので、電位Ｖ1’’は、電位Ｖ6’’よりも小さい。Subsequently, at time t6 ″, the auxiliary capacitance signal #CSLn falls from the potential VCS4 ″ to the potential VCS1 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V6 ″ to the potential V1 ″. Here, the specific value of the potential V1 '' is
V1 ″ = (VCS1 ″ −VCS4 ″) × CCS / ΣC + V6 ″
It depends on. As described above, since VCS1 ″ <VCS4 ″, the potential V1 ″ is smaller than the potential V6 ″.

また、図７の（ｃ）に示すように、電位Ｖ1’’と共通電位ＶCOMとの電位差は、電位Ｖ6’’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ6’’から時刻ｔ7’’までの期間における液晶ＬＣの透過率は、時刻ｔ5’’から時刻ｔ6’’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ6’’から時刻ｔ7’’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ5’’から時刻ｔ6’’までの期間における画素領域Ｐn,mの輝度よりも大きい。   Further, as shown in FIG. 7C, the potential difference between the potential V1 ″ and the common potential VCOM is larger than the potential difference between the potential V6 ″ and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t6 ″ to the time t7 ″ is larger than the transmittance of the liquid crystal LC in the period from the time t5 ″ to the time t6 ″. That is, the luminance of the pixel region Pn, m in the period from time t6 ″ to time t7 ″ is greater than the luminance of the pixel region Pn, m in the period from time t5 ″ to time t6 ″.

時刻ｔ7’’以降の動作は、上述した時刻ｔ1’’以降の動作と同様である。   The operation after time t7 '' is the same as the operation after time t1 '' described above.

なお、上記の動作例においては、時刻ｔ2’’において、補助容量信号＃ＣＳＬnが、電位ＶCS1’’から電位ＶCS2’’まで立ち上がり、時刻ｔ5’’において、補助容量信号＃ＣＳＬnが、電位ＶCS3’’から電位ＶCS4’’まで立ち下がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ2’’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS1’’から電位ＶCS2’’まで立ち上がり、時刻ｔ5’’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS3’’から電位ＶCS4’’まで立ち下がる。   In the above operation example, the auxiliary capacitance signal #CSLn rises from the potential VCS1 ″ to the potential VCS2 ″ at time t2 ″, and the auxiliary capacitance signal #CSLn becomes the potential VCS3 ′ at time t5 ″. The case where the voltage falls from 'to the potential VCS4 ″ has been described. More generally, however, the auxiliary capacitance signal #CSLn is used until several horizontal periods (multiple times the horizontal period Th) elapse from time t2 ″. Rises from the potential VCS1 ″ to the potential VCS2 ″ during the period from the potential VCS3 ″ to the potential VCS4 ″ from the time t5 ″ until several horizontal periods (multiple times of the horizontal period Th) elapse. Fall down.

また、本動作例においては、前記補助容量ドライバ１４は、前記１走査期間（垂直走査期間Ｔv’’）において、前記任意の補助容量バスラインＣＳＬnに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給し、前記１走査期間（垂直走査期間Ｔv’’）の次の１走査期間において、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、何れか２つの電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルの何れとも異なる第４の電圧レベルとからなる矩形状の電圧信号（補助容量信号＃ＣＳＬn）を供給する。   In this operation example, the auxiliary capacitor driver 14 synchronizes with the conduction signal with respect to the arbitrary auxiliary capacitor bus line CSLn in the one scanning period (vertical scanning period Tv ″). A rectangular voltage signal having a voltage level of 1, a second voltage level, and a third voltage level different from any of the first voltage level and the second voltage level; In one scanning period following the scanning period (vertical scanning period Tv ″), any two voltage levels of the first voltage level, the second voltage level, and the third voltage level are A rectangular voltage signal (auxiliary capacitance signal #CSLn) comprising the first voltage level, the second voltage level, and a fourth voltage level different from any of the third voltage levels is supplied. .

すなわち、本動作例においては、前記補助容量ドライバ１４は、連続する２垂直走査期間において、電位ＶCS1’’、電位ＶCS2’’、電位ＶCS3’’、および、電位ＶCS4’’からなる矩形状の電圧信号（補助容量信号＃ＣＳＬn）を供給する。   That is, in this operation example, the auxiliary capacitor driver 14 is a rectangular voltage composed of the potential VCS1 ″, the potential VCS2 ″, the potential VCS3 ″, and the potential VCS4 ″ in two consecutive vertical scanning periods. A signal (auxiliary capacitance signal #CSLn) is supplied.

したがって、本動作例においては、前記補助容量ドライバ１４は、前記１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給することができるので、上記１走査期間において、上記任意の補助容量バスラインに印加される電圧レベルは、３値に変化する。換言すれば、上記１走査期間において、補助容量バスラインに印加される電圧レベルは、２回遷移する。上記１走査期間における上記電圧レベルの第１回目の遷移によって、上記電圧レベルの第１回目の遷移後において上記液晶に印加される電圧を、上記電圧レベルの第１回目の遷移後における表示に好適なものとし、上記電圧レベルの第２回目の遷移によって、高輝度と低輝度との切り替えを行うことができる。   Therefore, in the present operation example, the auxiliary capacitor driver 14 synchronizes the first voltage level and the second voltage with respect to the arbitrary auxiliary capacitor bus line in synchronization with the conduction signal in the one scanning period. And a rectangular voltage signal having a third voltage level that is different from any of the first voltage level and the second voltage level can be supplied. The voltage level applied to any auxiliary capacitance bus line changes to a ternary value. In other words, the voltage level applied to the storage capacitor bus line transitions twice in the one scanning period. The voltage applied to the liquid crystal after the first transition of the voltage level by the first transition of the voltage level in the one scanning period is suitable for display after the first transition of the voltage level. It is possible to switch between high luminance and low luminance by the second transition of the voltage level.

したがって、上記の構成によれば、動画ボケの現象を効果的に抑制しつつ、より高輝度な表示が可能となる。   Therefore, according to the above configuration, it is possible to display with higher luminance while effectively suppressing the phenomenon of moving image blur.

さらに、上記の構成によれば、前記１走査期間の次の１走査期間において、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、何れか２つの電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルの何れとも異なる第４の電圧レベルとからなる矩形状の電圧信号を供給することができるので、前記１走査期間の次の１走査期間において、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルとからなる矩形状の電圧信号を供給する場合に比べて、高輝度と低輝度の輝度レベルの調整をより柔軟に行うことができる。   Further, according to the above configuration, any one of the first voltage level, the second voltage level, and the third voltage level in one scanning period following the one scanning period is selected. Since a rectangular voltage signal comprising a voltage level and a fourth voltage level different from any of the first voltage level, the second voltage level, and the third voltage level can be supplied. Compared to a case where a rectangular voltage signal composed of the first voltage level, the second voltage level, and the third voltage level is supplied in one scanning period following the one scanning period. In addition, the brightness levels of high brightness and low brightness can be adjusted more flexibly.

したがって、上記の構成によれば、上記動画ボケの現象をより一層効果的に抑制しつつ、高輝度な表示を行うことができる。   Therefore, according to the above configuration, it is possible to perform display with high luminance while further effectively suppressing the phenomenon of moving image blur.

また、本発明に係る表示パネルにおいては、前記１走査期間（垂直走査期間Ｔv’’）における最初の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値|ＶCS2’’−ＶCS1’’|は、前記１走査期間における次の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値|ＶCS3’’−ＶCS2’’|よりも小さい。ここで、記号｜ａ｜はａの絶対値を表すものとする。   In the display panel according to the present invention, the absolute value of the voltage level potential difference | VCS2 ″ −VCS1 ″ before and after the first transition of the voltage level in the one scanning period (vertical scanning period Tv ″). Is smaller than the absolute value | VCS3 ″ −VCS2 ″ | of the voltage level potential difference before and after the next transition of the voltage level in the one scanning period. Here, the symbol | a | represents the absolute value of a.

したがって、本動作例においては、時刻ｔ3’’における補助容量信号＃ＣＳＬnの電圧レベルの遷移に伴う画素領域Ｐn,mの輝度の変化を、輝度を高める効果は維持しつつ大きくすることができる。   Therefore, in this operation example, the change in the luminance of the pixel region Pn, m accompanying the voltage level transition of the auxiliary capacitance signal #CSLn at time t3 ″ can be increased while maintaining the effect of increasing the luminance.

したがって、本動作例においては、上記動画ボケの現象をより効果的に抑制することができる。また、時刻ｔ5’’から時刻ｔ8’’までの１垂直走査期間Ｔv’’についても同様である。   Therefore, in this operation example, the phenomenon of moving image blur can be more effectively suppressed. The same applies to one vertical scanning period Tv ″ from time t5 ″ to time t8 ″.

次に、図８の（ａ）〜（ｄ）を参照して、ソースドライバ１２が、ソースバスラインＳＬmに対して、低階調に対応するソース信号＃ＳＬmを供給する場合について説明する。なお、上記の説明と重複する部分については、説明を省略する。   Next, a case where the source driver 12 supplies the source signal #SLm corresponding to the low gradation to the source bus line SLm will be described with reference to FIGS. In addition, description is abbreviate | omitted about the part which overlaps with said description.

図８の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートであり、図６の（ａ）と同様の波形である。   FIG. 8A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm, which is the same waveform as that of FIG.

図８の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートである。図８の（ｂ）に示すように、本動作例におけるゲート信号＃ＧＬnの波形は、図３の（ｂ）に示すゲート信号＃ＧＬnの波形と同様であるとして説明を行う。   FIG. 8B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn. As shown in FIG. 8B, description will be made assuming that the waveform of the gate signal #GLn in this operation example is the same as the waveform of the gate signal #GLn shown in FIG.

図８の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 8C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図８の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートであり、図６の（ｄ）と同様の波形である。   FIG. 8D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn, which is the same waveform as in FIG.

まず、図８の（ｂ）に示すように、時刻ｔ1’’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。図８の（ａ）に示すように、時刻ｔ1’’から時刻ｔ2’’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ01’’から電位Ｖ02’’まで立ち下がる。   First, as shown in FIG. 8B, at time t1 ″, the gate signal #GLn rises from a low level to a high level, and falls to a low level after a certain period. As shown in FIG. 8A, the potential VPEn, m applied to the pixel electrode PEn, m during the period from time t1 ″ to time t2 ″ is from potential V01 ″ to potential V02 ″. Fall down.

また、時刻ｔ2’’において、補助容量信号＃ＣＳＬnが、電位ＶCS1’’から電位ＶCS2’’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ2’’から例えば電位Ｖ01’’へと変化する。   At time t2 ″, the auxiliary capacitance signal #CSLn rises from the potential VCS1 ″ to the potential VCS2 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V2 ″ to, for example, the potential V01 ″.

続いて、時刻ｔ3’’において、補助容量信号＃ＣＳＬnが、電位ＶCS2’’から電位ＶCS3’’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ01’’から電位Ｖ03’’へと変化する。ここで、電位Ｖ03’’の具体的な値は、
Ｖ03’’＝（ＶCS3’’−ＶCS2’’）×ＣCS／ΣＣ＋Ｖ01’’
によって定まる。なお、上述のように、ＶCS2’’＜ＶCS3’’であるので、電位Ｖ03’’は、電位Ｖ01’’よりも大きい。Subsequently, at time t3 ″, the auxiliary capacitance signal #CSLn rises from the potential VCS2 ″ to the potential VCS3 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V01 ″ to the potential V03 ″. Here, the specific value of the potential V03 '' is
V03 ″ = (VCS3 ″ −VCS2 ″) × CCS / ΣC + V01 ″
It depends on. As described above, since VCS2 ″ <VCS3 ″, the potential V03 ″ is higher than the potential V01 ″.

続いて、時刻ｔ4’’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。図８の（ｃ）に示すように、時刻ｔ4’’から時刻ｔ5’’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ03’’から電位Ｖ04’’まで立ち上がる。   Subsequently, at time t4 ″, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a predetermined period. As shown in FIG. 8C, the potential VPEn, m applied to the pixel electrode PEn, m from the time t4 ″ to the time t5 ″ is from the potential V03 ″ to the potential V04 ″. stand up.

また、時刻ｔ5’’において、補助容量信号＃ＣＳＬnが、電位ＶCS3’’から電位ＶCS4’’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ04’’から例えば電位Ｖ03’’へと変化する。   At time t5 ″, the auxiliary capacitance signal #CSLn falls from the potential VCS3 ″ to the potential VCS4 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V04 ″ to, for example, the potential V03 ″.

続いて、時刻ｔ6’’において、補助容量信号＃ＣＳＬnが、電位ＶCS4’’から電位ＶCS1’’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ03’’から例えば電位Ｖ01’’へと変化する。   Subsequently, at time t6 ″, the auxiliary capacitance signal #CSLn falls from the potential VCS4 ″ to the potential VCS1 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V03 ″ to, for example, the potential V01 ″.

時刻ｔ7’’以降の動作は、上述した時刻ｔ1’’以降の動作と同様である。   The operation after time t7 '' is the same as the operation after time t1 '' described above.

図８の（ｃ）に示すように、画素電極ＰＥn,mの電位ＶPEn,mと、共通電位ＶCOMとの電位差の絶対値は、全期間において常にほぼ一定に保たれている。すなわち、図８の（ｄ）のように補助容量信号＃ＣＳＬnの値を変化させる場合であっても、画素領域Ｐn,mが備える液晶ＬＣの透過率をほぼ一定に保つことができる。   As shown in FIG. 8C, the absolute value of the potential difference between the potential VPEn, m of the pixel electrode PEn, m and the common potential VCOM is always kept substantially constant throughout the entire period. That is, even when the value of the auxiliary capacitance signal #CSLn is changed as shown in FIG. 8D, the transmittance of the liquid crystal LC included in the pixel region Pn, m can be kept substantially constant.

上記の動作例１から動作例３においては、１垂直走査期間の後半における画素領域Ｐn,mの輝度が、当該１垂直走査期間の前半における画素領域Ｐn,mの輝度よりも大きい場合について説明を行ったが、本発明はこれに限られるものではない。以下では、１垂直走査期間の後半における画素領域Ｐn,mの輝度が、当該１垂直走査期間の前半における画素領域Ｐn,mの輝度よりも小さくなる場合の動作例４〜動作例６について、図９〜図１１を参照して説明する。   In the above operation example 1 to operation example 3, the case where the luminance of the pixel region Pn, m in the second half of one vertical scanning period is higher than the luminance of the pixel region Pn, m in the first half of the one vertical scanning period will be described. Although performed, the present invention is not limited to this. Hereinafter, operation examples 4 to 6 in the case where the luminance of the pixel region Pn, m in the second half of one vertical scanning period is lower than the luminance of the pixel region Pn, m in the first half of the one vertical scanning period will be described with reference to This will be described with reference to FIGS.

なお、本動作例においては、前記１走査期間１垂直走査期間Ｔv’’において、最初の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性と、次の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性とは、互いに異なった極性である。すなわち、補助容量信号＃ＣＳＬnが電位ＶCS2’’であるときの画素電極ＰＥn,mの電位Ｖ01’’と対向電極の電位ＶCOMとの差で表される液晶への印加電圧と、補助容量信号＃ＣＳＬnが電位ＶCS3’’であるときの画素電極ＰＥn,mの電位Ｖ03’’と対向電極の電位ＶCOMの差で表される液晶への印加電圧とは、互いに反対極性である。   In this operation example, in the one scanning period 1 vertical scanning period Tv ″, the liquid crystal represented by the difference between the potential of the pixel electrode and the potential of the counter electrode after the first transition of the voltage level. The polarity of the voltage applied to the liquid crystal and the polarity of the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode and the potential of the counter electrode after the next transition of the voltage level are different from each other It is. That is, the voltage applied to the liquid crystal expressed by the difference between the potential V01 ″ of the pixel electrode PEn, m and the potential VCOM of the counter electrode when the auxiliary capacitance signal #CSLn is the potential VCS2 ″, and the auxiliary capacitance signal # The voltages applied to the liquid crystal expressed by the difference between the potential V03 ″ of the pixel electrode PEn, m when the CSLn is the potential VCS3 ″ and the potential VCOM of the counter electrode have opposite polarities.

上記の構成によれば、前記１走査期間において、最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、前記液晶への印加電圧の絶対値を十分に小さくすることができる。   According to the above configuration, the absolute value of the voltage applied to the liquid crystal is sufficiently set in the one scanning period even after the first voltage level transition or after the next voltage level transition. Can be made smaller.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記１走査期間における最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、十分に低輝度な黒表示を行うことができる。   Therefore, according to the above configuration, even in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, even after the first transition of the voltage level in the one scanning period. Even after the next transition of the voltage level, sufficiently low luminance black display can be performed.

また、本動作例においては、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、２番目に低い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、最も高い電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、ことが好ましい。すなわち、本動作例においては、電位ＶCS1’’、電位ＶCS2’’、電位ＶCS3’’、および、電位ＶCS4’’のうち、２番目に低い電圧レベルＶCS2’’と、最も高い電圧レベルＶCS3’’との電位差の絶対値は、液晶の閾値電圧の２倍以下であることが好ましい。   Further, in this operation example, the second lowest voltage level among the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level, and the first voltage level, Among the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level, the absolute value of the potential difference from the highest voltage level is not more than twice the threshold voltage of the liquid crystal It is preferable that That is, in this operation example, the second lowest voltage level VCS2 ″ and the highest voltage level VCS3 ″ among the potential VCS1 ″, the potential VCS2 ″, the potential VCS3 ″, and the potential VCS4 ″. The absolute value of the potential difference is preferably not more than twice the threshold voltage of the liquid crystal.

上記の構成によれば、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、２番目に低い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、最も高い電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、ことが好ましい。すなわち、本動作例においては、電位ＶCS1’’、電位ＶCS2’’、電位ＶCS3’’、および、電位ＶCS4’’のうち、２番目に低い電圧レベルＶCS2’’と、最も高い電圧レベルＶCS3’’との電位差の絶対値は、液晶の閾値電圧の２倍以下であるため、前記第３の電圧レベル、および、前記第４の電圧レベルの何れの電圧レベルであっても、前記液晶の配向が影響を受けないようにすることができる。   According to the above configuration, the second lowest voltage level among the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level, and the first voltage level, The absolute value of the potential difference from the highest voltage level among the second voltage level, the second voltage level, the third voltage level, and the fourth voltage level is not more than twice the threshold voltage of the liquid crystal. It is preferable that there is. That is, in this operation example, the second lowest voltage level VCS2 ″ and the highest voltage level VCS3 ″ among the potential VCS1 ″, the potential VCS2 ″, the potential VCS3 ″, and the potential VCS4 ″. The absolute value of the potential difference with respect to the liquid crystal is less than or equal to twice the threshold voltage of the liquid crystal, so that the orientation of the liquid crystal is the same regardless of the voltage level of the third voltage level or the fourth voltage level. It can be made unaffected.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルの何れであっても、黒表示を行うことができる。   Therefore, according to the above configuration, in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, the voltage level of the rectangular voltage signal is the first voltage level, Black display can be performed at any of the second voltage level, the third voltage level, and the fourth voltage level.

（表示パネル１の動作例４）
以下では、図９の（ａ）〜（ｄ）を参照して、本実施形態に係る表示パネル１の動作の第４の例について説明する。(Operation example 4 of display panel 1)
Below, with reference to (a)-(d) of FIG. 9, the 4th example of operation | movement of the display panel 1 which concerns on this embodiment is demonstrated.

図９の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートである。図９の（ａ）に示すように、本動作例におけるソース信号＃ＳＬmの波形は、図３の（ａ）に示すソース信号＃ＳＬmの波形とほぼ同様であるとして説明を行う。   FIG. 9A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm. As shown in FIG. 9A, the description will be made assuming that the waveform of the source signal #SLm in this operation example is substantially the same as the waveform of the source signal #SLm shown in FIG.

図９の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートである。図９の（ｂ）に示すように、本動作例におけるゲート信号＃ＧＬnの波形は、図３の（ｂ）に示すゲート信号＃ＧＬnの波形と同様であるとして説明を行う。   FIG. 9B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn. As shown in FIG. 9B, the description will be made assuming that the waveform of the gate signal #GLn in this operation example is the same as the waveform of the gate signal #GLn shown in FIG.

図９の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 9C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図９の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。図９の（ｄ）に示すように、本動作例における補助容量信号＃ＣＳＬnは、連続する２つの垂直走査期間Ｔvを１周期として、電位ＶCS11、電位ＶCS12をとる信号である。より具体的には、図９の（ｄ）に示すように、補助容量信号＃ＣＳＬnは、１垂直走査期間Ｔvにおける期間Ｔ11において電位ＶCS12をとり、期間Ｔ12における時刻ｔ13から時刻ｔ14において電位ＶCS11をとり、期間Ｔ12における時刻ｔ14から時刻ｔ15において電位ＶCS12をとる。また、補助容量信号＃ＣＳＬnは、それに引き続く垂直走査期間Ｔvにおける期間Ｔ13において電位ＶCS11をとり、期間Ｔ14における時刻ｔ16から時刻ｔ17において電位ＶCS12をとり、期間Ｔ14における時刻ｔ17から時刻ｔ18において電位ＶCS11をとる。なお、図９の（ｄ）に示すように、電位ＶCS11、および、電位ＶCS12の具体的な値は、ＶCS11＜ＶCS12を満たすものとする。   FIG. 9D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn. As shown in FIG. 9D, the storage capacitor signal #CSLn in this operation example is a signal that takes the potentials VCS11 and VCS12 with two consecutive vertical scanning periods Tv as one cycle. More specifically, as shown in FIG. 9D, the auxiliary capacitance signal #CSLn takes the potential VCS12 in the period T11 in one vertical scanning period Tv, and the potential VCS11 in the period T12 from the time t13 to the time t14. Thus, the potential VCS12 is taken from the time t14 to the time t15 in the period T12. The auxiliary capacitance signal #CSLn takes the potential VCS11 in the subsequent period T13 in the vertical scanning period Tv, takes the potential VCS12 in the period T14 from the time t16 to the time t17, and takes the potential VCS11 in the period T14 from the time t17 to the time t18. Take. As shown in FIG. 9D, specific values of the potential VCS11 and the potential VCS12 satisfy VCS11 <VCS12.

以下では、本動作例における表示パネル１の画素領域Ｐn,mの各部の動作について、説明する。   Hereinafter, the operation of each part of the pixel region Pn, m of the display panel 1 in this operation example will be described.

まず、図９の（ｂ）に示すように、時刻ｔ11において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になる。トランジスタＭn,mが導通状態になると、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。図９の（ｃ）に示すように、時刻ｔ11から時刻ｔ12までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ11から電位Ｖ12（Ｖ12は正）まで立ち上がる。   First, as shown in FIG. 9B, at time t11, the gate signal #GLn rises from a low level to a high level, and falls to a low level after a certain period of time. During the period when the gate signal #GLn is at the high level, the transistor Mn, m becomes conductive. When the transistor Mn, m becomes conductive, the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. As shown in FIG. 9C, in the period from time t11 to time t12, the potential VPEn, m applied to the pixel electrode PEn, m rises from the potential V11 to the potential V12 (V12 is positive).

また、時刻ｔ12において、補助容量信号＃ＣＳＬnが、電位ＶCS11から電位ＶCS12まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ12から電位Ｖ13へと変化する。ここで、電位Ｖ13の具体的な値は、
Ｖ13＝（ＶCS12−ＶCS11）×ＣCS／ΣＣ＋Ｖ12
によって定まる。なお、上述のように、ＶCS11＜ＶCS12であるので、電位Ｖ13は、電位Ｖ12よりも大きい。At time t12, the auxiliary capacitance signal #CSLn rises from the potential VCS11 to the potential VCS12. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V12 to the potential V13. Here, the specific value of the potential V13 is
V13 = (VCS12−VCS11) × CCS / ΣC + V12
It depends on. Note that, as described above, since VCS11 <VCS12, the potential V13 is higher than the potential V12.

続いて、時刻ｔ13において、補助容量信号＃ＣＳＬnが、電位ＶCS12から電位ＶCS11まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ13から電位Ｖ12へと変化する。   Subsequently, at time t13, the auxiliary capacitance signal #CSLn falls from the potential VCS12 to the potential VCS11. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V13 to the potential V12.

図９の（ｃ）に示すように、電位Ｖ13と共通電位ＶCOMとの電位差は、電位Ｖ12と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ12から時刻ｔ13までの期間における液晶ＬＣの透過率は、時刻ｔ13から時刻ｔ14までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ12から時刻ｔ13までの期間における画素領域Ｐn,mの輝度は、時刻ｔ13から時刻ｔ14までの期間における画素領域Ｐn,mの輝度よりも大きい。   As shown in FIG. 9C, the potential difference between the potential V13 and the common potential VCOM is larger than the potential difference between the potential V12 and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t12 to the time t13 is larger than the transmittance of the liquid crystal LC in the period from the time t13 to the time t14. That is, the luminance of the pixel region Pn, m in the period from time t12 to time t13 is larger than the luminance of the pixel region Pn, m in the period from time t13 to time t14.

続いて、時刻ｔ14において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になり、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。また、時刻ｔ14において、補助容量信号＃ＣＳＬnが、電位ＶCS11から電位ＶCS12まで立ち上がる。   Subsequently, at time t14, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. During a period in which the gate signal #GLn is at a high level, the transistor Mn, m is in a conductive state, and the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. At time t14, the auxiliary capacitance signal #CSLn rises from the potential VCS11 to the potential VCS12.

図９の（ａ）に示すように、時刻ｔ14から時刻ｔ15までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ12から、例えば、電位Ｖ11まで立ち下がる。   As shown in FIG. 9A, in the period from time t14 to time t15, the potential VPEn, m applied to the pixel electrode PEn, m falls from the potential V12 to, for example, the potential V11.

また、時刻ｔ15において、補助容量信号＃ＣＳＬnが、電位ＶCS12から電位ＶCS11まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ11から電位Ｖ14へと変化する。ここで、電位Ｖ14の具体的な値は、
Ｖ14＝（ＶCS11−ＶCS12）×ＣCS／ΣＣ＋Ｖ11
によって定まる。なお、上述のように、ＶCS11＜ＶCS12であるので、電位Ｖ14は、電位Ｖ11よりも小さい。At time t15, the auxiliary capacitance signal #CSLn falls from the potential VCS12 to the potential VCS11. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V11 to the potential V14. Here, the specific value of the potential V14 is
V14 = (VCS11−VCS12) × CCS / ΣC + V11
It depends on. As described above, since VCS11 <VCS12, the potential V14 is smaller than the potential V11.

続いて、時刻ｔ16において、補助容量信号＃ＣＳＬnが、電位ＶCS11から電位ＶCS12へと立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ14から電位Ｖ11へと変化する。   Subsequently, at time t16, the auxiliary capacitance signal #CSLn rises from the potential VCS11 to the potential VCS12. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V14 to the potential V11.

図９の（ｃ）に示すように、電位Ｖ14と共通電位ＶCOMとの電位差は、電位Ｖ11と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ15から時刻ｔ16までの期間における液晶ＬＣの透過率は、時刻ｔ16から時刻ｔ17までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ15から時刻ｔ16までの期間における画素領域Ｐn,mの輝度は、時刻ｔ16から時刻ｔ17までの期間における画素領域Ｐn,mの輝度よりも大きい。   As shown in FIG. 9C, the potential difference between the potential V14 and the common potential VCOM is larger than the potential difference between the potential V11 and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t15 to the time t16 is larger than the transmittance of the liquid crystal LC in the period from the time t16 to the time t17. That is, the luminance of the pixel region Pn, m in the period from time t15 to time t16 is larger than the luminance of the pixel region Pn, m in the period from time t16 to time t17.

続いて、時刻ｔ17において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。また、補助容量信号＃ＣＳＬnが、電位ＶCS12から電位ＶCS11まで立ち下がる。時刻ｔ17以降の動作は、上述した時刻ｔ11以降の動作と同様である。   Subsequently, at time t17, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a predetermined period. Further, the auxiliary capacitance signal #CSLn falls from the potential VCS12 to the potential VCS11. The operation after time t17 is the same as the operation after time t11 described above.

なお、上記の動作例においては、補助容量信号＃ＣＳＬnが、時刻ｔ12において、電位ＶCS11から電位ＶCS12まで立ち上がり、時刻ｔ15において、電位ＶCS12から電位ＶCS11まで立ち下がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ12から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS11から電位ＶCS12まで立ち上がり、時刻ｔ15から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS12から電位ＶCS11まで立ち下がる。   In the above operation example, the case where the auxiliary capacitance signal #CSLn rises from the potential VCS11 to the potential VCS12 at time t12 and falls from the potential VCS12 to the potential VCS11 at time t15 has been described. The auxiliary capacitance signal #CSLn rises from the potential VCS11 to the potential VCS12 from the time t12 until several horizontal periods (multiple times the horizontal period Th) elapse, and from the time t15 for several horizontal periods (horizontal period Th). The potential falls from the potential VCS12 to the potential VCS11 until a period of a plurality of times elapses.

また、上記の動作例においては、補助容量信号＃ＣＳＬnが、時刻ｔ14において、電位ＶCS11から電位ＶCS12まで立ち上がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ13から時刻ｔ15までの間に電位ＶCS11から電位ＶCS12まで立ち上がる。   In the above operation example, the case where the auxiliary capacitance signal #CSLn rises from the potential VCS11 to the potential VCS12 at time t14 has been described, but more generally, the auxiliary capacitance signal #CSLn is It rises from the potential VCS11 to the potential VCS12 during t15.

本動作例のように、本発明に係る表示パネル１は、１垂直走査期間の後半における画素領域Ｐn,mの輝度が当該１垂直走査期間の前半における画素領域Ｐn,mの輝度よりも小さくなるように補助容量信号＃ＣＳＬnを供給することによっても、１垂直走査期間における画素領域Ｐn,mの輝度の変化を生じせしめることができる。   As in this operation example, in the display panel 1 according to the present invention, the luminance of the pixel region Pn, m in the second half of one vertical scanning period is smaller than the luminance of the pixel region Pn, m in the first half of the one vertical scanning period. By supplying the auxiliary capacitance signal #CSLn as described above, it is possible to cause a change in luminance of the pixel region Pn, m in one vertical scanning period.

したがって、本動作例においても、上記動画ボケの現象を抑制することができる。   Therefore, also in this operation example, the moving image blurring phenomenon can be suppressed.

（表示パネル１の動作例５）
以下では、図１０の（ａ）〜（ｄ）を参照して、本実施形態に係る表示パネル１の動作の第５の例について説明する。(Operation example 5 of display panel 1)
Below, with reference to (a)-(d) of FIG. 10, the 5th example of operation | movement of the display panel 1 which concerns on this embodiment is demonstrated.

図１０の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートである。図１０の（ａ）に示すように、本動作例におけるソース信号＃ＳＬmの波形は、図３の（ａ）に示すソース信号＃ＳＬmの波形とほぼ同様であるとして説明を行う。   FIG. 10A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm. As shown in FIG. 10A, the description will be made assuming that the waveform of the source signal #SLm in this operation example is substantially the same as the waveform of the source signal #SLm shown in FIG.

図１０の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートである。図１０の（ｂ）に示すように、本動作例におけるゲート信号＃ＧＬnの波形は、図３の（ｂ）に示すゲート信号＃ＧＬnの波形とほぼ同様であるとして説明を行う。   FIG. 10B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn. As shown in FIG. 10B, the description will be made assuming that the waveform of the gate signal #GLn in this operation example is substantially the same as the waveform of the gate signal #GLn shown in FIG.

図１０の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 10C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図１０の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。図１０の（ｄ）に示すように、本動作例における補助容量信号＃ＣＳＬnは、連続する２つの垂直走査期間Ｔv’を１周期として、電位ＶCS11’、電位ＶCS12’、および、電位ＶCS13’をとる信号である。より具体的には、図１０の（ｄ）に示すように、補助容量信号＃ＣＳＬnは、１垂直走査期間Ｔv’における期間Ｔ11’において電位ＶCS12’をとり、期間Ｔ12’における時刻ｔ13’から時刻ｔ14’において電位ＶCS13’をとり、期間Ｔ12’における時刻ｔ14’から時刻ｔ15’において電位ＶCS12’をとる。また、補助容量信号＃ＣＳＬnは、それに引き続く垂直走査期間Ｔv’における期間Ｔ13’において電位ＶCS11’をとり、期間Ｔ14’における時刻ｔ16’から時刻ｔ17’において電位ＶCS13’をとり、期間Ｔ14’における時刻ｔ17’から時刻ｔ18’において電位ＶCS11’をとる。なお、図１０の（ｄ）に示すように、電位ＶCS11’、電位ＶCS12’、および、電位ＶCS13’の具体的な値は、ＶCS11’＜ＶCS13’＜ＶCS12’を満たすものとする。   FIG. 10D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn. As shown in FIG. 10 (d), the auxiliary capacitance signal #CSLn in this operation example has the potential VCS11 ′, the potential VCS12 ′, and the potential VCS13 ′ as one cycle of two consecutive vertical scanning periods Tv ′. It is a signal to take. More specifically, as shown in FIG. 10 (d), the storage capacitor signal #CSLn takes the potential VCS12 'in the period T11' in one vertical scanning period Tv 'and starts from the time t13' in the period T12 '. The potential VCS13 ′ is taken at t14 ′, and the potential VCS12 ′ is taken from time t14 ′ to time t15 ′ in the period T12 ′. Further, the auxiliary capacitance signal #CSLn takes the potential VCS11 ′ in the subsequent period T13 ′ in the vertical scanning period Tv ′, takes the potential VCS13 ′ in the period T14 ′ from the time t16 ′ to the time t17 ′, and takes the time in the period T14 ′. The potential VCS11 'is taken from t17' to time t18 '. As shown in FIG. 10D, specific values of the potential VCS11 ', the potential VCS12', and the potential VCS13 'satisfy VCS11' <VCS13 '<VCS12'.

以下では、本動作例における表示パネル１の画素領域Ｐn,mの各部の動作について、説明する。   Hereinafter, the operation of each part of the pixel region Pn, m of the display panel 1 in this operation example will be described.

まず、図１０の（ｂ）に示すように、時刻ｔ11’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になる。トランジスタＭn,mが導通状態になると、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。図１０の（ａ）に示すように、時刻ｔ11’から時刻ｔ12’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ11’から電位Ｖ12’（Ｖ12’は正）まで立ち上がる。   First, as shown in FIG. 10B, at time t11 ', the gate signal #GLn rises from a low level to a high level, and falls to a low level after a certain period. During the period when the gate signal #GLn is at the high level, the transistor Mn, m becomes conductive. When the transistor Mn, m becomes conductive, the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. As shown in FIG. 10A, the potential VPEn, m applied to the pixel electrode PEn, m from the potential V11 ′ to the potential V12 ′ (V12 ′ is positive) during the period from the time t11 ′ to the time t12 ′. ) Stand up.

また、時刻ｔ12’において、補助容量信号＃ＣＳＬnが、電位ＶCS11’から電位ＶCS12’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ12’から電位Ｖ13’へと変化する。ここで、電位Ｖ13’の具体的な値は、
Ｖ13’＝（ＶCS12’−ＶCS11’）×ＣCS／ΣＣ＋Ｖ12’
によって定まる。なお、上述のように、ＶCS11’＜ＶCS12’であるので、電位Ｖ13’は、電位Ｖ12’よりも大きい。At time t12 ′, the auxiliary capacitance signal #CSLn rises from the potential VCS11 ′ to the potential VCS12 ′. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V12 ′ to the potential V13 ′. Here, the specific value of the potential V13 ′ is
V13 ′ = (VCS12′−VCS11 ′) × CCS / ΣC + V12 ′
It depends on. As described above, since VCS11 ′ <VCS12 ′, the potential V13 ′ is higher than the potential V12 ′.

続いて、時刻ｔ13’において、補助容量信号＃ＣＳＬnが、電位ＶCS12’から電位ＶCS13’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ13’から電位Ｖ14’へと変化する。ここで、電位Ｖ14’の具体的な値は、
Ｖ14’＝（ＶCS13’−ＶCS12’）×ＣCS／ΣＣ＋Ｖ13’
によって定まる。なお、上述のように、ＶCS13’＜ＶCS12’であるので、電位Ｖ14’は、電位Ｖ13’よりも小さい。Subsequently, at time t13 ′, the auxiliary capacitance signal #CSLn falls from the potential VCS12 ′ to the potential VCS13 ′. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V13 ′ to the potential V14 ′. Here, the specific value of the potential V14 ′ is
V14 ′ = (VCS13′−VCS12 ′) × CCS / ΣC + V13 ′
It depends on. As described above, since VCS13 ′ <VCS12 ′, the potential V14 ′ is smaller than the potential V13 ′.

図１０の（ｃ）に示すように、電位Ｖ13’と共通電位ＶCOMとの電位差は、電位Ｖ14’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ12’から時刻ｔ13’までの期間における液晶ＬＣの透過率は、時刻ｔ13’から時刻ｔ14’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ12’から時刻ｔ13’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ13’から時刻ｔ14’までの期間における画素領域Ｐn,mの輝度よりも大きい。   As shown in FIG. 10C, the potential difference between the potential V13 'and the common potential VCOM is larger than the potential difference between the potential V14' and the common potential VCOM. That is, the transmittance of the liquid crystal LC during the period from the time t12 'to the time t13' is larger than the transmittance of the liquid crystal LC during the period from the time t13 'to the time t14'. That is, the luminance of the pixel region Pn, m in the period from time t12 'to time t13' is larger than the luminance of the pixel region Pn, m in the period from time t13 'to time t14'.

続いて、時刻ｔ14’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になり、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。また、時刻ｔ14’において、補助容量信号＃ＣＳＬnが、電位ＶCS13’から電位ＶCS12’まで立ち上がる。   Subsequently, at time t14 ', the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. During a period in which the gate signal #GLn is at a high level, the transistor Mn, m is in a conductive state, and the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. At time t14 ', the auxiliary capacitance signal #CSLn rises from the potential VCS13' to the potential VCS12 '.

図１０の（ｃ）に示すように、時刻ｔ14’から時刻ｔ15’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ14’から電位Ｖ15’（Ｖ15’は負）まで立ち下がる。   As shown in FIG. 10C, the potential VPEn, m applied to the pixel electrode PEn, m from the potential V14 ′ to the potential V15 ′ (V15 ′ is negative) in the period from the time t14 ′ to the time t15 ′. ).

また、時刻ｔ15’において、補助容量信号＃ＣＳＬnが、電位ＶCS12’から電位ＶCS11’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ15’から電位Ｖ16’へと変化する。ここで、電位Ｖ16’の具体的な値は、
Ｖ16’＝（ＶCS11’−ＶCS12’）×ＣCS／ΣＣ＋Ｖ15’
によって定まる。なお、上述のように、ＶCS11’＜ＶCS12’であるので、電位Ｖ16’は、電位Ｖ15’よりも小さい。At time t15 ′, the auxiliary capacitance signal #CSLn falls from the potential VCS12 ′ to the potential VCS11 ′. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V15 ′ to the potential V16 ′. Here, the specific value of the potential V16 ′ is
V16 ′ = (VCS11′−VCS12 ′) × CCS / ΣC + V15 ′
It depends on. As described above, since VCS11 ′ <VCS12 ′, the potential V16 ′ is smaller than the potential V15 ′.

続いて、時刻ｔ16’において、補助容量信号＃ＣＳＬnが、電位ＶCS11’から電位ＶCS13’へと立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ16’から電位Ｖ11’へと変化する。   Subsequently, at time t16 ', the auxiliary capacitance signal #CSLn rises from the potential VCS11' to the potential VCS13 '. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V16 'to the potential V11'.

図１０の（ｃ）に示すように、電位Ｖ16’と共通電位ＶCOMとの電位差は、電位Ｖ11’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ15’から時刻ｔ16’までの期間における液晶ＬＣの透過率は、時刻ｔ16’から時刻ｔ17’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ15’から時刻ｔ16’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ16’から時刻ｔ17’までの期間における画素領域Ｐn,mの輝度よりも大きい。   As shown in FIG. 10C, the potential difference between the potential V16 'and the common potential VCOM is larger than the potential difference between the potential V11' and the common potential VCOM. That is, the transmittance of the liquid crystal LC in the period from the time t15 'to the time t16' is larger than the transmittance of the liquid crystal LC in the period from the time t16 'to the time t17'. That is, the luminance of the pixel region Pn, m in the period from time t15 'to time t16' is larger than the luminance of the pixel region Pn, m in the period from time t16 'to time t17'.

続いて、時刻ｔ17’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。また、補助容量信号＃ＣＳＬnが、電位ＶCS12’から電位ＶCS11’まで立ち下がる。時刻ｔ17’以降の動作は、上述した時刻ｔ11’以降の動作と同様である。   Subsequently, at time t17 ', the gate signal #GLn rises from the low level to the high level, and falls to the low level after a predetermined period. Further, the auxiliary capacitance signal #CSLn falls from the potential VCS12 'to the potential VCS11'. The operation after time t17 'is the same as the operation after time t11' described above.

なお、上記の動作例においては、補助容量信号＃ＣＳＬnが、時刻ｔ12’において、電位ＶCS11’から電位ＶCS12’まで立ち上がり、時刻ｔ15’において、電位ＶCS12’から電位ＶCS11’まで立ち下がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ12’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS11’から電位ＶCS12’まで立ち上がり、時刻ｔ15’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS12’から電位ＶCS11’まで立ち下がる。   In the above operation example, the case where the auxiliary capacitance signal #CSLn rises from the potential VCS11 ′ to the potential VCS12 ′ at time t12 ′ and falls from the potential VCS12 ′ to the potential VCS11 ′ at time t15 ′ will be described. More generally, the auxiliary capacitance signal #CSLn rises from the potential VCS11 ′ to the potential VCS12 ′ from the time t12 ′ until several horizontal periods (multiple times of the horizontal period Th) elapse. The voltage falls from the potential VCS12 ′ to the potential VCS11 ′ until several horizontal periods (multiple times the horizontal period Th) elapse from t15 ′.

また、上記の動作例においては、補助容量信号＃ＣＳＬnが、時刻ｔ14’において、電位ＶCS13’から電位ＶCS12’まで立ち上がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ13’から時刻ｔ15’までの間に電位ＶCS13’から電位ＶCS12’まで立ち上がる。   In the above operation example, the case where the auxiliary capacitance signal #CSLn rises from the potential VCS13 ′ to the potential VCS12 ′ at time t14 ′ has been described. More generally, however, the auxiliary capacitance signal #CSLn Between the time t13 'and the time t15', the potential rises from the potential VCS13 'to the potential VCS12'.

本動作例のように、本発明に係る表示パネル１は、１垂直走査期間の後半における画素領域Ｐn,mの輝度が当該１垂直走査期間の前半における画素領域Ｐn,mの輝度よりも小さくなるように補助容量信号＃ＣＳＬnを供給することによっても、１垂直走査期間における画素領域Ｐn,mの輝度の変化を生じせしめることができる。   As in this operation example, in the display panel 1 according to the present invention, the luminance of the pixel region Pn, m in the second half of one vertical scanning period is smaller than the luminance of the pixel region Pn, m in the first half of the one vertical scanning period. By supplying the auxiliary capacitance signal #CSLn as described above, it is possible to cause a change in luminance of the pixel region Pn, m in one vertical scanning period.

したがって、本動作例においても、上記動画ボケの現象を抑制することができる。また、本動作例においては、補助容量信号＃ＣＳＬnは、３値の電圧レベルをとる。したがって、上述した動作例４に比べて、上記動画ボケの現象を抑制する効果は維持しつつ、高輝度な表示を行うことができる。   Therefore, also in this operation example, the moving image blurring phenomenon can be suppressed. In this operation example, the auxiliary capacitance signal #CSLn takes a ternary voltage level. Therefore, as compared with the above-described operation example 4, it is possible to perform display with high luminance while maintaining the effect of suppressing the moving image blur phenomenon.

（表示パネル１の動作例６）
以下では、図１１の（ａ）〜（ｄ）を参照して、本実施形態に係る表示パネル１の動作の第６の例について説明する。(Operation example 6 of display panel 1)
Below, with reference to (a)-(d) of FIG. 11, the 6th example of operation | movement of the display panel 1 which concerns on this embodiment is demonstrated.

図１１の（ａ）は、ソースバスラインＳＬmに供給されるソース信号＃ＳＬmの波形の一例を示すタイミングチャートである。図１１の（ａ）に示すように、本動作例におけるソース信号＃ＳＬmの波形は、図３の（ａ）に示すソース信号＃ＳＬmの波形とほぼ同様であるとして説明を行う。   FIG. 11A is a timing chart showing an example of the waveform of the source signal #SLm supplied to the source bus line SLm. As shown in (a) of FIG. 11, description will be made assuming that the waveform of the source signal #SLm in this operation example is substantially the same as the waveform of the source signal #SLm shown in (a) of FIG. 3.

図１１の（ｂ）は、ゲートバスラインＧＬnに供給されるゲート信号＃ＧＬnの波形を示すタイミングチャートである。図１１の（ｂ）に示すように、本動作例におけるゲート信号＃ＧＬnの波形は、図３の（ｂ）に示すゲート信号＃ＧＬnの波形とほぼ同様であるとして説明を行う。   FIG. 11B is a timing chart showing the waveform of the gate signal #GLn supplied to the gate bus line GLn. As shown in FIG. 11B, the description will be made assuming that the waveform of the gate signal #GLn in this operation example is substantially the same as the waveform of the gate signal #GLn shown in FIG.

図１１の（ｃ）は、対向電極用配線ＣＯＭＬに供給される共通電位ＶCOMと、画素電極ＰＥn,mに印加される電位ＶPEn,mとを示すタイミングチャートである。   FIG. 11C is a timing chart showing the common potential VCOM supplied to the counter electrode wiring COML and the potential VPEn, m applied to the pixel electrode PEn, m.

図１１の（ｄ）は、補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。図１１の（ｄ）に示すように、本動作例における補助容量信号＃ＣＳＬnは、連続する２つの垂直走査期間Ｔv’’を１周期として、電位ＶCS11’’、電位ＶCS12’’、電位ＶCS13’’、および、電位ＶCS14’’をとる信号である。より具体的には、図１１の（ｄ）に示すように、補助容量信号＃ＣＳＬnは、１垂直走査期間Ｔv’’における期間Ｔ11’’において電位ＶCS12’をとり、期間Ｔ12’’における時刻ｔ13’’から時刻ｔ14’’において電位ＶCS13’’をとり、期間Ｔ12’’における時刻ｔ14’’から時刻ｔ15’’において電位ＶCS12’’をとる。また、補助容量信号＃ＣＳＬnは、それに引き続く垂直走査期間Ｔv’’における期間Ｔ13’’において電位ＶCS11’’をとり、期間Ｔ14’’における時刻ｔ16’’から時刻ｔ17’’において電位ＶCS14’’をとり、期間Ｔ14’’における時刻ｔ17’’から時刻ｔ18’’において電位ＶCS11’’をとる。なお、図１１の（ｄ）に示すように、電位ＶCS11’’、電位ＶCS12’’、電位ＶCS13’’、および、電位ＶCS14’’の具体的な値は、ＶCS11’’＜ＶCS13’’＜ＶCS14’’＜ＶCS12’’を満たすものとする。   FIG. 11D is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn. As shown in FIG. 11D, the storage capacitor signal #CSLn in this operation example has the potential VCS11 ″, the potential VCS12 ″, the potential VCS13 ′ with two consecutive vertical scanning periods Tv ″ as one cycle. 'And a signal that takes the potential VCS14' '. More specifically, as shown in FIG. 11 (d), the storage capacitor signal #CSLn takes the potential VCS12 ′ in the period T11 ″ in one vertical scanning period Tv ″ and the time t13 in the period T12 ″. The potential VCS13 ″ is taken from ″ to time t14 ″, and the potential VCS12 ″ is taken from time t14 ″ to time t15 ″ in the period T12 ″. Further, the auxiliary capacitance signal #CSLn takes the potential VCS11 ″ in the subsequent period T13 ″ in the vertical scanning period Tv ″ and the potential VCS14 ″ from the time t16 ″ to the time t17 ″ in the period T14 ″. Thus, the potential VCS11 ″ is taken from the time t17 ″ to the time t18 ″ in the period T14 ″. As shown in FIG. 11D, specific values of the potential VCS11 ″, the potential VCS12 ″, the potential VCS13 ″, and the potential VCS14 ″ are VCS11 ″ <VCS13 ″ <VCS14. It shall satisfy '' <VCS12 ''.

以下では、本動作例における表示パネル１の画素領域Ｐn,mの各部の動作について、説明する。   Hereinafter, the operation of each part of the pixel region Pn, m of the display panel 1 in this operation example will be described.

まず、図１１の（ｂ）に示すように、時刻ｔ11’’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になる。トランジスタＭn,mが導通状態になると、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。図１１の（ｃ）に示すように、時刻ｔ11’’から時刻ｔ12’’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ11’’から電位Ｖ12’’（Ｖ12’’は正）まで立ち上がる。   First, as shown in FIG. 11B, at time t11 ″, the gate signal #GLn rises from a low level to a high level, and falls to a low level after a certain period. During the period when the gate signal #GLn is at the high level, the transistor Mn, m becomes conductive. When the transistor Mn, m becomes conductive, the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. As shown in FIG. 11C, the potential VPEn, m applied to the pixel electrode PEn, m during the period from time t11 ″ to time t12 ″ is from the potential V11 ″ to the potential V12 ″ ( V12 '' will stand up to positive).

また、時刻ｔ12’’において、補助容量信号＃ＣＳＬnが、電位ＶCS11’’から電位ＶCS12’’まで立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ12’’から電位Ｖ13’’へと変化する。ここで、電位Ｖ13’’の具体的な値は、
Ｖ13’’＝（ＶCS12’’−ＶCS11’’）×ＣCS／ΣＣ＋Ｖ12’’
によって定まる。なお、上述のように、ＶCS11’’＜ＶCS12’’であるので、電位Ｖ13’’は、電位Ｖ12’’よりも大きい。At time t12 ″, the auxiliary capacitance signal #CSLn rises from the potential VCS11 ″ to the potential VCS12 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V12 ″ to the potential V13 ″. Here, the specific value of the potential V13 '' is
V13 ″ = (VCS12 ″ −VCS11 ″) × CCS / ΣC + V12 ″
It depends on. As described above, since VCS11 ″ <VCS12 ″, the potential V13 ″ is higher than the potential V12 ″.

続いて、時刻ｔ13’’において、補助容量信号＃ＣＳＬnが、電位ＶCS12’’から電位ＶCS13’’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ13’’から電位Ｖ14’’へと変化する。ここで、電位Ｖ14’’の具体的な値は、
Ｖ14’’＝（ＶCS13’’−ＶCS12’’）×ＣCS／ΣＣ＋Ｖ13’’
によって定まる。なお、上述のように、ＶCS13’’＜ＶCS12’’であるので、電位Ｖ14’’は、電位Ｖ13’’よりも小さい。Subsequently, at time t13 ″, the auxiliary capacitance signal #CSLn falls from the potential VCS12 ″ to the potential VCS13 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V13 ″ to the potential V14 ″. Here, the specific value of the potential V14 '' is
V14 ″ = (VCS13 ″ −VCS12 ″) × CCS / ΣC + V13 ″
It depends on. As described above, since VCS13 ″ <VCS12 ″, the potential V14 ″ is smaller than the potential V13 ″.

図１１の（ｃ）に示すように、電位Ｖ13’’と共通電位ＶCOMとの電位差は、電位Ｖ14’’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ12’’から時刻ｔ13’’までの期間における液晶ＬＣの透過率は、時刻ｔ13’’から時刻ｔ14’’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ12’’から時刻ｔ13’’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ13’’から時刻ｔ14’’までの期間における画素領域Ｐn,mの輝度よりも大きい。   As shown in FIG. 11C, the potential difference between the potential V13 ″ and the common potential VCOM is larger than the potential difference between the potential V14 ″ and the common potential VCOM. That is, the transmittance of the liquid crystal LC during the period from the time t12 ″ to the time t13 ″ is larger than the transmittance of the liquid crystal LC during the period from the time t13 ″ to the time t14 ″. That is, the luminance of the pixel region Pn, m in the period from the time t12 ″ to the time t13 ″ is larger than the luminance of the pixel region Pn, m in the period from the time t13 ″ to the time t14 ″.

続いて、時刻ｔ14’’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。ゲート信号＃ＧＬnがハイレベルである期間において、トランジスタＭn,mは導通状態になり、ソース信号＃ＳＬmが、画素電極ＰＥn,mおよび第１の補助容量電極ＣＥ1n,mに供給される。また、時刻ｔ14’’において、補助容量信号＃ＣＳＬnが、電位ＶCS13’’から電位ＶCS12’’まで立ち上がる。   Subsequently, at time t14 ″, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. During a period in which the gate signal #GLn is at a high level, the transistor Mn, m is in a conductive state, and the source signal #SLm is supplied to the pixel electrode PEn, m and the first auxiliary capacitance electrode CE1n, m. Further, at the time t14 ″, the auxiliary capacitance signal #CSLn rises from the potential VCS13 ″ to the potential VCS12 ″.

図１１の（ａ）に示すように、時刻ｔ14’’から時刻ｔ15’’までの期間において、画素電極ＰＥn,mに印加される電位ＶPEn,mは、電位Ｖ14’’から電位Ｖ15’’（Ｖ15’’は負）まで立ち下がる。   As shown in FIG. 11A, the potential VPEn, m applied to the pixel electrode PEn, m during the period from the time t14 ″ to the time t15 ″ is from the potential V14 ″ to the potential V15 ″ ( V15 '' will fall to negative).

また、時刻ｔ15’’において、補助容量信号＃ＣＳＬnが、電位ＶCS12’’から電位ＶCS11’’まで立ち下がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ15’’から電位Ｖ16’’へと変化する。ここで、電位Ｖ16’’の具体的な値は、
Ｖ16’’＝（ＶCS11’’−ＶCS12’’）×ＣCS／ΣＣ＋Ｖ15’’
によって定まる。なお、上述のように、ＶCS11’’＜ＶCS12’’であるので、電位Ｖ16’’は、電位Ｖ15’’よりも小さい。At time t15 ″, the auxiliary capacitance signal #CSLn falls from the potential VCS12 ″ to the potential VCS11 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V15 ″ to the potential V16 ″. Here, the specific value of the potential V16 '' is
V16 ″ = (VCS11 ″ −VCS12 ″) × CCS / ΣC + V15 ″
It depends on. As described above, since VCS11 ″ <VCS12 ″, the potential V16 ″ is smaller than the potential V15 ″.

続いて、時刻ｔ16’’において、補助容量信号＃ＣＳＬnが、電位ＶCS11’’から電位ＶCS14’’へと立ち上がる。それに伴い、画素電極ＰＥn,mの電位ＶPEn,mは、電位Ｖ16’’から電位Ｖ17’’へと変化する。ここで、電位Ｖ17’’の具体的な値は、
Ｖ17’’＝（ＶCS14’’−ＶCS11’’）×ＣCS／ΣＣ＋Ｖ16’’
によって定まる。なお、上述のように、ＶCS11’’＜ＶCS14’’であるので、電位Ｖ17’’は、電位Ｖ16’’よりも大きい。Subsequently, at time t16 ″, the auxiliary capacitance signal #CSLn rises from the potential VCS11 ″ to the potential VCS14 ″. Accordingly, the potential VPEn, m of the pixel electrode PEn, m changes from the potential V16 ″ to the potential V17 ″. Here, the specific value of the potential V17 '' is
V17 ″ = (VCS14 ″ −VCS11 ″) × CCS / ΣC + V16 ″
It depends on. As described above, since VCS11 ″ <VCS14 ″, the potential V17 ″ is higher than the potential V16 ″.

図１１の（ｃ）に示すように、電位Ｖ16’’と共通電位ＶCOMとの電位差は、電位Ｖ17’’と共通電位ＶCOMとの電位差よりも大きい。すなわち、時刻ｔ15’’から時刻ｔ16’’までの期間における液晶ＬＣの透過率は、時刻ｔ16’’から時刻ｔ17’’までの期間における液晶ＬＣの透過率よりも大きい。すなわち、時刻ｔ15’’から時刻ｔ16’’までの期間における画素領域Ｐn,mの輝度は、時刻ｔ16’’から時刻ｔ17’’までの期間における画素領域Ｐn,mの輝度よりも大きい。   As shown in FIG. 11C, the potential difference between the potential V16 ″ and the common potential VCOM is larger than the potential difference between the potential V17 ″ and the common potential VCOM. That is, the transmittance of the liquid crystal LC during the period from the time t15 ″ to the time t16 ″ is larger than the transmittance of the liquid crystal LC during the period from the time t16 ″ to the time t17 ″. That is, the luminance of the pixel region Pn, m in the period from time t15 ″ to time t16 ″ is larger than the luminance of the pixel region Pn, m in the period from time t16 ″ to time t17 ″.

続いて、時刻ｔ17’’において、ゲート信号＃ＧＬnがローレベルからハイレベルに立ち上がり、一定期間経過後、ローレベルへと立ち下がる。また、補助容量信号＃ＣＳＬnが、電位ＶCS14’’から電位ＶCS11’’まで立ち下がる。時刻ｔ17’’以降の動作は、上述した時刻ｔ11’’以降の動作と同様である。   Subsequently, at time t17 ″, the gate signal #GLn rises from the low level to the high level, and falls to the low level after a certain period. Also, the auxiliary capacitance signal #CSLn falls from the potential VCS14 ″ to the potential VCS11 ″. The operation after time t17 '' is the same as the operation after time t11 '' described above.

なお、上記の動作例においては、補助容量信号＃ＣＳＬnが、時刻ｔ12’’において、電位ＶCS11’’から電位ＶCS12’’まで立ち上がり、時刻ｔ15’’において、電位ＶCS12’’から電位ＶCS11’’まで立ち下がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ12’’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS11’’から電位ＶCS12’’まで立ち上がり、時刻ｔ15’’から数水平期間（水平期間Ｔhの複数倍の期間）が経過するまでの間に電位ＶCS12’’から電位ＶCS11’’まで立ち下がる。   In the above operation example, the auxiliary capacitance signal #CSLn rises from the potential VCS11 ″ to the potential VCS12 ″ at time t12 ″, and from the potential VCS12 ″ to the potential VCS11 ″ at time t15 ″. The case of the fall has been described, but more generally, the auxiliary capacitance signal #CSLn has the potential VCS11 ″ from the time t12 ″ until several horizontal periods (multiple times of the horizontal period Th) elapse. Rises from the potential VCS12 ″ to the potential VCS11 ″ from the time t15 ″ until several horizontal periods (multiple times the horizontal period Th) elapse.

また、上記の動作例においては、補助容量信号＃ＣＳＬnが、時刻ｔ14’’において、電位ＶCS13’’から電位ＶCS12’’まで立ち上がる場合について説明を行ったが、より一般には、補助容量信号＃ＣＳＬnは、時刻ｔ13’’から時刻ｔ15’’までの間に電位ＶCS13’’から電位ＶCS12’’まで立ち上がる。   In the above operation example, the case where the auxiliary capacitance signal #CSLn rises from the potential VCS13 ″ to the potential VCS12 ″ at the time t14 ″ has been described, but more generally, the auxiliary capacitance signal #CSLn. Rises from the potential VCS13 ″ to the potential VCS12 ″ from time t13 ″ to time t15 ″.

本動作例のように、本発明に係る表示パネル１は、１垂直走査期間の後半における画素領域Ｐn,mの輝度が当該１垂直走査期間の前半における画素領域Ｐn,mの輝度よりも小さくなるように補助容量信号＃ＣＳＬnを供給することによっても、１垂直走査期間における画素領域Ｐn,mの輝度の変化を生じせしめることができる。   As in this operation example, in the display panel 1 according to the present invention, the luminance of the pixel region Pn, m in the second half of one vertical scanning period is smaller than the luminance of the pixel region Pn, m in the first half of the one vertical scanning period. By supplying the auxiliary capacitance signal #CSLn as described above, it is possible to cause a change in luminance of the pixel region Pn, m in one vertical scanning period.

したがって、本動作例においても、上記動画ボケの現象を抑制することができる。また、本動作例においては、補助容量信号＃ＣＳＬnは、４値の電圧レベルをとる。したがって、動作例４、および、動作例５に比べて、より高輝度の表示を行い、より効果的に上記動画ボケの現象を抑制することができる。   Therefore, also in this operation example, the moving image blurring phenomenon can be suppressed. In this operation example, the auxiliary capacitance signal #CSLn takes a quaternary voltage level. Therefore, compared with the operation example 4 and the operation example 5, a display with higher luminance can be performed, and the phenomenon of the moving image blur can be more effectively suppressed.

上記の動作例１〜６では、ｎ番目のゲートバスラインＧＬnに供給されるゲート信号＃ＧＬn、および、ｎ番目の補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnを例に挙げ説明を行ったが、ｎ番目以外のゲートバスラインＧＬp（ｐ≠ｎ）に供給されるゲート信号＃ＧＬp、および、ｎ番目以外の補助容量バスラインＣＳＬp（ｐ≠ｎ）に供給される補助容量信号＃ＣＳＬpに対しても同様である。   In the above operation examples 1 to 6, the gate signal #GLn supplied to the nth gate bus line GLn and the auxiliary capacitance signal #CSLn supplied to the nth auxiliary capacitance bus line CSLn will be described as examples. The gate signal #GLp supplied to the non-nth gate bus line GLp (p ≠ n) and the auxiliary capacitance signal # supplied to the non-nth auxiliary capacitance bus line CSLp (p ≠ n). The same applies to CSLp.

また、本発明に係る表示パネル１における補助容量ドライバ１４は、補助容量バスラインＣＳＬnに対し、補助容量信号＃ＣＳＬnを、ゲート信号＃ＧＬnに同期して供給する。   Further, the auxiliary capacitance driver 14 in the display panel 1 according to the present invention supplies the auxiliary capacitance signal #CSLn to the auxiliary capacitance bus line CSLn in synchronization with the gate signal #GLn.

さらに、画素電極ＰＥn,mに対して上述のような極性反転信号が印加される場合、すなわち、画素電極ＰＥn,mの電位ＶPEn,mが１水平走査期間ごとに対向電極の電圧ＶCOMに対する極性を反転する場合には、補助容量ドライバ１４は、補助容量信号＃ＣＳＬn+1の極性を補助容量信号＃ＣＳＬnの極性に対し反転させて供給する。   Further, when the polarity inversion signal as described above is applied to the pixel electrode PEn, m, that is, the potential VPEn, m of the pixel electrode PEn, m has a polarity with respect to the voltage VCOM of the counter electrode every horizontal scanning period. In the case of inversion, the auxiliary capacitance driver 14 supplies the auxiliary capacitance signal # CSLn + 1 with the polarity inverted from that of the auxiliary capacitance signal #CSLn.

図１２の（ａ）は、ゲートバスラインＧＬn〜ＧＬn+3に対してそれぞれ供給されるゲート信号＃ＧＬn〜＃ＧＬn+3の波形の一例を示すタイミングチャートであり、図１２の（ｂ）は、上述した動作例１における、補助容量バスラインＣＳＬn〜ＣＳＬn+3のそれぞれに対して供給される補助容量信号＃ＣＳＬn〜＃ＣＳＬn+3の波形の一例を示すタイミングチャートであり、図１２の（ｃ）は、上述した動作例２における、補助容量バスラインＣＳＬn〜ＣＳＬn+3のそれぞれに対して供給される＃ＣＳＬn〜＃ＣＳＬn+3の波形の一例を示すタイミングチャートである。   FIG. 12A is a timing chart showing an example of waveforms of gate signals #GLn to # GLn + 3 supplied to the gate bus lines GLn to GLn + 3, respectively, and FIG. 12 is a timing chart showing an example of waveforms of auxiliary capacitance signals #CSLn to # CSLn + 3 supplied to the auxiliary capacitance bus lines CSLn to CSLn + 3 in the operation example 1 described above. c) is a timing chart showing an example of waveforms of #CSLn to # CSLn + 3 supplied to each of the auxiliary capacity bus lines CSLn to CSLn + 3 in the operation example 2 described above.

動作例１のように、選択期間における補助容量信号の電位レベルが、１水平ライン期間ごとに、複数の電位レベルのうちの最大の電位レベルと、最小の電位レベルとに切り替わる場合、すなわちライン反転駆動である場合には、図１２の（ｂ）〜（ｃ）に示すように、補助容量ドライバ１４は、補助容量信号＃ＣＳＬn+1の極性を補助容量信号＃ＣＳＬnの極性に対し反転させて供給する。   When the potential level of the auxiliary capacitance signal in the selection period is switched between the maximum potential level of the plurality of potential levels and the minimum potential level for each horizontal line period as in operation example 1, that is, line inversion In the case of driving, as shown in FIGS. 12B to 12C, the auxiliary capacitance driver 14 inverts the polarity of the auxiliary capacitance signal # CSLn + 1 with respect to the polarity of the auxiliary capacitance signal #CSLn. Supply.

また、図１２の（ｂ）〜（ｃ）に示すように、補助容量ドライバ１４は、補助容量バスラインＣＳＬnに対し、補助容量信号＃ＣＳＬn〜＃ＣＳＬn+3を、それぞれ、ゲート信号＃ＧＬn〜＃ＧＬn+3に同期して供給する。   Further, as shown in FIGS. 12B to 12C, the auxiliary capacitor driver 14 supplies the auxiliary capacitance signals #CSLn to # CSLn + 3 to the gate signal #GLn to the auxiliary capacitance bus line CSLn. Supply in synchronization with # GLn + 3.

また、その他のゲート信号＃ＧＬq（ｑ≦ｎ−１、ｑ≧ｎ＋４）、および、その他の補助容量信号＃ＣＳＬq（ｑ≦ｎ−１、ｑ≧ｎ＋４）に対しても同様である。   The same applies to other gate signals #GLq (q ≦ n−1, q ≧ n + 4) and other auxiliary capacitance signals #CSLq (q ≦ n−1, q ≧ n + 4).

なお、選択期間における補助容量信号の電位レベルが、複数の水平ライン期間ごとに、複数の電位レベルのうちの最大の電位レベルと、最小の電位レベルとに切り替わる場合には、補助容量ドライバ１４は、複数の補助容量バスラインごとに極性を反転させた補助容量信号を供給するような構成とすることが好ましい。   When the potential level of the auxiliary capacitance signal in the selection period is switched between the maximum potential level of the plurality of potential levels and the minimum potential level for each of the plurality of horizontal line periods, the auxiliary capacitance driver 14 It is preferable that an auxiliary capacity signal with the polarity reversed is supplied for each of the plurality of auxiliary capacity bus lines.

（表示パネル１の動作例７）
上述した動作例１〜６においては、補助容量ドライバ１４が、複数の補助容量バスラインＣＳＬ1〜ＣＳＬNのそれぞれに対し、水平走査期間Ｔh毎に補助容量信号＃ＣＳＬ1〜＃ＣＳＬNを順次供給する場合、すなわち、補助容量信号＃ＣＳＬnと補助容量信号＃ＣＳＬn+1との間に、水平走査期間Ｔhの長さに対応する位相差が存在する場合を例に挙げ説明を行ったが、本発明はこれに限られるものではない。(Operation example 7 of display panel 1)
In the operation examples 1 to 6 described above, when the auxiliary capacitor driver 14 sequentially supplies the auxiliary capacitor signals # CSL1 to #CSLN for each of the plurality of auxiliary capacitor bus lines CSL1 to CSLN for each horizontal scanning period Th, That is, the case where there is a phase difference corresponding to the length of the horizontal scanning period Th between the auxiliary capacitance signal #CSLn and the auxiliary capacitance signal # CSLn + 1 has been described as an example. It is not limited to.

以下では、図１３の（ａ）〜（ｂ）を参照して、本実施形態に係る表示パネル１の動作の第７の例について説明する。また、本動作例においては、選択期間における補助容量信号の電位レベルが、２つの水平ライン期間ごとに、複数の電位レベルのうちの最大の電位レベルと、最小の電位レベルとに切り替わる場合を例にとり説明を行う。   Below, with reference to (a)-(b) of FIG. 13, the 7th example of operation | movement of the display panel 1 which concerns on this embodiment is demonstrated. In this operation example, the potential level of the auxiliary capacitance signal in the selection period is switched between the maximum potential level of the plurality of potential levels and the minimum potential level every two horizontal line periods. I will explain to you.

図１３の（ａ）は、ゲートバスラインＧＬn〜ＧＬn+3に対してそれぞれ供給されるゲート信号＃ＧＬn〜＃ＧＬn+3の波形の一例を示すタイミングチャートであり、図１３の（ｂ）は、本動作例における、補助容量バスラインＣＳＬn〜ＣＳＬn+3のそれぞれに対して供給される補助容量信号＃ＣＳＬn〜＃ＣＳＬn+3の波形の一例を示すタイミングチャートである。   FIG. 13A is a timing chart showing an example of waveforms of gate signals #GLn to # GLn + 3 supplied to the gate bus lines GLn to GLn + 3, respectively, and FIG. 10 is a timing chart showing an example of waveforms of auxiliary capacitance signals #CSLn to # CSLn + 3 supplied to the auxiliary capacitance bus lines CSLn to CSLn + 3 in this operation example.

図１３の（ｂ）に示すように、補助容量ドライバ１４は、補助容量バスラインＣＳＬn、および、補助容量バスラインＣＳＬn+1に対し、互いに同相である補助容量信号＃ＣＳＬn、および、補助容量信号＃ＣＳＬn+1を供給する。換言すれば、補助容量ドライバ１４は、隣接する２本の補助容量バスラインを１対とし、当該１対の補助容量バスラインに対して、共通の補助容量信号を供給する。   As shown in FIG. 13B, the auxiliary capacitor driver 14 has an auxiliary capacitor signal #CSLn and an auxiliary capacitor signal that are in phase with each other with respect to the auxiliary capacitor bus line CSLn and the auxiliary capacitor bus line CSLn + 1. # CSLn + 1 is supplied. In other words, the auxiliary capacitance driver 14 makes a pair of two adjacent auxiliary capacitance bus lines and supplies a common auxiliary capacitance signal to the pair of auxiliary capacitance bus lines.

このように、本動作例においては、前記補助容量ドライバ１４は、前記複数のゲートバスラインＧＬ1〜ＧＬNのうちｎ番目のゲートバスラインＧＬnに前記トランジスタＭn,m及び前記キャパシタＣn,mを介して接続された前記補助容量バスラインＣＳＬnと、前記複数のゲートバスラインＧＬ1〜ＧＬNのうちｎ＋１番目のゲートバスラインＧＬn+1に前記トランジスタＭn+1,m及び前記キャパシタＣn+1,mを介して接続された前記補助容量バスラインＣＳＬn+1とに対し、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn、および補助容量信号＃ＣＳＬn+1）を同期して供給する。   Thus, in the present operation example, the auxiliary capacitance driver 14 is connected to the nth gate bus line GLn among the plurality of gate bus lines GL1 to GLN via the transistor Mn, m and the capacitor Cn, m. The connected auxiliary capacitance bus line CSLn and the n + 1th gate bus line GLn + 1 among the plurality of gate bus lines GL1 to GLN are connected to the transistor Mn + 1, m and the capacitor Cn + 1, m. The rectangular voltage signals (auxiliary capacitance signal #CSLn and auxiliary capacitance signal # CSLn + 1) are synchronously supplied to the connected auxiliary capacitance bus line CSLn + 1.

１対の補助容量バスラインに対して共通の補助容量信号を供給するための構成としては、例えば、補助容量信号＃ＣＳＬn、および、補助容量信号＃ＣＳＬn+1を、補助容量ドライバ１４における同一の信号生成手段によって生成し、それぞれ、補助容量バスラインＣＳＬn、および、補助容量バスラインＣＳＬn+1に対し供給すればよい。   As a configuration for supplying a common auxiliary capacitance signal to a pair of auxiliary capacitance bus lines, for example, the auxiliary capacitance signal #CSLn and the auxiliary capacitance signal # CSLn + 1 are the same in the auxiliary capacitance driver 14. What is necessary is just to produce | generate by a signal production | generation means and to supply with respect to each auxiliary capacity bus line CSLn and auxiliary capacity bus line CSLn + 1.

したがって、本動作例においては、より簡単な構成の前記補助容量ドライバ１４により、上記動画ボケの現象を抑制することができる。   Therefore, in this operation example, the moving image blur phenomenon can be suppressed by the auxiliary capacitor driver 14 having a simpler configuration.

また、本発明に係る表示パネルにおいては、前記補助容量ドライバ１４は、前記複数のゲートバスラインＧＬ1〜ＧＬNのうちｎ番目のゲートバスラインＧＬnに前記トランジスタＭn,m及び前記キャパシタＣn,mを介して接続された前記補助容量バスラインＣＳＬnと、前記複数のゲートバスラインＧＬ1〜ＧＬNのうちｎ＋２番目のゲートバスラインＧＬn+2に前記トランジスタＭn+2,m及び前記キャパシタＣn+2,mを介して接続された前記補助容量バスラインＣＳＬn+2とに対し、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn、および補助容量信号＃ＣＳＬn+2）を同期して供給するような構成としてもよい。   In the display panel according to the present invention, the auxiliary capacitance driver 14 is connected to the nth gate bus line GLn of the plurality of gate bus lines GL1 to GLN via the transistor Mn, m and the capacitor Cn, m. Connected to the auxiliary capacity bus line CSLn and the n + 2th gate bus line GLn + 2 among the plurality of gate bus lines GL1 to GLN via the transistor Mn + 2, m and the capacitor Cn + 2, m. The rectangular voltage signals (auxiliary capacitance signal #CSLn and auxiliary capacitance signal # CSLn + 2) may be supplied to the auxiliary capacitance bus line CSLn + 2 connected in synchronization. .

上記の構成によれば、より簡単な構成の前記補助容量ドライバ１４により、フリッカや極性反転に応じたスジの発生を抑制しつつ、上記動画ボケの現象を抑制することができるという更なる効果を奏する。   According to the above configuration, the auxiliary capacitor driver 14 having a simpler configuration can further suppress the phenomenon of moving image blur while suppressing the generation of streaks according to flicker and polarity inversion. Play.

また、補助容量ドライバ１４は、隣接する３本以上の補助容量バスラインを１組とし、当該１組の補助容量バスラインに対して、共通の補助容量信号を供給するような構成としてもよい。   Further, the auxiliary capacitor driver 14 may be configured such that three or more adjacent auxiliary capacitor bus lines are set as one set and a common auxiliary capacitor signal is supplied to the one set of auxiliary capacitor bus lines.

以上の動作例１〜７において説明したように、本実施形態に係る表示パネル１は、補助容量バスラインＣＳＬ1〜ＣＳＬNに対し、１垂直走査期間において、複数の電圧レベルからなる矩形状の補助容量信号＃ＣＳＬ1〜＃ＣＳＬNを供給することによって、１垂直走査期間において、画素領域Ｐn,mの輝度が相対的に高い期間（以下、「明期間」と呼ぶ）と、画素領域Ｐn,mの輝度が相対的に低い期間（以下、「暗期間」と呼ぶ）とを生じせしめることができる。   As described in the above operation examples 1 to 7, the display panel 1 according to the present embodiment has a rectangular auxiliary capacitor having a plurality of voltage levels in one vertical scanning period with respect to the auxiliary capacitor bus lines CSL1 to CSLN. By supplying the signals # CSL1 to #CSLN, in one vertical scanning period, the luminance of the pixel region Pn, m is relatively high (hereinafter referred to as “bright period”) and the luminance of the pixel region Pn, m Can generate a relatively low period (hereinafter referred to as “dark period”).

また、１垂直走査期間において、明期間と暗期間が存在することによって、表示パネル１に表示される画像のぼやけを抑制することができる。   Further, since there are a bright period and a dark period in one vertical scanning period, blurring of an image displayed on the display panel 1 can be suppressed.

また、１垂直走査期間における明期間の長さと暗期間の長さとは、補助容量ドライバ１４が供給する補助容量信号＃ＣＳＬnのデューティ比を変えることにより、調整することが可能である。   Further, the length of the bright period and the length of the dark period in one vertical scanning period can be adjusted by changing the duty ratio of the auxiliary capacitance signal #CSLn supplied by the auxiliary capacitance driver 14.

ここで、選択期間における補助容量信号＃ＣＳＬnの電位レベルが、複数の電位レベルのうち、最小の電位レベルをとった直後の１垂直走査期間においては、補助容量信号＃ＣＳＬnのデューティ比とは、当該１垂直走査期間における補助容量信号＃ＣＳＬnの電圧レベルが複数の電圧レベルのうち最大の電圧レベルをとる期間の割合のことであり、選択期間における補助容量信号＃ＣＳＬnの電位レベルが、複数の電位レベルのうち、最大の電位レベルをとった直後の１垂直走査期間においては、補助容量信号＃ＣＳＬnのデューティ比とは、当該１垂直走査期間における補助容量信号＃ＣＳＬnの電圧レベルが複数の電圧レベルのうち最小の電圧レベルをとる期間の割合のことである。   Here, in one vertical scanning period immediately after the potential level of the auxiliary capacitance signal #CSLn in the selection period takes the minimum potential level among the plurality of potential levels, the duty ratio of the auxiliary capacitance signal #CSLn is This is a ratio of a period in which the voltage level of the auxiliary capacitance signal #CSLn in the one vertical scanning period takes the maximum voltage level among a plurality of voltage levels, and the potential level of the auxiliary capacitance signal #CSLn in the selection period is a plurality of voltage levels. Among the potential levels, in one vertical scanning period immediately after taking the maximum potential level, the duty ratio of the auxiliary capacitance signal #CSLn is the voltage level of the auxiliary capacitance signal #CSLn in the one vertical scanning period. This is the ratio of the period during which the minimum voltage level is taken.

図１４の（ｃ）は、図５の（ｄ）に示された補助容量信号＃ＣＳＬnであって、デューティ比が約９０パーセントとなるように設定された補助容量信号＃ＣＳＬnの波形を示している。   FIG. 14C shows the waveform of the auxiliary capacitance signal #CSLn shown in FIG. 5D, which is set so that the duty ratio is about 90%. Yes.

図１４の（ｃ）に示すように、補助容量信号＃ＣＳＬnの電圧レベルが相対的に低い期間である期間ＴDは、１垂直走査期間Ｔv’の約１０パーセントであり、補助容量信号＃ＣＳＬnの電圧レベルが相対的に高い期間である期間ＴBは１垂直走査期間Ｔv’の約９０パーセントである。また、図１４の（ｃ）に示した１垂直走査期間Ｔv’は、画素電極ＰＥn,mに対し、正極性の電位が印加された直後の垂直走査期間である。したがって、当該補助容量信号＃ＣＳＬnのデューティ比は約９０パーセントである。   As shown in FIG. 14C, the period TD in which the voltage level of the auxiliary capacitance signal #CSLn is relatively low is about 10% of one vertical scanning period Tv ′, and the auxiliary capacitance signal #CSLn A period TB in which the voltage level is relatively high is about 90 percent of one vertical scanning period Tv ′. Further, one vertical scanning period Tv ′ shown in FIG. 14C is a vertical scanning period immediately after a positive potential is applied to the pixel electrode PEn, m. Therefore, the duty ratio of the auxiliary capacitance signal #CSLn is about 90%.

図１４の（ｂ）に示すように、期間ＴDにおける画素電極ＰＥn,mの電位ＶPEn,mと供給電位ＶCOMとの電位差は、期間ＴBにおける画素電極ＰＥn,mの電位ＶPEn,mと供給電位ＶCOMとの電位差よりも小さいので、期間ＴDは暗期間に対応し、期間ＴBは明期間に対応する。換言すれば、デューティ比が約９０パーセントとなるように設定された補助容量信号＃ＣＳＬnを供給することによって、１垂直走査期間の約９０パーセントの期間が明期間となり、残りの約１０パーセントの期間が暗期間となる。   As shown in FIG. 14B, the potential difference between the potential VPEn, m of the pixel electrode PEn, m and the supply potential VCOM in the period TD is equal to the potential VPEn, m of the pixel electrode PEn, m and the supply potential VCOM in the period TB. Therefore, the period TD corresponds to the dark period, and the period TB corresponds to the bright period. In other words, by supplying the auxiliary capacitance signal #CSLn set so that the duty ratio is about 90%, about 90% of one vertical scanning period becomes a light period, and the remaining about 10% period Is the dark period.

図１５の（ｃ）は、図５の（ｄ）に示された補助容量信号＃ＣＳＬnであって、デューティ比が約１０パーセントとなるように設定された補助容量信号＃ＣＳＬnの波形を示している。   FIG. 15C shows the waveform of the auxiliary capacitance signal #CSLn shown in FIG. 5D, which is set so that the duty ratio is about 10%. Yes.

図１５の（ｃ）に示すように、補助容量信号＃ＣＳＬnの電圧レベルが相対的に低い期間である期間ＴDは、１垂直走査期間Ｔv’の約９０パーセントであり、補助容量信号＃ＣＳＬnの電圧レベルが相対的に高い期間である期間ＴBは１垂直走査期間Ｔv’の約１０パーセントである。また、図１５の（ｃ）に示した１垂直走査期間Ｔv’は、画素電極ＰＥn,mに対し、正極性の電位が印加された直後の垂直走査期間である。したがって、当該補助容量信号＃ＣＳＬnのデューティ比は約１０パーセントである。   As shown in FIG. 15C, the period TD in which the voltage level of the auxiliary capacitance signal #CSLn is relatively low is about 90% of one vertical scanning period Tv ′, and the auxiliary capacitance signal #CSLn A period TB in which the voltage level is relatively high is about 10 percent of one vertical scanning period Tv ′. Further, one vertical scanning period Tv ′ shown in FIG. 15C is a vertical scanning period immediately after a positive potential is applied to the pixel electrode PEn, m. Therefore, the duty ratio of the auxiliary capacitance signal #CSLn is about 10%.

図１５の（ｂ）に示すように、期間ＴDにおける画素電極ＰＥn,mの電位ＶPEn,mと供給電位ＶCOMとの電位差は、期間ＴBにおける画素電極ＰＥn,mの電位ＶPEn,mと供給電位ＶCOMとの電位差よりも小さいので、期間ＴDは暗期間に対応し、期間ＴBは明期間に対応する。換言すれば、デューティ比が約１０パーセントとなるように設定された補助容量信号＃ＣＳＬnを供給することによって、１垂直走査期間の約１０パーセントの期間が明期間となり、残りの約９０パーセントの期間が暗期間となる。   As shown in FIG. 15B, the potential difference between the potential VPEn, m of the pixel electrode PEn, m and the supply potential VCOM in the period TD is equal to the potential VPEn, m of the pixel electrode PEn, m and the supply potential VCOM in the period TB. Therefore, the period TD corresponds to the dark period, and the period TB corresponds to the bright period. In other words, by supplying the auxiliary capacitance signal #CSLn set so that the duty ratio is about 10%, a period of about 10% of one vertical scanning period becomes a light period, and the remaining period of about 90% Is the dark period.

図１６は、上記デューティ比と輝度の関係を示すグラフである。図１６の縦軸は、最低輝度を０．０、最高輝度を１．０とした相対輝度を表しており、図１６の横軸は、上記デューティ比を表している。   FIG. 16 is a graph showing the relationship between the duty ratio and the luminance. The vertical axis in FIG. 16 represents relative luminance with the minimum luminance being 0.0 and the maximum luminance being 1.0, and the horizontal axis in FIG. 16 represents the duty ratio.

図１６に示すように、デューティ比が大きいほど、相対輝度は大きい。   As shown in FIG. 16, the relative luminance increases as the duty ratio increases.

図１７は、上記デューティ比と表示パネル１に表示される動画像の視認性との関係を示す実験データのグラフである。   FIG. 17 is a graph of experimental data showing the relationship between the duty ratio and the visibility of a moving image displayed on the display panel 1.

図１７の縦軸は、表示パネル１に表示される動画像を観察する観察者が感じる視認性を５段階評価で表しており、当該視認性が高いほど、観察者によって当該動画像がよりクリアに、すなわち、よりぼやけが少なく見えていることを示している。図１７の横軸は、上述したデューティ比を表している。   The vertical axis in FIG. 17 represents the visibility perceived by the observer observing the moving image displayed on the display panel 1 in a five-step evaluation. The higher the visibility, the clearer the moving image is by the observer. That is, it shows that the image is less blurred. The horizontal axis in FIG. 17 represents the duty ratio described above.

図１７における点線は、複数の観察者のそれぞれによってなされた視認性の評価のうち、最も低い評価を表すグラフであり、図１７における破線は、複数の観察者のそれぞれによってなされた視認性の評価のうち、最も高い評価を表すグラフであり、図１７における実線は複数の観察者のそれぞれによってなされた視認性の評価の平均値を示すグラフである。   The dotted line in FIG. 17 is a graph showing the lowest evaluation among the visibility evaluations made by each of the plurality of observers, and the broken line in FIG. 17 is the visibility evaluation made by each of the plurality of observers. Among them, the graph shows the highest evaluation, and the solid line in FIG. 17 is a graph showing the average value of the visibility evaluation made by each of a plurality of observers.

図１７に示すように、デューティ比が約１０パーセント以下では、全ての観察者が視認性に対して最高の評価を行っている。一方で、デューティ比が約９０パーセント以上になると、ほとんどの観察者が視認性の変化を感じ取ることができないことがわかる。   As shown in FIG. 17, when the duty ratio is about 10% or less, all observers perform the highest evaluation for visibility. On the other hand, when the duty ratio is about 90% or more, it can be seen that most observers cannot perceive a change in visibility.

図１７に示された実験データから、上述したデューティ比の設定は、約１０パーセントから約９０パーセントの範囲内で行うことが好ましいことがわかる。   From the experimental data shown in FIG. 17, it can be seen that the above-described duty ratio is preferably set within a range of about 10 percent to about 90 percent.

また、本実施形態に係る表示パネル１においては、ソースドライバ１２は、補助容量ドライバ１４が供給する補助容量信号＃ＣＳＬ1〜＃ＣＳＬNの振幅の大きさに応じて、ソース信号＃ＳＬ1〜＃ＳＬMの振幅の大きさを設定することが好ましい。   In the display panel 1 according to the present embodiment, the source driver 12 receives the source signals # SL1 to #SLM in accordance with the amplitudes of the auxiliary capacitance signals # CSL1 to #CSLN supplied from the auxiliary capacitance driver 14. It is preferable to set the magnitude of the amplitude.

図１８の（ａ）は、ゲート信号＃ＧＬnの波形を示すタイミングチャートであり、図１８の（ｂ）は、共通電位ＶCOMと、ソース信号＃ＳＬmの振幅がより大きい場合に画素電極ＰＥn,mに印加される電位ＶPEn,mの波形を示すタイミングチャートであり、図１８の（ｃ）は、ソース信号＃ＳＬmの振幅がより大きい場合に補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。   18A is a timing chart showing the waveform of the gate signal #GLn. FIG. 18B shows the pixel electrode PEn, m when the common potential VCOM and the amplitude of the source signal #SLm are larger. FIG. 18C is a timing chart showing the waveform of the potential VPEn, m applied to the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn when the amplitude of the source signal #SLm is larger. It is a timing chart which shows the waveform.

また、図１８の（ｄ）は、共通電位ＶCOMと、ソース信号＃ＳＬmの振幅がより小さい場合に画素電極ＰＥn,mに印加される電位ＶPEn,mの波形を示すタイミングチャートであり、図１８の（ｅ）は、ソース信号＃ＳＬmの振幅がより小さい場合に補助容量バスラインＣＳＬnに供給される補助容量信号＃ＣＳＬnの波形を示すタイミングチャートである。   FIG. 18D is a timing chart showing waveforms of the potential VPEn, m applied to the pixel electrode PEn, m when the amplitude of the common potential VCOM and the source signal #SLm is smaller. (E) is a timing chart showing the waveform of the auxiliary capacitance signal #CSLn supplied to the auxiliary capacitance bus line CSLn when the amplitude of the source signal #SLm is smaller.

図１８の（ｂ）に示す振幅Ａ1、および、図１８の（ｄ）に示す振幅Ａ2は、ソース信号＃ＳＬmの振幅を表している。   The amplitude A1 shown in (b) of FIG. 18 and the amplitude A2 shown in (d) of FIG. 18 represent the amplitude of the source signal #SLm.

図１８の（ｂ）〜（ｅ）に示すように、補助容量ドライバ１４は、ソース信号＃ＳＬmの振幅がより大きい場合には、振幅のより小さい補助容量信号＃ＣＳＬnを供給し、ソース信号＃ＳＬmの振幅がより小さい場合には、振幅のより大きい補助容量信号＃ＣＳＬnを供給する。   As shown in FIGS. 18B to 18E, when the amplitude of the source signal #SLm is larger, the auxiliary capacitance driver 14 supplies the auxiliary capacitance signal #CSLn having a smaller amplitude, and the source signal #SL When the amplitude of SLm is smaller, the auxiliary capacitance signal #CSLn having a larger amplitude is supplied.

このように、補助容量ドライバ１４が振幅のより小さい補助容量信号＃ＣＳＬnを供給する場合には、ソースドライバ１２が、より振幅の大きいソース信号＃ＳＬmを供給し、補助容量ドライバ１４が振幅のより大きい補助容量信号＃ＣＳＬnを供給する場合には、ソースドライバ１２が、より振幅の小さいソース信号＃ＳＬmを供給することによって、補助容量信号＃ＣＳＬｎの振幅がより大きい場合であっても、より小さい場合であっても、１垂直走査期間Ｔvにおける画素領域Ｐn,mの輝度の平均値をほぼ一定に保つことができる。   In this way, when the auxiliary capacitor driver 14 supplies the auxiliary capacitor signal #CSLn having a smaller amplitude, the source driver 12 supplies the source signal #SLm having a larger amplitude, and the auxiliary capacitor driver 14 has the higher amplitude. When the large auxiliary capacitance signal #CSLn is supplied, the source driver 12 supplies the source signal #SLm having a smaller amplitude so that the amplitude of the auxiliary capacitance signal #CSLn is smaller. Even in this case, the average value of the luminance of the pixel region Pn, m in one vertical scanning period Tv can be kept substantially constant.

また、上述したような、補助容量バスラインＣＳＬ1〜ＣＳＬNに対し複数の電圧レベルからなる矩形状の補助容量信号＃ＣＳＬ1〜＃ＣＳＬNを供給するための具体的な構成は、例えば、補助容量ドライバ１４が、当該複数の電圧レベルを供給する複数の電源と、当該複数の電源から供給される電圧レベルのうち、何れかを選択するセレクタとを備えることによって実現することができる。   The specific configuration for supplying rectangular auxiliary capacitance signals # CSL1 to #CSLN having a plurality of voltage levels to the auxiliary capacitance bus lines CSL1 to CSLN as described above is, for example, the auxiliary capacitance driver 14 However, this can be realized by including a plurality of power supplies that supply the plurality of voltage levels and a selector that selects one of the voltage levels supplied from the plurality of power supplies.

図１９は、４値の電圧レベルからなる補助容量信号＃ＣＳＬ1〜＃ＣＳＬNを供給するための、補助容量ドライバ１４の構成を示すブロック図である。   FIG. 19 is a block diagram showing a configuration of the auxiliary capacitor driver 14 for supplying the auxiliary capacitor signals # CSL1 to #CSLN having four voltage levels.

図１９に示すように、補助容量ドライバ１４は、第１の電源Ｂ１、第２の電源Ｂ２、第３の電源Ｂ３、および、第４の電源Ｂ４を備えている。また、図１９に示すように、補助容量ドライバ１４は、補助容量バスラインＣＳＬn（１≦ｎ≦Ｎ）に接続された第ｎのセレクタＳＥＬn（１≦ｎ≦Ｎ）を備えている。   As shown in FIG. 19, the auxiliary capacitor driver 14 includes a first power supply B1, a second power supply B2, a third power supply B3, and a fourth power supply B4. As shown in FIG. 19, the auxiliary capacitor driver 14 includes an nth selector SELn (1 ≦ n ≦ N) connected to the auxiliary capacitor bus line CSLn (1 ≦ n ≦ N).

また、図１９に示すように、第ｎのセレクタＳＥＬnには、制御部１１から出力される制御信号＃１１ｃが供給される。   As shown in FIG. 19, the control signal # 11c output from the control unit 11 is supplied to the nth selector SELn.

図１９に示すように、第１の電源Ｂ１から出力される第１の電位、第２の電源から出力される第２の電位、第３の電源から出力される第３の電位、および、第４の電源から出力される第４の電位は、第ｎのセレクタＳＥＬn（１≦ｎ≦Ｎ）に供給されている。第ｎのセレクタＳＥＬnは、上記第１の電位、第２の電位、第３の電位、および、第４の電位のうち、制御信号＃１１ｃに応じて、何れか１つの電位を選択し、補助容量バスラインＣＳＬnに対して供給する。   As shown in FIG. 19, the first potential output from the first power supply B1, the second potential output from the second power supply, the third potential output from the third power supply, The fourth potential output from the power source 4 is supplied to the nth selector SELn (1 ≦ n ≦ N). The n-th selector SELn selects any one of the first potential, the second potential, the third potential, and the fourth potential in accordance with the control signal # 11c, and supports it. Supply to the capacity bus line CSLn.

なお、上記第１〜第４の電源の具体的な構成は、本発明を限定するものではないが、例えば、それぞれ、上記第１〜第４の電位に対応するデジタル値が入力されるＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を用いてもよいし、他の構成を用いてもよい。   Note that the specific configurations of the first to fourth power supplies do not limit the present invention. For example, each of the DACs to which digital values corresponding to the first to fourth potentials are input ( (Digital-Analog Converter) may be used, and other configurations may be used.

上記のように、本発明に係る表示パネル１における前記補助容量ドライバ１４は、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn）の振幅の大きさを変更する振幅変更手段を備えていることが好ましい。   As described above, the auxiliary capacitance driver 14 in the display panel 1 according to the present invention includes amplitude changing means for changing the amplitude of the rectangular voltage signal (auxiliary capacitance signal #CSLn). preferable.

このように、前記補助容量ドライバ１４が、前記矩形状の電圧信号の振幅の大きさを変更する振幅変更手段を備えることによって、より効果的に動画ボケの現象を抑制することができる。   As described above, the auxiliary capacitance driver 14 includes the amplitude changing unit that changes the amplitude of the rectangular voltage signal, so that the phenomenon of moving image blur can be more effectively suppressed.

また、本発明に係る表示パネル１においては、前記ソースドライバ１２は、前記矩形状の電圧信号の振幅（補助容量信号＃ＣＳＬn）がより小さい場合に、より振幅の大きな前記ソース信号＃ＳＬmを供給し、前記矩形状の電圧信号（補助容量信号＃ＣＳＬn）の振幅がより大きい場合に、より振幅の小さな前記ソース信号＃ＳＬmを供給する。   In the display panel 1 according to the present invention, the source driver 12 supplies the source signal #SLm having a larger amplitude when the amplitude of the rectangular voltage signal (auxiliary capacitance signal #CSLn) is smaller. Then, when the amplitude of the rectangular voltage signal (auxiliary capacitance signal #CSLn) is larger, the source signal #SLm having a smaller amplitude is supplied.

上記の構成によれば、前記ソースドライバは、前記矩形状の電圧信号の振幅がより小さい場合に、より振幅の大きな前記ソース信号を供給し、前記矩形状の電圧信号の振幅がより大きい場合に、より振幅の小さな前記ソース信号を供給することができるため、前記矩形状の電圧信号の振幅がより大きい場合であっても、前記矩形状の電圧信号の振幅がより小さい場合であっても、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   According to the above configuration, when the amplitude of the rectangular voltage signal is smaller, the source driver supplies the source signal having a larger amplitude, and when the amplitude of the rectangular voltage signal is larger. Since the source signal having a smaller amplitude can be supplied, even if the amplitude of the rectangular voltage signal is larger or the amplitude of the rectangular voltage signal is smaller, There is a further effect that the motion blur phenomenon can be effectively suppressed.

なお、前記ソース信号の振幅とは、正極性書き込み時における前記ソース信号の電位から負極性書き込み時における前記ソース信号の電位を引き算したものとして定義されるものとする（以下同様）。また、正極性書き込み時とは、前記導通信号供給時であって前記矩形状の電圧信号が最も低い電圧レベルである場合を指し、負極性書き込み時とは、前記導通信号供給時であって前記矩形状の電圧信号が最も高い電圧レベルである場合を指す（以下同様）。   The amplitude of the source signal is defined as a value obtained by subtracting the potential of the source signal at the time of negative polarity writing from the potential of the source signal at the time of positive polarity writing (the same applies hereinafter). The positive polarity writing refers to the case where the conduction signal is supplied and the rectangular voltage signal is at the lowest voltage level, and the negative polarity writing is the time when the conduction signal is supplied. This refers to the case where the rectangular voltage signal has the highest voltage level (the same applies hereinafter).

〔実施形態２〕
実施形態１においては、表示パネル１が、Ｎ本のゲートバスラインＧＬ1〜ＧＬN、および、Ｎ本の補助容量バスラインＣＳＬ1〜ＣＳＬNを備える構成について説明を行ったが、本発明はこれに限られるものではない。[Embodiment 2]
In the first embodiment, the configuration in which the display panel 1 includes the N gate bus lines GL1 to GLN and the N auxiliary capacitor bus lines CSL1 to CSLN has been described, but the present invention is not limited thereto. It is not a thing.

以下では、図２０および図２１を参照して、本発明の第２の実施形態に係る表示パネル２について説明を行う。なお、すでに説明した部分については、同じ符号を付し、説明を省略する。   Below, with reference to FIG. 20 and FIG. 21, the display panel 2 which concerns on the 2nd Embodiment of this invention is demonstrated. In addition, about the part already demonstrated, the same code | symbol is attached | subjected and description is abbreviate | omitted.

図２０は、本実施形態に係る表示パネル２の構成を示すブロック図である。図２０に示すように、表示パネル２は、表示パネル１における補助容量ドライバ１４に代えて、補助容量ドライバ２４を備えており、表示パネル１における表示部１６に代えて、表示部２６を備えている。   FIG. 20 is a block diagram showing a configuration of the display panel 2 according to the present embodiment. As shown in FIG. 20, the display panel 2 includes an auxiliary capacitor driver 24 instead of the auxiliary capacitor driver 14 in the display panel 1, and includes a display unit 26 instead of the display unit 16 in the display panel 1. Yes.

図２０に示すように、表示部２６には、Ｎ本のゲートバスラインＧＬ1〜ＧＬN（本実施形態においては、Ｎは偶数であるとして説明を行う）とＭ本のソースバスラインＳＬ1〜ＳＬMとに加えて、Ｎ／２本の補助容量バスラインＣＳＬ1〜ＣＳＬN/2を備えている。   As shown in FIG. 20, the display unit 26 includes N gate bus lines GL1 to GLN (in the present embodiment, description is made assuming that N is an even number), and M source bus lines SL1 to SLM. In addition, N / 2 auxiliary capacity bus lines CSL1 to CSLN / 2 are provided.

また、図２０に示すように、ゲートバスラインＧＬn（ｎは奇数とする）によって画定される画素領域Ｐn,mに形成された第２の補助容量電極ＣＥ2n,m、および、ゲートバスラインＧＬn+1によって画定される画素領域Ｐn+1,mに形成された第２の補助容量電極ＣＥ2 n+1,mは、共に、補助容量バスラインＣＳＬp（ｐ＝（ｎ＋１）／２）に接続されている。   Further, as shown in FIG. 20, the second auxiliary capacitance electrode CE2n, m formed in the pixel region Pn, m defined by the gate bus line GLn (n is an odd number), and the gate bus line GLn + The second auxiliary capacitance electrode CE2 n + 1, m formed in the pixel region Pn + 1, m defined by 1 is connected to the auxiliary capacitance bus line CSLp (p = (n + 1) / 2). Yes.

補助容量ドライバ２４は、Ｎ／２本の補助容量バスラインＣＳＬ1〜ＣＳＬN/2のそれぞれに対して、補助容量信号＃ＣＳＬ1〜＃ＣＳＬN/2を供給する。   The auxiliary capacity driver 24 supplies auxiliary capacity signals # CSL1 to # CSLN / 2 to the N / 2 auxiliary capacity bus lines CSL1 to CSLN / 2, respectively.

また、本実施形態におけるソースドライバ１２は、ソースバスラインＳＬmに対し、連続する２つの水平走査期間ごとに極性を反転させるソース信号を供給するものとして説明を行う。   Further, the description will be made assuming that the source driver 12 in this embodiment supplies a source signal whose polarity is inverted every two consecutive horizontal scanning periods to the source bus line SLm.

表示パネル２のその他の構成は、表示パネル１と同様である。   Other configurations of the display panel 2 are the same as those of the display panel 1.

図２１の（ａ）は、表示パネル２におけるゲートドライバ１３が、ゲートバスラインＧＬn〜ＧＬn+3のそれぞれに対して供給するゲート信号＃ＧＬn〜＃ＧＬn+3の波形の一例を示すタイミングチャートであり、図２１の（ｂ）は、表示パネル２における補助容量ドライバ２４が、補助容量バスラインＣＳＬp（ｐ＝（ｎ＋１）／２）および補助容量バスラインＣＳＬp+1のそれぞれに対して供給する補助容量信号＃ＣＳＬpおよび補助容量信号＃ＣＳＬp+1の波形の一例を示すタイミングチャートである。   FIG. 21A is a timing chart showing an example of waveforms of gate signals #GLn to # GLn + 3 supplied to the gate bus lines GLn to GLn + 3 by the gate driver 13 in the display panel 2, respectively. In FIG. 21B, the auxiliary capacitor driver 24 in the display panel 2 supplies the auxiliary capacitor bus line CSLp (p = (n + 1) / 2) and the auxiliary capacitor bus line CSLp + 1. It is a timing chart which shows an example of the waveform of capacity signal #CSLp and auxiliary capacity signal # CSLp + 1.

図２１の（ａ）〜（ｂ）に示すように、補助容量ドライバ２４は、ゲート信号＃ＧＬn、および、ゲート信号＃ＧＬn+1に同期して、補助容量バスラインＣＳＬp（ｐ＝（ｎ＋１）／２）に対して、補助容量信号＃ＣＳＬp（ｐ＝（ｎ＋１）／２）を供給し、ゲート信号＃ＧＬn+2、および、ゲート信号＃ＧＬn+3に同期して、補助容量バスラインＣＳＬp+1（ｐ＝（ｎ＋１）／２）に対して、補助容量信号＃ＣＳＬp+1（ｐ＝（ｎ＋１）／２）を供給する。   As shown in FIGS. 21A to 21B, the auxiliary capacitor driver 24 synchronizes with the gate signal #GLn and the gate signal # GLn + 1 in the auxiliary capacitor bus line CSLp (p = (n + 1)). / 2) is supplied with the auxiliary capacitance signal #CSLp (p = (n + 1) / 2), and in synchronization with the gate signal # GLn + 2 and the gate signal # GLn + 3, the auxiliary capacitance bus line CSLp For +1 (p = (n + 1) / 2), an auxiliary capacitance signal # CSLp + 1 (p = (n + 1) / 2) is supplied.

このように、本実施形態に係る表示パネル２においては、前記複数のゲートバスラインＧＬ1〜ＧＬNの本数は偶数であり、前記複数の補助容量バスラインの本数は、前記ゲートバスラインの本数の半数（すなわちＮ／２本）であり、前記複数のゲートバスラインのうち２ｋ−１番目（ｋは自然数）のゲートバスラインＧＬ2k-1に前記トランジスタＭ2k-1,mを介して接続された前記キャパシタＣ2k-1,mの前記他の一端（第２の補助容量電極ＣＥ2 2k-1,m）と、前記複数のゲートバスラインのうち２ｋ番目のゲートバスラインＧＬ2k,mに前記トランジスタＭ2k,mを介して接続された前記キャパシタＣ2k,mの前記他の一端（第２の補助容量電極ＣＥ2 2k）とが、前記複数の補助容量バスラインのうちｋ番目の補助容量バスラインＣＳＬkに接続されている。   Thus, in the display panel 2 according to the present embodiment, the number of the plurality of gate bus lines GL1 to GLN is an even number, and the number of the plurality of auxiliary capacitance bus lines is half the number of the gate bus lines. (Ie, N / 2), and the capacitor connected to the 2k-1th (k is a natural number) gate bus line GL2k-1 among the plurality of gate bus lines via the transistor M2k-1, m The transistor M2k, m is connected to the other end of the C2k-1, m (second auxiliary capacitance electrode CE2 2k-1, m) and the 2kth gate bus line GL2k, m of the plurality of gate bus lines. The other end of the capacitor C2k, m connected via the second auxiliary capacitance electrode CE2 2k is connected to the kth auxiliary capacitance bus line CSLk among the plurality of auxiliary capacitance bus lines. .

本実施形態に係る表示パネル２は、実施形態１における表示パネル１に比べて、補助容量バスラインの本数を半分にすることができる。したがって、表示パネル２における表示部２６の構成を、表示パネル１における表示部１６の構成に比べて簡単にすることができる。また、表示パネル２における補助容量ドライバ２４は、Ｎ／２本の補助容量バスラインＣＳＬ1〜ＣＳＬN/2のそれぞれに対して、補助容量信号＃ＣＳＬ1〜＃ＣＳＬN/2を供給すればよいので、Ｎ本の補助容量バスラインＣＳＬ1〜ＣＳＬNのそれぞれに対して、補助容量信号＃ＣＳＬ1〜＃ＣＳＬNを供給する表示パネル１における補助容量ドライバ１４に比べて構成を簡単にすることができる。すなわち、本実施形態に係る表示パネル２によれば、実施形態１における表示パネル１に比べてより簡単な構成により、上記動画ボケの現象を抑制することができる。   The display panel 2 according to the present embodiment can halve the number of storage capacitor bus lines compared to the display panel 1 according to the first embodiment. Therefore, the configuration of the display unit 26 in the display panel 2 can be simplified as compared with the configuration of the display unit 16 in the display panel 1. Further, the auxiliary capacitor driver 24 in the display panel 2 only has to supply the auxiliary capacitor signals # CSL1 to # CSLN / 2 to the N / 2 auxiliary capacitor bus lines CSL1 to CSLN / 2. The configuration can be simplified compared to the auxiliary capacitor driver 14 in the display panel 1 that supplies the auxiliary capacitance signals # CSL1 to #CSLN to the auxiliary capacitance bus lines CSL1 to CSLN. That is, according to the display panel 2 according to the present embodiment, the moving image blurring phenomenon can be suppressed with a simpler configuration than the display panel 1 in the first embodiment.

〔実施形態３〕
以下では、図２２および図２３を参照して、本発明の第３の実施形態に係る表示パネル３について説明する。[Embodiment 3]
Below, with reference to FIG. 22 and FIG. 23, the display panel 3 which concerns on the 3rd Embodiment of this invention is demonstrated.

図２２は、本実施形態に係る表示パネル３の構成を示すブロック図である。図２２に示すように、表示パネル３は、制御部３１、ソースドライバ１２、補助容量ドライバ１４１、補助容量ドライバ１４２、および、表示部３６を備えている。また、表示パネル３は、図示しないゲートドライバ、および、図示しない対向電極ドライバを備えている。ここで、上記図示しないゲートドライバ、および、上記図示しない対向電極ドライバは、それぞれ、表示パネル１におけるゲートドライバ１３、および、対向電極ドライバ１５と同様の構成である。   FIG. 22 is a block diagram showing a configuration of the display panel 3 according to the present embodiment. As shown in FIG. 22, the display panel 3 includes a control unit 31, a source driver 12, an auxiliary capacitance driver 141, an auxiliary capacitance driver 142, and a display unit 36. The display panel 3 includes a gate driver (not shown) and a counter electrode driver (not shown). Here, the gate driver (not shown) and the counter electrode driver (not shown) have the same configurations as the gate driver 13 and the counter electrode driver 15 in the display panel 1, respectively.

図２２に示すように、表示部３６の両側には、それぞれ、補助容量ドライバ１４１、および、補助容量ドライバ１４２が配置されている。また、補助容量ドライバ１４１には、制御部３１から制御信号＃１１ｃ２が供給され、補助容量ドライバ１４２には、制御部３１から制御信号＃１１ｃ１が供給されている。   As shown in FIG. 22, the auxiliary capacitor driver 141 and the auxiliary capacitor driver 142 are arranged on both sides of the display unit 36, respectively. The auxiliary capacity driver 141 is supplied with a control signal # 11c2 from the controller 31, and the auxiliary capacity driver 142 is supplied with a control signal # 11c1 from the controller 31.

表示部３６には、Ｍ本のソースバスラインＳＬ1〜ＳＬM、および、図示しないＮ本のゲートバスラインが形成されている。なお、当該図示しないＮ本のゲートバスラインは、表示パネル１におけるＮ本のゲートバスラインＧＬ1〜ＧＬNと同様の構成である。また、表示部３６には、表示パネル１における対向電極用配線ＣＯＭＬと同様の図示しない対向電極用配線が形成されている。   In the display unit 36, M source bus lines SL1 to SLM and N gate bus lines (not shown) are formed. The N gate bus lines (not shown) have the same configuration as the N gate bus lines GL1 to GLN in the display panel 1. The display unit 36 is provided with a counter electrode wiring (not shown) similar to the counter electrode wiring COML in the display panel 1.

また、図２２に示すように、表示部３６の左側半面には、ソースバスラインＳＬ1〜ＳＬMとほぼ垂直に、Ｎ本の補助容量バスラインＣＳＬＬ1〜ＣＳＬＬNが形成されており、表示部３６の右側半面には、ソースバスラインＳＬ1〜ＳＬMとほぼ垂直に、Ｎ本の補助容量バスラインＣＳＬＲ1〜ＣＳＬＲNが形成されている。また、Ｎ本の補助容量バスラインＣＳＬＬ1〜ＣＳＬＬNとＮ本の補助容量バスラインＣＳＬＲ1〜ＣＳＬＲNとは互いに絶縁されている。また、図２２に示すように、補助容量バスラインＣＳＬＬnと補助容量バスラインＣＳＬＲnとは、同一直線上に配置されている。したがって、換言すれば、本実施形態においては、表示パネル１における補助容量バスラインＣＳＬnが、絶縁部を介して同一直線上に形成された２本の補助容量バスラインＣＳＬＬn、および、補助容量バスラインＣＳＬＲnから構成されている。   Further, as shown in FIG. 22, N auxiliary capacity bus lines CSLL1 to CSLN are formed on the left half surface of the display unit 36 substantially perpendicularly to the source bus lines SL1 to SLM. On the half surface, N auxiliary capacitor bus lines CSLR1 to CSLRN are formed substantially perpendicular to the source bus lines SL1 to SLM. Further, the N auxiliary capacity bus lines CSLL1 to CSLNL and the N auxiliary capacity bus lines CSLR1 to CSLRN are insulated from each other. Further, as shown in FIG. 22, the auxiliary capacity bus line CSLLn and the auxiliary capacity bus line CSLRn are arranged on the same straight line. Therefore, in other words, in the present embodiment, the auxiliary capacitance bus line CSLn in the display panel 1 includes two auxiliary capacitance bus lines CSLLn formed on the same straight line via the insulating portion, and the auxiliary capacitance bus line. It consists of CSLRn.

また、Ｎ本の補助容量バスラインＣＳＬＬ1〜ＣＳＬＬNのぞれぞれの一端は、補助容量ドライバ１４１に接続されており、Ｎ本の補助容量バスラインＣＳＬＲ1〜ＣＳＬＲNのぞれぞれの一端は、補助容量ドライバ１４２に接続されている。   Further, one end of each of the N auxiliary capacity bus lines CSLL1 to CSLNL is connected to the auxiliary capacity driver 141, and one end of each of the N number of auxiliary capacity bus lines CSLR1 to CSLRN is The auxiliary capacity driver 142 is connected.

なお、補助容量バスラインＣＳＬＬ1〜ＣＳＬＬNと、補助容量バスラインＣＳＬＲ1〜ＣＳＬＲNとは絶縁されている。   The auxiliary capacity bus lines CSLL1 to CSLRN are insulated from the auxiliary capacity bus lines CSLR1 to CSLRN.

補助容量ドライバ１４１は、補助容量バスラインＣＳＬＬ1〜ＣＳＬＬNに対し、それぞれ、補助容量信号＃ＣＳＬＬ1〜＃ＣＳＬＬNを供給し、補助容量ドライバ１４２は、補助容量バスラインＣＳＬＲ1〜ＣＳＬＲNに対し、それぞれ、補助容量信号＃ＣＳＬＲ1〜＃ＣＳＬＲNを供給する。   The auxiliary capacity driver 141 supplies auxiliary capacity signals # CSLL1 to #CLLN to the auxiliary capacity bus lines CSLL1 to CSLNL, respectively, and the auxiliary capacity driver 142 corresponds to the auxiliary capacity bus lines CSLR1 to CSLRN, respectively. Signals # CSLR1 to #CSLRN are supplied.

図２３は、図２２に示す領域Ｒにおける表示部３６の構成を示す回路図である。図２３に示すように、ソースバスラインＳＬ1〜ＳＬkによって画定される画素領域Ｐn,1〜Ｐn,kに形成されている第２の補助容量電極ＣＥ2n,1〜ＣＥ2n,kは、補助容量バスラインＣＳＬＬnに接続されており、ソースバスラインＳＬk+1〜ＳＬMによって画定される画素領域Ｐn,k+1〜Ｐn,Mに形成されている第２の補助容量電極ＣＥ2n,k+1〜ＣＥ2n,Mは、補助容量バスラインＣＳＬＲnに接続されている。画素領域Ｐs,1〜Ｐs,k、（ｓ≠ｎ、１≦ｓ≦Ｎ）および、画素領域Ｐs,k+1〜Ｐs,M（ｓ≠ｎ、１≦ｓ≦Ｎ）に対しても同様である。   FIG. 23 is a circuit diagram showing a configuration of display unit 36 in region R shown in FIG. As shown in FIG. 23, the second auxiliary capacitance electrodes CE2n, 1 to CE2n, k formed in the pixel regions Pn, 1 to Pn, k defined by the source bus lines SL1 to SLk are the auxiliary capacitance bus lines. Second auxiliary capacitance electrodes CE2n, k + 1 to CE2n, M connected to CSLLn and formed in pixel regions Pn, k + 1 to Pn, M defined by source bus lines SLk + 1 to SLM Are connected to the auxiliary capacity bus line CSLRn. The same applies to the pixel regions Ps, 1 to Ps, k (s ≠ n, 1 ≦ s ≦ N) and the pixel regions Ps, k + 1 to Ps, M (s ≠ n, 1 ≦ s ≦ N). It is.

ここで、上記ｋの値は、Ｍ／２程度であることが好ましい。ここで、Ｍはソースバスラインの本数である。また、上記ｋの値は、ほぼ０．４５×Ｍから０．５５×Ｍまでの範囲であることが好ましい。   Here, the value of k is preferably about M / 2. Here, M is the number of source bus lines. The value of k is preferably in the range of approximately 0.45 × M to 0.55 × M.

補助容量ドライバ１４１、および、補助容量ドライバ１４２は、実施形態１において説明した補助容量ドライバ１４と同様の動作を行う構成としてもよいし、互いに異なる補助容量信号を供給するような構成としてもよい。例えば、補助容量ドライバ１４１が実施形態１の動作例２のような補助容量信号＃ＣＳＬＬ1〜＃ＣＳＬＬNを供給し、補助容量ドライバ１４２が実施形態１の動作例５のような補助容量信号ＣＳＬＲ1〜＃ＣＳＬＲNを供給してもよい。また、補助容量ドライバ１４１が出力する補助容量信号＃ＣＳＬＬ1〜＃ＣＳＬＬNのデューティ比と、補助容量ドライバ１４２が出力する補助容量信号＃ＣＳＬＲ1〜＃ＣＳＬＲNのデューティ比とが異なるような構成としてもよい。   The auxiliary capacitance driver 141 and the auxiliary capacitance driver 142 may be configured to perform the same operation as the auxiliary capacitance driver 14 described in the first embodiment, or may be configured to supply different auxiliary capacitance signals. For example, the auxiliary capacitance driver 141 supplies auxiliary capacitance signals # CSLL1 to #CLLN as in the operation example 2 of the first embodiment, and the auxiliary capacitance driver 142 supplies the auxiliary capacitance signals CSLR1 to # CLR1 as in the operation example 5 of the first embodiment. CSLRN may be supplied. Further, the duty ratio of the auxiliary capacity signals # CSLL1 to #CSLNL output from the auxiliary capacity driver 141 may be different from the duty ratio of the auxiliary capacity signals # CSLR1 to #CSLRN output from the auxiliary capacity driver 142.

また、ソースドライバ１２が、ソースバスラインＳＬ1〜ＳＬkに対し、図１８の（ｂ）に示すような振幅のより大きいソース信号＃ＳＬ1〜＃ＳＬkを供給し、ソースバスラインＳＬk+1〜ＳＬMに対し、図１８の（ｄ）に示すような振幅のより小さいソース信号＃ＳＬk+1〜＃ＳＬMを供給する場合には、補助容量ドライバ１４１は、補助容量バスラインＣＳＬＬ1〜ＣＳＬＬNに対し、図１８の（ｃ）に示すような振幅のより小さい補助容量信号＃ＣＳＬＬ1〜＃ＣＳＬＬNを供給し、補助容量ドライバ１４２は、補助容量バスラインＣＳＬＲ1〜ＣＳＬＲNに対し、図１８の（ｅ）に示すような振幅のより大きい補助容量信号＃ＣＳＬＲ1〜＃ＣＳＬＲNを供給することが好ましい。   Further, the source driver 12 supplies source signals # SL1 to #SLk having a larger amplitude as shown in FIG. 18B to the source bus lines SL1 to SLk, and is supplied to the source bus lines SLk + 1 to SLM. On the other hand, when source signals # SLk + 1 to #SLM having smaller amplitudes as shown in FIG. 18D are supplied, the auxiliary capacitor driver 141 applies the auxiliary capacitor bus lines CSLL1 to CSLLN to FIG. The auxiliary capacitance signals # CSLL1 to #CSLLN having a smaller amplitude as shown in (c) of FIG. 18 are supplied, and the auxiliary capacitance driver 142 is supplied to the auxiliary capacitance bus lines CSLR1 to CSLRN as shown in FIG. It is preferable to supply auxiliary capacity signals # CSLR1 to #CSLRN having a larger amplitude.

また、本実施形態に係る表示パネル３は、２つの前記補助容量ドライバ（補助容量ドライバ１４１、および、補助容量ドライバ１４２）を備え、前記任意の補助容量バスライン（補助容量バスラインＣＳＬn）は、絶縁部を介して同一直線上に形成された２本の補助容量バスライン（補助容量バスラインＣＳＬＬn、および、補助容量バスラインＣＳＬＲn）から構成され、２つの前記補助容量ドライバのうち一方の前記補助容量ドライバ（補助容量ドライバ１４１）は、前記１走査期間（１垂直走査期間）において、前記２本の補助容量バスラインのうち一方の補助容量バスライン（補助容量バスラインＣＳＬＬn）に対し、前記導通信号（ゲート信号ＧＬnのハイレベル区間）に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号（補助容量信号＃ＣＳＬＬn）を供給し、２つの前記補助容量ドライバのうち他の一方の前記補助容量ドライバ（補助容量ドライバ１４２）は、前記１走査期間において、前記２本の補助容量バスラインのうち他の一方の補助容量バスライン（補助容量バスラインＣＳＬＲn）に対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号（補助容量信号＃ＣＳＬＲn）を供給する。   Further, the display panel 3 according to the present embodiment includes two auxiliary capacitor drivers (auxiliary capacitor driver 141 and auxiliary capacitor driver 142), and the arbitrary auxiliary capacitor bus line (auxiliary capacitor bus line CSLn) It is composed of two auxiliary capacity bus lines (auxiliary capacity bus line CSLLn and auxiliary capacity bus line CSLRn) formed on the same straight line through an insulating portion, and the auxiliary capacity of one of the two auxiliary capacity drivers The capacity driver (auxiliary capacity driver 141) is connected to one of the two auxiliary capacity bus lines (auxiliary capacity bus line CSLLn) in the one scanning period (one vertical scanning period). In synchronization with the signal (high level interval of the gate signal GLn), the first voltage level is different from the first voltage level. A rectangular voltage signal (auxiliary capacitance signal #CSLLn) having a second voltage level is supplied, and the other auxiliary capacitance driver (auxiliary capacitance driver 142) of the two auxiliary capacitance drivers performs the one scan. In the period, the other one of the two auxiliary capacitor bus lines (auxiliary capacitor bus line CSLRn) is synchronized with the conduction signal in the first voltage level and the first voltage. A rectangular voltage signal (auxiliary capacitance signal #CSLRn) having a second voltage level different from the level is supplied.

本実施形態に係る表示パネル３によれば、上記一方の補助容量バスライン（補助容量バスラインＣＳＬＬn）に接続された画素電極と、上記他の補助容量バスライン（補助容量バスラインＣＳＬＲn）に接続された画素電極とに対し、互いに独立に上記矩形状の電圧信号（補助容量信号＃ＣＳＬＬn、および、補助容量信号＃ＣＳＬＲn）を供給することができる。   According to the display panel 3 according to the present embodiment, the pixel electrode connected to the one auxiliary capacitance bus line (auxiliary capacitance bus line CSLLn) and the other auxiliary capacitance bus line (auxiliary capacitance bus line CSLRn) are connected. The rectangular voltage signals (auxiliary capacitance signal #CSLLn and auxiliary capacitance signal #CSLRn) can be supplied to the pixel electrodes thus formed independently of each other.

したがって、上記の構成によれば、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができるため、ユーザに対して、本発明による上記動画ボケの改善効果を訴求することができる。すなわち、ユーザに対して、本発明による上記動画ボケの改善効果を効果的にアピールすることができる。   Therefore, according to the above configuration, a pixel region including a pixel electrode connected to the one auxiliary capacitance bus line and a pixel region including a pixel electrode connected to the other one auxiliary capacitance bus line include: Since it is possible to display images with different effects of improving the motion blur phenomenon, it is possible to appeal the motion blur improvement effect of the present invention to the user. That is, the effect of improving the moving image blur according to the present invention can be effectively appealed to the user.

また、上述のように、前記ソースドライバ１２は、前記一方の補助容量バスライン（補助容量バスラインＣＳＬＬn）に前記キャパシタＣn,m（ｍ≦ｋ）および前記トランジスタＭn,mを介して接続された前記ソースバスラインＳＬmと、前記他の補助容量バスライン（補助容量バスラインＣＳＬＲn）に前記キャパシタＣn,r（ｒ≧ｋ＋１）および前記トランジスタＭn,rを介して接続された前記ソースバスラインＳＬrとに対し、それぞれ振幅の異なったソース信号を供給してもよい。   Further, as described above, the source driver 12 is connected to the one auxiliary capacitor bus line (auxiliary capacitor bus line CSLLn) via the capacitor Cn, m (m ≦ k) and the transistor Mn, m. The source bus line SLm and the source bus line SLr connected to the other auxiliary capacitance bus line (auxiliary capacitance bus line CSLRn) via the capacitor Cn, r (r ≧ k + 1) and the transistor Mn, r; On the other hand, source signals having different amplitudes may be supplied.

したがって、本動作例においては、上記一方の補助容量バスライン（補助容量バスラインＣＳＬＬn）に接続された画素電極ＰＥn,m（ｍ≦ｋ）と、上記他の一方の補助容量バスライン（補助容量バスラインＣＳＬＲn）に接続された画素電極ＰＥn,m（ｍ≧ｋ＋１）とに対し、互いに独立に上記矩形状の電圧信号（補助容量信号＃ＣＳＬＬn、および、補助容量信号＃ＣＳＬＲn）を供給することによって、上記動画ボケの現象以外の画像の視認性を同一にしつつ、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができるため、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的に訴求することができる。すなわち、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的にアピールすることができる。   Therefore, in this operation example, the pixel electrode PEn, m (m ≦ k) connected to the one auxiliary capacitance bus line (auxiliary capacitance bus line CSLLn) and the other one auxiliary capacitance bus line (auxiliary capacitance bus line (auxiliary capacitance bus line CSLLn)). The rectangular voltage signals (auxiliary capacitance signal #CSLLn and auxiliary capacitance signal #CSLRn) are supplied to the pixel electrodes PEn, m (m ≧ k + 1) connected to the bus line CSLRn) independently of each other. With the same visibility of the image other than the moving image blurring phenomenon, the pixel region including the pixel electrode connected to the one auxiliary capacitance bus line and the other one auxiliary capacitance bus line are connected. Since the pixel region including the pixel electrode can display images having different effects of improving the phenomenon of moving image blur, the moving image blur according to the present invention can be displayed to the user. It is possible to more effectively appeal for the improvement effect. That is, the effect of improving the moving image blur according to the present invention can be more effectively appealed to the user.

また、上記一方の補助容量バスライン（補助容量バスラインＣＳＬＬn）の長さは、上記任意の補助容量バスライン（表示パネル１における補助容量バスラインＣＳＬn）の長さの略４５パーセントから略５５パーセントの長さであり、上記他の補助容量バスライン（補助容量バスラインＣＳＬＲn）の長さは、上記任意の補助容量バスライン（表示パネル１における補助容量バスラインＣＳＬn）の長さから上記一方の補助容量バスライン（補助容量バスラインＣＳＬＬn）の長さを引いた長さに略等しい。   The length of the one auxiliary capacitor bus line (auxiliary capacitor bus line CSLLn) is approximately 45% to approximately 55% of the length of the arbitrary auxiliary capacitor bus line (auxiliary capacitor bus line CSLn in the display panel 1). The length of the other auxiliary capacity bus line (auxiliary capacity bus line CSLRn) is determined from the length of the arbitrary auxiliary capacity bus line (auxiliary capacity bus line CSLn in the display panel 1). It is substantially equal to the length obtained by subtracting the length of the auxiliary capacity bus line (auxiliary capacity bus line CSLLn).

したがって、上記の構成のように構成された表示パネル３によれば、上記表示部３６の一方の半面に配置された画素電極ＰＥn,m（ｎ≦ｋ）を備える画素領域の輝度、および、もう一方の半面に配置された画素電極ＰＥn,m（ｎ≧ｋ＋１）を備える画素領域の輝度を、上記１走査期間において、各々独立に制御することができる。したがって、上記の構成によれば、上記動画ボケの現象をより効果的に抑制することができる。   Therefore, according to the display panel 3 configured as described above, the luminance of the pixel region including the pixel electrodes PEn, m (n ≦ k) disposed on one half surface of the display unit 36, and The luminance of the pixel area including the pixel electrodes PEn, m (n ≧ k + 1) arranged on one half surface can be controlled independently in the one scanning period. Therefore, according to the above configuration, the moving image blur phenomenon can be more effectively suppressed.

また、前記一方の補助容量バスラインの負荷特性と、前記他の一方の補助容量バスラインの負荷特性とを略同一にすることができるため、前記一方の補助容量バスラインに接続された補助容量ドライバの構成と、前記他の一方の補助容量バスラインに接続された補助容量ドライバの構成とを略同一にすることができる。   Further, since the load characteristic of the one auxiliary capacity bus line and the load characteristic of the other one auxiliary capacity bus line can be made substantially the same, the auxiliary capacity connected to the one auxiliary capacity bus line The configuration of the driver and the configuration of the auxiliary capacitance driver connected to the other auxiliary capacitance bus line can be made substantially the same.

したがって、上記の構成によれば、設計および製造がより容易な構成によって、ユーザに対して、本発明による上記動画ボケの改善効果を効果的にアピールすることができる。   Therefore, according to the above configuration, it is possible to effectively appeal the effect of improving the moving image blur according to the present invention to the user with a configuration that is easier to design and manufacture.

また、本実施形態に係る表示パネル３においては、前記一方の補助容量ドライバ（補助容量ドライバ１４１）は、前記矩形状の電圧信号の振幅の大きさを変更する第１の振幅変更手段（図１９に示す構成と同様の構成）を備えており、前記他の一方の補助容量ドライバ（補助容量ドライバ１４２）は、前記矩形状の電圧信号の振幅の大きさを変更する第２の振幅変更手段（図１９に示す構成と同様の構成）を備えている。   Further, in the display panel 3 according to the present embodiment, the one auxiliary capacitor driver (auxiliary capacitor driver 141) is a first amplitude changing unit (FIG. 19) that changes the amplitude of the rectangular voltage signal. The other one of the auxiliary capacitor drivers (auxiliary capacitor driver 142) has a second amplitude changing means (which changes the amplitude of the rectangular voltage signal). A configuration similar to the configuration shown in FIG. 19 is provided.

したがって、上記の構成によれば、前記一方の補助容量ドライバ、および、前記他の一方の補助容量ドライバが、それぞれ振幅の異なった前記矩形状の電圧信号を供給することによって、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができるため、ユーザに対して、本発明による上記動画ボケの改善効果を訴求することができる。すなわち、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的にアピールすることができる。   Therefore, according to the above configuration, the one auxiliary capacitance driver and the other one auxiliary capacitance driver supply the rectangular voltage signals having different amplitudes, respectively. A pixel region having a pixel electrode connected to a bus line and a pixel region having a pixel electrode connected to the other auxiliary capacitor bus line display images having different effects of improving the moving image blur phenomenon. Therefore, the effect of improving the moving image blur according to the present invention can be appealed to the user. That is, the effect of improving the moving image blur according to the present invention can be more effectively appealed to the user.

また、前記ソースドライバ１２は、前記一方の補助容量ドライバ（補助容量ドライバ１４１）が前記一方の補助容量バスラインＣＳＬＬnに振幅のより小さい前記矩形状の電圧信号（補助容量信号＃ＣＳＬＬn）を供給した場合には、前記一方の補助容量バスラインＣＳＬＬnに前記キャパシタＣn,m（ｍ≦ｋ）および前記トランジスタＭn,mを介して接続された前記ソースバスラインＳＬmに対して振幅のより大きい前記ソース信号＃ＳＬmを供給し、前記一方の補助容量ドライバ（補助容量ドライバ１４１）が前記一方の補助容量バスラインＣＳＬＬnに振幅のより大きい前記矩形状の電圧信号（補助容量信号＃ＣＳＬＬn）を供給した場合には、前記一方の補助容量バスラインＣＳＬＬnに前記キャパシタＣn,mおよび前記トランジスタＭn,mを介して接続された前記ソースバスラインＳＬmに対して振幅のより小さい前記ソース信号＃ＳＬmを供給し、前記他の一方の補助容量ドライバ（補助容量ドライバ１４２）が前記他の一方の補助容量バスラインＣＳＬＲnに振幅のより小さい前記矩形状の電圧信号（補助容量信号＃ＣＳＬＲn）を供給した場合には、前記他の一方の補助容量バスラインに前記キャパシタＣn,mおよび前記トランジスタＭn,mを介して接続された前記ソースバスラインＳＬmに対して振幅のより大きい前記ソース信号＃ＳＬmを供給し、前記他の一方の補助容量ドライバ（補助容量ドライバ１４２）が前記他の一方の補助容量バスラインＣＳＬＲnに振幅のより大きい前記矩形状の電圧信号（補助容量信号＃ＣＳＬＲn）を供給した場合には、前記他の一方の補助容量バスラインＣＳＬＲnに前記キャパシタＣn,mおよび前記トランジスタＭn,mを介して接続された前記ソースバスラインＳＬmに対して振幅のより小さい前記ソース信号＃ＳＬmを供給することが好ましい。   The source driver 12 supplies the rectangular voltage signal (auxiliary capacitance signal #CSLLn) having a smaller amplitude to the one auxiliary capacitance bus line CSLLn from the one auxiliary capacitance driver (auxiliary capacitance driver 141). In this case, the source signal having a larger amplitude than the source bus line SLm connected to the one auxiliary capacitance bus line CSLLn via the capacitor Cn, m (m ≦ k) and the transistor Mn, m. When #SLm is supplied and the one auxiliary capacitor driver (auxiliary capacitor driver 141) supplies the rectangular voltage signal (auxiliary capacitor signal #CSLLn) having a larger amplitude to the one auxiliary capacitor bus line CSLLn. Is connected to the one auxiliary capacitance bus line CSLLn via the capacitor Cn, m and the transistor Mn, m. The source signal #SLm having a smaller amplitude is supplied to the source bus line SLm, and the other auxiliary capacitor driver (auxiliary capacitor driver 142) has an amplitude on the other auxiliary capacitor bus line CSLRn. When the rectangular voltage signal (auxiliary capacitance signal #CSLRn) is supplied, the other auxiliary capacitance bus line is connected to the other auxiliary capacitance bus line via the capacitor Cn, m and the transistor Mn, m. The source signal #SLm having a larger amplitude is supplied to the source bus line SLm, and the other auxiliary capacitor driver (auxiliary capacitor driver 142) supplies the other auxiliary capacitor bus line CSLRn according to the amplitude. When the large rectangular voltage signal (auxiliary capacitance signal #CSLRn) is supplied, the other auxiliary capacitance bus line CSL Wherein the n capacitors Cn, m and the transistors Mn, it is preferable to supply the smaller the source signal #SLm amplitude relative to the source bus line SLm connected via the m.

上記の構成によれば、前記一方の補助容量ドライバが前記一方の補助容量バスラインに供給する前記矩形状の電圧信号の振幅に応じて、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して前記ソースドライバが供給するソース信号の振幅を制御し、前記他の一方の補助容量ドライバが前記他の一方の補助容量バスラインに供給する前記矩形状の電圧信号の振幅に応じて、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して前記ソースドライバが供給するソース信号の振幅を制御することによって、上記動画ボケの現象以外の画像の視認性を同一にしつつ、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができる。したがって、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的にアピールすることができる。   According to the above configuration, the capacitor and the transistor are connected to the one auxiliary capacitor bus line in accordance with the amplitude of the rectangular voltage signal supplied to the one auxiliary capacitor bus line by the one auxiliary capacitor driver. The rectangular shape which controls the amplitude of the source signal supplied from the source driver to the source bus line connected via the other bus, and the other one auxiliary capacitor driver supplies to the other auxiliary capacitor bus line. The amplitude of the source signal supplied by the source driver to the source bus line connected to the other auxiliary capacitor bus line via the capacitor and the transistor is controlled in accordance with the amplitude of the voltage signal of As a result, it is possible to connect the one auxiliary capacity bus line while maintaining the same visibility of the image other than the moving picture blurring phenomenon. The pixel region including the pixel electrode and the pixel region including the pixel electrode connected to the other auxiliary capacitance bus line can display images having different effects of improving the moving image blur phenomenon. . Therefore, the effect of improving the moving image blur according to the present invention can be more effectively appealed to the user.

〔実施形態４〕
実施形態１〜３においては、主に、ライン反転駆動方式に対する本発明の適用について説明を行ったが、本発明はこれに限定されるものではない。以下では、隣り合う画素電極に対して、互いに反対極性の電位が供給されるドット反転駆動方式に対して本発明を適用した場合について図２４および図２５を参照して説明を行う。[Embodiment 4]
In the first to third embodiments, the application of the present invention to the line inversion driving method has been mainly described. However, the present invention is not limited to this. Hereinafter, a case where the present invention is applied to a dot inversion driving method in which potentials having opposite polarities are supplied to adjacent pixel electrodes will be described with reference to FIGS. 24 and 25. FIG.

図２４は、本実施形態に係る表示パネルにおける表示部４６の構成を示す回路図である。本実施形態に係る表示パネルの他の構成は、実施形態１における表示パネル１の構成と同様である。   FIG. 24 is a circuit diagram showing a configuration of the display unit 46 in the display panel according to the present embodiment. Other configurations of the display panel according to the present embodiment are the same as the configuration of the display panel 1 according to the first embodiment.

図２５は、表示部４６の各画素電極に印加される電位の極性を示す図である。図２５に示すように、本実施形態においては、互いに隣接する画素に対して、反対極性の電位が印加される。このようなドット反転駆動を行うためには、例えば、本実施形態におけるソースドライバが、任意のタイミングにおいて、ソース信号＃ＳＬmの極性とソース信号＃ＳＬm+1の極性とが反対の極性であるようなソース信号＃ＳＬ1〜＃ＳＬMを供給するような構成とすればよい。   FIG. 25 is a diagram illustrating the polarity of the potential applied to each pixel electrode of the display unit 46. As shown in FIG. 25, in the present embodiment, potentials having opposite polarities are applied to adjacent pixels. In order to perform such dot inversion driving, for example, the source driver in the present embodiment seems to have the polarity of the source signal #SLm and the polarity of the source signal # SLm + 1 opposite to each other at an arbitrary timing. The source signal # SL1 to #SLM may be supplied.

図２４に示すように、表示部４６における画素領域Ｐn,mに形成された第２の補助容量電極ＣＥ2n,mは、補助容量バスラインＣＳＬnに接続され、画素領域Ｐn,m+1に形成された第２の補助容量電極ＣＥ2n,m+1は、補助容量バスラインＣＳＬn-1に接続されている。   As shown in FIG. 24, the second auxiliary capacitance electrode CE2n, m formed in the pixel region Pn, m in the display unit 46 is connected to the auxiliary capacitance bus line CSLn and formed in the pixel region Pn, m + 1. The second auxiliary capacitance electrode CE2n, m + 1 is connected to the auxiliary capacitance bus line CSLn-1.

また、画素領域Ｐn+1,mに形成された第２の補助容量電極ＣＥ2n+1,mは、補助容量バスラインＣＳＬn+1に接続され、画素領域Ｐn+1,m+1に形成された第２の補助容量電極ＣＥ2n+1,m+1は、補助容量バスラインＣＳＬnに接続されている。   The second storage capacitor electrode CE2n + 1, m formed in the pixel region Pn + 1, m is connected to the storage capacitor bus line CSLn + 1 and formed in the pixel region Pn + 1, m + 1. The second auxiliary capacitance electrode CE2n + 1, m + 1 is connected to the auxiliary capacitance bus line CSLn.

また、本実施形態における補助容量ドライバは、補助容量信号＃ＣＳＬnの極性と補助容量信号＃ＣＳＬn+1の極性とが反対の極性であるような補助容量信号＃ＣＳＬ1〜＃ＣＳＬNを供給する。これは、例えば、本実施形態における補助容量ドライバを実施形態１における補助容量ドライバ１４と同じ構成とすることによって実現することができる。   In addition, the auxiliary capacitance driver in the present embodiment supplies auxiliary capacitance signals # CSL1 to #CSLN in which the polarity of the auxiliary capacitance signal #CSLn is opposite to the polarity of the auxiliary capacitance signal # CSLn + 1. This can be realized, for example, by making the auxiliary capacitance driver in the present embodiment the same configuration as the auxiliary capacitance driver 14 in the first embodiment.

このように、本実施形態に係る表示パネルにおいては、前記キャパシタＣn,mの前記一端（第１の補助容量電極ＣＥ1n,m）が、前記複数のゲートバスラインのうちｎ番目のゲートバスラインＧＬnと、前記複数のソースラインのうちｍ番目のソースバスラインＳＬmとに接続された前記トランジスタＭn,mに接続されている場合には、前記キャパシタＣn,mの前記他の一端（第１の補助容量電極ＣＥ2n,m）は、前記複数の補助容量バスラインのうちｎ番目の補助容量バスラインＣＳＬnに接続され、前記キャパシタＣn,m+1の前記一端（第１の補助容量電極ＣＥ1n,m+1）が、前記複数のゲートバスラインのうちｎ番目のゲートバスラインＧＬnと、前記複数のソースラインのうちｍ＋１番目のソースバスラインＳＬm+1とに接続された前記トランジスタＭn,m+1に接続されている場合には、前記キャパシタＣn,m+1の前記他の一端（第２の補助容量電極ＣＥ2n,m+1）は、前記複数の補助容量バスラインのうちｎ−１番目の補助容量バスラインＣＳＬn-1に接続されている。   As described above, in the display panel according to the present embodiment, the one end (first auxiliary capacitance electrode CE1n, m) of the capacitor Cn, m is the nth gate bus line GLn among the plurality of gate bus lines. And the other end (first auxiliary) of the capacitor Cn, m when connected to the transistor Mn, m connected to the mth source bus line SLm among the plurality of source lines. The capacitance electrode CE2n, m) is connected to the nth auxiliary capacitance bus line CSLn among the plurality of auxiliary capacitance bus lines, and the one end (first auxiliary capacitance electrode CE1n, m +) of the capacitor Cn, m + 1. 1) includes the transistors Mn, m + 1 connected to the nth gate bus line GLn of the plurality of gate bus lines and the m + 1th source bus line SLm + 1 of the plurality of source lines. Connection The other end (second auxiliary capacitance electrode CE2n, m + 1) of the capacitor Cn, m + 1 is the (n-1) th auxiliary capacitance among the plurality of auxiliary capacitance bus lines. It is connected to the bus line CSLn-1.

上記のように構成された表示パネルによれば、互いに隣接する画素電極に印加される電位が互いに反対の極性であるドット反転駆動を行うことによって、フリッカやクロストークなどを抑制しつつ、上記動画ボケの現象を抑制することができる。   According to the display panel configured as described above, by performing dot inversion driving in which the potentials applied to the pixel electrodes adjacent to each other have opposite polarities, the above moving image is suppressed while suppressing flicker and crosstalk. The blur phenomenon can be suppressed.

（まとめ）
以上のように、本発明に係る表示パネルは、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、前記トランジスタのドレインに接続された画素電極と、一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、液晶を介して前記画素電極に対向する対向電極と、前記対向電極に接続された対向電極用配線と、前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、を備えた表示パネルであって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する補助容量ドライバを備えており、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長い、ことを特徴としている。(Summary)
As described above, the display panel according to the present invention is connected to a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and an arbitrary gate bus line among the plurality of gate bus lines. And a pixel electrode connected to a drain of the transistor, one end of which is in parallel with the pixel electrode. A capacitor connected to the drain of the transistor and having the other end connected to an arbitrary auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines and one end of each of the plurality of source bus lines; A source driver for supplying a source signal to a source bus line of each of the plurality of gate bus lines; A gate driver connected to the end and sequentially supplying a conduction signal for conducting the transistor to the arbitrary gate bus line; a counter electrode facing the pixel electrode through a liquid crystal; and a connection to the counter electrode And a counter electrode driver that supplies a common potential to the counter electrode wiring, wherein the gate driver is connected to the arbitrary gate bus line. In one scanning period from when the signal is supplied to when the next conduction signal is supplied, at least the first voltage level and the first voltage are synchronized with the conduction signal for the arbitrary auxiliary capacitance bus line. An auxiliary capacitor driver for supplying a rectangular voltage signal having a second voltage level different from the voltage level, and the rectangular driver is provided in the one scanning period. Period voltage signal is said first voltage level, and, the second period is a voltage level, respectively, longer than the response time of the liquid crystal is characterized in that.

液晶表示装置のようなホールド型の表示装置においては、あるフレームが表示されてから次のフレームが表示されるまで、物体がその位置に留まって表示されるが、観察者の視線は、物体が留まって表示されている期間であってもその物体を追尾しようと画面上を移動するため、当該動く物体の輪郭がぼけているように認識されてしまうという動画ボケの現象が発生する。   In a hold-type display device such as a liquid crystal display device, an object stays at that position until a next frame is displayed after a frame is displayed. Even during a period in which the object is displayed, the moving object moves on the screen to track the object, so that a moving image blur phenomenon occurs in which the outline of the moving object is recognized as blurred.

本発明に係る表示パネルは、上記のように、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、前記トランジスタのドレインに接続された画素電極と、一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、液晶層を介して前記画素電極に対向する対向電極と、前記対向電極に接続された対向電極用配線と、前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、を備えた表示パネルであって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する補助容量ドライバを備えているため、上記任意のゲートバスラインに上記導通信号が供給されてから次の上記導通信号が供給されるまでの１走査期間において、上記任意のゲートバスラインに上記トランジスタを介して接続された上記画素電極に対し、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルを印加することができる。   As described above, the display panel according to the present invention is connected to a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and an arbitrary gate bus line among the plurality of gate bus lines. And a pixel electrode connected to a drain of the transistor, one end of which is in parallel with the pixel electrode. A capacitor connected to the drain of the transistor and having the other end connected to an arbitrary auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines and one end of each of the plurality of source bus lines; A source driver for supplying a source signal to a source bus line of each of the plurality of gate bus lines; A gate driver connected to the end and sequentially supplying a conduction signal for conducting the transistor to the arbitrary gate bus line; a counter electrode facing the pixel electrode through a liquid crystal layer; and a counter electrode A display panel comprising: a connected counter electrode wiring; and a counter electrode driver that supplies a common potential to the counter electrode wiring, wherein the gate driver is connected to the arbitrary gate bus line. In one scanning period from when the conduction signal is supplied to when the next conduction signal is supplied, the first voltage level and the first voltage are synchronized with the conduction signal for the arbitrary auxiliary capacitance bus line. Since the storage capacitor driver for supplying a rectangular voltage signal having a second voltage level different from the voltage level is provided, the conduction to the arbitrary gate bus line is provided. In one scanning period from when the signal is supplied to when the next conduction signal is supplied, the first voltage level and the pixel voltage connected to the arbitrary gate bus line via the transistor are A second voltage level different from the first voltage level can be applied.

また、本発明に係る表示パネルにおいては、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長い。ここで、前記液晶の応答時間とは、前記液晶に電界が印加されてから液晶の配向が変化するまでに要する時間のことであり、一般的に1ms以上を要する。   In the display panel according to the present invention, in the one scanning period, the period in which the rectangular voltage signal is at the first voltage level and the period in which the voltage signal is at the second voltage level are respectively Longer than response time of liquid crystal. Here, the response time of the liquid crystal is a time required for the alignment of the liquid crystal to change after an electric field is applied to the liquid crystal, and generally requires 1 ms or more.

したがって、上記の構成によれば、上記１走査期間において、上記画素電極が形成された画素領域における画像の輝度を２値に変化させることができる。   Therefore, according to the above configuration, the luminance of the image in the pixel region in which the pixel electrode is formed can be changed to binary in the one scanning period.

これによって、上記動画ボケの現象を抑制することができるという効果を奏する。   This produces an effect that the phenomenon of moving image blur can be suppressed.

また、本発明に係る表示パネルが備えている上記補助容量ドライバは、前記導通信号に同期して、上記第１の電圧レベルおよび上記第２の電圧レベルからなる矩形状の電圧信号を供給することができる。したがって、上記矩形状の電圧信号の電圧レベルは、上記導通信号供給されてから一定の時間が経過した後に変化する。   The auxiliary capacitor driver provided in the display panel according to the present invention supplies a rectangular voltage signal composed of the first voltage level and the second voltage level in synchronization with the conduction signal. Can do. Therefore, the voltage level of the rectangular voltage signal changes after a certain time has elapsed since the conduction signal was supplied.

したがって、前記導通信号に同期せずに上記電圧信号を供給する場合と異なり、画面上の全ての画素領域の各々において、映像データが更新されてから、一定の時間が経過した後に明暗の切り替えを行うことができる。   Therefore, unlike the case where the voltage signal is supplied without being synchronized with the conduction signal, the light / dark switching is performed after a certain time has elapsed since the video data was updated in each of all the pixel regions on the screen. It can be carried out.

また、本発明に係る上記の表示パネルにおいては、画像信号を一旦記憶しておくためのフレームメモリを用いることなく、上記動画ボケを抑制することができる。したがって、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、製造コストを削減することができるという効果を奏する。また、画像信号を一旦記憶しておくためのフレームメモリを用いる従来の構成に比べて、消費電力を削減することができるという効果を奏する。   In the display panel according to the present invention, the moving image blur can be suppressed without using a frame memory for temporarily storing an image signal. Therefore, the manufacturing cost can be reduced as compared with the conventional configuration using the frame memory for temporarily storing the image signal. In addition, there is an effect that power consumption can be reduced as compared with a conventional configuration using a frame memory for temporarily storing image signals.

また、本発明に係る表示パネルにおいては、前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの連続した期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の値の電圧レベルをとる、ことが好ましい。   Further, in the display panel according to the present invention, the rectangular voltage signal is generated by one of the first voltage level and the second voltage level in a continuous period of at least 10% of the one scanning period. It is preferable to take a voltage level of the value.

上記の構成によれば、前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの連続した期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の値の電圧レベルをとるため、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   According to the above configuration, the rectangular voltage signal has a voltage level of one of the first voltage level and the second voltage level in a continuous period of at least 10 percent of the one scanning period. Therefore, there is a further effect that the phenomenon of moving image blur can be effectively suppressed.

また、本発明に係る表示パネルにおいては、前記矩形状の電圧信号は、前記１走査期間の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の電圧レベルをとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち他の一方の電圧レベルをとる、ことが好ましい。   Further, in the display panel according to the present invention, the rectangular voltage signal is the first voltage level during a period from the start of the one scanning period until approximately 10% of the one scanning period elapses. Alternatively, one voltage level of the second voltage levels is taken, and the first voltage level or the first voltage level in the period from the lapse of about 90% of the one scanning period to the end of the one scanning period It is preferable to take the other one of the second voltage levels.

一般に明るい輝度と暗い輝度を切り替えて表示する場合、視聴者は、明るい輝度での表示の比率が９０％以上の場合は動画ボケの改善を感じず、９０〜１０％の間で比率が小さくなるほど動画ボケの改善を感じ、１０％程度でほぼ動画ボケが満足に改善されたと感じる。   In general, when displaying by switching between bright luminance and dark luminance, the viewer does not feel improvement in moving image blur when the display ratio at bright luminance is 90% or more, and the ratio decreases between 90 and 10%. Feeling that the motion blur has been improved, the motion blur has been improved almost satisfactorily at about 10%.

したがって、上記の構成によれば、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   Therefore, according to said structure, there exists the further effect that the phenomenon of the said moving image blur can be suppressed effectively.

また、本発明に係る表示パネルにおいては、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルであるときの前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性と、前記矩形状の電圧信号が前記第２の電圧レベルであるときの前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性とは、互いに異なった極性である、ことが好ましい。   Further, in the display panel according to the present invention, in the one scanning period, the display is represented by a difference between the potential of the pixel electrode and the potential of the counter electrode when the rectangular voltage signal is at the first voltage level. To the liquid crystal expressed by the difference between the polarity of the applied voltage to the liquid crystal and the potential of the pixel electrode and the potential of the counter electrode when the rectangular voltage signal is at the second voltage level. The polarity of the applied voltage is preferably different from each other.

上記の構成によれば、前記矩形状の電圧信号が前記第１の電圧レベルであるときであっても、前記矩形状の電圧信号が前記第２の電圧レベルであるときであっても、前記液晶への印加電圧の絶対値を十分に小さくすることができる。   According to the above configuration, even when the rectangular voltage signal is at the first voltage level, even when the rectangular voltage signal is at the second voltage level, The absolute value of the voltage applied to the liquid crystal can be made sufficiently small.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号が前記第１の電圧レベルであるときであっても、前記矩形状の電圧信号が前記第２の電圧レベルであるときであっても、十分に低輝度な黒表示を行うことができるという更なる効果を奏する。   Therefore, according to the above configuration, when the rectangular voltage signal is at the first voltage level in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller. Even when the rectangular voltage signal is at the second voltage level, there is a further effect that black display with sufficiently low luminance can be performed.

また、本発明に係る表示パネルにおいては、前記第１の電圧レベルと、前記第２の電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、ことが好ましい。   In the display panel according to the present invention, it is preferable that the absolute value of the potential difference between the first voltage level and the second voltage level is not more than twice the threshold voltage of the liquid crystal.

一般に、液晶の配向は、当該液晶に閾値電圧以下の電圧が印加されても、影響を受けない。換言すれば、前記閾値電圧とは、液晶の配向が影響を受け始める電圧のことである（以下同様）。   In general, the orientation of the liquid crystal is not affected even when a voltage lower than the threshold voltage is applied to the liquid crystal. In other words, the threshold voltage is a voltage at which the alignment of the liquid crystal starts to be affected (the same applies hereinafter).

上記の構成によれば、前記第１の電圧レベルと、前記第２の電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下であるため、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベルであっても、前記第２の電圧レベルであっても、前記液晶の配向が影響を受けないようにすることができる。   According to the above configuration, since the absolute value of the potential difference between the first voltage level and the second voltage level is not more than twice the threshold voltage of the liquid crystal, the voltage level of the rectangular voltage signal Even when the voltage level is the first voltage level or the second voltage level, the alignment of the liquid crystal can be prevented from being affected.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベルであっても、前記第２の電圧レベルであっても、黒表示を行うことができるという更なる効果を奏する。   Therefore, according to the above configuration, in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, the voltage level of the rectangular voltage signal is the first voltage level. Even if it is, even if it is the said 2nd voltage level, there exists the further effect that a black display can be performed.

また、本発明に係る表示パネルにおいては、前記補助容量ドライバは、前記１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給する、ことが好ましい。   Further, in the display panel according to the present invention, the auxiliary capacitance driver is configured to output the first voltage level in synchronization with the conduction signal with respect to the arbitrary auxiliary capacitance bus line in the one scanning period. It is preferable to supply a rectangular voltage signal composed of a second voltage level and a third voltage level different from any of the first voltage level and the second voltage level.

上記の構成によれば、前記補助容量ドライバは、前記１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給することができるので、上記１走査期間において、上記任意の補助容量バスラインに印加される電圧レベルは、３値に変化する。換言すれば、上記１走査期間において、補助容量バスラインに印加される電圧レベルは、２回遷移する。上記１走査期間における上記電圧レベルの第１回目の遷移によって、上記電圧レベルの第１回目の遷移後において上記液晶に印加される電圧を、上記電圧レベルの第１回目の遷移後における表示に好適なものとし、上記電圧レベルの第２回目の遷移によって、高輝度と低輝度との切り替えを行うことができる。   According to the above configuration, the auxiliary capacitance driver is configured such that the first voltage level and the second voltage are synchronized with the conduction signal with respect to the arbitrary auxiliary capacitance bus line in the one scanning period. Since a rectangular voltage signal having a level and a third voltage level different from any of the first voltage level and the second voltage level can be supplied, the arbitrary voltage can be supplied in the one scanning period. The voltage level applied to the auxiliary capacity bus line changes to three values. In other words, the voltage level applied to the storage capacitor bus line transitions twice in the one scanning period. The voltage applied to the liquid crystal after the first transition of the voltage level by the first transition of the voltage level in the one scanning period is suitable for display after the first transition of the voltage level. It is possible to switch between high luminance and low luminance by the second transition of the voltage level.

すなわち、上記の構成によれば、動画ボケの現象を効果的に抑制しつつ、より高輝度な表示が可能となるという更なる効果を奏する。   That is, according to said structure, there exists the further effect that a display with higher brightness | luminance is attained, suppressing the phenomenon of a moving image blur effectively.

また、本発明に係る表示パネルにおいては、前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの期間において、前記第１の電圧レベル、前記第２の電圧レベル、または、前記第３の電圧レベルのうち、何れかの電圧レベルをとる、ことが好ましい。   In the display panel according to the present invention, the rectangular voltage signal may be generated by the first voltage level, the second voltage level, or the third voltage signal in a period of at least 10 percent of the one scanning period. It is preferable to take any one of the voltage levels.

上記の構成によれば、前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの期間において、前記第１の電圧レベル、前記第２の電圧レベル、または、前記第３の電圧レベルのうち、何れかの電圧レベルをとるため、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   According to the above configuration, the rectangular voltage signal has the first voltage level, the second voltage level, or the third voltage level in a period of at least 10 percent of the one scanning period. Among them, since any one of the voltage levels is taken, there is a further effect that the moving image blur phenomenon can be effectively suppressed.

また、本発明に係る表示パネルにおいては、前記矩形状の電圧信号は、前記１走査期間の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、または、前記第３の電圧レベルのうち何れか１つの電圧レベルをとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、または、前記第３の電圧レベルのうち他の１つの電圧レベルをとる、ことが好ましい。   Further, in the display panel according to the present invention, the rectangular voltage signal is the first voltage level during a period from the start of the one scanning period until approximately 10% of the one scanning period elapses. Any one of the second voltage level and the third voltage level is taken, and after approximately 90% of the one scanning period has elapsed, the one scanning period ends. In the period, it is preferable to take another voltage level of the first voltage level, the second voltage level, or the third voltage level.

一般に明るい輝度と暗い輝度を切り替えて表示する場合、視聴者は、明るい輝度での表示の比率が９０％以上の場合は動画ボケの改善を感じず、９０〜１０％の間で比率が小さくなるほど動画ボケの改善を感じ、１０％程度でほぼ動画ボケが満足に改善されたと感じる。   In general, when displaying by switching between bright luminance and dark luminance, the viewer does not feel improvement in moving image blur when the display ratio at bright luminance is 90% or more, and the ratio decreases between 90 and 10%. Feeling that the motion blur has been improved, the motion blur has been improved almost satisfactorily at about 10%.

したがって、上記の構成によれば、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   Therefore, according to said structure, there exists the further effect that the phenomenon of the said moving image blur can be suppressed effectively.

また、本発明に係る表示パネルにおいては、前記１走査期間において、最初の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性と、次の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性とは、互いに異なった極性である、ことが好ましい。   In the display panel according to the present invention, the applied voltage to the liquid crystal represented by the difference between the potential of the pixel electrode and the potential of the counter electrode after the first transition of the voltage level in the one scanning period. And the polarity of the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode and the potential of the counter electrode after the next transition of the voltage level is different from each other. Is preferred.

上記の構成によれば、前記１走査期間において、最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、前記液晶への印加電圧の絶対値を十分に小さくすることができる。   According to the above configuration, the absolute value of the voltage applied to the liquid crystal is sufficiently set in the one scanning period even after the first voltage level transition or after the next voltage level transition. Can be made smaller.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記１走査期間における最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、十分に低輝度な黒表示を行うことができるという更なる効果を奏する。   Therefore, according to the above configuration, even in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, even after the first transition of the voltage level in the one scanning period. Even after the next transition of the voltage level, there is a further effect that black display with sufficiently low luminance can be performed.

また、本発明に係る表示パネルにおいては、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、最も高い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、中間の電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、ことが好ましい。   In the display panel according to the present invention, the highest voltage level among the first voltage level, the second voltage level, and the third voltage level, the first voltage level, Of the second voltage level and the third voltage level, the absolute value of the potential difference from the intermediate voltage level is preferably not more than twice the threshold voltage of the liquid crystal.

上記の構成によれば、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、最も高い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、中間の電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下であるため、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち何れの電圧レベルであっても、前記液晶の配向が影響を受けないようにすることができる。   According to the above configuration, the highest voltage level among the first voltage level, the second voltage level, and the third voltage level, the first voltage level, and the second voltage level. Since the absolute value of the potential difference from the intermediate voltage level among the level and the third voltage level is not more than twice the threshold voltage of the liquid crystal, the voltage level of the rectangular voltage signal is the first voltage level. It is possible to prevent the liquid crystal alignment from being affected at any voltage level of the voltage level, the second voltage level, and the third voltage level.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルの何れであっても、黒表示を行うことができるという更なる効果を奏する。   Therefore, according to the above configuration, in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, the voltage level of the rectangular voltage signal is the first voltage level, There is a further effect that black display can be performed at any of the second voltage level and the third voltage level.

また、本発明に係る表示パネルにおいては、前記補助容量ドライバは、前記１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給し、前記１走査期間の次の１走査期間において、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、何れか２つの電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルの何れとも異なる第４の電圧レベルとからなる矩形状の電圧信号を供給する、ことが好ましい。   Further, in the display panel according to the present invention, the auxiliary capacitance driver is configured to output the first voltage level in synchronization with the conduction signal with respect to the arbitrary auxiliary capacitance bus line in the one scanning period. A rectangular voltage signal comprising a second voltage level and a third voltage level different from any of the first voltage level and the second voltage level is supplied, and the next one scan of the one scan period In the period, any two voltage levels of the first voltage level, the second voltage level, and the third voltage level, the first voltage level, the second voltage level, Preferably, a rectangular voltage signal comprising a fourth voltage level different from any of the third voltage levels is supplied.

上記の構成によれば、前記補助容量ドライバは、前記１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給することができるので、上記１走査期間において、上記任意の補助容量バスラインに印加される電圧レベルは、３値に変化する。換言すれば、上記１走査期間において、補助容量バスラインに印加される電圧レベルは、２回遷移する。上記１走査期間における上記電圧レベルの第１回目の遷移によって、上記電圧レベルの第１回目の遷移後において上記液晶に印加される電圧を、上記電圧レベルの第１回目の遷移後における表示に好適なものとし、上記電圧レベルの第２回目の遷移によって、高輝度と低輝度との切り替えを行うことができる。   According to the above configuration, the auxiliary capacitance driver is configured such that the first voltage level and the second voltage are synchronized with the conduction signal with respect to the arbitrary auxiliary capacitance bus line in the one scanning period. Since a rectangular voltage signal having a level and a third voltage level different from any of the first voltage level and the second voltage level can be supplied, the arbitrary voltage can be supplied in the one scanning period. The voltage level applied to the auxiliary capacity bus line changes to three values. In other words, the voltage level applied to the storage capacitor bus line transitions twice in the one scanning period. The voltage applied to the liquid crystal after the first transition of the voltage level by the first transition of the voltage level in the one scanning period is suitable for display after the first transition of the voltage level. It is possible to switch between high luminance and low luminance by the second transition of the voltage level.

したがって、上記の構成によれば、動画ボケの現象を効果的に抑制しつつ、より高輝度な表示が可能となるという更なる効果を奏する。   Therefore, according to said structure, there exists an additional effect that a higher-intensity display is attained, suppressing the phenomenon of a moving image blur effectively.

さらに、上記の構成によれば、前記１走査期間の次の１走査期間において、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、何れか２つの電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルの何れとも異なる第４の電圧レベルとからなる矩形状の電圧信号を供給することができるので、前記１走査期間の次の１走査期間において、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルとからなる矩形状の電圧信号を供給する場合に比べて、高輝度と低輝度の輝度レベルの調整をより柔軟に行うことができる。   Further, according to the above configuration, any one of the first voltage level, the second voltage level, and the third voltage level in one scanning period following the one scanning period is selected. Since a rectangular voltage signal comprising a voltage level and a fourth voltage level different from any of the first voltage level, the second voltage level, and the third voltage level can be supplied. Compared to a case where a rectangular voltage signal composed of the first voltage level, the second voltage level, and the third voltage level is supplied in one scanning period following the one scanning period. In addition, the brightness levels of high brightness and low brightness can be adjusted more flexibly.

したがって、上記の構成によれば、上記動画ボケの現象をより一層効果的に抑制しつつ、高輝度な表示を行うことができるという更なる効果を奏する。   Therefore, according to said structure, there exists the further effect that a high-intensity display can be performed, suppressing the phenomenon of the said moving image blur more effectively.

また、本発明に係る表示パネルにおいては、前記１走査期間における最初の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値は、前記１走査期間における次の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値よりも小さい、ことが好ましい。   In the display panel according to the present invention, the absolute value of the potential difference of the voltage level before and after the first transition of the voltage level in the one scanning period is the time before and after the transition of the next voltage level in the one scanning period. Is preferably smaller than the absolute value of the potential difference of the voltage level.

上記の構成によれば、前記１走査期間における最初の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値は、前記１走査期間における次の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値よりも小さいため、前記次の前記電圧レベルの遷移の前後における輝度差を、前記最初の前記電圧レベルの遷移の前後における輝度差よりも大きくすることができる。したがって、上記の構成によれば、上記動画ボケの現象をより効果的に抑制することができるという更なる効果を奏する。   According to the above configuration, the absolute value of the potential difference of the voltage level before and after the first voltage level transition in the one scanning period is the voltage level before and after the next voltage level transition in the one scanning period. Therefore, the luminance difference before and after the next voltage level transition can be made larger than the luminance difference before and after the first voltage level transition. Therefore, according to said structure, there exists the further effect that the phenomenon of the said moving image blur can be suppressed more effectively.

また、本発明に係る表示パネルにおいては、前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの期間において、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、または、前記第４の電圧レベルのうち、何れかの電圧レベルをとる、ことが好ましい。   Further, in the display panel according to the present invention, the rectangular voltage signal is generated by the first voltage level, the second voltage level, and the third voltage in a period of at least 10 percent of the one scanning period. It is preferable to take any one of the level or the fourth voltage level.

上記の構成によれば、前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの期間において、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、または、前記第４の電圧レベルのうち、何れかの電圧レベルをとるため、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   According to the above configuration, the rectangular voltage signal is output from the first voltage level, the second voltage level, the third voltage level, or at least 10% of the one scanning period, or Since any one of the fourth voltage levels is taken, there is a further effect that the phenomenon of moving image blur can be effectively suppressed.

また、本発明に係る表示パネルにおいては、前記矩形状の電圧信号は、前記１走査期間の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、または、前記第４の電圧レベルのうち何れか１つの電圧レベルをとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、または、前記第４の電圧レベルのうち他の１つの電圧レベルをとる、ことが好ましい。   Further, in the display panel according to the present invention, the rectangular voltage signal is the first voltage level during a period from the start of the one scanning period until approximately 10% of the one scanning period elapses. Any one of the second voltage level, the third voltage level, and the fourth voltage level is taken, and after a period of approximately 90% of the one scanning period has elapsed, In the period until the end of one scanning period, another voltage level of the first voltage level, the second voltage level, the third voltage level, or the fourth voltage level is taken. Is preferable.

一般に明るい輝度と暗い輝度を切り替えて表示する場合、視聴者は、明るい輝度での表示の比率が９０％以上の場合は動画ボケの改善を感じず、９０〜１０％の間で比率が小さくなるほど動画ボケの改善を感じ、１０％程度でほぼ動画ボケが満足に改善されたと感じる。   In general, when displaying by switching between bright luminance and dark luminance, the viewer does not feel improvement in moving image blur when the display ratio at bright luminance is 90% or more, and the ratio decreases between 90 and 10%. Feeling that the motion blur has been improved, the motion blur has been improved almost satisfactorily at about 10%.

したがって、上記の構成によれば、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   Therefore, according to said structure, there exists the further effect that the phenomenon of the said moving image blur can be suppressed effectively.

また、本発明に係る表示パネルにおいては、前記１走査期間において、最初の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性と、次の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性とは、互いに異なった極性である、ことが好ましい。   In the display panel according to the present invention, the applied voltage to the liquid crystal represented by the difference between the potential of the pixel electrode and the potential of the counter electrode after the first transition of the voltage level in the one scanning period. And the polarity of the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode and the potential of the counter electrode after the next transition of the voltage level is different from each other. Is preferred.

上記の構成によれば、前記１走査期間において、最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、前記液晶への印加電圧の絶対値を十分に小さくすることができる。   According to the above configuration, the absolute value of the voltage applied to the liquid crystal is sufficiently set in the one scanning period even after the first voltage level transition or after the next voltage level transition. Can be made smaller.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記１走査期間における最初の前記電圧レベルの遷移後であっても、次の前記電圧レベルの遷移後であっても、十分に低輝度な黒表示を行うことができるという更なる効果を奏する。   Therefore, according to the above configuration, even in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, even after the first transition of the voltage level in the one scanning period. Even after the next transition of the voltage level, there is a further effect that black display with sufficiently low luminance can be performed.

また、本発明に係る表示パネルにおいては、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、２番目に低い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、最も高い電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、ことが好ましい。   In the display panel according to the present invention, the second lowest voltage level among the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level is The absolute value of the potential difference from the highest voltage level among the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level is the threshold voltage of the liquid crystal. It is preferable that it is 2 times or less.

上記の構成によれば、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、２番目に低い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、最も高い電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下であるため、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルの何れの電圧レベルであっても、前記液晶の配向が影響を受けないようにすることができる。   According to the above configuration, the second lowest voltage level among the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level, and the first voltage level, The absolute value of the potential difference from the highest voltage level among the second voltage level, the second voltage level, the third voltage level, and the fourth voltage level is not more than twice the threshold voltage of the liquid crystal. Therefore, the voltage level of the rectangular voltage signal is any one of the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level. In addition, the alignment of the liquid crystal can be prevented from being affected.

したがって、上記の構成によれば、前記液晶への印加電圧の絶対値がより小さい場合により低輝度となるノーマリーブラック方式において、前記矩形状の電圧信号の電圧レベルが前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルの何れであっても、黒表示を行うことができるという更なる効果を奏する。   Therefore, according to the above configuration, in the normally black method in which the luminance is lower when the absolute value of the voltage applied to the liquid crystal is smaller, the voltage level of the rectangular voltage signal is the first voltage level, There is a further effect that black display can be performed at any one of the second voltage level, the third voltage level, and the fourth voltage level.

また、本発明に係る表示パネルにおいては、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も低い電圧レベルが供給されている場合には、前記補助容量ドライバは、前記任意の補助容量バスラインに対して、前記１走査期間において、前記電圧レベルが昇順である前記矩形状の電圧信号を供給する、ことが好ましい。   In the display panel according to the present invention, when the gate driver supplies the conduction signal to the arbitrary gate bus line, the voltage level of the arbitrary auxiliary capacitance bus line is the highest among the voltage levels. When a low voltage level is supplied, the auxiliary capacitance driver supplies the rectangular voltage signal whose voltage level is in ascending order during the one scanning period to the arbitrary auxiliary capacitance bus line. It is preferable to do.

一般に、画素電極に電圧が印加されていない場合に、黒表示となるノーマリーブラック方式においては、液晶の応答に有限の時間を有することに起因して、低輝度から高輝度への立ち上がりが不十分となる現象が生じる。換言すれば、低輝度から高輝度への変化に要する時間が、高輝度から低輝度への変化に要する時間よりも大きいという特性がある。上記現象は、画素電極に印加される信号が正極性である場合には、画素電極の電位が高電圧へと変化するタイミングにおいて生じ得る。   In general, in the normally black method in which black display is performed when no voltage is applied to the pixel electrode, the rise from low luminance to high luminance is not possible due to the fact that the response of the liquid crystal has a finite time. A sufficient phenomenon occurs. In other words, the time required for the change from low luminance to high luminance is longer than the time required for the change from high luminance to low luminance. The above phenomenon can occur at the timing when the potential of the pixel electrode changes to a high voltage when the signal applied to the pixel electrode is positive.

上記の構成によれば、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も低い電圧レベルが供給されている場合には、上記１走査期間において、前記画素電極に対して、電圧レベルのより低い電圧信号を供給し、それに引き続き、電圧レベルのより高い電圧信号を供給することができる。   According to the above configuration, when the gate driver supplies the conduction signal to the arbitrary gate bus line, the lowest voltage level among the voltage levels is set to the arbitrary auxiliary capacitance bus line. When supplied, a voltage signal having a lower voltage level can be supplied to the pixel electrode in the one scanning period, and a voltage signal having a higher voltage level can be subsequently supplied.

したがって、画素電極に印加される電位を段階的に高い電圧へと変化させることができる。これによって、ノーマリーブラック方式において生じ得る上記の低輝度から高輝度への立ち上がりが不十分となる現象を抑制することができるという更なる効果を奏する。   Therefore, the potential applied to the pixel electrode can be gradually changed to a higher voltage. As a result, it is possible to suppress the phenomenon that the rise from the low luminance to the high luminance, which may occur in the normally black method, is insufficient.

また、本発明に係る表示パネルにおいては、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も高い電圧レベルが供給されている場合には、前記補助容量ドライバは、前記任意の補助容量バスラインに対して、前記１走査期間において、前記電圧レベルが降順である前記矩形状の電圧信号を供給する、ことが好ましい。   In the display panel according to the present invention, when the gate driver supplies the conduction signal to the arbitrary gate bus line, the voltage level of the arbitrary auxiliary capacitance bus line is the highest among the voltage levels. When a high voltage level is supplied, the auxiliary capacitor driver supplies the rectangular voltage signal whose voltage level is descending to the arbitrary auxiliary capacitor bus line in the one scanning period. It is preferable to do.

一般に、画素電極に電圧が印加されていない場合に、黒表示となるノーマリーブラック方式においては、液晶の応答に有限の時間を有することに起因して、低輝度から高輝度への立ち上がりが不十分となる現象が生じる。換言すれば、低輝度から高輝度への変化に要する時間が、高輝度から低輝度への変化に要する時間よりも大きいという特性がある。上記現象は、画素電極に印加される信号が負極性である場合には、画素電極の電位が低電圧へと変化するタイミングにおいて生じ得る。   In general, in the normally black method in which black display is performed when no voltage is applied to the pixel electrode, the rise from low luminance to high luminance is not possible due to the fact that the response of the liquid crystal has a finite time. A sufficient phenomenon occurs. In other words, the time required for the change from low luminance to high luminance is longer than the time required for the change from high luminance to low luminance. The above phenomenon may occur at the timing when the potential of the pixel electrode changes to a low voltage when the signal applied to the pixel electrode has a negative polarity.

上記の構成によれば、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も高い電圧レベルが供給されている場合には、前記１走査期間において、前記画素電極に対して、電圧レベルのより高い電圧信号を供給し、それに引き続き、電圧レベルのより低い電圧信号を供給することができる。   According to the above configuration, when the gate driver supplies the conduction signal to the arbitrary gate bus line, the highest voltage level among the voltage levels is set to the arbitrary auxiliary capacity bus line. When supplied, a voltage signal having a higher voltage level can be supplied to the pixel electrode in the one scanning period, and subsequently, a voltage signal having a lower voltage level can be supplied.

したがって、画素電極に印加される電位を段階的に低い電圧へと変化させることができる。これによって、ノーマリーブラック方式において生じ得る上記の低輝度から高輝度への立ち上がりが不十分となる現象を抑制することができるという更なる効果を奏する。   Therefore, the potential applied to the pixel electrode can be changed gradually to a lower voltage. As a result, it is possible to suppress the phenomenon that the rise from the low luminance to the high luminance, which may occur in the normally black method, is insufficient.

また、本発明に係る表示パネルにおいては、前記補助容量ドライバは、前記複数のゲートバスラインのうちｎ番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、前記複数のゲートバスラインのうちｎ＋１番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインとに対し、前記矩形状の電圧信号を同期して供給する、ことが好ましい。   In the display panel according to the present invention, the auxiliary capacitor driver includes the auxiliary capacitor bus line connected to the nth gate bus line of the plurality of gate bus lines via the transistor and the capacitor; The rectangular voltage signal is synchronously supplied to the auxiliary capacitor bus line connected to the n + 1th gate bus line of the plurality of gate bus lines via the transistor and the capacitor. preferable.

上記の構成によれば、前記複数のゲートバスラインのうちｎ番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、前記複数のゲートバスラインのうちｎ＋１番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインとに対し、前記矩形状の電圧信号を同期して供給することができるため、より簡単な構成の前記補助容量ドライバにより、上記動画ボケの現象を抑制することができるという更なる効果を奏する。   According to the above configuration, the auxiliary capacitance bus line connected to the nth gate bus line of the plurality of gate bus lines via the transistor and the capacitor, and the n + 1th of the plurality of gate bus lines. The rectangular voltage signal can be synchronously supplied to the auxiliary bus line connected to the gate bus line via the transistor and the capacitor, so that the auxiliary capacitor having a simpler configuration can be provided. The driver can further suppress the moving image blur phenomenon.

また、本発明に係る表示パネルにおいては、前記補助容量ドライバは、前記複数のゲートバスラインのうちｎ番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、前記複数のゲートバスラインのうちｎ＋２番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインとに対し、前記矩形状の電圧信号を同期して供給する、ことが好ましい。   In the display panel according to the present invention, the auxiliary capacitor driver includes the auxiliary capacitor bus line connected to the nth gate bus line of the plurality of gate bus lines via the transistor and the capacitor; Supplying the rectangular voltage signal synchronously to the auxiliary capacitor bus line connected to the n + 2th gate bus line of the plurality of gate bus lines via the transistor and the capacitor. preferable.

上記の構成によれば、前記補助容量ドライバは、前記複数のゲートバスラインのうちｎ番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、前記複数のゲートバスラインのうちｎ＋２番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインとに対し、前記矩形状の電圧信号を同期して供給することができるので、より簡単な構成の前記補助容量ドライバにより、フリッカや極性反転に応じたスジの発生を抑制しつつ、上記動画ボケの現象を抑制することができるという更なる効果を奏する。   According to the above configuration, the auxiliary capacitance driver includes the auxiliary capacitance bus line connected to the nth gate bus line of the plurality of gate bus lines via the transistor and the capacitor, and the plurality of gates. Since the rectangular voltage signal can be synchronously supplied to the auxiliary capacitor bus line connected to the n + 2th gate bus line of the bus line via the transistor and the capacitor, it is easier. With the auxiliary capacitor driver having a simple structure, the moving image blurring phenomenon can be suppressed while the occurrence of streaks in accordance with flicker and polarity inversion can be suppressed.

また、本発明に係る表示パネルにおいては、前記複数のゲートバスラインの本数は偶数であり、前記複数の補助容量バスラインの本数は、前記ゲートバスラインの本数の半数であり、前記複数のゲートバスラインのうち２ｋ−１番目（ｋは自然数）のゲートバスラインに前記トランジスタを介して接続された前記キャパシタの前記他の一端と、前記複数のゲートバスラインのうち２ｋ番目のゲートバスラインに前記トランジスタを介して接続された前記キャパシタの前記他の一端とが、前記複数の補助容量バスラインのうちｋ番目の補助容量バスラインに接続されている、ことが好ましい。   In the display panel according to the present invention, the number of the plurality of gate bus lines is an even number, the number of the plurality of auxiliary capacitance bus lines is half of the number of the gate bus lines, and the plurality of gate bus lines. The other end of the capacitor connected to the 2k-1th (k is a natural number) gate bus line of the bus lines via the transistor and the 2kth gate bus line of the plurality of gate bus lines It is preferable that the other end of the capacitor connected via the transistor is connected to the kth auxiliary capacitor bus line among the plurality of auxiliary capacitor bus lines.

上記の構成によれば、上記表示パネルに形成される上記補助容量バスラインの本数を、上記複数のゲートバスラインの本数の半分にすることができるため、より簡単な構成の表示パネルにより、上記動画ボケの現象を抑制することができるという更なる効果を奏する。   According to the above configuration, since the number of the auxiliary capacity bus lines formed in the display panel can be half of the number of the plurality of gate bus lines, the display panel having a simpler configuration can There is a further effect that the phenomenon of motion blur can be suppressed.

また、本発明に係る表示パネルにおいては、前記補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する振幅変更手段を備えている、ことが好ましい。   In the display panel according to the present invention, it is preferable that the auxiliary capacitance driver includes an amplitude changing unit that changes the amplitude of the rectangular voltage signal.

上記の構成によれば、前記補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する振幅変更手段を備えているため、より効果的に動画ボケの現象を抑制することができるという更なる効果を奏する。   According to the above configuration, since the auxiliary capacitor driver includes the amplitude changing unit that changes the amplitude of the rectangular voltage signal, the phenomenon of moving image blur can be more effectively suppressed. There is a further effect.

また、本発明に係る表示パネルにおいては、前記ソースドライバは、前記矩形状の電圧信号の振幅がより小さい場合に、より振幅の大きな前記ソース信号を供給し、前記矩形状の電圧信号の振幅がより大きい場合に、より振幅の小さな前記ソース信号を供給する、ことが好ましい。   In the display panel according to the present invention, the source driver supplies the source signal having a larger amplitude when the amplitude of the rectangular voltage signal is smaller, and the amplitude of the rectangular voltage signal is It is preferable to supply the source signal having a smaller amplitude when it is larger.

上記の構成によれば、前記ソースドライバは、前記矩形状の電圧信号の振幅がより小さい場合に、より振幅の大きな前記ソース信号を供給し、前記矩形状の電圧信号の振幅がより大きい場合に、より振幅の小さな前記ソース信号を供給することができるため、前記矩形状の電圧信号の振幅がより大きい場合であっても、前記矩形状の電圧信号の振幅がより小さい場合であっても、上記動画ボケの現象を効果的に抑制することができるという更なる効果を奏する。   According to the above configuration, when the amplitude of the rectangular voltage signal is smaller, the source driver supplies the source signal having a larger amplitude, and when the amplitude of the rectangular voltage signal is larger. Since the source signal having a smaller amplitude can be supplied, even if the amplitude of the rectangular voltage signal is larger or the amplitude of the rectangular voltage signal is smaller, There is a further effect that the motion blur phenomenon can be effectively suppressed.

なお、前記ソース信号の振幅とは、正極性書き込み時における前記ソース信号の電圧レベルから負極性書き込み時における前記ソース信号の電圧レベルを引き算したものとして定義されるものとする（以下同様）。また、正極性書き込み時とは、前記導通信号供給時であって前記矩形状の電圧信号が最も低い電圧レベルである場合を指し、負極性書き込み時とは、前記導通信号供給時であって前記矩形状の電圧信号が最も高い電圧レベルである場合を指す（以下同様）。   The amplitude of the source signal is defined as the voltage level of the source signal at the time of positive polarity writing minus the voltage level of the source signal at the time of negative polarity writing (the same applies hereinafter). The positive polarity writing refers to the case where the conduction signal is supplied and the rectangular voltage signal is at the lowest voltage level, and the negative polarity writing is the time when the conduction signal is supplied. This refers to the case where the rectangular voltage signal has the highest voltage level (the same applies hereinafter).

また、本発明に係る表示パネルは、２つの前記補助容量ドライバを備え、前記任意の補助容量バスラインは、絶縁部を介して同一直線上に形成された２本の補助容量バスラインから構成され、２つの前記補助容量ドライバのうち一方の前記補助容量ドライバは、前記１走査期間において、前記２本の補助容量バスラインのうち一方の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給し、２つの前記補助容量ドライバのうち他の一方の前記補助容量ドライバは、前記１走査期間において、前記２本の補助容量バスラインのうち他の一方の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給してもよい。   The display panel according to the present invention includes two auxiliary capacitor drivers, and the arbitrary auxiliary capacitor bus line includes two auxiliary capacitor bus lines formed on the same straight line through an insulating portion. One of the two auxiliary capacitor drivers is synchronized with the conduction signal with respect to one auxiliary capacitor bus line of the two auxiliary capacitor bus lines during the one scanning period. A rectangular voltage signal having a first voltage level and a second voltage level different from the first voltage level is supplied, and one of the two auxiliary capacitor drivers is the first auxiliary capacitor driver. In the scanning period, the other auxiliary capacitor bus line of the two auxiliary capacitor bus lines is synchronized with the conduction signal in the first voltage level and the first voltage. A rectangular voltage signal composed of level different from the second voltage level may be supplied.

上記の構成によれば、絶縁部を介して同一直線上に形成された２本の補助容量バスラインのうち一方の補助容量バスラインに対して、上記一方の補助容量ドライバによって、上記矩形状の電圧信号が供給され、上記他の一方の補助容量バスラインに対して、上記他の一方の補助容量ドライバによって、上記矩形状の電圧信号が供給される。   According to the above configuration, the rectangular shape of the two auxiliary capacitance bus lines formed on the same straight line via the insulating portion is applied to the one auxiliary capacitance bus line by the one auxiliary capacitance driver. A voltage signal is supplied, and the rectangular voltage signal is supplied to the other auxiliary capacitor bus line by the other auxiliary capacitor driver.

したがって、上記の構成によれば、上記一方の補助容量バスラインに接続された画素電極と、上記他の一方の補助容量バスラインに接続された画素電極とに対し、互いに独立に上記矩形状の電圧信号を供給することができる。   Therefore, according to the above configuration, the pixel electrode connected to the one auxiliary capacitance bus line and the pixel electrode connected to the other auxiliary capacitance bus line are independent of each other from the rectangular shape. A voltage signal can be supplied.

したがって、上記の構成によれば、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができるため、ユーザに対して、本発明による上記動画ボケの改善効果を訴求することができる。すなわち、ユーザに対して、本発明による上記動画ボケの改善効果を効果的にアピールすることができるという更なる効果を奏する。   Therefore, according to the above configuration, a pixel region including a pixel electrode connected to the one auxiliary capacitance bus line and a pixel region including a pixel electrode connected to the other one auxiliary capacitance bus line include: Since it is possible to display images with different effects of improving the motion blur phenomenon, it is possible to appeal the motion blur improvement effect of the present invention to the user. That is, there is a further effect that the effect of improving the moving image blur according to the present invention can be effectively appealed to the user.

また、本発明に係る表示パネルにおいては、前記ソースドライバは、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインと、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインとに対し、それぞれ振幅の異なったソース信号を供給する、ことが好ましい。   In the display panel according to the present invention, the source driver includes the source bus line connected to the one auxiliary capacitor bus line via the capacitor and the transistor, and the other one auxiliary capacitor bus line. Preferably, source signals having different amplitudes are supplied to the capacitor and the source bus line connected via the transistor.

上記の構成によれば、前記ソースドライバは、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインと、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインとに対し、それぞれ振幅の異なったソース信号を供給することができるため、上記一方の補助容量バスラインに接続された画素電極と、上記他の一方の補助容量バスラインに接続された画素電極とに対し、互いに独立に上記矩形状の電圧信号を供給することによって、上記動画ボケの現象以外の画像の視認性を同一にしつつ、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができるため、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的に訴求することができる。すなわち、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的にアピールすることができるという更なる効果を奏する。   According to the above configuration, the source driver includes the source bus line connected to the one auxiliary capacitance bus line via the capacitor and the transistor, and the capacitor and the other auxiliary capacitance bus line to the source bus line. Since source signals having different amplitudes can be supplied to the source bus line connected via the transistor, the pixel electrode connected to the one auxiliary capacitor bus line and the other one By supplying the rectangular voltage signals to the pixel electrodes connected to the auxiliary capacitance bus line independently of each other, the one auxiliary voltage can be obtained while maintaining the same image visibility except for the moving image blur phenomenon. A pixel region having a pixel electrode connected to a capacitor bus line, and a pixel connected to the other auxiliary capacitor bus line Since the pixel region having the pole can display images with different effects of improving the motion blur phenomenon, the user can more effectively appeal the motion blur improvement effect of the present invention to the user. Can do. That is, there is a further effect that the effect of improving the moving image blur according to the present invention can be more effectively appealed to the user.

また、本発明に係る表示パネルにおいては、前記一方の補助容量バスラインの長さは、前記任意の補助容量バスラインの長さの略４５パーセントから略５５パーセントの長さであり、前記他の一方の補助容量バスラインの長さは、前記任意の補助容量バスラインの長さから前記一方の補助容量バスラインの長さを引いた長さに略等しい、ことが好ましい。   In the display panel according to the present invention, the length of the one auxiliary capacitor bus line is approximately 45% to approximately 55% of the length of the arbitrary auxiliary capacitor bus line. It is preferable that the length of one auxiliary capacity bus line is substantially equal to a length obtained by subtracting the length of the one auxiliary capacity bus line from the length of the arbitrary auxiliary capacity bus line.

上記の構成によれば、上記任意の補助容量バスラインは、表示パネルにおいて画像を表示する表示部を上記ソースバスラインに平行に２等分する中心線から±５パーセントの範囲内において、上記一方の補助容量バスラインと、上記他の一方の補助容量バスラインとに電気的に分離されている。   According to the above-described configuration, the arbitrary auxiliary capacity bus line has the one side within a range of ± 5% from the center line that bisects the display unit for displaying an image on the display panel in parallel with the source bus line. The auxiliary capacity bus line is electrically separated from the other auxiliary capacity bus line.

したがって、上記の構成によれば、上記表示部の一方の半面に配置された画素電極を備える画素領域の輝度、および、もう一方の半面に配置された画素電極を備える画素領域の輝度を、上記１走査期間において、各々独立に制御することができる。また、前記一方の補助容量バスラインの負荷特性と、前記他の一方の補助容量バスラインの負荷特性とを略同一にすることができるため、前記一方の補助容量バスラインに接続された補助容量ドライバの構成と、前記他の一方の補助容量バスラインに接続された補助容量ドライバの構成とを略同一にすることができる。   Therefore, according to the above configuration, the luminance of the pixel region including the pixel electrode disposed on one half surface of the display unit and the luminance of the pixel region including the pixel electrode disposed on the other half surface are In one scanning period, each can be controlled independently. Further, since the load characteristic of the one auxiliary capacity bus line and the load characteristic of the other one auxiliary capacity bus line can be made substantially the same, the auxiliary capacity connected to the one auxiliary capacity bus line The configuration of the driver and the configuration of the auxiliary capacitance driver connected to the other auxiliary capacitance bus line can be made substantially the same.

したがって、上記の構成によれば、設計および製造がより容易な構成によって、ユーザに対して、本発明による上記動画ボケの改善効果を効果的にアピールすることができるという更なる効果を奏する。   Therefore, according to said structure, there exists the further effect that the improvement effect of the said moving image blurring by this invention can be effectively shown with respect to a user by the structure which design and manufacture are easier.

また、本発明に係る表示パネルにおいては、前記一方の補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する第１の振幅変更手段を備えており、前記他の一方の補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する第２の振幅変更手段を備えている、ことが好ましい。   In the display panel according to the present invention, the one auxiliary capacitor driver includes first amplitude changing means for changing the amplitude of the rectangular voltage signal, and the other auxiliary capacitor is provided. It is preferable that the capacitance driver includes a second amplitude changing unit that changes the amplitude of the rectangular voltage signal.

上記の構成によれば、前記一方の補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する第１の振幅変更手段を備えており、前記他の一方の補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する第２の振幅変更手段を備えているため、前記一方の補助容量ドライバ、および、前記他の一方の補助容量ドライバは、それぞれ振幅の異なった前記矩形状の電圧信号を供給することができる。   According to the above configuration, the one auxiliary capacitor driver includes the first amplitude changing unit that changes the amplitude of the rectangular voltage signal, and the other one auxiliary capacitor driver includes: Since the second amplitude changing means for changing the amplitude of the rectangular voltage signal is provided, the one auxiliary capacitor driver and the other auxiliary capacitor driver have different amplitudes. The rectangular voltage signal can be supplied.

したがって、上記の構成によれば、前記一方の補助容量ドライバ、および、前記他の一方の補助容量ドライバが、それぞれ振幅の異なった前記矩形状の電圧信号を供給することによって、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができるため、ユーザに対して、本発明による上記動画ボケの改善効果を訴求することができる。すなわち、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的にアピールすることができるという更なる効果を奏する。   Therefore, according to the above configuration, the one auxiliary capacitance driver and the other one auxiliary capacitance driver supply the rectangular voltage signals having different amplitudes, respectively. A pixel region having a pixel electrode connected to a bus line and a pixel region having a pixel electrode connected to the other auxiliary capacitor bus line display images having different effects of improving the moving image blur phenomenon. Therefore, the effect of improving the moving image blur according to the present invention can be appealed to the user. That is, there is a further effect that the effect of improving the moving image blur according to the present invention can be more effectively appealed to the user.

また、本発明に係る表示パネルにおいては、前記ソースドライバは、前記一方の補助容量ドライバが前記一方の補助容量バスラインに振幅のより小さい前記矩形状の電圧信号を供給した場合には、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより大きい前記ソース信号を供給し、前記一方の補助容量ドライバが前記一方の補助容量バスラインに振幅のより大きい前記矩形状の電圧信号を供給した場合には、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより小さい前記ソース信号を供給し、前記他の一方の補助容量ドライバが前記他の一方の補助容量バスラインに振幅のより小さい前記矩形状の電圧信号を供給した場合には、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより大きい前記ソース信号を供給し、前記他の一方の補助容量ドライバが前記他の一方の補助容量バスラインに振幅のより大きい前記矩形状の電圧信号を供給した場合には、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより小さい前記ソース信号を供給する、ことが好ましい。   In the display panel according to the present invention, when the one auxiliary capacitor driver supplies the rectangular voltage signal having a smaller amplitude to the one auxiliary capacitor bus line, The source signal having a larger amplitude is supplied to the source bus line connected to the auxiliary capacity bus line via the capacitor and the transistor, and the one auxiliary capacity driver is supplied to the one auxiliary capacity bus line. When the rectangular voltage signal having a larger amplitude is supplied, the source signal having a smaller amplitude with respect to the source bus line connected to the one auxiliary capacitor bus line via the capacitor and the transistor. And the other one auxiliary capacitor driver has an amplitude of the other auxiliary capacitor bus line. When the smaller rectangular voltage signal is supplied, the source signal having a larger amplitude than the source bus line connected to the other auxiliary capacitance bus line via the capacitor and the transistor. When the other auxiliary capacitor driver supplies the rectangular voltage signal having a larger amplitude to the other auxiliary capacitor bus line, the other auxiliary capacitor bus line is supplied to the other auxiliary capacitor bus line. Preferably, the source signal having a smaller amplitude is supplied to the source bus line connected through the capacitor and the transistor.

上記の構成によれば、前記一方の補助容量ドライバが前記一方の補助容量バスラインに供給する前記矩形状の電圧信号の振幅に応じて、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して前記ソースドライバが供給するソース信号の振幅を制御し、前記他の一方の補助容量ドライバが前記他の一方の補助容量バスラインに供給する前記矩形状の電圧信号の振幅に応じて、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して前記ソースドライバが供給するソース信号の振幅を制御することによって、上記動画ボケの現象以外の画像の視認性を同一にしつつ、上記一方の補助容量バスラインに接続された画素電極を備える画素領域と、上記他の一方の補助容量バスラインに接続された画素電極を備える画素領域とが、それぞれ上記動画ボケの現象の改善効果が異なる画像を表示することができる。したがって、ユーザに対して、本発明による上記動画ボケの改善効果をより効果的にアピールすることができるという更なる効果を奏する。   According to the above configuration, the capacitor and the transistor are connected to the one auxiliary capacitor bus line in accordance with the amplitude of the rectangular voltage signal supplied to the one auxiliary capacitor bus line by the one auxiliary capacitor driver. The rectangular shape which controls the amplitude of the source signal supplied from the source driver to the source bus line connected via the other bus, and the other one auxiliary capacitor driver supplies to the other auxiliary capacitor bus line. The amplitude of the source signal supplied by the source driver to the source bus line connected to the other auxiliary capacitor bus line via the capacitor and the transistor is controlled in accordance with the amplitude of the voltage signal of As a result, it is possible to connect the one auxiliary capacity bus line while maintaining the same visibility of the image other than the moving picture blurring phenomenon. The pixel region including the pixel electrode and the pixel region including the pixel electrode connected to the other auxiliary capacitance bus line can display images having different effects of improving the moving image blur phenomenon. . Therefore, it is possible to more effectively appeal to the user the effect of improving the moving image blur according to the present invention.

また、本発明に係る表示パネルにおいては、前記キャパシタの前記一端が、前記複数のゲートバスラインのうちｎ番目のゲートバスラインと、前記複数のソースラインのうちｍ番目のソースバスラインとに接続された前記トランジスタに接続されている場合には、前記キャパシタの前記他の一端は、前記複数の補助容量バスラインのうちｎ番目の補助容量バスラインに接続され、前記キャパシタの前記一端が、前記複数のゲートバスラインのうちｎ番目のゲートバスラインと、前記複数のソースラインのうちｍ＋１番目のソースバスラインとに接続された前記トランジスタに接続されている場合には、前記キャパシタの前記他の一端は、前記複数の補助容量バスラインのうちｎ−１番目の補助容量バスラインに接続されている、ことが好ましい。   In the display panel according to the present invention, the one end of the capacitor is connected to an nth gate bus line of the plurality of gate bus lines and an mth source bus line of the plurality of source lines. The other end of the capacitor is connected to an nth auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines, and the one end of the capacitor is connected to the transistor, When connected to the transistor connected to the nth gate bus line of the plurality of gate bus lines and the (m + 1) th source bus line of the plurality of source lines, the other of the capacitors One end is preferably connected to the (n-1) th auxiliary capacity bus line among the plurality of auxiliary capacity bus lines. .

上記のように構成された表示パネルによれば、互いに隣接する画素電極に印加されるソース信号の極性が互いに反対の極性であるドット反転駆動を行うことによって、フリッカやクロストークなどを抑制しつつ、上記動画ボケの現象を抑制することができるという更なる効果を奏する。   According to the display panel configured as described above, by performing dot inversion driving in which the polarities of source signals applied to adjacent pixel electrodes are opposite to each other, flicker and crosstalk are suppressed. Further, there is a further effect that the phenomenon of moving image blur can be suppressed.

また、上記のように構成された表示パネルを備えた液晶表示装置も本発明の範疇に含まれる。   A liquid crystal display device including the display panel configured as described above is also included in the scope of the present invention.

また、本発明に係る駆動方法は、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、前記トランジスタのドレインに接続された画素電極と、一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、液晶を介して前記画素電極に対向する対向電極と、前記対向電極に接続された対向電極用配線と、前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、を備えた表示パネルを駆動する駆動方法であって、前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する電圧信号供給工程を含んでおり、前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長い、ことを特徴としている。   The driving method according to the present invention includes a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and a gate connected to an arbitrary gate bus line among the plurality of gate bus lines. A transistor connected to an arbitrary source bus line of the plurality of source bus lines, a pixel electrode connected to the drain of the transistor, and one end of the transistor in parallel with the pixel electrode A capacitor connected to the drain and the other end connected to any one of the plurality of auxiliary capacitance bus lines and to one end of each of the plurality of source bus lines, and the arbitrary source bus A source driver that supplies a source signal to the line and connected to one end of each of the plurality of gate bus lines A gate driver that sequentially supplies a conduction signal for conducting the transistor to the arbitrary gate bus line, a counter electrode facing the pixel electrode via liquid crystal, and a counter connected to the counter electrode A driving method for driving a display panel including an electrode wiring and a counter electrode driver that supplies a common potential to the counter electrode wiring, wherein the gate driver is connected to the arbitrary gate bus line. In one scanning period from when the conduction signal is supplied to when the next conduction signal is supplied, at least the first voltage level and the first voltage level are synchronized with the conduction signal for the arbitrary auxiliary capacitance bus line. Including a voltage signal supply step of supplying a rectangular voltage signal having a second voltage level different from the voltage level of one, and in the one scanning period, Period serial rectangular voltage signal is said first voltage level, and, the second period is a voltage level, respectively, longer than the response time of the liquid crystal is characterized in that.

上記の方法によれば、本発明に係る上記表示パネルと同様の効果を奏する。   According to said method, there exists an effect similar to the said display panel which concerns on this invention.

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.

また、上述した各実施形態における表示パネルを備えている液晶表示装置も本発明に含まれる。   In addition, a liquid crystal display device including the display panel in each of the above-described embodiments is also included in the present invention.

本発明は、液晶を用いて画像を表示する表示パネルに好適に適用することができる。   The present invention can be suitably applied to a display panel that displays an image using liquid crystal.

１ 表示パネル
１１ 制御部
１２ ソースドライバ
１３ ゲートドライバ
１４ 補助容量ドライバ
１５ 対向電極ドライバ
１６ 表示部
ＳＬm ソースバスライン
ＧＬn ゲートバスライン
ＣＳＬn 補助容量バスライン
ＣＯＭＬ 対向電極用配線
Ｐn,m 画素領域
ＰＥn,m 画素電極
Ｍn,m トランジスタ
ＥCOM 対向電極
Ｃn,m キャパシタ
ＣＥ1n,m 第１の補助容量電極
ＣＥ2n,m 第２の補助容量電極DESCRIPTION OF SYMBOLS 1 Display panel 11 Control part 12 Source driver 13 Gate driver 14 Auxiliary capacity driver 15 Counter electrode driver 16 Display part SLm Source bus line GLn Gate bus line CSLn Auxiliary capacity bus line COML Counter electrode wiring Pn, m Pixel area PEn, m Pixel Electrode Mn, m Transistor ECOM Counter electrode Cn, m Capacitor CE1n, m First auxiliary capacitance electrode CE2n, m Second auxiliary capacitance electrode

Claims (28)

複数のゲートバスラインと、
複数のソースバスラインと、
複数の補助容量バスラインと、
前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、
前記トランジスタのドレインに接続された画素電極と、
一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、
前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、
前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、
液晶を介して前記画素電極に対向する対向電極と、
前記対向電極に接続された対向電極用配線と、
前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、
を備えた表示パネルであって、
前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する補助容量ドライバを備えており、
前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長く、
前記矩形状の電圧信号は、前記１走査期間の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の電圧レベルをとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち他の一方の電圧レベルをとり、
２つの前記補助容量ドライバを備え、
前記任意の補助容量バスラインは、絶縁部を介して同一直線上に形成された２本の補助容量バスラインから構成され、
２つの前記補助容量ドライバのうち一方の前記補助容量ドライバは、
前記１走査期間において、前記２本の補助容量バスラインのうち一方の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給し、
２つの前記補助容量ドライバのうち他の一方の前記補助容量ドライバは、
前記１走査期間において、前記２本の補助容量バスラインのうち他の一方の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する、
ことを特徴とする表示パネル。 Multiple gate bus lines;
Multiple source bus lines,
A plurality of auxiliary capacity bus lines;
A transistor comprising: a gate connected to an arbitrary gate bus line of the plurality of gate bus lines; and a source connected to an arbitrary source bus line of the plurality of source bus lines;
A pixel electrode connected to the drain of the transistor;
A capacitor having one end connected in parallel to the pixel electrode to the drain of the transistor and the other end connected to an arbitrary auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines;
A source driver connected to one end of each of the plurality of source bus lines and supplying a source signal to the arbitrary source bus line;
A gate driver connected to one end of each of the plurality of gate bus lines and sequentially supplying a conduction signal for conducting the transistor to the arbitrary gate bus line;
A counter electrode facing the pixel electrode through a liquid crystal;
A counter electrode wiring connected to the counter electrode;
A counter electrode driver for supplying a common potential to the counter electrode wiring;
A display panel comprising:
In one scanning period from when the gate driver supplies the conduction signal to the arbitrary gate bus line until the next conduction signal is supplied, the conduction signal is applied to the arbitrary auxiliary capacitance bus line. A storage capacitor driver for supplying a rectangular voltage signal having at least a first voltage level and a second voltage level different from the first voltage level in synchronization;
In the one scanning period, a period in which the rectangular voltage signal is at the first voltage level and a period in which the rectangular voltage signal is at the second voltage level are longer than the response time of the liquid crystal,
The rectangular voltage signal is one of the first voltage level and the second voltage level during a period from the start of the one scanning period to the passage of approximately 10% of the one scanning period. One of the first voltage level and the second voltage level is taken in a period from when a period of about 90% of the one scanning period elapses until the end of the one scanning period. the voltage level door is,
Including two auxiliary capacity drivers;
The arbitrary auxiliary capacity bus line is composed of two auxiliary capacity bus lines formed on the same straight line through an insulating part,
One of the two auxiliary capacity drivers is the auxiliary capacity driver,
In the one scanning period, a second auxiliary voltage bus line different from the first voltage level and the first voltage level is synchronized with the conduction signal for one of the two auxiliary capacitance bus lines. Supply a rectangular voltage signal consisting of voltage levels,
Of the two auxiliary capacitance drivers, the other auxiliary capacitance driver is
In the one scanning period, the other one of the two auxiliary capacitor bus lines is different from the first voltage level and the first voltage level in synchronization with the conduction signal. Supplying a rectangular voltage signal comprising two voltage levels;
A display panel characterized by that. 前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの連続した期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の値の電圧レベルをとる、
ことを特徴とする請求項１に記載の表示パネル。 The rectangular voltage signal takes a voltage level of one of the first voltage level and the second voltage level in a continuous period of at least 10 percent of the one scanning period.
The display panel according to claim 1. 前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルであるときの前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性と、前記矩形状の電圧信号が前記第２の電圧レベルであるときの前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性とは、互いに異なった極性である、
ことを特徴とする請求項１または２に記載の表示パネル。 In the one scanning period, the polarity of the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode and the potential of the counter electrode when the rectangular voltage signal is at the first voltage level The polarity of the voltage applied to the liquid crystal expressed by the difference between the potential of the pixel electrode and the potential of the counter electrode when the rectangular voltage signal is at the second voltage level is different from each other. Polar,
The display panel according to claim 1, wherein the display panel is a display panel. 前記第１の電圧レベルと、前記第２の電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、
ことを特徴とする請求項１から３の何れか１項に記載の表示パネル。 The absolute value of the potential difference between the first voltage level and the second voltage level is not more than twice the threshold voltage of the liquid crystal;
The display panel according to claim 1, wherein the display panel is a display panel. 前記補助容量ドライバは、前記１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給する、
ことを特徴とする請求項１に記載の表示パネル。 In the one scanning period, the auxiliary capacitance driver is configured to synchronize the first voltage level, the second voltage level, and the first voltage level with respect to the arbitrary auxiliary capacitance bus line in synchronization with the conduction signal. Supplying a rectangular voltage signal comprising a voltage level and a third voltage level different from any of the second voltage levels;
The display panel according to claim 1. 前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの期間において、前記第１の電圧レベル、前記第２の電圧レベル、または、前記第３の電圧レベルのうち、何れかの電圧レベルをとる、
ことを特徴とする請求項５に記載の表示パネル。 The rectangular voltage signal is at least one of the first voltage level, the second voltage level, and the third voltage level in a period of at least 10 percent of the one scanning period. Take
The display panel according to claim 5. 前記矩形状の電圧信号は、前記１走査期間の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、または、前記第３の電圧レベルのうち何れか１つの電圧レベルをとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、または、前記第３の電圧レベルのうち他の１つの電圧レベルをとる、
ことを特徴とする請求項５または６に記載の表示パネル。 The rectangular voltage signal is the first voltage level, the second voltage level, or the period in a period from the start of the one scanning period to a period of about 10% of the one scanning period. Any one of the third voltage levels is taken, and the first voltage level in a period from when approximately 90 percent of the one scanning period has elapsed until the end of the one scanning period, Taking the second voltage level or another one of the third voltage levels;
The display panel according to claim 5, wherein the display panel is a display panel. 前記１走査期間において、最初の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性と、次の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性とは、互いに異なった極性である、
ことを特徴とする請求項５から７の何れか１項に記載の表示パネル。 In the one scanning period, the polarity of the voltage applied to the liquid crystal represented by the difference between the potential of the pixel electrode and the potential of the counter electrode after the first transition of the voltage level, and the next transition of the voltage level The polarity of the voltage applied to the liquid crystal represented by the difference between the potential of the pixel electrode and the potential of the counter electrode later is different from each other.
The display panel according to claim 5, wherein the display panel is a display panel. 前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、最も高い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、中間の電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、
ことを特徴とする請求項５から８の何れか１項に記載の表示パネル。 Of the first voltage level, the second voltage level, and the third voltage level, the highest voltage level, the first voltage level, the second voltage level, and the third voltage level The absolute value of the potential difference from the intermediate voltage level is less than twice the threshold voltage of the liquid crystal.
The display panel according to claim 5, wherein the display panel is a display panel. 前記補助容量ドライバは、前記１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、前記第１の電圧レベルと、前記第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの何れとも異なる第３の電圧レベルとからなる矩形状の電圧信号を供給し、前記１走査期間の次の１走査期間において、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルのうち、何れか２つの電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、および、前記第３の電圧レベルの何れとも異なる第４の電圧レベルとからなる矩形状の電圧信号を供給する、ことを特徴とする請求項１に記載の表示パネル。   In the one scanning period, the auxiliary capacitance driver is configured to synchronize the first voltage level, the second voltage level, and the first voltage level with respect to the arbitrary auxiliary capacitance bus line in synchronization with the conduction signal. A rectangular voltage signal having a voltage level and a third voltage level different from any of the second voltage levels is supplied, and the first voltage level, the first voltage level, Any two voltage levels of the second voltage level and the third voltage level and any of the first voltage level, the second voltage level, and the third voltage level The display panel according to claim 1, wherein a rectangular voltage signal having different fourth voltage levels is supplied. 前記１走査期間における最初の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値は、前記１走査期間における次の前記電圧レベルの遷移の前後における前記電圧レベルの電位差の絶対値よりも小さい、
ことを特徴とする請求項１０に記載の表示パネル。 The absolute value of the voltage level potential difference before and after the first voltage level transition in the one scanning period is greater than the absolute value of the voltage level potential difference before and after the next voltage level transition in the one scanning period. small,
The display panel according to claim 10. 前記矩形状の電圧信号は、前記１走査期間の少なくとも１０パーセントの期間において、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、または、前記第４の電圧レベルのうち、何れかの電圧レベルをとる、
ことを特徴とする請求項１０または１１に記載の表示パネル。 The rectangular voltage signal is a voltage of the first voltage level, the second voltage level, the third voltage level, or the fourth voltage level in a period of at least 10 percent of the one scanning period. Take one of the voltage levels,
The display panel according to claim 10, wherein the display panel is a display panel. 前記矩形状の電圧信号は、前記１走査期間の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、または、前記第４の電圧レベルのうち何れか１つの電圧レベルをとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、または、前記第４の電圧レベルのうち他の１つの電圧レベルをとる、
ことを特徴とする請求項１０から１２の何れか１項に記載の表示パネル。 The rectangular voltage signal is generated by the first voltage level, the second voltage level, and the third voltage level during a period from the start of the one scanning period to a period of about 10% of the one scanning period. Or a voltage level of any one of the fourth voltage levels, in a period from the lapse of approximately 90% of the one scanning period to the end of the one scanning period, Taking another voltage level of the first voltage level, the second voltage level, the third voltage level, or the fourth voltage level;
The display panel according to claim 10, wherein the display panel is a display panel. 前記１走査期間において、最初の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性と、次の前記電圧レベルの遷移後における前記画素電極の電位と前記対向電極の電位との差によって表される前記液晶への印加電圧の極性とは、互いに異なった極性である、
ことを特徴とする請求項１０から１３の何れか１項に記載の表示パネル。 In the one scanning period, the polarity of the voltage applied to the liquid crystal represented by the difference between the potential of the pixel electrode and the potential of the counter electrode after the first transition of the voltage level, and the next transition of the voltage level The polarity of the voltage applied to the liquid crystal represented by the difference between the potential of the pixel electrode and the potential of the counter electrode later is different from each other.
The display panel according to claim 10, wherein the display panel is a display panel. 前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、２番目に低い電圧レベルと、前記第１の電圧レベル、前記第２の電圧レベル、前記第３の電圧レベル、および、前記第４の電圧レベルのうち、最も高い電圧レベルとの電位差の絶対値は、液晶の閾値電圧の２倍以下である、
ことを特徴とする請求項１０から１４の何れか１項に記載の表示パネル。 Of the first voltage level, the second voltage level, the third voltage level, and the fourth voltage level, the second lowest voltage level, the first voltage level, and the second voltage level The absolute value of the potential difference from the highest voltage level among the voltage level, the third voltage level, and the fourth voltage level is not more than twice the threshold voltage of the liquid crystal.
The display panel according to claim 10, wherein the display panel is a display panel. 前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も低い電圧レベルが供給されている場合には、
前記補助容量ドライバは、前記任意の補助容量バスラインに対して、前記１走査期間において、前記電圧レベルが昇順である前記矩形状の電圧信号を供給する、
ことを特徴とする請求項１から１５の何れか１項に記載の表示パネル。 When the gate driver supplies the conduction signal to the arbitrary gate bus line, the lowest voltage level among the voltage levels is supplied to the arbitrary auxiliary capacitance bus line. ,
The auxiliary capacity driver supplies the rectangular voltage signal whose voltage level is in ascending order during the one scanning period to the arbitrary auxiliary capacity bus line.
The display panel according to claim 1, wherein the display panel is a display panel. 前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給したときに、前記任意の補助容量バスラインに対して前記電圧レベルのうち、最も高い電圧レベルが供給されている場合には、
前記補助容量ドライバは、前記任意の補助容量バスラインに対して、前記１走査期間において、前記電圧レベルが降順である前記矩形状の電圧信号を供給する、
ことを特徴とする請求項１から１６の何れか１項に記載の表示パネル。 When the gate driver supplies the conduction signal to the arbitrary gate bus line, the highest voltage level among the voltage levels is supplied to the arbitrary auxiliary capacitance bus line. ,
The auxiliary capacitor driver supplies the rectangular voltage signal whose voltage level is in descending order during the one scanning period to the arbitrary auxiliary capacitor bus line.
The display panel according to claim 1, wherein the display panel is a display panel. 前記補助容量ドライバは、
前記複数のゲートバスラインのうちｎ番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、
前記複数のゲートバスラインのうちｎ＋１番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、
に対し、
前記矩形状の電圧信号を同期して供給する、
ことを特徴とする請求項１から１７の何れか１項に記載の表示パネル。 The auxiliary capacity driver is:
The auxiliary capacitance bus line connected to the nth gate bus line of the plurality of gate bus lines via the transistor and the capacitor;
The auxiliary capacitance bus line connected to the n + 1th gate bus line of the plurality of gate bus lines via the transistor and the capacitor;
Whereas
Supplying the rectangular voltage signal synchronously;
The display panel according to claim 1, wherein the display panel is a display panel. 前記補助容量ドライバは、
前記複数のゲートバスラインのうちｎ番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、
前記複数のゲートバスラインのうちｎ＋２番目のゲートバスラインに前記トランジスタ及び前記キャパシタを介して接続された前記補助容量バスラインと、
に対し、
前記矩形状の電圧信号を同期して供給する、
ことを特徴とする請求項１から１７の何れか１項に記載の表示パネル。 The auxiliary capacity driver is:
The auxiliary capacitance bus line connected to the nth gate bus line of the plurality of gate bus lines via the transistor and the capacitor;
The auxiliary capacitance bus line connected to the n + 2th gate bus line of the plurality of gate bus lines via the transistor and the capacitor;
Whereas
Supplying the rectangular voltage signal synchronously;
The display panel according to claim 1, wherein the display panel is a display panel. 前記複数のゲートバスラインの本数は偶数であり、
前記複数の補助容量バスラインの本数は、前記ゲートバスラインの本数の半数であり、
前記複数のゲートバスラインのうち２ｋ−１番目（ｋは自然数）のゲートバスラインに前記トランジスタを介して接続された前記キャパシタの前記他の一端と、
前記複数のゲートバスラインのうち２ｋ番目のゲートバスラインに前記トランジスタを介して接続された前記キャパシタの前記他の一端とが、
前記複数の補助容量バスラインのうちｋ番目の補助容量バスラインに接続されている、
ことを特徴とする請求項１から１７の何れか１項に記載の表示パネル。 The number of the plurality of gate bus lines is an even number,
The number of the plurality of auxiliary capacitance bus lines is half the number of the gate bus lines,
The other end of the capacitor connected to the 2k-1 th (k is a natural number) gate bus line of the plurality of gate bus lines via the transistor;
The other end of the capacitor connected to the 2kth gate bus line of the plurality of gate bus lines via the transistor,
Connected to the kth auxiliary capacity bus line among the plurality of auxiliary capacity bus lines;
The display panel according to claim 1, wherein the display panel is a display panel. 前記補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する振幅変更手段を備えている、
ことを特徴とする請求項１から２０の何れか１項に記載の表示パネル。 The auxiliary capacity driver includes amplitude changing means for changing the amplitude of the rectangular voltage signal.
The display panel according to claim 1, wherein the display panel is a display panel. 前記ソースドライバは、前記矩形状の電圧信号の振幅がより小さい場合に、より振幅の大きな前記ソース信号を供給し、前記矩形状の電圧信号の振幅がより大きい場合に、より振幅の小さな前記ソース信号を供給する、
ことを特徴とする請求項２１に記載の表示パネル。 The source driver supplies the source signal having a larger amplitude when the amplitude of the rectangular voltage signal is smaller, and the source having a smaller amplitude when the amplitude of the rectangular voltage signal is larger. Supply signal,
The display panel according to claim 21. 前記ソースドライバは、
前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインと、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインとに対し、それぞれ振幅の異なったソース信号を供給する
ことを特徴とする請求項１から２２の何れか１項に記載の表示パネル。 The source driver is
The source bus line connected to the one auxiliary capacitance bus line via the capacitor and the transistor, and the source bus line connected to the other auxiliary capacitance bus line via the capacitor and the transistor 23. The display panel according to claim 1, wherein source signals having different amplitudes are supplied to each other . 前記一方の補助容量バスラインの長さは、前記任意の補助容量バスラインの長さの略４５パーセントから略５５パーセントの長さであり、前記他の一方の補助容量バスラインの長さは、前記任意の補助容量バスラインの長さから前記一方の補助容量バスラインの長さを引いた長さに略等しい、ことを特徴とする請求項１から２３の何れか１項に記載の表示パネル。 The length of the one auxiliary capacity bus line is about 45% to about 55% of the length of the arbitrary auxiliary capacity bus line, and the length of the other auxiliary capacity bus line is: 24. The display panel according to claim 1 , wherein the display panel is substantially equal to a length obtained by subtracting a length of the one auxiliary capacitor bus line from a length of the arbitrary auxiliary capacitor bus line. . 前記一方の補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する第１の振幅変更手段を備えており、前記他の一方の補助容量ドライバは、前記矩形状の電圧信号の振幅の大きさを変更する第２の振幅変更手段を備えている、
ことを特徴とする請求項１から２４の何れか１項に記載の表示パネル。 The one auxiliary capacitance driver includes first amplitude changing means for changing the amplitude of the rectangular voltage signal, and the other auxiliary capacitance driver is configured to output the rectangular voltage signal. A second amplitude changing means for changing the magnitude of the amplitude;
The display panel according to claim 1 , wherein the display panel is a display panel. 前記ソースドライバは、
前記一方の補助容量ドライバが前記一方の補助容量バスラインに振幅のより小さい前記矩形状の電圧信号を供給した場合には、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより大きい前記ソース信号を供給し、
前記一方の補助容量ドライバが前記一方の補助容量バスラインに振幅のより大きい前記矩形状の電圧信号を供給した場合には、前記一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより小さい前記ソース信号を供給し、
前記他の一方の補助容量ドライバが前記他の一方の補助容量バスラインに振幅のより小さい前記矩形状の電圧信号を供給した場合には、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより大きい前記ソース信号を供給し、
前記他の一方の補助容量ドライバが前記他の一方の補助容量バスラインに振幅のより大きい前記矩形状の電圧信号を供給した場合には、前記他の一方の補助容量バスラインに前記キャパシタおよび前記トランジスタを介して接続された前記ソースバスラインに対して振幅のより小さい前記ソース信号を供給する、
ことを特徴とする請求項２５に記載の表示パネル。 The source driver is
When the one auxiliary capacitor driver supplies the rectangular voltage signal having a smaller amplitude to the one auxiliary capacitor bus line, the one auxiliary capacitor driver is connected to the one auxiliary capacitor bus line via the capacitor and the transistor. Supplying the source signal having a larger amplitude to the source bus line;
When the one auxiliary capacitor driver supplies the rectangular voltage signal having a larger amplitude to the one auxiliary capacitor bus line, the one auxiliary capacitor driver is connected to the one auxiliary capacitor bus line via the capacitor and the transistor. Supplying the source signal having a smaller amplitude to the source bus line;
When the other auxiliary capacitor driver supplies the rectangular voltage signal having a smaller amplitude to the other auxiliary capacitor bus line, the capacitor and the Supplying the source signal having a larger amplitude to the source bus line connected through a transistor;
When the other auxiliary capacitor driver supplies the rectangular voltage signal having a larger amplitude to the other auxiliary capacitor bus line, the capacitor and the capacitor are connected to the other auxiliary capacitor bus line. Supplying the source signal having a smaller amplitude to the source bus line connected through a transistor;
26. The display panel according to claim 25 . 請求項１から２６の何れか１項に記載の表示パネルを備えている、
ことを特徴とする液晶表示装置。 The display panel according to any one of claims 1 to 26 is provided.
A liquid crystal display device characterized by the above. 複数のゲートバスラインと、
複数のソースバスラインと、
複数の補助容量バスラインと、
前記複数のゲートバスラインのうち任意のゲートバスラインに接続されたゲートと、前記複数のソースバスラインのうち任意のソースバスラインに接続されたソースとを備えたトランジスタと、
前記トランジスタのドレインに接続された画素電極と、
一端が前記画素電極と並列に前記トランジスタのドレインに接続され、他の一端が前記複数の補助容量バスラインのうち任意の補助容量バスラインに接続されたキャパシタと、
前記複数のソースバスラインのそれぞれの一端に接続され、前記任意のソースバスラインに対してソース信号を供給するソースドライバと、
前記複数のゲートバスラインのそれぞれの一端に接続され、前記トランジスタを導通させる導通信号を前記任意のゲートバスラインに対して逐次的に供給するゲートドライバと、
液晶を介して前記画素電極に対向する対向電極と、
前記対向電極に接続された対向電極用配線と、
前記対向電極用配線に対して共通電位を供給する対向電極ドライバと、
を備えた表示パネルを駆動する駆動方法であって、
前記ゲートドライバが前記任意のゲートバスラインに対して前記導通信号を供給してから次の前記導通信号を供給するまでの１走査期間において、前記任意の補助容量バスラインに対し、前記導通信号に同期して、少なくとも第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する電圧信号供給工程を含んでおり、
前記１走査期間において、前記矩形状の電圧信号が前記第１の電圧レベルである期間、および、前記第２の電圧レベルである期間は、それぞれ、前記液晶の応答時間よりも長く、
前記矩形状の電圧信号は、前記１走査期間の開始から前記１走査期間の略１０パーセントの期間が経過するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち一方の電圧レベルをとり、前記１走査期間の略９０パーセントの期間が経過してから前記１走査期間が終了するまでの期間において、前記第１の電圧レベルまたは前記第２の電圧レベルのうち他の一方の電圧レベルをとり、
２つの前記電圧信号供給工程を含み、
２つの前記電圧信号供給工程のうち一方の前記電圧信号供給工程は、
前記１走査期間において、前記任意の補助容量バスラインを構成する、絶縁部を介して同一直線上に形成された２本の補助容量バスラインのうち一方の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給し、
２つの前記電圧信号供給工程のうち他の一方の前記電圧信号供給工程は、
前記１走査期間において、前記２本の補助容量バスラインのうち他の一方の補助容量バスラインに対し、前記導通信号に同期して、第１の電圧レベルおよび前記第１の電圧レベルと異なる第２の電圧レベルからなる矩形状の電圧信号を供給する、
ことを特徴とする駆動方法。 Multiple gate bus lines;
Multiple source bus lines,
A plurality of auxiliary capacity bus lines;
A transistor comprising: a gate connected to an arbitrary gate bus line of the plurality of gate bus lines; and a source connected to an arbitrary source bus line of the plurality of source bus lines;
A pixel electrode connected to the drain of the transistor;
A capacitor having one end connected in parallel to the pixel electrode to the drain of the transistor and the other end connected to an arbitrary auxiliary capacitance bus line of the plurality of auxiliary capacitance bus lines;
A source driver connected to one end of each of the plurality of source bus lines and supplying a source signal to the arbitrary source bus line;
A gate driver connected to one end of each of the plurality of gate bus lines and sequentially supplying a conduction signal for conducting the transistor to the arbitrary gate bus line;
A counter electrode facing the pixel electrode through a liquid crystal;
A counter electrode wiring connected to the counter electrode;
A counter electrode driver for supplying a common potential to the counter electrode wiring;
A driving method for driving a display panel comprising:
In one scanning period from when the gate driver supplies the conduction signal to the arbitrary gate bus line until the next conduction signal is supplied, the conduction signal is applied to the arbitrary auxiliary capacitance bus line. A voltage signal supplying step of supplying a rectangular voltage signal consisting of at least a first voltage level and a second voltage level different from the first voltage level in synchronization;
In the one scanning period, a period in which the rectangular voltage signal is at the first voltage level and a period in which the rectangular voltage signal is at the second voltage level are longer than the response time of the liquid crystal,
The rectangular voltage signal is one of the first voltage level and the second voltage level during a period from the start of the one scanning period to the passage of approximately 10% of the one scanning period. One of the first voltage level and the second voltage level is taken in a period from when a period of about 90% of the one scanning period elapses until the end of the one scanning period. the voltage level door is,
Including two voltage signal supplying steps;
One of the two voltage signal supply steps is the voltage signal supply step,
In the one scanning period, the conduction signal is supplied to one auxiliary capacitor bus line of two auxiliary capacitor bus lines that are formed on the same straight line through an insulating portion and that constitutes the arbitrary auxiliary capacitor bus line. A rectangular voltage signal composed of a first voltage level and a second voltage level different from the first voltage level,
The other one of the two voltage signal supply steps is the voltage signal supply step,
In the one scanning period, the other one of the two auxiliary capacitor bus lines is different from the first voltage level and the first voltage level in synchronization with the conduction signal. Supplying a rectangular voltage signal comprising two voltage levels;
A driving method characterized by that.
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