JP5509513B2 - 半導体装置 - Google Patents
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Description
図8は従来の半導体装置の要部断面図である。この図はプレーナー型のnチャネル縦型MOSFETの活性部の要部断面図である。
この縦型MOSFETでは、ドレイン電極10が導電接合した低抵抗のn+ドレイン層1上に電圧支持層となる高抵抗n−ドリフト層2が配置され、そのn−ドリフト層2の上に選択的にpベース領域3が配置され、そのpベース領域3の表面層に選択的にn+ソース領域4が形成されている。n+ソース領域4とn−ドリフト層2にはさまれたpベース領域3の表面上にゲート絶縁膜6を介してゲート電極7aが設けられ、n+ソース領域4とpベース領域3との表面に共通に接触してソース電極9が設けられている。
上記デバイス内のpベース領域3のソース電極9と接触する表面にソース電極9との接触抵抗を低減させ、あるいはラッチアップの耐量向上のためにp+コンタクト領域5が設けられている場合もある。
また、入力容量cissを減少させるために、チップサイズを小さくすると当然、オン抵抗が増大してしまう。
また、IGBTにおいては、前記のスイッチング動作時の遅れ時間は主にn−ドリフト層2に蓄えられた過剰キャリアの消滅時間が支配的であり、入力容量cissの依存度は少ないため、入力容量Cissを低減しても遅れ時間の短縮効果は小さく、スイッチング損失の低減効果も小さい。
第1導電型の第1半導体層(ドリフト層)の第1主面側の表面層に複数形成された第2導電型の第1半導体領域(ベース領域)と、
該第1半導体領域の表面層に選択的に形成された第1導電型の第2半導体領域(ソース領域)と、
該第2半導体領域と前記第1半導体層に挟まれた前記第1半導体領域上と前記第1半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第1半導体領域と前記第2半導体領域に接し前記層間絶縁膜上に形成される第1主電極(ソース電極)と、
前記第1半導体層の第2主面側に配置される前記第1半導体層より高不純物濃度の第1導電型の第2半導体層(ドレイン層)と、
該第2半導体層の裏面に形成される第2主電極(ドレイン電極)とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第1主電極から絶縁され且つゲート信号が入力される第1ゲート電極と、該第1ゲート電極から電気的に分離されてなる第2ゲート電極とを有し、
前記第1ゲート電極と前記第2ゲート電極がくし歯状に対向しており、
前記第2ゲート電極が前記第1主電極と接続している構成とする。
第1導電型の第1半導体層の第1主面側の表面層に複数形成された第2導電型の第1半導体領域と、
該第1半導体領域の表面層に選択的に形成された第1導電型の第2半導体領域と、
該第2半導体領域と前記第1半導体層に挟まれた前記第1半導体領域上と前記第1半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第1半導体領域と前記第2半導体領域に接し前記層間絶縁膜上に形成される第1主電極と、
前記第1半導体層の第2主面側に配置される前記第1半導体層より高不純物濃度の第1導電型の第2半導体層と、
該第2半導体層の裏面に形成される第2主電極とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第1主電極から絶縁され且つゲート信号が入力される第1ゲート電極と、該第1ゲート電極から電気的に分離されてなる第2ゲート電極とを有し、
前記第1ゲート電極と前記第2ゲート電極がくし歯状に対向しており、
前記第2ゲート電極がフローティング状態であるとともに全面が前記層間絶縁膜に覆われていてもよい。
また、前記第1半導体領域の中央線と、該第1半導体領域に隣接する前記第1半導体領域の中央線とで挟まれた領域を単位セルとし、前記第1ゲート電極を有する単位セル数1個に対して、前記第1主電極に短絡した前記第2ゲート電極数が2〜4個のいずれかであってもよい。
また、前記ゲート電極の平面パターンはストライプ状であり、前記第1ゲート電極のゲート電極長が前記第2ゲート電極のゲート電極長と等しくてもよい。
また、前記単位セルのセルピッチW1において、前記第1半導体領域の幅をMとし、隣り合う前記第1半導体領域間における前記第1半導体層の幅をNとすると、M+N=W1であり、且つM>Nであってもよい。
また、前記第2ゲート電極を有する単位セルにおいて、前記ゲート絶縁膜を挟んだ前記第2ゲート電極端部の直下が前記第1半導体領域であってもよい。
また、上部に少なくとも1つの前記第2ゲート電極を有する前記第1半導体領域の幅が、上部に前記第1ゲート電極のみを有する前記第1半導体領域の幅よりも短くてもよい。
また、前記第1半導体層と前記第1半導体領域で形成されるpn接合による前記半導体装置の耐圧が、平面接合による理想耐圧の90%以上であってもよい。
また、前記第1半導体層の厚さは30μm以上であってもよい。
また、前記第2半導体層が半導体基板であって、前記第1半導体層が前記半導体基板上に形成したエピタキシャル層であってもよい。
入力容量を減少させることで、スイッチング動作時の遅れ時間を短縮できて、スイッチング損失の減少とドライブ損失の低減が図れて、高周波動作をさせることができる縦型MOSFETを提供できる。
このnチャネル縦型MOSFETは、n+ドレイン層1と、n+ドレイン層1上に形成されたn−ドリフト層2と、n−ドリフト層2の表面層に形成されたpベース領域3と、pベース領域3の表面層に形成されたn+ソース領域4と、n+ソース領域4とn−ドリフト層2に挟まれたpベース領域3上とこのn−ドリフト層2上に跨るようにゲート絶縁膜6を介して形成されたゲート電極7と、n+ソース領域4と重なりn+ソース領域4より深くなるようにpベース領域3の表面層に形成されたp+コンタクト領域5と、ゲート電極7のうち一つ置きのゲート電極7aの表面を被覆しn+ソース領域の一部とp+コンタクト領域5が露出するように形成された層間絶縁膜8と、層間絶縁膜8上と層間絶縁膜8が被覆していないゲート電極7b(ゲート電極7aの隣に配置される)と露出したn+ソース領域4の一部上とp+コンタクト領域5上に跨って形成されたソース電極9と、n+ドレイン層1の裏面に形成されたドレイン電極10とで構成される。前記のpベース領域3、n+ソース領域4およびゲート電極7(ゲート電極7a,7bから成る総称)などの平面パターンはストライプ状をしている場合で図はパターンの長手方向に対して直角に切断した場合の要部断面図である。
尚ソース電極9とゲート電極7bの接続は、ゲート電極7b全面でもよいし、ゲート電極9bを層間絶縁膜8で被覆し、層間絶縁膜8の一部に開口部を形成して一部分でもよい。重要なのはゲート電極7aとゲート電極7bが電気的に切り離されている点である。
前記で説明したように、多数あるセル13のうち一部のセル(図1では一つ置きのセル)に対してゲート電極7を絶縁する層間絶縁膜8を無くし、ゲート電極7bをゲート信号が入力される外部ゲート配線(層間絶縁膜8が被覆されたゲート電極7a)と分離し、かつこの層間絶縁膜8が無いゲート電極7bとソース電極9を短絡した構造とする。このような構造にすることで、pベース領域3とn−ドリフト層2の接合面が平面接合に近い形状となり、前記したように理想耐圧に近い耐圧が得られる。ゲート電極7aとゲート電極7bの分離は、例えばくし歯状に対向させればよい。
図2は、入力容量Cissとオン抵抗RDS(on)の関係を示す図である。この図は計算による入力容量Cissとオン抵抗RDS(on)を規格化して示す。図2には比較するために図8の従来素子も示した。図のa、b、c、d、eは短絡するゲート電極数(短絡電極数)がそれぞれ0、1、2、3、4であり、aは従来素子、b〜eは本発明素子である。尚、bは第1実施例であり、c〜eは図示しない変形例である。
図2から分かるように、短絡するセル数を増やすことでオン抵抗RDS(on)が殆ど変化せずに入力容量Cissを大幅に減少させることができる。ただし、オン抵抗RDS(on)はチャネル抵抗以外は変化しないものとして計算した。実際は短絡するセル数を増やすと電流通路として働かない無効領域が増大するので図の値よりオン抵抗は曲線Bのように増大すると予測される。
また、図の斜め45度の点線Dは、セルピッチW1を変えずにチップサイズを変化させた場合であり、チップサイズを小さくすると入力容量Cissが減少しオン抵抗RDS(on)は増大する。
尚、ゲート電極7bの全面を層間絶縁膜で覆った上で、ゲート電極7bをどことも接続しないフローティング状態としてもよい。この場合は、層間絶縁膜8を形成するためのマスクが従来技術と同じでよいので、製造が容易である。
この実施例では、ゲート電極7bを設けないことで、ゲート電極7aの配置間隔が広まったような位置関係となり、ソース電極9表面の平坦度が高められる。尚、ゲート電極7bを除去又は形成しなかった領域のゲート絶縁膜6上に層間絶縁膜8を設けてもよい。
図3、図4のpベース領域3より表面部を拡大して示したのが、図5、図6である。この図ではp+コンタクト領域5やソース電極9は省略されている。図中のLgはゲート電極長、W1はセルピッチ、Lsは層間絶縁膜で被覆されていないゲート電極長、Mはpベース領域幅、Nはpベース領域間距離、L1はコンタクト開口部長、Kはゲート電極端から層間絶縁膜端までの距離、Tはゲート電極端からpベース領域端までの距離、Jは層間絶縁膜端からpベース領域端までの距離、Hはnソース領域間の距離である。これらの寸法は図5(図1の拡大図)、図6(図4の拡大図)で同じである。
図6で示されるセルピッチW1を短縮する方法についてつぎに説明する。
また、この発明をプレーナゲート型のIGBTにも適用できる。そのときの主な効果はドライブ損失の低減と平面接合に近いので耐圧の向上が図れる。
2 n−ドリフト層
3 pベース領域
4 n+ソース領域
5 p+コンタクト領域
6 ゲート絶縁膜
7、7a、7b ゲート電極
8 層間絶縁膜
9 ソース電極
10 ドレイン電極
11 表面層
12 空乏層
13 中央線
14 セル
Claims (11)
- 第1導電型の第1半導体層の第1主面側の表面層に複数形成された第2導電型の第1半導体領域と、
該第1半導体領域の表面層に選択的に形成された第1導電型の第2半導体領域と、
該第2半導体領域と前記第1半導体層に挟まれた前記第1半導体領域上と前記第1半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第1半導体領域と前記第2半導体領域に接し前記層間絶縁膜上に形成される第1主電極と、
前記第1半導体層の第2主面側に配置される前記第1半導体層より高不純物濃度の第1導電型の第2半導体層と、
該第2半導体層の裏面に形成される第2主電極とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第1主電極から絶縁され且つゲート信号が入力される第1ゲート電極と、該第1ゲート電極から電気的に分離されてなる第2ゲート電極とを有し、
前記第1ゲート電極と前記第2ゲート電極がくし歯状に対向し、
前記第2ゲート電極が前記第1主電極と接続していることを特徴とする半導体装置。 - 前記第2ゲート電極が前記第1主電極の一部であるとともに前記層間絶縁膜とは離間することを特徴とする請求項1に記載の半導体装置。
- 第1導電型の第1半導体層の第1主面側の表面層に複数形成された第2導電型の第1半導体領域と、
該第1半導体領域の表面層に選択的に形成された第1導電型の第2半導体領域と、
該第2半導体領域と前記第1半導体層に挟まれた前記第1半導体領域上と前記第1半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第1半導体領域と前記第2半導体領域に接し前記層間絶縁膜上に形成される第1主電極と、
前記第1半導体層の第2主面側に配置される前記第1半導体層より高不純物濃度の第1導電型の第2半導体層と、
該第2半導体層の裏面に形成される第2主電極とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第1主電極から絶縁され且つゲート信号が入力される第1ゲート電極と、該第1ゲート電極から電気的に分離されてなる第2ゲート電極とを有し、
前記第1ゲート電極と前記第2ゲート電極がくし歯状に対向し、
前記第2ゲート電極の全面が前記層間絶縁膜に覆われてフローティング状態であることを特徴とする半導体装置。 - 前記第1半導体領域の中央線と、該第1半導体領域に隣接する前記第1半導体領域の中央線とで挟まれた領域を単位セルとし、
前記第1ゲート電極を有する単位セル数1個に対して、前記第1主電極に短絡した前記第2ゲート電極数が2〜4個のいずれかであることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。 - 前記ゲート電極の平面パターンはストライプ状であり、前記第1ゲート電極のゲート電極長が前記第2ゲート電極のゲート電極長と等しいことを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。
- 前記単位セルのセルピッチW1において、前記第1半導体領域の幅をMとし、隣り合う前記第1半導体領域間における前記第1半導体層の幅をNとすると、M+N=W1であり、且つM>Nであることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記第2ゲート電極を有する単位セルにおいて、前記ゲート絶縁膜を挟んだ前記第2ゲート電極端部の直下が前記第1半導体領域であることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
- 上部に少なくとも1つの前記第2ゲート電極を有する前記第1半導体領域の幅が、上部に前記第1ゲート電極のみを有する前記第1半導体領域の幅よりも短いことを特徴とする請求項7に記載の半導体装置。
- 前記第1半導体層と前記第1半導体領域で形成されるpn接合による前記半導体装置の耐圧が、平面接合による理想耐圧の90%以上であることを特徴とする請求項1〜8のいずれか一項に記載の半導体装置。
- 前記第1半導体層の厚さは30μm以上であることを特徴とする請求項1〜9のいずれか一項に記載の半導体装置。
- 前記第2半導体層が半導体基板であって、前記第1半導体層が前記半導体基板上に形成したエピタキシャル層であることを特徴とする請求項1〜10のいずれか一項に記載の半導体装置。
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