JP5505195B2 - メモリの制御装置、及び制御方法 - Google Patents
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Description
ュータのメモリには次のような種類の領域が発生する。第1の領域は、例えば、直ちにアクセスされる可能性がある特定のデータが格納されている領域である。第2の領域は、例えば、上記第1の領域へのアクセスが行なわれない限りアクセスされ得ない他のデータが格納されている領域である。第3の領域は、例えば、当面の間、データが格納され得ない領域である。
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部と、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備える、
メモリの制御装置。
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部にアクセスし、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供
給する電力よりも抑制する、
メモリの制御方法。
なお、メモリ制御装置1は、メモリ3に内蔵されていてもよい。
を契機にして動作する場合、SP値が変化した場合にCPU2から通知される信号をトリガにしてもよいし、或いは、レジスタ10のSP値が変化したことを検知する回路を別途に設けておき、この回路から通知される信号をトリガにしてもよい。比較部5Bや決定部5Cについても、取得部5Aと同様、比較処理や決定処理をクロックサイクル毎に繰り返すものであってもよいし、SP値の変化を契機に処理を実行するものであってもよい。
)8やLSU(Load/Store Unit)9、レジスタ10、プログラムカウンタ11を備える
。
データの保持も不能な停止状態(Off)になる。消費電力については、通常の動作状態(On)での消費電力が最も大きく、データ保持状態(Retention)での消費電力が次に大きく、停止状態(Off)での消費電力が最も小さい。
第1ブロックの電源モードはデータ保持状態(Retention)から動作状態(On)へ切り替
わる。
ックを電力線L1に接続する(S203)。境界領域は、例えば、図2に示したテーブルに付加された情報によって特定されてもよいし、図2のテーブルが示す各ブロックの境界のアドレス値から既定のオフセット量を加算あるいは減算して特定されるものであってもよい。
第1ブロックと第2ブロックの両方が通常の動作状態(On)になる。
の空間に格納される。
タ保持状態(Retention)にする。
定する(S402)。肯定判定の場合、OSは、新たなタスクのアプリケーションのスタックのデータを空いているメモリ領域に移動させる(S405)。
2・・CPU
3・・メモリ
4・・コンピュータ
5・・モード制御部
6・・テーブル
7・・セレクタ
14A〜D・・ブロック
Claims (4)
- スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部と、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備え、
前記電源制御部は、前記各メモリブロックのうち、前記特定のメモリブロックよりも前記基点側のメモリブロックに、データ保持用の電力を供給する、
メモリの制御装置。 - 前記電源制御部は、前記各メモリブロックのうち、前記特定のメモリブロックよりも前記空き領域側のメモリブロックに供給する電力を遮断する、
請求項1に記載のメモリの制御装置。 - 前記電源制御部は、前記スタックポインタが前記特定のメモリブロックの境界から所定範囲内のアドレスを示す場合に、前記境界を挟んで前記特定のメモリブロックに隣接するメモリブロックに動作用の電力を供給する、
請求項1または2に記載のメモリの制御装置。 - スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部にアクセスし、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制し、
前記抑制の際は、前記各メモリブロックのうち、前記特定のメモリブロックよりも前記基点側のメモリブロックに、データ保持用の電力を供給する、
メモリの制御方法。
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JP2010184823A JP5505195B2 (ja) | 2010-08-20 | 2010-08-20 | メモリの制御装置、及び制御方法 |
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JP2012043249A JP2012043249A (ja) | 2012-03-01 |
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JPH07200295A (ja) * | 1993-12-28 | 1995-08-04 | Matsushita Electric Ind Co Ltd | マイクロプロセッサとメモリ制御装置及びコンピュータシステム |
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US20080109670A1 (en) * | 2006-11-06 | 2008-05-08 | Reino Johansson | Power control for memories |
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- 2010-08-20 JP JP2010184823A patent/JP5505195B2/ja not_active Expired - Fee Related
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