JP5505167B2 - Semiconductor switching element drive circuit - Google Patents
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Description
本発明は、負荷の通電経路に直列に接続される電圧駆動型の半導体スイッチング素子を駆動対象とする駆動回路に関する。 The present invention relates to a drive circuit for driving a voltage-driven semiconductor switching element connected in series to an energization path of a load.
例えばHブリッジ回路を構成するIGBTなどのスイッチング素子を駆動する場合には、以下のような問題がある。先ず放射ノイズの低減を図るため、例えば駆動回路がゲート抵抗を介してゲート電圧を供給することで、その上昇度合いが緩やかとなるように制御する必要がある。するとその一方で、IGBTがオンした場合のコレクタ−エミッタ間電圧が大きくなり損失が増大するというデメリットが生じる。そこで、ゲート電圧を緩やかに立ち上げた後に、抵抗を介すことなくゲート電圧を付与可能なもう1つのスイッチング素子を用いる構成も提案されている。 For example, when driving a switching element such as an IGBT constituting an H-bridge circuit, there are the following problems. First, in order to reduce radiation noise, for example, it is necessary to control the drive circuit so that the degree of increase is moderated by supplying a gate voltage via a gate resistor. On the other hand, there is a demerit that the collector-emitter voltage increases when the IGBT is turned on and the loss increases. In view of this, a configuration using another switching element capable of applying the gate voltage without using a resistor after the gate voltage is gently raised has been proposed.
ところが、Hブリッジ回路については、下アームがオンの状態で上アームをオンさせると、下アームのコレクタ−ゲート間の帰還容量を介してゲート−エミッタ間の入力容量が充電されて下アームもオンしてしまい、その結果上下アームが短絡するという現象が生じることがある。このような場合に短絡電流量を抑制するには、下アーム側のゲート抵抗値を大きくすれば良いが、すると上述したように、IGBTがオンした場合のコレクタ−エミッタ間電圧が大きくなり損失が増大する。 However, for the H bridge circuit, when the upper arm is turned on while the lower arm is on, the input capacitance between the gate and the emitter is charged via the feedback capacitance between the collector and gate of the lower arm, and the lower arm is also turned on. As a result, the phenomenon that the upper and lower arms are short-circuited may occur. In order to suppress the short-circuit current in such a case, the gate resistance value on the lower arm side may be increased. However, as described above, the collector-emitter voltage increases when the IGBT is turned on, resulting in a loss. Increase.
以上のような問題を回避するため、特許文献1には以下のようなゲート駆動回路が開示されている。図16は、特許文献1の図1相当図である。IGBT1のゲートとグランドとの間に、抵抗素子2及びスイッチ3の直列回路を接続し、電源VDと上記ゲートとの間に、スイッチ4,ダイオード5及び抵抗素子6の直列回路を接続する。また、電源VC(>VD)と上記ゲートとの間に、スイッチ7及び抵抗素子8の直列回路を接続する。そして、ゲート駆動信号により、スイッチ3及び4のオン,オフを制御すると共に、上記ゲート駆動信号を立上り遅延回路9により遅延させた信号により、スイッチ7のオン,オフを制御する。
In order to avoid the above problems,
以上のように構成されるゲート駆動回路によってIGBT1をオンさせる場合には、ハイレベルのゲート駆動信号によりスイッチ3をオフ,スイッチ4をオンさせて、低電圧VDをゲートに供給する。そして、立上り遅延回路9による遅延時間が経過すると、スイッチ7がオンして高電圧VCをゲートに供給する。これにより、負荷駆動電源10とIGBT1のコレクタとの間に接続される負荷11に通電が行われる。一方、IGBT1をオフさせる場合は、ローレベルのゲート駆動信号によりスイッチ3をオン,スイッチ4及び7をオフさせて、ゲートをグランド電位にする。したがって、スイッチ4のみがオンしている区間にHブリッジ回路においてアーム短絡が発生しても、低電圧VDにより短絡の影響を低減できる。
When the
上記のゲート駆動回路12においても、以下のような問題がある。特許文献1では、図16に使用されているダイオード5は必須の構成ではなく削除しても良いものとされている。しかしながら、スイッチ3,4,7は一貫してスイッチのシンボルで図示されており、具体的にどのような構成のスイッチを用いるのか、については開示がない。このようなスイッチには、一般にオン抵抗が低いMOSFETを用いることが多いが、MOSFETはソース−ドレイン間に寄生ダイオードが存在するため、そのダイオードを介した経路による電圧の回り込み等も含めて、どのような対策を採るべきかが現実的な問題となる。
The
例えば、CMOSプロセスで製造される半導体集積回路では、2つのMOSFETをソース共通で直列に接続することでスイッチを構成する場合があるが、これを特許文献1のスイッチ4に適用することを想定し、これを図17に示す。図17では、電源VC,VDを夫々電源V1,V2(V1<V2)に置き換え、スイッチ4に対応するものとして、2つのPチャネルMOSFET13及び14で構成されるスイッチ15を配置している。スイッチ7及び15は、外部より与えられるゲート駆動信号を受けて、ゲート駆動制御部16により制御される。以上がゲート駆動回路17を構成している。また、抵抗素子8は削除しており、ゲート駆動回路17は、抵抗素子18を介してIGBT1のゲートに接続されている。また、IGBT1のターンオフ時についてはここでは検討しないため、抵抗素子2及びスイッチ3に対応する構成は省略している。
For example, in a semiconductor integrated circuit manufactured by a CMOS process, a switch may be configured by connecting two MOSFETs in series with a common source, and this is assumed to be applied to the
2つのPチャネルMOSFET13及び14は、それぞれの寄生ダイオード13D,14Dのカソードが共通に接続されているので、スイッチ7がオン,スイッチ15がオフした場合に、電源V2より電源V1側への回り込みは寄生ダイオード13Dにより阻止される。この時、PチャネルMOSFET13及び14のソース電位は、寄生ダイオード14Dの順方向電圧をVfとすると(V2−Vf)となっている。逆に、スイッチ7がオフ,スイッチ15がオンした場合のソース電位はV1となる。このように、スイッチ15のオンオフ状態に応じてソース電位は変化することになる。
Since the cathodes of the
尚、スイッチ7については、電圧が逆流する等の問題がない前提であり、どのような構成を採用するかは特段問題にならないため、図16の通りスイッチのシンボルで示している。スイッチ7の具体構成例としては、図18に示すように(a)1つのPチャネルMOSFETで構成するもの,(b)1つのNチャネルMOSFETで構成するもの,(c)スイッチ15と同様に2つのPチャネルMOSFETで構成するもの,(d)2つのNチャネルMOSFETで構成するものが考えられる。
Note that the
また、図19はゲート駆動制御部16の内部構成を示したもので、スイッチ15を制御するための第1スイッチ制御部19と、スイッチ7を制御するための第2スイッチ制御部20とが独立した構成となっており、それぞれの駆動用電源をV4,V3とする。そして、図20(a)は電源V4の電圧が電源V2の電圧に等しいとした場合に、スイッチ7,15のオンオフ状態の変化に応じたPチャネルMOSFET13及び14のゲート電位,ソース電位の変化をそれぞれ実線,破線で示している。
FIG. 19 shows the internal configuration of the gate
スイッチ7がオン,スイッチ15がオフの場合は、第1スイッチ制御部19によりPチャネルMOSFET13及び14のゲート電位としてV2(=V4)が付与される。逆に、スイッチ7がオフ,スイッチ15がオンの場合は、第1スイッチ制御部19によりPチャネルMOSFET13及び14のゲート電位としてGNDレベル(=0V)が付与される。この時、破線で示すPチャネルMOSFET13及び14のソース電位はV1となるので、PチャネルMOSFET13及び14のゲート−ソース間電圧はV1となる。
When the
したがって、例えばV1=11V,V2=15Vであり、オン閾値電圧Vthが3V程度であれば、PチャネルMOSFET13及び14はオンする。ところが、PチャネルMOSFET13及び14のゲート耐圧が10V程度であるとすれば、ゲート耐圧を超えるためこれらが破壊されるおそれがある。勿論、印加されるゲート−ソース間電圧に耐え得るMOSFETを用いることができれば問題ないが、その場合、MOSFETの素子サイズが大きくなってしまう。
Therefore, for example, when V1 = 11V and V2 = 15V and the on threshold voltage Vth is about 3V, the P-
また、図20(b)は、電源V4の電圧が電源V1の電圧に等しいとした場合の(a)相当図である。スイッチ7がオン,スイッチ15がオフの場合は、第1スイッチ制御部19によりゲート電位としてV1(=V4)が付与される。しかし、ソース電位は(V2−Vf)であるため、先に挙げた例;V1=11V,V2=15V,オン閾値電圧Vthが3V程度の場合ではゲート−ソース間電圧がオン閾値電圧Vthを上回る可能性があり、スイッチ15の完全なオフ状態が保障されない。したがって、図20に示す構成では、V1>(ゲート耐圧)となる設定の場合は、PチャネルMOSFET13及び14の破壊防止と、フルオフ状態との双方が保障されないことが問題となる。
FIG. 20B is a diagram corresponding to (a) when the voltage of the power supply V4 is equal to the voltage of the power supply V1. When the
ここで、PチャネルMOSFET13及び14の破壊を防止するため、条件
(ゲート耐圧)>Vz>Vth
を満たす電圧Vzを定め、ゲート駆動電圧V4より電圧Vzを差し引いた電位を疑似GND電位(第1スイッチ制御部19のローレベル出力)とした場合の図20相当図を図21として示す。すると、スイッチ7がオフ,スイッチ15がオンの場合は、第1スイッチ制御部19によりゲート電位として(V2−Vz)が付与されるので、ゲート−ソース間電圧VGSは{V1−(V2−Vz)}となる。スイッチ15のオン条件は、VGS>Vthであるから、
V1−(V2−Vz)>Vth
V1−V2>Vth−Vz
Vz−Vth>V2−V1
となる。したがって、(V2−V1>Vz−Vth)となる場合はPチャネルMOSFET13及び14がフルオン状態にならない、という条件がある。先に挙げたV1,V2,Vthの例に加えて例えばVz=8Vであるとすると(V2−V1)が5Vを超えた場合はフルオン状態にならない。
Here, in order to prevent the destruction of the P-
(Gate breakdown voltage)>Vz> Vth
FIG. 21 shows a diagram corresponding to FIG. 20 when the voltage Vz that satisfies the above condition is determined and the potential obtained by subtracting the voltage Vz from the gate drive voltage V4 is set as the pseudo GND potential (low level output of the first switch control unit 19). Then, when the
V1- (V2-Vz)> Vth
V1-V2> Vth-Vz
Vz-Vth> V2-V1
It becomes. Therefore, when (V2-V1> Vz-Vth) is satisfied, there is a condition that the P-
また、図21(b)において、スイッチ7がオフ,スイッチ15がオンの場合は、ゲート電位として(V1−Vz)が付与されるので、ゲート−ソース間電圧VGSは{V1−(V1−Vz)}=Vzとなる。したがって、PチャネルMOSFET13及び14の破壊を防止することはできる。しかし、スイッチ7がオン,スイッチ15がオフの場合はPチャネルMOSFET13及び14をフルオフすることは図20(b)のケースと同様にできない。
本発明は上記事情に鑑みてなされたものであり、その目的は、2つのMOSFETを直列接続してなるスイッチを内蔵する場合に、駆動電源電圧の設定条件を緩和できる半導体スイッチング素子駆動回路を提供することにある。
In FIG. 21B, when the
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor switching element driving circuit capable of relaxing the drive power supply voltage setting condition when a switch comprising two MOSFETs connected in series is incorporated. There is to do.
請求項1記載の半導体スイッチング素子駆動回路によれば、第1駆動電圧印加手段は、ソースを共通に直列接続される2つのMOSFETを第1駆動電圧供給用のスイッチとして使用し、これら2つのスイッチ用FETのゲートに、スイッチ用FETをフルオン状態にする電圧VON,フルオフ状態にする電圧VOFFを出力する。そのため、ハイレベル基準電圧とローレベル基準電圧との間に直列接続されるPチャネルMOSFET及びNチャネルMOSFETと、それぞれ電源Vp,Vnが供給されて動作するPMOS駆動手段及びNMOS駆動手段とを備え、更に、少なくともPMOS駆動手段に、PチャネルMOSFETをフルオンするため、そのゲートに、ハイレベル基準電圧に対してゲート耐圧を超えない範囲でフルオン電圧を与えるフルオン用電源を備える。
According to the semiconductor switching element driving circuit according to
斯様に構成すれば、第1駆動電圧印加手段は、その出力部に見掛け上CMOSインバータゲートを構成するPチャネル,NチャネルMOSFETをそれぞれ独立の電源Vp,Vnにより駆動すると共に、前記PチャネルMOSFETに対しては、フルオン用電源電圧によりゲート耐圧を超えない範囲でローレベル電圧を与えてフルオンさせることができる。したがって、スイッチ用FETをフルオン,フルオフさせると共に、スイッチ用FET並びに第1駆動電圧印加手段を構成するPチャネルMOSFET及びNチャネルMOSFETを、何れもゲート耐圧を確保しつつ駆動するため、第1駆動電圧V1,第2駆動電圧V2,電圧VON,基準電圧VOFF,フルオン用電源電圧間の調整を、より容易に行うことが可能となる。 According to this structure, the first drive voltage applying means drives the P-channel and N-channel MOSFETs that apparently constitute the CMOS inverter gate at the output portion thereof by the independent power sources Vp and Vn, respectively, and the P-channel MOSFET. In contrast, a full-on power supply voltage can be applied to a full-on state by applying a low level voltage within a range not exceeding the gate breakdown voltage. Therefore, the first driving voltage is used to drive the switching FET and the P-channel MOSFET and the N-channel MOSFET constituting the first driving voltage applying means while ensuring the gate breakdown voltage, while the switching FET is fully turned on and off. Adjustment among V1, second drive voltage V2, voltage VON, reference voltage VOFF, and full-on power supply voltage can be performed more easily.
請求項2記載の半導体スイッチング素子駆動回路によれば、第1駆動電圧印加手段は、2つのNチャネルMOSFETを第1駆動電圧供給用のスイッチとして使用する。この場合、2つのNチャネルMOSFETの寄生ダイオードは、アノードが共通となるように互いに逆方向に接続される。そして、PMOS駆動手段は、電圧VONが自身のPチャネルMOSFETのソースに与えられ、NMOS駆動手段は、電圧VOFFとしてグランド電位が自身のNチャネルMOSFETのソースに与えられる。この場合、電圧VONは、スイッチ用FETの閾値電圧をVthとすると、以下の電圧条件
(ゲート耐圧)>VON−V1>Vth
を満たすように設定され、スイッチ用FETの閾値電圧Vthより高く、且つスイッチ用FETのゲート耐圧よりも低い電圧をVzとすると、PMOS駆動手段のフルオン電圧は(Vp−Vz)に設定される。
According to another aspect of the semiconductor switching element drive circuit of the present invention, the first drive voltage application means uses two N-channel MOSFETs as switches for supplying the first drive voltage. In this case, the parasitic diodes of the two N-channel MOSFETs are connected in opposite directions so that the anodes are common. The PMOS driving means is supplied with the voltage VON to the source of its own P-channel MOSFET, and the NMOS driving means is supplied with the ground potential as the voltage VOFF to the source of its own N-channel MOSFET. In this case, the voltage VON is as follows when the threshold voltage of the switching FET is Vth.
(Gate breakdown voltage)>VON-V1> Vth
If the voltage that is higher than the threshold voltage Vth of the switching FET and lower than the gate breakdown voltage of the switching FET is Vz, the full-on voltage of the PMOS driving means is set to (Vp−Vz).
この場合、PMOS駆動手段及びNMOS駆動手段がそれぞれの駆動対象とするFETのゲートにローレベルを出力すれば、スイッチ用FETのゲートには、PチャネルMOSFETを介して電圧VONが与えられる。また、PMOS駆動手段及びNMOS駆動手段がそれぞれの駆動対象とするFETのゲートにハイレベルを出力すれば、スイッチ用FETのゲートには、NチャネルMOSFETを介して電圧VOFF;グランド電位が与えられる。したがって、スイッチ用FETをオン,オフさせる場合には、何れも確実にフルオン状態,フルオフ状態にすることができる。 In this case, if the PMOS driving means and the NMOS driving means output a low level to the gates of the FETs to be driven, the voltage VON is applied to the gate of the switching FET via the P-channel MOSFET. If the PMOS driving means and the NMOS driving means output a high level to the gates of the respective FETs to be driven, a voltage VOFF; ground potential is applied to the gate of the switching FET via the N-channel MOSFET. Therefore, when the switching FET is turned on and off, both the full on state and the full off state can be surely set.
また、スイッチ用FETをオンさせるとそれらのソース電位は第1駆動電圧V1に等しくなるので、スイッチ用FETのゲート−ソース間電圧は電位差(V1−VON)となり、この電位差をスイッチ用FETのゲート耐圧未満に設定すれば良い。また、スイッチ用FETをオフさせると、それらのソース電位は、半導体スイッチング素子をターンオフさせるためその制御端子がプルダウンされていればグランド電位に等しくなる。したがって、ゲート−ソース間電圧は0Vとなる。以上より、従来よりもスイッチ用FETのゲート耐圧確保が容易になると共に、駆動回路の電源電圧を設定する場合の条件を緩和することができる。 When the switching FET is turned on, the source potential thereof becomes equal to the first drive voltage V1, so that the gate-source voltage of the switching FET becomes a potential difference (V1-VON), and this potential difference is converted into the gate of the switching FET. What is necessary is just to set below withstand pressure | voltage. When the switching FETs are turned off, their source potential is equal to the ground potential if the control terminal is pulled down to turn off the semiconductor switching element. Therefore, the gate-source voltage is 0V. As described above, it is easier to secure the gate breakdown voltage of the switching FET than in the prior art, and the conditions for setting the power supply voltage of the drive circuit can be relaxed.
請求項3記載の半導体スイッチング素子駆動回路によれば、第1駆動電圧印加手段は、2つのスイッチ用FETをPチャネルMOSFETで構成する。この場合、2つのPチャネルMOSFETの寄生ダイオードは、カソードが共通となるように互いに逆方向に接続される。また、PMOS駆動手段は、電圧VOFFが自身のPチャネルMOSFETのソースに与えられ、NMOS駆動手段は、電圧VONが自身のNチャネルMOSFETのソースに与えられる。 According to another aspect of the semiconductor switching element driving circuit of the present invention, the first driving voltage applying means comprises two switching FETs by P-channel MOSFETs. In this case, the parasitic diodes of the two P-channel MOSFETs are connected in opposite directions so that the cathodes are common. Further, the PMOS drive means is supplied with the voltage VOFF to the source of its own P-channel MOSFET, and the NMOS drive means is supplied with the voltage VON to the source of its own N-channel MOSFET.
そして、NMOS駆動手段は、NチャネルMOSFETのゲートにハイレベルとして電圧Vn(=VON+Vz)を、ローレベルとして電圧VONを出力し、PMOS駆動手段は、PチャネルMOSFETのゲートにハイレベルとして電圧Vpを、ローレベルとして前記フルオン電圧(Vp−Vz)を出力する。ここで電圧Vpは、以下の電圧条件
VOFF≦Vp<VOFF+(ゲート耐圧)
VOFF−(Vp−Vz)>Vth
を満たすように設定される。
The NMOS driving means outputs the voltage Vn (= VON + Vz) as a high level to the gate of the N-channel MOSFET and outputs the voltage VON as the low level, and the PMOS driving means applies the voltage Vp as a high level to the gate of the P-channel MOSFET. The full-on voltage (Vp−Vz) is output as a low level. Here, the voltage Vp is the following voltage condition
VOFF ≤ Vp <VOFF + (gate breakdown voltage)
VOFF- (Vp-Vz)> Vth
It is set to satisfy.
この場合、PMOS駆動手段及びNMOS駆動手段がそれぞれの駆動対象とするFETのゲートにハイレベルを出力させると、スイッチ用FETのゲートには、NチャネルMOSFETを介して電圧VONが与えられる。また、PMOS駆動手段及びNMOS駆動手段がそれぞれのFETのゲートにローレベルを出力させると、スイッチ用FETのゲートに、PチャネルMOSFETを介して電圧VOFFが与えられる。 In this case, when the PMOS driving means and the NMOS driving means output a high level to the gates of the FETs to be driven, the voltage VON is applied to the gate of the switching FET via the N-channel MOSFET. When the PMOS driving means and the NMOS driving means output a low level to the gate of each FET, the voltage VOFF is applied to the gate of the switching FET via the P-channel MOSFET.
したがって、スイッチ用FETをオン,オフさせる場合には、何れも確実にフルオン状態,フルオフ状態にすることができる。また、スイッチ用FETをオンさせるとそれらのソース電位は第1駆動電圧V1に等しくなるので、スイッチ用FETのゲート−ソース間電圧は電位差(V1−VON)となり、この電位差をスイッチ用FETのゲート耐圧未満に設定すれば良い。また、スイッチ用FETをオフさせると、それらのソース電位は第2駆動電圧V2から寄生ダイオードの順方向電圧Vfを減じたものとなる。したがって、ゲート−ソース間電圧は電位差(V2−Vf−VOFF)となるので、この電位差をゲート耐圧未満に設定すれば良い。以上より、従来よりもスイッチ用FETのゲート耐圧確保が容易になると共に、駆動回路の電源電圧を設定する場合の条件を緩和することができる。 Therefore, when the switching FET is turned on and off, both the full on state and the full off state can be surely set. When the switching FET is turned on, the source potential thereof becomes equal to the first drive voltage V1, so that the gate-source voltage of the switching FET becomes a potential difference (V1-VON), and this potential difference is converted into the gate of the switching FET. What is necessary is just to set below withstand pressure | voltage. When the switching FETs are turned off, their source potentials are obtained by subtracting the forward voltage Vf of the parasitic diode from the second drive voltage V2. Accordingly, the gate-source voltage becomes a potential difference (V2−Vf−VOFF), and this potential difference may be set to be less than the gate breakdown voltage. As described above, it is easier to secure the gate breakdown voltage of the switching FET than in the prior art, and the conditions for setting the power supply voltage of the drive circuit can be relaxed.
請求項4記載の半導体スイッチング素子駆動回路によれば、電圧印加制御手段は、第2駆動電圧印加手段を動作させる直前に、第1駆動電圧印加手段による第1駆動電圧V1の印加を停止させてデッドタイムを設けるので、第1,第2駆動電圧印加手段が同時に動作することを回避して、第1,第2駆動電圧V1,V2間の電位差による逆流が発生することを防止できる。
According to the semiconductor switching element drive circuit of
請求項5記載の半導体スイッチング素子駆動回路によれば、電圧印加制御手段は、第2駆動電圧印加手段により第2印加電圧V2を印加させている状態から、その印加を停止させた後に、再び第1駆動電圧印加手段により第1印加電圧を印加させるので、半導体スイッチング素子をターンオフさせる場合の制御端子の電位についても緩やかに変化させることができる。 According to the semiconductor switching element drive circuit of the fifth aspect, the voltage application control means stops the application from the state where the second application voltage V2 is applied by the second drive voltage application means, and then the second application voltage again. Since the first applied voltage is applied by the one drive voltage applying means, the potential of the control terminal when the semiconductor switching element is turned off can be gradually changed.
請求項6記載の半導体スイッチング素子駆動回路によれば、電圧印加制御手段は、第1駆動電圧印加手段により第1印加電圧の印加を開始させる直前に、第2駆動電圧印加手段による第2印加電圧の印加を停止させてデッドタイムを設けるので、半導体スイッチング素子をターンオフさせる場合も第1,第2駆動電圧印加手段が同時に動作することを回避して、請求項4と同様の効果が得られる。 According to another aspect of the semiconductor switching element drive circuit of the present invention, the voltage application control unit is configured to apply the second applied voltage by the second drive voltage application unit immediately before starting the application of the first application voltage by the first drive voltage application unit. Since the dead time is provided by stopping the application of the first and second drive voltages, the first and second drive voltage applying means can be prevented from operating simultaneously even when the semiconductor switching element is turned off, and the same effect as in the fourth aspect can be obtained.
(第1実施例)
以下、第1実施例について図1ないし図4を参照して説明する。尚、図16と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のゲート駆動回路21は、ゲート駆動制御部16に替わるゲート駆動制御部22を備えており、ゲート駆動制御部22は、第1スイッチ制御部19に替わるオフ電圧出力部(PMOS駆動手段)23と、オン電圧出力部(NMOS駆動手段)24とを備えている。第2スイッチ制御部(第2駆動電圧印加手段)20,オフ電圧出力部(第1駆動電圧印加手段)23,オン電圧出力部(第1駆動電圧印加手段)24は、外部より与えられるゲート駆動信号を受けて制御信号出力部(電圧印加制御手段)25が出力する制御信号S1によって制御される。尚、制御信号出力部25の作用については第2実施例で説明する。
(First embodiment)
The first embodiment will be described below with reference to FIGS. In addition, the same code | symbol is attached | subjected to the same part as FIG. 16, description is abbreviate | omitted, and a different part is demonstrated hereafter. The
IGBT(半導体スイッチング素子)1のゲート(制御端子)とグランドとの間には、スイッチ26と抵抗素子27との直列回路が接続されており、スイッチ26のオンオフ制御は、制御信号出力部25より出力される信号を受けるNORゲート28により制御される。スイッチ26は、図16に示すスイッチ3に対応してIGBT1のゲート電位をグランドレベルに設定するものである。尚、後述するようにIGBT1をオンさせる場合、抵抗素子27によるゲート電位の上昇分を第1駆動電圧V1,第2駆動電圧V2に含ませて設定することを前提とすれば、スイッチ26を削除してIGBT1のゲートに抵抗素子27を直結しても良い。
A series circuit of a
図2は、オフ電圧出力部23及びオン電圧出力部24の内部構成を示す。オフ電圧出力部23は、電源V7(VOFF)にソースが接続され、ドレインがPチャネルMOSFET13及び14のゲートに接続されるPチャネルMOSFET29を備えている。そのPチャネルMOSFET29のゲートには、制御信号出力部25より与えられる制御信号S1が、レベルシフト回路30及びバッファ31を介して与えられる。
FIG. 2 shows an internal configuration of the off-
バッファ31の電源端子には電源V5(Vp)が接続され、同グランド端子には、(V5−Vz)生成回路32(疑似GND回路)より電圧(V5−Vz;疑似GND電圧)が与えられている。電圧V5,V7は、例えば電圧V2(第2駆動電圧)に等しく設定されており、電圧Vzは前述と同様に、以下のように設定されている。
(ゲート耐圧)>Vz>Vth …(0)
ここでゲート耐圧はPチャネルMOSFET13及び14のゲート耐圧であり、電圧Vthは、PチャネルMOSFET13及び14の閾値電圧である。但し、PチャネルMOSFET29及びNチャネルMOSFET34を同じプロセスで且つ同じサイズで構成することを前提とすれば、上記のゲート耐圧及び閾値電圧は、これらのFETについても共通となる。例えばゲート耐圧が10V,閾値電圧Vthが3Vである場合、電圧Vzを8Vに設定する。そして、V2=15Vであれば電圧(V5−Vz)は7Vとなる。
A power supply V5 (Vp) is connected to the power supply terminal of the
(Gate breakdown voltage)>Vz> Vth (0)
Here, the gate breakdown voltage is the gate breakdown voltage of the P-
一方、オン電圧出力部24は、PチャネルMOSFET13及び14のゲートにドレインが接続され、ソースには、(V6−Vz)生成回路33(疑似GND回路)より電圧(V6−Vz;VON)が与えられるNチャネルMOSFET34を備えている。そのNチャネルMOSFET34のゲートには、制御信号S1が、レベルシフト回路35及びバッファ36を介して与えられる。バッファ31の電源端子には電源V6(Vn)が接続され、同グランド端子には、上記電圧(V6−Vz;疑似GND電圧)が与えられている。電圧V6は、例えば電圧V1(第1駆動電圧)に等しく設定されている。したがって、V1=11Vであれば電圧(V6−Vz)は3Vとなる。
On the other hand, the ON
図3は、レベルシフト回路30及び35の内部構成を示すものである。これは周知の構成であり、電源V11とグランドとの間に、ドレインを共通に直列接続されるPチャネルMOSFET,NチャネルMOSFETの2並列回路を接続し、入力されるゲート駆動信号Vinを2直列のNOTゲートで受けて、初段の出力と次段の出力とをNチャネルMOSFETのゲートに夫々与え、PチャネルMOSFETのゲートを互いのドレインに夫々接続したものである。NOTゲートに供給される電源V10については、入力されるゲート駆動信号Vinのハイレベル電圧を超える電圧に設定する。また、電源V11については、レベルシフト回路30の場合は電源V5の電圧に等しく、レベルシフト回路35の場合は電源V6の電圧に等しく設定する。
FIG. 3 shows the internal configuration of the
また、(V5−Vz)生成回路32,(V6−Vz)生成回路33については、例えば夫々電圧V5,V6を抵抗分圧することで分圧電位(V5−Vz),(V6−Vz)を生成し、分圧電位をバッファを介して出力するように構成すれば良い。また、電圧V5,V7については、以下の電圧条件
V7≦V5<V7+(ゲート耐圧) …(1)
V7−(V5−Vz)>Vth …(2)
を満たすように設定する。これらに、V7,Vz,Vthの各電圧設定値を代入すると、電圧V5の条件は以下のようになる。
15V≦V5<25V …(3)
V5<20V …(4)
条件(3),(4)より、
15V≦V5<20V …(5)
となり、本実施例ではV5=15Vであるから、電圧V5を条件(5)の下限で設定している。
The (V5-Vz)
V7 ≦ V5 <V7 + (gate breakdown voltage) (1)
V7- (V5-Vz)> Vth (2)
Set to satisfy. If the voltage setting values of V7, Vz, and Vth are substituted for these, the condition of the voltage V5 is as follows.
15V ≦ V5 <25V (3)
V5 <20V (4)
From conditions (3) and (4),
15V ≦ V5 <20V (5)
Thus, in this embodiment, V5 = 15 V, so the voltage V5 is set as the lower limit of the condition (5).
次に、本実施例の作用について図4を参照して説明する。図4は図20(b)相当図である。スイッチ7をオン,スイッチ15をオフさせる場合は、ゲート駆動回路21にローレベルのゲート駆動信号が与えられるので、制御信号S1もローレベルとなる。すると、PチャネルMOSFET29のゲートには、バッファ31を介して(V5−Vz)生成回路32の電圧(V5−Vz=7V)が与えられる。この時、PチャネルMOSFET29のゲート−ソース間電圧は−Vz(−8V)となるので、PチャネルMOSFET29はオンする。
Next, the operation of the present embodiment will be described with reference to FIG. FIG. 4 is a view corresponding to FIG. When the
一方、NチャネルMOSFET34のゲートには、(V6−Vz)生成回路33の電圧(V6−Vz=3V)が与えられる。この時、NチャネルMOSFET34のゲート−ソース間電圧は0Vになるので、NチャネルMOSFET34はオフする。その結果、スイッチ15を構成するPチャネルMOSFET13及び14のゲートには、PチャネルMOSFET29を介して電圧V7(=V2)が与えられ、スイッチ15はオフする。そして、PチャネルMOSFET13及び14のソース電位は(V2−Vf)となっているので、ゲート−ソース間電圧はVfである(説明の簡単のため、例としてV7=V2としているが、スイッチ15をフルオン,フルオフできる範囲においてV7は任意に設定できる。よってV7=V2−Vfとした場合ゲート−ソース間は電位差なしとなる。このため図4では無視しており、電位差なしで示している)。
On the other hand, the voltage (V6-Vz = 3V) of the (V6-Vz)
そして、スイッチ7をオフ,スイッチ15をオンさせる場合は、ゲート駆動回路21にハイレベルのゲート駆動信号が与えられる。すると、PチャネルMOSFET29のゲートには、バッファ26を介して電圧V5(=V2;15V)が与えられる。この時、PチャネルMOSFET29のゲート−ソース間電圧は0Vとなるので、PチャネルMOSFET29はオフする。
When the
一方、NチャネルMOSFET34のゲートには、電圧V6(=11V)が与えられる。この時、NチャネルMOSFET34のゲート−ソース間電圧はVz(=8V)になるので、NチャネルMOSFET34はオンする。その結果、PチャネルMOSFET13及び14のゲートには、NチャネルMOSFET34を介して電圧(V6−Vz=3V)が与えられ、スイッチ15はオンする。そして、PチャネルMOSFET13及び14のソース電位はV1となっているので、ゲート−ソース間電圧は−Vzになる。
したがって、スイッチ15をオフ,オンさせる場合には、PチャネルMOSFET13及び14をそれぞれフルオフ状態,フルオン状態にすることができると共に、ゲート耐圧10V未満となる範囲でゲート電圧を印加することができる。
On the other hand, a voltage V6 (= 11 V) is applied to the gate of the N-
Therefore, when the
以上のように本実施例によれば、ゲート駆動回路21は、ソースを共通に直列接続される2つのPチャネルMOSFET13及び14を駆動電圧供給用のスイッチ15として使用する場合に、オン電圧出力部24は、PチャネルMOSFET13及び14をフルオン状態にする電圧(V6−Vz=VON)を出力し、オフ電圧出力部23は、同フルオフ状態にする電圧V7(=VOFF)を出力する。
また、PチャネルMOSFET13及び14の閾値電圧Vthより高く、ゲート耐圧よりも低い電圧をVzとして、オン電圧出力部24は、NチャネルMOSFET34のゲートにハイレベルとして電圧V6(=VON+Vz)を、ローレベルとして電圧(V6−Vz)を出力し、オフ電圧出力部23は、PチャネルMOSFET29のゲートにハイレベルとして電圧V5を、ローレベルとして電圧(V5−Vz)を出力する。
As described above, according to the present embodiment, the
Further, the voltage higher than the threshold voltage Vth of the P-
そして、スイッチ15を介してIGBT1のゲートに第1駆動電圧V1を印加する場合は、NチャネルMOSFET34,PチャネルMOSFET29のゲートにハイレベルを出力し、PチャネルMOSFET13及び14のゲートにNチャネルMOSFET34を介してオン電圧(V6−Vz)を与える。また、第1駆動電圧V1を印加させない場合は、NチャネルMOSFET34,PチャネルMOSFET29のゲートにローレベルを出力させる。これによりPチャネルMOSFET13及び14のゲートには、PチャネルMOSFET29を介して電圧V7を与える。
When the first drive voltage V1 is applied to the gate of the
したがって、PチャネルMOSFET13及び14をオン,オフさせる場合は、何れも確実にフルオン状態,フルオフ状態にすることができ、従来よりもPチャネルMOSFET13及び14のゲート耐圧確保が容易になると共に、ゲート駆動回路21の各電源電圧を設定する場合の条件を緩和することができる。例えば、電圧V5については、15Vに限ることなく、条件(5)を満たす範囲で設定すれば良い。また、電圧V6については、(V6−Vz)が第1駆動電圧V1に対してPチャネルMOSFET13及び14をフルオンさせる範囲で設定すれば良く、電圧V7については、第1駆動電圧V1に対してPチャネルMOSFET13及び14をフルオフさせる範囲で設定すれば良い。
Therefore, when the P-
(第2実施例)
図5ないし図7は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、スイッチ7,15のオンオフタイミングを制御する制御信号出力部(電圧印加制御手段)25の構成を示す。図5(a)に示すように、制御信号出力部25は、2つの遅延回路37(A)及び38(B)と論理回路39とで構成されている。遅延回路37及び38は、図5(b),(c)に示すように、例えば抵抗素子及びコンデンサ,或いはダイオードを加えてなる周知の積分回路などで構成され、遅延回路38が与える遅延時間が、遅延回路37が与える遅延時間よりも長くなるように設定されている。
(Second embodiment)
5 to 7 show a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof will be omitted. Hereinafter, different parts will be described. The second embodiment shows the configuration of a control signal output unit (voltage application control means) 25 that controls the on / off timing of the
遅延回路38の出力信号は、制御信号S2として第2スイッチ制御部20に出力される。論理回路39は、NORゲート40及びANDゲート41で構成され、NORゲート40の入力端子は、遅延回路37,38の出力端子に夫々接続され、出力端子は、ANDゲート41の一方の入力端子に接続されている。そして、ANDゲート41の他方の入力端子には、外部より制御信号出力部25に入力されるゲート駆動信号が直接与えられ、ANDゲート41の出力信号は、オフ電圧出力部23,オン電圧出力部24の入力端子に与えられている。
The output signal of the
次に、第2実施例の作用について図6及び図7を参照して説明する。図6は、各信号の変化を示すタイミングチャートである。制御信号出力部25に入力されるゲート駆動信号がローレベルである初期状態では、遅延回路37,38の出力レベルはローであるから、NORゲート40の出力レベルはハイになる。そして、(a)ゲート駆動信号がハイレベルに変化すると、(b)遅延回路37により付与される遅延時間の間だけ論理回路39の出力レベルがハイになり、(d)スイッチ15がオンする。
Next, the operation of the second embodiment will be described with reference to FIGS. FIG. 6 is a timing chart showing changes in each signal. In the initial state where the gate drive signal input to the control
(b)遅延回路37の出力レベルがハイになると(d)スイッチ15はオフに転じ、その時点から(c)遅延回路38の出力レベルがハイになるまでは(d,e)スイッチ7,15が何れもオフするデッドタイムとなる。そして、(c)遅延回路38の出力レベルがハイになると(e)スイッチ7がオンする。図7は、図6のタイミングチャートに対応したIGBT1のゲート電圧の変化を示している。尚、区間2におけるデッドタイムではスイッチ7及び15が何れもオフするが、IGBT1のゲート容量によってゲート電位は第1駆動電圧V1に維持される。
以上のように第2実施例によれば、制御信号出力部25は、スイッチ7を介して第2駆動電圧V2を印加させる直前に、スイッチ15をオフさせるデッドタイムを設けるので、スイッチ7及び15が同時に動作することを回避して、第1,第2駆動電圧V1,V2間の電位差による逆流が発生することを防止できる。
(B) When the output level of the
As described above, according to the second embodiment, the control
(第3実施例)
図8ないし図10は第3実施例であり、第2実施例と異なる部分について説明する。第3実施例は、第2実施例の制御信号出力部25に替わる制御信号出力部(電圧印加制御手段)42の構成を示す。制御信号出力部42は、主ロジック部43とANDゲート44とで構成され、主ロジック部43には外部よりクロック信号が与えられている。主ロジック部43は、一方の出力AをANDゲート44の負論理入力端子に与え、他方の出力Bを第2スイッチ制御部20に与える。そして、ANDゲート44の正論理入力端子には、外部より制御信号出力部42に入力されるゲート駆動信号が直接与えられ、ANDゲート44の出力信号は、オフ電圧出力部23,オン電圧出力部24の入力端子に与えられている。以上がゲート駆動制御部45を構成している。
(Third embodiment)
FIGS. 8 to 10 show the third embodiment, and the differences from the second embodiment will be described. The third embodiment shows a configuration of a control signal output section (voltage application control means) 42 that replaces the control
図9は、主ロジック部43の内部構成を示す機能ブロック図であり、カウンタ46,一致回路47〜49,フリップフロップ50,51を備えている。外部より入力されるゲート駆動信号は、カウンタ46のクリア信号,フリップフロップ50,51のリセット信号として与えられている。カウンタ46は、一致回路47の負論理出力信号であるカウンタイネーブル信号がハイレベルとなる期間にクロック信号に基づきカウント動作を行い、そのカウント出力は一致回路47〜49に与えられている。
FIG. 9 is a functional block diagram showing the internal configuration of the
一致回路47〜49は、上記カウント出力を、それぞれ「カウンタ上限値」,「スイッチ7オン時間」,「スイッチ15オフ時間」のデータと比較し、一致回路48,49はハイレベルの一致信号を、フリップフロップ50,51のセット信号として出力する。そして、フリップフロップ50,51の出力信号がそれぞれ出力B,Aとなる。ここで、カウンタ47は例えば3ビットカウンタであり(勿論、4ビット以上で構成しても良い)、「スイッチ15オフ時間」は010B,「スイッチ7オン時間」は011B,「カウンタ上限値」は111Bに設定されている。
The
次に、第3実施例の作用について図10を参照して説明する。図10は、制御信号出力部42の動作を示す各信号のタイミングチャートである。(b)ゲート駆動信号がローレベルでありカウンタ46がクリアされている期間は、(c)カウンタイネーブル信号はハイレベル(イネーブル)となっている。また、フリップフロップ50,51の出力A,Bは何れもローレベルである。そして、(b)ゲート駆動信号がハイレベルになると(d)カウンタ46がカウント動作を開始する。尚(d)ではカウント値を10進数で示している。
Next, the operation of the third embodiment will be described with reference to FIG. FIG. 10 is a timing chart of each signal showing the operation of the control
(b)ゲート駆動信号がハイレベルになると、ANDゲート44を介してオフ電圧出力部23及びオン電圧出力部24にハイレベル信号が入力されて(g)スイッチ15がオンする。カウント値が「2」になると、一致回路49がフリップフロップ51をセットするので出力Aがハイレベルとなり、オフ電圧出力部23及びオン電圧出力部24にローレベル信号が入力されて(g)スイッチ15がオフする。カウント値が「3」になると、一致回路48がフリップフロップ50をセットするので、出力Bがハイレベルとなり(h)スイッチ7がオンする。これにより、カウント値「2」の期間はスイッチ7及び15が何れもオフするデッドタイムとなる。
(B) When the gate drive signal becomes high level, the high level signal is input to the off
カウント値が「7」に達すると、(c)一致回路47が出力するカウントイネーブル信号がローレベルとなり、カウンタ46はカウント動作を停止する。そして、ゲート駆動信号がローレベルになると、カウンタ46がクリアされ、フリップフロップ50,51はリセットされる。
以上のように第3実施例によれば、制御信号出力部42は、カウンタ46のカウント値に従いスイッチ15,7のオンオフを制御し、第2駆動電圧V2を印加する直前にPチャネルMOSFET13及び14をオフするデッドタイムを設けるようにしたので、第2実施例と同様の効果が得られる。
When the count value reaches “7”, (c) the count enable signal output from the
As described above, according to the third embodiment, the control
(第4実施例)
図11ないし図13は第4実施例であり、第4実施例は、第2,第3実施例の構成を、IGBT1をターンオフさせる場合のゲート電圧制御に適用した場合を示す。図11は第2実施例の図5(a)相当図であり、論理回路39を遅延回路38側に設けてゲート駆動制御部22’を構成した場合である。また、図12は第3実施例の図8相当図であり、ANDゲート44を第2スイッチ制御部20側に設けてゲート駆動制御部45’を構成した場合である。
(Fourth embodiment)
11 to 13 show a fourth embodiment, and the fourth embodiment shows a case where the configuration of the second and third embodiments is applied to gate voltage control in the case where the
図13は図6相当図であり、スイッチ7をオンしてIGBT1のゲートに第2駆動電圧V2を印加している状態から(区間1)、スイッチ7をオフしてデッドタイムを設け(区間2)、続いてスイッチ15をオンしてIGBT1のゲートに第1駆動電圧V1を印加する(区間3)。最後に、スイッチ7及び15を何れもオフすると共に、スイッチ26をオンしてIGBT1のゲートをグランドレベルにする(区間4)。
尚、図11及び図12は、IGBT1をターンオフさせる場合の構成のみを示しているが、第4実施例の構成は第2,第3実施例の構成と組み合わせて、IGBT1をターンオンさせる場合のゲート電圧制御を行うと同時にターンオフさせる場合のゲート電圧制御を行うことも可能である。
FIG. 13 is a diagram corresponding to FIG. 6. From the state where the
11 and 12 show only the configuration when the
(第5実施例)
図14及び図15は第5実施例を示すものであり、第1実施例と異なる部分について説明する。図14は図2相当図であり、第5実施例は、スイッチ15に替えて、2つのNチャネルMOSFET52,53(スイッチ用FET)をソース共通で接続してなるスイッチ(第1駆動電圧供給用スイッチ)54を用いた場合を示す。この場合のゲート駆動制御部55は、オフ電圧出力部23に対応する部分がオン電圧出力部(PMOS駆動手段)56となり、オン電圧出力部24に対応する部分がオフ電圧出力部(NMOS駆動手段)57となる。オフ電圧出力部57では、(V6−Vz)生成回路33は削除されており、NチャネルMOSFET34のソース及びバッファ36の負側端子は、グランドに接続されている。
(5th Example)
FIG. 14 and FIG. 15 show the fifth embodiment, and different parts from the first embodiment will be described. FIG. 14 is a diagram corresponding to FIG. 2, and in the fifth embodiment, instead of the
またこの場合、図示しないが、IGBT1のゲートは、スイッチ26を介すことなく、抵抗素子27により直接プルダウンされているものとする。
この場合、電圧条件としては、
(ゲート耐圧)>V7−V1>Vth …(6)
であり、V7については、
10V>V7−11V>3V …(7)
となる。V7=15Vであるから、条件(7)を満たしている。また、オン電圧出力部56については、
(ゲート耐圧)>Vz …(8)
オフ電圧出力部57については、
(ゲート耐圧)>V6 …(9)
が条件となる。
In this case, although not shown, it is assumed that the gate of the
In this case, the voltage condition is
(Gate breakdown voltage)>V7−V1> Vth (6)
And for V7,
10V>V7-11V> 3V (7)
It becomes. Since V7 = 15V, the condition (7) is satisfied. The on-
(Gate breakdown voltage)> Vz (8)
Regarding the off-
(Gate breakdown voltage)> V6 (9)
Is a condition.
次に、第5実施例の作用について図15も参照して説明する。この場合、スイッチ54をオンオフさせるゲート駆動信号;制御信号S1のレベルは反転することになる。スイッチ54をオフさせる場合は、制御信号S1をローレベルにして、PチャネルMOSFET29をオフ,NチャネルMOSFET34をオンさせる。すると、NチャネルMOSFET52及び53のゲートはグランド電位となる。
尚、IGBT1のゲート電位は、オフ時にはスイッチ26及び抵抗素子27を介してグランドレベルになるため、その際に、NチャネルMOSFET52及び53のソース電位も、ドレイン−ソース間のリークによりグランドレベルとなる。したがって、NチャネルMOSFET52及び53のゲート−ソース間電圧は0Vとなって、スイッチ54はオフする。
Next, the operation of the fifth embodiment will be described with reference to FIG. In this case, the level of the gate drive signal; control signal S1 for turning on and off the
Note that the gate potential of the
一方、スイッチ54をさせる場合は、制御信号S1をハイレベルにして、PチャネルMOSFET29をオン,NチャネルMOSFET34をオフさせる。すると、NチャネルMOSFET52及び53のゲート電位は、PチャネルMOSFET29を介して電圧V7(=V2)となり、ソース電位はV1となってスイッチ54はオンする。この場合、NチャネルMOSFET52及び53のゲート−ソース間電圧は(V2−V1)である。
On the other hand, when the
以上のように第5実施例によれば、ゲート駆動制御部55は、ソースを共通に直列接続される2つのNチャネルMOSFET52及び53を第1駆動電圧供給用のスイッチ54として使用し、オン電圧出力部56は、NチャネルMOSFET52及び53をフルオン状態にする電圧V7を出力し、オフ電圧出力部57は、NチャネルMOSFET52及び53をフルオフ状態にする電圧0Vを出力する。
As described above, according to the fifth embodiment, the gate
また、オン電圧出力部56は、PチャネルMOSFET29のゲートに、ハイレベルとして電圧V5を、ローレベルとして電圧(V5−Vz)を出力し、オフ電圧出力部57は、NチャネルMOSFET34のゲートに、ハイレベルとして電圧V6を、ローレベルとして電圧0Vを出力する。そして、制御信号出力部25’(図示はしないがゲート駆動信号のレベルを反転して出力するもの)は、IGBT1のゲートに第1駆動電圧V1を印加させる場合、オン電圧出力部56のPチャネルMOSFET29のゲート及びオフ電圧出力部57のNチャネルMOSFET34のゲートに何れもローレベルを出力させ、第1駆動電圧V1を印加させない場合は、PチャネルMOSFET29,NチャネルMOSFET34のゲートにハイレベルを出力させる。
The on-
したがって、NチャネルMOSFET52及び53をオン,オフさせる場合には、何れも確実にフルオン状態,フルオフ状態にすることができ、従来よりもスイッチ用FETのゲート耐圧確保が容易になると共に、ゲート駆動回路の電源電圧を設定する場合の条件を緩和することができる。
Therefore, when the N-
本発明は上記又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
駆動対象とする半導体スイッチング素子は、IGBTに限ることなく、その他パワーMOSFETのような電圧駆動型のスイッチング素子でも良い。
各電圧V1,V2,V5〜V7や閾値電圧Vth,ゲート耐圧等の具体数値については、それぞれの関係について定められる条件を満たす範囲で個別の設計に応じて適宜変更すれば良い。
デッドタイムは、必要に応じて設定すれば良い。
The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications or expansions are possible.
The semiconductor switching element to be driven is not limited to the IGBT but may be a voltage-driven switching element such as a power MOSFET.
Specific values such as the voltages V1, V2, V5 to V7, the threshold voltage Vth, and the gate withstand voltage may be appropriately changed according to the individual design within a range that satisfies the conditions defined for each relationship.
The dead time may be set as necessary.
図面中、1はIGBT(半導体スイッチング素子)、7はスイッチ(第2駆動電圧印加手段)、13及び14はPチャネルMOSFET(スイッチ用FET,第1駆動電圧印加手段)、15はスイッチ(第1駆動電圧供給用スイッチ)、20は第2スイッチ制御部(第2駆動電圧印加手段)、21はゲート駆動回路、23はオフ電圧出力部(PMOS駆動手段,第1駆動電圧印加手段)、24はオン電圧出力部(NMOS駆動手段,第1駆動電圧印加手段)、25は制御信号出力部(電圧印加制御手段)、29はPチャネルMOSFET、34はNチャネルMOSFET、42は制御信号出力部(電圧印加制御手段)、45はゲート駆動制御部、52及び53はNチャネルMOSFET(スイッチ用FET,第1駆動電圧印加手段)、54はスイッチ(第1駆動電圧供給用スイッチ)、55はゲート駆動制御部、56はオン電圧出力部(PMOS駆動手段,第1駆動電圧印加手段)、57はオフ電圧出力部(NMOS駆動手段,第1駆動電圧印加手段)を示す。 In the drawings, 1 is an IGBT (semiconductor switching element), 7 is a switch (second drive voltage applying means), 13 and 14 are P-channel MOSFETs (switching FET, first drive voltage applying means), and 15 is a switch (first drive voltage applying means). Drive voltage supply switch), 20 is a second switch control unit (second drive voltage application unit), 21 is a gate drive circuit, 23 is an off-voltage output unit (PMOS drive unit, first drive voltage application unit), and 24 is On-voltage output section (NMOS drive means, first drive voltage application means), 25 is a control signal output section (voltage application control means), 29 is a P-channel MOSFET, 34 is an N-channel MOSFET, and 42 is a control signal output section (voltage) Application control means), 45 is a gate drive control unit, 52 and 53 are N-channel MOSFETs (switch FETs, first drive voltage application means), and 54 is Switch (first drive voltage supply switch), 55 is a gate drive control unit, 56 is an on-voltage output unit (PMOS drive unit, first drive voltage application unit), and 57 is an off-voltage output unit (NMOS drive unit, first drive unit). Drive voltage application means).
Claims (6)
前記半導体スイッチング素子の制御端子に、第1駆動電圧V1を印加する第1駆動電圧印加手段と、
前記制御端子に、前記第1駆動電圧V1よりも高い電位の第2駆動電圧V2を印加する第2駆動電圧印加手段と、
前記半導体スイッチング素子をオンさせる場合に、最初に前記第1駆動電圧印加手段を動作させ、所定の遅延時間が経過した後に前記第2駆動電圧印加手段を動作させるように制御する電圧印加制御手段とを備え、
前記第1駆動電圧印加手段は、
ソースを共通に直列接続される2つのMOSFETを、第1駆動電圧供給用のスイッチとして使用し(以下、前記2つのMOSFETをスイッチ用FETと称す)、
前記2つのスイッチ用FETのゲートに、前記第1駆動電圧V1及び/又は前記第2駆動電圧V2に応じて定まるソース電位に対し、当該スイッチ用FETをフルオン状態にする電圧VON,前記スイッチ用FETをフルオフ状態にする電圧VOFFを出力するため、
前記電圧VON,前記電圧VOFFの何れかに夫々対応するハイレベル基準電圧とローレベル基準電圧との間に、ドレインを共通に直列接続されるPチャネルMOSFET及びNチャネルMOSFETと、
電源Vpが供給されて前記PチャネルMOSFETを駆動するPMOS駆動手段と、
電源Vnが供給されて前記NチャネルMOSFETを駆動するNMOS駆動手段とを備え、
少なくとも前記PMOS駆動手段に、前記PチャネルMOSFETをフルオンするため、当該FETのゲートに前記ハイレベル基準電圧に対してゲート耐圧を超えない範囲でフルオン電圧(>0V)を与えるフルオン用電源を備えることを特徴とする半導体スイッチング素子駆動回路。 It is intended to drive a voltage-driven semiconductor switching element connected in series to the load energization path,
First driving voltage applying means for applying a first driving voltage V1 to a control terminal of the semiconductor switching element;
Second drive voltage applying means for applying a second drive voltage V2 having a higher potential than the first drive voltage V1 to the control terminal;
Voltage application control means for operating the first drive voltage application means first when the semiconductor switching element is turned on and controlling the second drive voltage application means after a predetermined delay time has elapsed; With
The first drive voltage applying means includes
Two MOSFETs whose sources are connected in series in common are used as switches for supplying a first drive voltage (hereinafter, the two MOSFETs are referred to as switch FETs),
A voltage VON for setting the switching FET to a full-on state with respect to a source potential determined according to the first driving voltage V1 and / or the second driving voltage V2 at the gates of the two switching FETs, and the switching FET In order to output the voltage VOFF that makes the
A P-channel MOSFET and an N-channel MOSFET having drains commonly connected in series between a high-level reference voltage and a low-level reference voltage respectively corresponding to the voltage VON and the voltage VOFF;
PMOS driving means for supplying the power source Vp to drive the P-channel MOSFET;
NMOS driving means for driving the N-channel MOSFET by being supplied with a power source Vn,
At least the PMOS drive means is provided with a full-on power supply that applies a full-on voltage (> 0 V) to the gate of the FET in a range not exceeding the gate breakdown voltage with respect to the high-level reference voltage in order to fully turn on the P-channel MOSFET. A semiconductor switching element driving circuit.
前記PMOS駆動手段は、前記電圧VONが自身の駆動対象であるPチャネルMOSFETのソースに与えられ、
前記NMOS駆動手段は、前記電圧VOFFとしてグランド電位が自身の駆動対象であるNチャネルMOSFETのソースに与えられ、
前記電圧VONは、スイッチ用FETの閾値電圧をVthとすると、以下の電圧条件
(ゲート耐圧)>VON−V1>Vth
を満たすように設定され、
前記スイッチ用FETの閾値電圧Vthより高く、且つ前記スイッチ用FETのゲート耐圧よりも低い電圧をVzとすると、前記PMOS駆動手段のフルオン電圧は(Vp−Vz)に設定されていることを特徴とする請求項1記載の半導体スイッチング素子駆動回路。 The two switching FETs are composed of N-channel MOSFETs,
In the PMOS driving means, the voltage VON is given to the source of a P-channel MOSFET which is the driving target of the PMOS driving means,
In the NMOS driving means, a ground potential is applied as the voltage VOFF to the source of the N-channel MOSFET that is the driving target of the NMOS driving means,
The voltage VON is as follows when the threshold voltage of the switching FET is Vth.
(Gate breakdown voltage)>VON-V1> Vth
Set to meet
When the voltage higher than the threshold voltage Vth of the switching FET and lower than the gate breakdown voltage of the switching FET is Vz, the full-on voltage of the PMOS driving means is set to (Vp−Vz). The semiconductor switching element driving circuit according to claim 1.
前記PMOS駆動手段は、前記電圧VOFFが自身の駆動対象であるPチャネルMOSFETのソースに与えられ、
前記NMOS駆動手段は、前記電圧VONが自身の駆動対象であるNチャネルMOSFETのソースに与えられ、
前記スイッチ用FETの閾値電圧Vthより高く、且つ前記スイッチ用FETのゲート耐圧よりも低い電圧をVzとすると、
前記NMOS駆動手段は、自身のNチャネルMOSFETのゲートに、ハイレベルとして電圧Vn(=VON+Vz)を、ローレベルとして電圧VONを出力し、
前記PMOS駆動手段は、自身のPチャネルMOSFETのゲートに、ハイレベルとして電圧Vpを、ローレベルとして前記フルオン電圧(Vp−Vz)を出力し、
前記電圧Vpは、以下の電圧条件
VOFF≦Vp<VOFF+(ゲート耐圧)
VOFF−(Vp−Vz)>Vth
を満たすように設定されていることを特徴とする請求項1記載の半導体スイッチング素子駆動回路。 The two switching FETs are composed of P-channel MOSFETs,
In the PMOS driving means, the voltage VOFF is applied to the source of a P-channel MOSFET which is the driving target of the PMOS driving means,
In the NMOS driving means, the voltage VON is applied to the source of an N-channel MOSFET that is the driving target of the NMOS driving means,
When a voltage higher than the threshold voltage Vth of the switching FET and lower than the gate breakdown voltage of the switching FET is Vz,
The NMOS driving means outputs a voltage Vn (= VON + Vz) as a high level and a voltage VON as a low level to the gate of its N-channel MOSFET,
The PMOS driving means outputs the voltage Vp as a high level and the full-on voltage (Vp−Vz) as a low level to the gate of its own P-channel MOSFET,
The voltage Vp is the following voltage condition
VOFF ≤ Vp <VOFF + (gate breakdown voltage)
VOFF- (Vp-Vz)> Vth
The semiconductor switching element drive circuit according to claim 1, wherein the semiconductor switching element drive circuit is set to satisfy the following condition.
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