JP5501196B2 - Output circuit - Google Patents
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Description
本発明は、出力回路に関する。特に、トランジスタの耐圧より高電圧の信号を出力可能な出力回路に関する。 The present invention relates to an output circuit. In particular, the present invention relates to an output circuit capable of outputting a signal having a voltage higher than the breakdown voltage of a transistor.
近年、製造プロセスの微細化に伴い、高耐圧トランジスタの製造が困難になってきている。例えば、ホットキャリアやNBTI(Negative Bias Temperature Instability)等による劣化が著しく、高耐圧トランジスタが製造できたとしても、従来と同等の信頼性保証が困難である。 In recent years, with the miniaturization of the manufacturing process, it has become difficult to manufacture a high voltage transistor. For example, deterioration due to hot carriers, NBTI (Negative Bias Temperature Instability), etc. is remarkable, and even if a high voltage transistor can be manufactured, it is difficult to guarantee the same reliability as before.
一方で、1.8Vと3.3Vの様に耐圧の異なるトランジスタを混載できないプロセスにおいて、1.8Vのインターフェイスと3.3Vのインターフェイスの両方が同一チップ上で必要になる場合がある。この場合、1.8Vのインターフェイスを3.3V耐圧のトランジスタで実現するか、又は、3.3Vのインターフェイスを1.8V耐圧のトランジスタで実現しなければならない。 On the other hand, in a process in which transistors having different breakdown voltages such as 1.8 V and 3.3 V cannot be mixed, both a 1.8 V interface and a 3.3 V interface may be required on the same chip. In this case, the 1.8V interface must be realized with a 3.3V withstand voltage transistor, or the 3.3V interface must be realized with a 1.8V withstand voltage transistor.
上述のように、高耐圧トランジスタの製造が困難な状況下で、電圧レベルの異なるインターフェイスを同一チップで混載させる場合には、低耐圧トランジスタを用いているにも関わらず、高電圧の信号を出力できる回路が必要になる。このような、低耐圧トランジスタを用いて高電圧出力回路を実現する方法として、トランジスタの定格を超えてオーバードライブすることが考えられるが、信頼性保証の観点から適切ではない場合もある。 As described above, when high voltage transistors are difficult to manufacture, when interfaces with different voltage levels are mounted on the same chip, a high voltage signal is output even though low voltage transistors are used. A circuit that can be used is required. As a method for realizing a high voltage output circuit using such a low withstand voltage transistor, overdriving beyond the rating of the transistor can be considered, but it may not be appropriate from the viewpoint of ensuring reliability.
そこで、トランジスタの耐圧を超えずに、耐圧以上の高電圧の信号を出力する回路に関する技術が開発されている。図2は、特許文献1の図1である。図2では、Nチャンネル型トランジスタN11及びN13のゲート端子に印加される中間電圧Vref1を、電源電圧の半分よりもトランジスタの閾値電圧だけ高く設定すると共に、Pチャンネル型トランジスタP11及びP13のゲート端子に印加される中間電圧Vref2を、電源電圧の半分よりもトランジスタの閾値電圧だけ低い電圧に設定する出力回路が開示されている。このような構成を採用することで、各トランジスタの端子に印加される電圧を電源電圧の半分程度に抑えることができる。その結果、電源電圧の半分程度の耐圧を持つトランジスタを用いて、電源電圧に相当する高電圧の信号出力を可能にしている。なお、特許文献1の実施形態5乃至7には、上記出力回路をレベルシフト回路に用いる例が記載されている(特許文献1の図6、図7参照)。特許文献1には図示されていないが、図2のトランジスタP12に相当するトランジスタP21のゲート端子には、ロウレベルが1/2Vdd、ハイレベルがVddである論理信号Vin2を低電圧系の信号Vin1(ロウレベルが0V、ハイレベルが1/2Vdd)からレベルシフトさせる回路が必要になる。
Therefore, a technique related to a circuit that outputs a signal having a voltage higher than the breakdown voltage without exceeding the breakdown voltage of the transistor has been developed. FIG. 2 is FIG. In FIG. 2, the intermediate voltage Vref1 applied to the gate terminals of the N-channel transistors N11 and N13 is set higher than the half of the power supply voltage by the threshold voltage of the transistor, and is applied to the gate terminals of the P-channel transistors P11 and P13. An output circuit is disclosed that sets the applied intermediate voltage Vref2 to a voltage lower than half of the power supply voltage by a threshold voltage of the transistor. By adopting such a configuration, the voltage applied to the terminal of each transistor can be suppressed to about half of the power supply voltage. As a result, it is possible to output a high voltage signal corresponding to the power supply voltage by using a transistor having a breakdown voltage of about half of the power supply voltage. Note that Embodiments 5 to 7 of
さらに、特許文献2では、3V耐圧のトランジスタを用いながら、レベルシフタ2を使用することで、5Vの振幅を持つ信号の出力が可能な回路が開示されている。図3に、特許文献2のFIG1を示す。
Further,
以下の分析は、本発明の観点からなされたものである。 The following analysis has been made from the viewpoint of the present invention.
しかし、特許文献1に記載された出力回路は、入力信号の振幅は電源電圧と同じ大きさの振幅であることを前提としている。そのため、入力信号の振幅が電源電圧より低い場合、具体的には、電源電圧の半分程度の振幅である場合においては、トランジスタP12のゲート端子にトランジスタP12のソース・ドレイン間の電流を遮断するような電圧を与えることができず、ロウレベルがGNDの出力振幅を得ることができない。
However, the output circuit described in
また、特許文献1の実施形態5乃至7や特許文献2に開示された出力回路は、レベルシフタ2が必要であり、図2に示す特許文献1に記載された出力回路と比較し、必要な構成要素が多く、レイアウト面積が増大する問題がある。
In addition, the output circuits disclosed in Embodiments 5 to 7 of
以上のとおり、従来技術には、解決すべき問題点が存在する。 As described above, there are problems to be solved in the prior art.
本発明の一側面において、入力信号の振幅が電源電圧の半分程度である場合に、低耐圧のトランジスタを用いて電源電圧に相当する電圧の振幅を持つ信号の出力が可能な出力回路を小規模な回路構成で実現することが、望まれる。 In one aspect of the present invention, when the amplitude of an input signal is about half of the power supply voltage, an output circuit capable of outputting a signal having a voltage amplitude corresponding to the power supply voltage using a low withstand voltage transistor is provided on a small scale. Realization with a simple circuit configuration is desired.
本発明の第1の視点によれば、電源電圧よりも絶対値が低い電圧の入力信号がドレイン端子に入力され、ゲート端子に第1の中間電圧が印加される第1の第1導電型トランジスタと、前記電源電圧がソース端子に接続され、前記第1の第1導電型トランジスタのソース端子がゲート端子に接続される第2の第1導電型トランジスタと、前記電源電圧がソース端子に接続され、前記第2の第1導電型トランジスタのドレイン端子がゲート端子に接続され、前記第1の第1導電型トランジスタのソース端子がドレイン端子に接続される第3の第1導電型トランジスタと、前記第1の中間電圧がゲート端子に接続され、前記第2の第1導電型トランジスタのドレイン端子がソース端子に接続される第4の第1導電型トランジスタと、前記入力信号がゲート端子に入力され、ソース端子が接地されている第1の第2導電型トランジスタと、前記第1の第2導電型トランジスタのドレイン端子がソース端子に接続され、ゲート端子に第2の中間電圧が印加され、ドレイン端子が前記第4の第1導電型トランジスタのドレイン端子と接続される第2の第2導電型トランジスタと、を備え、前記第4の第1導電型トランジスタのドレイン端子及び前記第2の第2導電型トランジスタのドレイン端子を出力端子とする出力回路が提供される。 According to the first aspect of the present invention, a first first conductivity type transistor in which an input signal having a voltage lower than the power supply voltage is input to the drain terminal and a first intermediate voltage is applied to the gate terminal. The power supply voltage is connected to the source terminal, the source terminal of the first first conductivity type transistor is connected to the gate terminal, and the power supply voltage is connected to the source terminal. A third first conductivity type transistor in which a drain terminal of the second first conductivity type transistor is connected to a gate terminal, and a source terminal of the first first conductivity type transistor is connected to a drain terminal; A fourth first conductivity type transistor in which a first intermediate voltage is connected to a gate terminal, and a drain terminal of the second first conductivity type transistor is connected to a source terminal; And a drain terminal of the first second conductivity type transistor connected to the source terminal, and a second intermediate terminal connected to the gate terminal. A second second conductivity type transistor to which a voltage is applied and whose drain terminal is connected to the drain terminal of the fourth first conductivity type transistor, the drain terminal of the fourth first conductivity type transistor, and An output circuit using the drain terminal of the second second conductivity type transistor as an output terminal is provided.
本発明の各視点によれば、入力信号の振幅が電源電圧の半分程度である場合に、低耐圧のトランジスタを用いて電源電圧に相当する電圧の振幅を持つ信号の出力が可能な出力回路を小規模な回路構成で実現することができる。 According to each aspect of the present invention, there is provided an output circuit capable of outputting a signal having a voltage amplitude corresponding to a power supply voltage using a low-breakdown-voltage transistor when the amplitude of the input signal is about half of the power supply voltage. It can be realized with a small circuit configuration.
初めに、図1を用いて本発明の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、特許文献1に記載された出力回路は、入力信号の振幅は電源電圧と同じ大きさの振幅であることを前提としている。そのため、入力信号が電源電圧の半分程度の振幅であると、電源電圧の半分から上の電圧を持つ信号を生成することができず、電源電圧の半分の電圧を入力信号とし、電源電圧と等しい電圧を出力信号とする場合には特許文献1に記載された回路を採用することはできない。すなわち、特許文献1に記載された回路では、低電圧系の信号を高電圧系の信号にレベル変換して出力することはできない。
First, the outline of the present invention will be described with reference to FIG. Note that the reference numerals of the drawings attached to this summary are attached to the respective elements for convenience as an example for facilitating understanding, and are not intended to limit the present invention to the illustrated embodiment. As described above, the output circuit described in
そこで、図1に示すように第3の第1導電型トランジスタを備える出力回路を考える。第1の中間電圧は、例えば電源電圧の半分に相当する電圧から、第1の導電型トランジスタの閾値電圧に相当する電圧の絶対値を引いた電圧に設定する。第2の中間電圧は、例えば電源電圧の半分に相当する電圧に設定する。図1に示す出力回路において、入力信号が電源電圧の半分程度まで上昇すると、第1及び第2の第2導電型トランジスタはオン状態になる。すると、出力信号は0Vに向かって低下を始める。その際に、第3の第1導電型トランジスタが存在しないと、第2の第1導電型トランジスタのゲート端子に第2の第1導電型トランジスタをオフするような電圧を与えることができない。その結果、入力信号がハイレベルであっても、電源電圧から第2の第1導電型トランジスタと第4の第1導電型トランジスタを介して出力信号に電流が流れ、出力信号が電源電圧の影響を受け完全に0Vの信号を出力することができなくなる。 Therefore, consider an output circuit including a third first conductivity type transistor as shown in FIG. For example, the first intermediate voltage is set to a voltage obtained by subtracting the absolute value of the voltage corresponding to the threshold voltage of the first conductivity type transistor from the voltage corresponding to half of the power supply voltage. For example, the second intermediate voltage is set to a voltage corresponding to half of the power supply voltage. In the output circuit shown in FIG. 1, when the input signal rises to about half of the power supply voltage, the first and second second conductivity type transistors are turned on. Then, the output signal starts to decrease toward 0V. At this time, if there is no third first conductivity type transistor, it is impossible to apply a voltage that turns off the second first conductivity type transistor to the gate terminal of the second first conductivity type transistor. As a result, even if the input signal is at a high level, a current flows from the power supply voltage to the output signal through the second first conductivity type transistor and the fourth first conductivity type transistor, and the output signal is affected by the power supply voltage. The signal of 0V cannot be completely output.
しかし、第3の第1導電型トランジスタを備えていれば、出力信号の低下に伴って第3の第1導電型トランジスタがオン状態になり、第2の第1導電型トランジスタをオフすることができる。その結果、出力信号に対する電源電圧の影響を排除することが可能になり、出力信号は0Vを出力することが可能になる。
However, if the third first conductivity type transistor is provided, the third first conductivity type transistor is turned on as the output signal decreases, and the second first conductivity type transistor is turned off. it can. As a result, the influence of the power supply voltage on the output signal can be eliminated, and the output signal can
また、第1乃至第4の第1導電型トランジスタ及び第1乃至第2の第2導電型トランジスタは、いずれも入力信号の電圧系である低電圧系で動作する低耐圧トランジスタであり、電源電圧は、低電圧系の電圧より絶対値が大きい電圧であっても良い。 Each of the first to fourth first conductivity type transistors and the first to second second conductivity type transistors is a low voltage transistor that operates in a low voltage system that is a voltage system of an input signal. May be a voltage having an absolute value larger than the voltage of the low voltage system.
また、入力信号は、反転回路を介して第1の第1導電型トランジスタのドレイン端子及び第1の第2導電型トランジスタのゲート端子に供給されても良い。 The input signal may be supplied to the drain terminal of the first first conductivity type transistor and the gate terminal of the first second conductivity type transistor via an inverting circuit.
また、第1の中間電圧は、電源電圧の実質的に半分の電圧の絶対値から第1の導電型トランジスタの閾値電圧の絶対値に相当する電圧を引いた電圧に等しく、第2の中間電圧は、電源電圧の実質的に半分の電圧に等しくしても良い。 The first intermediate voltage is equal to a voltage obtained by subtracting a voltage corresponding to the absolute value of the threshold voltage of the first conductivity type transistor from the absolute value of substantially half of the power supply voltage, and the second intermediate voltage. May be equal to substantially half the power supply voltage.
また、第1の中間電圧と第2の中間電圧は実質的に等しい電圧であっても良い。 Further, the first intermediate voltage and the second intermediate voltage may be substantially equal.
また、さらに、電源電圧から第1の中間電圧及び第2の中間電圧を生成する中間電圧生成回路を備えても良い。 Further, an intermediate voltage generation circuit that generates the first intermediate voltage and the second intermediate voltage from the power supply voltage may be provided.
また、電源電圧は、接地に対して正の電圧値を有し、第1導電型トランジスタがPチャンネル型MOSトランジスタ、第2導電型トランジスタがNチャンネル型MOSトランジスタであっても良い。 Further, the power supply voltage may have a positive voltage value with respect to the ground, and the first conductivity type transistor may be a P channel type MOS transistor and the second conductivity type transistor may be an N channel type MOS transistor.
また、電源電圧は、接地に対して負の電圧値を有し、第1導電型トランジスタがNチャンネル型MOSトランジスタ、第2導電型トランジスタがPチャンネル型MOSトランジスタであっても良い。 The power supply voltage may have a negative voltage value with respect to the ground, and the first conductivity type transistor may be an N channel type MOS transistor and the second conductivity type transistor may be a P channel type MOS transistor.
[第1の実施形態]
次に、本発明の第1の実施形態について、図4を用いてより詳細に説明する。図4は本実施形態に係る出力回路の回路構成を示す図である。
[First Embodiment]
Next, the first embodiment of the present invention will be described in more detail with reference to FIG. FIG. 4 is a diagram showing a circuit configuration of the output circuit according to the present embodiment.
図4に示す第1の実施形態に係る出力回路は、1.8Vの振幅を持つ入力信号を3.3V振幅の出力信号に変換するものである。本実施形態に係る出力回路は、Pチャンネル型トランジスタPMOS11乃至PMOS14、Nチャンネル型トランジスタNMOS11及びNMOS12、及びインバータINV1から構成されている。Pチャンネル型トランジスタPMOS11乃至PMOS14、Nチャンネル型トランジスタNMOS11及びNMOS12はそれぞれMOSトランジスタであり、ソース・ドレイン間の耐圧は1.8Vとする。また、電源電圧VDD18は1.8Vの電圧であり、電源電圧VDD33は3.3Vの電圧である。中間電圧Vm1は、Vm1=VDD33/2−|Vtp|に設定されている。中間電圧Vm2は、Vm2=VDD33/2に設定されている。ここで、VtpはPチャンネル型トランジスタの閾値電圧であり、Vm1は電源電圧VDD33の半分に相当する電圧からVtpの絶対値に相当する電圧を引いた電圧である。 The output circuit according to the first embodiment shown in FIG. 4 converts an input signal having an amplitude of 1.8V into an output signal having an amplitude of 3.3V. The output circuit according to this embodiment includes P-channel transistors PMOS11 to PMOS14, N-channel transistors NMOS11 and NMOS12, and an inverter INV1. The P-channel transistors PMOS11 to PMOS14 and the N-channel transistors NMOS11 and NMOS12 are MOS transistors, and the withstand voltage between the source and the drain is 1.8V. The power supply voltage VDD18 is 1.8V, and the power supply voltage VDD33 is 3.3V. The intermediate voltage Vm1 is set to Vm1 = VDD33 / 2− | Vtp |. The intermediate voltage Vm2 is set to Vm2 = VDD33 / 2. Here, Vtp is a threshold voltage of the P-channel transistor, and Vm1 is a voltage obtained by subtracting a voltage corresponding to the absolute value of Vtp from a voltage corresponding to half of the power supply voltage VDD33.
トランジスタPMOS11のゲート端子は、中間電圧Vm1に接続されており、ドレイン端子はインバータINV1の出力端子に接続されている。さらに、トランジスタPMOS11のソース端子は、トランジスタPMOS12のゲート端子及びトランジスタPMOS13のドレイン端子と接続されている。トランジスタPMOS12のソース端子は電源電圧VDD33に接続され、ドレイン端子はトランジスタPMOS14のソース端子及びトランジスタPMOS13のゲート端子に接続されている。トランジスタPMOS14のゲート端子は中間電圧Vm1に接続され、ドレイン端子はトランジスタNMOS12のドレイン端子と共通接続され、出力信号Voを出力する端子として用いる。トランジスタPMOS13のソース端子は電源電圧VDD33に接続されている。インバータINV1の出力端子はトランジスタPMOS11のドレイン端子に接続されると共に、トランジスタNMOS11のゲート端子に接続される。トランジスタNMOS11のドレイン端子は、トランジスタNMOS12のソース端子に接続され、ソース端子はグランド(GND)に接続される。トランジスタNMOS12のゲート端子は、中間電圧Vm2に接続されている。 The gate terminal of the transistor PMOS11 is connected to the intermediate voltage Vm1, and the drain terminal is connected to the output terminal of the inverter INV1. Furthermore, the source terminal of the transistor PMOS11 is connected to the gate terminal of the transistor PMOS12 and the drain terminal of the transistor PMOS13. The source terminal of the transistor PMOS12 is connected to the power supply voltage VDD33, and the drain terminal is connected to the source terminal of the transistor PMOS14 and the gate terminal of the transistor PMOS13. The gate terminal of the transistor PMOS14 is connected to the intermediate voltage Vm1, the drain terminal is connected in common with the drain terminal of the transistor NMOS12, and is used as a terminal for outputting the output signal Vo. The source terminal of the transistor PMOS13 is connected to the power supply voltage VDD33. The output terminal of the inverter INV1 is connected to the drain terminal of the transistor PMOS11 and to the gate terminal of the transistor NMOS11. The drain terminal of the transistor NMOS11 is connected to the source terminal of the transistor NMOS12, and the source terminal is connected to the ground (GND). The gate terminal of the transistor NMOS12 is connected to the intermediate voltage Vm2.
本実施形態に係る出力回路の動作の詳細な説明については後述するが、その際に各トランジスタの端子の電圧を用いるため、説明に必要な接続点をノードとして定義する。インバータINV1の出力端子とトランジスタPMOS11のドレイン端子及びトランジスタNMOS11のゲート端子との接続点をノードS1とする。トランジスタPMOS12のゲート端子とトランジスタPMOS13のドレイン端子の接続点をノードS2とする。トランジスタPMOS12のドレイン端子、トランジスタPMOS14のソース端子、トランジスタPMOS13のゲート端子、それぞれの接続点をノードS3とする。トランジスタNMOS11のドレイン端子及びトランジスタNMOS12のソース端子との接続点をノードS4とする。 Although a detailed description of the operation of the output circuit according to the present embodiment will be described later, the voltage at the terminals of each transistor is used at that time, so that connection points necessary for the description are defined as nodes. A connection point between the output terminal of the inverter INV1, the drain terminal of the transistor PMOS11, and the gate terminal of the transistor NMOS11 is a node S1. A connection point between the gate terminal of the transistor PMOS12 and the drain terminal of the transistor PMOS13 is a node S2. A connection point of the drain terminal of the transistor PMOS12, the source terminal of the transistor PMOS14, and the gate terminal of the transistor PMOS13 is a node S3. A connection point between the drain terminal of the transistor NMOS11 and the source terminal of the transistor NMOS12 is a node S4.
次に、図4に示す出力回路の動作について説明する。初めに、入力信号Viの電圧が0Vから1.8Vに変化した場合について説明する。図5は、図4に示す出力回路において、入力信号Viが0Vから1.8Vに変化した際の各ノードの電圧及びトランジスタの状態を示す図である。縦軸に、入力信号Vi、ノードS1乃至S4、トランジスタPMOS12及びPMOS13、トランジスタNMOS11を表記する。 Next, the operation of the output circuit shown in FIG. 4 will be described. First, a case where the voltage of the input signal Vi changes from 0V to 1.8V will be described. FIG. 5 is a diagram illustrating the voltage of each node and the state of the transistors when the input signal Vi changes from 0V to 1.8V in the output circuit illustrated in FIG. The vertical axis represents the input signal Vi, nodes S1 to S4, transistors PMOS12 and PMOS13, and transistor NMOS11.
入力信号Viが0Vから1.8Vに変化すると、インバータINV1の出力電圧は1.8Vから0Vに向かって変化を始める。ここで、低下を始めた時点でのトランジスタPMOS11のソース電圧(ノードS2の電圧)を考える。トランジスタPMOS13の状態については後述するが、この場合にはトランジスタPMOS13はオン状態である。すると、ノードS2の電圧は電源電圧VDD33の電圧と等しくなるはずであるが、実際にはトランジスタPMOS11を通して電流が流れ若干の電圧降下が生じる。それでも、トランジスタPMOS11のゲート電圧である中間電圧Vm1(VDD33/2−|Vtp|)よりは高電圧であって、トランジスタPMOS11のゲート・ソース間の電圧はトランジスタPMOS11の閾値電圧を超えており、トランジスタPMOS11はオン状態となる。 When the input signal Vi changes from 0V to 1.8V, the output voltage of the inverter INV1 starts changing from 1.8V to 0V. Here, consider the source voltage (voltage of the node S2) of the transistor PMOS11 at the time when the voltage starts to decrease. The state of the transistor PMOS13 will be described later. In this case, the transistor PMOS13 is in the on state. Then, although the voltage of the node S2 should be equal to the voltage of the power supply voltage VDD33, in reality, a current flows through the transistor PMOS11 and a slight voltage drop occurs. Nevertheless, the voltage is higher than the intermediate voltage Vm1 (VDD33 / 2- | Vtp |), which is the gate voltage of the transistor PMOS11, and the voltage between the gate and the source of the transistor PMOS11 exceeds the threshold voltage of the transistor PMOS11. The PMOS 11 is turned on.
トランジスタPMOS11がオン状態であるので、ノードS2の電圧はノードS1の電圧の低下に伴い徐々に低下する。ノードS2の電圧はトランジスタPMOS12のゲート電圧でもあるので、トランジスタPMOS12のゲート・ソース間電圧がトランジスタPMOS12の閾値電圧を超えた時点でトランジスタPMOS12はオン状態になる(時刻t1)。 Since the transistor PMOS11 is in the on state, the voltage at the node S2 gradually decreases as the voltage at the node S1 decreases. Since the voltage at the node S2 is also the gate voltage of the transistor PMOS12, the transistor PMOS12 is turned on when the gate-source voltage of the transistor PMOS12 exceeds the threshold voltage of the transistor PMOS12 (time t1).
トランジスタPMOS12がオン状態になると、ノードS3の電圧は電源電圧VDD33に向かって上昇する。ノードS3の電圧はトランジスタPMOS13のゲート電圧であるので、トランジスタPMOS13のゲート・ソース間電圧がトランジスタPMOS13の閾値電圧を下回った時点でトランジスタPMOS13はオフ状態になる(時刻t2)。 When the transistor PMOS12 is turned on, the voltage of the node S3 increases toward the power supply voltage VDD33. Since the voltage at the node S3 is the gate voltage of the transistor PMOS13, the transistor PMOS13 is turned off when the gate-source voltage of the transistor PMOS13 falls below the threshold voltage of the transistor PMOS13 (time t2).
また、ノードS1の電圧の低下につれてトランジスタPMOS11のソース・ドレイン間を流れる電流によってノードS2の電圧も徐々に低下する。しかし、トランジスタPMOS11のソース電圧であるノードS2とトランジスタPMOS11のゲート電圧である中間電圧Vm1との差がトランジスタPMOS11の閾値電圧の絶対値(|Vtp|)に等しくなるまでノードS2の電圧が低下すると、トランジスタPMOS11のソース・ドレイン間にはそれ以上電流が流れなくなる。従って、Vm1=VDD33/2−|Vtp|であるので、ノードS2の電圧は、ほぼVDD33/2までは低下するが、中間電圧Vm1を下回ることはない。従って、出力信号Voにハイレベルを出力する際に、トランジスタPMOS12のゲート・ソース間に過大な電圧が印加されることを防ぐことができる。 Further, as the voltage at the node S1 decreases, the voltage at the node S2 gradually decreases due to the current flowing between the source and drain of the transistor PMOS11. However, when the voltage of the node S2 decreases until the difference between the node S2 that is the source voltage of the transistor PMOS11 and the intermediate voltage Vm1 that is the gate voltage of the transistor PMOS11 becomes equal to the absolute value (| Vtp |) of the threshold voltage of the transistor PMOS11. No more current flows between the source and drain of the transistor PMOS11. Therefore, since Vm1 = VDD33 / 2− | Vtp |, the voltage of the node S2 decreases to approximately VDD33 / 2, but does not fall below the intermediate voltage Vm1. Therefore, it is possible to prevent an excessive voltage from being applied between the gate and the source of the transistor PMOS12 when outputting a high level to the output signal Vo.
また、トランジスタPMOS12はオン状態であるため、ノードS3の電圧は電源電圧VDD33と等しくなる。さらに、トランジスタPMOS14のゲート電圧はVm1であり、トランジスタPMOS14のソース電圧とノードS3の電圧は等しいため、トランジスタPMOS14のゲート・ソース間電圧は、VDD33−Vm1=VDD33/2+|Vtp|で表すことができ、トランジスタPMOS14の閾値電圧を超えるため、トランジスタPMOS14はオン状態となる。 Further, since the transistor PMOS12 is on, the voltage at the node S3 is equal to the power supply voltage VDD33. Further, since the gate voltage of the transistor PMOS14 is Vm1 and the source voltage of the transistor PMOS14 is equal to the voltage of the node S3, the gate-source voltage of the transistor PMOS14 can be expressed as VDD33−Vm1 = VDD33 / 2 + | Vtp |. Since the threshold voltage of the transistor PMOS14 is exceeded, the transistor PMOS14 is turned on.
次に、トランジスタNMOS11の動作について説明する。インバータINV1の出力端子はトランジスタNMOS11のゲート端子に接続されているため、ノードS1の電圧がトランジスタNMOS11の閾値電圧を下回った時点でトランジスタNMOS11はオフ状態になる(時刻t3)。トランジスタNMOS11がオフ状態になるとノードS4の電圧は上昇するが、ノードS4の電圧の上昇につれて、トランジスタNMOS12のゲート・ソース間電圧は減少する。トランジスタNMOS12のゲート・ソース間電圧が、トランジスタNMOS12の閾値電圧まで減少するとトランジスタNMOS12がオフ状態となり、ノードS4の電圧の上昇は停止する。従って、出力信号Voの電圧が上昇しても、トランジスタNMOS11及びNMOS12のドレイン・ソース間の電圧をそれぞれ電源電圧の半分程度に抑制することができる。 Next, the operation of the transistor NMOS11 will be described. Since the output terminal of the inverter INV1 is connected to the gate terminal of the transistor NMOS11, the transistor NMOS11 is turned off when the voltage at the node S1 falls below the threshold voltage of the transistor NMOS11 (time t3). When the transistor NMOS11 is turned off, the voltage at the node S4 increases. However, as the voltage at the node S4 increases, the gate-source voltage of the transistor NMOS12 decreases. When the gate-source voltage of the transistor NMOS12 decreases to the threshold voltage of the transistor NMOS12, the transistor NMOS12 is turned off, and the voltage increase at the node S4 stops. Therefore, even if the voltage of the output signal Vo rises, the voltage between the drain and source of the transistors NMOS11 and NMOS12 can be suppressed to about half of the power supply voltage.
よって、出力信号Voは3.3Vまで上昇する。また、出力信号Voがハイレベルとなり3.3Vまで上昇したときの各トランジスタPMOS11、PMOS12、PMOS13、PMOS14、NMOS11、NMOS12のゲート・ソース間電圧、ゲート・ドレイン間電圧、ドレイン・ソース間電圧の絶対値をいずれも高々電源電圧の半分程度に抑制することができる。 Therefore, the output signal Vo rises to 3.3V. The absolute values of the gate-source voltage, the gate-drain voltage, and the drain-source voltage of each of the transistors PMOS11, PMOS12, PMOS13, PMOS14, NMOS11, NMOS12 when the output signal Vo becomes high level and increases to 3.3V. All of the values can be suppressed to at most about half of the power supply voltage.
続いて、入力信号Viの電圧が1.8Vから0Vに変化した場合について説明する。図6は、図4に示す出力回路において、入力信号Viが1.8Vから0Vに変化した際の各ノードの電圧及びトランジスタの状態を示す図である。縦軸の項目は図5と同様である。 Next, a case where the voltage of the input signal Vi changes from 1.8V to 0V will be described. FIG. 6 is a diagram illustrating the voltage of each node and the state of the transistors when the input signal Vi changes from 1.8 V to 0 V in the output circuit illustrated in FIG. The items on the vertical axis are the same as those in FIG.
入力信号Viが1.8Vから0Vに変化すると、インバータINV1の出力電圧は0Vから1.8Vに向かって変化を始める。インバータINV1の出力電圧とノードS1の電圧は等しいので、ノードS1の電圧は0Vから上昇を始める。ノードS1の電圧はトランジスタNMOS11のゲート電圧に等しいので、ノードS1の電圧がトランジスタNMOS11の閾値電圧を超えた時点でトランジスタNMOS11はオン状態になる(時刻t4)。 When the input signal Vi changes from 1.8V to 0V, the output voltage of the inverter INV1 starts to change from 0V to 1.8V. Since the output voltage of the inverter INV1 and the voltage of the node S1 are equal, the voltage of the node S1 starts to rise from 0V. Since the voltage at the node S1 is equal to the gate voltage of the transistor NMOS11, the transistor NMOS11 is turned on when the voltage at the node S1 exceeds the threshold voltage of the transistor NMOS11 (time t4).
トランジスタNMOS11がオン状態になると、ノードS4の電圧は0Vに向かって低下し始める。ノードS4の電圧の低下に伴って、トランジスタNMOS12のゲート・ソース間電圧がトランジスタNMOS12の閾値電圧を超えるとトランジスタNMOS12はオン状態になり、トランジスタPMOS14は、オン状態を維持しているので、ノードS3の電圧も低下を始める。 When the transistor NMOS11 is turned on, the voltage of the node S4 starts to decrease toward 0V. When the gate-source voltage of the transistor NMOS12 exceeds the threshold voltage of the transistor NMOS12 as the voltage of the node S4 decreases, the transistor NMOS12 is turned on, and the transistor PMOS14 is kept on, so that the node S3 The voltage begins to drop.
ノードS3の電圧は3.3Vから低下を始めるが、ノードS3の電圧とトランジスタPMOS13のゲート電圧は等しいので、ノードS3の電圧がVDD33−|Vtp|まで低下した時点で、トランジスタPMOS13のゲート・ソース間電圧が閾値電圧を超えるのでトランジスタPMOS13はオン状態になる(時刻t5)。 Although the voltage of the node S3 starts to decrease from 3.3V, the voltage of the node S3 and the gate voltage of the transistor PMOS13 are equal. Therefore, when the voltage of the node S3 decreases to VDD33− | Vtp | Since the inter-voltage exceeds the threshold voltage, the transistor PMOS13 is turned on (time t5).
トランジスタPMOS13がオン状態に遷移すると、ノードS2の電圧は電源電圧VDD33に向かって上昇を始める。ノードS2の電圧の上昇に伴い、トランジスタPMOS11のゲート・ソース間電圧がトランジスタPMOS11の閾値電圧を超えるとトランジスタPMOS11はオン状態になる。さらに、ノードS2の電圧が上昇し、トランジスタPMOS12のゲート・ソース間電圧が、トランジスタPMOS12の閾値電圧を下回ると、トランジスタPMOS12はオフ状態になる(時刻t6)。 When the transistor PMOS13 is turned on, the voltage at the node S2 starts to increase toward the power supply voltage VDD33. When the gate-source voltage of the transistor PMOS11 exceeds the threshold voltage of the transistor PMOS11 as the voltage of the node S2 increases, the transistor PMOS11 is turned on. Further, when the voltage at the node S2 rises and the gate-source voltage of the transistor PMOS12 falls below the threshold voltage of the transistor PMOS12, the transistor PMOS12 is turned off (time t6).
その結果、出力信号Voは0Vまで低下する。このときのノードS3の電圧は、トランジスタPMOS12がオフ状態になるので出力信号Voの低下に伴って低下するが、ノードS3の電圧の低下に伴って、トランジスタPMOS14のゲート・ソース間電圧が低下する。ノードS3の電圧が電源電圧VDD33の半分程度の電圧まで低下すると、トランジスタPMOS14はオフ状態になるので、ノードS3の電圧はそれ以上低下しない。従って、出力信号Voが0Vまで低下しても、トランジスタPMOS12、PMOS14のドレイン・ソース間電圧をそれぞれ電源電圧VDD33の半分程度の電圧に抑制することができる。また、出力回路の構成するいずれのトランジスタのゲート・ソース間電圧、ゲート・ドレイン間電圧、ドレイン・ソース間電圧の絶対値を高々電源電圧の半分程度に抑制することができる。 As a result, the output signal Vo decreases to 0V. At this time, the voltage at the node S3 decreases as the output signal Vo decreases because the transistor PMOS12 is turned off. However, as the voltage at the node S3 decreases, the gate-source voltage of the transistor PMOS14 decreases. . When the voltage at the node S3 drops to about half of the power supply voltage VDD33, the transistor PMOS14 is turned off, so that the voltage at the node S3 does not drop any further. Therefore, even if the output signal Vo decreases to 0V, the drain-source voltages of the transistors PMOS12 and PMOS14 can be suppressed to about half of the power supply voltage VDD33, respectively. In addition, the absolute values of the gate-source voltage, the gate-drain voltage, and the drain-source voltage of any transistor included in the output circuit can be suppressed to about half of the power supply voltage.
図7乃至図9は、本実施形態に係る出力回路に、1.8Vの振幅を持つ信号を入力した場合のシミュレーション結果である。図7には、入力信号Vi、出力信号Vo、中間電圧Vm1、中間電圧Vm2を示している。図8には、ノードS1の電圧、ノードS2の電圧、中間電圧Vm1、中間電圧Vm2を示している。図9には、ノードS3の電圧、ノードS4の電圧、中間電圧Vm1、中間電圧Vm2を示している。図7乃至図9から、入力信号として1.8Vの振幅を持つ信号を入力し、3.3Vの振幅を持つ出力信号が出力可能であることが分かる。 7 to 9 show simulation results when a signal having an amplitude of 1.8 V is input to the output circuit according to the present embodiment. FIG. 7 shows an input signal Vi, an output signal Vo, an intermediate voltage Vm1, and an intermediate voltage Vm2. FIG. 8 shows the voltage at the node S1, the voltage at the node S2, the intermediate voltage Vm1, and the intermediate voltage Vm2. FIG. 9 shows the voltage at the node S3, the voltage at the node S4, the intermediate voltage Vm1, and the intermediate voltage Vm2. 7 to 9, it can be seen that a signal having an amplitude of 1.8V can be input as an input signal and an output signal having an amplitude of 3.3V can be output.
ここで、本実施形態に係る出力回路が、図2を用いて説明した特許文献1に記載された出力回路のようにトランジスタPMOS13を持たない場合に、0〜1.8Vの信号を入力する際の出力信号を検証する。図10は、図2を用いて説明した特許文献1に記載の出力回路に、電源電圧Vddの半分程度の振幅を持つ信号を入力した際のシミュレーション結果である。この場合には、入力信号Vinが0Vの場合にノードD(図4のノードS2に相当)の電圧が3.3V近辺まで上昇することができず、トランジスタP12をオフ状態とすることができない。そのため、電源電圧VddがトランジスタP12及びP13を介して影響し、出力信号Voutのロウレベルを0Vまで低下させることができず、出力回路として正しく動作しない。図10のシミュレーション結果からは、出力信号Voutのロウレベルは0.5V程度上昇してしまうのが分かる。
Here, when the output circuit according to the present embodiment does not have the transistor PMOS 13 as in the output circuit described in
一方、出力回路の構成を図4のようにすることによって、入力信号Viが0Vのときに、トランジスタPMOS13をオン状態にすることが可能になり、ノードS2の電圧が3.3Vまで引きあがる。その結果、トランジスタPMOS12がオフ状態になり、出力信号Voの電圧を0Vまで低下させることが可能になる(図7参照)。 On the other hand, by making the configuration of the output circuit as shown in FIG. 4, when the input signal Vi is 0V, the transistor PMOS13 can be turned on, and the voltage of the node S2 is pulled up to 3.3V. As a result, the transistor PMOS12 is turned off, and the voltage of the output signal Vo can be reduced to 0V (see FIG. 7).
このように、本実施形態に係る出力回路であれば、低耐圧のトランジスタを用いて高電圧の出力が可能になる。同時に、特許文献1の図1のトランジスタN11に相当するトランジスタも不要であるのでコストダウン及び回路面積が縮小可能という利点がある。さらに、特許文献2で開示された出力回路(図3)と比較して、小数の構成要素と低耐圧のトランジスタを用いて、小振幅の信号を入力し、電源電圧に相当する振幅を持つ信号を出力可能であることが分かる。 As described above, the output circuit according to the present embodiment can output a high voltage using a low breakdown voltage transistor. At the same time, a transistor corresponding to the transistor N11 in FIG. Further, as compared with the output circuit disclosed in Patent Document 2 (FIG. 3), a small amplitude signal is input using a small number of components and low breakdown voltage transistors, and the signal has an amplitude corresponding to the power supply voltage. Can be output.
[第2の実施形態]
続いて、第2の実施形態について図面を参照して詳細に説明する。図11は本実施形態に係る出力回路の回路構成を示す図である。図11において図4と同一構成要素には、同一の符号を表し、その説明を省略する。図11に示す出力回路と図4に示す出力回路の相違点は、図4の中間電圧Vm2及びVm1を一つの中間電圧Vmに集約した点である。ここで、中間電圧VmはVDD33/2に相当する電圧に設定している。
[Second Embodiment]
Next, a second embodiment will be described in detail with reference to the drawings. FIG. 11 is a diagram showing a circuit configuration of the output circuit according to the present embodiment. In FIG. 11, the same components as those in FIG. The difference between the output circuit shown in FIG. 11 and the output circuit shown in FIG. 4 is that the intermediate voltages Vm2 and Vm1 of FIG. 4 are integrated into one intermediate voltage Vm. Here, the intermediate voltage Vm is set to a voltage corresponding to VDD33 / 2.
図4の出力回路では、Vm1=VDD33/2−|Vtp|、Vm2=VDD33/2として、2種類の中間電圧を供給していたが、Pチャンネル型トランジスタの閾値電圧Vtpが回路動作に与える影響が十分小さい場合、Vm2≒Vm1とすることができる。ここで、Vtpが回路動作に与える影響とは、Vtpが十分小さく、ノードS2の電圧がVtpに相当する電圧だけ高くなったとしても、出力回路の動作やトランジスタの信頼性に影響を与えない場合である。この場合には、中間電圧Vm1及びVm2を一つに纏めることが可能になり、中間電圧生成回路を簡略化できる。 In the output circuit of FIG. 4, two kinds of intermediate voltages are supplied with Vm1 = VDD33 / 2− | Vtp | and Vm2 = VDD33 / 2. However, the influence of the threshold voltage Vtp of the P-channel transistor on the circuit operation. If V is sufficiently small, Vm2≈Vm1 can be satisfied. Here, the influence of Vtp on circuit operation is when Vtp is sufficiently small and the operation of the output circuit and the reliability of the transistor are not affected even if the voltage of the node S2 is increased by a voltage corresponding to Vtp. It is. In this case, the intermediate voltages Vm1 and Vm2 can be combined into one, and the intermediate voltage generation circuit can be simplified.
そこで、中間電圧をVm=VDD33/2と設定すると、トランジスタPMOS11及びPMOS14のゲート電圧が第1の実施形態におけるノードS2の電圧と比較して、Pチャンネルトランジスタの閾値電圧(Vtp)に相当する電圧だけ高くなる。トランジスタPMOS11及びPMOS14のゲート電圧がPチャンネルトランジスタの閾値電圧(Vtp)に相当する電圧だけ高くなると以下のような問題が発生することが考えられる。第1には、入力信号Viがロウレベルで出力信号Voがロウレベルを出力するときに、ノードS3の電圧が第1の実施形態より|Vtp|だけ上昇するので、トランジスタPMOS14のソース・ドレイン間オフ耐圧がVDD33/2以上の耐圧が必要となる。第2には、入力信号Viがハイレベルで出力信号Voがハイレベルを出力するときに、トランジスタPMOS11のゲート電圧が第1の実施形態より|Vtp|だけ高くなるので、ゲート電圧が高くなることに伴って、トランジスタPMOS11のソース電圧であるノードS2の電圧も高くなる。ノードS2の電圧が高くなると、トランジスタP12のゲート・ソース間電圧が減少するので、トランジスタPMOS12のオン抵抗が増大する。また、このときは、ノードS1の電圧が0Vであるので、ノードS2の電圧が高くなることに伴って、トランジスタPMOS11のソース・ドレイン間にVDD33/2より大きな電圧が印加されることになる。従って、トランジスタPMOS12の駆動能力と、トランジスタPMOS11、PMOS14のソース・ドレイン間の耐圧に余裕があれば、全体の動作には影響を与えないので、出力回路全体の動作は第1の実施形態に係る出力回路と同様になる。 Therefore, when the intermediate voltage is set to Vm = VDD33 / 2, the gate voltages of the transistors PMOS11 and PMOS14 are compared with the voltage of the node S2 in the first embodiment, and a voltage corresponding to the threshold voltage (Vtp) of the P-channel transistor. Only get higher. If the gate voltages of the transistors PMOS11 and PMOS14 are increased by a voltage corresponding to the threshold voltage (Vtp) of the P-channel transistor, the following problem may occur. First, when the input signal Vi is at a low level and the output signal Vo is at a low level, the voltage at the node S3 rises by | Vtp | from the first embodiment. However, a withstand voltage of VDD33 / 2 or higher is required. Second, when the input signal Vi is at a high level and the output signal Vo is at a high level, the gate voltage of the transistor PMOS11 is higher by | Vtp | than in the first embodiment, so that the gate voltage is increased. Accordingly, the voltage at the node S2, which is the source voltage of the transistor PMOS11, also increases. When the voltage at the node S2 increases, the gate-source voltage of the transistor P12 decreases, and the on-resistance of the transistor PMOS12 increases. At this time, since the voltage at the node S1 is 0 V, a voltage higher than VDD33 / 2 is applied between the source and drain of the transistor PMOS11 as the voltage at the node S2 increases. Therefore, if there is a margin in the driving capability of the transistor PMOS12 and the breakdown voltage between the source and drain of the transistors PMOS11 and PMOS14, the overall operation is not affected. Therefore, the operation of the entire output circuit is related to the first embodiment. Similar to the output circuit.
図12乃至図14は、本実施形態に係る出力回路に、1.8Vの振幅を持つ信号を入力した場合のシミュレーション結果である。図12には、入力信号Vi、出力信号Vo、中間電圧Vmを示している。図13には、ノードS1の電圧、ノードS2の電圧、中間電圧Vmを示している。図14には、ノードS3の電圧、ノードS4の電圧、中間電圧Vmを示している。図12乃至図14から、本実施形態に係る出力回路においても、低耐圧のトランジスタを用いて高振幅な信号の出力が可能であることが分かる。また、図13から、本実施形態におけるノードS2のロウレベルは、第1の実施形態におけるノードS2のロウレベルよりも高電圧であることが分かる。 12 to 14 show simulation results when a signal having an amplitude of 1.8 V is input to the output circuit according to the present embodiment. FIG. 12 shows an input signal Vi, an output signal Vo, and an intermediate voltage Vm. FIG. 13 shows the voltage at the node S1, the voltage at the node S2, and the intermediate voltage Vm. FIG. 14 shows the voltage at the node S3, the voltage at the node S4, and the intermediate voltage Vm. From FIG. 12 to FIG. 14, it can be seen that even in the output circuit according to the present embodiment, it is possible to output a high-amplitude signal using a low breakdown voltage transistor. Further, it can be seen from FIG. 13 that the low level of the node S2 in this embodiment is higher than the low level of the node S2 in the first embodiment.
以上のように、中間電圧を一つに纏めることによって、出力回路全体の規模が縮小し、コストダウンに寄与することができる。 As described above, by combining the intermediate voltages into one, the scale of the entire output circuit can be reduced, which can contribute to cost reduction.
[第3の実施形態]
続いて、第3の実施形態について図面を参照して詳細に説明する。図15は本実施形態に係る出力回路の回路構成を示す図である。図15において図11と同一構成要素には、同一の符号を表し、その説明を省略する。図15に示す出力回路と図11に示す出力回路との相違点は、中間電圧生成回路10を有している点である。
[Third Embodiment]
Next, a third embodiment will be described in detail with reference to the drawings. FIG. 15 is a diagram showing a circuit configuration of the output circuit according to the present embodiment. In FIG. 15, the same components as those of FIG. A difference between the output circuit shown in FIG. 15 and the output circuit shown in FIG. 11 is that an intermediate voltage generation circuit 10 is provided.
第2の実施形態に係る出力回路は、各トランジスタに印加される電圧がトランジスタの耐圧を超えることがないように、中間電圧Vmを印加するタイミングを制御する必要がある。より具体的には、中間電圧Vmを電源電圧VDD33と同時か、若しくは電源電圧VDD33の立ち上がりよりも先に印加する必要がある。逆に、中間電圧Vmの供給を停止する場合は、電源電圧VDD33の供給停止と同時か、若しくは電源電圧VDD33の供給の停止よりも後に行うことが必要になる。従って、中間電圧Vmの適切なタイミングでの制御が必要になる。 The output circuit according to the second embodiment needs to control the timing of applying the intermediate voltage Vm so that the voltage applied to each transistor does not exceed the breakdown voltage of the transistor. More specifically, it is necessary to apply the intermediate voltage Vm simultaneously with the power supply voltage VDD33 or before the rise of the power supply voltage VDD33. On the contrary, when the supply of the intermediate voltage Vm is stopped, it is necessary to perform the supply at the same time as the supply of the power supply voltage VDD33 or after the supply of the power supply voltage VDD33 is stopped. Therefore, it is necessary to control the intermediate voltage Vm at an appropriate timing.
そこで、本実施形態に係る出力回路では、電源電圧VDD33を利用して中間電圧Vmを生成する中間電圧生成回路10を備えることとする。この中間電圧生成回路10により、中間電圧Vmの供給・停止を電源電圧VDD33の供給・停止に同期させる。なお、本実施形態に係る出力回路の動作は第2の実施形態において説明した出力回路と同様である。そのため、動作の説明は省略する。特に、中間電圧生成回路10を低電圧の電源であるVDD18を用いずに、相対的に高電圧である電源電圧VDD33から生成することにより、たとえ、電源電圧VDD33のみが供給され、電源電圧VDD18が供給されていないようなことがあっても、出力回路を構成する各トランジスタに過大な電圧が印加されることを防ぐことができる。 Therefore, the output circuit according to the present embodiment includes the intermediate voltage generation circuit 10 that generates the intermediate voltage Vm using the power supply voltage VDD33. The intermediate voltage generation circuit 10 synchronizes the supply / stop of the intermediate voltage Vm with the supply / stop of the power supply voltage VDD33. The operation of the output circuit according to the present embodiment is the same as that of the output circuit described in the second embodiment. Therefore, description of the operation is omitted. In particular, by generating the intermediate voltage generation circuit 10 from the relatively high power supply voltage VDD33 without using the low voltage power supply VDD18, only the power supply voltage VDD33 is supplied. Even if it is not supplied, it is possible to prevent an excessive voltage from being applied to each transistor constituting the output circuit.
以上のように、中間電圧生成回路10を用いることにより、電源電圧VDD33から中間電圧Vmを生成することが可能になり、中間電圧Vmを生成するための煩雑な制御等が不要になる。 As described above, by using the intermediate voltage generation circuit 10, the intermediate voltage Vm can be generated from the power supply voltage VDD33, and complicated control for generating the intermediate voltage Vm becomes unnecessary.
また、上記第1乃至第3の実施形態では、接地に対して電源が正電圧である場合について好適な実施形態として説明した。しかし、本発明は、電源が正電圧である場合に限られず、電源電圧が負電圧である出力回路に用いることもできる。そのような場合は、第1乃至第3の実施形態において、PMOSトランジスタとNMOSトランジスタをすべて入れ替えて用いれば良い。 In the first to third embodiments, the case where the power supply is a positive voltage with respect to the ground has been described as a preferred embodiment. However, the present invention is not limited to the case where the power supply is a positive voltage, and can also be used for an output circuit in which the power supply voltage is a negative voltage. In such a case, in the first to third embodiments, all the PMOS transistors and NMOS transistors may be used interchangeably.
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 It should be noted that the disclosures of the above patent documents and the like are incorporated herein by reference. Within the scope of the entire disclosure (including claims) of the present invention, the embodiment can be changed and adjusted based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.
10 中間電圧生成回路
INV1 インバータ
NMOS11、NMOS12 Nチャンネル型トランジスタ
PMOS11〜PMOS14 Pチャンネル型トランジスタ
10 Intermediate voltage generation circuit INV1 Inverter NMOS11, NMOS12 N-channel transistor PMOS11-PMOS14 P-channel transistor
Claims (8)
前記電源電圧がソース端子に接続され、前記第1の第1導電型トランジスタのソース端子がゲート端子に接続される第2の第1導電型トランジスタと、
前記電源電圧がソース端子に接続され、前記第2の第1導電型トランジスタのドレイン端子がゲート端子に接続され、前記第1の第1導電型トランジスタのソース端子がドレイン端子に接続される第3の第1導電型トランジスタと、
前記第1の中間電圧がゲート端子に接続され、前記第2の第1導電型トランジスタのドレイン端子がソース端子に接続される第4の第1導電型トランジスタと、
前記入力信号がゲート端子に入力され、ソース端子が接地されている第1の第2導電型トランジスタと、
前記第1の第2導電型トランジスタのドレイン端子がソース端子に接続され、ゲート端子に第2の中間電圧が印加され、ドレイン端子が前記第4の第1導電型トランジスタのドレイン端子と接続される第2の第2導電型トランジスタと、
を備え、
前記第4の第1導電型トランジスタのドレイン端子及び前記第2の第2導電型トランジスタのドレイン端子を出力端子とすることを特徴とする出力回路。 A first first conductivity type transistor in which an input signal having a voltage lower than the power supply voltage is input to the drain terminal, and a first intermediate voltage is applied to the gate terminal;
A second first conductivity type transistor in which the power supply voltage is connected to a source terminal, and a source terminal of the first first conductivity type transistor is connected to a gate terminal;
The power supply voltage is connected to the source terminal, the drain terminal of the second first conductivity type transistor is connected to the gate terminal, and the source terminal of the first first conductivity type transistor is connected to the drain terminal. A first conductivity type transistor of
A fourth first conductivity type transistor in which the first intermediate voltage is connected to a gate terminal, and a drain terminal of the second first conductivity type transistor is connected to a source terminal;
A first second conductivity type transistor in which the input signal is input to a gate terminal and a source terminal is grounded;
The drain terminal of the first second conductivity type transistor is connected to the source terminal, the second intermediate voltage is applied to the gate terminal, and the drain terminal is connected to the drain terminal of the fourth first conductivity type transistor. A second second conductivity type transistor;
With
An output circuit comprising a drain terminal of the fourth first conductivity type transistor and a drain terminal of the second second conductivity type transistor as output terminals.
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