JP5499319B2 - 半導体デバイス及びその製造方法 - Google Patents
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Description
(1)MOSFETの構成
図1において、1は半導体デバイスとしてのnチャネルのMOSFET1を示し、例えばInGaAs(インジウムガリウム砒素)でなるIII−V族化合物半導体層2がInP基板(図示せず)の表面に設けられていると供に、例えばSi,S,Seをドープしたソース3及びドレイン4が当該III−V族化合物半導体層2に形成されており、これらソース3及びドレイン4間の領域にあるIII−V族化合物半導体層2がチャネル層として形成され得る。
(2)MOSFETの製造方法
このようなMOSFET1は、以下のような製造方法により製造される。先ず始めに、有機金属気相成長法(以下、MOVPE(Metal-Organic Vapor Phase Epitaxy)と呼ぶ)により、InP(インジウムリン)からなるInP基板の表面に、InGaAsの結晶をエピタキシャル成長させ、III−V族化合物半導体層2を形成する。
以上の構成において、半導体デバイスとしてのMOSFET1では、窒素ガス雰囲気中でのECRプラズマ処理により、III−V族化合物半導体層2の表面が窒化されている。これによりMOSFET1では、III−V族化合物半導体層2の表面に窒化処理層5が形成されて、当該III−V族化合物半導体層2の表面がN終端化され、III族酸化物及びV族酸化物の形成を抑制させることができ、かくして界面準位密度を低減させることができる。
次に、III−V族化合物半導体層2に窒化処理層5を形成すると供に、アニール処理をしたときにどのような特性を有するかについて種々の検証を行った。
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、III−V族化合物半導体層2の表面を窒化処理するためのプラズマ処理として、低ダメージなECRプラズマを用いたECRプラズマ処理を適用した場合について述べたが、本発明はこれに限らず、III−V族化合物半導体層2の表面を窒化処理することができれば、例えばリモートプラズマやダウンフロープラズマ、表面波プラズマ等この他種々のプラズマを用いたプラズマ処理を適用してもよい。
2 III−V族化合物半導体層
3 ソース
4 ドレイン
5 窒化処理層
6 酸化膜(絶縁膜)
Claims (6)
- III族元素としてGa及びInを含み、V族元素としてAsを含むInGaAsからなるIII−V族化合物半導体層を有する半導体デバイスにおいて、
真空状態とし、窒素ガス雰囲気中でのECR(Electron Cyclotron Resonance)プラズマ処理により、前記III−V族化合物半導体層の表面が窒化処理されIn−N結合及びGa−N結合した窒化処理層と、
前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に成膜された絶縁膜と
を備え、
前記絶縁膜と、前記ECRプラズマ処理時にIn−N結合及びGa−N結合している前記窒化処理層とに対しアニール処理がされていることで、前記窒化処理層の界面結合状態をGa−N結合が支配的となった界面結合状態にしている
ことを特徴とする半導体デバイス。 - 前記絶縁膜及び前記窒化処理層が250℃〜450℃でアニール処理されていることを特徴とする請求項1記載の半導体デバイス。
- ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−V族化合物半導体層が配置されている
ことを特徴とする請求項1又は2記載の半導体デバイス。 - III族元素としてGa及びInを含み、V族元素としてAsを含むInGaAsからなるIII−V族化合物半導体層を有する半導体デバイスの製造方法において、
真空状態とし、窒素ガス雰囲気中でのECR(Electron Cyclotron Resonance)プラズマ処理により、前記III−V族化合物半導体層の表面を窒化処理してIn−N結合及びGa−N結合した窒化処理層を形成する窒化処理ステップと、
前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に絶縁膜を成膜する成膜ステップと、
前記絶縁膜と、前記ECRプラズマ処理時にIn−N結合及びGa−N結合している前記窒化処理層とに対しアニール処理することで、前記窒化処理層の界面結合状態をGa−N結合が支配的となった界面結合状態にするアニール処理ステップと
を備えることを特徴とする半導体デバイスの製造方法。 - 前記アニール処理ステップでは、前記絶縁膜及び前記窒化処理層を250℃〜450℃でアニール処理する
ことを特徴とする請求項4記載の半導体デバイスの製造方法。 - 前記成膜ステップの後に、
前記III−V族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−V族化合物半導体層を配置させる
ことを特徴とする請求項4又は5記載の半導体デバイスの製造方法。
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KR102172776B1 (ko) | 누설전류를 차단한 유전체 박막의 제조방법 |
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