JP5493053B2 - 抵抗メモリ用の高速検出 - Google Patents
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Description
TMR=(RAP-RP)/RP (1)
110 第1の増幅器段
112 メモリセル
114 第1の抵抗メモリ素子
116 電流
120 第1のシングルエンド出力電圧
130 第2の増幅器段
140 第2のシングルエンド出力電圧
Claims (44)
- メモリセルの第1の抵抗メモリ素子を通る第1の電流を、第1のシングルエンド出力電圧に変換するように構成された第1の増幅器段と、
前記第1の増幅器段の前記第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成するように構成された第2の増幅器段と
を有する検出回路
を備え、
前記第2の増幅器段は、基準電圧に応答するトランジスタ負荷を有する、装置。 - 前記第1の抵抗メモリ素子は前記メモリセルに記憶されたデータ値を表し、前記第2のシングルエンド出力電圧は前記第1の抵抗メモリ素子のデータ値を示す、請求項1に記載の装置。
- 前記第1の抵抗メモリ素子が、磁気抵抗ランダムアクセスメモリ(MRAM)セル、またはスピン注入磁化反転MRAM(STT-MRAM)セルに記憶された前記データ値を表す、請求項2に記載の装置。
- 前記第2の増幅器段が、前記第2のシングルエンド出力電圧のハイ電圧レベルと、前記第2のシングルエンド出力電圧のロー電圧レベルの間のおよそ中間に平衡点を有する、請求項3に記載の装置。
- 前記第2のシングルエンド出力電圧のデータロー動作点は、前記第1のシングルエンド出力電圧の第1の値が前記第1の抵抗メモリ素子に記憶された第1のデータ値に対応するときに、前記第2の増幅器段に供給される接地電圧にあり、
前記第2のシングルエンド出力電圧のデータハイ動作点は、前記第1のシングルエンド出力電圧の第2の値が前記第1の抵抗メモリ素子に記憶された第2のデータ値に対応するときに、前記第2の増幅器段に供給される電源電圧にある、請求項4に記載の装置。 - 前記第2のシングルエンド出力電圧を受け取り、第3のシングルエンド出力電圧を発生するように構成された第3の増幅器段をさらに備え、
前記第3のシングルエンド出力電圧のデータロー動作点は、前記第1のシングルエンド出力電圧の第1の値が前記第1の抵抗メモリ素子に記憶された第1のデータ値に対応するときに、前記第3の増幅器段に供給される接地電圧にあり、
前記第3のシングルエンド出力電圧のデータハイ動作点は、前記第1のシングルエンド出力電圧の第2の値が前記第1の抵抗メモリ素子に記憶された第2のデータ値に対応するときに、前記第3の増幅器段に供給される電源電圧にある、請求項4に記載の装置。 - 前記第2の増幅器段および前記第3の増幅器段のそれぞれが、実質的に1ゲート遅延より大きくない間隔で出力を発生する、請求項6に記載の装置。
- 前記第2の増幅器段が、差動増幅を行うように構成されない、請求項1に記載の装置。
- 前記第1の電流の変化が、前記第2のシングルエンド出力電圧の平衡点からの即時変化を起こす、請求項1に記載の装置。
- 前記第1のシングルエンド出力電圧の第1の値が前記第1の抵抗メモリ素子に記憶された第1のデータ値に対応し、
前記第1のシングルエンド出力電圧の第2の値が前記第1の抵抗メモリ素子に記憶された第2のデータ値に対応し、
前記第2の増幅器段は、前記第1のデータ値と前記第2のデータ値の差分がプロセススケーリングと共に増加する差動増幅電圧オフセットより小さいときに、動作するように構成される、請求項9に記載の装置。 - 前記第2の増幅器段が、電源と接地の間に接続された利得デバイスをさらに備え、前記トランジスタ負荷は、前記電源と前記利得デバイスの間に接続される、請求項1に記載の装置。
- 前記利得デバイスが、前記第1のシングルエンド出力電圧に応答するゲートを有する第1のnチャネル金属酸化物半導体(NMOS)トランジスタを備える、請求項11に記載の装置。
- 前記第2のシングルエンド出力電圧は、読み出し線がイネーブルされたときに前記第1のNMOSトランジスタのドレインにて読み出される電圧である、請求項12に記載の装置。
- 前記トランジスタ負荷は、前記基準電圧に応答するゲート、前記電源に接続されたドレイン、および前記第1のNMOSトランジスタのドレインに接続されたソースを有するpチャネル金属酸化物半導体(PMOS)トランジスタであり、
前記第2の増幅器段は、前記読み出し線に応答するゲート、前記第1のNMOSトランジスタのソースに接続されたドレイン、および前記接地に接続されたソースを有する第2のNMOSトランジスタをさらに備える、請求項13に記載の装置。 - 第1の抵抗値を有する前記第1の抵抗メモリ素子に応答して、前記第2のシングルエンド出力電圧は接地電圧にほぼ等しくなり、第2の抵抗値を有する前記第1の抵抗メモリ素子に応答して、前記第2のシングルエンド出力電圧は電源電圧にほぼ等しくなる、請求項12に記載の装置。
- 前記第1のNMOSトランジスタの前記ゲートは第1の抵抗負荷に直接接続され、前記第1の電流の初期値に対応する前記第1のシングルエンド出力電圧の初期電圧は前記第2の増幅器段によって増幅される、請求項12に記載の装置。
- 前記第1の増幅器段の動作電流は基準抵抗ペアの平均電流であり、前記基準抵抗ペア内の第1の抵抗素子はロー論理データ値を表すように構成され、前記基準抵抗ペア内の第2の抵抗素子はハイ論理データ値を表すように構成される、請求項1に記載の装置。
- 前記第2のシングルエンド出力電圧を記憶するためのラッチをさらに備える、請求項1に記載の装置。
- 前記検出回路が少なくとも1つの半導体ダイ内に集積化された、請求項1に記載の装置。
- 前記検出回路がその中に集積化されたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスをさらに備える、請求項19に記載の装置。
- 抵抗メモリセルを通過する第1の電流に基づいて、第1のシングルエンド出力電圧を発生する第1の増幅器手段と、
前記第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成する第2の増幅器手段であって、前記第2のシングルエンド出力電圧は前記抵抗メモリセルのデータ出力を表す、第2の増幅器手段と
を備え、前記第2の増幅器手段は、基準電圧に応答するトランジスタ負荷を有する、検出回路。 - 前記抵抗メモリセルは磁気抵抗ランダムアクセスメモリ(MRAM)セルを含み、前記第1の電流は前記MRAMセルに記憶されたデータ値を表す、請求項21に記載の検出回路。
- 前記第1のシングルエンド出力電圧を増幅するための前記第2の増幅器手段が、電源と接地の間に接続された利得手段を備える、請求項21に記載の検出回路。
- 前記利得手段が、前記第1のシングルエンド出力電圧に応答するゲートを有するnチャネル金属酸化物半導体(NMOS)トランジスタを含む、請求項23に記載の検出回路。
- 前記第2のシングルエンド出力電圧は、読み出し線がイネーブルされたときに前記NMOSトランジスタのドレインにて読み出される電圧である、請求項24に記載の検出回路。
- 第1の値を有する前記抵抗メモリセルを通過する前記第1の電流に応答して、前記第2のシングルエンド出力電圧は接地電圧にほぼ等しくなり、第2の値を有する前記抵抗メモリセルを通過する前記第1の電流に応答して、前記第2のシングルエンド出力電圧は電源電圧にほぼ等しくなる、請求項23に記載の検出回路。
- 前記第2のシングルエンド出力電圧を記憶する手段をさらに備える、請求項21に記載の検出回路。
- 前記第2のシングルエンド出力電圧を増幅する手段をさらに備える、請求項21に記載の検出回路。
- 記憶されたデータ値を表す抵抗メモリ素子を通る電流に対応する第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成するステップであって、前記第2のシングルエンド出力電圧は前記記憶されたデータ値を示す、ステップと、
基準抵抗ペアの平均電流に基づいて前記電流に対して、pチャネル金属酸化物半導体(PMOS)負荷デバイスをバイアスするステップであって、前記基準抵抗ペア内の第1の抵抗素子はロー論理データ値を表すように構成され、前記基準抵抗ペア内の第2の抵抗素子はハイ論理データ値を表すように構成される、ステップと
を含む、方法。 - 前記電流の初期変化が、前記第2のシングルエンド出力電圧の平衡点からの即時変化を起こす、請求項29に記載の方法。
- 前記第1のシングルエンド出力電圧を増幅するステップが、前記第1のシングルエンド出力電圧を前記記憶されたデータ値に基づいて接地電圧まで、または電源電圧まで増幅するステップを含む、請求項29に記載の方法。
- 前記第1のシングルエンド出力電圧を増幅するステップが、前記第1のシングルエンド出力電圧に応答するゲートを有するnチャネル金属酸化物半導体(NMOS)トランジスタを備える増幅器段にて行われる、請求項31に記載の方法。
- 読み出し線がイネーブルされたときに前記NMOSトランジスタのドレインにて前記第2のシングルエンド出力電圧を読み出すステップをさらに含む、請求項32に記載の方法。
- 第1の抵抗値を有する前記抵抗メモリ素子に応答して前記接地電圧にほぼ等しい第1の電圧レベルにて前記第2のシングルエンド出力電圧をもたらし、第2の抵抗値を有する前記抵抗メモリ素子に応答して前記電源電圧にほぼ等しい第2の電圧レベルにて前記第2のシングルエンド出力電圧をもたらすステップさらに含む、請求項33に記載の方法。
- 前記抵抗メモリ素子が、磁気抵抗ランダムアクセスメモリ(MRAM)のセル、またはスピン注入磁化反転MRAM(STT-MRAM)のセルに前記記憶されたデータ値を表す、請求項29に記載の方法。
- 前記第2のシングルエンド出力電圧をラッチするステップをさらに含む、請求項29に記載の方法。
- 前記第2のシングルエンド出力電圧を増幅するステップをさらに含む、請求項29に記載の方法。
- 前記増幅するステップが、電子装置内に集積化されたメモリ検出回路にて行われる、請求項37に記載の方法。
- 第1の抵抗負荷を電流に印加して第1のシングルエンド出力電圧を発生する第1のステップであって、前記第1のシングルエンド出力電圧は抵抗メモリ素子に記憶されたデータ値を表す、第1のステップと、
前記第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成する第2のステップであって、前記第2のシングルエンド出力電圧は前記記憶されたデータ値を示し、前記第1のシングルエンド出力電圧を増幅することは、基準信号に応答するトランジスタ負荷を使用することによって実行される、第2のステップと
を含む、方法。 - 前記第1のステップおよび前記第2のステップが、電子装置内に集積化された増幅器回路にて行われる、請求項39に記載の方法。
- 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製作するステップと
を含み、前記半導体デバイスは、
抵抗ベースメモリ素子を含むデータセルと、
前記データセルに接続された第1の増幅器段であって、前記抵抗ベースメモリ素子を通る電流を第1のシングルエンド出力電圧に変換する、第1の増幅器段と、
前記第1の増幅器段の前記第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成する第2の増幅器段と
を備え、
前記第2の増幅器段は、基準電圧に応答するトランジスタ負荷を有する、方法。 - 前記データファイルがGDSIIフォーマットを有する、請求項41に記載の方法。
- 前記データファイルがGERBERフォーマットを含む、請求項41に記載の方法。
- 前記基準電圧は、抵抗素子の基準ペアの平均電流に基づく、請求項1に記載の装置。
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