JP5489923B2 - Driving device, print head, and image forming apparatus - Google Patents
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Description
本発明は、複数の発光素子を駆動する駆動装置、この駆動装置を有するプリントヘッド、及び画像形成装置に関するものである。 The present invention relates to a driving device for driving a plurality of light emitting elements, a print head having the driving device, and an image forming apparatus.
従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子として発光サイリスタを多数配列させて露光部を形成したものがある。発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対Ｎに対応（Ｎ＞１）するように設けられ、その発光サイリスタのゲートを用いて発光させるべき発光サイリスタ位置を指定し、アノード及びカソード間に流す電流値により、発光パワーを制御している。 2. Description of the Related Art Conventionally, some image forming apparatuses such as printers using an electrophotographic system have an exposure portion formed by arranging a large number of light emitting thyristors as light emitting elements. In the case of using a light emitting thyristor, the driving circuit and the light emitting thyristor are provided so as to correspond to 1 to N (N> 1), and the light emitting thyristor position to emit light is specified using the gate of the light emitting thyristor, and the anode The light emission power is controlled by the value of the current flowing between the cathode and the cathode.
発光サイリスタを用いるプリントヘッドとして、自己走査型と呼ばれる構成のものが公知である。従来の自己走査型のプリントヘッドを例えば３．３Ｖの電源電圧のもとで駆動しようとする時、電源電圧３．３Ｖではゲートトリガ電流を生じさせることができないので、これを補う目的で、転送クロック信号（以下「クロック信号」を単に「クロック」という。）の波形にアンダシュート電圧を生じさせ、これと電源電圧３．３Ｖとの加算値でもってゲートトリガ電流を生成する構成が公知である。 As a print head using a light emitting thyristor, a structure called a self-scanning type is known. For example, when a conventional self-scanning print head is driven with a power supply voltage of 3.3V, a gate trigger current cannot be generated with the power supply voltage of 3.3V. A configuration is known in which an undershoot voltage is generated in a waveform of a clock signal (hereinafter, “clock signal” is simply referred to as “clock”), and a gate trigger current is generated by an addition value of the undershoot voltage and a power supply voltage of 3.3 V. .
例えば、下記の特許文献１の技術では、転送クロック波形を生成するために、クロック駆動回路における２つの第１出力端子及び第２出力端子の内の第１出力端子から出力される転送クロックをＣＲ微分回路に伝達してアンダシュート波形を生じさせ、第２出力端子を介して直流成分を伝達するようにしている。なお、クロック駆動回路における出力端子を転送クロック当たり２個設けているのは、ＣＲ微分回路においては直流成分を伝達することができないためである。
For example, in the technique disclosed in
しかしながら、従来の自己走査型のプリントヘッドでは、クロック駆動回路における出力端子数が転送クロック当たり２個要するため、以下のような課題があった。 However, the conventional self-scanning print head has the following problems because the number of output terminals in the clock driving circuit is two per transfer clock.
プリントヘッドにおいては、動作の高速化を目的として、多数の自己走査型のサイリスタアレイチップを設け、同時並列して動作するようにしている。サイリスタアレイチップへのデータ転送クロックとして２相クロックが用いられ、サイリスタアレイチップ毎に２つのクロックが入力される。このため、自己走査型のプリントヘッドのクロック駆動回路においては、サイリスタアレイチップ１個を駆動するために４個の出力端子を要することになる。 In the print head, for the purpose of speeding up the operation, a large number of self-scanning thyristor array chips are provided to operate simultaneously in parallel. A two-phase clock is used as a data transfer clock to the thyristor array chip, and two clocks are input for each thyristor array chip. For this reason, in the clock drive circuit of the self-scanning print head, four output terminals are required to drive one thyristor array chip.
プリントヘッドには多数の自己走査型のサイリスタアレイチップを配列しているので、クロック駆動回路に備えるべき出力端子の総数が膨大となってしまい、大規模集積回路（以下「ＬＳＩ」という。）パッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数が多数必要となってしまい、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題があった。 Since a large number of self-scanning thyristor array chips are arranged in the print head, the total number of output terminals to be provided in the clock driving circuit becomes enormous, and a large-scale integrated circuit (hereinafter referred to as “LSI”) package. If the number of terminals that can be accommodated is limited, a large number of chips that are driven in parallel with the clock driving circuit are required, resulting in waveform rounding. As a result, there is a problem that the operation of the print head cannot be accelerated.
又、発光素子として発光ダイオード（以下「ＬＥＤ」という。）を用いた自己走査型のプリントヘッドにおいても、同様の課題が生じる。 A similar problem occurs in a self-scanning print head using a light emitting diode (hereinafter referred to as “LED”) as a light emitting element.
このように、プリントヘッドを駆動するＬＳＩのパッケージに収容可能な端子数を増大させず、自己走査型の発光素子アレイチップのクロック生成を行うことのできる回路構成が切望されていた。 Thus, there has been a strong demand for a circuit configuration capable of generating a clock for a self-scanning light emitting element array chip without increasing the number of terminals that can be accommodated in an LSI package for driving a print head.
本発明の内の第１の発明の駆動装置は、共通端子に分岐接続されて配列された複数の発光素子を駆動する駆動装置において、走査回路部と、データ駆動回路と、クロック駆動回路と、微分回路と、を備えている。 According to a first aspect of the present invention, there is provided a driving device for driving a plurality of light emitting elements that are branched and connected to a common terminal. In the driving device, a scanning circuit unit, a data driving circuit, a clock driving circuit, A differential circuit .
前記走査回路部は、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロックを出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロックを出力する第２クロック端子が偶数段の前記走査回路に接続されている。前記データ駆動回路は、駆動用矩形波の信号を駆動してデータ信号（以下単に「データ」という。）を前記共通端子へ供給する回路である。 The scanning circuit unit includes a plurality of stages of cascaded scanning circuits, the output terminals of the scanning circuits at each stage are connected to the light emitting elements, and the first clock terminal for outputting the first clock is an odd number. A second clock terminal for outputting a second clock is connected to the scanning circuit of the even number stage and connected to the scanning circuit of the even number stage . The data driving circuit is a circuit for driving a rectangular wave signal for driving and supplying a data signal (hereinafter simply referred to as “data”) to the common terminal.
前記クロック駆動回路は、走査用矩形波の信号を駆動して第１クロックパルスと第２クロックパルスを交互に生成し、前記第１クロックパルスを第１出力端子から出力すると共に前記第２クロックパルスを第２出力端子から出力する回路である。更に、前記微分回路は、前記第１クロック端子と前記第２クロック端子との間に直列に接続されたインダクタ及び抵抗を有し、前記第１クロックパルス及び前記第２クロックパルスを前記インダクタ及び前記抵抗により微分し、前記第１クロックパルスのエッジに微分波形が形成された前記第１クロックを生成して前記第１クロック端子へ供給すると共に、前記第２クロックパルスのエッジに微分波形が形成された前記第２クロックを生成して前記第２クロック端子へ供給する回路である。そして、前記走査回路部は、スタート信号が初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動することを特徴とする。 The clock driving circuit drives a scanning rectangular wave signal to alternately generate a first clock pulse and a second clock pulse, outputs the first clock pulse from a first output terminal, and outputs the second clock pulse. Is output from the second output terminal. Further, the differentiating circuit, the first having an inductor and a resistor connected in series between the clock terminal and the second clock terminal, said inductor and said first clock pulse and the second clock pulse Differentiating by resistance , the first clock having the differential waveform formed at the edge of the first clock pulse is generated and supplied to the first clock terminal, and the differential waveform is formed at the edge of the second clock pulse. And a circuit for generating the second clock and supplying the second clock to the second clock terminal. When the start signal is applied to the first stage scanning circuit, the scanning circuit unit sequentially scans and drives the plurality of light emitting elements from the first stage scanning circuit toward the last stage scanning circuit. It is characterized by.
第２の発明のプリントヘッドは、前記第１の発明の複数の発光素子と、前記第１の発明の駆動装置とを備えたことを特徴とする。 A print head according to a second aspect of the invention includes a plurality of light emitting elements according to the first aspect of the invention and the drive device according to the first aspect of the invention.
本発明の画像形成装置は、前記第２の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする。 An image forming apparatus according to the present invention includes the print head according to the second aspect of the present invention, and is exposed to the print head to form an image on a recording medium.
本発明の内の第１の発明の駆動装置及び第２の発明のプリントヘッドによれば、クロック駆動回路から出力される第１クロックパルス及び第２クロックパルスを、直列に接続されたインダクタ及び抵抗を有する微分回路で微分し、その第１クロックパルスのエッジに微分波形が形成された第１クロックを生成して走査回路部へ供給すると共に、その第２クロックパルスのエッジに微分波形が形成された第２クロックを生成して走査回路部へ供給するので、クロック駆動回路における出力端子の数がクロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。これにより、プリントヘッドにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路の出力端子の数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。 According to the drive device of the first invention and the print head of the second invention of the present invention, the first clock pulse and the second clock pulse output from the clock drive circuit are connected in series to the inductor and the resistor. The first clock having a differential waveform formed at the edge of the first clock pulse is generated and supplied to the scanning circuit unit, and the differential waveform is formed at the edge of the second clock pulse. In addition, since the second clock is generated and supplied to the scanning circuit unit, the number of output terminals in the clock driving circuit may be one per clock, and the number of required terminals can be halved compared to the conventional configuration. As a result, not only can the data transfer speed in the print head be improved, but also the reduction in the circuit scale and the reduction in cost due to the reduction in the number of output terminals of the clock drive circuit can be expected.
第３の発明の画像形成装置によれば、前記第２の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。 According to the image forming apparatus of the third invention, since the print head of the second invention is adopted, a high quality image forming apparatus excellent in space efficiency and light extraction efficiency can be provided.
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。 Modes for carrying out the present invention will become apparent from the following description of the preferred embodiments when read in light of the accompanying drawings. However, the drawings are only for explanation and do not limit the scope of the present invention.
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
(Image Forming Apparatus of Example 1)
FIG. 2 is a schematic configuration diagram illustrating the image forming apparatus according to the first embodiment of the present invention.
この画像形成装置１は、被駆動素子（例えば、発光素子として３端子発光素子である発光サイリスタ）を用いた発光素子アレイを有する露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
The
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。
In the process unit 10-3, a photoconductor (for example, photoconductor drum) 11 as an image carrier is disposed so as to be rotatable in the arrow direction in FIG. Around the
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。
A
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
A fixing
このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
The
First, the
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
After the toner images of the respective colors are superimposed on the recording surface in this way, the
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
(Print head of Example 1)
FIG. 3 is a schematic cross-sectional view showing the configuration of the
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数の集積回路（以下「ＩＣ」という。）チップ１３ｃとにより構成されている。各ＩＣチップ１３ｃには、自己走査部としての走査回路部１００が集積され、更にこの上に、主発光部としての発光素子列（例えば、発光サイリスタ列）からなる発光素子アレイ２００が配置されている。各ＩＣチップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。
The
複数のＩＣチップ１３ｃにおける発光素子アレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレインズアレイ）１３ｄが配置され、このロッドレインズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。
On the light emitting
（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
(Printer control circuit of Example 1)
FIG. 5 is a block diagram showing the configuration of the printer control circuit in the
このプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４つのプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸引口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。
The printer control circuit includes a
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。
The printer control circuit having such a configuration performs the following operation.
When the
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸引口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。
2 is detected by the remaining
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた走査回路部１００及び発光素子アレイ２００を有している。
When the
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
Transmission / reception of the video signal SG2 is performed for each print line. The information printed by each
その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ４６を通過してプリンタ外部へ排出される。
Thereafter, the toner image is sent to the
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸引口センサ４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
In response to detection by the
（実施例１の印刷制御部及びプリントヘッド）
図１は、本発明の実施例１における図５中の印刷制御部４０及びプリントヘッド１３の概略の回路構成を示すブロック図である。
(Print control unit and print head of Example 1)
FIG. 1 is a block diagram showing a schematic circuit configuration of the
プリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された走査回路部１００及び発光素子アレイ２００を有し、これらが複数の接続ケーブル９５（＝９５−１〜９５−４）及び複数の接続コネクタ９６（＝９６−１〜９６−４），９７（＝９７−１〜９７−４）を介して、印刷制御部４０に接続されている。
The
走査回路部１００により走査される発光素子アレイ２００は、発光素子としての例えば３端子発光素子である複数のＰゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ，・・・）を有し、これらの各発光サイリスタ２１０のアノードが第１電源（例えば、電源電圧ＶＤＤ電源）に接続され、カソードがデータとしての駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９７−１に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートにトリガ信号（例えば、トリガ電流）が流れると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。発光サイリスタ２１０−１〜２１０−ｎ，・・・の総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３の場合、４９９２個であり、これらが配列されることになる。
The light emitting
走査回路部１００は、印刷制御部４０から接続コネクタ９６−２〜９６−４、接続ケーブル９５−２〜９５−４及び接続コネクタ９７−２〜９７−４を介して供給される２相の第１及び第２クロックにより駆動されて、発光素子アレイ２００にトリガ電流を流してオン／オフ動作させる回路であり、３端子スイッチ素子（例えば、Ｐゲート型の自己走査サイリスタ）を用いた複数段の走査回路１１０（＝１１０−１〜１１０−ｎ、例えばｎ＝４９９２）と、複数のダイオード１２０（＝１２０−１〜１２０−ｎ、例えばｎ＝４９９２）とを有し、自己走査型シフトレジスタにより構成されている。
The scanning circuit unit 100 is a two-phase first circuit supplied from the
自己走査サイリスタを用いた各段の走査回路１１０（＝１１０−１〜１１０−ｎ、）は、第１端子（例えば、アノード）が第１電源としてのＶＤＤ電源に接続された自己走査サイリスタ１１１（＝１１１−１〜１１１−ｎ）と、この自己走査サイリスタ１１１の制御端子（例えば、ゲート）と第２電源（例えば、グランドＧＮＤ）との間に接続された抵抗１１２（＝１１２−１〜１１２−ｎ）とにより、それぞれ構成されている。
Each stage of the scanning circuit 110 (= 110-1 to 110-n) using a self-scanning thyristor has a first terminal (for example, an anode) connected to a VDD power source as a first power source 111 ( = 111-1 to 111-n) and a resistor 112 (= 112-1 to 112) connected between a control terminal (for example, gate) of the self-scanning
奇数段の走査回路１１０−１，１１０−３，・・・，１１０−（ｎ−１）における自己走査サイリスタ１１１（＝１１１−１，１１１−３，・・・，１１１−（ｎ−１））は、アノードがＶＤＤ電源に接続され、第２端子（例えば、カソード）が接続コネクタ９７−３に接続され、ゲートが抵抗１１２（＝１１２−１，１１２−３，・・・，１１２−（ｎ−１））を介してグランドＧＮＤに接続されると共に、そのゲートが奇数段の各出力端子Ｑ１，Ｑ３，・・・，Ｑ（ｎ−１）にそれぞれ接続されている。 Self-scanning thyristors 111 (= 111-1, 111-3,..., 111- (n−1) in the scanning circuits 110-1, 110-3,. ), The anode is connected to the VDD power source, the second terminal (for example, the cathode) is connected to the connection connector 97-3, and the gates are resistors 112 (= 112-1, 112-3,..., 112- ( n-1)) and connected to the ground GND, and its gate is connected to each odd-numbered output terminal Q1, Q3,..., Q (n-1).
偶数段の走査回路１１０−２，１１０−４，・・・，１１０−ｎにおける自己走査サイリスタ１１１（＝１１１−２，１１１−４，・・・，１１１−ｎ）は、アノードがＶＤＤ電源に接続され、カソードが接続コネクタ９７−４に接続され、ゲートが抵抗１１２（＝１１２−２，１１２−４，・・・，１１２−ｎ）を介してグランドＧＮＤに接続されると共に、そのゲートが偶数段の各出力端子Ｑ２，Ｑ４，・・・，Ｑｎにそれぞれ接続されている。 The self-scanning thyristors 111 (= 111-2, 111-4,..., 111-n) in the even-numbered scanning circuits 110-2, 110-4,. Connected, the cathode is connected to the connection connector 97-4, the gate is connected to the ground GND via the resistor 112 (= 112-2, 112-4,..., 112-n), , Qn are connected to the output terminals Q2, Q4,.
初段の自己走査サイリスタ１１１−１のゲートには、ダイオード１２０−１のカソード・アノードを介して、走査開始を指令するスタート信号ＳＴが入力される。更に、初段から最終段までの各段の自己走査サイリスタ１１１−１〜１１１−ｎにおけるゲート間は、順方向の各ダイオード１２０−２，１２０−３，・・・，１２０−ｎを介してそれぞれ接続されている。各段の自己走査サイリスタ１１１−１〜１１１−ｎにおけるゲート間に接続されたダイオード１２０−２〜１２０−ｎは、発光サイリスタ２１０−１〜２１０−ｎが順次点灯する時の走査方向（例えば、図１において右方向）を決定するために設けられている。 A start signal ST instructing the start of scanning is input to the gate of the first-stage self-scanning thyristor 111-1 via the cathode and anode of the diode 120-1. Further, the gates of the self-scanning thyristors 111-1 to 111-n in each stage from the first stage to the last stage are respectively connected through forward diodes 120-2, 120-3,..., 120-n. It is connected. The diodes 120-2 to 120-n connected between the gates of the self-scanning thyristors 111-1 to 111-n in each stage have scanning directions when the light emitting thyristors 210-1 to 210-n are sequentially turned on (for example, It is provided to determine (right direction in FIG. 1).
各段の走査回路１１０−１〜１１０−ｎにおける自己走査サイリスタ１１１は、発光素子アレイ２００における発光サイリスタ２１０と同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、発光サイリスタ２１０のような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。
The self-scanning
走査回路部１００では、印刷制御部４０から供給される２相の第１及び第２クロックに基づき、自己走査サイリスタ１１１−１〜１１１−ｎが択一的にオン状態となり、このオン状態が発光素子アレイ２００に伝達され、発光サイリスタ２１０−１〜２１０−ｎの内から発光すべき発光サイリスタ２１０−１〜２１０−ｎを指令する働きをする。この走査回路部１００において、オン状態となる各段の走査回路１１０−１〜１１０−ｎにおけるサイリスタ１１１のオン状態が、２相の第１及び第２クロック毎に隣接サイリスタ１１１に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。
In the scanning circuit unit 100, the self-scanning thyristors 111-1 to 111 -n are alternatively turned on based on the two-phase first and second clocks supplied from the
印刷制御部４０は、図示しない駆動用矩形波発生回路等から出力される駆動用矩形波の信号である駆動指令信号ＤＲＶＯＮに基づいて複数の発光素子アレイ２００を時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す複数のデータ駆動回路６０と、図示しない走査用矩形波発生回路等から出力される走査用矩形波の信号である矩形波信号Ｓ６９−１，Ｓ６９−２に基づいて走査回路部１００に供給する２相の第１及び第２クロックを生成するためのクロック駆動回路７０及びＲＬ微分回路９０等とを有している。図１においては、説明を簡略化するために１個のデータ駆動回路６０のみが図示されている。複数の発光素子アレイ２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられたデータ駆動回路６０によって、それらが同時並行的に分割駆動が行われる構成になっている。
The
一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した発光素子アレイ２００のチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、データ駆動回路６０は前記２６個の発光素子アレイ２００に対応して設けられ、これらのデータ駆動回路６０における出力端子の総数は２６である。
As a typical example, as an example, a chip of the light emitting
一方、クロック駆動回路７０及びＲＬ微分回路９０は、アレイ化した走査回路部１００のチップを駆動するものであるが、単にクロックを生成するのみならず、後述する自己走査サイリスタ１１１の点灯エネルギーを制御する必要があり、プリントヘッド１３の高速動作のためには、走査回路部１００毎に設けることが好ましい。しかし、プリントヘッド１３のデータ転送が低速で良い場合には、クロック駆動回路７０及びＲＬ微分回路９０の出力端子と複数の走査回路部１００を並列に接続することで、その回路を共用することができる。
On the other hand, the
これらのデータ駆動回路６０、クロック駆動回路７０、ＲＬ微分回路９０、及び走査回路部１００により、本実施例１の駆動装置が構成されている。なお、データ駆動回路６０、クロック駆動回路７０及びＲＬ微分回路９０は、図１においては、印刷制御部４０の内部に配置されているが、プリントヘッド１３の内部に配置しても良い。
The data driving circuit 60, the
データ駆動回路６０は、図示しない駆動用矩形波発生回路等から供給される駆動指令信号ＤＲＶＯＮを反転する相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）からなるＣＭＯＳインバータ６１と、このＣＭＯＳインバータ６１の出力端子とデータ端子ＤＡとの間に接続された抵抗６２とにより構成されている。ＣＭＯＳインバータ６１は、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）６１ａと、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）６１ｂとを有し、これらがＶＤＤ電源とグランドＧＮＤとの間に直列に接続されている。
The data drive circuit 60 includes a
即ち、ＰＭＯＳ６１ａは、ゲートに駆動指令信号ＤＲＶＯＮが入力され、ソースがＶＤＤ電源に接続され、ドレーンが抵抗６２の一端に接続されている。ＮＭＯＳ６１ｂは、ゲートに駆動指令信号ＤＲＶＯＮが入力され、ソースがグランドＧＮＤに接続され、ドレーンが抵抗６２の一端に接続されている。抵抗６２の他端は、データ端子ＤＡに接続されている。データ端子ＤＡは、接続コネクタ９６−１、接続ケーブル９５−１、接続コネクタ９７−１、及びプリントベッド１３側の共通端子ＩＮを介して、複数の発光サイリスタ２１０のカソードと共通に接続され、複数の発光サイリスタ２１０が順次駆動される時のカソード電流である駆動電流Ｉｏｕｔが流入する端子である。
That is, the
クロック駆動回路７０は、図示しない走査用矩形波発生回路等から出力される矩形波信号Ｓ６９−１，Ｓ６９−２をそれぞれ駆動する第１及び第２出力バッファ８０−１，８０−２と、この第１及び第２出力バッファ８０−１，８０−２の出力側にそれぞれ接続された２相の第１及び第２クロックパルス出力用の第１及び第２出力端子ＣＫ１Ｒ，ＣＫ２Ｒとを有している。
The
第１及び第２出力バッファ８０−１，８０−２は、同一の回路構成であって、例えば、ＣＭＯＳインバータを縦続に接続する構成を用いることができるが、より好ましくは、その出力状態として高レベル（以下「Ｈレベル」という。）状態、低レベル（以下「Ｌレベル」という。）状態の他、ハイ（高）インピーダンス（以下「Ｈｉ−Ｚ」という。）状態とすることが可能なスリーステート型の出力バッファ構成とすることが望ましい。スリーステート型の第１及び第２出力バッファ８０−１，８０−２では、制御信号Ｃ１，Ｃ２がＨレベルの時には、出力端子の論理レベルが入力端子の論理レベルと等しく、制御信号Ｃ１，Ｃ２がＬレベルの時には、出力端子がＨｉ−Ｚ状態となる。このようなスリーステート型の第１及び第２出力バッファ８０−１，８０−２を用い、ＨレベルからＬレベル、あるいは、ＬレベルからＨレベルの信号遷移の途中にＨｉ−Ｚ出力状態を置くことで、自己走査サイリスタ１１１のゲートトリガに適した駆動信号波形を発生させることができる。
The first and second output buffers 80-1 and 80-2 have the same circuit configuration, and for example, a configuration in which CMOS inverters are connected in cascade can be used, but more preferably, the output state is high. In addition to a level (hereinafter referred to as “H level”) state, a low level (hereinafter referred to as “L level”) state, a three-state capable of being in a high (high) impedance (hereinafter referred to as “Hi-Z”) state. A state-type output buffer configuration is desirable. In the three-state first and second output buffers 80-1 and 80-2, when the control signals C1 and C2 are at the H level, the logic level of the output terminal is equal to the logic level of the input terminal, and the control signals C1 and C2 When L is at the L level, the output terminal is in the Hi-Z state. Using such three-state type first and second output buffers 80-1 and 80-2, the Hi-Z output state is set in the middle of signal transition from H level to L level or from L level to H level. Thus, a drive signal waveform suitable for the gate trigger of the self-scanning
第１及び第２出力端子ＣＫ１Ｒ，ＣＫ２Ｒには、出力側に第１及び第２クロック端子ＣＫ１，ＣＫ２を有するＲＬ微分回路９０が接続されている。ＲＬ微分回路９０は、第１出力端子ＣＫ１Ｒ及び第１クロック端子ＣＫ１間に接続された抵抗９１と、第２出力端子ＣＫ２Ｒ及び第２クロック端子ＣＫ２間に接続された抵抗９２と、第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２間に直列に接続されたインダクタ９３及び抵抗９４とにより構成されている。
An
インダクタ９３は、例えば、高透磁率を備えたフェライト材料の表層又は内装に厚膜配線層を設け、インダクタ電極の一端から他端に貫通するように配線を形成したフェライトビーズ等を用いることができる。
The
ＲＬ微分回路９０の出力側の第１及び第２クロック端子ＣＫ１，ＣＫ２の内、第１クロック端子ＣＫ１は、接続コネクタ９６−３、接続ケーブル９５−３及び接続コネクタ９７−３を介して走査回路部１００に接続され、第２クロック端子ＣＫ２は、接続コネクタ９６−４、接続ケーブル９５−４及び接続コネクタ９７−４を介して走査回路部１００に接続されている。
Of the first and second clock terminals CK1 and CK2 on the output side of the
なお、図１においては、抵抗９１，９２を設けているが、クロック駆動回路７０の駆動能力によっては、抵抗９１，９２の抵抗値を略ゼロとすることができて、その場合には抵抗９１，９２を省略することも可能である。同様に、抵抗９４を省略することもできる。
In FIG. 1, the
（実施例１の発光サイリスタ）
図６（ａ）〜（ｃ）は、図１中の発光サイリスタ２１０を示す構成図である。
(Light Emitting Thyristor of Example 1)
6A to 6C are configuration diagrams showing the light-emitting
図６（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
FIG. 6A shows a circuit symbol of the light-emitting
図６（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、Ｐ型ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。
FIG. 6B is a diagram illustrating a cross-sectional structure of the
即ち、図示しない所定のバッファ層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２１１と、Ｎ型不純物を含ませ成層したＮ型層２１２と、Ｐ型不純物を含ませたＰ型層２１３と、Ｎ型不純物を含ませ成層したＮ型層２１４とを順に積層させたＰＮＰＮの４層構造からなるウェハを形成する。次いで、公知のエッチング法を用い、図示しない溝部を形成することで、素子分離を行う。又、前記エッチングの過程で、Ｐ型層２１３の一部を露出させ、この露出領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＮ型層２１４の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。更に、ＧａＡｓ基材の裏面部に相当するＰ型層２１１の底面に、金属電極を形成してアノードＡを形成する。
That is, after a predetermined buffer layer (not shown) is epitaxially grown, a P-
図６（ｃ）は、図６（ｂ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１とＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とからなり、ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＮＰＮＴＲ２２２のベースが発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。又、ＰＮＰＴＲ２２１のコレクタは、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。
FIG. 6C is an equivalent circuit diagram of the light-emitting
なお、図６に示す発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。
In the
（実施例１の印刷制御部及びプリントヘッドの概略動作）
図１において、例えば、印刷制御部４０内の駆動指令信号ＤＲＶＯＮがＬレベルの場合、データ駆動回路６０におけるＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオン状態、ＮＭＯＳ６１ｂがオフ状態となり、抵抗６２を介してデータ端子ＤＡは、Ｈレベルとなる。そのため、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して、プリントヘッド１３側の共通端子ＩＮ及び各発光サイリスタ２１０のカソードがＨレベルに上昇する。この結果、各発光サイリスタ２１０のアノード・カソード間電圧は略０Ｖとなって、そこに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０−１〜２１０−ｎが全て非発光状態となる。
(Schematic operation of the print control unit and the print head of Example 1)
In FIG. 1, for example, when the drive command signal DRVON in the
これに対し、駆動指令信号ＤＲＶＯＮがＨレベルの場合、ＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオフ状態、ＮＭＯＳ６１ｂがオン状態となって、抵抗６２を介してデータ端子ＤＡがＬレベルとなる。この結果、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して共通端子ＩＮも略ＧＮＤ電位（≒０Ｖ）となり、各発光サイリスタ２１０のアノード・カソード間に略電源電圧ＶＤＤが印加される。
On the other hand, when the drive command signal DRVON is at the H level, the
この際、発光サイリスタ２１０−１〜２１０−ｎの内、スタート信号ＳＴのＨレベルでシフト動作を開始する走査回路部１００により、発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルとすることで、この発光サイリスタ２１０のゲートにトリガ電流を生じ、発光指令されているサイリスタ２１０がターンオンすることになる。ターンオンした発光サイリスタ２１０のカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、発光サイリスタ２１０は発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
At this time, among the light emitting thyristors 210-1 to 210-n, only the gate of the
即ち、発光サイリスタ２１０−１〜２１０−ｎの動作を考えるにあたり、走査回路部１００の各段の走査回路１１０−１〜１１０−ｎにおけるオンしているサイリスタ１１１（＝１１１−１〜１１１−ｎ）に着目すると、発光サイリスタ２１０のアノードには電源電圧ＶＤＤが印加されており、そのカソードがＬレベルにされると、発光サイリスタ２１０のアノード・カソード間には電圧が印加される。一方、走査回路部１００における各段のサイリスタ１１１のゲートと、各発光サイリスタ２１０のゲートとがそれぞれ接続されているため、サイリスタ１１１のゲート・カソード間にも電圧が印加されることになる。この時、発光サイリスタ２１０−１〜２１０−ｎの内、走査回路部１００により発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルとすることで、この発光サイリスタ２１０のゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ２１０がターンオンすることになる。この際、発光サイリスタ２１０のカソードに流れる電流は、データ端子ＤＡに流入する駆動電流Ｉｏｕｔであって、前記発光サイリスタ２１０が発光状態になってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
That is, in considering the operation of the light emitting thyristors 210-1 to 210-n, the thyristors 111 (= 111-1 to 111-n) that are turned on in the scanning circuits 110-1 to 110-n of the respective stages of the scanning circuit unit 100 are used. ), The power supply voltage VDD is applied to the anode of the
（実施例１の印刷制御部及びプリントヘッドの詳細動作）
図７は、図１のプリントヘッド１３及び印刷制御部４０の詳細な動作を示すタイミングチャートである。
(Detailed operation of print control unit and print head of embodiment 1)
FIG. 7 is a timing chart showing detailed operations of the
この図７では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。
In FIG. 7, the operation waveforms when the light-emitting thyristors 210-1 to 210-n (for example, n = 6) in FIG. 1 are sequentially turned on in one line scanning during the printing operation in the
本実施例１のように、自己走査サイリスタ１１１を用いた走査回路部１００の場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックが用いられ、この２相のクロックは、出力端子ＣＫ１Ｒ，ＣＫ２Ｒを備えたクロック駆動回路７０によって駆動される。
As in the first embodiment, in the case of the scanning circuit unit 100 using the self-scanning
図７のタイミングチャートにおいて、左端部に示す状態においては、制御信号Ｃ１，Ｃ２がＨレベルとなり、図示しない走査用矩形波発生回路等から出力された矩形波信号Ｓ６２−１，Ｓ６２−２が出力バッファ８０−１，８０−２でそれぞれ駆動されて、出力端子ＣＫ１Ｒ，ＣＫ２Ｒから出力されるクロックパルスがそれぞれＨレベルとされる。 In the timing chart of FIG. 7, in the state shown at the left end, the control signals C1 and C2 are at the H level, and rectangular wave signals S62-1 and S62-2 output from a scanning rectangular wave generation circuit (not shown) are output. The clock pulses respectively driven by the buffers 80-1 and 80-2 and output from the output terminals CK1R and CK2R are set to the H level.
クロック駆動回路７０の出力端子ＣＫ１Ｒは、抵抗９１を介してクロック端子ＣＫ１と接続され、更に、出力端子ＣＫ２Ｒも、抵抗９２を介してクロック端子ＣＫ２と接続されている。そのため、図７のタイミングチャートの左端部に示す状態においては、奇数組の自己サイリスタ１１１−１，１１１−３，１１１−５と偶数組の自己サイリスタ１１１−２，１１１−４，１１１−６とのいずれもそのカソードがＨレベルとされ、オフ状態となっている。又、駆動指令信号ＤＲＶＯＮはＬレベルとなっており、ＣＭＯＳインバータ６１の出力電位がＨレベルであって、抵抗６２、データ端子ＤＡ、接続コネクタ９６−１、接続ケーブル９５−１、接続コネクタ９７−１、及び共通端子ＩＮを介して、発光サイリスタ２１０−１〜２１０−６のカソードもまたＨレベルとなって、これらの発光サイリスタ２１０−１〜２１０−６がオフ状態にある。
The output terminal CK1R of the
以下、１段目、２段目走査回路１１０−１，１１０−２における各サイリスタ１１１−１，１１１−２のターンオン過程（１）、（２）を説明する。 Hereinafter, turn-on processes (1) and (2) of the thyristors 111-1 and 111-2 in the first-stage and second-stage scanning circuits 110-1 and 110-2 will be described.
（１） １段目走査回路１１０−１におけるサイリスタ１１１−１のターンオン過程
図７の時刻ｔ１において、出力バッファ８０−２の出力端子ＣＫ２ＲがＬレベルとされ、それに応じてクロック端子ＣＫ２の電位が、ａ部に示すように立ち下がる。これにより、偶数組のサイリスタ１１１−２，１１１−４，１１１−６のカソード電位がＬレベルとなるが、奇数組のサイリスタ１１１−１，１１１−３，１１１−５がオフ状態になっているため、その偶数組のサイリスタ１１１−２，１１１−４，１１１−６はオフ状態のままとなる。
(1) Turn-on process of thyristor 111-1 in first-stage scanning circuit 110-1 At time t1 in FIG. 7, the output terminal CK2R of the output buffer 80-2 is set to L level, and the potential of the clock terminal CK2 is accordingly changed. , Fall as shown in part a. As a result, the cathode potentials of the even-numbered thyristors 111-2, 111-4, and 111-6 become L level, but the odd-numbered thyristors 111-1, 111-3, and 111-5 are in the OFF state. Therefore, the even-numbered sets of thyristors 111-2, 111-4, and 111-6 remain off.
時刻ｔ２において、主走査開始に先立ちスタート信号ＳＴがＨレベルに立ち上がる。これにより、接続コネクタ９６−２、接続ケーブル９５−２、及び接続コネクタ９７−２を介して、ダイオード１２０−１のアノードにはＨレベルが印加されることになるが、サイリスタ１１１−１，１１１−２等がオンするのは、更にクロック端子ＣＫ１から出力されるクロックの遷移を待たねばならない。これについて、以下説明する。 At time t2, the start signal ST rises to H level prior to the start of main scanning. As a result, the H level is applied to the anode of the diode 120-1 via the connection connector 96-2, the connection cable 95-2, and the connection connector 97-2. In order for -2 etc. to turn on, it is necessary to wait for the transition of the clock output from the clock terminal CK1. This will be described below.
前述したスタート信号ＳＴのＨレベルへの立ち上がりによって、ダイオード１２０−１，１２０−２、サイリスタ１１１−２のゲート・カソードから、Ｌレベルであるクロック端子ＣＫ２に至る経路に電圧が印加されることになる。典型的な設計例において、ダイオード１２０−１，１２０−２の順電圧Ｖｆは約１．６Ｖ、サイリスタ１１１−１〜１１１−６のゲート・カソード間電圧Ｖｇｋもまた約１．６Ｖであり、前記Ｈレベルは電源電圧ＶＤＤに略等しい３．３Ｖ、更に、前記ＬレベルはＧＮＤ電位に略等しい０Ｖである。そのため、前記経路における順電圧の合計は、
Ｖｆ＋Ｖｆ＋Ｖｇｋ＝１．６Ｖ＋１．６Ｖ＋１．６Ｖ＝４．８Ｖ
である。ところが、この順電圧４．８Ｖは、電源電圧ＶＤＤ＝３．３Ｖよりも大きく、
Ｖｆ＋Ｖｆ＋Ｖｇｋ＞ＶＤＤ
となるので、前記経路に電流を生じることはなく、サイリスタ１１１−２にはゲート電流を生じず、このサイリスタ１１１−２がオフ状態のままとなる。同様の議論がサイリスタ１１１−４等についても成り立ち、これらのサイリスタ１１１−４等もオフ状態のままとなる。
As the start signal ST rises to the H level, a voltage is applied to the path from the diodes 120-1 and 120-2 and the gate / cathode of the thyristor 111-2 to the clock terminal CK2 at the L level. Become. In a typical design example, the forward voltage Vf of the diodes 120-1 and 120-2 is about 1.6V, and the gate-cathode voltage Vgk of the thyristors 111-1 to 111-6 is also about 1.6V. The H level is 3.3 V that is substantially equal to the power supply voltage VDD, and the L level is 0 V that is substantially equal to the GND potential. Therefore, the total forward voltage in the path is
Vf + Vf + Vgk = 1.6V + 1.6V + 1.6V = 4.8V
It is. However, the forward voltage 4.8V is larger than the power supply voltage VDD = 3.3V.
Vf + Vf + Vgk> VDD
Therefore, no current is generated in the path, no gate current is generated in the thyristor 111-2, and the thyristor 111-2 remains off. The same argument holds for the thyristor 111-4 and the like, and the thyristor 111-4 and the like remain off.
時刻ｔ３において、制御信号Ｃ１がＬレベルになり、出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベルからＨｉ−Ｚ状態に遷移する。Ｈｉ−Ｚ状態は、図７においてＨレベルとＬレベルの間の中間電位に横破線で図示されている。 At time t3, the control signal C1 becomes L level, and the output terminal CK1R of the output buffer 80-1 changes from H level to Hi-Z state. The Hi-Z state is indicated by a horizontal broken line at an intermediate potential between the H level and the L level in FIG.
ここで、時刻ｔ３の直前において、出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベルであったので、この出力端子ＣＫ１Ｒから抵抗９１、インダクタ９３、抵抗９４，９２、及び出力端子ＣＫ２Ｒ（＝Ｌレベル）に至る経路で電流を生じていた。ところが、時刻ｔ３の直後に出力端子ＣＫ１ＲがＨｉ−Ｚ状態とされて前記電流が遮断されるために、前記インダクタ９３には逆起電圧を生じ、クロック端子ＣＫ１の電位には、図７のｂ部に示すように、横線で示されたＧＮＤ電位以下のアンダシュート波形を生じる。時刻ｔ３においては、スタート信号ＳＴがＨレベルとされており、前記アンダシュート波形が生じることで、スタート信号ＳＴのＨレベルがダイオード１２０−１、サイリスタ１１１−１のゲート・カソード間を通り、クロック端子ＣＫ１に至る経路に電流を生じ、この電流をトリガ電流としてサイリスタ１１１−１がターンオンすることになる。
Here, since the output terminal CK1R of the output buffer 80-1 was at the H level immediately before the time t3, the
時刻ｔ４において、出力バッファ８０−１の出力端子ＣＫ１ＲがＬレベルとされ、抵抗９１、及びクロック端子ＣＫ１を介して、サイリスタ１１１−１のカソード電流の定常的な流入経路が確保される。時刻ｔ４と相前後して、出力バッファ８０−２の出力端子ＣＫ２ＲがＨレベルとされ、抵抗９４を介してクロック端子ＣＫ２もＨレベルとなる。
At time t4, the output terminal CK1R of the output buffer 80-1 is set to L level, and a steady inflow path of the cathode current of the thyristor 111-1 is secured through the
時刻ｔ５において、駆動指令信号ＤＲＶＯＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転されてこの出力側のデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０−１のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時、サイリスタ１１１−１がオンしているので、このサイリスタ１１１−１のゲートに対してゲート電位を共有している発光サイリスタ２１０−１がオン状態になり、この発光サイリスタ２１０−１のカソードには、図７のｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
At time t5, the drive command signal DRVON rises to H level, which is inverted by the
次いで、時刻ｔ６において、駆動指令信号ＤＲＶＯＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転されて出力側のデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０−１のアノード・カソード間電圧は略ゼロとなり、この発光サイリスタ２１０−はオフして、図７のｄ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。
Next, at time t6, the drive command signal DRVON falls to the L level, which is inverted by the
本例では、発光サイリスタ２１０−１を発光させて、図２の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（＝時刻ｔ６−時刻ｔ５）との積であり、発光サイリスタ２１０−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を発光サイリスタ２１０毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０を発光させる必要のない場合には、時刻ｔ５から時刻ｔ６の間の駆動指令信号ＤＲＶＯＮをＬレベルのままとする。このように、駆動指令信号ＤＲＶＯＮによって発光サイリスタ２１０の発光の有無もまた制御することができる。
In this example, the light emitting thyristor 210-1 can emit light to form a latent image on the
（２） ２段目走査回路１１０−２におけるサイリスタ１１１−２のターンオン過程
時刻ｔ７において、制御信号Ｃ２がＬレベルとなり、出力バッファ８０−２の出力端子ＣＫ２ＲがＨｉ−Ｚ状態とされる。
(2) Turn-on process of thyristor 111-2 in second-stage scanning circuit 110-2 At time t7, the control signal C2 becomes L level, and the output terminal CK2R of the output buffer 80-2 is set in the Hi-Z state.
ここで、時刻ｔ７の直前において、出力端子ＣＫ２ＲはＨレベルであったので、この出力端子ＣＫ２Ｒから抵抗９２，９４、インダクタ９３、抵抗９１、及び出力端子ＣＫ１Ｒ（Ｌレベル）に至る経路で、電流を生じていた。ところが、時刻ｔ７の直後に、出力端子ＣＫ２ＲがＨｉ−Ｚ状態とされて前記電流が遮断されるために、インダクタ９３に逆起電圧を生じ、クロック端子ＣＫ２には、図７のｅ部に示すように、横線で示されるＧＮＤ電位以下のアンダシュート波形を生じる。
Here, since the output terminal CK2R was at the H level immediately before time t7, the current flows along the path from the output terminal CK2R to the
この時、サイリスタ１１１−２に着目すると、このアノード電位は電源電圧ＶＤＤであり、典型的な設計例では３．３Ｖとされる。一方、ダイード１２０−２のアノードは、サイリスタ１１１−１のゲートに接続されており、このサイリスタ１１１−１がオン状態となっているため、その電位は電源電圧ＶＤＤに近接したＨレベルである。そのため、サイリスタ１１１−１のゲートからダイオード１２０−２のアノード・カソード間を通り、サイリスタ１１１−２のゲート・カソード間を経由してクロック端子ＣＫ２に至る電流が流れ、この電流をトリガ電流としてサイリスタ１１１−２はターンオンすることになる。 At this time, paying attention to the thyristor 111-2, the anode potential is the power supply voltage VDD, which is 3.3V in a typical design example. On the other hand, the anode of the diode 120-2 is connected to the gate of the thyristor 111-1, and since the thyristor 111-1 is in the ON state, the potential thereof is at the H level close to the power supply voltage VDD. Therefore, a current flows from the gate of the thyristor 111-1 through the anode and cathode of the diode 120-2 to the clock terminal CK2 via the gate and cathode of the thyristor 111-2, and this current is used as a trigger current for the thyristor. 111-2 will turn on.
時刻ｔ８において、出力バッファ８０−２の出力端子ＣＫ２ＲがＬレベルとされ、前記サイリスタ１１１−２のカソード電流の定常的な流入経路が確保される。ここで、時刻ｔ８と相前後して、出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベルとされ、抵抗９１を介してクロック端子ＣＫ１もＨレベルとなる。これにより、サイリスタ１１１−１のカソード電位が上昇して、このアノード・カソード間電圧が急激に減少し、このサイリスタ１１１−１はターンオフさせられる。
At time t8, the output terminal CK2R of the output buffer 80-2 is set to L level, and a steady inflow path of the cathode current of the thyristor 111-2 is secured. Here, before and after time t8, the output terminal CK1R of the output buffer 80-1 is set to the H level, and the clock terminal CK1 is also set to the H level via the
時刻ｔ９において、駆動指令信号ＤＲＶＯＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転されて出力側のデータ端子ＤＡがＬレベルに遷移する。データ端子ＤＡがＬレベルに遷移すると、発光サイリスタ２１０−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。前述したように、時刻ｔ９において、サイリスタ１１１−２はオン状態にあり、サイリスタ１１１−１がオフ状態となっている。このように、サイリスタ１１１−２はオンしているので、このゲートに対してゲート電位を共有している発光サイリスタ２１０−２がオンして、このカソードには、図７のｆ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
At time t9, the drive command signal DRVON rises to H level, which is inverted by the
次いで、時刻ｔ１０において、駆動指令信号ＤＲＶＯＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転されて出力側のデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０−２のアノード・カソード間電圧は略ゼロとなってこの発光サイリスタ２１０−２がオフし、図７のｇ部に示すように、駆動電流Ｉｏｕｔは略ゼロとなる。
Next, at time t10, the drive command signal DRVON falls to the L level, which is inverted by the
以下同様にして、出力バッファ８０−１，８０−２における出力端子ＣＫ１Ｒ，ＣＫ２Ｒ電位の遷移と駆動指令信号ＤＲＶＯＮのオン、オフとが順に発生して、発光サイリスク２１０−３〜２１０−６を順次点灯することができる。 In the same manner, the transition of the output terminals CK1R and CK2R in the output buffers 80-1 and 80-2 and the turning on and off of the drive command signal DRVON occur in order, and the light emitting thysks 210-3 to 210-6 are sequentially generated. Can be lit.
（図７中のアンダシュート波形の説明）
図８（ａ）、（ｂ）は、図１中のクロック駆動回路７０内のスリーステート型の第１、第２出力バッファ８０−１，８０−２、ＲＬ微分回路９０、及び走査回路１１０−１，１１０−２と図７中のタイミングチャートとの要部を示す図であり、同図（ａ）は要部の回路図、及び、同図（ｂ）は要部の電圧波形図である。
(Description of the undershoot waveform in FIG. 7)
8A and 8B show the three-state first and second output buffers 80-1 and 80-2, the
図８（ａ）において、クロック駆動回路７０を構成するスリーステート型の第１及び第２出力バッファ８０−１，８０−２の内、スリーステート型の第１出力バッファ８０−１は、制御信号Ｃ１を反転するインバータ８１−１と、制御信号Ｃ１及び矩形波信号Ｓ６９−１の否定論理積を求める２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）８２−１と、インバータ８１−１の出力信号及び矩形波信号Ｓ６９−１の否定論理和を求める２入力の否定論理和回路（以下「ＮＯＲ回路」という。）８３−１とを有し、これらのＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力側に、第１スイッチ素子（例えば、第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ）８４−１、第２スイッチ素子（例えば、第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ）８５−１、ダイオード８４−１ａ、及び、第１ダイオード８５−１ａが接続されている。
8A, among the three-state first and second output buffers 80-1 and 80-2 constituting the
ＰＭＯＳ８４−１は、ゲートがＮＡＮＤ回路８２−１の出力端子に接続され、ソースが第１電源（例えば、ＶＤＤ電源）に接続され、ドレーンが第１出力端子ＣＫ１Ｒに接続されている。ＮＭＯＳ８５−１は、ゲートがＮＯＲ回路８３−１の出力端子に接続され、ドレーンが第１出力端子ＣＫ１Ｒに接続され、ソースが第２電源（例えば、グランドＧＮＤ）に接続されている。ダイオード８４−１ａは、カソードがＶＤＤ電源に接続され、アノードが第１出力端子ＣＫ１Ｒに接続されている。ダイオード８５−１ａは、カソードが第１出力端子ＣＫ１Ｒに接続され、アノードがグランドＧＮＤに接続されている。 The PMOS 84-1 has a gate connected to the output terminal of the NAND circuit 82-1, a source connected to a first power supply (for example, VDD power supply), and a drain connected to the first output terminal CK1R. The NMOS 85-1 has a gate connected to the output terminal of the NOR circuit 83-1, a drain connected to the first output terminal CK1R, and a source connected to the second power supply (for example, the ground GND). The diode 84-1a has a cathode connected to the VDD power supply and an anode connected to the first output terminal CK1R. The diode 85-1a has a cathode connected to the first output terminal CK1R and an anode connected to the ground GND.
なお、２つのダイオード８４−１ａ，８５−１ａの内、一方のダイオード８４−１ａは動作上不要であるが、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。 Of the two diodes 84-1a and 85-1a, one of the diodes 84-1a is unnecessary for operation, but when manufacturing the PMOS 84-1 and the NMOS 85-1, a parasitic is caused between the substrate and the drain. Formed as a diode.
スリーステート型の第２出力バッファ８０−２は、第１出力バッファ８０−１と同一の回路であり、制御信号Ｃ２を反転するインバータ８１−２と、制御信号Ｃ２及び矩形波信号Ｓ６９−２の否定論理積を求める２入力のＮＡＮＤ回路８２−２と、インバータ８１−２の出力信号及び矩形波信号Ｓ６９−１の否定論理和を求める２入力のＮＯＲ回路８３−２とを有し、これらのＮＡＮＤ回路８２−２及びＮＯＲ回路８３−２の出力側に、第３スイッチ素子（例えば、ＰＭＯＳ）８４−２、第４スイッチ素子（例えば、ＮＭＯＳ）８５−２、ダイオード８４−２ａ、及び、第２ダイオード８５−２ａが接続されている。 The three-state second output buffer 80-2 is the same circuit as the first output buffer 80-1, and includes an inverter 81-2 that inverts the control signal C2, the control signal C2, and the rectangular wave signal S69-2. A 2-input NAND circuit 82-2 for obtaining a negative logical product, and a 2-input NOR circuit 83-2 for obtaining a negative logical sum of the output signal of the inverter 81-2 and the rectangular wave signal S69-1. On the output side of the NAND circuit 82-2 and the NOR circuit 83-2, a third switch element (for example, PMOS) 84-2, a fourth switch element (for example, NMOS) 85-2, a diode 84-2a, Two diodes 85-2a are connected.
ＰＭＯＳ８４−２は、ゲートがＮＡＮＤ回路８２−１の出力端子に接続され、ソースがＶＤＤ電源に接続され、ドレーンが第２出力端子ＣＫ２Ｒに接続されている。ＮＭＯＳ８５−２は、ゲートがＮＯＲ回路８３−１の出力端子に接続され、ドレーンが第２出力端子ＣＫ２Ｒに接続され、ソースがグランドＧＮＤに接続されている。ダイオード８４−２ａは、カソードがＶＤＤ電源に接続され、アノードが第２出力端子ＣＫ１Ｒに接続されている。ダイオード８５−２ａは、カソードが第２出力端子ＣＫ１Ｒに接続され、アノードがグランドＧＮＤに接続されている。 The PMOS 84-2 has a gate connected to the output terminal of the NAND circuit 82-1, a source connected to the VDD power supply, and a drain connected to the second output terminal CK2R. The NMOS 85-2 has a gate connected to the output terminal of the NOR circuit 83-1, a drain connected to the second output terminal CK2R, and a source connected to the ground GND. The diode 84-2a has a cathode connected to the VDD power supply and an anode connected to the second output terminal CK1R. The diode 85-2a has a cathode connected to the second output terminal CK1R and an anode connected to the ground GND.
第１出力バッファ８０−１と同様に、２つのダイオード８４−２ａ，８５−２ａの内、一方のダイオード８４−２ａは動作上不要であるが、ＰＭＯＳ８４−２及びＮＭＯＳ８５−２を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。 Similar to the first output buffer 80-1, one of the two diodes 84-2a and 85-2a is not required for operation, but when the PMOS 84-2 and the NMOS 85-2 are manufactured. , Formed as a parasitic diode between the substrate and the drain.
第１出力バッファ８０−１及び第２出力バッファ８０−２は、同一の動作を行うので、例えば、第１出力バッファ８０−１の動作を以下説明する。 Since the first output buffer 80-1 and the second output buffer 80-2 perform the same operation, for example, the operation of the first output buffer 80-1 will be described below.
第１出力バッファ８０−１において、制御信号Ｃ１がＨレベル、及び矩形波信号Ｓ６９−１がＬレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＨレベルの場合、ＰＭＯＳ８４−１がオフ状態、ＮＭＯＳ８５−１がオン状態となって、出力端子ＣＫ１ＲがＬレベルとなる。制御信号Ｃ１及び矩形波信号Ｓ６９−１が共にＨレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＬレベルの場合、ＰＭＯＳ８４−１がオン状態、ＮＭＯＳ８５−１がオフ状態となって、出力端子ＣＫ１ＲがＨレベルとなる。又、制御信号Ｃ１がＬレベルの場合、ＮＡＮＤ回路８２−１の出力端子がＨレベル、ＮＯＲ回路８３−１の出力端子がＬレベルであって、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１が共にオフ状態となって、出力端子ＣＫ１ＲがＨｉ−Ｚ状態となる。 In the first output buffer 80-1, when the control signal C1 is H level, the rectangular wave signal S69-1 is L level, and the output terminals of the NAND circuit 82-1 and the NOR circuit 83-1 are both H level. The PMOS 84-1 is turned off, the NMOS 85-1 is turned on, and the output terminal CK1R becomes L level. When both the control signal C1 and the rectangular wave signal S69-1 are at the H level and the output terminals of the NAND circuit 82-1 and the NOR circuit 83-1 are both at the L level, the PMOS 84-1 is turned on and the NMOS 85-1 is turned on. The output terminal CK1R becomes H level in the off state. When the control signal C1 is at L level, the output terminal of the NAND circuit 82-1 is at H level, the output terminal of the NOR circuit 83-1 is at L level, and both the PMOS 84-1 and the NMOS 85-1 are off. Thus, the output terminal CK1R enters the Hi-Z state.
図１を用いて説明したように、サイリスタ１１１−１は、アノードがＶＤＤ電源と接続され、カソードがクロック端子ＣＫ１と接続され、更にそのクロック端子ＣＫ１が抵抗９１を介して出力端子ＣＫ１Ｒと接続されている。サイリスタ１１１−２は、アノードがＶＤＤ電源と接続され、カソードがクロック端子ＣＫ２と接続され、更にそのクロック端子ＣＫ２が抵抗９２を介して出力端子ＣＫ２Ｒと接続されている。クロック端子ＣＫ１，ＣＫ２間は、インダクタ９３及び抵抗９４を介して接続されている。ダイオード１２０−１のカソードは、サイリスタ１１１−１のゲートと接続されている。ダイオード１２０−１のアノードは、図１に示したようにスタート信号ＳＴの入力端子に接続されているのであるが、サイリスタ１１１−１のターンオン過程においてはその信号レベルが電源電圧ＶＤＤと略等しいＨレベルとされており、図示を簡略化する目的で、図８（ａ）においてはＶＤＤ電源に接続して示している。
As described with reference to FIG. 1, the thyristor 111-1 has an anode connected to the VDD power supply, a cathode connected to the clock terminal CK1, and the clock terminal CK1 connected to the output terminal CK1R via the
例えば、出力端子ＣＫ１ＲがＨレベル、出力端子ＣＫ２ＲがＬレベルとなっている場合を考える。 For example, consider a case where the output terminal CK1R is at H level and the output terminal CK2R is at L level.
これは、図７及び図８（ｂ）のタイミングチャートの時刻ｔ３の直前の状態に対応している。この時、図８（ａ）の実線矢印で示す向きに電流Ｉ１を生じる。電流Ｉ１は、ＶＤＤ電源、ＰＭＯＳ８４−１、出力端子ＣＫ１Ｒ、抵抗９１、インダクタ９３、抵抗９４，９２、及びＮＭＯＳ８５−２を経由してグランドＧＮＤに至る経路を通る。
This corresponds to the state immediately before time t3 in the timing charts of FIGS. 7 and 8B. At this time, the current I1 is generated in the direction indicated by the solid line arrow in FIG. The current I1 passes through a path reaching the ground GND via the VDD power source, the PMOS 84-1, the output terminal CK1R, the
次いで、図７及び図８（ｂ）における時刻ｔ３の直後において、制御信号Ｃ１がＬレベルになり、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１がオフ状態へ遷移して出力端子ＣＫ１ＲがＨｉ−Ｚ状態とされる。これにより、インダクタ９３には図８（ａ）中の＋極性及び−極性の向きに逆起電圧を生じ、破線矢印にて示す向きの電流Ｉ２を生じる。電流Ｉ２の経路は、インダクタ９３の＋極性、抵抗９４，９２、ＮＭＯＳ８５−２、グランドＧＮＤ、ダイオード８５−１ａ、及び抵抗９１を経由してインダクタ９４の−極性に戻る第１の電流経路である。
Next, immediately after time t3 in FIG. 7 and FIG. 8B, the control signal C1 becomes L level, the PMOS 84-1 and the NMOS 85-1 transition to the off state, and the output terminal CK1R becomes the Hi-Z state. The As a result, a counter electromotive voltage is generated in the
この第１の電流経路に着目すると、ダイオード８５−１ａのアノードがグランドＧＮＤに接続されているので、出力端子ＣＫ１Ｒの電位は、ＧＮＤ電位よりもダイオード８５−１ａの順電圧分低い電位となり、クロック端子ＣＫ１の電位は、ダイオード８５−１ａの順電圧よりも抵抗９１の両端に生じる電圧降下分だけ更に低い電位となることが判る。この結果、一点鎖線矢印にて示すように、ＶＤＤ電源からダイオード１２０−１、サイリスタ１１１−１のゲート・カソード間を通ってクロック端子ＣＫ１に至る第２の電流経路に電流Ｉ３を生じ、サイリスタ１１１−１のゲート・カソード間に生じるゲート電流Ｉ３がトリガ電流となってサイリスタ１１１−１はターンオンする。
Focusing on this first current path, since the anode of the diode 85-1a is connected to the ground GND, the potential of the output terminal CK1R is lower than the GND potential by the forward voltage of the diode 85-1a, and the clock It can be seen that the potential of the terminal CK1 is lower than the forward voltage of the diode 85-1a by a voltage drop generated across the
図８（ｂ）は以上の過程を示す波形図であって、出力端子ＣＫ１ＲがＨレベルからＨｉ−Ｚ状態へ遷移する時、クロック端子ＣＫ１には、ｂ部に示すように、アンダシュート部を生じて、ＧＮＤ電位よりも電圧Ｖｐ分低くすることができる。 FIG. 8B is a waveform diagram showing the above process. When the output terminal CK1R transitions from the H level to the Hi-Z state, an undershoot part is provided at the clock terminal CK1, as shown in part b. As a result, the voltage Vp can be made lower than the GND potential.
典型的な設計例では、電源電圧ＶＤＤが３．３Ｖであり、ダイオード１２０−１の順電圧Ｖｆを約１．６Ｖ、サイリスタ１１１−１のゲート・カソード間に生じるＰＮ接合の順電圧Ｖｇｋもまた１．６Ｖとすると、前記第２の電流経路に電流Ｉ３を生じさせるためには、
Ｖｆ＋Ｖｇｋ＜ＶＤＤ＋Ｖｐ
であることを必要としている。この時、図８（ｂ）に示すクロック端子ＣＫｌの電位波形にアンダシュート部ｂが無く、Ｖｐ＝０Ｖであると、
Ｖｆ＋Ｖｇｋ＝ｌ．６Ｖ＋ｌ．６Ｖ＝３．２Ｖ
となって、電源電圧ＶＤＤと同程度の値なので、サイリスタ１１１−１をターンオンさせるに十分なゲートトリガ電流を得ることができない。
In a typical design example, the power supply voltage VDD is 3.3 V, the forward voltage Vf of the diode 120-1 is about 1.6 V, and the forward voltage Vgk of the PN junction generated between the gate and the cathode of the thyristor 111-1 is also used. If 1.6 V, then in order to generate the current I3 in the second current path,
Vf + Vgk <VDD + Vp
Need to be. At this time, if the potential waveform of the clock terminal CKl shown in FIG. 8B has no undershoot portion b and Vp = 0V,
Vf + Vgk = 1. 6V + l. 6V = 3.2V
Thus, since the value is about the same as the power supply voltage VDD, a gate trigger current sufficient to turn on the thyristor 111-1 cannot be obtained.
これに対し、本実施例１のように、例えば前記アンダシュート波形として電圧Ｖｐ＝０．６Ｖといった値を与えることで、
ＶＤＤ＋Ｖｐ＝３．３Ｖ＋０．６Ｖ＝３．９Ｖ
となって、前記電圧は先に試算したダイオード等の順電圧の加算値よりも大きく、サイリスタ１１１−１をターンオンさせるに十分なゲートトリガ電流を期待することができる。
On the other hand, as in the first embodiment, for example, by giving a value such as voltage Vp = 0.6 V as the undershoot waveform,
VDD + Vp = 3.3V + 0.6V = 3.9V
Thus, the voltage is larger than the added value of the forward voltage of the diode or the like previously calculated, and a gate trigger current sufficient to turn on the thyristor 111-1 can be expected.
（実施例１の変形例１）
図９は、本発明の実施例１における図１の変形例１である印刷制御部４０及びプリントヘッド１３Ａの概略の回路構成を示すブロック図であり、図１中の要素と共通の要素には共通の符号が付されている。
(
FIG. 9 is a block diagram showing a schematic circuit configuration of the
本変形例１では、実施例１と同様の印刷制御部４０を有している。印刷制御部４０には、実施例１と同様の複数の接続コネクタ９６（＝９６−１〜９６−４）、接続ケーブル９５（＝９５−１〜９５−４）及び接続コネクタ９７（＝９７−１〜９７−４）を介して、実施例１のプリントヘッド１３とは異なる構成のプリントヘッド１３Ａが接続されている。本変形例１のプリントヘッド１３Ａは、実施例１と同様の走査回路部１００と、実施例１の発光素子アレイ２００とは異なる構成の発光素子アレイ２００Ａとを有している。
The first modification includes the same
発光素子アレイ２００Ａは、複数の２端子発光素子（例えば、ＬＥＤ）２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ，・・・）を有し、これらの各ＬＥＤ２１０Ａのアノードが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続され、カソードが駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９７−１に接続されている。各ＬＥＤ２１０Ａは、アノード・カソード間に所定電圧が印加されると、オン状態になってカソード電流が流れ、発光する素子である。ＬＥＤ２１０Ａ−１〜２１０Ａ−ｎ，・・・の総数は、実施例１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ａの場合、４９９２個であり、これらが配列されることになる。
The light emitting
このような構成の印刷制御部４０及びプリントヘッド１３Ａでは、以下のように動作する。
The
例えば、データ駆動回路６０において、駆動指令信号ＤＲＶＯＮがＬレベルの場合、これがＣＭＯＳインバータ６１により反転され、抵抗６２を介してデータ端子ＤＡがＨレベルとなる。そのため、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して、プリントヘッド１３Ａ側の共通端子ＩＮ及び各ＬＥＤ２１０ＡのカソードがＨレベルに上昇する。この結果、ＬＥＤ２１０Ａ−１〜２１０Ａ−ｎが全て非発光状態となる。
For example, in the data drive circuit 60, when the drive command signal DRVON is at the L level, this is inverted by the
これに対し、駆動指令信号ＤＲＶＯＮがＨレベルの場合、これがＣＭＯＳインバータ６１により反転され、抵抗６２を介してデータ端子ＤＡがＬレベルとなる。この結果、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して共通端子ＩＮも略ＧＮＤ電位（≒０Ｖ）となる。この際、ＬＥＤ２１０Ａ−１〜２１０Ａ−ｎの内、走査回路部１００により、発光指令されているＬＥＤ２１０Ａのアノードのみを選択的にＨレベルとすることで、発光指令されているＬＥＤ２１０Ａがオン状態になる。オン状態のＬＥＤ２１０Ａのカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、ＬＥＤ２１０Ａは発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
このように、本変形例１では、実施例１とほぼ同様に動作する。
On the other hand, when the drive command signal DRVON is at the H level, this is inverted by the
Thus, the first modification operates in substantially the same manner as the first embodiment.
（実施例１の変形例２）
図８（ａ）のクロック駆動回路７０において、第１、第２出力バッファ８０−１，８０−２中のダイオード８４−１ａ，８４−２ａ，８５−１ａ，８５−２ａは、ＰＭＯＳ８４−１，８４−２及びＮＭＯＳ８５−１，８５−２の寄生ダイオードによりそれぞれ構成されているが、例えば、ＰＭＯＳ８４−１，８４−２及びＮＭＯＳ８５−１，８５−２を他のトランジスタ等のスイッチ素子によりそれぞれ構成する場合、寄生ダイオードに代えて、通常のダイオードにより、ダイオード８４−１ａ，８４−２ａ，８５−１ａ，８５−２ａをそれぞれ構成しても良い。
(
In the
又、通常のダイオードで構成されるダイオード８４−１ａ，８４−２ａは、電流Ｉ２を流す第１の電流経路において不要であるので、これらのダイオード８４−１ａ，８４−２ａを省略しても良い。これにより、回路素子数を削減できる。 Further, the diodes 84-1a and 84-2a formed of ordinary diodes are not necessary in the first current path through which the current I2 flows, and therefore, these diodes 84-1a and 84-2a may be omitted. . Thereby, the number of circuit elements can be reduced.
（実施例１及び変形例１、２の効果）
本実施例１及び変形例１、２によれば、次の（ａ）、（ｂ）のような効果がある。
(Effects of Example 1 and
According to the first embodiment and the first and second modifications, the following effects (a) and (b) are obtained.
（ａ） 従来構成の走査回路部の駆動においては、例えば、図１のＲＬ微分回路９０に相当する箇所にＣＲ微分回路をそれぞれ設けて、図８（ｂ）のｂ部においてアンダシュート波形を生成し、２個のクロック端子ＣＫ１，ＣＫ２から２相のクロックを出力している。この際、ＣＲ微分回路においては、直流成分を伝達することができないので、２個のクロック端子ＣＫ１，ＣＫ２に対して各２個の出力端子ＣＫ１Ｒ，ＣＫ２Ｒ（＝合計４個の出力端子）、即ち、転送クロック当たり２個で合計４個の出力端子が必要であった。
(A) In driving the scanning circuit unit having the conventional configuration, for example, a CR differentiating circuit is provided at a position corresponding to the
これに対し、本実施例１や変形例１、２によれば、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒから出力される第１、第２クロックパルスをＲＬ微分回路９０で微分して、図８（ｂ）のｂ部におけるアンダシュート波形を生成しているので、クロック駆動回路７０における出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数が転送クロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。これにより、プリントヘッド１３，１３Ａにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。
On the other hand, according to the first embodiment and the first and second modifications, the first and second clock pulses output from the output terminals CK1R and CK2R of the
（ｂ） 本実施例１や変形例１、２の画像形成装置１によれば、プリントヘッド１３，１３Ａを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３，１３Ａを用いることにより、本実施例１や変形例１、２のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３，１３Ａを数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。
(B) According to the
本発明の実施例２における画像形成装置１では、主として、プリントヘッド１３Ｂの回路構成が、実施例１のプリントヘッド１３と異なるので、以下、その異なる部分について説明する。
In the
（実施例２の印刷制御部及びプリントヘッド）
図１０は、本発明の実施例２における印刷制御部４０及びプリントヘッド１３Ｂの概略の回路構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
(Print control unit and print head of Example 2)
FIG. 10 is a block diagram illustrating a schematic circuit configuration of the
本実施例２のプリントヘッド１３Ｂは、実施例１の走査回路部１００及び発光素子アレイ２００とは異なる構成の走査回路部１００Ｂ及び発光素子アレイ２００Ｂを有し、これらが実施例１と同様の複数の接続ケーブル９５（＝９５−１〜９５−４）及び複数の接続コネクタ９６（＝９６−１〜９６−４），９７（＝９７−１〜９７−４）を介して、実施例１と同様の印刷制御部４０に接続されている。
The print head 13B according to the second embodiment includes a scanning circuit section 100B and a light emitting
走査回路部１００Ｂにより走査される発光素子アレイ２００Ｂは、３端子発光素子としての例えば複数のＮゲート型の発光サイリスタ２１０Ｂ（＝２１０Ｂ−１〜２１０Ｂ−ｎ，・・・）を有し、これらの各発光サイリスタ２１０Ｂのアノードが駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９７−１に接続され、カソードが第１電源（例えば、グランドＧＮＤ）に接続され、ゲートが走査回路部１００Ｂの各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ，・・・の総数は、実施離１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ｂの場合、４９９２個であり、これらが配列されることになる。
The light emitting
走査回路部１００Ｂは、印刷制御部４０から接続コネクタ９６−３，９６−４、接続ケーブル９５−３，９５−４及び接続コネクタ９７−３，９７−４を介して供給される２相の第１、第２クロックにより駆動されて、発光素子アレイ２００Ｂにトリガ電流を流してオン／オフ動作させる回路であり、Ｎゲート型の自己走査サイリスタを用いた複数段の走査回路１１０Ｂ（＝１１０Ｂ−１〜１１０Ｂ−ｎ、例えばｎ＝４９９２）と、この各段の走査回路１１０Ｂ間等を接続する複数のダイオード１２０Ｂ（＝１２０Ｂ−１〜１２０Ｂ−ｎ、例えば、ｎ＝４９９２）とを有し、自己走査型シフトレジスタにより構成されている。各段の走査回路１１０Ｂ（＝１１０Ｂ−１〜１１０Ｂ−ｎ）は、第１端子（例えば、カソード）が第１電源（例えば、グランドＧＮＤ）に接続された自己走査サイリスタ１１１Ｂ（＝１１１Ｂ−１〜１１１Ｂ−ｎ）と、この各自己走査サイリスタ１１１Ｂの制御端子（例えば、ゲート）及び第２電源（例えば、ＶＤＤ電源）間に接続された複数の抵抗１１２Ｂ（＝１１２Ｂ−１〜１１２Ｂ−ｎ）とにより、それぞれ構成されている。
The scanning circuit unit 100B is a two-phase first circuit supplied from the
奇数段の走査回路１１０Ｂ−１，１１０Ｂ−３，・・・，１１０Ｂ−（ｎ−１）における自己走査サイリスタ１１１Ｂ（＝１１１Ｂ−１，１１１Ｂ−３，・・・，１１１Ｂ−（ｎ−１））は、第２端子（例えば、アノード）が接続コネクタ９７−３に接続され、カソードがグランドＧＮＤに接続され、ゲートが抵抗１１２Ｂ（＝１１２Ｂ−１，１１２Ｂ−３，・・・，１１２Ｂ−（ｎ−１））を介してＶＤＤ電源に接続されると共に、そのゲートがダイオード１２０Ｂ（＝１２０Ｂ−１，１２０Ｂ−３，・・・，１２０Ｂ−（ｎ−１））のアノード・カソードを介して接続コネクタ９７−２に接続されている。
Self-scanning
偶数段の走査回路１１０Ｂ−２，１１０Ｂ−４，・・・，１１０Ｂ−ｎにおける自己走査サイリスタ１１１Ｂ（＝１１１Ｂ−２，１１１Ｂ−４，・・・，１１１Ｂ−ｎ）は、アノードが接続コネクタ９７−４に接続され、カソードがグランドＧＮＤに接続され、ゲートが抵抗１１２Ｂ（＝１１２Ｂ−２，１１２Ｂ−４，・・・，１１２Ｂ−ｎ）を介してＶＤＤ電源に接続されると共に、そのゲートがダイオード１２０Ｂ（＝１２０Ｂ−２，１２０Ｂ−４，・・・，１２０Ｂ−ｎ）のアノード・カソードを介して前段の自己走査サイリスタ１１１Ｂ（＝１１１Ｂ−１，１１１Ｂ−３，・・・，１１１Ｂ−（ｎ−１））のゲートに接続されている。更に、各段の自己走査サイリスタ１１１Ｂ（＝１１１Ｂ−１〜１１１Ｂ−ｎ）のゲートは、走査回路部１００Ｂの各出力端子Ｑ１〜Ｑｎにそれぞれ接続されている。
The self-scanning
各段の走査回路１１０Ｂ−１〜１１０Ｂ−ｎにおける自己走査サイリスタ１１１Ｂは、発光素子アレイ２００Ｂにおける発光サイリスタ２１０Ｂと同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、実施例１と同様に、発光サイリスタ２１０Ｂのような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。各段の自己走査サイリスタ１１１Ｂにおけるゲートにアノードが接続されたダイオード１２０Ｂは、実施例１と同様に、スタート信号入力用の初段のダイオード１２０Ｂ−１を除き、各段の自己走査サイリスタ１１１Ｂのゲート間を接続するものであって、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎが順次点灯する時の走査方向（例えば、図１０において右方向）を決定するために設けられている。
The self-scanning
走査回路部１００Ｂでは、実施例１と同様に、印刷制御部４０から供給される２相の第１、第２クロックに基づき、自己走査サイリスタ１１１Ｂ−１〜１１１Ｂ−ｎが択一的にオン状態となり、このオン状態が発光素子アレイ２００Ｂに伝達され、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの内から発光すべき発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎを指令する働きをする。この走査回路部１００Ｂにおいて、オン状態となる各段の走査回路１１０Ｂ−１〜１１０Ｂ−ｎにおけるサイリスタ１１１Ｂのオン状態が、２相クロック毎に隣接サイリスタ１１１Ｂに伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。
In the scanning circuit unit 100B, as in the first embodiment, the self-scanning
印刷制御部４０は、実施例１とは異なる駆動用矩形波の信号である負論理の駆動指令信号ＤＲＶＯＮ−Ｎに基づいて、複数の発光素子アレイ２００Ｂを時分割駆動する実施例１と同様の複数のデータ駆動回路７０と、走査用の矩形波信号Ｓ６２−１，Ｓ６２−２に基づいて、走査回路部１００Ｂに供給する２相の第１、第２クロックを生成するための実施例１と同様のクロック駆動回路７０及びＲＬ微分回路９０等とを有している。
The
図１０においては、実施例１の図１と同様に、説明を簡略化するために１個のデータ駆動回路６０のみが図示されている。複数の発光素子アレイ２００Ｂは、例えば、総数４９９２個の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ，・・・を有し、これらの発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ，・・・が複数の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの組にグループ化され、各グループ毎に設けられたデータ駆動回路６０によって、それらが同時並行的に分割駆動が行われる構成になっている。
In FIG. 10, only one data driving circuit 60 is shown in order to simplify the description, as in FIG. 1 of the first embodiment. The plurality of light emitting
一例として典型的な設計例を挙げると、実施例１と同様に、発光サイリスタ２１０Ｂ（＝２１０Ｂ−１〜２１０Ｂ−ｎ）を１９２個配列してアレイ化した発光素子アレイ２００Ｂのチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３Ｂに必要な総数４９９２個の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ，・・・を構成している。この際、データ駆動回路６０は前記２６個の発光素子アレイ２００Ｂに対応して設けられ、これらのデータ駆動回路６０における出力端子の総数は２６である。
As a typical example, a chip of a light emitting
一方、クロック駆動回路７０及びＲＬ微分回路９０は、実施例１と同様に、アレイ化した走査回路部１００Ｂのチップを駆動するものであるが、単にクロックを生成するのみならず、自己走査サイリスタ１１１Ｂの点灯エネルギーを制御する必要があり、プリントヘッド１３Ｂの高速動作のためには、走査回路部１００Ｂ毎に設けることが好ましい。しかし、プリントヘッド１３Ｂのデータ転送が低速で良い場合には、クロック駆動回路７０及びＲＬ微分回路９０の出力端子と複数の走査回路部１００Ｂを並列に接続することで、その回路を共用することができる。
On the other hand, the
これらのデータ駆動回路６０、クロック駆動回路７０、ＲＬ微分回路９０、及び走査回路部１００Ｂにより、本実施例２の駆動装置が構成されている。なお、データ駆動回路６０、クロック駆動回路７０及びＲＬ微分回路９０は、図１０においては、印刷制御部４０Ｂの内部に配置されているが、プリントヘッド１３Ｂの内部に配置しても良い。
The data driving circuit 60, the
（実施例２の発光サイリスタ）
図１１（ａ）〜（ｃ）は、図１０中のＮゲート型の発光サイリスタ２１０Ｂを示す構成図である。
(Light-emitting thyristor of Example 2)
FIGS. 11A to 11C are configuration diagrams showing the N-gate type
図１１（ａ）は、Ｎゲート型の発光サイリスタ２１０Ｂの回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
FIG. 11A shows a circuit symbol of an N-gate type light-emitting
図１１（ｂ）は、発光サイリスタ２１０Ｂの断面構造を示す図である。発光サイリスタ２１０Ｂは、例えば、Ｎ型ＧａＡｓウェハ基材を用い、実施例１の発光サイリスタ２１０とほぼ同様に、公知のＭＯ−ＣＶＤ法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。
11 (b) is a diagram showing a sectional structure of the light-emitting
即ち、図示しない所定のバッファ層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層２３１と、Ｐ型不純物を含ませ成層したＰ型層２３２と、Ｎ型不純物を含ませたＮ型層２３３と、Ｐ型不純物を含ませ成膜したＰ型層２３４とを順に積層させたＰＮＰＮの４層構造からなるウェハを形成する。更に、公知のエッチング法により、図示しない溝部を形成することで、素子分離を行う。
That is, after a predetermined buffer layer (not shown) is epitaxially grown, an N-
又、前記エッチングの過程で、Ｎ型層２３３の一部を露出させ、この露出領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＰ型層２３４の一部を露出させ、この露出領域の一部に金属配線を形成してアノードＡを形成する。更に、Ｎ型ＧａＡｓウェハ基材の裏面部であるＮ型層２３１の底面にも、この全面に金属電極を形成してカソードＫを形成する。
In the etching process, a part of the N-
図１１（ｃ）は、図１１（ｂ）と対比させて描いた発光サイリスタ２１０Ｂの等価回路図である。発光サイリスタ２１０Ｂは、ＰＮＰＴＲ２４１とＮＰＮＴＲ２４２とからなり、ＰＮＰＴＲ２４１のエミッタが発光サイリスタ２１０ＢのアノードＡに相当し、ＰＮＰＴＲ２４１のベースが発光サイリスタ２１０ＢのゲートＧに相当し、ＮＰＮＴＲ２４２のエミッタが発光サイリスタ２１０ＢのカソードＫに相当している。又、ＰＮＰＴＲ２４１のコレクタは、ＮＰＮＴＲ２４２のベースに接続され、ＰＮＰＴＲ２４１のベースが、ＮＰＮＴＲ２４２のコレクタに接続されている。
Figure 11 (c) is an equivalent circuit diagram of the light-emitting
なお、図１１に示す発光サイリスタ２１０Ｂでは、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。
In the
（実施例２の印刷制御部及びプリントヘッドの概略動作）
図１０において、例えば、印刷制御部４０内の駆動指令信号ＤＲＶＯＮ−ＮがＨレベルの場合、データ駆動回路６０におけるＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオフ状態、ＮＭＯＳ６１ｂがオン状態となり、抵抗６２を介してデータ端子ＤＡがＬレベルとなる。そのため、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して、プリントヘッド１３Ｂ側の共通端子ＩＮ及び各発光サイリスタ２１０ＢのカソードがＬレベルになる。この結果、各発光サイリスタ２１０Ｂのアノード・カソード間電圧は略０Ｖとなって、そこに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎが全て非発光状態となる。
(Schematic operation of the print control unit and the print head of Example 2)
In FIG. 10, for example, when the drive command signal DRVON-N in the
これに対し、駆動指令信号ＤＲＶＯＮ−ＮがＬレベルの場合、ＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオン状態、ＮＭＯＳ６１ｂがオフ状態となって、抵抗６２を介してデータ端子ＤＡがＨレベルとなる。この結果、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して共通端子ＩＮも電源電圧ＶＤＤに略等しい電位にまで上昇し、各発光サイリスタ２１０Ｂのアノード・カソード間に略電源電圧ＶＤＤが印加される。
On the other hand, when the drive command signal DRVON-N is at the L level, the
この際、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの内、スタート信号ＳＴのＬレベルでシフト動作を開始する走査回路部１００Ｂにより、発光指令されている発光サイリスタ２１０Ｂのゲートのみを選択的にＬレベルとすることで、この発光サイリスタ２１０Ｂのゲートにはトリガ電流を生じ、発光指令されているサイリスタ２１０Ｂがターンオンすることになる。ターンオンした発光サイリスタ２１０Ｂのアノードに流れる電流は、データ端子ＤＡから供給される電流（即ち、駆動電流Ｉｏｕｔ）であり、発光サイリスタ２１０Ｂは発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
At this time, among the
即ち、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの動作を考えるにあたり、走査回路部１００Ｂの各段の走査回路１１０Ｂ−１〜１１０Ｂ−ｎにおけるオンしているサイリスタ１１１Ｂ（＝１１１Ｂ−１〜１１１Ｂ−ｎ）に着目すると、発光サイリスタ２１０ＢのカソードがグランドＧＮＤに接続されており、そのアノードがＨレベルにされると、発光サイリスタ２１０Ｂのアノード・カソード間には電圧が印加される。一方、走査回路部１００Ｂにおける各段のサイリスタ１１１Ｂのゲートと、各発光サイリスタ２１０Ｂのゲートとがそれぞれ接続されているため、サイリスタ１１１Ｂのアノード・ゲート間にも電圧が印加されることになる。この時、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの内、走査回路部１００Ｂにより発光指令されている発光サイリスタ２１０Ｂのゲートのみを選択的にＬレベルとすることで、この発光サイリスタ２１０Ｂのゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ２１０Ｂがターンオンすることになる。この際、発光サイリスタ２１０Ｂのアノードに流れる電流は、データ端子ＤＡから供給される駆動電流Ｉｏｕｔであって、前記発光サイリスタ２１０Ｂが発光状態になってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
That is, when considering the operation of the
（実施例２の印刷制御部及びプリントヘッドの詳細動作）
図１２は、図１０のプリントヘッド１３Ｂ及び印刷制御部４０の詳細な動作を示すタイミングチャートである。
(Detailed operation of print control unit and print head of embodiment 2)
FIG. 12 is a timing chart showing detailed operations of the print head 13B and the
この図１２では、実施例１の図７と同様に、図２の画像形成装置１での印刷動作時における１ライン走査において、図１０の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。
In FIG. 12, similarly to FIG. 7 of the first embodiment, the light-emitting
図１２のタイミングチャートにおいて、左端部に示す状態においては、制御信号Ｃ１，Ｃ２がＨレベルとなり、走査用矩形波信号Ｓ６２−１，Ｓ６２−２が出力バッファ８０−１，８０−２でそれぞれ駆動されて、この出力端子ＣＫ１Ｒ，ＣＫ２Ｒから出力されるクロックパルスがそれぞれＬレベルとされる。 In the timing chart of FIG. 12, in the state shown at the left end, the control signals C1 and C2 are at the H level, and the scanning rectangular wave signals S62-1 and S62-2 are driven by the output buffers 80-1 and 80-2, respectively. Thus, the clock pulses output from the output terminals CK1R and CK2R are set to L level.
クロック駆動回路７０の出力端子ＣＫ１Ｒは、抵抗９１を介してクロック端子ＣＫ１と接続され、更に、出力端子ＣＫ２Ｒも、抵抗９２を介してクロック端子ＣＫ２と接続されている。そのため、図１２のタイミングチャートの左端部に示す状態においては、奇数組の自己走査サイリスタ１１１Ｂ−１，１１１Ｂ−３，１１１Ｂ−５と偶数組の自己走査サイリスタ１１１Ｂ−２，１１１Ｂ−４，１１１Ｂ−６とのいずれもそのアノードがＬレベルとされ、オフ状態となっている。又、駆動指令信号ＤＲＶＯＮ−ＮはＨレベルとなっており、ＣＭＯＳインバータ６１の出力電位がＬレベルであって、抵抗６２、データ端子ＤＡ、接続コネクタ９６−１、接続ケーブル９５−１、接続コネクタ９７−１、及び共通端子ＩＮを介して、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−６のアノードもまたＬレベルとなって、これらの発光サイリスタ２１０Ｂ−１〜２１０Ｂ−６がオフ状態にある。
The output terminal CK1R of the
以下、１段目、２段目走査回路１１０Ｂ−１，１１０Ｂ−２における各サイリスタ１１１Ｂ−１，１１１Ｂ−２のターンオン過程（１）、（２）を説明する。
Hereinafter, turn-on processes (1) and (2) of the
（１） １段目走査回路１１０Ｂ−１におけるサイリスタ１１１Ｂ−１のターンオン過程
図１２の時刻ｔ１において、出力バッファ８０−２の出力端子ＣＫ２ＲがＨレベルとされ、それに応じてクロック端子ＣＫ２の電位が、ａ部に示すようにＨレベルに立ち上がる。これによって、偶数組のサイリスタ１１１Ｂ−２，１１１Ｂ−４，１１１Ｂ−６のアノード電位がＨレベルとなるが、奇数組のサイリスタ１１１Ｂ−１，１１１Ｂ−３，１１１Ｂ−５がオフ状態になっているため、その偶数組のサイリスタ１１１Ｂ−２，１１１Ｂ−４，１１１Ｂ−６には、ゲート電流を生じること無く、オフ状態のままとなる。
(1) Turn-on process of
時刻ｔ２において、主走査開始に先立ちスタート信号ＳＴが立ち下がる。これにより、接続コネクタ９６−２、接続ケーブル９５−２、及び接続コネクタ９７−２を介して、ダイオード１２０Ｂ−１のカソードはＬレベルとなるが、サイリスタ１１１Ｂ−１，１１１Ｂ−２等がオンするのは、更にクロック端子ＣＫ１から出力されるクロックの遷移を待たねばならない。これについて、以下説明する。
At time t2, the start signal ST falls prior to the start of main scanning. As a result, the cathode of the
前述したスタート信号ＳＴのＬレベルへの立ち下がりによって、Ｈレベルであるクロック端子ＣＫ２、サイリスタ１１１Ｂ−２のアノード・ゲート間、ダイオード１２０Ｂ−２、ダイオード１２０Ｂ−１、及びＬレベルであるスタート信号ＳＴの入力端子に至る経路に電圧が印加されることになる。典型的な設計例において、ダイオード１２０Ｂ−１，１２０Ｂ−２の順電圧Ｖｆは約１．６Ｖ、サイリスタ１１１Ｂ−１〜１１１Ｂ−６のゲート・カソード間電圧Ｖｇｋもまた約１．６Ｖであり、前記Ｈレベルは電源電圧ＶＤＤに略等しい３．３Ｖ、更に、前記ＬレベルはＧＮＤ電位に略等しい０Ｖである。そのため、前記経路における順電圧の合計は、
Ｖｆ＋Ｖｆ＋Ｖｇｋ＝１．６Ｖ＋１．６Ｖ＋１．６Ｖ＝４．８Ｖ
である。ところが、この順電圧４．８Ｖは、電源電圧ＶＤＤ＝３．３Ｖよりも大きく、
Ｖｆ＋Ｖｆ＋Ｖｇｋ＞ＶＤＤ
となるので、前記経路に電流を生じることはなく、サイリスタ１１１Ｂ−２にはゲート電流を生じず、このサイリスタ１１１Ｂ−２がオフ状態のままとなる。同様の議論がサイリスタ１１１Ｂ−４等についても成り立ち、これらのサイリスタ１１１Ｂ−４等もオフ状態のままとなる。この時、出力端子ＣＫ１ＲがＬレベル、及び出力端子ＣＫ２ＲがＨレベルとされており、出力端子ＣＫ２Ｒから抵抗９２、抵抗９４、インダクタ９３、抵抗９１、及び出力端子ＣＫ１Ｒに至る経路で電流を生じている。
Due to the fall of the start signal ST to the L level described above, the clock terminal CK2 that is at the H level, the anode-gate between the thyristor 111B-2, the
Vf + Vf + Vgk = 1.6V + 1.6V + 1.6V = 4.8V
It is. However, the forward voltage 4.8V is larger than the power supply voltage VDD = 3.3V.
Vf + Vf + Vgk> VDD
Therefore, no current is generated in the path, no gate current is generated in the
時刻ｔ３において、制御信号Ｃ１がＬレベルになって出力バッファ８０−１の出力端子ＣＫ１Ｒが、ＬレベルからＨｉ−Ｚ状態に遷移する。これに伴い、前記インダクタ９３に生じていた電流が遮断されるので、このインダクタ９３に逆起電力を生じ、クロック端子ＣＫ１の電位が、図１２のｂ部に示すように、電源電圧ＶＤＤ以上に上昇してオーバシュート波形を生じる。
At time t3, the control signal C1 becomes L level, and the output terminal CK1R of the output buffer 80-1 changes from L level to Hi-Z state. Along with this, the current generated in the
この時、サイリスタ１１１Ｂ−１に着目して考察すると、典型的な設計例では、電源電圧ＶＤＤは３．３Ｖとされ、前記オーバシュート波形を生じることで、サイリスタ１１１Ｂ−１のアノード電位が３．３Ｖを超える値となる。一方、ダイオード１２０Ｂ−１のカソードは、スタート信号ＳＴの入力端子に接続されており、その電位がＧＮＤ電位に略等しいＬレベルである。そのため、ｂ部に示すオーバシュート波形により、サイリスタ１１１Ｂ−１のアノード・ゲート間を通り、ダイオード１２０Ｂ−１を経由してスタート信号ＳＴの入力端子に至る電流が流れ、この電流をトリガ電流としてサイリスタ１１１Ｂ−１がターンオンすることになる。
Considering the
時刻ｔ４において、制御信号Ｃ１がＨレベルになって出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベルとされ、サイリスタ１１１Ｂ−１のアノード電流の定常的な流入経路が確保される。時刻ｔ４と相前後して、信号Ｓ６９−２がＬレベルになって出力バッファ８０−２の出力端子ＣＫ２ＲがＬレベルに立ち下げられ、抵抗９２を介してクロック端子ＣＫ２もＬレベルとなる。
At time t4, the control signal C1 becomes H level, the output terminal CK1R of the output buffer 80-1 becomes H level, and a steady inflow path of the anode current of the
時刻ｔ５において、駆動指令信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転されてこの出力側のデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０Ｂ−１のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時、サイリスタ１１１Ｂ−１がオンしているので、このサイリスタ１１１Ｂ−１のゲートに対してゲート電位を共有している発光サイリスタ２１０Ｂ−１がオン状態になり、この発光サイリスタ２１０Ｂ−１のアノードには、図１２のｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
At time t5, the drive command signal DRVON-N falls to L level, which is inverted by the
次いで、時刻ｔ６において、駆動指令信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転されて出力側のデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０Ｂ−１のアノード・カソード間電圧が略ゼロとなり、この発光サイリスタ２１０Ｂ−１はオフして、図１２のｄ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。
Next, at time t6, the drive command signal DRVON-N rises to the H level, is inverted by the
本例では、発光サイリスタ２１０Ｂ−１を発光させて、図２の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（＝時刻ｔ６−時刻ｔ５） との積であり、発光サイリスタ２１０Ｂ−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を発光サイリスタ２１０Ｂ毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０Ｂを発光させる必要のない場合には、時刻ｔ５から時刻ｔ６の間の駆動指令信号ＤＲＶＯＮ−ＮをＨレベルのままとする。このように、駆動指令信号ＤＲＶＯＮ−Ｎによって発光サイリスタ２１０Ｂの発光の有無もまた制御することができる。
In this example, the
（２） ２段目走査回路１１０Ｂ−２におけるサイリスタ１１１Ｂ−２のターンオン過程
時刻ｔ７において、制御信号Ｃ２をＬレベルにして出力バッファ８０−２の出力端子ＣＫ２ＲがＨｉ−Ｚ状態とされる。これにより、インダクタ９３には逆起電力を生じ、図１２のｅ部に示すように、クロック端子ＣＫ２の電位が電源電圧ＶＤＤ以上に上昇してオーバシュート波形を生じる。
(2) Turn-on process of
この時、サイリスタ１１１Ｂ−２に着目すると、典型的な設計例では、電源電圧ＶＤＤが３．３Ｖとされ、前記オーバシュート波形を生じることで、サイリスタ１２０Ｂ−２のアノード電位は３．３Ｖを超える値となる。一方、ダイード１２０Ｂ−２のカソードは、サイリスタ１１１Ｂ−１のゲートに接続されており、このサイリスタ１１１Ｂ−１がオン状態となっているため、そのゲート電位はＧＮＤ電位に近接したＬレベルである。そのため、クロック端子ＣＫ２から、サイリスタ１１１Ｂ−２のアノード・ゲート間を通り、ダイオード１２０Ｂ−２のアノード・カソード間、及びサイリスタ１１１Ｂ−１のゲート・カソード間を経由してグランドＧＮＤに至る電流が流れ、この電流をトリガ電流としてサイリスタ１１１Ｂ−２はターンオンすることになる。
At this time, focusing on the
時刻ｔ８において、制御信号Ｃ２をＨレベルにして出力バッファ８０−２の出力端子ＣＫ２ＲがＨレベルとされ、前記サイリスタ１１１Ｂ−２のアノード電流を継続させる。ここで、時刻ｔ８と相前後して、信号Ｓ６９−１をＬレベルにして出力バッファ８０−１の出力端子ＣＫ１ＲがＬレベルとされ、抵抗９１を介してクロック端子ＣＫ１もＬレベルとなり、サイリスタ１１１Ｂ−１がターンオフする。
At time t8, the control signal C2 is set to H level, the output terminal CK2R of the output buffer 80-2 is set to H level, and the anode current of the
時刻ｔ９において、駆動指令信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転されて出力側のデータ端子ＤＡがＨレベルに遷移する。データ端子ＤＡがＨレベルに遷移すると、発光サイリスタ２１０−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。前述したように、時刻ｔ９において、サイリスタ１１１Ｂ−２はオン状態にあり、サイリスタ１１１Ｂ−１がオフ状態となっている。このように、サイリスタ１１１Ｂ−２はオンしているので、このゲートに対してゲート電位を共有している発光サイリスタ２１０Ｂ−２がオンして、このカソードには、図１２のｆ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
At time t9, the drive command signal DRVON-N falls to the L level, which is inverted by the
次いで、時刻ｔ１０において、駆動指令信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転されて出力側のデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０Ｂ−２のアノード・カソード間電圧は略ゼロとなってこの発光サイリスタ２１０Ｂ−２がオフし、図１２のｇ部に示すように、駆動電流Ｉｏｕｔは略ゼロとなる。
Next, at time t10, the drive command signal DRVON-N rises to H level, which is inverted by the
以下同様にして、出力バッファ８０−１，８０−２における出力端子ＣＫ１Ｒ，ＣＫ２Ｒ電位の遷移と駆動指令信号ＤＲＶＯＮ−Ｎのオン、オフとが順に発生して、発光サイリスク２１０Ｂ−３〜２１０Ｂ−６を順次点灯することができる。 Similarly, the transitions of the output terminals CK1R and CK2R in the output buffers 80-1 and 80-2 and the turn-on / off of the drive command signal DRVON-N occur in order, and the light emitting thysks 210B-3 to 210B-6 are generated. Can be turned on sequentially.
即ち、クロック端子ＣＫ１，ＣＫ２から出力される２相のクロックは、異なる位相をもって同様波形が繰り返す形状を備えており、その波形が、奇数組の自己走査サイリスタ１１１Ｂ−１，１１１Ｂ−３，１１１Ｂ−５と、偶数組の自己走査サイリスタ１１１Ｂ−２，１１１Ｂ−４，１１１Ｂ−６とに順次入力されることで、自己走査サイリスタ１１１Ｂ−１，１１１Ｂ−２，１１１Ｂ−３，・・・が順次オンしていき、発光サイリスク２１０Ｂ−３〜２１０Ｂ−６を順次点灯することができる。
That is, the two-phase clock output from the clock terminals CK1 and CK2 has a shape in which the waveforms repeat with different phases, and the waveforms are odd-numbered self-scanning
（図１２中のオーバシュート波形の説明）
図１３（ａ）、（ｂ）は、図１０中のクロック駆動回路７０内のスリーステート型の第１、第２出力バッファ８０−１，８０−２、ＲＬ微分回路９０、及び走査回路１１０ｂ−１，１１０ｂ−２と図１２中のタイミングチャートとの要部を示す図であり、同図（ａ）は要部の回路図、及び、同図（ｂ）は要部の電圧波形図である。
(Description of overshoot waveform in FIG. 12)
FIGS. 13A and 13B show three-state first and second output buffers 80-1 and 80-2, an
図１３（ａ）において、クロック駆動回路７０は、実施例１と同様に、インバータ８１−１、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１からなるスリーステート型の第１出力バッファ８０−１と、インバータ８１−２、ＮＡＮＤ回路８２−２及びＮＯＲ回路８３−２からなるスリーステート型の第２出力バッファ８０−２とを有している。
In FIG. 13A, as in the first embodiment, the
第１出力バッファ８０−１において、ＮＡＮＤ回路８２−１の出力端子に、第１スイッチ素子（例えば、第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ）８４−１のゲートが接続され、ＮＯＲ回路８３−１の出力端子に、第２スイッチ素子（例えば、第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ）８５−１のゲートが接続されている。ＰＭＯＳ８４−１は、ソースが第２電源（例えば、ＶＤＤ電源）に接続され、ドレーンが第１出力端子ＣＫ１Ｒに接続されている。ＮＭＯＳ８５−１は、ドレーンが第１出力端子ＣＫ１Ｒに接続され、ソースが第１電源（例えば、グランドＧＮＤ）に接続されている。ＶＤＤ電源と第１出力端子ＣＫ１Ｒとの間には、第１ダイオード８４−１ａのカソード・アノードが逆方向に接続されている。更に、第１出力端子ＣＫ１ＲとグランドＧＮＤとの間にも、ダイオード８５−１ａのカソード・アノードが逆方向に接続されている。 In the first output buffer 80-1, the gate of the first switch element (for example, PMOS as the first conductivity type MOS transistor) 84-1 is connected to the output terminal of the NAND circuit 82-1, and the NOR circuit 83-1. Is connected to the gate of a second switch element (for example, NMOS as a second conductivity type MOS transistor) 85-1. The PMOS 84-1 has a source connected to a second power supply (for example, a VDD power supply) and a drain connected to the first output terminal CK1R. The NMOS 85-1 has a drain connected to the first output terminal CK1R, and a source connected to a first power supply (for example, the ground GND). Between the VDD power supply and the first output terminal CK1R, the cathode and anode of the first diode 84-1a are connected in the reverse direction. Further, the cathode and anode of the diode 85-1a are connected in the opposite direction between the first output terminal CK1R and the ground GND.
同様に、第２出力バッファ８０−２において、ＮＡＮＤ回路８２−２の出力端子に、第３スイッチ素子（例えば、第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ）８４−２のゲートが接続され、ＮＯＲ回路８３−２の出力端子に、第４スイッチ素子（例えば、第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ）８５−４のゲートが接続されている。ＰＭＯＳ８４−２は、ソースが第２電源（例えば、ＶＤＤ電源）に接続され、ドレーンが第２出力端子ＣＫ２Ｒに接続されている。ＮＭＯＳ８５−２は、ドレーンが第２出力端子ＣＫ２Ｒに接続され、ソースが第１電源（例えば、グランドＧＮＤ）に接続されている。ＶＤＤ電源と第２出力端子ＣＫ２Ｒとの間には、第２ダイオード８４−２ａのカソード・アノードが逆方向に接続されている。更に、第２出力端子ＣＫ２ＲとグランドＧＮＤとの間にも、ダイオード８５−２ａのカソード・アノードが逆方向に接続されている。 Similarly, in the second output buffer 80-2, the gate of the third switch element (for example, PMOS as the first conductivity type MOS transistor) 84-2 is connected to the output terminal of the NAND circuit 82-2, and the NOR circuit The gate of the fourth switch element (for example, NMOS as the second conductivity type MOS transistor) 85-4 is connected to the output terminal 83-2. The PMOS 84-2 has a source connected to a second power supply (for example, VDD power supply) and a drain connected to the second output terminal CK2R. The NMOS 85-2 has a drain connected to the second output terminal CK2R, and a source connected to a first power supply (for example, ground GND). Between the VDD power supply and the second output terminal CK2R, the cathode and anode of the second diode 84-2a are connected in the reverse direction. Further, the cathode and anode of the diode 85-2a are connected in the opposite direction between the second output terminal CK2R and the ground GND.
なお、第１出力バッファ８０−１における２つのダイオード８４−１ａ，８５−１ａは、この内の一方のダイオード８５−１ａが動作上不要であるが、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。同様に、第２出力バッファ８０−２における２つのダイオード８４−２ａ，８５−２ａは、この内の一方のダイオード８５−２ａが動作上不要であるが、ＰＭＯＳ８４−２及びＮＭＯＳ８５−２を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。 The two diodes 84-1a and 85-1a in the first output buffer 80-1 do not require one of the diodes 85-1a for operation, but when the PMOS 84-1 and the NMOS 85-1 are manufactured. In addition, a parasitic diode is formed between the substrate and the drain. Similarly, the two diodes 84-2a and 85-2a in the second output buffer 80-2 do not require one of the diodes 85-2a for operation, but manufacture the PMOS 84-2 and the NMOS 85-2. In some cases, a parasitic diode is formed between the substrate and the drain.
第１出力バッファ８０−１及び第２出力バッファ８０−２は、同一の動作を行うので、例えば、第１出力バッファ８０−１の動作を以下説明する。 Since the first output buffer 80-1 and the second output buffer 80-2 perform the same operation, for example, the operation of the first output buffer 80-1 will be described below.
第１出力バッファ８０−１において、実施例１と同様に、制御信号Ｃ１がＨレベル、及び矩形波信号Ｓ６９−１がＬレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＨレベルの場合、ＰＭＯＳ８４−１がオフ状態、ＮＭＯＳ８５−１がオン状態となって、出力端子ＣＫ１ＲがＬレベルとなる。制御信号Ｃ１及び矩形波信号Ｓ６９−１が共にＨレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＬレベルの場合、ＰＭＯＳ８４−１がオン状態、ＮＭＯＳ８５−１がオフ状態となって、出力端子ＣＫ１ＲがＨレベルとなる。又、制御信号Ｃ１がＬレベルの場合、ＮＡＮＤ回路８２−１の出力端子がＨレベル、ＮＯＲ回路８３−１の出力端子がＬレベルであって、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１が共にオフ状態となって、出力端子ＣＫ１ＲがＨｉ−Ｚ状態となる。 In the first output buffer 80-1, as in the first embodiment, the control signal C1 is at the H level and the rectangular wave signal S69-1 is at the L level, and the outputs of the NAND circuit 82-1 and the NOR circuit 83-1. When both terminals are at the H level, the PMOS 84-1 is turned off, the NMOS 85-1 is turned on, and the output terminal CK1R is at the L level. When both the control signal C1 and the rectangular wave signal S69-1 are at the H level and the output terminals of the NAND circuit 82-1 and the NOR circuit 83-1 are both at the L level, the PMOS 84-1 is turned on and the NMOS 85-1 is turned on. The output terminal CK1R becomes H level in the off state. When the control signal C1 is at L level, the output terminal of the NAND circuit 82-1 is at H level, the output terminal of the NOR circuit 83-1 is at L level, and both the PMOS 84-1 and the NMOS 85-1 are off. Thus, the output terminal CK1R enters the Hi-Z state.
図１０を用いて説明したように、サイリスタ１１１Ｂ−１は、カソードがグランドＧＮＤに接続され、アノードがクロック端子ＣＫ１に接続され、更にそのクロック端子ＣＫ１が抵抗９１を介して出力端子ＣＫ１Ｒに接続されている。サイリスタ１１１Ｂ−２は、カソードがグランドＧＮＤに接続され、アノードがクロック端子ＣＫ２に接続され、更にそのクロック端子ＣＫ２が抵抗９２を介して出力端子ＣＫ２Ｒに接続されている。クロック端子ＣＫ１，ＣＫ２間は、インダクタ９３及び抵抗９４を介して接続されている。ダイオード１２０Ｂ−１のアノードは、サイリスタ１１１Ｂ−１のゲートに接続されている。ダイオード１２０Ｂ−１のカソードは、図１０に示したようにスタート信号ＳＴの入力端子に接続されているのであるが、サイリスタ１１１Ｂ−１のターンオン過程においてはその信号レベルがＧＮＤ電位と略等しいＬレベルとされており、図示を簡略化する目的で、図１３（ａ）においてはグランドＧＮＤに接続して示している。
As described with reference to FIG. 10, the
例えば、出力端子ＣＫ２ＲがＨレベル、出力端子ＣＫ１ＲがＬレベルとなっている場合を考える。 For example, consider a case where the output terminal CK2R is at the H level and the output terminal CK1R is at the L level.
これは、図１２及び図１３（ｂ）のタイミングチャートの時刻ｔ３の直前の状態に対応している。この時、図１３（ａ）の実線矢印で示す向きに電流Ｉ１を生じる。電流Ｉ１は、ＶＤＤ電源、ＰＭＯＳ８４−２、出力端子ＣＫ２Ｒ、抵抗９２，９４、インダクタ９３、抵抗９１及びＮＭＯＳ８５−１を経由してグランドＧＮＤに至る経路を通る。
This corresponds to the state immediately before time t3 in the timing charts of FIGS. 12 and 13B. At this time, the current I1 is generated in the direction indicated by the solid line arrow in FIG. The current I1 passes through a path that reaches the ground GND via the VDD power source, the PMOS 84-2, the output terminal CK2R, the
次いで、図１２及び図１３（ｂ）における時刻ｔ３の直後において、制御信号Ｃ１がＬレベルになり、ＮＭＯＳ８５−１がオフ状態へ遷移して出力端子ＣＫ１ＲがＨｉ−Ｚ状態とされる。これにより、インダクタ９３には図１３（ａ）中の＋極性及び−極性の向きに逆起電圧を生じ、破線矢印にて示す向きの電流Ｉ２を生じる。電流Ｉ２の経路は、インダクタ９３の＋極性、抵抗９１、ダイオード８４−１ａ、ＶＤＤ電源、ＰＭＯＳ８４−２、出力端子ＣＫ２Ｒ、及び抵抗９２，９４を経由してインダクタ９４の−極性に戻る第１の電流経路である。
Next, immediately after time t3 in FIG. 12 and FIG. 13B, the control signal C1 becomes L level, the NMOS 85-1 transitions to the OFF state, and the output terminal CK1R is set to the Hi-Z state. As a result, a counter electromotive voltage is generated in the
この第１の電流経路に着目すると、ダイオード８４−１ａのカソードがＶＤＤ電源に接続されているので、出力端子ＣＫ１Ｒの電位は、電源電圧ＶＤＤよりもダイオード８４−１ａの順電圧分高い電位となり、クロック端子ＣＫ１の電位は、ダイオード８４−１ａの順電圧よりも抵抗９１の両端に生じる電圧降下分だけ更に高い電位となることが判る。この結果、一点鎖線矢印にて示すように、クロック端子ＣＫ１からサイリスタ１１１Ｂ−１のアノード・ゲート間を通り、ダイオード１２０Ｂ−１を経由してグランドＧＮＤに至る第２の電流経路に電流Ｉ３を生じ、サイリスタ１１１Ｂ−１のアノード・ゲート間にトリガ電流が流れて、サイリスタ１１１Ｂ−１はターンオンする。
Focusing on this first current path, since the cathode of the diode 84-1a is connected to the VDD power supply, the potential of the output terminal CK1R is higher than the power supply voltage VDD by the forward voltage of the diode 84-1a. It can be seen that the potential of the clock terminal CK1 is higher than the forward voltage of the diode 84-1a by a voltage drop generated across the
図１３（ｂ）は以上の過程を示す波形図であって、出力端子ＣＫ１ＲがＬレベルからＨｉ−Ｚ状態へ遷移する時、クロック端子ＣＫ１には、ｂ部に示すように、オーバシュート部を生じて電源電圧ＶＤＤよりも電圧Ｖｐ分高くすることができる。 FIG. 13B is a waveform diagram showing the above process. When the output terminal CK1R transitions from the L level to the Hi-Z state, the clock terminal CK1 has an overshoot part as shown in part b. As a result, the voltage Vp can be higher than the power supply voltage VDD.
典型的な設計例では、電源電圧ＶＤＤが３．３Ｖであり、ダイオード１２０Ｂ−１の順電圧Ｖｆを約１．６Ｖ、サイリスタ１１１Ｂ−１のアノード・ゲート間に生じるＰＮ接合の順電圧Ｖａｇもまた１．６Ｖとすると、前記第２の電流経路に電流Ｉ３を生じさせるためには、
Ｖｆ＋Ｖａｇ＜ＶＤＤ＋Ｖｐ
であることを必要としている。この時、図１３（ｂ）に示すクロック端子ＣＫｌの電位波形にオーバシュート部ｂが無く、Ｖｐ＝０Ｖであると、
Ｖｆ＋Ｖａｇ＝ｌ．６Ｖ＋ｌ．６Ｖ＝３．２Ｖ
となって、電源電圧ＶＤＤと同程度の値なので、サイリスタ１１１Ｂ−１をターンオンさせるに十分なゲートトリガ電流を得ることができない。
In a typical design example, the power supply voltage VDD is 3.3V, the forward voltage Vf of the
Vf + Vag <VDD + Vp
Need to be. At this time, if the potential waveform of the clock terminal CKl shown in FIG. 13 (b) has no overshoot portion b and Vp = 0V,
Vf + Vag = 1. 6V + l. 6V = 3.2V
Thus, the gate trigger current sufficient to turn on the
これに対し、本実施例２のように、例えば前記オーバシュート波形として電圧Ｖｐ＝０．６Ｖといった値を与えることで、
ＶＤＤ＋Ｖｐ＝３．３Ｖ＋０．６Ｖ＝３．９Ｖ
となって、前記電圧は先に試算したダイオード等の順電圧の加算値よりも大きく、サイリスタ１１１Ｂ−１をターンオンさせるに十分なゲートトリガ電流を期待することができる。
On the other hand, by giving a value such as the voltage Vp = 0.6 V as the overshoot waveform as in the second embodiment,
VDD + Vp = 3.3V + 0.6V = 3.9V
Thus, the voltage is larger than the added value of the forward voltage of the diode or the like previously calculated, and a gate trigger current sufficient to turn on the
（実施例２の変形例）
実施例１における図９の変形例１と同様に、図１０の発光素子アレイ２００Ｂを構成する複数の光サイリスタ２１０Ｂ（＝２１０Ｂ−１〜２１０Ｂ−ｎ）に代えて、２端子発光素子としての例えば複数のＬＥＤを設け、これらの各ＬＥＤのアノードを共通端子ＩＮに接続し、各ＬＥＤのカソードを走査回路部１００Ｂの各出力端子Ｑ１〜Ｑｎにそれぞれ接続しても良い。
(Modification of Example 2)
As in
このような構成のプリントヘッドでは、例えば、データ端子ＤＡがＬレベルになると、共通端子ＩＮに接続された複数のＬＥＤが全て非発光状態となる。これに対し、データ端子ＤＡがＨレベルになり、走査回路部１００Ｂにより、発光指令されているＬＥＤのカソードのみを選択的にＬレベルとすることで、発光指令されているＬＥＤがオン状態になる。オン状態のＬＥＤのアノードに流れる電流は、データ端子ＤＡから供給される駆動電流Ｉｏｕｔであり、ＬＥＤは発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
このように、本変形例では、実施例２とほぼ同様に動作する。
In the print head having such a configuration, for example, when the data terminal DA becomes L level, all of the plurality of LEDs connected to the common terminal IN are in a non-light emitting state. On the other hand, when the data terminal DA becomes H level and the scanning circuit unit 100B selectively sets only the cathode of the LED that is instructed to emit light to L level, the LED that is instructed to emit light is turned on. . The current flowing through the anode of the LED in the on state is the drive current Iout supplied from the data terminal DA, and the LED enters the light emission state and generates a light emission output corresponding to the value of the drive current Iout.
As described above, the present modification operates in substantially the same manner as in the second embodiment.
（実施例２及び変形例の効果）
本実施例２及びこの変形例によれば、次の（ａ）、（ｂ）のような効果がある。
(Effect of Example 2 and Modification)
According to the second embodiment and this modification, there are the following effects (a) and (b).
（ａ） 本実施例２やこの変形例によれば、クロック駆動回路７０の出力信号をＲＬ微分回路９０で微分して、図１３（ｂ）のｂ部におけるオーバシュート波形を生成しているので、実施例１と同様に、クロック駆動回路７０における出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数がクロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。これにより、プリントヘッド１３Ｂにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。
(A) According to the second embodiment and this modification, the output signal of the
（ｂ） 本実施例２やこの変形例の画像形成装置１によれば、プリントヘッド１３Ｂを採用しているので、実施例１の効果（ｂ）と同様の効果が得られる。
(B) According to the second embodiment and the
（実施例１、２の他の変形例）
本発明は、上記実施例１、２やその変形例に限定されず、その他の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。
(Other variations of Examples 1 and 2)
The present invention is not limited to the first and second embodiments and modifications thereof, and various other forms of use and modifications are possible. For example, there are the following forms (I) and (II) as usage forms and modifications.
（Ｉ） 実施例１、２及びこの変形例において、光源として用いられる発光サイリスタ２１０，２１０Ｂ及びＬＥＤ２１０Ａに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。
(I) In the first and second embodiments and this modification, the case where the present invention is applied to the
（ＩＩ） 表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Semiconductor Controlled Switch）の場合にも適用可能である。 (II) The present invention is also applicable to a thyristor used as a switching element for driving (that is, controlling voltage application) of a display element (for example, a display element arranged in a column or matrix). The present invention can also be applied to a four-terminal thyristor SCS (Semiconductor Controlled Switch) having first and second gates in addition to a thyristor having a three-terminal structure.
１ 画像形成装置
１３，１３Ａ，１３Ｂ プリントヘッド
１３ｃ ＩＣチップ
４０ 印刷制御部
６０ データ駆動回路
７０ クロック駆動回路
８０−１，８０−２ 出力バッファ
８４−１，８４−２ ＰＭ０Ｓ
８５−１，８５−２ ＮＭＯＳ
８４−１ａ，８４−２ａ，８５−１ａ，８５−２ａ ダイオード
９０ ＲＬ微分回路
９１，９２，９４ 抵抗
９３ インダクタ
１００，１００Ｂ 走査回路部
１１０，１１０−１〜１１０−ｎ，１１０Ｂ、１１０Ｂ−１〜１１０Ｂ−ｎ 走査回路
１１１，１１１−１〜１１１−ｎ，１１１Ｂ，１１１Ｂ−１〜１１１Ｂ−ｎ 自己走査サイリスタ
２００，２００Ａ，２００Ｂ 発光素子アレイ
２１０，２１０−１〜２１０−ｎ，２１０Ｂ，２１０Ｂ−１〜２１０Ｂ−ｎ 発光サイリスタ
２１０Ａ，２１０Ａ−１〜２１０Ａ−ｎ ＬＥＤ
DESCRIPTION OF
85-1, 85-2 NMOS
84-1a, 84-2a, 85-1a, 85-
Claims (16)
縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロック信号を出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロック信号を出力する第２クロック端子が偶数段の前記走査回路に接続された走査回路部と、
駆動用矩形波の信号を駆動してデータ信号を前記共通端子へ供給するデータ駆動回路と、
走査用矩形波の信号を駆動して第１クロックパルスと第２クロックパルスを交互に生成し、前記第１クロックパルスを第１出力端子から出力すると共に前記第２クロックパルスを第２出力端子から出力するクロック駆動回路と、
前記第１クロック端子と前記第２クロック端子との間に直列に接続されたインダクタ及び抵抗を有し、前記第１クロックパルス及び前記第２クロックパルスを前記インダクタ及び前記抵抗により微分し、前記第１クロックパルスのエッジに微分波形が形成された前記第１クロック信号を生成して前記第１クロック端子へ供給すると共に、前記第２クロックパルスのエッジに微分波形が形成された前記第２クロック信号を生成して前記第２クロック端子へ供給する微分回路と、
を備え、
前記走査回路部は、スタート信号が初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動することを特徴とする駆動装置。 In a driving device for driving a plurality of light emitting elements arranged in a branch connection to a common terminal,
The scanning circuit having a plurality of scanning circuits connected in cascade, the output terminals of the scanning circuits at the respective stages being connected to the respective light emitting elements, and the first clock terminal for outputting the first clock signal being an odd numbered stage and to be connected, the scanning circuit connected to the scanning circuit of the second clock terminal for outputting the second clock signal is even-,
A data driving circuit for driving a rectangular wave signal for driving and supplying a data signal to the common terminal;
A scanning rectangular wave signal is driven to alternately generate a first clock pulse and a second clock pulse, and the first clock pulse is output from the first output terminal and the second clock pulse is output from the second output terminal. An output clock driving circuit;
Has an inductor and a resistor connected in series between the second clock terminal and the first clock terminal, the first clock pulse and the second clock pulse is differentiated by the inductor and the resistor, the first The first clock signal having a differential waveform formed at the edge of one clock pulse is generated and supplied to the first clock terminal, and the second clock signal having a differential waveform formed at the edge of the second clock pulse. A differential circuit for generating and supplying the second clock terminal to the second clock terminal;
Equipped with a,
When the start signal is applied to the scanning circuit at the first stage, the scanning circuit unit sequentially drives and drives the plurality of light emitting elements from the scanning circuit at the first stage toward the scanning circuit at the last stage. A drive device.
前記奇数段における前記各走査回路は、第１電源に接続された第１端子と、前記第１クロック端子に接続された第２端子と、奇数番目の前記発光素子に接続され、前記第１端子及び前記第２端子間のオン／オフ状態を制御する制御端子と、を有する３端子スイッチ素子を備え、
前記偶数段における前記各走査回路は、前記第１電源に接続された第１端子と、前記第２クロック端子に接続された第２端子と、偶数番目の前記発光素子に接続され、前記偶数段における前記第１端子及び前記第２端子間のオン／オフ状態を制御する制御端子と、を有する３端子スイッチ素子を備えたことを特徴とする請求項１記載の駆動装置。 In the scanning circuit unit,
Each scanning circuit in the odd-numbered stage is connected to a first terminal connected to a first power source, a second terminal connected to the first clock terminal, and an odd-numbered light emitting element, and the first terminal And a control terminal for controlling an on / off state between the second terminals, and a three-terminal switch element,
The scanning circuits in the even stages are connected to the first terminal connected to the first power source, the second terminal connected to the second clock terminal, and the even-numbered light emitting elements, and the even-numbered stages. The drive device according to claim 1, further comprising a three-terminal switch element having a control terminal that controls an on / off state between the first terminal and the second terminal.
前記各段の走査回路における前記３端子スイッチ素子の前記制御端子間は、順方向のダイオードを介してそれぞれ接続されていることを特徴とする請求項２記載の駆動装置。 The start signal is input to the control terminal of the three-terminal switch element in the first-stage scanning circuit via a forward diode,
3. The driving apparatus according to claim 2, wherein the control terminals of the three-terminal switch elements in the scanning circuits of the respective stages are connected to each other via a forward diode.
前記第２電源は、グランドであり、
前記クロック駆動回路は、
前記第１電源と前記第１出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第２電源との間に接続され、前記走査用矩形波の信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第１出力端子と前記第２電源との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態又は低レベル状態に切り替わる第１出力バッファと、
前記第１電源と前記第２出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第２電源との間に接続され、前記走査用矩形波の信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２出力端子と前記第２電源との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態又は低レベル状態に切り替わる第２出力バッファと、
を備えたことを特徴とする請求項４記載の駆動装置。 The first power supply is a power supply for supplying a power supply voltage,
The second power source is a ground;
The clock driving circuit includes:
A first switch element connected between the first power source and the first output terminal and performing an on / off operation based on the scanning rectangular wave signal, and between the first output terminal and the second power source. Between the first output terminal and the second power source. The second switch element is connected to the first switch element and is complementarily turned on / off based on the scanning rectangular wave signal. A first diode connected in a direction, and the first output terminal is switched to a high level state or a low level state by a complementary on / off operation of the first switch element and the second switch element. An output buffer;
A third switch element connected between the first power source and the second output terminal and operating on / off based on the scanning rectangular wave signal, and between the second output terminal and the second power source Between the second output terminal and the second power source. The fourth switch element is connected to the second switch element and is complementarily turned on / off based on the scanning rectangular wave signal. A second diode connected in a direction, and the second output terminal is switched to a high level state or a low level state by a complementary on / off operation of the third switch element and the fourth switch element. An output buffer;
The drive device according to claim 4, further comprising:
前記第２電源は、グランドであり、
前記クロック駆動回路は、
前記第１電源と前記第１出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第２電源との間に接続され、前記走査用矩形波の信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第１出力端子と前記第２電源との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第１出力バッファと、
前記第１電源と前記第２出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第２電源との間に接続され、前記走査用矩形波の信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２出力端子と前記第２電源との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第２出力バッファと、
を備えたことを特徴とする請求項４記載の駆動装置。 The first power supply is a power supply for supplying a power supply voltage,
The second power source is a ground;
The clock driving circuit includes:
A first switch element connected between the first power source and the first output terminal and performing an on / off operation based on the scanning rectangular wave signal, and between the first output terminal and the second power source. Between the first output terminal and the second power source. The second switch element is connected to the first switch element and is complementarily turned on / off based on the scanning rectangular wave signal. A first diode connected in a direction, and the first output terminal is in a high level state, a low level state, or a high impedance state by complementary on / off operations of the first switch element and the second switch element. A three-state first output buffer that switches to
A third switch element connected between the first power source and the second output terminal and operating on / off based on the scanning rectangular wave signal, and between the second output terminal and the second power source Between the second output terminal and the second power source. The fourth switch element is connected to the second switch element and is complementarily turned on / off based on the scanning rectangular wave signal. A second diode connected in a direction, and the second output terminal is in a high level state, a low level state, or a high impedance state by complementary ON / OFF operations of the third switch element and the fourth switch element. A three-state second output buffer that switches to
The drive device according to claim 4, further comprising:
前記第２電源は、電源電圧を供給する電源であり、
前記クロック駆動回路は、
前記第２電源と前記第１出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第１電源との間に接続され、前記走査用矩形波の信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第２電源と前記第１出力端子との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態又は低レベル状態に切り替わる第１出力バッファと、
前記第２電源と前記第２出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第１電源との間に接続され、前記走査用矩形波の信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２電源と前記第２出力端子との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態又は低レベル状態に切り替わる第２出力バッファと、
を備えたことを特徴とする請求項４記載の駆動装置。 The first power source is a ground;
The second power source is a power source for supplying a power source voltage;
The clock driving circuit includes:
A first switch element connected between the second power source and the first output terminal and performing on / off operation based on the scanning rectangular wave signal, and between the first output terminal and the first power source Between the second power source and the first output terminal, and a second switch element connected to the first switch element and complementarily turned on / off based on the scanning rectangular wave signal. A first diode connected in a direction, and the first output terminal is switched to a high level state or a low level state by a complementary on / off operation of the first switch element and the second switch element. An output buffer;
A third switch element connected between the second power source and the second output terminal and operating on / off based on the scanning rectangular wave signal, and between the second output terminal and the first power source. Between the second power supply and the second output terminal, and a fourth switch element connected to the second switch element and complementarily turned on / off with respect to the third switch element based on the scanning rectangular wave signal. A second diode connected in a direction, and the second output terminal is switched to a high level state or a low level state by a complementary on / off operation of the third switch element and the fourth switch element. An output buffer;
The drive device according to claim 4, further comprising:
前記第２電源は、電源電圧を供給する電源であり、
前記クロック駆動回路は、
前記第２電源と前記第１出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第１電源との間に接続され、前記走査用矩形波の信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第２電源と前記第１出力端子との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第１出力バッファと、
前記第２電源と前記第２出力端子との間に接続され、前記走査用矩形波の信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第１電源との間に接続され、前記走査用矩形波の信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２電源と前記第２出力端子との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第２出力バッファと、
を備えたことを特徴とする請求項４記載の駆動装置。 The first power source is a ground;
The second power source is a power source for supplying a power source voltage;
The clock driving circuit includes:
A first switch element connected between the second power source and the first output terminal and performing on / off operation based on the scanning rectangular wave signal, and between the first output terminal and the first power source Between the second power source and the first output terminal, and a second switch element connected to the first switch element and complementarily turned on / off based on the scanning rectangular wave signal. A first diode connected in a direction, and the first output terminal is in a high level state, a low level state, or a high impedance state by complementary on / off operations of the first switch element and the second switch element. A three-state first output buffer that switches to
A third switch element connected between the second power source and the second output terminal and operating on / off based on the scanning rectangular wave signal, and between the second output terminal and the first power source. Between the second power supply and the second output terminal, and a fourth switch element connected to the second switch element and complementarily turned on / off with respect to the third switch element based on the scanning rectangular wave signal. A second diode connected in a direction, and the second output terminal is in a high level state, a low level state, or a high impedance state by complementary ON / OFF operations of the third switch element and the fourth switch element. A three-state second output buffer that switches to
The drive device according to claim 4, further comprising:
前記第２及び第４スイッチ素子は、前記第１導電型とは異なる第２導電型であって前記走査用矩形波の信号に基づきオン／オフ動作する前記第２導電型のＭＯＳトランジスタによりそれぞれ構成され、
前記第１及び第２ダイオードは、前記各ＭＯＳトランジスタに形成される寄生ダイオードによりそれぞれ構成されていることを特徴とする請求項５〜８のいずれか１項に記載の駆動装置。 The first and third switch elements are respectively configured by first-conductivity-type MOS transistors that are turned on / off based on the scanning rectangular wave signal,
The second and fourth switch elements are second conductive types different from the first conductive type, and are configured by the second conductive type MOS transistors which are turned on / off based on the scanning rectangular wave signal, respectively. And
9. The driving device according to claim 5, wherein the first and second diodes are respectively configured by parasitic diodes formed in the MOS transistors.
請求項１〜１４のいずれか１項に記載の駆動装置と、The drive device according to any one of claims 1 to 14,
を備えたことを特徴とするプリントヘッド。A print head comprising:
前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。An image forming apparatus which forms an image on a recording medium by being exposed by the print head.
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