JP5483172B2

JP5483172B2 - Data transfer apparatus and data transfer method

Info

Publication number: JP5483172B2
Application number: JP2009247585A
Authority: JP
Inventors: 靖古川
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2009-10-19
Filing date: 2009-10-28
Publication date: 2014-05-07
Anticipated expiration: 2029-10-28
Also published as: JP2011107737A

Description

本発明は、第１クロックに従って送られてきたデータを前記第１クロックと非同期の第２クロックに従って転送するデータ転送装置およびデータ転送方法に関する。 The present invention relates to a data transfer apparatus and a data transfer method for transferring data transmitted according to a first clock according to a second clock that is asynchronous with the first clock.

送信側のクロック（第１クロック）に従ってデータバスに送信されたデータ信号を、これと非同期の受信側のクロック（第２クロック）に従った動作で取り込む場合、メタ・ステーブルを回避するために受信側でデータ信号を取り込むタイミングを調整する必要がある。 In order to avoid meta stable when the data signal transmitted to the data bus according to the clock on the transmitting side (first clock) is fetched by the operation according to the clock on the receiving side asynchronous with the clock (second clock). It is necessary to adjust the timing for capturing the data signal on the receiving side.

このようなタイミングを調整する方法としては、データ信号の切り替わりに対応する第１クロックのエッジを第２クロックのエッジでラッチし、さらに第２クロックの１周期分遅れのタイミングでデータ信号をラッチする方法がある。 As a method for adjusting such timing, the edge of the first clock corresponding to the switching of the data signal is latched with the edge of the second clock, and the data signal is further latched with a timing delayed by one cycle of the second clock. There is a way.

また、ＦＩＦＯ（First-In-First-Out）を用いて、第１クロックによりＦＩＦＯへの書込みを行い、第２クロックによりＦＩＦＯからのデータ読み出しを行う方法もある。 In addition, there is a method in which FIFO (First-In-First-Out) is used to perform writing to the FIFO with a first clock and data reading from the FIFO with a second clock.

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しかし、ラッチするタイミングを遅らせる方法では、データバス信号のデータ信号のタイミングはビットごとにまちまちであるため、第２クロックが第１クロックに対してかなり高速である場合には、すべてのビットでデータ値が安定するまでに時間がかかり、またデータ値が安定した時刻を知ることもできない。また、ＦＰＧＡ（Filed Programmable Array）の場合には、通常はグローバルクロックである第１クロックを、グローバルクロックである第２クロックでラッチできないという制約がある。 However, in the method of delaying the latching timing, the timing of the data signal of the data bus signal varies from bit to bit. Therefore, when the second clock is considerably faster than the first clock, the data in all bits It takes time to stabilize the value, and it is impossible to know the time when the data value is stable. In the case of an FPGA (Filed Programmable Array), there is a restriction that the first clock, which is normally the global clock, cannot be latched by the second clock, which is the global clock.

また、ＦＩＦＯを用いる方法では、ライトアドレスとリードアドレスが非同期であるため、複雑な非同期信号処理が必要になる。また場合によっては、非同期信号処理のために特定のＲＡＭ領域が必要となり、設計が困難となる。 Further, in the method using the FIFO, since the write address and the read address are asynchronous, complicated asynchronous signal processing is required. In some cases, a specific RAM area is required for asynchronous signal processing, which makes designing difficult.

本発明の目的は、複雑な非同期信号処理を必要とせずに安定したデータ転送を可能とするデータ転送装置およびデータ転送方法を提供することにある。 An object of the present invention is to provide a data transfer apparatus and a data transfer method that enable stable data transfer without requiring complicated asynchronous signal processing.

本発明のデータ転送装置は、第１クロックに従って送られてきたデータを前記第１クロックと非同期の第２クロックに従って転送するデータ転送装置において、前記第１クロックのエッジを抽出するエッジ抽出手段と、前記エッジ抽出手段によるエッジの抽出から一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第１の取得手段と、前記第１の取得手段よりも一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第２の取得手段と、前記第１の取得手段により取得されたデータと、前記第２の取得手段により取得されたデータとを照合し、両者が一致した場合に当該データを転送する転送手段と、を備え、前記エッジ抽出手段、前記第１の取得手段、前記第２の取得手段、および前記転送手段は前記第２クロックに同期して動作し、前記第２のクロックは前記第１のクロックよりも高速であり、前記第１クロックに従って送られてきたデータは、前記第１のクロックごとに更新され、前記転送手段により転送されるデータは、前記第１クロックに従って送られてきたデータと同様の順序で更新されることを特徴とする。
このデータ転送装置によれば、第１クロックに従って送られたデータを２回にわたり取得して両データを照合し、両者が一致した場合に当該データを転送するので、複雑な非同期信号処理を必要とせずに安定したデータ転送を行うことができる。
The data transfer apparatus according to the present invention includes an edge extraction means for extracting an edge of the first clock in a data transfer apparatus for transferring data transmitted according to a first clock according to a second clock asynchronous with the first clock; First acquisition means for acquiring data sent according to the first clock at a timing delayed from the edge extraction by the edge extraction means, and at a timing delayed by a fixed time from the first acquisition means, The second acquisition means for acquiring the data sent according to the first clock, the data acquired by the first acquisition means, and the data acquired by the second acquisition means are collated, Transfer means for transferring the data when they match, the edge extraction means, the first acquisition means, the second acquisition means, Fine said transfer means operates in synchronism with the second clock, the second clock is faster than the first clock, data transmitted in accordance with said first clock, said first clock The data updated every time and transferred by the transfer means is updated in the same order as the data sent in accordance with the first clock .
According to this data transfer apparatus, the data sent in accordance with the first clock is acquired twice, the two data are collated, and when the two match, the data is transferred, so that complicated asynchronous signal processing is required. Stable data transfer can be performed.

本発明のデータ転送方法は、第１クロックに従って送られてきたデータを前記第１クロックと非同期の第２クロックに従って転送するデータ転送方法において、前記第１クロックのエッジを抽出するステップと、前記エッジを抽出するステップによるエッジの抽出から一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第１の取得ステップと、前記第１の取得ステップよりも一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第２の取得ステップと、前記第１の取得ステップにより取得されたデータと、前記第２の取得ステップにより取得されたデータとを照合し、両者が一致した場合に当該データを転送するステップと、を備え、前記エッジを抽出するステップ、前記第１の取得ステップ、前記第２の取得ステップ、および前記データを転送するステップは前記第２クロックに同期して実行され、前記第２のクロックは前記第１のクロックよりも高速であり、前記第１クロックに従って送られてきたデータは、前記第１のクロックごとに更新され、前記転送手段により転送されるデータは、前記第１クロックに従って送られてきたデータと同様の順序で更新されることを特徴とする。
このデータ転送方法によれば、第１クロックに従って送られたデータを２回にわたり取得して両データを照合し、両者が一致した場合に当該データを転送するので、複雑な非同期信号処理を必要とせずに安定したデータ転送を行うことができる。

The data transfer method of the present invention is a data transfer method for transferring data transmitted according to a first clock according to a second clock asynchronous with the first clock, the step of extracting an edge of the first clock, and the edge at timing delayed a certain time from the edge of the extraction by the step of extracting, by the a first acquisition step of acquiring the data sent in accordance with a first clock, said timing delayed a certain time than the first acquisition step, The second acquisition step of acquiring data sent according to the first clock, the data acquired by the first acquisition step, and the data acquired by the second acquisition step are collated, Transferring the data if they match, extracting the edge, the first Acquisition step, the second acquisition step, and the step of transferring the data is performed in synchronization with the second clock, the second clock is faster than the first clock, the first clock The data sent in accordance with the first clock is updated every first clock, and the data transferred by the transfer means is updated in the same order as the data sent in accordance with the first clock. To do.
According to this data transfer method, the data sent in accordance with the first clock is acquired twice, the two data are collated, and if both match, the data is transferred, so that complicated asynchronous signal processing is required. Stable data transfer can be performed.

本発明のデータ転送装置によれば、第１クロックに従って送られたデータを２回にわたり取得して両データを照合し、両者が一致した場合に当該データを転送するので、複雑な非同期信号処理を必要とせずに安定したデータ転送を行うことができる。 According to the data transfer device of the present invention, the data sent in accordance with the first clock is acquired twice, the two data are collated, and when the two match, the data is transferred. Stable data transfer can be performed without the need.

本発明のデータ転送方法によれば、第１クロックに従って送られたデータを２回にわたり取得して両データを照合し、両者が一致した場合に当該データを転送するので、複雑な非同期信号処理を必要とせずに安定したデータ転送を行うことができる。 According to the data transfer method of the present invention, the data sent according to the first clock is acquired twice, the two data are collated, and when the two match, the data is transferred, so that complicated asynchronous signal processing is performed. Stable data transfer can be performed without the need.

データ転送装置の構成を示すブロック図。The block diagram which shows the structure of a data transfer apparatus. データ転送装置の動作を示すタイミングチャート。The timing chart which shows operation | movement of a data transfer apparatus.

以下、本発明によるデータ転送装置の一実施形態について説明する。 Hereinafter, an embodiment of a data transfer apparatus according to the present invention will be described.

図１は本実施形態のデータ転送装置の構成を示すブロック図、図２は本実施形態のデータ転送装置の動作を示すタイミングチャートである。 FIG. 1 is a block diagram showing the configuration of the data transfer apparatus of this embodiment, and FIG. 2 is a timing chart showing the operation of the data transfer apparatus of this embodiment.

図１に示すように、本実施形態のデータ転送装置は、分周部１、エッジ抽出部２、データ転送部３を備える。第１クロック１１および第２クロック２１は互いに非同期である。データ転送部３に入力されるデータバス信号１０は第１クロック１１に基づいて生成されエッジ抽出部２およびデータ転送部３は第２クロック２１に基づいて動作する。 As shown in FIG. 1, the data transfer apparatus of this embodiment includes a frequency divider 1, an edge extractor 2, and a data transfer unit 3. The first clock 11 and the second clock 21 are asynchronous with each other. The data bus signal 10 input to the data transfer unit 3 is generated based on the first clock 11, and the edge extraction unit 2 and the data transfer unit 3 operate based on the second clock 21.

分周部１は、第１クロック１１を２分周して、分周信号１２を生成する。 The frequency divider 1 divides the first clock 11 by 2 to generate a frequency-divided signal 12.

エッジ抽出部２は、分周信号１２を第２クロック２１でラッチすることにより、第１クロック１１のエッジ信号２２を抽出する。 The edge extraction unit 2 extracts the edge signal 22 of the first clock 11 by latching the frequency-divided signal 12 with the second clock 21.

データ転送部３はエッジ信号２２が有効なときに、データバス信号１０を第２クロック２１でラッチし、さらに、１クロック分遅れた第２クロック２１でデータバス信号１０をラッチする。そして、前者のデータと後者のデータが一致した場合にデータが安定したものと判定して、このデータをデータバス信号２０として出力する。 When the edge signal 22 is valid, the data transfer unit 3 latches the data bus signal 10 with the second clock 21, and further latches the data bus signal 10 with the second clock 21 delayed by one clock. When the former data and the latter data match, it is determined that the data is stable, and this data is output as the data bus signal 20.

次に、図２を参照してデータ転送部３の動作について説明する。 Next, the operation of the data transfer unit 3 will be described with reference to FIG.

図２において信号２２Ａは分周信号１２を第２クロック２１でラッチした信号、信号２２Ｂは信号２２Ａを第２クロック２１で１クロック分遅延させた信号である。エッジ抽出部２は、信号２２Ａと信号２２Ｂの排他的論理和をとることによりエッジ信号２２を生成している。この信号２２は実際の第１クロック１１のエッジより若干遅れているため、データ転送部３においてこの信号２２のタイミングでデータバス信号１０を第２クロック２１でラッチすれば、理想的には第１クロック１１のエッジ位置を回避したデータバス信号２０が得られ、データバスにおけるメタ・ステーブルの心配はないはずである。 In FIG. 2, a signal 22A is a signal obtained by latching the frequency-divided signal 12 with the second clock 21, and a signal 22B is a signal obtained by delaying the signal 22A by one clock with the second clock 21. The edge extraction unit 2 generates the edge signal 22 by taking the exclusive OR of the signal 22A and the signal 22B. Since the signal 22 is slightly delayed from the actual edge of the first clock 11, if the data bus signal 10 is latched by the second clock 21 at the timing of the signal 22 in the data transfer unit 3, ideally the first The data bus signal 20 avoiding the edge position of the clock 11 is obtained, and there should be no worry about meta-stable in the data bus.

しかし、実際には、データバス信号１０は第１クロック１１よりも遅延しており、その遅延時間はバスのビット毎に異なるため、データが安定していない可能性がある。また、第１クロック１１と第２クロック２１のタイミングが一定でないため、データバス信号１０をラッチする実質的なタイミングも変動し、データの安定性も変動する。 However, in reality, the data bus signal 10 is delayed from the first clock 11 and the delay time differs for each bit of the bus, so that the data may not be stable. In addition, since the timings of the first clock 11 and the second clock 21 are not constant, the substantial timing for latching the data bus signal 10 also varies, and the data stability also varies.

そこで、データ転送部３では、信号２２のタイミング（例えば、図２の時刻Ｔ１）でデータバス信号１０を第２クロック２１でラッチして得た信号２０Ａと、データバス信号１０をさらに１クロック分遅れた次の第２クロック２１のタイミング（例えば、図２の時刻Ｔ２）でラッチして得た信号２０Ｂのデータを比較し、両者が一致していることを確認してから、信号２０Ｂをデータバス信号２０として出力している（例えば、図２の時刻Ｔ３であり、時刻Ｔ２よりも１クロック分遅れた第２クロック２１のタイミング）。エッジ信号２２は前者のタイミングでのラッチを許容するイネーブル信号に相当し、図２の信号２２´は、後者のタイミングでのラッチを許容するイネーブル信号に相当する。 Therefore, in the data transfer unit 3, the signal 20A obtained by latching the data bus signal 10 with the second clock 21 at the timing of the signal 22 (for example, time T1 in FIG. 2) and the data bus signal 10 for one more clock. The data of the signal 20B obtained by latching at the timing of the delayed second clock 21 (for example, time T2 in FIG. 2) is compared, and after confirming that they match, the signal 20B is converted to the data. It is output as the bus signal 20 (for example, the timing of the second clock 21 at time T3 in FIG. 2 and delayed by one clock from the time T2). The edge signal 22 corresponds to an enable signal that allows latching at the former timing, and the signal 22 ′ in FIG. 2 corresponds to an enable signal that allows latching at the latter timing.

このように、本実施形態のデータ転送装置では、第２クロック２１で２回にわたりラッチして得たデータバス信号１０のデータを照合し、両者が一致した場合にそのデータをデータバス信号２０として出力している。このため、メタ・ステーブルの影響がなくなり安定した後のデータを出力できるとともに、データが安定する時刻を把握することができる。また、本実施形態のデータ転送装置ではＦＩＦＯを用いないため、複雑な非同期信号処理が不要であり、特定のＲＡＭ領域を使用することに起因する実装上の問題も生じない。さらに、ＦＰＧＡを用いて装置を構成することができる。 As described above, in the data transfer device of this embodiment, the data of the data bus signal 10 obtained by latching twice with the second clock 21 is collated, and when the two match, the data is used as the data bus signal 20. Output. For this reason, the stable data can be output without being affected by the meta stable, and the time when the data becomes stable can be grasped. In addition, since the data transfer apparatus according to the present embodiment does not use a FIFO, complicated asynchronous signal processing is not required, and there is no mounting problem caused by using a specific RAM area. Furthermore, an apparatus can be configured using an FPGA.

なお、データバス信号１０を３回以上にわたり取得し、データの変化がなくなるのを待って、データバス信号２０を出力するようにしてもよい。 Note that the data bus signal 10 may be acquired three or more times, and the data bus signal 20 may be output after waiting for the data to change.

本発明の適用範囲は上記実施形態に限定されることはない。本発明は、第１クロックに従って送られてきたデータを前記第１クロックと非同期の第２クロックに従って転送するデータ転送装置およびデータ転送方法に対し、広く適用することができる。 The scope of application of the present invention is not limited to the above embodiment. The present invention can be widely applied to a data transfer apparatus and a data transfer method for transferring data transmitted according to a first clock according to a second clock asynchronous with the first clock.

２エッジ抽出部（エッジ抽出手段）
３データ転送部（第１の取得手段、第２の取得手段、転送手段）
１１第１クロック
２１第２クロック 2 Edge extraction unit (edge extraction means)
3 Data transfer unit (first acquisition means, second acquisition means, transfer means)
11 First clock 21 Second clock

Claims

第１クロックに従って送られてきたデータを前記第１クロックと非同期の第２クロックに従って転送するデータ転送装置において、
前記第１クロックのエッジを抽出するエッジ抽出手段と、
前記エッジ抽出手段によるエッジの抽出から一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第１の取得手段と、
前記第１の取得手段よりも一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第２の取得手段と、
前記第１の取得手段により取得されたデータと、前記第２の取得手段により取得されたデータとを照合し、両者が一致した場合に当該データを転送する転送手段と、
を備え、
前記エッジ抽出手段、前記第１の取得手段、前記第２の取得手段、および前記転送手段は前記第２クロックに同期して動作し、
前記第２のクロックは前記第１のクロックよりも高速であり、
前記第１クロックに従って送られてきたデータは、前記第１のクロックごとに更新され、前記転送手段により転送されるデータは、前記第１クロックに従って送られてきたデータと同様の順序で更新されることを特徴とするデータ転送装置。 In a data transfer device for transferring data transmitted according to a first clock according to a second clock asynchronous with the first clock,
Edge extracting means for extracting an edge of the first clock;
First acquisition means for acquiring data sent in accordance with the first clock at a timing delayed from the edge extraction by the edge extraction means;
Second acquisition means for acquiring data sent in accordance with the first clock at a timing delayed by a fixed time from the first acquisition means;
A transfer unit that collates the data acquired by the first acquisition unit with the data acquired by the second acquisition unit, and transfers the data when they match;
With
The edge extraction means, the first acquisition means, the second acquisition means, and the transfer means operate in synchronization with the second clock ,
The second clock is faster than the first clock;
The data sent according to the first clock is updated every first clock, and the data transferred by the transfer means is updated in the same order as the data sent according to the first clock. A data transfer device.

第１クロックに従って送られてきたデータを前記第１クロックと非同期の第２クロックに従って転送するデータ転送方法において、
前記第１クロックのエッジを抽出するステップと、
前記エッジを抽出するステップによるエッジの抽出から一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第１の取得ステップと、
前記第１の取得ステップよりも一定時間遅れたタイミングで、前記第１クロックに従って送られたデータを取得する第２の取得ステップと、
前記第１の取得ステップにより取得されたデータと、前記第２の取得ステップにより取得されたデータとを照合し、両者が一致した場合に当該データを転送するステップと、
を備え、
前記エッジを抽出するステップ、前記第１の取得ステップ、前記第２の取得ステップ、および前記データを転送するステップは前記第２クロックに同期して実行され、
前記第２のクロックは前記第１のクロックよりも高速であり、
前記第１クロックに従って送られてきたデータは、前記第１のクロックごとに更新され、前記転送手段により転送されるデータは、前記第１クロックに従って送られてきたデータと同様の順序で更新されることを特徴とするデータ転送方法。 In a data transfer method for transferring data transmitted according to a first clock according to a second clock asynchronous with the first clock,
Extracting an edge of the first clock;
A first acquisition step of acquiring data sent in accordance with the first clock at a timing delayed by a certain time from the extraction of the edge in the step of extracting the edge;
A second acquisition step of acquiring data sent according to the first clock at a timing delayed by a fixed time from the first acquisition step;
Collating the data acquired by the first acquisition step with the data acquired by the second acquisition step, and transferring the data if they match,
With
The step of extracting the edge, the first acquisition step, the second acquisition step, and the step of transferring the data are executed in synchronization with the second clock ;
The second clock is faster than the first clock;
The data sent according to the first clock is updated every first clock, and the data transferred by the transfer means is updated in the same order as the data sent according to the first clock. A data transfer method characterized by the above.