JP5471256B2 - Semiconductor device, semiconductor wafer, semiconductor wafer manufacturing method, semiconductor device manufacturing method - Google Patents

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Description

本発明は、半導体素子、半導体ウェハ、半導体ウェハの製造方法、半導体素子の製造方法に関する。   The present invention relates to a semiconductor device, a semiconductor wafer, a semiconductor wafer manufacturing method, and a semiconductor device manufacturing method.

トランジスタ、ダイオード、レーザ等の半導体素子は、各種電子機器の重要な部材である。特に、半導体レーザ等の半導体発光素子は、画像表示装置、情報記録再生装置等に有用である。   Semiconductor elements such as transistors, diodes, and lasers are important members of various electronic devices. In particular, semiconductor light emitting devices such as semiconductor lasers are useful for image display devices, information recording / reproducing devices, and the like.

半導体素子は、例えば、半導体ウェハを劈開させて製造する。端面発光型半導体レーザ等の半導体素子の一般的な劈開工程においては、ダイヤモンドカッターや高出力レーザビームなどを用いることがある。具体的には、例えば、半導体ウェハ表面の分割予定線上の一部にスクライブにより劈開ガイド溝を形成した後、前記ウェハ裏面から分割予定線の直下に刃（ブレード）を押し当てて劈開する。   The semiconductor element is manufactured, for example, by cleaving a semiconductor wafer. In a general cleavage process of a semiconductor element such as an edge-emitting semiconductor laser, a diamond cutter or a high-power laser beam may be used. Specifically, for example, a cleavage guide groove is formed by scribe on a part of the semiconductor wafer surface on the planned dividing line, and then a blade (blade) is pressed from the back surface of the wafer directly below the planned dividing line.

特に、窒化物系結晶では結晶硬度が高く、またクラックが入りやすいといった特性により、ＩｎＰ、ＧａＡｓといった他の化合物材料系と比べても、劈開工程の制御が難しい。例えば、スクライブ溝の形成時にその衝撃により欠陥やクラックが発生したり、ウェハの段差等に対応して劈開線が直進せず端面平坦性や歩留まりが悪化したりする、という問題がある。これを回避するため、例えば特許文献１に示されているように、ガイド溝の数をストライプ毎に設けるなどの方法が提案されている。   In particular, nitride-based crystals have high crystal hardness and are prone to cracking, making it difficult to control the cleavage process compared to other compound material systems such as InP and GaAs. For example, when the scribe groove is formed, there are problems that a defect or a crack is generated due to the impact, or that the cleavage line does not go straight corresponding to the step of the wafer and the end surface flatness and yield are deteriorated. In order to avoid this, for example, as disclosed in Patent Document 1, a method of providing the number of guide grooves for each stripe has been proposed.

図１７に、特許文献１の方法を示す。図１７はガイド溝の配置の平面図である。図示の通り、このウェハは、ストライプ１７１を複数有し、劈開予定線に対し、ダイヤモンド刃を用いたスクライブによりガイド溝１７２をストライプとストライプの間に設けている。   FIG. 17 shows the method of Patent Document 1. FIG. 17 is a plan view of the arrangement of the guide grooves. As shown in the drawing, this wafer has a plurality of stripes 171, and guide grooves 172 are provided between the stripes by scribing with a diamond blade with respect to the planned cleavage line.

一方、例えば、ＩｎＰ系やＧａＡｓ系材料を用いた半導体レーザでは、特許文献２に示される方法等が用いられている。特許文献２の方法では、特許文献１と同様、周期的に並んだ活性層ストライプを避けて破線状に、劈開するためのガイド溝を形成する。このガイド溝をウェットエッチングにより作製すると、エッチング速度の異方性により断面がＶ字型のガイド溝が得られる。   On the other hand, for example, in a semiconductor laser using an InP-based or GaAs-based material, a method disclosed in Patent Document 2 is used. In the method of Patent Document 2, as in Patent Document 1, guide grooves for cleavage are formed in a broken line shape, avoiding periodically arranged active layer stripes. When this guide groove is produced by wet etching, a guide groove having a V-shaped cross section is obtained due to anisotropy of the etching rate.

特開２００３−１７７９１号公報JP 2003-17791 A 特開昭５６−７１９８９号公報JP 56-71989

しかしながら、特許文献１および２に記載の方法においても、半導体ウェハにおいて、正確な劈開のためのガイド溝を効率よく形成するためには、なお課題を有する。   However, the methods described in Patent Documents 1 and 2 still have problems in efficiently forming guide grooves for accurate cleavage in a semiconductor wafer.

例えば、特許文献１の方法では、スクライブ数増加に伴う収量の低下、ケガキ屑の増加といった問題がある。スクライブ（ケガキ）の際に発生するケガキ屑は、半導体素子の品質の劣化等を引き起こすおそれがある。更に、スクライブ時の衝撃による欠陥やクラック発生確率が上昇し、劈開歩留まりの低下や素子信頼性への影響が懸念される。また、バー劈開による共振器面形成後、半導体ウェハを活性層ストライプ（レーザストライプ）に平行な方向に分割する（以下、これを「素子分割」ということがある）工程においても、同様の問題が生じる可能性がある。   For example, the method of Patent Document 1 has problems such as a decrease in yield accompanying an increase in the number of scribes and an increase in scribble scraps. Scribing scraps generated during scribing may cause deterioration of the quality of the semiconductor element. Further, the probability of occurrence of defects and cracks due to impact during scribing increases, and there is a concern that the cleavage yield will be reduced and the device reliability will be affected. The same problem occurs in the process of dividing the semiconductor wafer in a direction parallel to the active layer stripe (laser stripe) after forming the resonator surface by bar cleavage (hereinafter, this may be referred to as “element division”). It can happen.

一方、特許文献２の方法では、前記ガイド溝を用いて劈開すると、刃を当てる位置に拘わらずＶ字型の頂点位置で劈開が生じるため、正確な位置での分割が可能となる。また、スクライブを必要としないため、スクライブ時の衝撃による影響も回避できる。しかしながら、例えば、窒化物系材料では、特許文献２に記載されたようなＶ字型のガイド溝を、ウェットエッチングにより形成することが困難である。これは、ＧａＮ系材料の耐薬品性が高いため、Ｖ字型ガイド溝を形成できる適当なエッチング液が存在しないことによる。一方、ドライエッチングによりガイド溝を形成することは可能であるが、ＧａＮ系材料に適用できるドライエッチングは一般に物理性の高いエッチング方法である。このため、溝の断面形状がＶ字型ではなく、溝下端と上端の幅がほぼ等しい矩形又はＵ字型となってしまう。このような形状では、ガイド溝に力をかけた時に劈開線が一意に決まらず、制御性を確保することが困難である。   On the other hand, in the method of Patent Document 2, when cleaving using the guide groove, cleavage occurs at the V-shaped apex position regardless of the position where the blade is applied, so that division at an accurate position is possible. In addition, since no scribe is required, it is possible to avoid the influence of the impact at the time of scribe. However, for example, with a nitride-based material, it is difficult to form a V-shaped guide groove as described in Patent Document 2 by wet etching. This is because there is no suitable etching solution capable of forming the V-shaped guide groove because the chemical resistance of the GaN-based material is high. On the other hand, guide grooves can be formed by dry etching, but dry etching applicable to GaN-based materials is generally an etching method with high physical properties. For this reason, the cross-sectional shape of the groove is not a V-shape, but a rectangular or U-shape having substantially the same width at the lower end and the upper end of the groove. With such a shape, the cleavage line is not uniquely determined when a force is applied to the guide groove, and it is difficult to ensure controllability.

一方、ＩｎＰやＧａＡｓ材料系においても、例えば２００μｍ以上の厚みを持つ基板や、表面に段差構造の多い基板等に対しては、必ずしも特許文献１の方法が適用できるとは限らない。こうした基板において、安定した劈開特性を実現するには、ある程度以上の深さを持つＶ字型またはそれに近い形状のガイド溝が必要となる。しかしながら、ウェットエッチングによりＶ字型またはそれに近い形状の溝を形成する場合、エッチング速度の低下や、ガイド溝幅の制限等により、十分な深さのガイド溝を得られない可能性がある。   On the other hand, in the InP or GaAs material system, for example, the method of Patent Document 1 is not necessarily applicable to a substrate having a thickness of 200 μm or more, a substrate having a large step structure on the surface, and the like. In order to realize stable cleavage characteristics in such a substrate, a V-shaped guide groove having a depth of a certain level or a shape close thereto is required. However, when a V-shaped groove or a shape close thereto is formed by wet etching, there is a possibility that a guide groove having a sufficient depth cannot be obtained due to a decrease in the etching rate or a limitation on the width of the guide groove.

このように、半導体ウェハにおいて、正確な劈開のためのガイド溝をケガキ屑の発生なしに効率よく形成することは困難である。   As described above, it is difficult to efficiently form a guide groove for accurate cleavage without generation of scribble dust in a semiconductor wafer.

そこで、本発明は、半導体ウェハにおいて、正確な劈開のためのガイド溝をケガキ屑の発生なしに効率よく形成できる半導体ウェハの製造方法を提供することを目的とする。   Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor wafer, in which a guide groove for accurate cleavage can be efficiently formed in a semiconductor wafer without generation of scribble dust.

また、本発明は、前記本発明の半導体ウェハの製造方法を用いた半導体素子の製造方法をも提供する。さらに、本発明は、半導体ウェハおよび半導体素子をも提供する。さらに、本発明は、半導体素子を用いた画像表示装置、情報記録再生装置、および光通信装置をも提供する。   The present invention also provides a semiconductor element manufacturing method using the semiconductor wafer manufacturing method of the present invention. Furthermore, the present invention also provides a semiconductor wafer and a semiconductor element. Furthermore, the present invention also provides an image display device, an information recording / reproducing device, and an optical communication device using a semiconductor element.

前記目的を達成するために、本発明の半導体ウェハの製造方法は、
結晶から形成された基板上部に第１の溝を形成する第１の溝形成工程と、
前記第１の溝形成工程後、前記基板上における前記第１の溝形成部位以外の部位に半導体結晶を成長させて機能性半導体結晶層を形成する機能性半導体結晶層形成工程と、
前記機能性半導体結晶層形成工程後、前記第１の溝形成部位周辺の前記機能性半導体結晶層および前記基板をドライエッチングして前記第１の溝を拡大し、前記機能性半導体結晶層上面から前記基板内部まで達する第２の溝を形成する第２の溝形成工程とを含むことを特徴とする。 In order to achieve the above object, a method for producing a semiconductor wafer of the present invention comprises:
A first groove forming step of forming a first groove on the upper part of the substrate formed of crystals;
A functional semiconductor crystal layer forming step of forming a functional semiconductor crystal layer by growing a semiconductor crystal in a portion other than the first groove forming portion on the substrate after the first groove forming step;
After the functional semiconductor crystal layer formation step, the functional semiconductor crystal layer and the substrate around the first groove formation site are dry-etched to enlarge the first groove, and from the upper surface of the functional semiconductor crystal layer And a second groove forming step for forming a second groove reaching the inside of the substrate.

本発明の半導体素子の製造方法は、前記本発明の製造方法により前記半導体ウェハを製造する半導体ウェハ製造工程と、
前記半導体ウェハを少なくとも前記溝の下端に沿った方向に分割する分割工程とを含むことを特徴とする。 A semiconductor device manufacturing method of the present invention includes a semiconductor wafer manufacturing process for manufacturing the semiconductor wafer by the manufacturing method of the present invention,
A dividing step of dividing the semiconductor wafer in at least a direction along a lower end of the groove.

また、本発明の半導体ウェハは、
結晶積層体を含み、
前記結晶積層体は、ウェットエッチング耐性結晶から形成された基板と、その上に形成された機能性半導体結晶層とを含み、
前記機能性半導体結晶層上面から前記基板内部まで達する溝が形成され、前記溝は、少なくともその下部が、溝幅が底部に向かって小さくなる形状を有することを特徴とする。 Further, the semiconductor wafer of the present invention is
Including a crystal laminate,
The crystal laminate includes a substrate formed from a wet etching resistant crystal, and a functional semiconductor crystal layer formed thereon,
A groove extending from the upper surface of the functional semiconductor crystal layer to the inside of the substrate is formed, and at least a lower part of the groove has a shape in which the groove width decreases toward the bottom.

本発明の半導体素子は、結晶積層体を含み、前記結晶積層体は、ウェットエッチング耐性結晶から形成された基板と、その上に形成された機能性半導体結晶層とを含み、
前記結晶積層体の少なくとも一つの側面において、前記基板上部が、前記基板主面の垂線に対して傾斜した面を含み、前記基板下部と前記機能性半導体結晶層とが、それぞれ、前記基板主面の垂線にほぼ平行な面を含み、それらの面が、前記傾斜した面によりつながっていることを特徴とする。 The semiconductor element of the present invention includes a crystal laminate, and the crystal laminate includes a substrate formed from a wet etching resistant crystal, and a functional semiconductor crystal layer formed thereon,
In at least one side surface of the crystal laminate, the upper portion of the substrate includes a surface that is inclined with respect to a normal to the main surface of the substrate, and the lower portion of the substrate and the functional semiconductor crystal layer are respectively the main surface of the substrate. Including planes that are substantially parallel to the perpendicular to each other, and these planes are connected by the inclined planes.

本発明の画像表示装置は、光源を含み、前記光源が、半導体発光素子を含み、前記半導体発光素子が、前記本発明の半導体素子の製造方法により製造される半導体素子、または前記本発明の半導体素子であることを特徴とする。   The image display apparatus of the present invention includes a light source, the light source includes a semiconductor light emitting element, and the semiconductor light emitting element is manufactured by the method for manufacturing a semiconductor element of the present invention, or the semiconductor of the present invention. It is an element.

本発明の情報記録再生装置は、光源を含み、前記光源が、半導体発光素子を含み、前記半導体発光素子が、前記本発明の半導体素子の製造方法により製造される半導体素子、または前記本発明の半導体素子であることを特徴とする。   An information recording / reproducing apparatus of the present invention includes a light source, the light source includes a semiconductor light emitting element, and the semiconductor light emitting element is manufactured by the method for manufacturing a semiconductor element of the present invention, or of the present invention. It is a semiconductor element.

本発明の光通信装置は、光源を含み、前記光源が、半導体発光素子を含み、前記半導体発光素子が、前記本発明の半導体素子の製造方法により製造される半導体素子、または前記本発明の半導体素子であることを特徴とする。   The optical communication apparatus of the present invention includes a light source, the light source includes a semiconductor light emitting element, and the semiconductor light emitting element is manufactured by the method for manufacturing a semiconductor element of the present invention, or the semiconductor of the present invention. It is an element.

本発明によれば、半導体ウェハにおいて、正確な劈開のためのガイド溝をケガキ屑の発生なしに効率よく形成できる半導体ウェハの製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor wafer which can form efficiently the guide groove for exact cleaving without generation | occurrence | production of scribble waste in a semiconductor wafer can be provided.

本発明の半導体ウェハの構造の一例を示す平面図である。It is a top view which shows an example of the structure of the semiconductor wafer of this invention. 図１の半導体ウェハの断面図である。It is sectional drawing of the semiconductor wafer of FIG. 図１の半導体ウェハの、別方向に見た断面図である。FIG. 2 is a cross-sectional view of the semiconductor wafer of FIG. 1 viewed in another direction. 本発明の半導体ウェハの製造方法を例示する工程図の一部である。It is a part of process drawing which illustrates the manufacturing method of the semiconductor wafer of this invention. 図４Ａに続く工程を示す工程断面図である。It is process sectional drawing which shows the process following FIG. 4A. 図４Ｂに続く工程の一例を示す工程断面図である。It is process sectional drawing which shows an example of the process following FIG. 4B. 本発明の半導体素子の製造方法の一工程を例示する断面図である。It is sectional drawing which illustrates 1 process of the manufacturing method of the semiconductor element of this invention. 本発明の半導体ウェハの構造の別の一例を示す平面図である。It is a top view which shows another example of the structure of the semiconductor wafer of this invention. 図７の半導体ウェハの断面図である。It is sectional drawing of the semiconductor wafer of FIG. 図７〜８の半導体ウェハの製造方法の一工程を例示する平面図である。FIG. 9 is a plan view illustrating a step of the method for manufacturing the semiconductor wafer of FIGS. 本発明の半導体素子の製造方法の別の一例における一工程を示す断面図である。It is sectional drawing which shows 1 process in another example of the manufacturing method of the semiconductor element of this invention. 本発明の半導体ウェハの製造方法の別の一例における一工程を示す平面図である。It is a top view which shows 1 process in another example of the manufacturing method of the semiconductor wafer of this invention. 本発明の半導体ウェハの製造方法のさらに別の一例における一工程を示す平面図である。It is a top view which shows one process in another example of the manufacturing method of the semiconductor wafer of this invention. 本発明の半導体ウェハの製造方法のさらに別の一例における一工程を示す平面図である。It is a top view which shows one process in another example of the manufacturing method of the semiconductor wafer of this invention. 図１３の工程に続く一工程を例示する断面図である。FIG. 14 is a cross-sectional view illustrating a process following the process of FIG. 13. 図１４の工程に続く一工程を例示する、図１４と別方向に見た断面図である。FIG. 15 is a cross-sectional view illustrating a step following the step of FIG. 14 as seen in a different direction from FIG. 14. 半導体ウェハまたは半導体素子における結晶層の積層構造を例示する断面図である。It is sectional drawing which illustrates the laminated structure of the crystal layer in a semiconductor wafer or a semiconductor element. 窒化物系半導体レーザ素子製造用半導体ウェハの製造方法の一工程を模式に例示する平面図である。It is a top view which illustrates typically one process of the manufacturing method of the semiconductor wafer for nitride type semiconductor laser element manufacture.

本発明の半導体ウェハの製造方法は、前記第１の溝形成工程において、前記第１の溝を、複数の溝からなる規則的なパターン状に形成することが好ましい。   In the method for producing a semiconductor wafer of the present invention, it is preferable that the first groove is formed in a regular pattern composed of a plurality of grooves in the first groove forming step.

本発明の半導体ウェハの製造方法は、前記機能性半導体結晶層を窒化物半導体により形成することが好ましい。   In the method for manufacturing a semiconductor wafer according to the present invention, the functional semiconductor crystal layer is preferably formed of a nitride semiconductor.

本発明の半導体ウェハの製造方法は、前記基板が、窒化物半導体結晶から形成されていることが好ましい。前記窒化物半導体結晶は、III族窒化物半導体結晶であることがより好ましく、ＧａＮ結晶であることがさらに好ましい。   In the method for manufacturing a semiconductor wafer according to the present invention, the substrate is preferably formed of a nitride semiconductor crystal. The nitride semiconductor crystal is more preferably a group III nitride semiconductor crystal, and further preferably a GaN crystal.

本発明の半導体ウェハの製造方法において、前記基板がＧａＮ基板である（前記窒化物半導体結晶層がＧａＮ結晶である）場合、前記ＧａＮ基板の主面が｛０００１｝面、｛１−１００｝面または｛１１−２２｝面であることが好ましい。前記ＧａＮ基板の主面が｛０００１｝面である場合、前記第１の溝の長手方向の中心線は、＜１１−２０＞方向にほぼ平行であることか、または＜１−１００＞方向にほぼ平行であることがさらに好ましい。前記ＧａＮ基板の主面が｛１−１００｝面である場合、前記第１の溝の長手方向の中心線が、＜０００１＞方向にほぼ平行であるか、または＜１１−２０＞方向にほぼ平行であることがさらに好ましい。前記ＧａＮ基板の主面が｛１１−２２｝面である場合、前記第１の溝の長手方向の中心線が、＜−１−１２３＞方向にほぼ平行であるか、または＜１−１００＞方向にほぼ平行であることがさらに好ましい。   In the method for producing a semiconductor wafer of the present invention, when the substrate is a GaN substrate (the nitride semiconductor crystal layer is a GaN crystal), the main surface of the GaN substrate is a {0001} plane and a {1-100} plane Alternatively, the {11-22} plane is preferable. When the main surface of the GaN substrate is a {0001} plane, the longitudinal center line of the first groove is substantially parallel to the <11-20> direction or in the <1-100> direction. More preferably, they are substantially parallel. When the main surface of the GaN substrate is a {1-100} plane, the longitudinal center line of the first groove is substantially parallel to the <0001> direction or substantially to the <11-20> direction. More preferably, they are parallel. When the main surface of the GaN substrate is a {11-22} plane, the longitudinal center line of the first groove is substantially parallel to the <-1-123> direction, or <1-100> More preferably, it is substantially parallel to the direction.

また、本発明の半導体ウェハの製造方法は、前記基板が、IV族半導体結晶から形成されていることが好ましく、Ｓｉ、ＳｉＣ、およびＳｉＧｅからなる群から選択される少なくとも一つの結晶から形成されていることがより好ましい。   In the method for producing a semiconductor wafer of the present invention, the substrate is preferably formed of a group IV semiconductor crystal, and is formed of at least one crystal selected from the group consisting of Si, SiC, and SiGe. More preferably.

本発明の半導体ウェハの製造方法において、前記基板の形成材料としては、例えば、閃亜鉛鉱型のIII−Ｖ族化合物半導体結晶、またはIII−Ｖ族窒化物半導体結晶も好ましい。前記基板としては、ＩｎＰ基板またはサファイア基板も好ましい。なお、本発明において、「窒化物半導体」は、窒素を含む半導体全般をいい、下記の「III−Ｖ族窒化物半導体」「III族窒化物半導体」を含む。「III−Ｖ族化合物半導体」は、III族元素およびＶ族元素を含む半導体全般をいい、例えば、ＧａＡｓ、ＩｎＰ等が挙げられる。また、窒素はＶ族元素であるから、「III−Ｖ族化合物半導体」は、下記の「III−Ｖ族窒化物半導体」「III族窒化物半導体」を含む。「III−Ｖ族窒化物半導体」は、III族元素およびＶ族元素を含む半導体全般をいい、例えば、ＧａＡｓＮ等が挙げられ、また、下記の「III族窒化物半導体」をも含む。「III族窒化物半導体」は、III族元素および窒素を含む半導体全般をいい、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等が挙げられる。   In the method for producing a semiconductor wafer of the present invention, as the material for forming the substrate, for example, a zinc blende type III-V group compound semiconductor crystal or a group III-V nitride semiconductor crystal is also preferable. As the substrate, an InP substrate or a sapphire substrate is also preferable. In the present invention, “nitride semiconductor” refers to all semiconductors containing nitrogen, and includes the following “III-V nitride semiconductors” and “Group III nitride semiconductors”. The “III-V compound semiconductor” refers to all semiconductors containing a group III element and a group V element, and examples thereof include GaAs and InP. Further, since nitrogen is a group V element, the “III-V group compound semiconductor” includes the following “III-V group nitride semiconductor” and “group III nitride semiconductor”. “Group III-V nitride semiconductor” refers to all semiconductors containing Group III elements and Group V elements, such as GaAsN, and also includes the following “Group III nitride semiconductors”. “Group III nitride semiconductor” refers to all semiconductors containing Group III elements and nitrogen, and examples thereof include AlN, GaN, AlGaN, InGaN, InAlGaN, and the like.

また、本発明の半導体ウェハの製造方法は、前記基板が、ウェットエッチング耐性基板であることが好ましい。本発明の半導体ウェハの製造方法によれば、ウェットエッチング耐性基板にも、正確な劈開のためのガイド溝を効率よく形成できるためである。前記ウェットエッチング耐性基板としては、例えば、III族窒化物半導体結晶、III−Ｖ族窒化物半導体結晶、ＳｉＣ結晶、またはサファイア結晶から形成された基板が挙げられる。   In the method for producing a semiconductor wafer according to the present invention, the substrate is preferably a wet etching resistant substrate. This is because the semiconductor wafer manufacturing method of the present invention can efficiently form guide grooves for accurate cleavage on a wet etching resistant substrate. Examples of the wet etching resistant substrate include a substrate formed of a group III nitride semiconductor crystal, a group III-V nitride semiconductor crystal, a SiC crystal, or a sapphire crystal.

なお、本発明の半導体ウェハの製造方法においては、前述の通り、前記機能性半導体結晶層形成工程において、前記基板上における前記第１の溝形成部位以外の部位に半導体結晶を成長させる。以下、このような前記半導体結晶の成長を、単に「選択成長」という場合がある。ただし、前記選択成長は、完全に前記第１の溝形成部位以外の部位のみに選択的な成長でなくても、前記溝内部等に前記半導体結晶の成長が多少あっても良い。また、例えば、前記基板上における前記溝近辺に成長した前記半導体結晶が、さらに横方向に若干伸びて成長し、前記溝の上方に若干張り出したりしても良い。   In the semiconductor wafer manufacturing method of the present invention, as described above, in the functional semiconductor crystal layer forming step, a semiconductor crystal is grown on a portion other than the first groove forming portion on the substrate. Hereinafter, such growth of the semiconductor crystal may be simply referred to as “selective growth”. However, the selective growth does not have to be selective growth only in a part other than the first groove forming part, and the semiconductor crystal may be somewhat grown in the groove or the like. Further, for example, the semiconductor crystal grown on the substrate in the vicinity of the groove may grow slightly extending in the lateral direction and slightly protrude above the groove.

本発明の半導体素子の製造方法は、前述の通り、前記本発明の半導体ウェハの製造方法により前記半導体ウェハを製造する半導体ウェハ製造工程と、前記半導体ウェハを少なくとも前記第２の溝の下端に沿った方向に分割する分割工程とを含むことを特徴とする。前記分割工程は、前記半導体ウェハを、前記第２の溝の下端に沿った方向に分割する工程のみを含んでいても良いし、さらに、前記半導体ウェハを、前記第２の溝の下端に沿った方向以外の方向に分割する工程を含んでいても良い。本発明の半導体素子の製造方法において、製造される前記半導体素子が半導体レーザであり、前記分割工程が、前記ウェハを前記第２の溝の下端に沿った方向に劈開させて共振器面を形成する共振器面形成工程を含むことが好ましい。また、本発明の半導体素子の製造方法において、製造される前記半導体素子が半導体レーザであり、前記分割工程が、前記ウェハを劈開させてレーザーバーを得るレーザーバー製造工程と、前記レーザーバーを前記第２の溝の下端に沿った方向に分割して半導体レーザを得るレーザーバー分割工程を含むことが好ましい。なお、本発明において「劈開」は、結晶がある一定の方向に容易に割れて、平滑な面すなわち劈開面を作ることをいう。また、本発明において、結晶の「分割」は、結晶が割れること、あるいは結晶を割ることをいう。前記「劈開」は、前記結晶の「分割」に含まれる。また、前記結晶の「分割」は、前記結晶を前記劈開方向と異なる方向に沿って割ることをも含む。本発明の半導体素子の製造方法における前記分割工程では、劈開のみを行っても良いし、劈開方向と異なる方向に沿っての分割のみを行っても良いし、それらの両方を行っても良い。前記劈開面は、例えば、半導体レーザの共振器面等に利用することができる。前記劈開面および前記劈開方向は、結晶の構造により決まる。結晶の構造によっては、劈開面および劈開方向を有さないこともある。本発明において、前記結晶は、少なくとも一つの劈開方向を有し、劈開可能であることが好ましい。また、前記半導体レーザの共振器面形成等のために前記結晶を劈開させる場合は、前記結晶が劈開方向を有する必要がある。また、本発明において、半導体ウェハを分割するとは、半導体ウェハから半導体素子を製造する際の製造中間体を分割することも含むものとする。前記製造中間体は、例えば半導体ウェハを分割して得られるレーザーバーが挙げられる。   As described above, the semiconductor element manufacturing method of the present invention includes a semiconductor wafer manufacturing process for manufacturing the semiconductor wafer by the semiconductor wafer manufacturing method of the present invention, and the semiconductor wafer along at least the lower end of the second groove. And a dividing step of dividing in a different direction. The dividing step may include only a step of dividing the semiconductor wafer in a direction along the lower end of the second groove, and further, the semiconductor wafer may be cut along the lower end of the second groove. A step of dividing in a direction other than the direction may be included. In the semiconductor device manufacturing method of the present invention, the semiconductor device to be manufactured is a semiconductor laser, and the dividing step cleaves the wafer in a direction along the lower end of the second groove to form a resonator surface. It is preferable to include a resonator surface forming step. Further, in the method of manufacturing a semiconductor device of the present invention, the semiconductor device to be manufactured is a semiconductor laser, and the dividing step includes a laser bar manufacturing step of cleaving the wafer to obtain a laser bar, and the laser bar It is preferable to include a laser bar dividing step of dividing the second groove in a direction along the lower end of the second groove to obtain a semiconductor laser. In the present invention, “cleavage” means that a crystal is easily broken in a certain direction to form a smooth surface, that is, a cleavage surface. Further, in the present invention, “dividing” a crystal means that the crystal is broken or broken. The “cleavage” is included in the “division” of the crystal. Further, “dividing” the crystal includes dividing the crystal along a direction different from the cleavage direction. In the dividing step in the method for manufacturing a semiconductor device of the present invention, only cleavage may be performed, only division along a direction different from the cleavage direction may be performed, or both of them may be performed. The cleaved surface can be used, for example, as a resonator surface of a semiconductor laser. The cleavage plane and the cleavage direction are determined by the crystal structure. Depending on the structure of the crystal, it may not have a cleavage plane and a cleavage direction. In the present invention, the crystal preferably has at least one cleavage direction and can be cleaved. Further, when the crystal is cleaved for the purpose of forming the cavity surface of the semiconductor laser, the crystal needs to have a cleavage direction. Further, in the present invention, dividing a semiconductor wafer includes dividing a manufacturing intermediate when a semiconductor element is manufactured from the semiconductor wafer. Examples of the production intermediate include a laser bar obtained by dividing a semiconductor wafer.

本発明の半導体ウェハは、前述の通り、
結晶積層体を含み、
前記結晶積層体は、ウェットエッチング耐性結晶から形成された基板と、その上に形成された機能性半導体結晶層とを含み、
前記機能性半導体結晶層上面から前記基板内部まで達する溝が形成され、前記溝は、少なくともその下部が、溝幅が底部に向かって小さくなる形状を有することを特徴とする。本発明の半導体ウェハは、前記溝の少なくとも下部が、溝幅が底部に向かって小さくなる形状を有することにより、前記溝の下端に沿った方向に分割しやすく、例えば、半導体素子の劈開面、素子長等がばらつきにくい。前記ウェットエッチング耐性半導体結晶は、窒化物半導体結晶、ＳｉＣ結晶、またはサファイア結晶であることが好ましい。前記窒化物半導体結晶は、III族窒化物半導体結晶またはIII−Ｖ族窒化物半導体結晶であることが好ましく、ＧａＮ結晶であることが特に好ましい。 The semiconductor wafer of the present invention is as described above.
Including a crystal laminate,
The crystal laminate includes a substrate formed from a wet etching resistant crystal, and a functional semiconductor crystal layer formed thereon,
A groove extending from the upper surface of the functional semiconductor crystal layer to the inside of the substrate is formed, and at least a lower part of the groove has a shape in which the groove width decreases toward the bottom. In the semiconductor wafer of the present invention, at least the lower part of the groove has a shape in which the groove width becomes smaller toward the bottom, so that it can be easily divided in the direction along the lower end of the groove, for example, a cleavage surface of a semiconductor element, The element length is difficult to vary. The wet etching resistant semiconductor crystal is preferably a nitride semiconductor crystal, a SiC crystal, or a sapphire crystal. The nitride semiconductor crystal is preferably a group III nitride semiconductor crystal or a group III-V nitride semiconductor crystal, and particularly preferably a GaN crystal.

なお、本発明において、「溝幅が底部に向かって小さくなる形状」は、前記溝下端の幅がゼロまたはゼロに近い形状が特に好ましい。具体的には、例えば、いわゆる「Ｖ字形状」または「Ｖ字型」といわれる形状である。または、前記「溝幅が底部に向かって小さくなる形状」は、前記溝の下端がある程度の幅を持っており、逆台形、Ｕ字形状等に近い形状でも良い。ただし、正確な劈開の観点から前記溝の下端の幅がなるべく小さいことが好ましい。前記溝の下端の幅は、例えば１０μｍ以下、好ましくは５μｍ以下、より好ましくは１μｍ以下である。特に好ましくは、前述の通り、前記溝下端の幅がゼロまたはゼロに近い形状である。また、前記「溝幅が底部に向かって小さくなる形状」は、左右対称でも良いし、左右の表面の傾斜が異なる左右非対称の形状を有していても良い。   In the present invention, the “shape in which the groove width decreases toward the bottom” is particularly preferably a shape in which the width of the groove lower end is zero or close to zero. Specifically, for example, a so-called “V-shaped” or “V-shaped” shape is used. Alternatively, the “shape in which the groove width decreases toward the bottom” may be a shape close to an inverted trapezoidal shape, U shape, or the like, with the lower end of the groove having a certain width. However, it is preferable that the width of the lower end of the groove is as small as possible from the viewpoint of accurate cleavage. The width of the lower end of the groove is, for example, 10 μm or less, preferably 5 μm or less, more preferably 1 μm or less. Particularly preferably, as described above, the width of the lower end of the groove is zero or close to zero. Further, the “shape in which the groove width decreases toward the bottom” may be bilaterally symmetric, or may have a bilaterally asymmetric shape in which the slopes of the left and right surfaces are different.

また、本発明において、Ｘという構成要素とＹという構成要素が存在する場合、ＸとＹの位置関係は、以下の通りとする。まず、「Ｘの片面側にＹ」は、特に断らない限り、Ｘの片面側にＹが直接接触している状態でも良いし、Ｘの片面側とＹとの間に他の構成要素等が存在し、Ｘの片面側とＹとが直接接触していない状態でも良い。「Ｘの両面側にＹ」も、同様とする。「Ｘの片面にＹ」は、Ｘの片面にＹが直接接触している状態を指す。「Ｘの両面にＹ」も、同様とする。「Ｘの上にＹ」は、特に断らない限り、Ｘの上面にＹが直接接触している状態でも良いし、Ｘの上面とＹとの間に他の構成要素等が存在し、Ｘの上面とＹとが直接接触していない状態でも良い。同様に、「Ｘの下にＹ」は、特に断らない限り、Ｘの下面にＹが直接接触している状態でも良いし、Ｘの下面とＹとの間に他の構成要素等が存在し、Ｘの下面とＹとが直接接触していない状態でも良い。また、「Ｘの上面にＹ」は、Ｘの上面にＹが直接接触している状態を指す。同様に、「Ｘの下面にＹ」は、Ｘの下面にＹが直接接触している状態を指す。   In the present invention, when there is a component called X and a component called Y, the positional relationship between X and Y is as follows. First, “Y on one side of X” may be in a state in which Y is in direct contact with one side of X unless otherwise specified, and other components or the like may exist between one side of X and Y. It may be in a state where one side of X and Y are not in direct contact. The same applies to “Y on both sides of X”. “Y on one side of X” indicates a state where Y is in direct contact with one side of X. The same applies to “Y on both sides of X”. “Y on X” may be in a state where Y is in direct contact with the upper surface of X, unless otherwise specified, and other components exist between the upper surface of X and Y. The upper surface and Y may not be in direct contact. Similarly, “Y under X” may be in a state where Y is in direct contact with the lower surface of X unless otherwise specified, and there are other components or the like between the lower surface of X and Y. The lower surface of X and Y may not be in direct contact. Further, “Y on the upper surface of X” indicates a state where Y is in direct contact with the upper surface of X. Similarly, “Y on the lower surface of X” indicates a state where Y is in direct contact with the lower surface of X.

本発明の半導体ウェハは、
半導体発光素子製造用の半導体ウェハであり、
前記機能性半導体結晶層が、活性層ストライプを含み、
前記溝が、前記活性層ストライプ以外の箇所の一部に形成されており、かつ、前記基板の劈開面に対しほぼ平行であることが好ましい。前記溝が、前記基板の劈開面に対しほぼ平行であれば、本発明の半導体ウェハを、前記溝の下端に沿った方向に分割させやすい。また、前記溝は、前記活性層ストライプの長手方向に対しほぼ垂直またはほぼ平行であっても良いし、前記活性層ストライプの長手方向に対し傾斜していても良い。例えば、前記溝が、前記基板の劈開面に対しほぼ平行であり、かつ、前記活性層ストライプの長手方向に対しほぼ垂直または傾斜していれば、前記溝に沿って劈開させた面を光出射端面とし、整然とした光出射端面が得られやすい。また、このようにすれば、例えば、前記半導体発光素子の素子長がばらつきにくい。なお、前記光出射端面は、前記活性層ストライプの長手方向に対しほぼ垂直でもよいし、前記活性層ストライプの長手方向に垂直な方向から傾斜していても良い。 The semiconductor wafer of the present invention is
A semiconductor wafer for manufacturing a semiconductor light emitting device,
The functional semiconductor crystal layer includes an active layer stripe,
It is preferable that the groove is formed in a part of the portion other than the active layer stripe and is substantially parallel to the cleavage plane of the substrate. If the groove is substantially parallel to the cleavage plane of the substrate, the semiconductor wafer of the present invention can be easily divided in a direction along the lower end of the groove. The groove may be substantially perpendicular or substantially parallel to the longitudinal direction of the active layer stripe, or may be inclined with respect to the longitudinal direction of the active layer stripe. For example, if the groove is substantially parallel to the cleavage plane of the substrate and is substantially perpendicular or inclined with respect to the longitudinal direction of the active layer stripe, the light is emitted from the surface cleaved along the groove. It is easy to obtain an orderly light emitting end face as an end face. In this case, for example, the element lengths of the semiconductor light emitting elements are unlikely to vary. The light emitting end face may be substantially perpendicular to the longitudinal direction of the active layer stripe, or may be inclined from a direction perpendicular to the longitudinal direction of the active layer stripe.

本発明の半導体ウェハは、半導体素子製造の際の劈開または分割のしやすさ、所要の溝深さに対する溝幅および面積縮小の要請といった観点から、前記溝における前記溝幅が底部に向かって小さくなる部分の表面が、前記基板主面の垂線に対して５〜４５°傾斜していることが好ましい。前記溝の幅および面積をなるべく小さくする観点からは、前記傾斜角度をなるべく小さくすることが好ましい。ただし、半導体素子製造の際の劈開または分割のしやすさの観点からは、前記溝が十分深く、前記溝下端の幅が十分に小さいことが好ましい。このような溝を形成しやすいという観点から、前記傾斜角度は、前記の範囲が好ましい。なお、例えば、本発明の半導体ウェハを、前記本発明の半導体ウェハの製造方法により製造する場合は、前記機能性半導体結晶層形成工程における成長条件により、前記角度を調整することも可能である。一例として、前記基板の主面が｛０００１｝面であり、前記機能性半導体結晶層形成工程において｛１−１０１｝面を発現させ、前記第２の溝形成工程で、ドライエッチングにより前記｛１−１０１｝面を前記基板に転写して前記傾斜した面とすることもできる。この場合、前記溝幅が底部に向かって小さくなる部分の表面（すなわち傾斜面、｛１−１０１｝面）は、前記基板主面（｛０００１｝面）の垂線に対して約２８°傾斜している。   In the semiconductor wafer of the present invention, the groove width in the groove is reduced toward the bottom from the viewpoint of easiness of cleaving or dividing at the time of manufacturing a semiconductor element, a groove width with respect to a required groove depth, and a request for area reduction. It is preferable that the surface of the portion to be inclined is 5 to 45 ° with respect to the normal of the substrate main surface. From the viewpoint of making the width and area of the groove as small as possible, it is preferable to make the inclination angle as small as possible. However, it is preferable that the groove is sufficiently deep and the width of the lower end of the groove is sufficiently small from the viewpoint of easiness of cleavage or division during semiconductor element manufacture. From the viewpoint of easily forming such a groove, the inclination angle is preferably within the above range. For example, when the semiconductor wafer of the present invention is manufactured by the method of manufacturing a semiconductor wafer of the present invention, the angle can be adjusted according to the growth conditions in the functional semiconductor crystal layer forming step. As an example, a main surface of the substrate is a {0001} plane, a {1-101} plane is developed in the functional semiconductor crystal layer forming step, and the {1} is formed by dry etching in the second groove forming step. The −101} surface can be transferred to the substrate to form the inclined surface. In this case, the surface of the portion where the groove width decreases toward the bottom (that is, the inclined surface, {1-101} surface) is inclined by about 28 ° with respect to the normal of the substrate main surface ({0001} surface). ing.

本発明の半導体ウェハは、前記溝の上部が、前記基板の垂線に対して平行な表面を有することが好ましい。   In the semiconductor wafer of the present invention, it is preferable that the upper portion of the groove has a surface parallel to the normal of the substrate.

本発明の半導体ウェハは、前記機能性半導体結晶層が、窒化物半導体結晶から形成されていることが好ましい。   In the semiconductor wafer of the present invention, the functional semiconductor crystal layer is preferably formed of a nitride semiconductor crystal.

本発明の半導体ウェハは、前記基板が、III族窒化物半導体結晶から形成されていることが好ましく、前記基板がＧａＮ基板であることがより好ましい。前記ＧａＮ基板は、主面が、｛０００１｝面または｛１１−２２｝面であることが好ましい。前記ＧａＮ基板主面が｛０００１｝面の場合、前記溝幅が底部に向かって小さくなる部分の表面は、例えば｛１−１０１｝面である。前記ＧａＮ基板主面が｛１１−２２｝面の場合、前記溝幅が底部に向かって小さくなる部分の表面は、例えば｛１−１００｝面、｛０００１｝面または｛１−１０ｎ｝面である。   In the semiconductor wafer of the present invention, the substrate is preferably formed of a group III nitride semiconductor crystal, and more preferably the substrate is a GaN substrate. The main surface of the GaN substrate is preferably a {0001} plane or a {11-22} plane. When the GaN substrate main surface is a {0001} plane, the surface of the portion where the groove width decreases toward the bottom is, for example, the {1-101} plane. When the GaN substrate main surface is a {11-22} plane, the surface of the portion where the groove width decreases toward the bottom is, for example, a {1-100} plane, a {0001} plane, or a {1-10n} plane is there.

本発明の半導体素子は、前述の通り、結晶積層体を含み、前記結晶積層体は、ウェットエッチング耐性結晶から形成された基板と、その上に形成された機能性半導体結晶層とを含み、前記結晶積層体の少なくとも一つの側面において、前記基板上部が、前記基板主面の垂線に対して傾斜した面を含み、前記基板下部と前記機能性半導体結晶層とが、それぞれ、前記基板主面の垂線にほぼ平行な面を含み、それらの面が、前記傾斜した面によりつながっていることを特徴とする。例えば、前記本発明の半導体ウェハを少なくとも前記溝の下端に沿った方向に分割して前記本発明の半導体素子を製造する場合、前記溝の溝幅が底部に向かって小さくなる部分の表面が、前記傾斜した面となる。すなわち、本発明の半導体素子は、前記傾斜した面を含むことにより、製造しやすいという利点を有する。ただし、本発明の半導体素子の製造方法は限定されず、どのような製造方法でも良い。   As described above, the semiconductor element of the present invention includes a crystal stack, and the crystal stack includes a substrate formed from a wet etching resistant crystal, and a functional semiconductor crystal layer formed thereon, In at least one side surface of the crystal stack, the upper portion of the substrate includes a surface that is inclined with respect to a normal to the main surface of the substrate, and the lower portion of the substrate and the functional semiconductor crystal layer are formed on the main surface of the substrate. It is characterized by including planes substantially parallel to the perpendicular line, and these planes are connected by the inclined planes. For example, when manufacturing the semiconductor element of the present invention by dividing the semiconductor wafer of the present invention at least in the direction along the lower end of the groove, the surface of the portion where the groove width of the groove decreases toward the bottom, It becomes the said inclined surface. That is, the semiconductor element of the present invention has an advantage that it is easy to manufacture by including the inclined surface. However, the manufacturing method of the semiconductor element of the present invention is not limited, and any manufacturing method may be used.

本発明の半導体素子は、
半導体発光素子であり、
前記機能性半導体結晶層が、活性層ストライプを含み、
前記機能性半導体結晶層側面のうち少なくとも一つが、前記活性層ストライプの断面を含む劈開面であり、かつ、前記劈開面が、少なくとも一部に光出射領域を含み、
前記傾斜した面が、前記光出射領域以外に形成されていることが好ましい。 The semiconductor element of the present invention is
A semiconductor light emitting device,
The functional semiconductor crystal layer includes an active layer stripe,
At least one of the side surfaces of the functional semiconductor crystal layer is a cleavage plane including a cross section of the active layer stripe, and the cleavage plane includes a light emission region at least in part,
It is preferable that the inclined surface is formed outside the light emitting region.

本発明の半導体素子は、
半導体レーザであり、
前記活性層ストライプがレーザストライプであり、
前記結晶積層体側面のうち少なくとも一つが、前記劈開面を含む共振器面を含み、
前記傾斜した面が、前記半導体結晶積層体側面における前記共振器面以外の領域に含まれることがより好ましい。この場合において、前記基板がＧａＮ基板であり、前記ＧａＮ基板の主面が、｛０００１｝面であり、かつ、前記ＧａＮ基板側面における前記共振器面が、｛１−１００｝面であることがさらに好ましい。 The semiconductor element of the present invention is
A semiconductor laser,
The active layer stripe is a laser stripe;
At least one of the side surfaces of the crystal laminate includes a resonator surface including the cleavage plane,
More preferably, the inclined surface is included in a region other than the resonator surface on the side surface of the semiconductor crystal laminate. In this case, the substrate is a GaN substrate, the main surface of the GaN substrate is a {0001} plane, and the resonator surface on the side surface of the GaN substrate is a {1-100} plane. Further preferred.

本発明の半導体素子は、前記傾斜した面が、前記基板の垂線に対して５〜４５°傾斜していることが好ましい。   In the semiconductor element of the present invention, the inclined surface is preferably inclined by 5 to 45 ° with respect to the normal of the substrate.

本発明の半導体素子は、例えば、前記本発明の半導体ウェハの製造方法により製造される半導体ウェハ、または前記本発明の半導体ウェハを、少なくとも前記溝（第２の溝）の下端に沿った方向に分割することにより製造することができる。前記分割は、前記溝（第２の溝）の下端に沿った方向の分割のみを含んでいても良いし、さらに、前記溝（第２の溝）の下端に沿った方向以外の方向での分割を含んでいても良い。前記分割は、例えば前記結晶の劈開方向に沿った分割（すなわち劈開）であっても良いし、前記結晶の劈開方向と異なる方向に沿った分割でも良いし、それらの両方でも良い。また、前記分割は、例えば、前記基板を、前記基板の垂線にほぼ平行な方向に分割してもよいし、前記基板の垂線から傾斜した方向に分割してもよい。なお、本発明の半導体素子、本発明の半導体ウェハ、本発明の半導体素子の製造方法、または本発明の半導体ウェハの製造方法に用いる前記基板は、例えば前述のように、半導体基板でも良いが、半導体でない基板（例えば前記サファイア基板等）でも良い。   The semiconductor element of the present invention is, for example, a semiconductor wafer manufactured by the semiconductor wafer manufacturing method of the present invention, or the semiconductor wafer of the present invention at least in the direction along the lower end of the groove (second groove). It can be manufactured by dividing. The division may include only division in a direction along the lower end of the groove (second groove), and may be performed in a direction other than the direction along the lower end of the groove (second groove). Division may be included. The division may be, for example, division along the cleavage direction of the crystal (that is, cleavage), division along a direction different from the cleavage direction of the crystal, or both. In the division, for example, the substrate may be divided in a direction substantially parallel to the normal of the substrate, or may be divided in a direction inclined from the normal of the substrate. The substrate used in the semiconductor element of the present invention, the semiconductor wafer of the present invention, the method of manufacturing the semiconductor element of the present invention, or the method of manufacturing the semiconductor wafer of the present invention may be a semiconductor substrate as described above, for example. A non-semiconductor substrate (for example, the sapphire substrate) may be used.

前記本発明の半導体ウェハは、どのような方法により製造しても良いが、前記本発明の製造方法により製造することが好ましい。前記本発明の半導体素子も、どのような製造方法により製造しても良いが、前記本発明の製造方法により製造することが好ましい。前記本発明の製造方法により製造される半導体ウェハまたは半導体素子は、例えば、効率よく製造可能であり、基板のケガキに由来するケガキ屑がない等の利点を有する。また、前記本発明の製造方法は、どのような半導体ウェハまたは半導体素子の製造に用いることもできるが、前記本発明の半導体素子または半導体ウェハの製造に用いることが好ましい。   The semiconductor wafer of the present invention may be manufactured by any method, but is preferably manufactured by the manufacturing method of the present invention. The semiconductor element of the present invention may be manufactured by any manufacturing method, but is preferably manufactured by the manufacturing method of the present invention. The semiconductor wafer or the semiconductor element manufactured by the manufacturing method of the present invention can be efficiently manufactured, for example, and has an advantage that there is no scribble scraps derived from the substrate scribing. The manufacturing method of the present invention can be used for manufacturing any semiconductor wafer or semiconductor element, but is preferably used for manufacturing the semiconductor element or semiconductor wafer of the present invention.

本発明は、どのような種類の半導体素子、半導体素子ウェハ、またはそれらの製造方法に適用してもよく、特に制限されない。本発明は、半導体発光素子、半導体発光素子製造用の半導体ウェハ、またはそれらの製造方法に適用することが好ましく、前記半導体発光素子は半導体レーザが特に好ましい。以下では、主に、半導体レーザ、半導体レーザ製造用の半導体ウェハ、およびそれらの製造方法について述べる。   The present invention may be applied to any kind of semiconductor element, semiconductor element wafer, or manufacturing method thereof, and is not particularly limited. The present invention is preferably applied to a semiconductor light emitting device, a semiconductor wafer for manufacturing a semiconductor light emitting device, or a manufacturing method thereof, and the semiconductor light emitting device is particularly preferably a semiconductor laser. In the following, a semiconductor laser, a semiconductor wafer for manufacturing a semiconductor laser, and a manufacturing method thereof will be mainly described.

本発明においては、例えば、窒化物半導体レーザの作製において、平坦性の高い共振器面を形成し、かつ正確な共振器長を歩留まり良く形成できる製造方法を提供することができる。   In the present invention, for example, in the manufacture of a nitride semiconductor laser, it is possible to provide a manufacturing method capable of forming a highly flat resonator surface and forming an accurate resonator length with a high yield.

本発明による窒化物半導体レーザは、例えば、ＧａＮ基板と、前記基板上に積層された窒化物半導体層と、レーザストライプと、少なくとも基板に達する深さを有し底部の断面形状がほぼＶ字形状であるＶ溝を備える。例えば、前記Ｖ溝を構成する面の少なくとも一つが、基板の低指数面に近い面であり、前記Ｖ溝の中心線が、共振器面とほぼ平行である。なお、本発明の半導体素子は、窒化物半導体素子であることが好ましく、III族窒化物半導体素子であることがより好ましいが、これに限定されない。   The nitride semiconductor laser according to the present invention has, for example, a GaN substrate, a nitride semiconductor layer stacked on the substrate, a laser stripe, and a depth that reaches at least the substrate, and the cross-sectional shape of the bottom is substantially V-shaped. A V-groove is provided. For example, at least one of the surfaces constituting the V-groove is a surface close to the low index surface of the substrate, and the center line of the V-groove is substantially parallel to the resonator surface. The semiconductor element of the present invention is preferably a nitride semiconductor element, more preferably a group III nitride semiconductor element, but is not limited thereto.

一般に、端面発光型半導体レーザは、劈開面を共振器面として利用するため、平坦性の高い劈開面を作製することが素子特性の安定化に重要である。また、設計通りの性能を実現するためには、各プロセス工程においてウェハに作り込まれた素子パターンに合わせ、正確な位置で劈開しなければならない。よって、半導体レーザを低コスト化するためには、高歩留まりで平坦性が高い反射面が得られ、かつ正確な位置で素子が分割されるように、劈開工程を制御する必要がある。本発明においては、例えば、上述の構成及び方法により、耐腐食性（耐ウェットエッチング性）の高い窒化物材料基板を用いた半導体レーザの作製においても、前記基板にＶ字形状の劈開ガイド溝を形成することができる。このため、本発明によれば、例えば、平坦性の高い共振器面及び正確な共振器長を有する素子を歩留まり良く形成する製造方法を提供することも可能である。   In general, since an edge-emitting semiconductor laser uses a cleavage plane as a resonator surface, it is important to stabilize the element characteristics to produce a cleavage plane with high flatness. Moreover, in order to realize the performance as designed, it is necessary to cleave at an accurate position in accordance with the element pattern formed on the wafer in each process step. Therefore, in order to reduce the cost of the semiconductor laser, it is necessary to control the cleavage process so that a reflective surface with high yield and high flatness can be obtained and the element is divided at an accurate position. In the present invention, for example, even in the production of a semiconductor laser using a nitride material substrate having high corrosion resistance (wet etching resistance) by the above-described configuration and method, a V-shaped cleavage guide groove is formed on the substrate. Can be formed. For this reason, according to the present invention, for example, it is also possible to provide a manufacturing method in which an element having a highly flat resonator surface and an accurate resonator length is formed with a high yield.

以下、本発明の実施形態について説明する。ただし、以下の実施形態は例示であって、本発明を限定しない。なお、以下で説明する図面は模式図であるから、各部の寸法比等は、明確化のために適宜誇張等を施しており、実際の寸法比とは異なる場合がある。また、細部の構造の図示、説明等は、簡略化および明確化のために適宜省略している場合がある。特に、断面図においては、断面部分以外の構造（断面の奥の部分の構造）は、簡略化および明確化のために図示を省略している。   Hereinafter, embodiments of the present invention will be described. However, the following embodiment is an illustration and does not limit the present invention. Since the drawings described below are schematic diagrams, the dimensional ratios and the like of each part are exaggerated as appropriate for the sake of clarity, and may differ from the actual dimensional ratios. In addition, illustration, description, and the like of the detailed structure may be omitted as appropriate for simplification and clarification. In particular, in the cross-sectional view, the illustration of the structure other than the cross-sectional portion (the structure at the back of the cross-section) is omitted for simplification and clarification.

（実施形態１）
図１は、本実施形態による半導体ウェハを示す平面図である。この半導体ウェハは、分割することで窒化物半導体レーザを製造できる。図２、図３は、それぞれ図１のＩ−Ｉ方向およびII−II方向に沿った断面図である。本実施形態においては、リッジストライプ型の半導体レーザを例示する。 (Embodiment 1)
FIG. 1 is a plan view showing the semiconductor wafer according to the present embodiment. This semiconductor wafer can be divided to produce a nitride semiconductor laser. 2 and 3 are cross-sectional views taken along the II and II-II directions in FIG. 1, respectively. In the present embodiment, a ridge stripe type semiconductor laser is exemplified.

この半導体レーザ製造用半導体ウェハは、図１に示す平面構造において、レーザ活性領域として機能するレーザストライプ１０１と、素子を劈開する際に用いるガイド溝１０２とを備えている。レーザストライプ１０１は、等間隔で周期的にならんでいる。ガイド溝１０２は、矩形状であり、レーザストライプ１０１形成部分以外の部分の一部に周期的に設けられており、レーザストライプ１０１にほぼ垂直である。図中の枠線１１０の内側が半導体レーザ形成領域であり、この半導体ウェハを枠線１１０に沿って縦横に分割することで、半導体レーザが得られることを示す。枠線１１０は、図示のように矩形をしており、縦方向の辺はガイド溝（第２の溝）１０２の長手方向の中心線に沿っており、縦方向の辺は、各ガイド溝（第２の溝）１０２のほぼ中央を、ガイド溝（第２の溝）１０２の長手方向に直行するように通る。   This semiconductor laser manufacturing semiconductor wafer includes, in the planar structure shown in FIG. 1, a laser stripe 101 that functions as a laser active region, and a guide groove 102 that is used when the element is cleaved. The laser stripes 101 are periodically aligned at equal intervals. The guide groove 102 has a rectangular shape, is periodically provided in a part of the portion other than the portion where the laser stripe 101 is formed, and is substantially perpendicular to the laser stripe 101. The inside of the frame line 110 in the drawing is a semiconductor laser forming region, and shows that a semiconductor laser can be obtained by dividing this semiconductor wafer vertically and horizontally along the frame line 110. The frame line 110 has a rectangular shape as shown in the figure, and the vertical side is along the longitudinal center line of the guide groove (second groove) 102, and the vertical side is each guide groove ( The second groove) 102 passes through substantially the center of the guide groove (second groove) 102 so as to be orthogonal to the longitudinal direction.

また、この半導体レーザは、図２に示す断面構造において、ｃ面（（０００１）面）を主面とするｎ型ＧａＮ基板１０３と、基板１０３上面に結晶成長により設けられた窒化物半導体からなるレーザ機能層１０４（機能性半導体結晶層）とを備えている。レーザ機能層１０４は、ｎ型ＡｌＧａＮからなる第一クラッド層と、第一クラッド層上に順に設けられたＧａＮ下側光導波路層とＩｎＧａＮ量子井戸活性層とＧａＮ上側光導波路層と、ＩｎＧａＮ上側光導波路層上に設けられたｐ型ＡｌＧａＮからなる第二クラッド層とを備えている。ＩｎＧａＮ量子井戸活性層は、２周期の量子井戸を含み、各量子井戸は、インジウム組成が９％、厚さ３ｎｍのＩｎＧａＮ量子井戸層とこれを挟むＩｎＧａＮバリア層から構成されている。   In addition, the semiconductor laser includes an n-type GaN substrate 103 having a c-plane ((0001) plane) as a main surface in the cross-sectional structure shown in FIG. 2 and a nitride semiconductor provided on the upper surface of the substrate 103 by crystal growth. A laser functional layer 104 (functional semiconductor crystal layer). The laser functional layer 104 includes a first cladding layer made of n-type AlGaN, a GaN lower optical waveguide layer, an InGaN quantum well active layer, a GaN upper optical waveguide layer, and an InGaN upper optical layer provided in this order on the first cladding layer. And a second cladding layer made of p-type AlGaN provided on the waveguide layer. The InGaN quantum well active layer includes two periods of quantum wells, and each quantum well is composed of an InGaN quantum well layer having an indium composition of 9% and a thickness of 3 nm and an InGaN barrier layer sandwiching the InGaN quantum well layer.

図３に示すように、第二クラッド層とその上に設けられたｐ型ＧａＮコンタクト層とはリッジストライプ形状に加工されており、このリッジストライプが電流狭窄部として機能する。また、このリッジストライプは、水平方向の屈折率導波機構としても機能する。リッジストライプの幅は、例えば２μｍである。また、コンタクト層上にｐ型電極１２１が、ＧａＮ基板の下部にｎ型電極１２０が設けられている。また、素子の表面は、リッジストライプ又は電極が設けられた部分を除いて絶縁膜で覆われている。   As shown in FIG. 3, the second cladding layer and the p-type GaN contact layer provided thereon are processed into a ridge stripe shape, and this ridge stripe functions as a current confinement portion. The ridge stripe also functions as a horizontal refractive index waveguide mechanism. The width of the ridge stripe is 2 μm, for example. A p-type electrode 121 is provided on the contact layer, and an n-type electrode 120 is provided on the lower portion of the GaN substrate. Further, the surface of the element is covered with an insulating film except for a portion where a ridge stripe or an electrode is provided.

本構造において、前記ガイド溝は、下部（底部）がＧａＮ基板表面から３μｍ以上の深さに達し、かつ図２における前記ガイド溝下部（底部）の断面形状はほぼＶ字形状であり、Ｖ字形状を構成する斜め面（基板の垂線に対して傾斜した面）１０５は｛１−１０１｝面に近い面である。本構造においては、前記ガイド溝がＶ字形状の断面形状を有しているため、欠陥・クラックの発生を伴わずに、溝位置において正確かつ容易に劈開（分割）を行うことができ、平坦性の高い共振器面が得られると共に、設計通りの位置での劈開が可能となっている。   In this structure, the lower part (bottom part) of the guide groove reaches a depth of 3 μm or more from the surface of the GaN substrate, and the cross-sectional shape of the lower part (bottom part) of the guide groove in FIG. An oblique surface (surface inclined with respect to the normal of the substrate) 105 constituting the shape is a surface close to the {1-101} plane. In this structure, since the guide groove has a V-shaped cross-section, it can be cleaved (divided) accurately and easily at the groove position without causing defects and cracks, and is flat. A highly efficient resonator surface is obtained, and cleavage at the designed position is possible.

次に、図４、図５、図６を参照して本実施形態の半導体ウェハの製造方法および半導体レーザの製造方法を説明する。図４（ａ）は、前記製造方法の一工程を模式的に示す平面図であり、図４（ｂ）〜（ｅ）は、図１のＩ-Ｉ方向に見た工程断面図である。   Next, a method for manufacturing a semiconductor wafer and a method for manufacturing a semiconductor laser according to this embodiment will be described with reference to FIGS. FIG. 4A is a plan view schematically showing one process of the manufacturing method, and FIGS. 4B to 4E are process cross-sectional views as seen in the II direction of FIG.

（工程１）
まず、ｎ型ＧａＮ基板１０３上に、ＣＶＤ法などを用いて、シリコン酸化膜等の誘電体膜を形成し、通常のフォトリソグラフィー工程を用いて、誘電体膜マスクをパターン状に形成する。誘電体膜マスクパターンの開口部４０２は、図４（ａ）に示すように、端面劈開予定線４０３に沿って、レーザストライプ形成領域４０１を避けるように破線状に設ける。ここで、劈開予定線４０３は、基板１０３の＜１１−２０＞方向と平行であり、レーザストライプはこれと垂直な＜１−１００＞方向に平行に、２００μｍ間隔毎に設ける。よって、マスクパターンも２００μｍ毎に設ける。一方、レーザの共振器長は例えば６５０μｍとするので、ストライプ方向に対してマスクパターンは６５０μｍ毎に設ける。各マスクパターンは、例えば幅４μｍ、長さは１００μｍとし、劈開予定線に平行な方向に伸びる長尺の帯状形状とする。その後、例えば塩素系ガスを用いたドライエッチングにより、約３μｍの深さまでエッチングを行った後、マスクパターンを除去する。これにより、図４（ｂ）に示すように、劈開予定線上に断面がほぼ矩形の凹部（前記「第１の溝」）４０４を有する基板ができる（前記「第１の溝形成工程」）。 (Process 1)
First, a dielectric film such as a silicon oxide film is formed on the n-type GaN substrate 103 using a CVD method or the like, and a dielectric film mask is formed in a pattern using a normal photolithography process. As shown in FIG. 4A, the opening 402 of the dielectric film mask pattern is provided along the end face cleavage planned line 403 in a broken line shape so as to avoid the laser stripe formation region 401. Here, the cleavage lines 403 are parallel to the <11-20> direction of the substrate 103, and the laser stripes are provided at intervals of 200 μm in parallel to the <1-100> direction perpendicular thereto. Therefore, a mask pattern is also provided every 200 μm. On the other hand, since the laser resonator length is 650 μm, for example, a mask pattern is provided every 650 μm in the stripe direction. Each mask pattern has, for example, a width of 4 μm, a length of 100 μm, and a long strip shape extending in a direction parallel to the planned cleavage line. Thereafter, etching is performed to a depth of about 3 μm, for example, by dry etching using a chlorine-based gas, and then the mask pattern is removed. As a result, as shown in FIG. 4B, a substrate having a concave portion (the “first groove”) 404 having a substantially rectangular cross section on the planned cleavage line (the “first groove forming step”) can be obtained.

（工程２）
次に、有機金属気相成長法（ＭＯＶＰＥ法）等を用いて、上記パターン基板上に、第一クラッド層、光導波路層、ＩｎＧａＮ量子井戸活性層、光導波路層、第二クラッド層、コンタクト層を順次積層し、半導体レーザに必要なレーザ機能層（機能性半導体結晶層）構造を作製する。総成長層厚は例えば計３μｍ程度となる。前記機能性半導体結晶層を形成する半導体結晶は、前記基板上における前記第１の溝形成部位以外の部位に成長（選択成長）させる。このとき、図４（ｃ）に示すように、前記凹部（第１の溝）の両側では、成長層（機能性半導体結晶層）１０４が前記凹部（第１の溝）を境に分割される。成長層（機能性半導体結晶層）１０４の、前記凹部（第１の溝）両脇の端部には、｛１−１０１｝面からなる斜めのファセットが出現する。一方、前記凹部（第１の溝）の内部では、水平な｛０００１｝面及び、垂直な｛１−１００｝面に成長するため、前記凹部（第１の溝）の溝は徐々に狭く、浅くなっていく。ただし、その成長速度は、原料供給が相対的に小さいため、前記凹部（第１の溝）外側よりも遅くなっている。本実施形態においては、前記凹部（第１の溝）の形状、及び成長条件を適切に選択することで、前記凹部（第１の溝）がほぼ埋まった状態で、基板１０３上面に、斜めファセットにより劈開予定線上にほぼＶ字形状を有する溝が、選択成長により形成される（前記「機能性半導体結晶層形成工程」）。 (Process 2)
Next, the first clad layer, the optical waveguide layer, the InGaN quantum well active layer, the optical waveguide layer, the second clad layer, and the contact layer are formed on the pattern substrate by using a metal organic chemical vapor deposition method (MOVPE method) or the like. Are sequentially laminated to produce a laser functional layer (functional semiconductor crystal layer) structure necessary for a semiconductor laser. The total growth layer thickness is about 3 μm in total, for example. The semiconductor crystal forming the functional semiconductor crystal layer is grown (selectively grown) on a portion other than the first groove forming portion on the substrate. At this time, as shown in FIG. 4C, on both sides of the recess (first groove), the growth layer (functional semiconductor crystal layer) 104 is divided with the recess (first groove) as a boundary. . In the growth layer (functional semiconductor crystal layer) 104, diagonal facets composed of {1-101} planes appear at both ends of the concave portion (first groove). On the other hand, in the inside of the recess (first groove), the groove of the recess (first groove) is gradually narrowed because it grows in a horizontal {0001} plane and a vertical {1-100} plane, It becomes shallower. However, the growth rate is slower than the outside of the recess (first groove) because the raw material supply is relatively small. In the present embodiment, by appropriately selecting the shape of the recess (first groove) and the growth conditions, an oblique facet is formed on the upper surface of the substrate 103 while the recess (first groove) is substantially buried. Thus, a groove having a substantially V shape on the planned cleavage line is formed by selective growth (the aforementioned “functional semiconductor crystal layer forming step”).

（工程３）
次に、図４（ｄ）に示すように、通常のフォトリソグラフィー工程を用いて、半導体層（機能性半導体結晶層）１０４上面に、前記凹部（第１の溝）両脇の開口部よりもやや広い領域が露出するように、エッチングマスク１０５を形成する。マスク開口部のパターンは、例えば工程１で用いたパターンサイズに１０μｍのマージンを加えて、幅１４μｍ、長さ１１０μｍとする。 (Process 3)
Next, as shown in FIG. 4 (d), the upper surface of the semiconductor layer (functional semiconductor crystal layer) 104 is formed on the upper surface of the recess (first groove) by using a normal photolithography process. The etching mask 105 is formed so that a slightly wider area is exposed. The pattern of the mask opening is, for example, 14 μm wide and 110 μm long by adding a 10 μm margin to the pattern size used in step 1.

（工程４）
その後、例えば塩素系ガスを用いたドライエッチングにより、ＧａＮ基板１０３上面から約４μｍの深さまでエッチングを行う（前記「第２の溝形成工程」）。ドライエッチングではエッチングの垂直性が高く、各層毎の選択性も小さいため、前記工程２で形成されたＶ字型の断面形状がＧａＮ基板１０３に転写され、底部がほぼＶ字型の断面形状を有するガイド溝（第２の溝）が形成される。このようにして、半導体ウェハを製造することができる。図４（ｅ）に示すように、ガイド溝（第２の溝）１０２は、半導体ウェハの劈開予定線上に、基板内部に達する深さを有し、かつ底面がほぼＶ字型の断面形状を有するように形成されている。エッチング深さは、へき開工程により容易にへき開ができ、かつそれまでに行うプロセス工程中にはへき開が起こらない程度の値を選ぶことが望ましい。さらに、図４（ｅ）に示すように、エッチング後にマスク１０５を除去することが好ましい。 (Process 4)
Thereafter, etching is performed to a depth of about 4 μm from the upper surface of the GaN substrate 103 by, for example, dry etching using a chlorine-based gas (the “second groove forming step”). In dry etching, the verticality of etching is high and the selectivity for each layer is also small. Therefore, the V-shaped cross-sectional shape formed in Step 2 is transferred to the GaN substrate 103, and the bottom has a substantially V-shaped cross-sectional shape. A guide groove (second groove) is formed. In this way, a semiconductor wafer can be manufactured. As shown in FIG. 4E, the guide groove (second groove) 102 has a depth reaching the inside of the substrate on the planned cleavage line of the semiconductor wafer, and has a substantially V-shaped cross-sectional shape at the bottom. It is formed to have. It is desirable that the etching depth be selected so that it can be easily cleaved by the cleaving step and that no cleaving occurs during the process steps performed so far. Further, as shown in FIG. 4E, it is preferable to remove the mask 105 after the etching.

以上のように製造した半導体ウェハは、さらに、レーザストライプ（活性層ストライプ）を形成することが好ましい。すなわち、図５（ａ）、（ｂ）に示すように、通常の半導体レーザ素子と同様に、レーザストライプ（活性層ストライプ）構造を作製する。なお、図５は、図１のIII−III方向に見た断面図に相当する。   The semiconductor wafer manufactured as described above preferably further forms a laser stripe (active layer stripe). That is, as shown in FIGS. 5A and 5B, a laser stripe (active layer stripe) structure is produced in the same manner as a normal semiconductor laser element. Note that FIG. 5 corresponds to a cross-sectional view seen in the III-III direction of FIG.

（工程５）
まず、通常のフォトリソグラフィー工程を用いて、レーザストライプ（活性層ストライプ）形成領域上に、幅２ミクロン程度のストライプ状のエッチングマスクを形成する。次に、例えば塩素系ガスを用いたドライエッチングにより、ｐ型ＡｌＧａＮクラッド層の途中までエッチングを行う。これにより、図５（ａ）に示すように、幅約２μｍ程度のリッジストライプ（レーザストライプ、あるいは活性層ストライプ）１０１が形成される。リッジ幅の値、及びｐ型ＡｌＧａＮクラッド層のエッチング深さは、特に制限されないが、レーザ装置の水平横モード特性を始め、電流−光出力特性、電流−電圧特性に影響するので、要求されるデバイス特性等を考慮して、最適な値を選ぶことが好ましい。 (Process 5)
First, a stripe-shaped etching mask having a width of about 2 microns is formed on a laser stripe (active layer stripe) formation region using a normal photolithography process. Next, etching is performed halfway through the p-type AlGaN cladding layer, for example, by dry etching using a chlorine-based gas. As a result, as shown in FIG. 5A, a ridge stripe (laser stripe or active layer stripe) 101 having a width of about 2 μm is formed. The value of the ridge width and the etching depth of the p-type AlGaN cladding layer are not particularly limited, but they are required because they affect the current-light output characteristics and current-voltage characteristics including the horizontal transverse mode characteristics of the laser device. It is preferable to select an optimum value in consideration of device characteristics and the like.

（工程６）
次に、この半導体ウェハに、さらに電極を形成することが好ましい。すなわち、半導体ウェハの上面全体に、ＣＶＤ法などを用いて、酸化シリコン膜等の絶縁膜を形成する。さらに、通常のフォトリソグラフィー工程を用いて、ｐ型電極形成部（リッジストライプ１０１およびその周辺の上面）の絶縁膜を除去する。その後、ニッケル及び金を蒸着し適当な条件で加熱してアロイ処理を行うことにより、図５（ｂ）に示すようにｐ型電極１２１を形成する。さらに、基板１０３の裏面を研磨することにより約１２０μｍ程度の厚さまで基板を薄膜化する。そして、基板１０３の下面にチタン及び金を蒸着し、適当な条件で加熱してアロイ処理を行うことにより、図５（ｂ）に示すようにｎ型電極１２０を形成する。 (Step 6)
Next, it is preferable to further form an electrode on the semiconductor wafer. That is, an insulating film such as a silicon oxide film is formed on the entire upper surface of the semiconductor wafer by using a CVD method or the like. Further, the insulating film in the p-type electrode formation portion (ridge stripe 101 and its upper surface) is removed using a normal photolithography process. Thereafter, nickel and gold are vapor-deposited and heated under appropriate conditions to perform an alloy process, thereby forming a p-type electrode 121 as shown in FIG. Furthermore, the substrate is thinned to a thickness of about 120 μm by polishing the back surface of the substrate 103. Then, titanium and gold are vapor-deposited on the lower surface of the substrate 103 and heated under appropriate conditions to perform an alloy process, thereby forming an n-type electrode 120 as shown in FIG.

（工程７）
さらに、上記本発明の半導体ウェハの製造方法により製造した半導体ウェハを縦横に分割し、半導体レーザを製造する（前記「分割工程」）。すなわち、図６に示すように、ＧａＮ基板１０３下面の、前記工程３で形成されたガイド溝（第２の溝）１０２の下端にほぼ相当する位置にブレード１０６を押し当て、荷重を加える。これによって、ガイド溝（第２の溝）１０２の底部（下端）の中心線に沿ってＧａＮ基板１０３が劈開（分割）され、ストライプ形成領域ではレーザミラー端面（共振器面）が形成され、レーザーバーが得られる。本実施形態においては、劈開線と平行にＶ字型断面形状を有するガイド溝（第２の溝）が形成されているので、小さい力で、かつ正確な位置で劈開を行うことができる。本発明の半導体ウェハの製造方法および半導体素子の製造方法によれば、スクライブ（ケガキ）工程を必要とせず、また余計な力がかからないため、平坦性の高いレーザ共振器面が得られる。さらに、共振器面形成の後、前記レーザーバーから各素子を切り出す（分割する）ことによって、半導体レーザ素子を得ることができる。 (Step 7)
Furthermore, the semiconductor wafer manufactured by the method for manufacturing a semiconductor wafer of the present invention is divided vertically and horizontally to manufacture a semiconductor laser (the “dividing step”). That is, as shown in FIG. 6, the blade 106 is pressed against the lower surface of the GaN substrate 103 at a position substantially corresponding to the lower end of the guide groove (second groove) 102 formed in the step 3, and a load is applied. As a result, the GaN substrate 103 is cleaved (divided) along the center line of the bottom (lower end) of the guide groove (second groove) 102, and a laser mirror end face (resonator face) is formed in the stripe formation region. A bar is obtained. In this embodiment, since the guide groove (second groove) having a V-shaped cross section is formed in parallel with the cleavage line, the cleavage can be performed with a small force and at an accurate position. According to the method for manufacturing a semiconductor wafer and the method for manufacturing a semiconductor element of the present invention, a scribing process is not required and an extra force is not applied, so that a laser resonator surface with high flatness can be obtained. Further, after forming the resonator surface, each element is cut out (divided) from the laser bar, whereby a semiconductor laser element can be obtained.

本実施形態の前記工程１〜７では、先にガイド溝（第２の溝）を形成し、その後レーザストライプを形成した例を示した。ただし、本発明では、これらの工程の順序は逆でも良く、プロセスの相互干渉等を考慮して適宜決定すれば良い。また、前記工程１〜７では、ガイド溝（第２の溝）の配置を、各レーザストライプ間の全ての箇所に設けた例を示したが、劈開性に問題がない程度に、間引いて数を少なくしても構わない。また、前記工程１〜７では、ガイド溝のサイズを幅１４μｍ、長さ１１０μｍとした例を示したが、これに限定されることなく、半導体レーザ素子パターンの配置を考慮して適宜決定すれば良い。なお、ガイド溝（第２の溝）の長さについては、劈開性を向上させるにはある程度以上の長さがあることが望ましいが、レーザストライプ脇との距離が短すぎると、選択成長が層構造へ影響を及ぼす可能性がある。よって、この影響がない程度に、前記レーザストライプと前記ガイド溝（第２の溝）との距離を保ち、かつ前記ガイド溝（第２の溝）の長さを保つように設定することが望ましい。   In steps 1 to 7 of the present embodiment, an example in which a guide groove (second groove) is formed first and then a laser stripe is formed is shown. However, in the present invention, the order of these steps may be reversed and may be appropriately determined in consideration of the mutual interference of the processes. In the above-described steps 1 to 7, the example in which the guide grooves (second grooves) are arranged at all locations between the laser stripes has been shown. You can reduce it. In the steps 1 to 7, the guide groove has a width of 14 μm and a length of 110 μm. However, the present invention is not limited to this, and the guide groove may be appropriately determined in consideration of the arrangement of the semiconductor laser element pattern. good. Note that the length of the guide groove (second groove) is preferably a certain length or more in order to improve the cleavage, but if the distance from the side of the laser stripe is too short, selective growth will occur. May affect structure. Therefore, it is desirable to set the distance between the laser stripe and the guide groove (second groove) and the length of the guide groove (second groove) to such an extent that the influence is not exerted. .

一方、ガイド溝（第２の溝）の幅については、作製する溝の深さや、レーザ機能層（機能性半導体結晶層）全体の結晶成長層厚、半導体レーザ素子に必要なパターンサイズを考慮して決定することが望ましい。前記工程１〜７では、レーザ機能層（機能性半導体結晶層）の総結晶成長層厚を約３μｍとした。したがって、基板凹部（第１の溝）加工工程（前記「第１の溝形成工程」）におけるエッチング深さ及び幅を例えば３μｍ及び４μｍを選択した例を示した。これは、前記総結晶成長層厚に対応し、前記工程２（前記「機能性半導体結晶層形成工程」）において結晶成長後に適当なＶ字形状ができるように、前記第１の溝の深さ・幅を選択したためである。但し、結晶成長後の機能性半導体結晶層の形状は、成長層総厚の他、ガイド溝（第２の溝）の形成方向や、結晶成長条件、成長層の材料・組成等によっても影響される。このため、前記第１の溝の深さおよび幅は、前記の値に限定されることなく、なるべく理想的なＶ溝形状ができるよう適宜選択することが望ましい。なお、理想的なＶ溝形状とは、例えば、底面部が鋭いＶ字形状となることである。より具体的には、例えば、基板凹部（第１の溝）の内部は成長時にほぼ埋まり、かつ前記凹部（第１の溝）両側の成長層の会合が進みすぎてＶ溝深さが浅くなり過ぎないようにすることが望ましい。前記凹部（第１の溝）を境界にした分離溝が保たれる目安としては、例えば、基板の前記凹部（第１の溝）の深さよりも幅を広くすることが望ましい。また、前記凹部（第１の溝）の深さは、機能性半導体結晶層の成長総層厚に対して浅すぎないことが望ましい。   On the other hand, for the width of the guide groove (second groove), the depth of the groove to be produced, the crystal growth layer thickness of the entire laser functional layer (functional semiconductor crystal layer), and the pattern size required for the semiconductor laser element are taken into consideration. It is desirable to decide. In Steps 1 to 7, the total crystal growth layer thickness of the laser functional layer (functional semiconductor crystal layer) was about 3 μm. Therefore, an example in which, for example, 3 μm and 4 μm are selected as the etching depth and width in the substrate recess (first groove) processing step (the “first groove forming step”) is shown. This corresponds to the total crystal growth layer thickness, and the depth of the first groove so that an appropriate V shape can be formed after crystal growth in the step 2 (the “functional semiconductor crystal layer formation step”).・ This is because the width was selected. However, the shape of the functional semiconductor crystal layer after crystal growth is influenced not only by the total thickness of the growth layer, but also by the formation direction of the guide groove (second groove), the crystal growth conditions, the material and composition of the growth layer, and the like. The For this reason, the depth and width of the first groove are not limited to the above values, and it is desirable to appropriately select the ideal groove shape as much as possible. The ideal V-groove shape is, for example, a V-shape with a sharp bottom surface. More specifically, for example, the inside of the substrate recess (first groove) is substantially filled during growth, and the growth of the growth layers on both sides of the recess (first groove) proceeds too much, so that the V-groove depth becomes shallow. It is desirable not to pass too much. As a guideline for maintaining the separation groove with the concave portion (first groove) as a boundary, for example, it is desirable to make the width wider than the depth of the concave portion (first groove) of the substrate. Moreover, it is desirable that the depth of the recess (first groove) is not too shallow with respect to the total growth thickness of the functional semiconductor crystal layer.

また、前記工程２（機能性半導体結晶層形成工程）における結晶成長後の前記凹部（第１の溝）周辺の形状は、基板温度・成長速度・成長圧力・成長速度といった種々の結晶成長条件に大きく依存する。よって、基板の面方位・性状や、設計厚さ等を考慮しつつ、十分な結晶品質が得られ、かつ斜めファセットが形成されやすい条件を適宜選択することが望ましい。また、前記工程２（機能性半導体結晶層形成工程）および前記工程４（第２の溝形成工程）によって形成される溝側面は、前述の説明においては｛１−１０１｝面であると述べた。しかし、この｛１−１０１｝面は、形成されやすい面を例示したに過ぎず、例えば、前記第１の溝の形状および前記選択成長の条件を適宜選択することで、傾斜角度の違った面を形成することも可能である。以下の各実施形態において同じである。   Further, the shape of the periphery of the recess (first groove) after the crystal growth in the step 2 (functional semiconductor crystal layer forming step) is in accordance with various crystal growth conditions such as substrate temperature, growth rate, growth pressure, and growth rate. It depends heavily. Therefore, it is desirable to appropriately select the conditions under which sufficient crystal quality can be obtained and oblique facets are easily formed in consideration of the plane orientation / properties of the substrate, the design thickness, and the like. Further, the groove side surface formed by the step 2 (functional semiconductor crystal layer forming step) and the step 4 (second groove forming step) is described as the {1-101} plane in the above description. . However, the {1-101} plane is merely an example of a plane that is easily formed. For example, a plane having a different inclination angle can be obtained by appropriately selecting the shape of the first groove and the conditions for the selective growth. It is also possible to form The same applies to the following embodiments.

また、前記工程１〜７においては、工程１における基板凹部加工方法として、ドライエッチングを用いる例を選択したが、ウェットエッチングなどの方法を用いても構わない。但し、形状の制御性や、工程２（機能性半導体結晶層形成工程）の結晶成長形状制御の観点からは、ドライエッチングを用いることが好ましい。   Moreover, in the said process 1-7, although the example using dry etching was selected as a board | substrate recessed part processing method in the process 1, methods, such as wet etching, may be used. However, dry etching is preferably used from the viewpoints of shape controllability and crystal growth shape control in step 2 (functional semiconductor crystal layer forming step).

また、以上の説明においては、Ｖ字溝を構成する面を表すためにいくつかの特定の面指数表現を用いたが、本発明において結晶面の完全性は大きな問題ではなく、断面形状がほぼＶ字形状またはそれに近い形状であることが重要である。よって、斜め面や垂直面のファセットが完全な結晶面となっていなくとも構わない。   In the above description, some specific plane index expressions are used to represent the planes forming the V-shaped grooves. However, in the present invention, the completeness of the crystal plane is not a big problem, and the cross-sectional shape is almost the same. It is important that the shape is V-shaped or close to it. Therefore, the facets of the oblique surface and the vertical surface may not be a complete crystal surface.

なお、本発明の半導体ウェハの製造方法または本発明の半導体ウェハにおいて、前記機能性半導体結晶層上面から前記基板内部まで達する前記溝（または前記第２の溝）の形状は、特に制限されない。例えば、前記溝（または前記第２の溝）は、帯状、矩形状等の形状であっても良く、縦横の寸法比は特に制限されない。前記溝（または前記第２の溝）に沿って劈開させやすいという観点からは、前述のように、前記溝（または前記第２の溝）の下端の幅がなるべく小さいことが好ましい。また、前記溝（または前記第２の溝）は、連続的でも良いし、断続的であっても良い。例えば、前記帯状、矩形状等の形状の溝は、図１の溝１０１のように、一つの連続的な溝であっても良い。また、例えば、前記溝は、複数の穴が、ドット状、あるいは破線状等の形状で断続的に形成された複数の穴の集合体であっても良く、例えば前記集合体が帯状、矩形状等の形状を形成していてもよい。また、本発明の半導体ウェハの製造方法において、前記第１の溝の形状は、それ以外は特に限定されない。例えば、前記第１の溝は、矩形状、帯状、細長い楕円形状またはそれらに近い形状等でもよい。前記第２の溝の下端の幅をなるべく小さくする観点からは、前記第１の溝の幅はなるべく狭いことが好ましい。ただし、前述のように、前記選択成長中に前記溝が前記半導体結晶で埋まることにより、両側の成長層（機能性半導体結晶層）の会合が進みすぎると好ましくない。この観点からは、前記第１の溝の幅を狭くしすぎないことが好ましい。また、前記第１の溝は、単独で帯状形状を有していても良いし、ドット状、破線状等の形状で断続的に形成された複数の誘電体膜の集合体が、矩形状、帯状、細長い楕円形状等の形状を形成していてもよい。   In the semiconductor wafer manufacturing method of the present invention or the semiconductor wafer of the present invention, the shape of the groove (or the second groove) reaching from the upper surface of the functional semiconductor crystal layer to the inside of the substrate is not particularly limited. For example, the groove (or the second groove) may have a strip shape, a rectangular shape, or the like, and the vertical / horizontal dimension ratio is not particularly limited. From the viewpoint of easy cleavage along the groove (or the second groove), it is preferable that the width of the lower end of the groove (or the second groove) is as small as possible. Further, the groove (or the second groove) may be continuous or intermittent. For example, the groove having a strip shape, a rectangular shape, or the like may be a single continuous groove like the groove 101 in FIG. In addition, for example, the groove may be an aggregate of a plurality of holes in which a plurality of holes are intermittently formed in a dot shape or a broken line shape, for example, the aggregate is a strip shape or a rectangular shape. Or the like. In the method for manufacturing a semiconductor wafer according to the present invention, the shape of the first groove is not particularly limited except for that. For example, the first groove may have a rectangular shape, a belt shape, an elongated elliptical shape, or a shape close thereto. From the viewpoint of reducing the width of the lower end of the second groove as much as possible, the width of the first groove is preferably as narrow as possible. However, as described above, it is not preferable that the groove is filled with the semiconductor crystal during the selective growth, so that the growth layers (functional semiconductor crystal layers) on both sides advance too much. From this viewpoint, it is preferable not to make the width of the first groove too narrow. The first groove may have a band shape alone, or an assembly of a plurality of dielectric films intermittently formed in a dot shape, a broken line shape, or the like is rectangular, It may be formed in a shape such as a band shape or an elongated elliptical shape.

また、以上の説明においては、窒化物半導体レーザにおける例を採用したが、ＧａＡｓ系、ＩｎＰ系など他の一般的な材料系においてももちろん適用が可能である。例えば、本発明によれば、狭い幅でかつ下端がＶ字状である溝を形成することが可能であるため、劈開の困難な厚膜基板等にも適用できる。但し、ウェットエッチングによりＶ字溝を形成することが困難な窒化物半導体レーザにおいて、特に本発明を適用する意義が大きい。   In the above description, an example of a nitride semiconductor laser is used, but the present invention can naturally be applied to other general material systems such as GaAs and InP. For example, according to the present invention, it is possible to form a groove having a narrow width and a V-shaped lower end, so that it can be applied to a thick film substrate that is difficult to cleave. However, it is particularly significant to apply the present invention to a nitride semiconductor laser in which it is difficult to form a V-shaped groove by wet etching.

（実施形態２）
次に、図７、図８を用いて本発明の実施形態２について説明する。図７は、本発明の実施形態２による窒化物半導体レーザ製造用半導体ウェハを示す平面図である。図８は、図７のIV−IV方向に見た断面図である。本実施形態において、実施形態１と異なる点は、共振器面形成時ではなく、レーザーバーから個別素子を分割する工程において、Ｖ字形状のガイド溝を利用して分割を行う構造としている点である。すなわち、図７および図８に示すとおり、ガイド溝（第２の溝）２１２は、矩形状であり、各活性層ストライプ２０１の間隙に、活性層ストライプ２０１とほぼ平行に形成されている。図中の枠線２１０の内側が半導体レーザ形成領域であり、この半導体ウェハを枠線２１０に沿って縦横に分割することで、半導体レーザが得られることを示す。枠線２１０は、図示のように矩形をしており、横方向の辺はガイド溝（第２の溝）２１２の長手方向の中心線に沿っており、縦方向の辺は、隣り合ったガイド溝（第２の溝）２１２のほぼ中間点を通る。なお、図８において、２０３はＧａＮ基板、２０４はレーザ機能層（機能性半導体結晶層）、２０１はレーザストライプ、２２０および２２１は電極である。各構成要素の位置関係は、ガイド溝（第２の溝）２１２の方向を除き、実施形態１（図１および図３）と同じである。 (Embodiment 2)
Next, Embodiment 2 of the present invention will be described with reference to FIGS. FIG. 7 is a plan view showing a semiconductor wafer for manufacturing a nitride semiconductor laser according to Embodiment 2 of the present invention. FIG. 8 is a cross-sectional view seen in the IV-IV direction of FIG. In the present embodiment, the difference from the first embodiment is that the V-shaped guide groove is used for division in the step of dividing the individual elements from the laser bar, not at the time of forming the resonator surface. is there. That is, as shown in FIGS. 7 and 8, the guide groove (second groove) 212 has a rectangular shape, and is formed in the gap between the active layer stripes 201 substantially in parallel with the active layer stripes 201. The inside of the frame line 210 in the figure is a semiconductor laser forming region, and it is shown that a semiconductor laser can be obtained by dividing this semiconductor wafer vertically and horizontally along the frame line 210. The frame line 210 has a rectangular shape as shown in the figure, the side in the horizontal direction is along the center line in the longitudinal direction of the guide groove (second groove) 212, and the side in the vertical direction is the adjacent guide. It passes through approximately the midpoint of the groove (second groove) 212. In FIG. 8, 203 is a GaN substrate, 204 is a laser functional layer (functional semiconductor crystal layer), 201 is a laser stripe, and 220 and 221 are electrodes. The positional relationship of each component is the same as that of the first embodiment (FIGS. 1 and 3) except for the direction of the guide groove (second groove) 212.

次に、図９、図１０を参照して本実施形態の製造方法を説明する。図９は、前記製造方法の一工程を模式的に示す平面図である。図１０は、図８と同方向に見た断面図である。製造方法の詳細は実施形態１とほぼ同じである。   Next, the manufacturing method of this embodiment is demonstrated with reference to FIG. 9, FIG. FIG. 9 is a plan view schematically showing one step of the manufacturing method. 10 is a cross-sectional view seen in the same direction as FIG. The details of the manufacturing method are almost the same as those in the first embodiment.

（工程１）
まず、図９に示すように、ｎ型ＧａＮ基板上に通常のフォトリソグラフィー工程とドライエッチングを用いて、レーザストライプ形成予定領域９０１と平行な素子分割線上に、凹部（第１の溝）形成用の誘電体マスクのパターンを形成する。前記パターンの配置は、例えば図９のように、各活性層ストライプ２０１の間隙に、活性層ストライプ２０１とほぼ平行な矩形状の凹部（第１の溝）形成用の開口部９０２を有する誘電体マスクを、開口部９０２が一定間隔で縦列となるように配置する。レーザ共振器面を劈開により形成する場合には、劈開の直進性や劈開面の平坦性を維持する観点から、劈開線上に段差がないことが望ましい。したがって、劈開予定線９０３を避けて開口部９０２のパターンを形成する方が望ましい。各開口部９０２のパターンは、例えば幅４μｍ、長さは劈開予定線から５０μｍ程度離れるようにする。例えば共振器長が６５０μｍの場合には、開口部９０２の長さは５５０μｍとなる。エッチング深さ等は、実施形態１と同様にする。 (Process 1)
First, as shown in FIG. 9, by using a normal photolithography process and dry etching on an n-type GaN substrate, a recess (first groove) is formed on an element dividing line parallel to the laser stripe formation scheduled region 901. A dielectric mask pattern is formed. For example, as shown in FIG. 9, the pattern is arranged in a dielectric having an opening 902 for forming a rectangular recess (first groove) substantially parallel to the active layer stripe 201 in the gap between the active layer stripes 201. The masks are arranged so that the openings 902 are arranged in columns at regular intervals. When the laser resonator surface is formed by cleavage, it is desirable that there is no step on the cleavage line from the viewpoint of maintaining the straightness of cleavage and the flatness of the cleavage surface. Therefore, it is desirable to form the pattern of the opening 902 while avoiding the planned cleavage line 903. The pattern of each opening 902 is, for example, 4 μm wide and about 50 μm long from the planned cleavage line. For example, when the resonator length is 650 μm, the length of the opening 902 is 550 μm. The etching depth and the like are the same as those in the first embodiment.

以降、実施形態１の工程２〜７と同様の工程を行う。工程２（機能性半導体結晶層形成工程）において形成される斜めファセット面が｛１−１０１｝面ではなく｛１１−２２｝面である点と、ガイド溝２１２のパターン形状・配置が異なる点以外は、実施形態１と同様である。このようにして、本発明の半導体ウェハの製造方法により半導体ウェハを製造できる。   Thereafter, the same processes as the processes 2 to 7 of the first embodiment are performed. Other than that the oblique facet plane formed in the step 2 (functional semiconductor crystal layer forming step) is not the {1-101} plane but the {11-22} plane, and the pattern shape / arrangement of the guide grooves 212 is different. Is the same as in the first embodiment. Thus, a semiconductor wafer can be manufactured by the semiconductor wafer manufacturing method of the present invention.

（工程８）
さらに、一般的な方法を用いて共振器面を劈開により作成し、レーザーバーを形成する。そして、レーザーバーの、工程３で形成されたガイド溝（第２の溝）最下部にほぼ相当する位置の基板２０３裏面に、図１０に示すようにブレード（刃）２０６を押し当てる。これにより、ガイド溝（第２の溝）２０２に沿ってＧａＮ基板２０３が分割され、レーザーバーがチップ状態に分割されて半導体レーザ素子となる。 (Process 8)
Further, a resonator surface is formed by cleavage using a general method to form a laser bar. Then, as shown in FIG. 10, a blade (blade) 206 is pressed against the back surface of the substrate 203 at a position substantially corresponding to the lowermost part of the guide groove (second groove) formed in step 3 of the laser bar. As a result, the GaN substrate 203 is divided along the guide groove (second groove) 202, and the laser bar is divided into chips to form a semiconductor laser element.

半導体ウェハを活性層ストライプ（レーザストライプ）に平行な方向に分割（素子分割）する場合、分割予定面は、基板結晶の劈開面（割れやすい面）とは異なる場合がある。具体的には、例えば、本実施形態のように、基板結晶の劈開面が、レーザストライプに垂直（すなわち共振器面に沿った方向）な場合である。このような場合、本実施形態のように、素子分割予定面に沿ってＶ字形状のガイド溝（第２の溝）を形成すれば、分割面が劈開面と異なっていても、刃を押し当てる際により小さい力で割りやすく、分割面も乱れにくい。また、本発明によれば、基板をドライエッチングすることにより、スクライブ（ケガキ）よりも深い溝を形成しやすいのでさらに効果的である。かつ、本発明によれば、スクライブを必要としないことにより、ケガキ屑の発生等の問題もない。   When a semiconductor wafer is divided (element division) in a direction parallel to the active layer stripe (laser stripe), the planned division plane may be different from the cleavage plane (fracture plane) of the substrate crystal. Specifically, for example, as in the present embodiment, the cleavage plane of the substrate crystal is perpendicular to the laser stripe (that is, the direction along the resonator plane). In such a case, if a V-shaped guide groove (second groove) is formed along the element division planned surface as in this embodiment, the blade is pushed even if the division surface is different from the cleavage plane. When hitting, it is easy to split with a smaller force, and the split surface is not easily disturbed. In addition, according to the present invention, it is more effective because a groove deeper than scribe can be formed by dry etching the substrate. In addition, according to the present invention, no scribing is required, so there is no problem such as generation of scribble scraps.

以上の説明では、素子分割線（レーザストライプと平行な方向）にのみガイド溝（第２の溝）を形成した例について説明したが、さらに、実施形態１のようなレーザストライプに垂直な方向のガイド溝（第２の溝）を併用してもよい。具体的には、例えば、図１１のように、レーザストライプ３０１に垂直な方向の分割予定線３１３に沿ったガイド溝（第２の溝）３０２と、レーザストライプ３０１に平行な方向の分割予定線３１４に沿ったガイド溝（第２の溝）３１２とを両方設ける。この場合の、本発明の半導体ウェハの製造方法及び半導体素子の製造方法は、例えば、前記実施形態１および実施形態２における基板加工時（第１の溝形成工程）のパターン配置を、前記実施形態１および実施形態２を組み合わせた形に変更すれば良い。   In the above description, the example in which the guide groove (second groove) is formed only in the element dividing line (direction parallel to the laser stripe) has been described. Further, as in the first embodiment, the guide groove (second groove) is perpendicular to the laser stripe. A guide groove (second groove) may be used in combination. Specifically, for example, as shown in FIG. 11, a guide groove (second groove) 302 along a planned division line 313 in a direction perpendicular to the laser stripe 301 and a planned division line in a direction parallel to the laser stripe 301. Both guide grooves (second grooves) 312 along 314 are provided. In this case, the method for manufacturing a semiconductor wafer and the method for manufacturing a semiconductor element according to the present invention include, for example, a pattern arrangement at the time of substrate processing (first groove forming step) in the first and second embodiments. What is necessary is just to change into the form which combined 1 and Embodiment 2. FIG.

（実施形態３）
次に、本発明のさらに別の実施形態について説明する。本実施形態において、前記実施形態１および２と異なる点は、ｃ面ＧａＮ基板（主面がｃ面である基板）ではなく、ｍ面（（１−１００）面）基板（主面がｍ面である基板）を用いていることである。ｍ面基板を用いると、窒化物結晶の特徴である内部電界が量子井戸にかからないため、半導体レーザの発光効率を向上させたり、利得（レーザ光が増幅する割合）を向上させたりすることができる。内部電界は、格子歪の増大と共にピエゾ電界が増しその影響が顕著になるため、インジウム組成の大きい、或いは層厚の大きいＩｎＧａＮ量子井戸を活性層に用いる場合、特に有利である。本実施形態は、例えば、ｃ面基板上では実現が困難な緑色波長帯のレーザに特に適する。ｍ面基板を用いれば、前記ピエゾ電界の影響を低減でき、レーザ光を長波長化しやすくなるためである。 (Embodiment 3)
Next, still another embodiment of the present invention will be described. In this embodiment, the difference from the first and second embodiments is not a c-plane GaN substrate (a substrate whose principal surface is a c-plane) but an m-plane ((1-100) plane) substrate (a principal surface is an m-plane). Is a substrate). When an m-plane substrate is used, the internal electric field that is characteristic of nitride crystals is not applied to the quantum well, so that the light emission efficiency of the semiconductor laser can be improved and the gain (ratio of laser light amplification) can be improved. . The effect of the internal electric field increases with increasing lattice strain, and the influence thereof becomes significant. This is particularly advantageous when an InGaN quantum well having a large indium composition or a large layer thickness is used for the active layer. The present embodiment is particularly suitable for a green wavelength band laser that is difficult to realize on a c-plane substrate, for example. This is because if the m-plane substrate is used, the influence of the piezoelectric field can be reduced, and the laser beam can be easily elongated.

図１２は、本実施形態における半導体レーザ製造用半導体ウェハの構造の一例を示す平面図である。図示の通り、この半導体ウェハは、実施形態１および２のｃ面基板上レーザとは、面方位およびレーザストライプ４０１の方向が異なっている。また、この半導体ウェハは、レーザストライプ４０１に垂直な方向の分割予定線４１３に沿った劈開用ガイド溝（第２の溝）４０２と、レーザストライプ４０１に平行な方向の分割予定線４１４に沿った素子分割用ガイド溝（第２の溝）４１２とが両方設けられている。劈開用ガイド溝（第２の溝）４０２と、素子分割用ガイド溝（第２の溝）４１２とは、いずれか一方のみを設けてもよいが、図１２のように両方を設けることが好ましい。特に、本実施形態では、実施形態２と同様、素子分割面は基板結晶の劈開面とは異なるため、実施形態２と同様の理由により、素子分割用ガイド溝（第２の溝）４１２を設けることが好ましい。   FIG. 12 is a plan view showing an example of the structure of a semiconductor wafer for manufacturing a semiconductor laser in the present embodiment. As shown in the figure, this semiconductor wafer differs from the lasers on the c-plane substrate of the first and second embodiments in the plane orientation and the direction of the laser stripe 401. In addition, the semiconductor wafer has a cleavage guide groove (second groove) 402 along a division line 413 in a direction perpendicular to the laser stripe 401 and a division line 414 in a direction parallel to the laser stripe 401. Both element dividing guide grooves (second grooves) 412 are provided. Only one of the cleavage guide groove (second groove) 402 and the element dividing guide groove (second groove) 412 may be provided, but it is preferable to provide both as shown in FIG. . In particular, in this embodiment, since the element dividing surface is different from the cleavage plane of the substrate crystal as in the second embodiment, an element dividing guide groove (second groove) 412 is provided for the same reason as in the second embodiment. It is preferable.

ｍ面基板上では、レーザストライプ方向として＜０００１＞方向か＜１１−２０＞方向かのいずれかを選ぶことが可能である。本発明では、いずれのレーザストライプ方向を選択してもよいが、通常用いる活性層構造では、＜０００１＞方向ストライプの方が、高い活性層利得が得られるため好ましい。レーザストライプ方向が＜０００１＞方向の場合、前記工程２（機能性半導体結晶層形成工程）において、実施形態１の前記工程２において形成される、劈開用ガイド溝（第２の溝）４０２に対する斜めファセット面は｛１１−２２｝面となる。一方、素子分割用ガイド溝（第２の溝）４１２に対する斜めファセット面は｛１−１００｝面となる。   On the m-plane substrate, either the <0001> direction or the <11-20> direction can be selected as the laser stripe direction. In the present invention, any laser stripe direction may be selected, but in a normally used active layer structure, a <0001> direction stripe is preferable because a high active layer gain is obtained. When the laser stripe direction is the <0001> direction, in the step 2 (functional semiconductor crystal layer forming step), an oblique to the cleavage guide groove (second groove) 402 formed in the step 2 of the first embodiment. The facet plane is the {11-22} plane. On the other hand, an oblique facet surface with respect to the element dividing guide groove (second groove) 412 is a {1-100} plane.

（実施形態４）
次に、本発明のさらに別の実施形態について説明する。本実施形態において、前記実施形態１および２と異なる点は、ｃ面ＧａＮ基板（主面がｃ面であるＧａＮ基板）ではなく、（１１−２２）面ＧａＮ基板（主面が（１１−２２）面であるＧａＮ基板）を用いていることである。（１１−２２）面基板を用いると、ｍ面基板と同様に、量子井戸に垂直にかかる内部電界を低減できるため、半導体レーザの発光効率を向上させたり、利得を向上させたりすることができる。内部電界は、格子歪の増大と共にピエゾ電界が増しその影響が顕著になるため、インジウム組成の大きい、或いは層厚の大きいＩｎＧａＮ量子井戸を活性層に用いる場合に有利である。更に、（１１−２２）面基板上では、インジウム組成の高いＩｎＧａＮ結晶が比較的作製しやすいことが知られており、ｃ面上では困難な緑色半導体レーザの実現に有利である。 (Embodiment 4)
Next, still another embodiment of the present invention will be described. In the present embodiment, the difference from the first and second embodiments is not a c-plane GaN substrate (a GaN substrate whose main surface is a c-plane) but a (11-22) plane GaN substrate (a main surface is (11-22). GaN substrate). When the (11-22) plane substrate is used, the internal electric field perpendicular to the quantum well can be reduced, as in the case of the m-plane substrate, so that the light emission efficiency of the semiconductor laser can be improved and the gain can be improved. . The internal electric field increases with the increase in lattice strain and increases the piezo electric field, so that the effect becomes remarkable. Therefore, it is advantageous when an InGaN quantum well having a large indium composition or a large layer thickness is used for the active layer. Further, it is known that an InGaN crystal having a high indium composition is relatively easy to produce on a (11-22) plane substrate, which is advantageous for realizing a green semiconductor laser that is difficult on a c-plane.

図１３は、本実施形態における半導体レーザ製造用半導体ウェハの構造の一例を示す平面図である。図示の通り、この半導体ウェハは、実施形態１および２のｃ面基板上レーザとは、面方位およびレーザストライプ５０１の方向が異なっている。また、この半導体ウェハは、レーザストライプ５０１に垂直な方向の分割予定線５１３に沿った劈開用ガイド溝（第２の溝）５０２と、レーザストライプ５０１に平行な方向の分割予定線５１４に沿った素子分割用ガイド溝（第２の溝）４１２とが両方設けられている。劈開用ガイド溝（第２の溝）５０２と、素子分割用ガイド溝（第２の溝）５１２とは、いずれか一方のみを設けてもよいが、図１３のように両方を設けることが好ましい。特に、本実施形態では、実施形態２および３と同様、素子分割面は基板結晶の劈開面とは異なるため、実施形態２および３と同様の理由により、素子分割用ガイド溝（第２の溝）５１２を設けることが好ましい。   FIG. 13 is a plan view showing an example of the structure of a semiconductor wafer for manufacturing a semiconductor laser in the present embodiment. As shown in the figure, this semiconductor wafer differs from the lasers on the c-plane substrate of the first and second embodiments in the plane orientation and the direction of the laser stripe 501. In addition, the semiconductor wafer has a cleavage guide groove (second groove) 502 along a planned division line 513 in a direction perpendicular to the laser stripe 501 and a planned division line 514 in a direction parallel to the laser stripe 501. Both element dividing guide grooves (second grooves) 412 are provided. Only one of the cleavage guide groove (second groove) 502 and the element dividing guide groove (second groove) 512 may be provided, but it is preferable to provide both as shown in FIG. . In particular, in the present embodiment, the element dividing surface is different from the cleavage plane of the substrate crystal as in the second and third embodiments. Therefore, for the same reason as in the second and third embodiments, the element dividing guide groove (second groove) is used. ) 512 is preferably provided.

（１１−２２）面基板上では、ストライプ方向（レーザストライプの長手方向）として＜１−１００＞方向か＜−１−１２３＞方向かのいずれかを選ぶことが可能である。本発明では、いずれのストライプ方向を選択しても良いが、通常用いる活性層構造では、＜１−１００＞方向のストライプを選択することが、劈開可能な｛１−１００｝面を共振器面として利用できるため、望ましい。この場合、前記機能性半導体結晶層形成工程（実施形態１の工程２に相当）において形成される斜めファセット面は、例えば、図１４（ａ）に示すように非対称形状となり｛０００１｝面および｛１１−２０｝面となる。なお、図１４（ａ）は実施形態１の工程３（エッチングマスク形成後）に相当する図であり、図１４（ｂ）は工程４に相当する図（前記「第２の溝形成工程」後の状態を示す図）である。両図は、それぞれ、機能性半導体結晶層５０４の選択成長により形成された溝（第１の溝）あるいはドライエッチングにより形成されたガイド溝（第２の溝）５１２の長手方向と垂直方向に見た断面図であり、溝の部分を拡大して示している。図示の通り、本実施形態において前記各実施形態と同様の方法を用いて前記第１の溝および第２の溝（ガイド溝）を形成した場合、それぞれの溝のＶ字形状の角度は、例えば図示のように、やや広く、約９０度となる。図示の通り、第２の溝（ガイド溝）５１２下部のＶ字形状の部分には、前記機能性半導体結晶層形成工程において形成された｛０００１｝面および｛１１−２０｝面がそのまま転写されている。｛０００１｝面および｛１１−２０｝面は、いずれも、ＧａＮ基板５０３の主面の垂線に対して傾斜している。両者を比較すると、｛０００１｝面の方が基板５０３主面に垂直に近く、｛１１−２０｝面の方が基板５０３主面に平行に近い。（１１−２２）面上レーザで、上記のストライプ方向を採用した場合、ＧａＮ基板結晶の劈開面は、図の｛０００１｝面となり、ストライプ方向に平行でかつＧａＮ基板主面に垂直な劈開面は存在しない。このため、ＧａＮ基板主面に垂直に刃を当てても、劈開面と刃を当てる方向とが異なるために、ｃ面ＧａＮ基板上素子に比べて分割が困難である。しかしながら、本発明の半導体ウェハまたは本発明の半導体ウェハの製造方法によれば、基板（ＧａＮ基板）に前記ガイド溝（第２の溝）が形成されているため、より分割しやすい。例えば、前記ガイド溝（第２の溝）が図１４（ｂ）の形状であると、劈開面すなわち｛０００１｝面に沿って劈開しやすい。また、例えば、前記ガイド溝（第２の溝）を、鋭いＶ字形状とすることにより、前記基板の垂線とほぼ平行な方向（劈開面と異なる方向）に分割しやすくすることもできる。   On the (11-22) plane substrate, either the <1-100> direction or the <-1-123> direction can be selected as the stripe direction (longitudinal direction of the laser stripe). In the present invention, any stripe direction may be selected. However, in a normally used active layer structure, selecting a stripe in the <1-100> direction means that the {1-100} plane that can be cleaved is the resonator plane. Since it can be used as, it is desirable. In this case, the oblique facet surface formed in the functional semiconductor crystal layer forming step (corresponding to step 2 of the first embodiment) has, for example, an asymmetric shape as shown in FIG. 11-20} plane. 14A is a view corresponding to step 3 (after the formation of the etching mask) in the first embodiment, and FIG. 14B is a view corresponding to step 4 (after the “second groove forming step”). FIG. Both figures are viewed in a direction perpendicular to the longitudinal direction of a groove (first groove) 512 formed by selective growth of the functional semiconductor crystal layer 504 or a guide groove (second groove) 512 formed by dry etching. FIG. 5 is an enlarged cross-sectional view showing a groove portion. As illustrated, when the first groove and the second groove (guide groove) are formed in the present embodiment using the same method as in each of the above embodiments, the V-shaped angle of each groove is, for example, As shown in the figure, it is a little wider and about 90 degrees. As shown in the drawing, the {0001} plane and the {11-20} plane formed in the functional semiconductor crystal layer forming step are transferred as they are to the V-shaped portion below the second groove (guide groove) 512. ing. The {0001} plane and the {11-20} plane are both inclined with respect to the normal to the main surface of the GaN substrate 503. Comparing the two, the {0001} plane is closer to the main surface of the substrate 503 and the {11-20} plane is closer to the main surface of the substrate 503. When the above-described stripe direction is employed in the (11-22) plane laser, the cleavage plane of the GaN substrate crystal is the {0001} plane in the figure, which is parallel to the stripe direction and perpendicular to the main surface of the GaN substrate. Does not exist. For this reason, even if the blade is applied perpendicularly to the main surface of the GaN substrate, the cleavage surface and the direction in which the blade is applied are different, so that it is difficult to divide as compared with the element on the c-plane GaN substrate. However, according to the semiconductor wafer of the present invention or the method for producing a semiconductor wafer of the present invention, the guide groove (second groove) is formed on the substrate (GaN substrate), and therefore, it is easier to divide. For example, when the guide groove (second groove) has the shape shown in FIG. 14B, it is easy to cleave along the cleavage plane, that is, the {0001} plane. Further, for example, the guide groove (second groove) can be easily divided into a direction substantially parallel to the perpendicular of the substrate (a direction different from the cleavage plane) by forming a sharp V-shape.

一方、劈開用ガイド溝（第２の溝）５０２に対しては、劈開線５１３に平行かつ基板（ＧａＮ基板）主面垂線から傾斜した低指数面が存在しない。このため、前記基板に形成した第１の溝が矩形の場合、前記機能性半導体結晶層形成工程（実施形態１の工程２に相当）では、選択成長の際に、単一の斜めファセット面（基板主面の垂線から傾斜した面）が現れにくい。このため、前記第１の溝および前記第２の溝（ガイド溝）の断面形状は、Ｖ字形状になるよりも、むしろ、図１５に示すように矩形となる場合がある。なお、図１５（ａ）は実施形態１の工程３（エッチングマスク形成後）に相当する図であり、図１５（ｂ）は工程４に相当する図（前記「第２の溝形成工程」後の状態を示す図）である。両図は、それぞれ、機能性半導体結晶層５０４の選択成長により形成された溝（第１の溝）あるいはドライエッチングにより形成されたガイド溝（第２の溝）５０２の長手方向と垂直方向に見た断面図であり、溝の部分を拡大して示している。図１５（ａ）に示すとおり、前記機能性半導体結晶層に形成された溝の表面は、ＧａＮ基板５０３の垂線にほぼ平行に切り立っており、前記溝は、Ｖ字形状ではない。また、図１５（ｂ）に示すとおり、前記第２の溝形成工程後に形成されたガイド溝（第２の溝）５０２の上部および下部は、それぞれ、基板５０３の垂線にほぼ平行な表面を有し、ガイド溝（第２の溝）５０２上部の方がガイド溝（第２の溝）５０２下部よりも広い幅を有する。ガイド溝（第２の溝）５０２上部およびガイド溝（第２の溝）５０２下部は、基板５０３の主面にほぼ平行な面でつながっている。ガイド溝（第２の溝）５０２下部は、前記第２の溝形成工程前の第１の溝（図１５（ａ））の形状が転写された形状をしている。図１５（ｂ）では、ガイド溝（第２の溝）５０２の下部はＶ字形状ではない。しかしながら、基板上への選択成長と基板のドライエッチングの組合せによって、ガイド溝（第２の溝）５０２は下部（底部）の方が狭い幅となるＶ字型に近い形状であるため、劈開工程が有利となる。   On the other hand, for the cleavage guide groove (second groove) 502, there is no low index plane parallel to the cleavage line 513 and inclined from the substrate (GaN substrate) main surface perpendicular. For this reason, when the first groove formed in the substrate is rectangular, in the functional semiconductor crystal layer forming step (corresponding to step 2 of Embodiment 1), a single oblique facet plane ( The surface inclined from the normal of the substrate main surface) hardly appears. For this reason, the cross-sectional shapes of the first groove and the second groove (guide groove) may be rectangular as shown in FIG. 15 rather than being V-shaped. FIG. 15A is a view corresponding to step 3 (after the formation of the etching mask) in the first embodiment, and FIG. 15B is a view corresponding to step 4 (after the “second groove forming step”). FIG. Both figures are viewed in a direction perpendicular to the longitudinal direction of a groove (first groove) 502 formed by selective growth of the functional semiconductor crystal layer 504 or a guide groove (second groove) 502 formed by dry etching. FIG. 5 is an enlarged cross-sectional view showing a groove portion. As shown in FIG. 15A, the surface of the groove formed in the functional semiconductor crystal layer stands up substantially parallel to the perpendicular of the GaN substrate 503, and the groove is not V-shaped. Further, as shown in FIG. 15B, the upper and lower portions of the guide groove (second groove) 502 formed after the second groove forming step each have a surface substantially parallel to the perpendicular of the substrate 503. The upper portion of the guide groove (second groove) 502 is wider than the lower portion of the guide groove (second groove) 502. The upper part of the guide groove (second groove) 502 and the lower part of the guide groove (second groove) 502 are connected to the main surface of the substrate 503 by a plane substantially parallel to the main surface. The lower part of the guide groove (second groove) 502 has a shape in which the shape of the first groove (FIG. 15A) before the second groove forming step is transferred. In FIG. 15B, the lower part of the guide groove (second groove) 502 is not V-shaped. However, since the guide groove (second groove) 502 has a shape close to a V shape in which the lower part (bottom part) has a narrower width due to the combination of selective growth on the substrate and dry etching of the substrate, the cleavage step Is advantageous.

なお、機能性半導体結晶層形成工程（実施形態１の工程２に相当）において、結晶成長（選択成長）条件によっては、図１５とは異なり、特定の低指数面でなく複数の低指数面が混在した斜め面を作製することもできる。具体的には、例えば、前記基板の主面が（１１−２２）面である場合に、単独にはストライプ方向と平行ではない｛１−１００｝面と｛０００１｝面が、混在してなる｛１−１０ｎ｝（ｎは整数）のように表される斜め面を作製することもできる。この場合は、斜め面は低指数面ではなく微視的には平坦性が完全ではないが、ドライエッチング工程（第２の溝形成工程）を併用してガイド溝として使用するには問題がなく、前記実施形態と同様のＶ字形状ガイド溝を形成できる。   In the functional semiconductor crystal layer forming step (corresponding to step 2 of the first embodiment), depending on the crystal growth (selective growth) conditions, unlike FIG. Mixed oblique surfaces can also be produced. Specifically, for example, when the main surface of the substrate is a (11-22) plane, a {1-100} plane and a {0001} plane that are not parallel to the stripe direction are mixed. An oblique surface represented as {1-10n} (n is an integer) can also be produced. In this case, the oblique surface is not a low index surface and is not microscopically flat, but there is no problem in using it as a guide groove in combination with a dry etching process (second groove forming process). A V-shaped guide groove similar to that of the above embodiment can be formed.

以上、実施形態１〜４について説明したが、本発明は、これらの実施形態に具体的に示した構成、方法に限定されるものではなく、種々の変形が可能である。例えば、基板主面としては、上記の例に限定されず、極性面でも非極性面でもよく、非極性面の場合は無極性面でも半極性面でもよい。上記実施形態１〜４では、無極性面または半極性面である基板主面のいくつかの具体例について説明したが、他の無極性面や半極性面でも良く、例えば、緑色半導体レーザ作製に好ましい面であることが知られている、ＧａＮ基板の（２０−２１）面などが挙げられる。   Although the first to fourth embodiments have been described above, the present invention is not limited to the configurations and methods specifically shown in these embodiments, and various modifications can be made. For example, the substrate main surface is not limited to the above example, and may be a polar surface or a nonpolar surface, and in the case of a nonpolar surface, it may be a nonpolar surface or a semipolar surface. In the first to fourth embodiments, some specific examples of the substrate main surface which is a nonpolar surface or a semipolar surface have been described. However, other nonpolar surfaces or semipolar surfaces may be used. For example, for green semiconductor laser production Examples include the (20-21) plane of a GaN substrate, which is known to be a preferable plane.

また、前記機能性半導体結晶層の構成は、前述の説明によれば、第一クラッド層、光導波路層、ＩｎＧａＮ量子井戸活性層、光導波路層、第二クラッド層、コンタクト層が前記順番で積層されているが、この構成に限定されない。前述の説明によれば、例えば、図１６（ａ）の断面図に示すように、基板１０３上面に、第一クラッド層１０１０１、光導波路層１０１０２、ＩｎＧａＮ量子井戸活性層１０１０３、光導波路層１０１０４、第二クラッド層１０１０５、コンタクト層１０１０６がこの順番に積層されて機能性半導体結晶層１０４が形成されている。しかし、これに限定されず、例えば、図１６（ｂ）に示すように、基板１６０１の上面に、ｎ−ＧａＮ層１６１０１、クラッド層となるｎ−ＧａＡｌＮ層１６１０２、光ガイド層としてｎ−ＧａＮ１６１０３、活性層としてＩｎＧａＮ量子井戸１６１０４、光ガイド層としてｐ−ＧａＮ１６１０５、クラッド層となるｐ−ＧａＮ／ＧａＡｌＮ超格子層１６１０６、コンタクト層となるｐ−ＧａＮ層１６１０７を、前記順番で成長させて機能性半導体結晶層１６０４を形成してもよい。なお、本発明において、前記機能性半導体結晶層の構成は、図１６（ａ）および（ｂ）のみには限定されず、任意の構成が可能である。また、図１６（ａ）および（ｂ）において、面方位を表す記号は単なる一例であり、これには限定されない。   In addition, according to the above description, the functional semiconductor crystal layer is composed of the first cladding layer, the optical waveguide layer, the InGaN quantum well active layer, the optical waveguide layer, the second cladding layer, and the contact layer stacked in the order described above. However, it is not limited to this configuration. According to the above description, for example, as shown in the cross-sectional view of FIG. 16A, the first cladding layer 10101, the optical waveguide layer 10102, the InGaN quantum well active layer 10103, the optical waveguide layer 10104, A functional semiconductor crystal layer 104 is formed by laminating the second cladding layer 10105 and the contact layer 10106 in this order. However, the present invention is not limited to this. For example, as shown in FIG. 16B, an n-GaN layer 16101, an n-GaAlN layer 16102 serving as a cladding layer, an n-GaN 16103 serving as a light guide layer, An InGaN quantum well 16104 as an active layer, p-GaN 16105 as a light guide layer, a p-GaN / GaAlN superlattice layer 16106 as a cladding layer, and a p-GaN layer 16107 as a contact layer are grown in the above order to form a functional semiconductor. A crystal layer 1604 may be formed. In the present invention, the configuration of the functional semiconductor crystal layer is not limited to FIGS. 16A and 16B, and any configuration is possible. In FIGS. 16A and 16B, the symbols representing the plane orientation are merely examples, and the present invention is not limited to these.

さらに、以上の実施形態においては、ｎ型ＧａＮ基板上の半導体レーザ装置を例に取ったが、サファイア基板、シリコン基板等ＧａＮ基板以外の基板上の半導体レーザ素子でも良い。   Furthermore, in the above embodiment, the semiconductor laser device on the n-type GaN substrate is taken as an example, but a semiconductor laser device on a substrate other than the GaN substrate such as a sapphire substrate or a silicon substrate may be used.

また、前述の実施形態においては、リッジストライプ型の半導体レーザ構造について説明したが、本発明はこのような構造に特に限定されるものではなく、インナーストライプ型やその他の半導体レーザ装置、またはレーザ以外の導波路デバイスに適用してもその効果が得られる。
さらに、面発光レーザ素子や発光ダイオード、受光素子や半導体変調器等、その他の半導体素子においても、精密な分割サイズ制御を必要とする場合や、結晶へのクラックやダメージのない素子分割を必要とする半導体素子であれば、どのようなものに適用してもその効果は得られる。 In the above-described embodiments, the ridge stripe type semiconductor laser structure has been described. However, the present invention is not particularly limited to such a structure, and other than the inner stripe type and other semiconductor laser devices or lasers. Even if it is applied to this waveguide device, the effect can be obtained.
In addition, other semiconductor elements such as surface-emitting laser elements, light-emitting diodes, light-receiving elements, and semiconductor modulators require precise division size control, or element division that does not cause cracks or damage to the crystal. As long as the semiconductor device is applied to any device, the effect can be obtained.

以上説明したとおり、本発明によれば、半導体ウェハにおいて、正確な劈開のためのガイド溝をケガキ屑の発生なしに効率よく形成できる半導体ウェハの製造方法を提供することができる。本発明によれば、例えば、耐腐食性（対ウェットエッチング性）の高い窒化物材料を用いた半導体レーザの作製においても、Ｖ字形状のガイド溝を形成することができる。このため、例えば、平坦性の高い共振器面及び正確な共振器長を有する素子を歩留まり良く形成する製造方法を提供することができる。また、本発明による製造方法を用いて作製された窒化物半導体レーザ素子は、高密度記録に有利な光ディスク光源や、次世代のレーザディスプレイなどの映像機器用光源等に使用することができる。   As described above, according to the present invention, it is possible to provide a semiconductor wafer manufacturing method capable of efficiently forming guide grooves for accurate cleavage in a semiconductor wafer without generation of scribble scraps. According to the present invention, for example, a V-shaped guide groove can be formed even in the manufacture of a semiconductor laser using a nitride material having high corrosion resistance (vs. wet etching resistance). For this reason, for example, it is possible to provide a manufacturing method for forming an element having a highly flat resonator surface and an accurate resonator length with a high yield. The nitride semiconductor laser device manufactured by using the manufacturing method according to the present invention can be used for an optical disk light source advantageous for high-density recording, a light source for video equipment such as a next-generation laser display, and the like.

さらに、本発明の半導体素子は、上記に限定されず、あらゆる用途に使用可能である。例えば、窒化ガリウム（ＧａＮ）をベースとするIII−Ｖ窒化物系半導体発光素子、特に青紫色で発光する半導体レーザは次世代の高密度光ディスク光源として実用化されており、今後更に市場も拡大していくものと期待されている。一方、この材料系では、インジウムガリウム窒素（ＩｎＧａＮ）活性層のインジウム組成を制御することにより、青色〜赤色にかけての可視波長領域での発光も可能であることから、高輝度発光ダイオード等も開発されている。近年では高性能ディスプレイ等への応用に向けて可視光で発振する半導体レーザへの要求も高まっている。また、殺菌灯や医療分野応用を目的とした、更に波長の短い紫外光レーザなども窒化物材料を用いて実現できる可能性がある。また、光通信用機器に欠かせない素子である、III−Ｖ族化合物ＩｎＰをベースとした発振波長１．３〜１．５５μｍの半導体レーザにも本発明は有用である。   Furthermore, the semiconductor element of the present invention is not limited to the above, and can be used for any application. For example, III-V nitride semiconductor light emitting devices based on gallium nitride (GaN), especially semiconductor lasers emitting blue-violet light, have been put to practical use as next-generation high-density optical disk light sources, and the market will expand further in the future. It is expected to continue. On the other hand, in this material system, light emission in the visible wavelength region from blue to red is possible by controlling the indium composition of the indium gallium nitrogen (InGaN) active layer. ing. In recent years, there has been an increasing demand for semiconductor lasers that oscillate with visible light for application to high-performance displays and the like. In addition, there is a possibility that an ultraviolet laser with a shorter wavelength for the purpose of germicidal lamps and medical field applications can be realized using a nitride material. The present invention is also useful for a semiconductor laser having an oscillation wavelength of 1.3 to 1.55 μm based on a group III-V compound InP, which is an indispensable element for optical communication equipment.

１０１，２０１，３０１，４０１，５０１ レーザストライプ（活性層ストライプ）
１０２，３０２，４０２，５０２ 劈開用ガイド溝（第２の溝）
２１２，３１２，４１２，５１２ 素子分割用ガイド溝
３１１，４１３，５１３，９０３ 劈開予定線
３１４，４１４，５１４ 素子分割予定線
１０３，２０３，５０３，１６０１ ＧａＮ基板（基板）
１０４，２０４，５０４ レーザ機能層（機能性半導体結晶層）
１０５，５０５ エッチングマスク
１０６，２０６ ブレード
２２０，２２１ 電極
９０１ レーザストライプ（活性層ストライプ）形成予定領域
９０２ 誘電体膜開口部
１０１０１ 第一クラッド層
１０１０２ 光導波路層
１０１０３ ＩｎＧａＮ量子井戸活性層
１０１０４ 光導波路層
１０１０５ 第二クラッド層
１０１０６ コンタクト層
１６１０１ ｎ−ＧａＮ層
１６１０２ ｎ−ＧａＡｌＮ層
１６１０３ ｎ−ＧａＮ層
１６１０４ ＩｎＧａＮ量子井戸
１６１０５ ｐ−ＧａＮ層
１６１０６ ｐ−ＧａＮ／ＧａＡｌＮ超格子層
１６１０７ ｐ−ＧａＮ層 101, 201, 301, 401, 501 Laser stripe (active layer stripe)
102, 302, 402, 502 Cleaving guide groove (second groove)
212, 312, 412, 512 Element division guide grooves 311, 413, 513, 903 Planned cleavage lines 314, 414, 514 Planned element division lines 103, 203, 503, 1601 GaN substrate (substrate)
104, 204, 504 Laser functional layer (functional semiconductor crystal layer)
105, 505 Etching mask 106, 206 Blade 220, 221 Electrode 901 Laser stripe (active layer stripe) formation planned region 902 Dielectric film opening 10101 First clad layer 10102 Optical waveguide layer 10103 InGaN quantum well active layer 10104 Optical waveguide layer 10105 Second cladding layer 10106 Contact layer 16101 n-GaN layer 16102 n-GaAlN layer 16103 n-GaN layer 16104 InGaN quantum well 16105 p-GaN layer 16106 p-GaN / GaAlN superlattice layer 16107 p-GaN layer

Claims (12)

結晶から形成された基板上部に第１の溝を形成する第１の溝形成工程と、
前記第１の溝形成工程後、前記基板上における前記第１の溝形成部位以外の部位に半導体結晶を成長させて機能性半導体結晶層を形成する機能性半導体結晶層形成工程と、
前記機能性半導体結晶層形成工程後、前記第１の溝形成部位周辺の前記機能性半導体結晶層および前記基板をドライエッチングして前記第１の溝を拡大し、前記機能性半導体結晶層上面から前記基板内部まで達する第２の溝を形成する第２の溝形成工程とを含むことを特徴とする半導体ウェハの製造方法。 A first groove forming step of forming a first groove on the upper part of the substrate formed of crystals;
A functional semiconductor crystal layer forming step of forming a functional semiconductor crystal layer by growing a semiconductor crystal in a portion other than the first groove forming portion on the substrate after the first groove forming step;
After the functional semiconductor crystal layer formation step, the functional semiconductor crystal layer and the substrate around the first groove formation site are dry-etched to enlarge the first groove, and from the upper surface of the functional semiconductor crystal layer And a second groove forming step of forming a second groove reaching the inside of the substrate. 前記第１の溝形成工程において、前記第１の溝を、複数の溝からなる規則的なパターン状に形成することを特徴とする請求項１記載の半導体ウェハの製造方法。   2. The method of manufacturing a semiconductor wafer according to claim 1, wherein, in the first groove forming step, the first groove is formed in a regular pattern including a plurality of grooves. 前記機能性半導体結晶層を窒化物半導体により形成することを特徴とする請求項１または２記載の半導体ウェハの製造方法。   3. The method of manufacturing a semiconductor wafer according to claim 1, wherein the functional semiconductor crystal layer is formed of a nitride semiconductor. 前記基板が窒化物半導体結晶から形成されていることを特徴とする請求項１から３のいずれかに記載の半導体ウェハの製造方法。   4. The method for manufacturing a semiconductor wafer according to claim 1, wherein the substrate is formed of a nitride semiconductor crystal. 前記基板がＧａＮ基板であり、その主面が、｛０００１｝面、｛１−１００｝面または｛１１−２２｝面であることを特徴とする請求項４記載の半導体ウェハの製造方法。   5. The method of manufacturing a semiconductor wafer according to claim 4, wherein the substrate is a GaN substrate, and a main surface thereof is a {0001} plane, a {1-100} plane, or a {11-22} plane. 前記基板が、Ｓｉ、ＳｉＣ、およびＳｉＧｅからなる群から選択される少なくとも一つの結晶から形成されていることを特徴とする請求項１から３のいずれか一項に記載の半導体ウェハの製造方法。   4. The method of manufacturing a semiconductor wafer according to claim 1, wherein the substrate is made of at least one crystal selected from the group consisting of Si, SiC, and SiGe. 5. 前記基板が、閃亜鉛鉱型のIII−Ｖ族化合物半導体結晶から形成されていることを特徴とする請求項１から３のいずれか一項に記載の半導体ウェハの製造方法。   4. The method of manufacturing a semiconductor wafer according to claim 1, wherein the substrate is formed of a zinc blende type III-V group compound semiconductor crystal. 5. 前記基板が、サファイア基板であることを特徴とする請求項１から３のいずれか一項に記載の半導体ウェハの製造方法。   The method for manufacturing a semiconductor wafer according to claim 1, wherein the substrate is a sapphire substrate. 前記基板が、ウェットエッチング耐性基板であることを特徴とする請求項１から８のいずれか一項に記載の半導体ウェハの製造方法。   The method for manufacturing a semiconductor wafer according to claim 1, wherein the substrate is a wet etching resistant substrate. 請求項１から９のいずれか一項に記載の製造方法により前記半導体ウェハを製造する半導体ウェハ製造工程と、
前記半導体ウェハを少なくとも前記第２の溝の下端に沿った方向に分割する分割工程とを含むことを特徴とする半導体素子の製造方法。 A semiconductor wafer manufacturing process for manufacturing the semiconductor wafer by the manufacturing method according to claim 1;
A division step of dividing the semiconductor wafer in at least a direction along a lower end of the second groove. 製造される前記半導体素子が半導体レーザであり、前記分割工程が、前記ウェハを前記第２の溝の下端に沿った方向に劈開させて共振器面を形成する共振器面形成工程を含むことを特徴とする請求項１０記載の半導体素子の製造方法。   The semiconductor device to be manufactured is a semiconductor laser, and the dividing step includes a resonator surface forming step of forming a resonator surface by cleaving the wafer in a direction along the lower end of the second groove. 11. The method of manufacturing a semiconductor device according to claim 10, wherein 製造される前記半導体素子が半導体レーザであり、前記分割工程が、前記ウェハを劈開させてレーザーバーを得るレーザーバー製造工程と、前記レーザーバーを前記第２の溝の下端に沿った方向に分割して半導体レーザを得るレーザーバー分割工程を含むことを特徴とする請求項１０または１１記載の半導体素子の製造方法。
The semiconductor element to be manufactured is a semiconductor laser, and the dividing step includes a laser bar manufacturing step of cleaving the wafer to obtain a laser bar, and the laser bar is divided in a direction along the lower end of the second groove. The method of manufacturing a semiconductor device according to claim 10, further comprising a laser bar dividing step of obtaining a semiconductor laser.
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