JP5470942B2

JP5470942B2 - 位相同期装置およびデジタルコヒーレント光受信器

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Publication number: JP5470942B2
Application number: JP2009066914A
Authority: JP
Inventors: 樹一 ▲杉▼谷; 一成汐田; 祐二石井; 久雄中島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-03-18
Filing date: 2009-03-18
Publication date: 2014-04-16
Anticipated expiration: 2029-03-18
Also published as: US8553825B2; JP2010220100A; US20100239269A1

Description

本発明は、位相同期装置およびデジタルコヒーレント光受信器に関する。

近年、次世代の光通信技術として、コヒーレント光受信方式とデジタル信号処理技術とを組み合わせたデジタルコヒーレント光受信方式が注目されている。

ここで、図９を用いて、従来技術に係るデジタルコヒーレント光受信器の構成を説明する。図９は、従来技術に係るデジタルコヒーレント光受信器の構成例を示す図である。

図９に示すように、デジタルコヒーレント光受信器は、例えば、９０°位相ハイブリッド回路と、内部発振器と、Ｏ／Ｅ（Optical／Electrical）と、ＡＤＣ（Analog Digital Converter）と、デジタル信号処理部とを有する。また、デジタル信号処理部は、例えば、波形歪み補償部と、位相同期部と、識別部とを有する。

このようなデジタルコヒーレント光受信器に信号光が入力されると、９０°位相ハイブリッド回路は、信号光と内部発振器から入力される参照光とを混合して、信号光の強度と位相情報とを抽出可能な信号に変換する。続いて、Ｏ／Ｅは、９０°位相ハイブリッド回路によって変換された光信号を電気信号に変換する。その後、ＡＤＣは、Ｏ／Ｅによって変換された電気信号をデジタル信号に変換する。

そして、デジタル信号処理部は、ＡＤＣによって変換されたデジタル信号から光信号の強度と位相情報とを抽出しつつ、デジタル信号処理して復調する。具体的には、波形歪み補償部は、光ファイバの波長分散、偏波モード分散および偏波変動などによる波形の歪みを補償する。その後、位相同期部は、光信号と局発光との光周波数および光位相の同期を行い、当該光信号の強度と位相情報とを復元し、識別部は、位相同期部によって復元された強度と位相情報とに基づいて、変調方式に従って信号を復調する。

変調方式としては、強度変調などに代表される二値による変調方式だけではなく、例えば、四位相変調（QPSK：Quadrature Phase Shift Keying）などの多値位相変調（MPSK：Multi‐ary Phase Shift Keying）や、直交振幅変調（QAM：Quadrature Amplitude Modulation）なども、上記受信器と同様の構成で実現できる。

次に、図１０を用いて、上記の位相同期部の構成を説明する。図１０は、従来技術に係る位相同期部の構成例を示す図である。なお、ここでは、上記変調方式のうち、ＱＰＳＫ変調を用いた場合を説明する。

図１０に示すように、位相同期部は、４乗演算部と、平均部と、１／４除算部と、偏角計算部と、遅延付加部と、減算部とを有し、例えば、入力データに含まれる信号成分とエラー成分とのうち、エラー成分を計算しつつ、当該エラー成分を取り除いた信号を出力する。

具体的には、４乗演算部は、信号光からエラー成分を抽出する。そして、平均部は、連続したいくつかのデータのシグマをとって、４乗演算部によって抽出されたエラー成分を除去する。続いて、１／４除算部は、４乗演算部によって４倍になったエラー成分を１倍のエラー成分に戻す。

また、偏角計算部は、複素数から角度への変換を行う。そして、遅延付加部は、入力信号の偏角を計算する図１０上部のパスと、位相雑音を計算する図１０下部のパスとの遅延を調整する。その後、減算部は、入力データからエラー成分を減算して出力する。

ところで、平均部における平均化回数は、信号のＳＮ（Signal to Noise）と位相雑音との変動に対してトレードオフの関係となるため、平均部の平均化データ数は可変であることが好ましい。具体的には、ＳＮが悪い場合には、平均化数を多くとることによって位相雑音のモニタ精度が向上する。一方、位相雑音の変動速度が速い場合には、平均化数を小さくすることが好ましい。さらに、信号のＳＮと位相雑音とは、光信号の伝送距離や伝送された中継器数などに依存するため、これらに応じて調整されることが好ましい。

これらのことから、平均化データ数を可変とする平均部を実現する様々な技術が開示されている。以下に、図１１−１〜図１１−３を用いて、従来技術に係る平均化データ数を可変とした場合の平均部の構成を説明する。なお、以下では、４乗演算部での処理に４ｔ（「ｔ」は、単位時間）、偏角計算部での処理に５ｔ、１／４除算部での処理に６ｔの時間が費やされることとして説明する。

まず、図１１−１を用いて、従来技術に係る平均化データ数が「５」である場合の平均部の構成を説明する。図１１−１は、従来技術に係る平均化データ数が「５」である場合の平均部の構成例を説明するための図である。

例えば、図１１−１に示すように、平均化データ数が「５」である場合には、入力側であるシフトレジスタ左端から５個のうち、中心に位置する「３ｔ」時点のデータを参照する。そして、平均部での処理時間は、シグマ演算処理において「７ｔ」の時間が費やされる場合に、３ｔ＋７ｔ＝１０ｔとなる。この結果、遅延付加部によって付加される遅延量は、４ｔ＋５ｔ＋６ｔ＋（３ｔ＋７ｔ）−５ｔ＝２０ｔとなる。

次に、図１１−２を用いて、従来技術に係る平均化データ数が「３」である場合の平均部の構成を説明する。図１１−２は、従来技術に係る平均化データ数が「３」である場合の平均部の構成例を説明するための図である。

例えば、図１１−２に示すように、平均化データ数が「３」である場合には、入力側であるシフトレジスタ左端から３個のうち、中心に位置する「２ｔ」時点のデータを参照する。そして、平均部での処理時間は、シグマ演算処理において「７ｔ」の時間が費やされる場合に、２ｔ＋７ｔ＝９ｔとなる。この結果、遅延付加部によって付加される遅延量は、４ｔ＋５ｔ＋６ｔ＋（２ｔ＋７ｔ）−５ｔ＝１９ｔとなる。

次に、図１１−３を用いて、従来技術に係る平均化データ数が「１」である場合の平均部の構成を説明する。図１１−３は、従来技術に係る平均化データ数が「１」である場合の平均部の構成例を説明するための図である。

例えば、図１１−３に示すように、平均化データ数が「１」である場合には、入力側であるシフトレジスタ左端から１個である「１ｔ」時点のデータを参照する。そして、平均部での処理時間は、シグマ演算処理において「７ｔ」の時間が費やされる場合に、１ｔ＋７ｔ＝８ｔとなる。この結果、遅延付加部によって付加される遅延量は、４ｔ＋５ｔ＋６ｔ＋（１ｔ＋７ｔ）−５ｔ＝１８ｔとなる。

特開昭６３−１８７３６６号公報

Ｄａｎｙ−ＳｅｂａｓｔｉｅｎＬｙ−Ｇａｇｎｏｎ，ＳａｔｏｓｈｉＴｓｕｋａｍｏｔｏ，ＫａｚｕｈｉｒｏＫａｔｏｈ，ａｎｄＫａｚｕｒｏＫｉｋｕｃｈｉ，Ｍｅｍｂｅｒ，ＩＥＥＥ，Ｍｅｍｂｅｒ，ＯＳＡ，"ＣｏｈｅｒｅｎｔＤｅｔｅｃｔｉｏｎｏｆＯｐｔｉｃａｌＱｕａｄｒａｔｕｒｅＰｈａｓｅ−ＳｈｉｆｔＫｅｙｉｎｇＳｉｇｎａｌｓＷｉｔｈＣａｒｒｉｅｒＰｈａｓｅＥｓｔｉｍａｔｉｏｎ"，ＪＯＵＲＮＡＬＯＦＬＩＧＨＴＷＡＶＥＴＥＣＨＮＯＬＯＧＹ，ＶＯＬ．２４，ＮＯ．１，ＪＡＮＵＡＲＹ２００６，ｐｐ．１２−２１

しかしながら、上述した従来技術では、シフトレジスタから取得される平均化データ数の変更に伴って、遅延量を変更しなければならないという問題がある。具体的には、上述した従来技術は、データ入力側のシフトレジスタ左端から平均化データ数分の個数のうち、中心に位置するシフトレジスタに含まれるデータを参照する。このため、上述した従来技術では、シフトレジスタから取得される平均化データ数の変更に伴って、遅延量が変化することとなる。つまり、平均部での平均化データ数を切り替える場合には、遅延付加部の遅延切り替えを要することとなる。なお、これらの問題は、上記のいずれの変調方式においても同様である。

そこで、本願に開示する技術は、上記に鑑みてなされたものであって、シフトレジスタから取得される平均化データ数を可変にしつつ、遅延量を不変にすることが可能である位相同期装置およびデジタルコヒーレント光受信器を提供することを課題とする。

上述した課題を解決するため、本願に開示する位相同期装置は、入力信号に含まれるエラー成分を除去する除去用パスと、当該除去用パスによるエラー成分の除去にかかる処理時間分の遅延を付加する遅延付加用パスとのうち、除去用パスにおいてエラー成分が抽出された処理データが連続して入力され、平均化データ数の最大数分の個数を有するシフトレジスタと、前記シフトレジスタに入力された連続性のある処理データのうち、前記シフトレジスタにおける中央付近から両端に向かって、平均化データ数分の処理データを取得する取得手段と、を有する。

本願に開示する位相同期装置およびデジタルコヒーレント光受信器の一つの様態によれば、シフトレジスタから取得される平均化データ数を可変にしつつ、遅延量を不変にすることができるという効果を奏する。

図１−１は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「１７」である場合の平均回路の例を説明するための図である。図１−２は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「９」である場合の平均回路の例を説明するための図である。図１−３は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「１」である場合の平均回路の例を説明するための図である。図２−１は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。図２−２は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。図３−１は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「１７」である場合の平均回路の例を説明するための図である。図３−２は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「９」である場合の平均回路の例を説明するための図である。図３−３は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「１」である場合の平均回路の例を説明するための図である。図４−１は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。図４−２は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。図５は、４パラレル入力における位相同期装置の構成例を示す図である。図６−１は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「２０」である場合の平均回路の例を説明するための図である。図６−２は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「１２」である場合の平均回路の例を説明するための図である。図６−３は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「４」である場合の平均回路の例を説明するための図である。図６−４は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。図６−５は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「７」である場合の平均回路の例を説明するための図である。図６−６は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「７」である場合の平均回路の例を説明するための図である。図７は、汎用的なパラレル入力における位相同期装置の構成例を示す図である。図８−１は、汎用的なパラレル入力において、参照時間を「９ｔ」とした場合の平均回路の例を説明するための図である。図８−２は、汎用的なパラレル入力において、参照時間を「１０ｔ」とした場合の平均回路の例を説明するための図である。図８−３は、汎用的なパラレル入力において、参照時間を「１１ｔ」とした場合の平均回路の例を説明するための図である。図８−４は、汎用的なパラレル入力において、参照時間を「１２ｔ」とした場合の平均回路の例を説明するための図である。図９は、従来技術に係るデジタルコヒーレント光受信器の構成例を示す図である。図１０は、従来技術に係る位相同期部の構成例を示す図である。図１１−１は、従来技術に係る平均化データ数が「５」である場合の平均部の構成例を説明するための図である。図１１−２は、従来技術に係る平均化データ数が「３」である場合の平均部の構成例を説明するための図である。図１１−３は、従来技術に係る平均化データ数が「１」である場合の平均部の構成例を説明するための図である。

以下に添付図面を参照して、本願に開示する位相同期装置およびデジタルコヒーレント光受信器の実施例を説明する。なお、以下の実施例により本発明が限定されるものではない。

本願に開示する位相同期装置は、例えば、入力信号に含まれるエラー成分を除去する除去用パスと、当該除去用パスによるエラー成分の除去にかかる処理時間分の遅延を付加する遅延付加用パスとを有する（図１０参照）。また、例えば、位相同期装置は、デジタルコヒーレント受信器に含まれる（図９参照）。

そして、位相同期装置は、平均化データ数の最大数分の個数であるシフトレジスタであって、除去用パスにおいてエラー成分が抽出された処理データが連続して入力されるシフトレジスタを有する。また、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近から両端に向かって、平均化データ数分の処理データを取得する。

例えば、位相同期装置が有するシフトレジスタには、４乗演算部（図１０参照）によってエラー成分の抽出処理がなされた処理データが連続して入力される。４乗演算部によって抽出処理された処理データは、例えば、単位時間「ｔ」ごとに連続してシフトレジスタに入力される。

ここで、図１−１〜図４−２を用いて、位相同期装置が有するシフトレジスタと、位相同期装置による処理データの取得処理とを説明する。また、図１−１〜図４−２では、シフトレジスタに入力される処理データがシリアル入力信号である場合を説明する。

なお、図１−１〜図２−２では、平均化データ数の最大数が「１７」である場合、すなわち平均化データ数「１７」を許容する奇数個のシフトレジスタである場合を説明する。また、図３−１〜図４−２では、平均化データ数の最大数が「１８」である場合、すなわち平均化データ数「１８」を許容する偶数個のシフトレジスタである場合を説明する。

［シリアル入力］
まず、図１−１を用いて、平均化データ数が「１７」である場合の平均回路を説明する。図１−１は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「１７」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：９ｔ」から両端に向かって、平均化データ数「１７」個の処理データを取得する。その後、位相同期装置は、取得された「１７」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「１７」である場合には、後段の減算部（図１０参照）によって参照される時間が「９ｔ」となる。要するに、遅延付加部（図１０参照）によって付加される遅延量は、シフトレジスタでの処理遅延「９ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１６ｔ」となる。

次に、図１−２を用いて、平均化データ数が「９」である場合の平均回路を説明する。図１−２は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「９」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：９ｔ」から両端に向かって、平均化データ数「９」個の処理データを取得する。その後、位相同期装置は、取得された「９」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「９」である場合には、後段の減算部によって参照される時間が「９ｔ」となる。要するに、遅延付加部によって付加される遅延量は、シフトレジスタでの処理遅延「９ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１６ｔ」となる。

次に、図１−３を用いて、平均化データ数が「１」である場合の平均回路を説明する。図１−３は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「１」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：９ｔ」から両端に向かって、平均化データ数「１」個、すなわち「９ｔ」時点の処理データ１個を取得する。その後、位相同期装置は、取得された「１」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「１」である場合には、後段の減算部によって参照される時間が「９ｔ」となる。要するに、遅延付加部によって付加される遅延量は、シフトレジスタでの処理遅延「９ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１６ｔ」となる。

上述したように、位相同期装置は、平均化データ数の最大数が奇数、および平均化データ数が奇数個である場合に、シフトレジスタにおける中央位置から両端に向かって、平均化データ数分の処理データを均等に取得する。

次に、図２−１および図２−２を用いて、平均化データ数が「８」である場合の平均回路を説明する。図２−１および図２−２は、シリアル入力において、シフトレジスタが「１７」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、図２−１に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：９ｔ」から両端に向かって、平均化データ数「８」分の処理データを後方の処理データが１個分多くなるように取得する。

また、例えば、位相同期装置は、図２−２に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：９ｔ」から両端に向かって、平均化データ数「８」分の処理データを前方の処理データが１個分多くなるように取得する。

その後、位相同期装置は、取得された「８」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「８」である場合には、後段の減算部によって参照される時間が「９ｔ」となる。要するに、遅延付加部によって付加される遅延量は、シフトレジスタでの処理遅延「９ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１６ｔ」となる。

ところで、平均化データ数が偶数である場合には、取得する処理データの中央が参照時間とならないために、理想的な位置を参照時間にすることができない。しかしながら、理想的な位置を参照時間にできない場合であっても、位相同期装置の後段となる識別部（図９参照）によって信号の復元が行なえるレベルの平均がとれれば良いため、図２−１および図２−２に示したような平均回路でも良い。

上述したように、位相同期装置は、平均化データ数の最大数が奇数、および平均化データ数が偶数個である場合に、シフトレジスタにおける中央位置から両端に向かって、平均化データ数分の処理データを、前方または後方のいずれか一方の処理データが１個分多くなるように取得する。

次に、図３−１を用いて、平均化データ数が「１７」である場合の平均回路を説明する。図３−１は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「１７」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：９ｔ」または「参照時間：１０ｔ」から両端に向かって、平均化データ数「１７」個の処理データを取得する。ここでは、シフトレジスタにおける中央付近を「参照時間：９ｔ」として説明する。その後、位相同期装置は、取得された「１７」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「１７」である場合には、後段の減算部によって参照される時間が「９ｔ」となる。要するに、遅延付加部によって付加される遅延量は、シフトレジスタでの処理遅延「９ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１６ｔ」となる。

次に、図３−２を用いて、平均化データ数が「９」である場合の平均回路を説明する。図３−２は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「９」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：９ｔ」または「参照時間：１０ｔ」から両端に向かって、平均化データ数「９」個の処理データを取得する。ここでは、シフトレジスタにおける中央付近を「参照時間：９ｔ」として説明する。その後、位相同期装置は、取得された「９」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

次に、図３−３を用いて、平均化データ数が「１」である場合の平均回路を説明する。図３−３は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「１」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：９ｔ」または「参照時間：１０ｔ」から両端に向かって、平均化データ数「１」個、すなわち「９ｔ」または「１０ｔ」時点の処理データ１個を取得する。ここでは、シフトレジスタにおける中央付近を「参照時間：９ｔ」として説明する。その後、位相同期装置は、取得された「１」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

なお、平均化データ数の最大数が偶数である場合には、シフトレジスタにおける中央が存在しないため、中央付近の２つのシフトレジスタのどちらか一方を参照時間とする。中央付近の２つのシフトレジスタのどちらを参照時間とするかは、予め設定しておけば良い。また、参照時間が異なる場合であっても、位相同期装置の後段となる識別部によって信号の復元が行なえるレベルの平均がとれれば良いため、図３−１〜図３−３に示したような平均回路でも良い。

上述したように、位相同期装置は、平均化データ数の最大数が偶数、および平均化データ数が奇数個である場合に、シフトレジスタにおける中央付近の２つのどちらか一方から両端に向かって、平均化データ数分の処理データを均等に取得する。

次に、図４−１および図４−２を用いて、平均化データ数が「８」である場合の平均回路を説明する。図４−１および図４−２は、シリアル入力において、シフトレジスタが「１８」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置は、図４−１に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：９ｔ」から両端に向かって、平均化データ数「８」個の処理データを後方の処理データが１個分多くなるように取得する。なお、位相同期装置は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近を「参照時間：１０ｔ」とした場合に、「参照時間：１０ｔ」から両端に向かって、平均化データ数「８」個の処理データを前方の処理データが１個分多くなるように取得することとしても良い。

つまり、平均化データ数が偶数および平均化データ数の最大数が偶数、かつ、平均化データ数が平均化データ数の最大数である場合には、全ての処理データを取得するために、中央付近の位置によって前方或いは後方の処理データを１個分多く取得する。例えば、平均化データ数が「１０」個および平均化データ数の最大数が「１０」である場合には、「１０」個の処理データを取得するために、中央付近が「４ｔ」であれば後方の、中央付近が「５ｔ」であれば前方の処理データを１個分多く取得することとなる。但し、平均化データ数が平均化データ数の最大数でない場合には、前方或いは後方のどちらか一方の処理データを１個分多く取得すれば良い。

具体的には、位相同期装置は、図４−２に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：９ｔ」または「参照時間：１０ｔ」から両端に向かって、平均化データ数「８」個の処理データを前方の処理データが１個分多くなるように取得する。なお、ここでは、シフトレジスタにおける中央付近を「参照時間：９ｔ」として説明する。

なお、平均化データ数の最大数が偶数である場合には、シフトレジスタにおける中央が存在しないため、中央付近の２つのシフトレジスタのどちらか一方を参照時間とする。中央付近の２つのシフトレジスタのどちらを参照時間とするかは、予め設定しておけば良い。

また、平均化データ数が偶数である場合には、取得する処理データの中央が参照時間とならないために、理想的な位置を参照時間にすることができない。しかしながら、参照時間が異なる場合、および理想的な位置を参照時間にできない場合であっても、位相同期装置の後段となる識別部によって信号の復元が行なえるレベルの平均がとれれば良いため、図４−１および図４−２に示したような平均回路でも良い。

上述したように、位相同期装置は、平均化データ数の最大数が偶数、および平均化データ数が偶数個である場合に、シフトレジスタにおける中央付近の２つのどちらか一方から両端に向かって、平均化データ数分の処理データを、前方または後方のいずれか一方の処理データが１個分多くなるように取得する。

つまり、位相同期装置は、シフトレジスタにおける中央付近から両端に向かって、平均化データ数分の処理データを取得してシグマするので、シフトレジスタから取得される平均化データ数を可変にしつつ、遅延量を不変にすることができる。換言すると、位相同期装置は、平均化データ数の変更に伴う遅延量の変化を要する従来技術と比較して、平均化データ数を可変にしつつ、遅延量を変更することを要しないため、遅延量を変更する際に発生する主信号エラーを抑止することができる。

ところで、上記では、シリアル入力における位相同期装置による処理について説明したが、本願に開示する位相同期装置は、シフトレジスタに入力される処理データがパラレル入力信号であっても良い。

そこで、図５〜図８−４を用いて、シフトレジスタに入力される処理データがパラレル入力信号である場合を説明する。以下では、図５〜図６−６を用いて、位相同期装置への入力が固定的なパラレル入力である場合を、図７〜図８−４を用いて、位相同期装置への入力が汎用的なパラレル入力である場合をそれぞれ説明する。

［４パラレル入力］
まず、図５を用いて、固定的なパラレル入力の例として、４パラレル入力における位相同期装置の構成を説明する。図５は、４パラレル入力における位相同期装置の構成例を示す図である。

例えば、図５に示すように、位相同期装置１００は、４乗演算部１１０と、平均部１２０と、１／４除算部１３０と、偏角計算部１４０と、遅延付加部１５０と、減算部１６０とを有する。そして、位相同期装置１００には、単位時間を「ｔ」とすると、「ｔ＋４ｐｔ」（ｐ：０，１，２，・・・）、「２ｔ＋４ｐｔ」、「３ｔ＋４ｐｔ」および「４ｔ＋４ｐｔ」のように、時間的に連続した４つのデータが入力される。例えば、最初の時間に入力される４つのデータは、「ｔ」、「２ｔ」、「３ｔ」および「４ｔ」であり、次の時間に入力される４つのデータは、「５ｔ」、「６ｔ」、「７ｔ」および「８ｔ」である。

また、４乗演算部１１０は、４乗演算部１１１〜４乗演算部１１４の４つの４乗演算部を有し、平均部１２０は、平均部１２１を有し、１／４除算部１３０は、１／４除算部１３１を有する。但し、１／４除算部は、偏角計算部を１つ含んでいる。また、偏角計算部１４０は、偏角計算部１４１〜偏角計算部１４４の４つの偏角計算部を有し、遅延付加部１５０は、遅延付加部１５１〜遅延付加部１５４の４つの遅延付加部を有し、減算部１６０は、減算部１６１〜減算部１６４の４つの減算部を有する。

なお、位相同期装置１００が有する各処理部による一部の機能や処理については、図１０で示した位相同期装置と同様であるためその説明を省略し、以下に、図６−１〜図６−６を用いて、平均部１２１による処理を説明する。また、図６−１〜図６−６では、平均化データ数の最大数が「２０」である場合、すなわち平均化データ数「２０」を許容するシフトレジスタである場合を説明する。

また、図６−１〜図６−６では、５×４列のシフトレジスタにおける中央列を参照時間としており、当該中央列での最新の時間、すなわち中央列最下のレジスタでの時間「１２ｔ」を参照時間としている。複数の参照時間を設けるのは、パラレル入力のために位相同期装置１００に入力されるデータの４つに対応する４つのデータを出力するためである。なお、平均化データ数が３個以下である場合には、１２ｔを中央とすれば良い。

図６−１を用いて、平均化データ数が「２０」である場合の平均回路を説明する。図６−１は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「２０」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置１００は、図６−１に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：１２ｔ」から両端に向かって、平均化データ数「２０」個の処理データを取得する。その後、位相同期装置１００は、取得された「２０」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「２０」である場合には、後段の減算部１６１〜減算部１６４によって参照される時間が「１２ｔ」となる。要するに、遅延付加部１５１〜遅延付加部１５４によって付加される遅延量は、シフトレジスタでの処理遅延「１２ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１９ｔ」となる。

次に、図６−２を用いて、平均化データ数が「１２」である場合の平均回路を説明する。図６−２は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「１２」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置１００は、図６−２に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：１２ｔ」から両端に向かって、平均化データ数「１２」個の処理データを取得する。その後、位相同期装置１００は、取得された「１２」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「１２」である場合には、後段の減算部１６１〜減算部１６４によって参照される時間が「１２ｔ」となる。要するに、遅延付加部１５１〜遅延付加部１５４によって付加される遅延量は、シフトレジスタでの処理遅延「１２ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１９ｔ」となる。

次に、図６−３を用いて、平均化データ数が「４」である場合の平均回路を説明する。図６−３は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「４」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置１００は、図６−３に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：１２ｔ」から両端に向かって、平均化データ数「４」個の処理データを取得する。その後、位相同期装置１００は、取得された「４」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「４」である場合には、後段の減算部１６１〜減算部１６４によって参照される時間が「１２ｔ」となる。要するに、遅延付加部１５１〜遅延付加部１５４によって付加される遅延量は、シフトレジスタでの処理遅延「１２ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１９ｔ」となる。

次に、図６−４を用いて、平均化データ数が「８」である場合の平均回路を説明する。図６−４は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「８」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置１００は、図６−４に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：１２ｔ」から両端に向かって、平均化データ数「８」個の処理データを取得する。その後、位相同期装置１００は、取得された「８」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「８」である場合には、後段の減算部１６１〜減算部１６４によって参照される時間が「１２ｔ」となる。要するに、遅延付加部１５１〜遅延付加部１５４によって付加される遅延量は、シフトレジスタでの処理遅延「１２ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１９ｔ」となる。

次に、図６−５および図６−６を用いて、平均化データ数が「７」である場合の平均回路を説明する。図６−５および図６−６は、４パラレル入力において、シフトレジスタが「２０」および平均化データ数が「７」である場合の平均回路の例を説明するための図である。

例えば、位相同期装置１００は、図６−５に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：１２ｔ」から両端に向かって、平均化データ数「７」個の処理データを後方の処理データが１個分多くなるように取得する。

また、例えば、位相同期装置１００は、図６−６に示すように、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央付近「参照時間：１２ｔ」から両端に向かって、平均化データ数「７」個の処理データを前方の処理データが１個分多くなるように取得する。

その後、位相同期装置１００は、取得された「７」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

上記のように、平均化データ数が「７」である場合には、後段の減算部１６１〜減算部１６４によって参照される時間が「１２ｔ」となる。要するに、遅延付加部１５１〜遅延付加部１５４によって付加される遅延量は、シフトレジスタでの処理遅延「１２ｔ」と、シグマ部での処理遅延「７ｔ」とを合計した「１６ｔ」となる。

つまり、固定的なパラレル入力に対応した位相同期装置１００は、後段の識別部での正常な識別の許容範囲のもとで、シフトレジスタから取得される平均化データ数を可変にしつつ、遅延量を不変にすることができる。

［汎用的なパラレル入力］
次に、図７を用いて、汎用的なパラレル入力における位相同期装置の構成を説明する。図７は、汎用的なパラレル入力における位相同期装置の構成例を示す図である。

例えば、図７に示すように、位相同期装置２００は、４乗演算部１１０と、平均部２２０と、１／４除算部２３０と、偏角計算部１４０と、遅延付加部１５０と、減算部１６０とを有する。そして、位相同期装置２００には、単位時間を「ｔ」および入力パス数を「ｉ」とすると、「ｔ＋ｉｐｔ」（ｐ：０，１，２，・・・）、「２ｔ＋ｉｐｔ」、・・・、「（ｉ−１）×ｔ＋ｉｐｔ」および「ｉ×ｔ＋ｉｐｔ」のように、時間的に連続したデータが入力される。

また、４乗演算部１１０は、４乗演算部１１１〜４乗演算部１１１＋ｉのｉ個の４乗演算部を有し、平均部２２０は、平均部２２１〜平均部２２１＋ｉのｉ個の平均部を有する。また、１／４除算部２３０は、１／４除算部２３１〜１／４除算部２３１＋ｉのｉ個の１／４除算部を有する。但し、各１／４除算部は、偏角計算部をそれぞれ１つずつ含んでいる。

一方、偏角計算部１４０は、偏角計算部１４１〜偏角計算部１４１＋ｉのｉ個の偏角計算部を有し、遅延付加部１５０は、遅延付加部１５１〜遅延付加部１５１＋ｉのｉ個の遅延付加部を有する。そして、減算部１６０は、減算部１６１〜減算部１６１＋ｉのｉ個の減算部を有する。

なお、図７では、図５で示した位相同期装置１００と同様の機能については同一の符号を付している。以下では、位相同期装置１００と同様の機能についてはその説明を省略し、位相同期装置１００とは異なる平均部２２１〜平均部２２１＋ｉによる処理を図８−１〜図８−４を用いて説明する。詳細には、図６−１〜図６−６などに示した平均回路において、４パラレル入力での参照時間を「９ｔ」とした場合の理想的なシグマ演算の範囲を取得する処理を説明する。また、図８−１〜図８−４では、平均化データ数の最大数が「１７」である場合、すなわち平均化データ数「１７」を許容するシフトレジスタである場合を説明する。

図８−１を用いて、参照時間を「９ｔ」とした場合の平均回路を説明する。図８−１は、汎用的なパラレル入力において、参照時間を「９ｔ」とした場合の平均回路の例を説明するための図である。

例えば、位相同期装置２００は、図８−１に示すように、参照時間「９ｔ」を中央として両端に向かって８個ずつのシフトレジスタと、１７個の処理データをシグマする回路とを有する。そして、位相同期装置２００は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：９ｔ」から両端に向かって、平均化データ数「１７」個の処理データを取得する。

その後、位相同期装置２００は、取得された「１７」個の処理データをシグマして出力する。また、処理データのシグマにかかる処理時間は、「７ｔ」である。

次に、図８−２を用いて、参照時間を「１０ｔ」とした場合の平均回路を説明する。図８−２は、汎用的なパラレル入力において、参照時間を「１０ｔ」とした場合の平均回路の例を説明するための図である。

例えば、位相同期装置２００は、図８−２に示すように、参照時間「１０ｔ」を中央として両端に向かって８個ずつのシフトレジスタと、１７個の処理データをシグマする回路とを有する。そして、位相同期装置２００は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：１０ｔ」から両端に向かって、平均化データ数「１７」個の処理データを取得する。

次に、図８−３を用いて、参照時間を「１１ｔ」とした場合の平均回路を説明する。図８−３は、汎用的なパラレル入力において、参照時間を「１１ｔ」とした場合の平均回路の例を説明するための図である。

例えば、位相同期装置２００は、図８−３に示すように、参照時間「１１ｔ」を中央として両端に向かって８個ずつのシフトレジスタと、１７個の処理データをシグマする回路とを有する。そして、位相同期装置２００は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：１１ｔ」から両端に向かって、平均化データ数「１７」個の処理データを取得する。

次に、図８−４を用いて、参照時間を「１２ｔ」とした場合の平均回路を説明する。図８−４は、汎用的なパラレル入力において、参照時間を「１２ｔ」とした場合の平均回路の例を説明するための図である。

例えば、位相同期装置２００は、図８−４に示すように、参照時間「１２ｔ」を中央として両端に向かって８個ずつのシフトレジスタと、１７個の処理データをシグマする回路とを有する。そして、位相同期装置２００は、シフトレジスタに入力された連続性のある処理データのうち、シフトレジスタにおける中央「参照時間：１２ｔ」から両端に向かって、平均化データ数「１７」個の処理データを取得する。

つまり、汎用的なパラレル入力に対応した位相同期装置２００は、後段の識別部での正常な識別確率を向上させることにより、より高性能なデジタルコヒーレント光受信器を実現することができる。

［実施例１による効果］
上述したように、位相同期装置は、平均化データ数の最大数を許容するシフトレジスタにおける中央付近から両端に向かって、平均化データ数分のデータを取得し、取得されたデータをシグマ演算して出力するので、シフトレジスタから取得される平均化データ数を可変にしつつ、遅延量を不変にすることができる。

また、位相同期装置は、遅延量を不変にすることにより、遅延量の変更の際に発生する最低１クロック分の主信号エラーの発生を抑止することができる。換言すると、主信号エラーの発生を抑止しつつ平均化データ数を切り替えるということは、装置運用中においても平均化データの範囲を変更することができる。平均化データの範囲は、使用しているレーザの線幅などに深く影響するものである。そして、線幅の特性が変わることは、コスト削減のために安価なレーザを用いている場合、周辺環境および経年劣化などによって十分に考えられることであるため上記のメリットは大きい。

さて、これまで本願に開示する位相同期装置およびデジタルコヒーレント光受信器の実施例について説明したが、上述した実施例以外にも種々の異なる形態にて実施されてよいものである。そこで、（１）平均回路、（２）位相同期装置の構成、において異なる実施例を説明する。

（１）平均回路
上記実施例１では、平均化データ数の最大数を許容するシフトレジスタと、当該シフトレジスタの中央付近から両端に向かって平均化データ数分の処理データを取得する位相同期装置を説明したが、平均部１２０または平均部２２０としての平均回路として種々の装置に利用することもできる。

例えば、平均回路は、任意の外部装置によりデータが連続して入力され、平均化データ数の最大数分の個数を有するシフトレジスタと、シフトレジスタに入力された連続性のあるデータのうち、シフトレジスタにおける中央付近から両端に向かって、平均化データ数分のデータを取得し、取得されたデータをシグマして出力する。

（２）位相同期装置の構成
また、上記文書中や図面中などで示した処理手順、制御手順、具体的名称、各種のデータやパラメタなどを含む情報（例えば、「遅延付加部１５０」の具体的名称など）については、特記する場合を除いて任意に変更することができる。

また、図示した各装置の各構成要素は、機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は、図示のものに限られず、例えば、１／４除算部１３０を、「１／４除算部」と「偏角計算部」として個別の筐体に分散するなど、その全部または一部を各種の負担や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合することができる。さらに、各装置にて行われる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、或いは、ワイヤードロジックによるハードウェアとして実現され得る。

１００、２００位相同期装置
１１０４乗演算部
１２０、２２０平均部
１３０、２３０１／４除算部
１４０偏角計算部
１５０遅延付加部
１６０減算部

Claims

入力信号をデジタル化したデジタル信号に含まれるエラー成分を除去する平均部を有する経路と、該平均部を有する経路によるエラー成分の除去にかかる処理時間分の遅延をデジタル信号に付加する遅延付加部を有する経路とのうち、前記平均部を有する経路においてエラー成分が抽出された処理データが連続して入力され、平均化データ数の最大数分の個数の記憶領域を有するシフトレジスタと、
前記シフトレジスタに入力された連続性のある処理データのうち、前記シフトレジスタにおける中央から両端に向かって、平均化データ数分の処理データを取得する取得手段とを有し、
前記平均部は、前記平均化データ数を切り替え、取得された前記処理データを足し合わせることを特徴とする位相同期装置。
前記平均部を有する経路および前記遅延付加部を有する経路は、それぞれ２以上の経路であり、
前記遅延付加部は、前記遅延付加部を有する経路のそれぞれに設けられ、前記平均部を有する経路によるエラー成分の除去にかかる処理時間分の遅延をデジタル信号に付加しており、
前記シフトレジスタは、前記平均部を有する経路のそれぞれに設けられ、前記デジタル信号に対応するエラー成分が抽出された処理データがそれぞれ連続して入力され、
前記取得手段は、前記平均部を有する経路のそれぞれに設けられ、前記シフトレジスタに入力された連続性のある処理データのうち、前記シフトレジスタにおける中央から両端に向かって、平均化データ数分の処理データを取得することを特徴とする請求項１に記載の位相同期装置。
前記取得手段は、前記平均化データ数の最大数が奇数である場合に、前記シフトレジスタにおける中央の位置を前記中央とすることを特徴とする請求項１または２に記載の位相同期装置。
前記取得手段は、前記平均化データ数の最大数が偶数である場合に、前記シフトレジスタの中央のうち、前方側或いは後方側のいずれか一方の位置を前記中央とすることを特徴とする請求項１または２に記載の位相同期装置。
前記取得手段は、前記平均化データ数が奇数である場合に、前記シフトレジスタにおける中央から両端に向かって、平均化データ数分の処理データを均等に取得することを特徴とする請求項１〜４のいずれか一つに記載の位相同期装置。
前記取得手段は、前記平均化データ数が偶数である場合に、前記シフトレジスタにおける中央から両端に向かって、平均化データ数分の処理データを前方または後方のいずれか一方の処理データが１個分多くなるように取得することを特徴とする請求項１〜４のいずれか一つに記載の位相同期装置。
前記取得手段は、前記平均化データ数が偶数である場合に、前記シフトレジスタの中央のうち、前方の位置が前記中央であれば平均化データ数分の処理データを後方の処理データが１個分多くなるように取得し、後方の位置が前記中央であれば平均化データ数分の処理データを前方の処理データが１個分多くなるように取得することを特徴とする請求項４に記載の位相同期装置。
前記シフトレジスタに入力される処理データは、シリアル入力信号であることを特徴とする請求項１〜４のいずれか一つに記載の位相同期装置。
前記シフトレジスタに入力される処理データは、パラレル入力信号であることを特徴とする請求項１〜４のいずれか一つに記載の位相同期装置。
位相同期装置を含んだデジタルコヒーレント光受信器であって、
前記位相同期装置は、
入力信号をデジタル化したデジタル信号に含まれるエラー成分を除去する平均部を有する経路と、該平均部を有する経路によるエラー成分の除去にかかる処理時間分の遅延をデジタル信号に付加する遅延付加部を有する経路とのうち、前記平均部を有する経路においてエラー成分が抽出された処理データが連続して入力され、平均化データ数の最大数分の個数の記憶領域を有するシフトレジスタと、
前記シフトレジスタに入力された連続性のある処理データのうち、前記シフトレジスタにおける中央から両端に向かって、平均化データ数分の処理データを取得する取得手段とを有し、
前記平均部は、前記平均化データ数を切り替え、取得された前記処理データを足し合わせることを特徴とするデジタルコヒーレント光受信器。