JP5458745B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、キャパシタが形成された半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device in which a capacitor is formed and a method for manufacturing the same.
従来から、トランジスタに加え、キャパシタなどが形成された半導体装置が広く用いられている。例えば、薄膜トランジスタと電荷保持用キャパシタとを有する画素部をマトリクス状に形成した液晶表示装置用の半導体装置が知られている(例えば、特許文献1参照)。 Conventionally, semiconductor devices in which capacitors and the like are formed in addition to transistors have been widely used. For example, a semiconductor device for a liquid crystal display device in which a pixel portion having a thin film transistor and a charge holding capacitor is formed in a matrix is known (for example, see Patent Document 1).
この種の半導体装置では、キャパシタは、下部電極と、この下部電極上に形成された誘電体層と、この誘電体層を介して下部電極と対向する上部電極とから構成されていた。 In this type of semiconductor device, the capacitor is composed of a lower electrode, a dielectric layer formed on the lower electrode, and an upper electrode facing the lower electrode through the dielectric layer.
ところが、上記特許文献1に記載のキャパシタは、平面上に形成しているため、小型化が困難である。特に、液晶表示装置用の半導体装置では、各画素部において開口部分の面積を確保する必要があるため、各画素部の小型化の際には、薄膜トランジスタに加え、電荷保持用キャパシタの面積を縮小せざるを得ず、画質を維持するために必要なキャパシタ容量を確保することが難しい。
However, since the capacitor described in
さらに、下層電極として高抵抗なポリシリコンを使用するため、キャパシタの空乏化が発生しやすい。そのため、実効的なキャパシタ容量が低下してしまう恐れがある。 Furthermore, since high resistance polysilicon is used as the lower layer electrode, the capacitor is easily depleted. As a result, the effective capacitor capacity may be reduced.
そこで、本発明は、微細化によってキャパシタが小型化された場合であっても、キャパシタの実効的なキャパシタ容量の低下を抑制し、限られた領域を有効に用いてキャパシタ容量を増大させることができる半導体装置及びその製造方法を提供することを目的とする。 Therefore, the present invention can suppress a decrease in effective capacitor capacity of a capacitor even when the capacitor is miniaturized by miniaturization, and can increase the capacitor capacity by effectively using a limited area. An object of the present invention is to provide a semiconductor device and a method for manufacturing the same.
上記目的を達成するために、請求項1に係る発明は、第1導電膜と、絶縁膜と、第2導電膜とが順次積層され、前記第1導電膜表面の一部が底面として露出する凹部開口を有する下部電極と、前記凹部開口の内周面を含む前記下部電極上に形成された誘電膜と、前記凹部開口内を含む前記誘電膜上に形成され、前記下部電極と対向する上部電極と、を有するキャパシタを備え、前記第2導電膜は、不純物がドープされたドープドポリシリコンからなり、さらに、前記第1導電膜と前記第2導電膜とが前記絶縁膜の接続用開口を介して接続されている半導体装置とした。 In order to achieve the above object, according to a first aspect of the present invention, a first conductive film, an insulating film, and a second conductive film are sequentially stacked, and a part of the surface of the first conductive film is exposed as a bottom surface. A lower electrode having a recess opening; a dielectric film formed on the lower electrode including an inner peripheral surface of the recess opening; and an upper portion formed on the dielectric film including the recess opening and facing the lower electrode. The second conductive film is made of doped polysilicon doped with impurities, and the first conductive film and the second conductive film are openings for connecting the insulating film. It was set as the semiconductor device connected via.
また、請求項2に係る発明は、請求項1に記載の半導体装置において、前記凹部開口は、平面視で蛇行状に形成されることとした。 According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the recess opening is formed in a meandering shape in a plan view.
また、請求項3に係る発明は、請求項1又は2に記載の半導体装置において、前記第1のポリシリコン膜は、不純物がドープされたポリシリコンからなるものとした。
The invention according to
また、請求項4に係る発明は、請求項1〜3のいずれか1項に記載の半導体装置において、前記第2導電膜は、ポリシリコンまたは不純物がドープされたポリシリコンからなるものとした。 According to a fourth aspect of the present invention, in the semiconductor device according to any one of the first to third aspects, the second conductive film is made of polysilicon or polysilicon doped with impurities.
また、請求項5に係る発明は、請求項1〜4のいずれか1項に記載の半導体装置において、前記キャパシタと、トランジスタとを有する画素部をマトリクス状に形成することとした。 According to a fifth aspect of the present invention, in the semiconductor device according to any one of the first to fourth aspects, the pixel portion including the capacitor and the transistor is formed in a matrix.
また、請求項6に係る発明は、基板上に第1の下部電極として第1導電膜を形成する工程と、前記第1導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に第1凹部開口を形成して、前記第1導電膜表面の一部を露出させる工程と、前記第1凹部開口を含む前記絶縁膜上に第2導電膜を形成し、前記第1凹部開口を介して前記第1導電膜と前記第2導電膜とを接続して下部電極を形成する工程と、前記絶縁膜及び前記第2導電膜を選択的にエッチングし、前記絶縁膜から前記第2導電膜にかけて第2凹部開口を形成して、前記第1導電膜表面の一部を露出させる工程と、前記第2凹部開口の内周面を含む前記下部電極上に誘電膜を形成する工程と、前記第2凹部開口を含む前記誘電膜上に上部電極を形成する工程とを有し、前記下部電極と前記誘電膜と前記上部電極とにより構成されるキャパシタを有する半導体装置の製造方法。 According to a sixth aspect of the invention, there is provided a step of forming a first conductive film as a first lower electrode on a substrate, a step of forming an insulating film on the first conductive film, and a step of forming an insulating film on the insulating film. Forming a first recess opening to expose a part of the surface of the first conductive film; forming a second conductive film on the insulating film including the first recess opening; and passing through the first recess opening. Connecting the first conductive film and the second conductive film to form a lower electrode, selectively etching the insulating film and the second conductive film, and forming the second conductive film from the insulating film. Forming a second recess opening to expose a part of the surface of the first conductive film, forming a dielectric film on the lower electrode including an inner peripheral surface of the second recess opening, possess and forming an upper electrode on the dielectric film including a second recess opening, the lower electrode and the front The method of manufacturing a semiconductor device which have a capacitor formed by said dielectric layer upper electrode.
本発明によれば、下部電極に形成した凹部開口の内周面を含む下部電極上に誘電膜を形成し、凹部開口内を含む誘電膜上に下部電極と対向する上部電極を形成している。そして、下部電極は、第1導電膜と、絶縁膜と、不純物がドープされた低抵抗の第2導電膜とが順次積層して形成され、第1導電膜と第2導電膜とを接続しているので、限られた領域を有効に用いてキャパシタ容量を増大させることができる。 According to the present invention, the dielectric film is formed on the lower electrode including the inner peripheral surface of the recess opening formed in the lower electrode, and the upper electrode facing the lower electrode is formed on the dielectric film including the inside of the recess opening. . The lower electrode is formed by sequentially laminating a first conductive film, an insulating film, and a low-resistance second conductive film doped with impurities, and connects the first conductive film and the second conductive film. Therefore, the capacitor capacity can be increased by effectively using the limited area.
以下、発明を実施するための形態(以下、「実施形態」とする)について説明する。なお、説明は以下の順序で行う。
1.半導体装置の構成
2.半導体装置の製造方法
3.その他の半導体装置の構造
Hereinafter, modes for carrying out the invention (hereinafter referred to as “embodiments”) will be described. The description will be given in the following order.
1. 1. Configuration of
[1.半導体装置の構成]
本発明の一実施形態に係る半導体装置の構成について図面を参照して詳細に説明する。本実施形態の半導体装置は、トランジスタとキャパシタとが形成された半導体装置である。また、トランジスタ及びキャパシタを有する画素部をマトリクス状に配置することによって、半導体装置1を液晶表示装置として構成することができる。
[1. Configuration of Semiconductor Device]
A configuration of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings. The semiconductor device of this embodiment is a semiconductor device in which a transistor and a capacitor are formed. Further, the
図1は、本発明の一実施形態に係る半導体装置の断面構造を示す図である。図2は、同半導体装置の平面図である。図3は、半導体装置のトランジスタの断面構造を示す図である。 FIG. 1 is a diagram showing a cross-sectional structure of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a plan view of the semiconductor device. FIG. 3 illustrates a cross-sectional structure of a transistor of a semiconductor device.
図1に示すように、本実施形態の半導体装置1は、透明なガラス基板(例えば、石英ガラス)からなる基板11を備えている。そして、この基板11には、ゲート配線用膜12と、SiO2絶縁膜13が順次積層されている。SiO2絶縁膜13上の一部領域には、トランジスタ2が形成され、また、SiO2絶縁膜13上の他の一部領域には、キャパシタ3が形成されている。
As shown in FIG. 1, the
トランジスタ2は、図1及び図3に示すように、半導体層41とゲート絶縁膜44と、保護層45aと、ゲート電極45bと、ソース電極46aと、ドレイン電極46bとを有する。
トランジスタ2は、ゲート電極45bがゲート配線用膜12を介して不図示の走査線と接続し、ソース電極46aが不図示の信号線と接続し、ドレイン電極46bがキャパシタ3を介して不図示の画素電極と接続している。これにより、トランジスタ2は、画素電極への電圧を制御するスイッチング素子として機能する。
As shown in FIGS. 1 and 3, the
In the
半導体層41は、例えば、多結晶シリコンにより形成されており、チャネル形成領域62を挟むように第1ソース・ドレイン領域64aと第2ソース・ドレイン領域64bとが形成され、チャネル形成領域62と第1及び第2のソース・ドレイン領域64a、64bとのそれぞれの間に第1LDD領域63aと第2LDD領域63bとが形成されている。
The
ゲート絶縁膜44は、チャネル形成領域62に対応するように形成され、また、例えばSiO2により形成されている。
The
保護層45aは、ゲート絶縁膜44を保護するように、ゲート絶縁膜44とゲート電極45bとの間に、例えば導電性のポリシリコンにより形成されている。保護層45aは、キャパシタ3をパターン形成する際のエッチングなどにおいて、トランジスタ2のゲート絶縁膜44がダメージを受けないように保護する。
The
また、保護層45aは、導電材料により形成され、ゲート電極45bと接続している。そして、保護層45aは、後述するようにキャパシタ3の誘電体層18と上部電極19との端部に対応するように形成されている。
これにより、保護層45aは、上部電極19とともに、誘電体層18の端部を挟むように構成される。また、保護層45aは、ゲート配線用膜12に接続するために延在して形成されているゲート電極45bと、ゲート配線用膜12に接続するためのコンタクトホールが形成されているSiO2絶縁膜13との間に対応して形成されている。
The
Thereby, the
ゲート電極45bは、ゲート絶縁膜44を介してチャネル形成領域62に対応するように、例えば、導電性のポリシリコンにより形成されている。ゲート電極45bは、SiO2絶縁膜13に形成されるコンタクトホールに埋め込まれ、ゲート配線用膜12に接続している。
The
ソース電極46aとドレイン電極46bとは、例えばアルミニウムにより形成されている。ソース電極46aは、半導体層41の第1ソース・ドレイン領域64a に接続しており、ドレイン電極46bは、半導体層の第2ソース・ドレイン領域64bに接続している。
The
なお、以下の説明において、トランジスタ2が形成された領域、或いはトランジスタ2が形成される領域を、「トランジスタ領域」と呼ぶこととする。
In the following description, a region where the
キャパシタ3は、下部電極17と、誘電体層18と、上部電極19とから構成されている。下部電極17は、第1導電膜14と、絶縁膜として機能するゲート酸化膜15と、第2導電膜16とが順次積層されている。また、キャパシタ3は、SiO2絶縁膜13表面の一部が底面として露出する凹部開口21を有している。
The
第1導電膜14は、P、B、As等の不純物がドープされたシリコン膜である。なお、不純物濃度は、例えば、1×1014cm3以上である。また、ゲート酸化膜15の膜厚は、20〜100nmである。
The first
第2導電膜16は、ポリシリコンや不純物がドープされたポリシリコンの膜である。不純物がドープされたポリシリコンとしては、例えば、P−DAS(リンがドープされたポリシリコン)を用いることができる。なお、この第2導電膜16の不純物濃度は例えば1×1014cm3であり、膜厚は100〜400nmである。
The second
誘電体層18は、例えばシリコン窒化膜などの高誘電膜で形成されている。誘電体層18は、凹部開口21の内周面を含む下部電極17上に形成されている。なお、シリコン窒化膜で誘電体層18を形成した場合、その膜厚は例えば、10〜30nmである。誘電体層18の凹凸構造の側壁をキャパシタ3として利用することにより、キャパシタ3のキャパシタ容量を増加させることができる。なお、凹凸構造の底面部分の幅は、例えば0.1〜1.0μmである。
The
また、図2に示すように、凹部開口21が平面視で蛇行状に形成されることによって、誘電膜として機能する誘電体層18の表面積を増加させることができる。
In addition, as shown in FIG. 2, the surface area of the
上部電極19は、例えばポリシリコンやP−DASの膜である。上部電極19は、凹部開口21内を含む誘電体層18上に、下部電極17と対向して形成されている。なお、この膜の不純物濃度は、例えば1×1014cm3であり、膜厚は100〜400nmである。
The
また、キャパシタ3には、第1導電膜14と第2導電膜16とが接続するための接続用開口22が形成されている。接続用開口22の直径は、例えば0.5〜1.5μmである。なお、以下の説明において、キャパシタ3が形成された領域、或いはキャパシタ3が形成される領域を、「キャパシタ領域」と呼ぶこととする。
In addition, a
本実施形態の半導体装置1が以上のように構成されることにより、誘電体層18の表面積を増加させることができ、その結果、限られた領域を有効に用いてキャパシタ3のキャパシタ容量を増大させることができる。
By configuring the
また、図4に示すように、1つの画素部4に、1つの接続用開口22を配置するように構成してもよい。この場合、誘電体層18の凹凸構造を形成するための領域を多く確保することができる。さらに、凹凸構造を微細に形成することによって、誘電体層18の表面積をより増加させることができる。これにより、微細化によってキャパシタ3が小型化された場合であっても、キャパシタ3の実効的なキャパシタ容量の低下を抑制することができる。
Further, as shown in FIG. 4, one
[2.半導体の製造方法] [2. Semiconductor manufacturing method]
次に、本実施形態に係る半導体装置の製造方法について説明する。図5及び図6は、半導体装置の製造工程を示した図である。
[2−1.ポリシリコン膜の成膜]
図5(A)に示すように、基板11上に裏面遮光膜であり、かつゲート配線に用いられるゲート配線用膜12を成膜加工する。その後、CVD法によって、SiO2絶縁膜13を成膜する。このSiO2絶縁膜13は、ゲート配線とトランジスタ電極との層間膜の役目を果たす。
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described. 5 and 6 are views showing a manufacturing process of the semiconductor device.
[2-1. Formation of polysilicon film]
As shown in FIG. 5A, a
その後、トランジスタ領域の半導体層及びキャパシタ領域の第1導電膜14となるポリシリコン膜を生成する。また、固相成長法(シリコンインプラと高温アニール)を用いて、ポリシリコン膜のグレインサイズをトランジスタ2の特性に合うように調整する。その後、トランジスタ2のチャネルとキャパシタ3の下部電極を形成するために、リソグラフィ技術及びエッチング法を用いて、第1導電膜14を加工形成する。
Thereafter, a polysilicon film to be the semiconductor layer in the transistor region and the first
[2−2.ゲート酸化膜の成膜]
図5(B)に示すように、CVD法により、ゲート酸化膜15を成膜する。
[2-2. Formation of gate oxide film]
As shown in FIG. 5B, a
[2−3.接続用開口の形成]
図5(C)に示すように、フォトリソグラフィ技術を用いて、接続用開口22を形成するための開口を有するレジスト23を形成する。その後、WETエッチング技術により、キャパシタ領域の一部に接続用開口22(コンタクト)を形成する。接続用開口22を形成した後、当該接続用開口22に対してインプラントを行う。その後、後処理としてレジスト23を除去する。
[2-3. Formation of connection opening]
As shown in FIG. 5C, a resist 23 having an opening for forming the
また、接続用開口22の位置において、キャパシタ領域上の一部の第1導電膜14と、この後の工程で成膜する第2導電膜16とが接続する。すなわち、第1導電膜14と第2導電膜16とが同電位となる。これにより、凹凸構造の側壁の誘電体層18についても誘電膜として用いることができるので、キャパシタ3の静電容量を増加させることができる。
In addition, at the position of the
[2−4.キャパシタ領域のインプラント]
図5(D)に示すように、フォトリソグラフィ技術を用いて、インプラントを行うためのレジスト24を形成する。その後、キャパシタ領域にインプラントを行う。これにより、第1導電膜14の低抵抗化を図ることができる。その後、後処理としてレジスト24を除去する(図5(E)参照)。
[2-4. Capacitor area implant]
As shown in FIG. 5D, a resist 24 for implanting is formed using a photolithography technique. Thereafter, an implant is performed in the capacitor region. Thereby, the resistance of the first
[2−5.第2導電膜の成膜]
図6(A)に示すように、ゲート酸化膜15及び第1導電膜14の一部に第2導電膜16を成膜する。また、この第2導電膜16は、この後のDRYエッチングの工程の際に、ゲート酸化膜15を保護するためにも用いられる。
[2-5. Formation of second conductive film]
As shown in FIG. 6A, a second
[2−6.エッチング加工]
図6(B)に示すように、リソグラフィ技術とDRYエッチング技術を用いて、キャパシタ領域にゲート酸化膜15をストッパとして、第2導電膜16をエッチングする。
[2-6. Etching process]
As shown in FIG. 6B, the second
その後、第2導電膜16をハードマスクとし、また、第1導電膜14をストッパとしてキャパシタ領域のゲート酸化膜15をエッチングする。これにより、キャパシタ領域に凹凸構造を形成することができる。
Thereafter, the
また、第2導電膜16及びゲート酸化膜15のエッチングをする際にストッパ膜(ゲート酸化膜15及び第1導電膜14)が各々存在するため、各凹凸構造の深さを均一化することができ、キャパシタ3のキャパシタ容量を制御することができる。その結果、複数の半導体装置1におけるキャパシタ3のキャパシタ容量を均一化することができる。これにより、半導体装置1を液晶表示装置して用いる場合に、各画素部のキャパシタ容量を均一化することができ、液晶表示装置の画質を向上させることができる。
Further, since the stopper films (the
また、第2導電膜16及びゲート酸化膜15のエッチングにより、微細な凹凸構造を形成することができるので、誘電体層18の表面積を効率的に増加させることができる。
In addition, since the fine uneven structure can be formed by etching the second
また、トランジスタ領域周辺の第2導電膜16及びゲート酸化膜15をエッチングし、SiO2絶縁膜13の一部を露出させる。
Further, the second
[2−5.窒化膜の成膜]
図6(C)に示すように、LPCVD法やPVD法を用いて、例えばシリコン窒化膜などの高誘電膜を成膜する。このシリコン窒化膜は、凹部開口21の内周面を含む下部電極17上に形成される。その後、リソグラフィ技術とDRYエッチング技術を用いて、キャパシタ領域以外のシリコン窒化膜を除去する。これにより、誘電体層18を形成することができる。
[2-5. Formation of nitride film]
As shown in FIG. 6C, a high dielectric film such as a silicon nitride film is formed using LPCVD or PVD. This silicon nitride film is formed on the
[2−6.エッチング加工]
図6(D)に示すように、リソグラフィ技術とDRYエッチング技術を用いて、トランジスタ領域周辺のSiO2絶縁膜13をエッチングし、ゲート配線用膜12の一部を露出させる。この露出部分と後述のゲート電極45bとが接続することにより、トランジスタ2のゲート電極とゲート配線用膜12とを接続させることができる。
[2-6. Etching process]
As shown in FIG. 6D, the SiO 2 insulating film 13 around the transistor region is etched using the lithography technique and the DRY etching technique to expose a part of the
[2−7.ゲート電極と上部電極の形成]
図6(E)に示すように、のちにゲート電極45b及び上部電極19となるポリシリコン膜またはドープドポリシリコン膜を成膜し、リソグラフィ技術とDRYエッチング技術を用いて、キャパシタ領域とトランジスタ領域の境界部分等の不必要な部分のポリシリコン膜またはドープドポリシリコン膜を除去する。これにより、ゲート電極45bと上部電極19を形成することができる。
[2-7. Formation of gate electrode and upper electrode]
As shown in FIG. 6E, a polysilicon film or a doped polysilicon film which will later become the
以上説明したとおり、本実施形態によれば、キャパシタ領域上に、誘電体層18の凹凸構造を形成する。これにより、誘電体層18の表面積を増加させることができ、キャパシタ3のキャパシタ容量を増加させることができる。また、誘電体層18の凹凸構造は、第2導電膜16及びゲート酸化膜15のエッチングを行う際にストッパ膜(ゲート酸化膜15及び第1導電膜14)が各々存在するため、各凹凸構造の深さを均一化することができる。これにより、キャパシタ3のキャパシタ容量を制御することができ、各半導体装置1のキャパシタ3のキャパシタ容量を均一化できる。したがって、半導体装置1を液晶表示装置として用いる場合に、各画素部のキャパシタ容量を均一化することができ、液晶表示装置の画質を向上させることができる。
As described above, according to the present embodiment, the concavo-convex structure of the
また、第1導電膜14と第2導電膜16とを接続するための接続用開口22をキャパシタ領域に1つのみ設ける場合は、凹凸構造を形成するための領域をより多く確保することができる。これにより、数多くの凹凸構造を形成することができ、微細化によってキャパシタ3が小型化された場合であっても、キャパシタ3の実効的なキャパシタ容量の低下を抑制することができる。
In addition, when only one
[3.その他の半導体装置]
以下、本実施形態の変形例について説明する。図7は、本変形例の半導体装置の平面図である。図8は、同半導体装置の断面図である。図7及び図8に示すように、半導体装置1’では、キャパシタ領域が複数の領域に分断されている。そのため、各キャパシタ領域ごとに、接続用開口22が形成されている。本変形例では、複数の接続用開口22が形成されるために凹凸構造を形成するための領域は少なくなるが、半導体装置の設計上の汎用性を高めることができる。
[3. Other semiconductor devices]
Hereinafter, modifications of the present embodiment will be described. FIG. 7 is a plan view of the semiconductor device of the present modification. FIG. 8 is a cross-sectional view of the semiconductor device. As shown in FIGS. 7 and 8, in the
本発明に係る実施の形態について具体的に説明したが、本発明は上述した実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。 Although the embodiment according to the present invention has been specifically described, the present invention is not limited to the above-described embodiment, and various modifications based on the technical idea of the present invention are possible.
1 半導体装置
2 トランジスタ
3 キャパシタ
4 画素部
14 第1導電膜
15 ゲート酸化膜
16 第2導電膜
22 接続用開口
1’ 半導体装置
DESCRIPTION OF
Claims (6)
前記凹部開口の内周面を含む前記下部電極上に形成された誘電膜と、
前記凹部開口内を含む前記誘電膜上に形成され、前記下部電極と対向する上部電極と、を有するキャパシタを備え、
前記第1導電膜と前記第2導電膜とが前記絶縁膜の接続用開口を介して接続されている半導体装置。 A lower electrode having a recess opening in which a first conductive film, an insulating film, and a second conductive film are sequentially stacked, and a part of the surface of the first conductive film is exposed as a bottom surface;
A dielectric film formed on the lower electrode including the inner peripheral surface of the recess opening;
A capacitor formed on the dielectric film including the inside of the recess opening and having an upper electrode facing the lower electrode;
A semiconductor device in which the first conductive film and the second conductive film are connected through a connection opening of the insulating film.
前記第1導電膜上に絶縁膜を形成する工程と、
前記絶縁膜上に第1凹部開口を形成して、前記第1導電膜表面の一部を露出させる工程と、
前記第1凹部開口を含む前記絶縁膜上に第2導電膜を形成し、前記第1凹部開口を介して前記第1導電膜と前記第2導電膜とを接続して下部電極を形成する工程と、
前記絶縁膜及び前記第2導電膜を選択的にエッチングし、前記絶縁膜から前記第2導電膜にかけて第2凹部開口を形成して、前記第1導電膜表面の一部を露出させる工程と、
前記第2凹部開口の内周面を含む前記下部電極上に誘電膜を形成する工程と、
前記第2凹部開口を含む前記誘電膜上に上部電極を形成する工程とを有し、前記下部電極と前記誘電膜と前記上部電極とにより構成されるキャパシタを有する半導体装置の製造方法。 Forming a first conductive film on the substrate as a first lower electrode;
Forming an insulating film on the first conductive film;
Forming a first recess opening on the insulating film to expose a part of the surface of the first conductive film;
Forming a second conductive film on the insulating film including the first recess opening, and connecting the first conductive film and the second conductive film through the first recess opening to form a lower electrode; When,
Selectively etching the insulating film and the second conductive film, forming a second recess opening from the insulating film to the second conductive film, and exposing a part of the surface of the first conductive film;
Forming a dielectric film on the lower electrode including the inner peripheral surface of the second recess opening;
Wherein and the step of forming on the dielectric film and the upper electrode, a method of manufacturing a semiconductor device having a capacitor constituted by said lower electrode and said dielectric film and said upper electrode including a second recess opening.
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JP2009195924A JP5458745B2 (en) | 2009-08-26 | 2009-08-26 | Semiconductor device and manufacturing method thereof |
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