JP5449417B2

JP5449417B2 - Signal processing apparatus and rotation angle detection apparatus

Info

Publication number: JP5449417B2
Application number: JP2012014568A
Authority: JP
Inventors: 誠片岡; 茂樹岡武
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2011-02-07
Filing date: 2012-01-26
Publication date: 2014-03-19
Anticipated expiration: 2032-01-26
Also published as: JP2012181188A

Description

本発明は、バイアス電流の方向を切替え可能なホール素子等の磁電変換素子からの出力信号を受けて、磁界中における基準位置からの回転角変位等に応じた値の検出出力を得るホール起電力信号検出装置等の信号処理装置に関する。 The present invention is a Hall electromotive force that receives an output signal from a magnetoelectric conversion element such as a Hall element that can switch the direction of a bias current and obtains a detection output having a value corresponding to a rotational angular displacement from a reference position in a magnetic field The present invention relates to a signal processing device such as a signal detection device.

近年、モータの回転軸やサーボ機構中の回転体の回転角度を測定するための装置として、耐久性および信頼性の点で優れるホール素子を利用した非接触回転角度センサが多用されるに到っている。
このようなホール素子を利用した非接触回転角度センサでは、回転体の回転変位に同期して変位する磁石が作る磁界によって、ホール素子に生起するホール起電力の変化をΔΣ変調器を用いた量子化処理（ＡＤ変換）を適用して検出し、該検出値に基づいて磁石の（従って、当該回転体の）回転角度を求める（例えば、非特許文献１、特許文献１、特許文献２参照）。 In recent years, as a device for measuring the rotation angle of a rotating shaft of a motor or a rotating body in a servo mechanism, a non-contact rotation angle sensor using a Hall element having excellent durability and reliability has been widely used. ing.
In such a non-contact rotation angle sensor using a Hall element, a change in Hall electromotive force generated in the Hall element is measured by a magnetic field generated by a magnet that is displaced in synchronization with the rotational displacement of the rotating body. Is detected by applying a digitizing process (AD conversion), and the rotation angle of the magnet (and hence the rotating body) is obtained based on the detected value (see, for example, Non-Patent Document 1, Patent Document 1, and Patent Document 2). .

図１０に上述のような非接触回転角度センサの一例としてシリコンモノリシックホール素子を利用した非接触回転角度センサを示す。
図１０の非接触回転角度センサでは、シリコン基板３０の中にホール素子Ｘ１、Ｘ２、Ｙ１、Ｙ２、および、信号処理回路が形成されている。
そして、ホール素子Ｘ１で発生するホール起電力信号とホール素子Ｘ２で発生するホール起電力信号との差を計算することによりVx信号を得ることができる。 FIG. 10 shows a non-contact rotation angle sensor using a silicon monolithic Hall element as an example of the non-contact rotation angle sensor as described above.
In the non-contact rotation angle sensor of FIG. 10, Hall elements X 1, X 2, Y 1, Y 2 and a signal processing circuit are formed in a silicon substrate 30.
A Vx signal can be obtained by calculating the difference between the Hall electromotive force signal generated in the Hall element X1 and the Hall electromotive force signal generated in the Hall element X2.

同様に、ホール素子Ｙ１で発生するホール起電力信号とホール素子Ｙ２で発生するホール起電力信号との差を計算することによりVy信号を得ることができる。
上述のようにして得られたVx信号、Vy信号は、回転体に取り付けられた磁石が作る磁場と回転角センサの間の角度θに対して、次の式（１）の関係がある。 Similarly, the Vy signal can be obtained by calculating the difference between the Hall electromotive force signal generated in the Hall element Y1 and the Hall electromotive force signal generated in the Hall element Y2.
The Vx signal and Vy signal obtained as described above have the relationship of the following expression (1) with respect to the angle θ between the magnetic field created by the magnet attached to the rotating body and the rotation angle sensor.

上掲の式（１）において、Vamp,x、Vamp,yは、それぞれ１対のホール素子Ｘ１およびＸ２、ホール素子Ｙ１およびＹ２に係る磁気感度である。
理想的には、Vamp,x＝Vamp,yであることが望ましいが、半導体製造プロセス上のプロセス勾配などの理由により、Vamp,x≠Vamp,yとなり、このような各対のホール素子Ｘ１およびＸ２、ホール素子Ｙ１およびＹ２の磁気感度のミスマッチは回転角度センサにおける角度検出誤差の一つの要因となる。 In the above equation (1), Vamp, x and Vamp, y are magnetic sensitivities relating to the pair of Hall elements X1 and X2 and Hall elements Y1 and Y2, respectively.
Ideally, Vamp, x = Vamp, y is desirable, but for reasons such as process gradients in the semiconductor manufacturing process, Vamp, x ≠ Vamp, y, and each such pair of Hall elements X1 and The mismatch of the magnetic sensitivities of X2 and Hall elements Y1 and Y2 becomes one factor of the angle detection error in the rotation angle sensor.

例えば、回転角度センサにおいてVamp,xとVamp,yの間で磁気感度のミスマッチが１％あるときには（Vamp,x：Vamp,y＝1.00：1.01のとき）、次の式（２）におけるように、角度の真値が４５°の場合に、回転角度センサが出力する角度検出結果には約０．２９度の角度誤差が発生してしまうことになる。 For example, when there is a magnetic sensitivity mismatch of 1% between Vamp, x and Vamp, y in the rotation angle sensor (when Vamp, x: Vamp, y = 1.00: 1.01), as in the following equation (2) When the true value of the angle is 45 °, an angle error of about 0.29 degrees occurs in the angle detection result output from the rotation angle sensor.

ＣＭＯＳプロセスを使用して、シリコンモノリシックホール素子を形成する場合には、通常、磁気感度Vamp,xとVamp,yとの間のミスマッチは、最大で２％程度である。
一方、回転角度センサの角度誤差を０．０３度程度に抑制して高精度の回転角度センサを実現する場合には、磁気感度Vamp,xとVamp,yのミスマッチを、０．１％、ないしは、それ以下の分解能で補正することが必要となり、信号処理回路には極めて高い分解能でのゲイン調整機能が要求されることになる。 When a silicon monolithic Hall element is formed using a CMOS process, the mismatch between the magnetic sensitivities Vamp, x and Vamp, y is usually about 2% at the maximum.
On the other hand, when realizing a highly accurate rotation angle sensor by suppressing the angle error of the rotation angle sensor to about 0.03 degrees, the mismatch between the magnetic sensitivities Vamp, x and Vamp, y is 0.1% or Therefore, it is necessary to correct with a resolution lower than that, and the signal processing circuit is required to have a gain adjustment function with an extremely high resolution.

図１１は、ホール素子のバイアス電流の向きを、周波数f_Mod（周期T_Mod）のクロック信号（チョッパークロック）に従って周期的に切り替えることにより、ホール素子のオフセットをキャンセルする方式のホール起電力信号検出装置の従来例を表す図である。
図１１のホール起電力信号検出装置は、ホール素子を用いた回転角度センサに適用される場合、ホール素子Ｘ１およびＸ２の対に対応する系統と、ホール素子Ｙ１およびＹ２の系統に対応する系統との双方の系統についてこの図１１と同様の構成の回路がそれぞれに設けられ、これら双方の系統におけるホール起電力信号検出装置で精密なゲイン調整を行うことによって上述の磁気感度Vamp,xとVamp,yのミスマッチが極小となるようにされる。 FIG. 11 shows a Hall electromotive force signal detection apparatus that cancels the offset of the Hall element by periodically switching the direction of the bias current of the Hall element according to the clock signal (chopper clock) having the frequency f_Mod (period T_Mod). It is a figure showing a prior art example.
When the Hall electromotive force signal detection device of FIG. 11 is applied to a rotation angle sensor using Hall elements, a system corresponding to a pair of Hall elements X1 and X2 and a system corresponding to a system of Hall elements Y1 and Y2 11 is provided for each of the two systems, and the above-described magnetic sensitivities Vamp, x and Vamp, are obtained by performing precise gain adjustment with the Hall electromotive force signal detectors in both systems. The y mismatch is minimized.

図１１において、ホール素子４１０からスイッチ回路４２０を通して検出されたホール起電力信号は、復調器４３０を介して１次のΔΣ変調器４４０に入力され、このΔΣ変調器４４０によって、基準電圧 +Vref、−Vrefを基準にして、1ビットに量子化される。
ΔΣ変調器４４０は、加算器４４１、積分器４４２、コンパレータ４４３、および、１ビットＤ−Ａ変換器４４４を含んで構成されている。 In FIG. 11, the Hall electromotive force signal detected from the Hall element 410 through the switch circuit 420 is input to the primary ΔΣ modulator 440 via the demodulator 430, and the ΔΣ modulator 440 causes the reference voltage + Vref, -Quantized to 1 bit with respect to Vref.
The ΔΣ modulator 440 includes an adder 441, an integrator 442, a comparator 443, and a 1-bit DA converter 444.

上述のように1ビットに量子化されたホール起電力信号は、ローパスフィルタ４５０を通して検出出力信号として出力される。このローパスフィルタ４５０のカットオフ周波数f_LPFは、ΔΣ変調器４４０のサンプリング周波数f_SAMPおよびチョッパークロック周波数f_Modと比較して、充分に低く設定されている。
なお、スイッチ回路４２０にはクロック信号生成器４６０からチョッパークロック信号が供給されて、該チョッパークロック信号に同期した切替え操作（従って、これによる変調処理）が行われる。また、復調器４３０にも、クロック信号生成器４６０からチョッパークロック信号が供給されて該クロック信号に同期した復調処理が行われる。 The Hall electromotive force signal quantized to 1 bit as described above is output as a detection output signal through the low-pass filter 450. The cut-off frequency f_LPF of the low-pass filter 450 is set sufficiently lower than the sampling frequency f_SAMP and the chopper clock frequency f_Mod of the ΔΣ modulator 440.
Note that the chopper clock signal is supplied from the clock signal generator 460 to the switch circuit 420, and a switching operation synchronized with the chopper clock signal (accordingly, a modulation process thereby) is performed. The demodulator 430 is also supplied with the chopper clock signal from the clock signal generator 460 and performs demodulation processing in synchronization with the clock signal.

図１１のホール起電力信号検出装置におけるホール素子のバイアス電流の向きの切替え操作について、図１２を参照して更に詳述する。
図１２は、ホール素子をバイアスする駆動電流（バイアス電流）の向きを、基準となる向きに対し、０度および９０度に交互に切替えたときのホール起電力の検出について説明するための図である。図１２（ａ）はバイアス電流の向きが０度のとき、図１２（ｂ）はバイアス電流の向きが９０度のときを表している。 The operation of switching the direction of the bias current of the Hall element in the Hall electromotive force signal detection apparatus of FIG. 11 will be described in more detail with reference to FIG.
FIG. 12 is a diagram for explaining detection of Hall electromotive force when the direction of the driving current (bias current) for biasing the Hall element is alternately switched between 0 degree and 90 degrees with respect to the reference direction. is there. FIG. 12A shows the case where the direction of the bias current is 0 degree, and FIG. 12B shows the case where the direction of the bias current is 90 degrees.

図１２において、ホール素子は、４つの抵抗からなる４端子の素子としてモデル化されており、定電流駆動されている。磁束Ｂは図示のとおり、紙面に垂直で奥行き方向に向かう向きであると仮定している。
ホール素子へのバイアス電流の向きを０度および９０度の間で交互に切替えた時に測定される電圧信号 V_Sig_0degとV_Sig_90degとは、次の式（３）におけるように、ホール起電力信号V_HallとオフセットV_Offsetとの和として表される。 In FIG. 12, the Hall element is modeled as a four-terminal element composed of four resistors, and is driven with a constant current. As shown in the figure, the magnetic flux B is assumed to be perpendicular to the paper surface and directed in the depth direction.
The voltage signals V_Sig_0deg and V_Sig_90deg measured when the direction of the bias current to the Hall element is alternately switched between 0 degree and 90 degrees are the same as the Hall electromotive force signal V_Hall and the offset as in the following equation (3) Expressed as the sum of V_Offset.

ここで、式（４）に示したように、ホール素子のバイアス電流の方向を０度および９０度の間で交互に切替えることによって、ホール起電力信号 V_Hallを、チョッパークロック信号によって変調することが出来る。 Here, as shown in Expression (4), the Hall electromotive force signal V_Hall can be modulated by the chopper clock signal by alternately switching the bias current direction of the Hall element between 0 degree and 90 degrees. I can do it.

一方、オフセットV_Offsetに関しては、式（５）に示したように、ホール素子の駆動方向を０度および９０度の間で交互に切替えても、ほぼ一定の値となる。 On the other hand, as shown in Expression (5), the offset V_Offset has a substantially constant value even when the driving direction of the Hall element is alternately switched between 0 degrees and 90 degrees.

上述のようにして、ホール素子のバイアス電流の向きを０度および９０度の間で交互に切替える操作を、周期T_Mod（周波数f_Mod＝1/T_Mod)で繰返した場合、ホール素子から出力される信号V_Sig_Modは、図１３の如くになる。
図１３は、ホール素子から出力される信号V_Sig_Modを関連する信号とのタイミング関係において表した信号波形図である。 As described above, when the operation of alternately switching the direction of the bias current of the Hall element between 0 degree and 90 degrees is repeated with a period T_Mod (frequency f_Mod = 1 / T_Mod), a signal output from the Hall element V_Sig_Mod is as shown in FIG.
FIG. 13 is a signal waveform diagram representing the signal V_Sig_Mod output from the Hall element in a timing relationship with related signals.

図１３に示されたように、ホール素子から出力される信号V_Sig_Modは、クロック信号生成器４６０（図１１）からのチョッパークロック信号によって変調されたホール起電力信号V_HallにオフセットV_Offsetが重畳されたものとなり、周期T_Modで繰返す波形となる。
図１３における信号V_Sig_Modは、復調器４３０（図１１参照）に入力され、ホール素子のバイアス電流の向きを切替えるために用いられたものと同じチョッパークロック信号に同期して復調されて、信号V_Sig_Dmodとなる。復調器４３０における復調処理は、式（６）に示したように、該チョッパークロック信号の位相に従って信号V_Sig_Modの符号を切替える操作となる。 As shown in FIG. 13, the signal V_Sig_Mod output from the Hall element is obtained by superimposing the offset V_Offset on the Hall electromotive force signal V_Hall modulated by the chopper clock signal from the clock signal generator 460 (FIG. 11). Thus, the waveform repeats with the cycle T_Mod.
The signal V_Sig_Mod in FIG. 13 is input to the demodulator 430 (see FIG. 11), demodulated in synchronization with the same chopper clock signal used to switch the direction of the bias current of the Hall element, and the signal V_Sig_Dmod Become. The demodulation process in the demodulator 430 is an operation of switching the sign of the signal V_Sig_Mod according to the phase of the chopper clock signal as shown in the equation (6).

この信号V_Sig_Dmodにおいて、ホール起電力信号成分V_HallはＤＣに復調されており、一方で、オフセット成分V_Offsetは、既述の変調処理に用いたクロック信号で変調されている。
以上の結果、復調器４３０の出力信号V_Sig_Dmodは、次の式（７）に示したように表される。 In this signal V_Sig_Dmod, the Hall electromotive force signal component V_Hall is demodulated to DC, while the offset component V_Offset is modulated by the clock signal used for the above-described modulation processing.
As a result, the output signal V_Sig_Dmod of the demodulator 430 is expressed as shown in the following equation (7).

図１４は、信号V_Sig_Modと復調器４３０（図１１）を通過後の信号V_Sig_Dmodの周波数スペクトルを表す図である。図１４（ａ）は、信号V_Sig_Modの周波数スペクトルを表し、図１４（ｂ）は信号V_Sig_Dmodの周波数スペクトルを表している。
図１４（ａ）の信号V_Sig_Modでは、ホール起電力信号は、チョッパー周波数f_Modに変調されており、ＤＣ信号であるオフセットV_Offsetが重畳している。 FIG. 14 is a diagram illustrating the frequency spectrum of the signal V_Sig_Mod and the signal V_Sig_Dmod after passing through the demodulator 430 (FIG. 11). FIG. 14A shows the frequency spectrum of the signal V_Sig_Mod, and FIG. 14B shows the frequency spectrum of the signal V_Sig_Dmod.
In the signal V_Sig_Mod in FIG. 14A, the Hall electromotive force signal is modulated to the chopper frequency f_Mod, and an offset V_Offset that is a DC signal is superimposed.

図１４（ｂ）の復調器を通過後の信号V_Sig_Dmodでは、ホール起電力信号V_HallがＤＣに復調される一方で、オフセットV_Offsetはチョッパー周波数f_Modに変調されている。
図１４のようなスペクトルを持つ信号V_Sig_Dmodを、図１１に示したようにカットオフ周波数f_LPFを持つローパスフィルタ４５０を通すことによって、式（７）における周波数f_Modの成分を除去することができる。 In the signal V_Sig_Dmod after passing through the demodulator of FIG. 14B, the Hall electromotive force signal V_Hall is demodulated to DC, while the offset V_Offset is modulated to the chopper frequency f_Mod.
By passing the signal V_Sig_Dmod having the spectrum as shown in FIG. 14 through the low-pass filter 450 having the cutoff frequency f_LPF as shown in FIG. 11, the component of the frequency f_Mod in the equation (7) can be removed.

上述のようにしてホール起電力信号V_Sig_ModからオフセットV_Offsetをキャンセルする方法は公知である（例えば、非特許文献２参照）。非特許文献２にはホール起電力信号からオフセットを除去する方法について“Connection commutation method”として開示されており、この方法は、ホール素子に対するオフセットキャンセルの技術として既に普及している。 A method for canceling the offset V_Offset from the Hall electromotive force signal V_Sig_Mod as described above is known (see, for example, Non-Patent Document 2). Non-Patent Document 2 discloses a method of removing an offset from a Hall electromotive force signal as a “Connection commutation method”, and this method is already widely used as a technique for offset cancellation for a Hall element.

なお、上掲の図１４に示した信号スペクトルにおいて、ΔΣ変調器のサンプリングクロックのサンプリング周波数f_SAMPは、チョッパー周波数f_Modに対して充分高い周波数となっているので、ノイズの折り返し（エイリアシング）は発生しない。
図１５は、ゲイン調整機能を備えたΔΣ変調器の回路構成を示す図である。なお、図１５のような構成の回路自体は公知である（非特許文献３参照）。 In the signal spectrum shown in FIG. 14 above, the sampling frequency f_SAMP of the sampling clock of the ΔΣ modulator is sufficiently higher than the chopper frequency f_Mod, so that noise aliasing does not occur. .
FIG. 15 is a diagram illustrating a circuit configuration of a ΔΣ modulator having a gain adjustment function. Note that the circuit itself configured as shown in FIG. 15 is known (see Non-Patent Document 3).

図１５の回路では、入力信号は、復調器４３０（図１１）から出力される信号V_Sig_Dmodであり、この回路から出力される信号はV_Sig_Dmodを基準電圧＋Vref、−Vrefを基準にしてΔΣ変調して得られるΔΣ(V_Sig_Dmod)である。
図１５の回路は、積分器の部分がスイッチドキャパシタ回路として構成されており、２相のノンオーバーラップクロックφ１、φ２によって駆動される。 In the circuit of FIG. 15, the input signal is a signal V_Sig_Dmod output from the demodulator 430 (FIG. 11), and the signal output from this circuit is ΔΣ modulated with respect to V_Sig_Dmod with reference voltages + Vref and −Vref as references. This is ΔΣ (V_Sig_Dmod) obtained.
In the circuit of FIG. 15, the integrator portion is configured as a switched capacitor circuit, and is driven by two-phase non-overlap clocks φ1 and φ2.

図１５の回路においては、ゲイン調整信号（以下、適宜、GAIN_ADJ信号と表記する）の値に応じて積分器に入力される電荷量が変わるので、GAIN_ADJ信号が「１」になったときには、ΔΣ変調器のゲインが（１＋α1）倍となる。図１５において、各スイッチはシンボルに付記された条件、例えば、φ１=１、且つ、GAIN_ADJ=１、φ１=１、且つ、GAIN_ADJ=０、φ２=１等々の条件が充足される場合にオンとなる。 In the circuit of FIG. 15, the amount of charge input to the integrator changes according to the value of the gain adjustment signal (hereinafter referred to as GAIN_ADJ signal as appropriate), so when the GAIN_ADJ signal becomes “1”, ΔΣ The gain of the modulator is (1 + α1) times. In FIG. 15, each switch is turned on when the conditions attached to the symbols, for example, φ1 = 1, GAIN_ADJ = 1, φ1 = 1, GAIN_ADJ = 0, φ2 = 1, etc. are satisfied. Become.

上述のGAIN_ADJ信号によるΔΣ変調器のゲイン切り替え状況について次の表にまとめて示す。 The following table summarizes the gain switching status of the ΔΣ modulator using the GAIN_ADJ signal.

図１６は、図１５のΔΣ変調器に供給するサンプリングクロックと或るデューティー比を持つゲイン調整信号との関係を表す図である。 FIG. 16 is a diagram illustrating a relationship between a sampling clock supplied to the ΔΣ modulator of FIG. 15 and a gain adjustment signal having a certain duty ratio.

図１６に示したように、GAIN_ADJ信号のデューティー比がα2となるように生成された場合には、１回のサンプリング動作あたり（１＋α1）倍となるゲイン補正をα2の頻度で行うことになるので、ΔΣ変調器のゲインは、次の式（８）で与えられるようになる。 As shown in FIG. 16, when the GAIN_ADJ signal is generated so that the duty ratio is α2, gain correction that is (1 + α1) times per sampling operation is performed at a frequency of α2. The gain of the ΔΣ modulator is given by the following equation (8).

このようなゲイン調整は、キャパシタにおける分解能＝α1に加えて、GAIN_ADJ信号のデューティー比＝α2という時間軸上で高精度で管理され得るタイミングによる分解能を利用できるため、式（８）から判るように、ゲイン調整に関して高い分解能を得ることが可能である。 In such gain adjustment, in addition to the resolution at the capacitor = α1, the resolution based on the timing that can be managed with high accuracy on the time axis that the duty ratio of the GAIN_ADJ signal = α2 can be used. It is possible to obtain a high resolution for gain adjustment.

特開２０１０−２１７１５０号公報JP 2010-217150 A 特開２０１０−２１７１５１号公報JP 2010-217151 A

テキサスインスツルメンツ製 ADS1208 データシート（2nd-Order Delta-Sigma Modulator with Excitation for Hall Elements）ADS1208 data sheet from Texas Instruments (2nd-Order Delta-Sigma Modulator with Excitation for Hall Elements) R S Popovic著 Hall Effect Devices (ISBN-10:0750300965) Inst of Physics Pub Inc (1991/05)刊Published by R S Popovic, Hall Effect Devices (ISBN-10: 0750300965) Inst of Physics Pub Inc (1991/05) van der Horn, Huijsing著 INTEGRATED SMART SENSORS (ISBN 0-7923-8004-5) Kluwer Academic Publishers（1998）刊van der Horn, Huijsing INTEGRATED SMART SENSORS (ISBN 0-7923-8004-5) Published by Kluwer Academic Publishers (1998)

図１７は、ホール素子から出力される信号V_Sig_Modを関連する信号とのタイミング関係において表した信号波形図である。この図１７では、特に、上述のようなゲイン調整機能を、既述のホール起電力信号を変調−復調してオフセットキャンセルを行う方法と組み合わせた際に、オフセットキャンセルの効果が損なわれる状況を例示している。
図１７に例示された状況では、ホール起電力信号を変調するチョッパークロック信号周期T_ModがΔΣ変調器のサンプリング周期の整数倍になっている。 FIG. 17 is a signal waveform diagram representing the signal V_Sig_Mod output from the Hall element in a timing relationship with related signals. FIG. 17 particularly illustrates a situation in which the effect of offset cancellation is impaired when the gain adjustment function as described above is combined with the above-described method of performing offset cancellation by modulating and demodulating the Hall electromotive force signal. doing.
In the situation illustrated in FIG. 17, the chopper clock signal period T_Mod for modulating the Hall electromotive force signal is an integral multiple of the sampling period of the ΔΣ modulator.

そして、この図１７の場合には、GAIN_ADJ信号が「１」になるタイミングが、ホール素子のバイアス方向が０度となる位相と毎回合致しているので、復調器４３０（図１１）から出力される信号V_Sig_Dmodのローレベル期間のみで毎回のゲイン調整を行うことになり、従って、V_Sig_Dmodのハイレベル期間との相殺によるオフセットキャンセルの作用が生ぜず、既述の式（５）に示されたオフセットキャンセルの精度が損なわれることが判る。 In the case of FIG. 17, since the timing at which the GAIN_ADJ signal becomes “1” coincides with the phase at which the bias direction of the Hall element becomes 0 degrees every time, the signal is output from the demodulator 430 (FIG. 11). The gain is adjusted each time only during the low level period of the signal V_Sig_Dmod, and therefore the offset cancellation effect due to the cancellation of the V_Sig_Dmod with the high level period does not occur, and the offset shown in the above-described equation (5) It can be seen that the accuracy of cancellation is impaired.

従来の技術の課題をさらに詳細に説明する。
即ち、図１８は、上記のゲイン調整機能を、前出のホール起電力信号を変調−復調してオフセットキャンセルを行う方法と組み合わせた際に、オフセットキャンセルの精度が損なわれるより具体的なケースを示している。図１８（ａ）は、ΔΣ変調器のサンプリングクロックを示し、そのサンプリングクロックが８回生成される毎に位相が切り替わるチョッパークロック（周期T_Mod）の波形は、図１８（ｂ）のようになる。つまり、サンプリングクロックを１６分周することで、チョッパークロックが生成されている。そして、GAIN_ADJ信号をチョッパークロックに同期して１回ずつ生成してしまうと、図１８（ｃ）に示すようになる。この図１８（ｃ）の例では、チョッパークロックがハイレベル期間にあるときにGAIN_ADJ信号が生成されている様子を示しており、GAIN_ADJ信号は、常に、チョッパークロックがハイレベルにあるときのみに生成されている。このため、信号V_Sig_Dmodの直流成分（ホール起電力信号V_Hall）のゲイン調整が行われる一方で、交流成分（オフセットV_Offset）に対してもゲイン調整が影響してしまう。よって、既述の式（５）に示されたオフセットキャンセルの精度が損なわれることになる。 The problems of the prior art will be described in more detail.
That is, FIG. 18 shows a more specific case where the accuracy of offset cancellation is impaired when the above gain adjustment function is combined with the method of performing offset cancellation by modulating and demodulating the Hall electromotive force signal described above. Show. FIG. 18A shows a sampling clock of the ΔΣ modulator, and the waveform of the chopper clock (period T_Mod) whose phase is switched every time the sampling clock is generated eight times is as shown in FIG. That is, the chopper clock is generated by dividing the sampling clock by 16. When the GAIN_ADJ signal is generated once in synchronization with the chopper clock, the result is as shown in FIG. In the example of FIG. 18C, the GAIN_ADJ signal is generated when the chopper clock is in the high level period. The GAIN_ADJ signal is always generated only when the chopper clock is at the high level. Has been. For this reason, while the gain adjustment of the DC component (Hall electromotive force signal V_Hall) of the signal V_Sig_Dmod is performed, the gain adjustment also affects the AC component (offset V_Offset). Therefore, the accuracy of offset cancellation shown in the above-described equation (5) is impaired.

図１９は、オフセットキャンセルの精度が損なわれる他のケースを示している。この例では、サンプリングクロックが１６回生成される毎に、GAIN_ADJ信号を３回生成する場合を示している。この場合には、チョッパークロックがハイレベル期間にあるときにGAIN_ADJ信号が１回生成され、ローレベル期間にあるときに２回生成される様子を示している。このため、GAIN_ADJ信号は、交流成分（オフセットV_Offset）に対しては平均値を押し下げる作用があり、オフセットキャンセルの精度が損なわれることになる。 FIG. 19 shows another case in which the accuracy of offset cancellation is impaired. In this example, every time the sampling clock is generated 16 times, the GAIN_ADJ signal is generated 3 times. In this case, the GAIN_ADJ signal is generated once when the chopper clock is in the high level period and is generated twice when it is in the low level period. For this reason, the GAIN_ADJ signal acts to depress the average value for the AC component (offset V_Offset), and the accuracy of offset cancellation is impaired.

発明者は、上述のように従来の技術を具に分析・考察した結果、これらゲイン調整およびオフセットキャンセルに係るそれぞれの従来技術を組み合わせて実施する場合には、上掲のようなオフセット抑制の精度が損なわれるという問題が生じることを突き止めた。
即ち、ホール素子に供給するバイアス電流の向きを２相のクロック信号に同期して順次交互に切替えることによって前記ホール素子から検出されるホール起電力信号を変調し、該変調されたホール起電力信号を前記クロック信号に同期して復調する変調−復調処理を行った後ΔΣ変調器でΔΣ変調し、該ΔΣ変調された信号からオフセット成分を周波数分離して除去するオフセットキャンセル処理の方式と、前記ΔΣ変調器の積分器での積分動作の繰り返しにおけるデューティー比を調整するゲイン調整信号に基づいてゲイン調整を行う方式とを単純に組み合わせると、オフセットキャンセルの精度が損なわれてしまう。そして、上述におけるようなオフセットキャンセルの精度が損なわれるという問題を回避する技術は未だ提案されるに到っていない。 As a result of analysis and consideration of the conventional technology as described above, the inventor found that the accuracy of offset suppression as described above is effective when the conventional technologies related to gain adjustment and offset cancellation are combined. I found out that there was a problem of damage.
That is, the Hall electromotive force signal detected from the Hall element is modulated by sequentially switching the direction of the bias current supplied to the Hall element in synchronization with the two-phase clock signal, and the modulated Hall electromotive force signal is modulated. A modulation-demodulation process for demodulating the signal in synchronization with the clock signal, then ΔΣ modulation by a ΔΣ modulator, and an offset cancellation processing method for frequency-separating and removing an offset component from the ΔΣ modulated signal; If the gain adjustment signal based on the gain adjustment signal for adjusting the duty ratio in the repetition of the integration operation in the integrator of the ΔΣ modulator is simply combined, the accuracy of the offset cancellation is impaired. And the technique which avoids the problem that the precision of offset cancellation in the above is impaired has not yet been proposed.

従って、本発明の目的は、ホール素子に供給するバイアス電流の向きをチョッパークロック信号によって順次交互に切替えることによって検出されるホール起電力信号を変調−復調してオフセットキャンセルを行う方法と、ホール起電力信号を処理して検出出力を得るためのΔΣ変調器の積分器での積分動作の繰り返しにおけるデューティー比の調整によってゲイン調整を行う方法とを組み合わせながらもオフセットキャンセルの精度が損われないようにしたホール起電力信号検出装置を実現するところにある。 Accordingly, an object of the present invention is to provide a method for performing offset cancellation by modulating and demodulating a Hall electromotive force signal detected by sequentially switching the direction of a bias current supplied to the Hall element by a chopper clock signal, The accuracy of offset cancellation is not impaired while combining with the method of gain adjustment by adjusting the duty ratio in the integration operation of the integration of the ΔΣ modulator to process the power signal and obtain the detection output The Hall electromotive force signal detection device is realized.

上記目的を達成するべく、ここに、以下に列挙するような技術を提案する。
（１）磁界強度に応じて変動し、磁気信号成分及びオフセット信号成分を含む信号を出力する磁電変換素子部と、
クロック信号を出力するクロック信号出力部と、
前記クロック信号がＮ回生成される毎に、前記磁電変換素子部が出力する信号のうち、前記磁気信号成分は直流成分に復調し、オフセット信号成分を交流成分に変調する信号調整部と、
前記クロック信号がＮ’回カウントされる毎に、ｎ’回の頻度で、前記信号調整部の出力信号を変調した信号を出力する感度補正部と、
前記感度補正部の出力信号を前記クロック信号に同期してＡ／Ｄ変換するＡ／Ｄ変換部と、
を備え、
Ｎ、ｎ、Ｎ’、ｎ’は自然数、Ｎ’＞ｎ’、Ｎ’／２Ｎが整数であって、
Ｎ’／ｎ’≠２Ｎ／（２ｎ−１）
を満たすことを特徴とする信号処理装置。 In order to achieve the above object, the following technologies are proposed here.
(1) A magnetoelectric transducer element that outputs a signal that varies according to the magnetic field strength and includes a magnetic signal component and an offset signal component;
A clock signal output unit for outputting a clock signal;
A signal adjustment unit that demodulates the magnetic signal component into a direct current component and modulates an offset signal component into an alternating current component among signals output from the magnetoelectric conversion element unit every time the clock signal is generated N times;
A sensitivity correction unit that outputs a signal obtained by modulating the output signal of the signal adjustment unit at a frequency of n ′ times each time the clock signal is counted N ′ times;
An A / D converter for A / D converting the output signal of the sensitivity correction unit in synchronization with the clock signal;
With
N, n, N ′, n ′ are natural numbers, N ′> n ′, N ′ / 2N are integers,
N ′ / n ′ ≠ 2N / (2n−1)
A signal processing device characterized by satisfying

（２）Ｎ’／ｎ’＝Ｎ／ｎを満たすことを特徴とする上記（１）の信号処理装置。
（３）ｎ＝１であることを特徴とする上記（２）の信号処理装置。
（４）前記クロック信号出力部は所定の時間間隔毎にクロック信号を出力することを特徴とする上記（１）〜（３）の何れかの信号処理装置。
（５）前記感度補正部は、所定の時間間隔毎に前記信号調整部の出力信号を変調することを特徴とする上記（１）〜（４）の何れかの信号処理装置。
（６）磁界強度に応じて変動し、磁気信号成分及びオフセット信号成分を含む信号を出力する磁電変換素子部と、
クロック信号を出力するクロック信号出力部と、
前記クロック信号がＮ回生成される毎に、前記磁電変換素子部が出力する信号のうち、前記磁気信号成分は直流成分に復調し、オフセット信号成分を交流成分に変調する信号調整部と、
前記クロック信号がＮ’回カウントされる毎に、ｎ’回の頻度で、前記信号調整部の出力信号を変調した信号を出力する感度補正部と、
前記感度補正部の出力信号を前記クロック信号に同期してＡ／Ｄ変換するＡ／Ｄ変換部と、
を備え、
Ｎ、Ｎ’、ｎ’は自然数、Ｎ’＞ｎ’であって、
Ｎ’／２Ｎが整数ではないことを特徴とする信号処理装置。 (2) The signal processing apparatus according to (1), wherein N ′ / n ′ = N / n is satisfied.
(3) The signal processing apparatus according to (2), wherein n = 1.
(4) The signal processing apparatus according to any one of (1) to (3), wherein the clock signal output unit outputs a clock signal at predetermined time intervals.
(5) The signal processing device according to any one of (1) to (4), wherein the sensitivity correction unit modulates an output signal of the signal adjustment unit at predetermined time intervals.
(6) A magnetoelectric conversion element unit that outputs a signal that varies according to the magnetic field intensity and includes a magnetic signal component and an offset signal component;
A clock signal output unit for outputting a clock signal;
A signal adjustment unit that demodulates the magnetic signal component into a direct current component and modulates an offset signal component into an alternating current component among signals output from the magnetoelectric conversion element unit every time the clock signal is generated N times;
A sensitivity correction unit that outputs a signal obtained by modulating the output signal of the signal adjustment unit at a frequency of n ′ times each time the clock signal is counted N ′ times;
An A / D converter for A / D converting the output signal of the sensitivity correction unit in synchronization with the clock signal;
With
N, N ′, n ′ are natural numbers, N ′> n ′,
N '/ 2N is not an integer.

（７）前記クロック信号出力部は所定の時間間隔毎にクロック信号を出力することを特徴とする上記（６）の信号処理装置。
（８）前記感度補正部は、所定の時間間隔毎に前記信号調整部の出力信号を変調することを特徴とする上記（６）又は（７）の信号処理装置。
（９）磁界強度に応じて変動し、磁気信号成分及びオフセット信号成分を含む信号を出力する磁電変換素子部と、
クロック信号を出力するクロック信号出力部と、
前記クロック信号がＮ回生成される毎に、前記磁電変換素子部が出力する信号のうち、前記磁気信号成分は直流成分に復調し、オフセット信号成分を交流成分に変調する信号調整部と、
前記クロック信号がＮ’回カウントされる毎に、ｎ’回の頻度で、前記信号調整部の出力信号を変調した信号を出力する感度補正部と、
前記感度補正部の出力信号を前記クロック信号に同期してＡ／Ｄ変換するＡ／Ｄ変換部と、
を備え、
Ｎ、Ｎ’、ｎ、ｎ’は自然数、Ｎ’＞ｎ’、２Ｎ／Ｎ’が整数であって、
Ｎ’／ｎ’≠２Ｎ（２ｎ−１）
を満たすことを特徴とする信号処理装置。 (7) The signal processing apparatus according to (6), wherein the clock signal output unit outputs a clock signal at predetermined time intervals.
(8) The signal processing apparatus according to (6) or (7), wherein the sensitivity correction unit modulates an output signal of the signal adjustment unit at predetermined time intervals.
(9) A magnetoelectric conversion element unit that outputs a signal that varies according to the magnetic field intensity and includes a magnetic signal component and an offset signal component;
A clock signal output unit for outputting a clock signal;
A signal adjustment unit that demodulates the magnetic signal component into a direct current component and modulates an offset signal component into an alternating current component among signals output from the magnetoelectric conversion element unit every time the clock signal is generated N times;
A sensitivity correction unit that outputs a signal obtained by modulating the output signal of the signal adjustment unit at a frequency of n ′ times each time the clock signal is counted N ′ times;
An A / D converter for A / D converting the output signal of the sensitivity correction unit in synchronization with the clock signal;
With
N, N ′, n, n ′ are natural numbers, N ′> n ′, 2N / N ′ are integers,
N ′ / n ′ ≠ 2N (2n−1)
A signal processing device characterized by satisfying

（１０）前記クロック信号出力部は所定の時間間隔毎にクロック信号を出力することを特徴とする上記（９）の信号処理装置。
（１１）前記感度補正部は、所定の時間間隔毎に前記信号調整部の出力信号を変調することを特徴とする上記（１０）又は（１１）の信号処理装置。
（１２）上記（１）〜（１１）の何れかの信号処理装置を含むことを特徴とする回転角度検出装置。 (10) The signal processing apparatus according to (9), wherein the clock signal output unit outputs a clock signal at predetermined time intervals.
(11) The signal processing apparatus according to (10) or (11), wherein the sensitivity correction unit modulates an output signal of the signal adjustment unit at predetermined time intervals.
(12) A rotation angle detection device including the signal processing device according to any one of (1) to (11).

磁電変換素子に供給するバイアス電流の向きをチョッパークロック信号によって順次交互に切替えることによって検出される起電力信号を変調−復調してオフセットキャンセルを行う方法と、起電力信号を処理して検出出力を得るための積分器での積分動作の繰り返しにおけるデューティー比の調整によってゲイン調整を行う方法とを組み合わせながらもオフセットキャンセルの精度が損なわれないようにした信号処理装置を実現することができる。 A method of performing offset cancellation by modulating and demodulating the electromotive force signal detected by sequentially switching the direction of the bias current supplied to the magnetoelectric conversion element alternately by the chopper clock signal, and processing the electromotive force signal to generate a detection output Thus, it is possible to realize a signal processing apparatus in which the accuracy of offset cancellation is not impaired while being combined with a method of performing gain adjustment by adjusting a duty ratio in repetition of integration operation by an integrator for obtaining.

本発明の実施の形態としてのホール起電力信号検出装置を表す図である。It is a figure showing the Hall electromotive force signal detection apparatus as embodiment of this invention. 図１のホール起電力信号検出装置に接続されたホール素子から出力される信号を、関連する信号とのタイミング関係において表した信号波形図である。FIG. 2 is a signal waveform diagram representing a signal output from a Hall element connected to the Hall electromotive force signal detection device of FIG. 1 in a timing relationship with a related signal. ホール起電力信号V_Hall、オフセット成分V_Offset及びゲイン調整信号GAIN_ADJを時間軸上で示す信号波形図である。It is a signal waveform diagram which shows Hall electromotive force signal V_Hall, offset component V_Offset, and gain adjustment signal GAIN_ADJ on a time axis. 、図３（ａ）に示す信号成分に図３（ｃ）に示すゲイン調整信号GAIN_ADJを乗じたものと、図３（ｂ）に示すオフセット成分に図３（ｃ）に示すゲイン調整信号GAIN_ADJを乗じたものとをそれぞれ示す信号波形図である。3 (a) multiplied by the gain adjustment signal GAIN_ADJ shown in FIG. 3 (c), and the offset component shown in FIG. 3 (b) and the gain adjustment signal GAIN_ADJ shown in FIG. 3 (c). It is a signal waveform diagram which shows what was multiplied, respectively. 図４（ａ）（ｂ）に示す各信号に元の信号V_Sig_Dmodに含まれる信号成分及びオフセット成分を加算したものをそれぞれ示す信号波形図である。FIG. 5 is a signal waveform diagram showing signals obtained by adding a signal component and an offset component included in an original signal V_Sig_Dmod to each signal shown in FIGS. オフセットキャンセルの効果が損なわれた一例を示す信号波形図である。It is a signal waveform diagram which shows an example in which the effect of offset cancellation was impaired. チョッパークロックの周期が１６である場合におけるオフセットの影響を示すグラフである。It is a graph which shows the influence of an offset in case the period of a chopper clock is 16. 本発明の第２の実施の形態としてのホール起電力信号検出装置を表す図である。It is a figure showing the Hall electromotive force signal detection apparatus as the 2nd Embodiment of this invention. ビットストリーム生成器の構成を示すブロック図である。It is a block diagram which shows the structure of a bit stream generator. シリコンモノリシックホール素子を利用した従来の非接触回転角度センサを示す図である。It is a figure which shows the conventional non-contact rotation angle sensor using a silicon monolithic Hall element. ホール素子のバイアス電流の向きを周期的に切り替えてホール素子のオフセットをキャンセルする方式のホール起電力信号検出装置の従来例を表す図である。It is a figure showing the prior art example of the Hall electromotive force signal detection apparatus of the system which switches the direction of the bias current of a Hall element periodically, and cancels the offset of a Hall element. ホール素子のバイアス電流の方向を、基準となる向きに対し、０度および９０度に交互に切替えたときのホール起電力の検出について説明するための図である。It is a figure for demonstrating the detection of Hall electromotive force when the direction of the bias current of the Hall element is alternately switched between 0 degrees and 90 degrees with respect to the reference direction. ホール素子から出力される信号を、関連する信号とのタイミング関係において表した信号波形図である。It is a signal waveform diagram which represented the signal output from a Hall element in the timing relationship with a related signal. クロック信号で変調されたホール起電力信号とこの信号が該クロック信号で復調された信号の周波数スペクトルを表す図である。It is a figure showing the frequency spectrum of the signal which the Hall electromotive force signal modulated with the clock signal and this signal demodulated with this clock signal. ゲイン調整機能を備えたΔΣ変調器の回路構成を示す図である。It is a figure which shows the circuit structure of the delta-sigma modulator provided with the gain adjustment function. 図１０のΔΣ変調器に供給するサンプリングクロックと或るデューティー比を持つゲイン調整信号との関係を表す図である。FIG. 11 is a diagram illustrating a relationship between a sampling clock supplied to the ΔΣ modulator of FIG. 10 and a gain adjustment signal having a certain duty ratio. オフセットキャンセルの効果が損なわれる場合における、ホール素子から出力される信号をこれと関連する信号とのタイミング関係において表した信号波形図である。FIG. 6 is a signal waveform diagram showing a signal output from the Hall element in a timing relationship with a related signal when the effect of offset cancellation is impaired. オフセットキャンセルの効果が損なわれる一の具体例を示す信号波形図である。It is a signal waveform diagram which shows one specific example in which the effect of offset cancellation is impaired. オフセットキャンセルの効果が損なわれる他の具体例を示す信号波形図である。It is a signal waveform diagram which shows the other specific example in which the effect of offset cancellation is impaired.

以下、図面を参照して本発明の実施の形態につき詳述することにより本発明を明らかにする。
（第１実施形態）
図１は、本発明の一つの実施の形態であるホール起電力信号検出装置を表す機能ブロック図である。 Hereinafter, the present invention will be clarified by describing embodiments of the present invention in detail with reference to the drawings.
(First embodiment)
FIG. 1 is a functional block diagram showing a Hall electromotive force signal detection apparatus according to an embodiment of the present invention.

このホール起電力信号検出装置は、磁電変換素子としてのホール素子を用いた回転角度センサに適用される場合、一対のホール素子Ｘ１およびＸ２に対応する第１の系統と、これらホール素子Ｘ１およびＸ２ホール素子の整列方向とは直行する方向に整列した他の一対のホール素子Ｙ１およびＹ２に対応する第２の系統とについて、図１と同様の構成の回路がそれぞれに設けられる。 When this Hall electromotive force signal detection device is applied to a rotation angle sensor using a Hall element as a magnetoelectric conversion element, a first system corresponding to a pair of Hall elements X1 and X2, and these Hall elements X1 and X2 A circuit having the same configuration as in FIG. 1 is provided for each of the second system corresponding to the other pair of Hall elements Y1 and Y2 aligned in a direction perpendicular to the alignment direction of the Hall elements.

これにより、一対のホール素子Ｘ１およびＸ２に関する磁気感度Vamp,xと他の一対のホール素子Ｙ１およびＹ２に関する磁気感度Vamp,yとのミスマッチが極小となるような精密なゲイン調整を可能にする。
図１において、ホール素子１１０にはスイッチ回路１２０によって方向が順次交互に直交する方向に切替えられるバイアス電流が供給されると共に、該切替えに同期して極性が反転するように生起するホール起電力信号がスイッチ回路１２０を介して出力される。 This enables precise gain adjustment so that the mismatch between the magnetic sensitivity Vamp, x relating to the pair of Hall elements X1 and X2 and the magnetic sensitivity Vamp, y relating to the other pair of Hall elements Y1 and Y2 is minimized.
In FIG. 1, the Hall element 110 is supplied with a bias current whose direction is sequentially switched in a direction orthogonal to each other by the switch circuit 120, and the Hall electromotive force signal generated so that the polarity is inverted in synchronization with the switching. Is output via the switch circuit 120.

上述のようにして出力されたホール起電力信号は、スイッチ回路１２０における切替え動作によって該切替えの周波数で変調された信号である。そして、この変調された信号が復調器１３０によって上述の変調における周波数と同じ周波数に同期した復調動作によって復調される。
復調器１３０によって復調された信号は、１次のΔΣ変調器１４０に入力されて、基準電圧＋Vref、−Vrefを基準にして、1ビットに量子化される。 The Hall electromotive force signal output as described above is a signal modulated at the switching frequency by the switching operation in the switch circuit 120. Then, the modulated signal is demodulated by the demodulator 130 by a demodulation operation synchronized with the same frequency as the frequency in the above-described modulation.
The signal demodulated by the demodulator 130 is input to the first-order ΔΣ modulator 140 and is quantized to 1 bit with reference to the reference voltages + Vref and −Vref.

ΔΣ変調器１４０は、加算器１４１、積分器１４２、コンパレータ１４３、１ビットＤ−Ａ変換器１４４、および、ゲイン調整信号生成器１４５を含んで構成されている。
そして、ΔΣ変調器１４０におけるゲイン調整は、ゲイン調整信号生成器１４５から供給されるゲイン調整信号によって、積分器１４２での積分動作の繰り返しにおける各積分期間のデューティー比を調整することによって行われる。 The ΔΣ modulator 140 includes an adder 141, an integrator 142, a comparator 143, a 1-bit DA converter 144, and a gain adjustment signal generator 145.
The gain adjustment in the ΔΣ modulator 140 is performed by adjusting the duty ratio of each integration period in the repetition of the integration operation in the integrator 142 by the gain adjustment signal supplied from the gain adjustment signal generator 145.

上述のようにして1ビットに量子化されたホール起電力信号は、ローパスフィルタ１５０を通して検出出力信号として出力される。
ローパスフィルタ１５０のカットオフ周波数f_LPFは、ΔΣ変調器１４０のサンプリング周波数f_SAMPおよびクロック周波数f_Modと比較して、充分に低く設定される。これは、上述のようにしてホール起電力信号に対して変調−復調処理を行った後、ΔΣ変調器でΔΣ変調し、該ΔΣ変調された信号からオフセット成分を周波数分離して除去するオフセットキャンセル処理を効果的に行うためである。 The Hall electromotive force signal quantized to 1 bit as described above is output as a detection output signal through the low-pass filter 150.
The cut-off frequency f_LPF of the low-pass filter 150 is set sufficiently lower than the sampling frequency f_SAMP and the clock frequency f_Mod of the ΔΣ modulator 140. This is because offset cancellation is performed by modulating and demodulating the Hall electromotive force signal as described above, then performing ΔΣ modulation by a ΔΣ modulator, and frequency-separating and removing offset components from the ΔΣ modulated signal. This is because the processing is performed effectively.

なお、スイッチ回路１２０における切替え動作、および、復調器１３０における復調動作は、クロック信号生成器１６０から供給される周波数f_Mod（周期T_Mod）のクロック信号に同期して行われる。
また、ゲイン調整信号生成器１４５は、ΔΣ変調器１４０のサンプリングクロックが、Ｎ’回カウントされる毎にｎ’回の頻度でGAIN_ADJ信号を生成するようになっているが、特に、本実施の形態では、ΔΣ変調器１４０のサンプリングクロックが８（Ｎ＝２^３）回生成される毎に、スイッチ回路１２０の位相が切り替わり、サンプリングクロック信号が２５６（Ｎ’＝２^８）回生成される毎に１６（ｎ’＝１６）回の頻度で、GAIN_ADJ信号が生成されるようになっている。 Note that the switching operation in the switch circuit 120 and the demodulation operation in the demodulator 130 are performed in synchronization with the clock signal having the frequency f_Mod (cycle T_Mod) supplied from the clock signal generator 160.
The gain adjustment signal generator 145 generates the GAIN_ADJ signal at a frequency of n ′ times every time the sampling clock of the ΔΣ modulator 140 is counted N ′ times. In the embodiment, every time the sampling clock of the ΔΣ modulator 140 is generated 8 (N = 2 ³ ) times, the phase of the switch circuit 120 is switched and every time the sampling clock signal is generated 256 (N ′ = 2 ⁸ ) times. The GAIN_ADJ signal is generated at a frequency of 16 (n ′ = 16) times.

これを整理すると、本実施の形態では、Ｎ＝８（＝２^３）、Ｎ’＝２５６（＝２^８）、ｎ＝１、ｎ’＝３２、Ｎ’／ｎ’≠２Ｎ／（２ｎ−１）、Ｎ’／ｎ’＝Ｎ／ｎ、という関係になっている。
なお、図１のホール起電力信号検出装置におけるホール素子のバイアス電流の向きの切替え動作自体については図１２を参照して既述の説明を援用する。 To summarize this, in this embodiment, N = 8 (= 2 ³ ), N ′ = 256 (= 2 ⁸ ), n = 1, n ′ = 32, N ′ / n ′ ≠ 2N / (2n− 1), N ′ / n ′ = N / n.
In addition, about the switching operation | movement itself of the direction of the bias current of a Hall element in the Hall electromotive force signal detection apparatus of FIG. 1, the above-mentioned description is used with reference to FIG.

図２は、図１のホール起電力信号検出装置に接続されたホール素子から出力される信号を、これと関連する信号とのタイミング関係において表した信号波形図である。
図２のとおり、ゲイン調整信号生成器１４５から生成されるGAIN_ADJ信号は、ホール素子のバイアス電流方向が０度である位相において１回「１」になることに呼応して、ホール素子のバイアス電流方向が９０度である位相においても必ず１回「１」になる形態である。即ち、クロック信号生成器１６０から供給されるチョッパークロック信号（周期T_Mod）の半周期毎に、１回「１」になる形態である。また、このGAIN_ADJ信号の波形から容易に理解されるとおり、ゲイン調整信号生成器１４５は、例えば、図示のサンプリングクロックで駆動されるカウンター態様の回路構成を採ることができる。 FIG. 2 is a signal waveform diagram representing a signal output from the Hall element connected to the Hall electromotive force signal detection device of FIG. 1 in a timing relationship with a signal related thereto.
As shown in FIG. 2, the GAIN_ADJ signal generated from the gain adjustment signal generator 145 is “1” once in the phase where the bias current direction of the Hall element is 0 degree. Even in the phase where the direction is 90 degrees, the mode is always “1”. In other words, it is a mode in which “1” is set once per half cycle of the chopper clock signal (cycle T_Mod) supplied from the clock signal generator 160. Further, as easily understood from the waveform of the GAIN_ADJ signal, the gain adjustment signal generator 145 can take a counter-like circuit configuration driven by the illustrated sampling clock, for example.

本実施の形態では、上述のように、GAIN_ADJ信号を生成することにより、V_Sig_Dmodのローレベル期間とハイレベル期間との相殺によるオフセットキャンセルがその精度を損なうことなく効果的に実行されることになる。
なお、図２に表された例では、V_Sig_Dmodのローレベル期間とハイレベル期間とにおいて、各１回のみのゲイン調整が実行されるため、オフセットキャンセルの精度を維持するためにゲイン調整が影響を被る度合いが極小である。 In the present embodiment, as described above, by generating the GAIN_ADJ signal, offset cancellation by canceling the low level period and the high level period of V_Sig_Dmod is effectively executed without losing accuracy. .
In the example shown in FIG. 2, since the gain adjustment is performed only once in the low level period and the high level period of V_Sig_Dmod, the gain adjustment has an influence to maintain the accuracy of offset cancellation. The degree of wear is minimal.

ここで、図３は、（ａ）信号V_Sig_Dmodに含まれる信号成分（直流成分）であるホール起電力信号V_Hallと、（ｂ）信号V_Sig_Dmodに含まれるオフセット成分（交流成分）V_Offsetと、（ｃ）ゲイン調整信号GAIN_ADJとを、それぞれ時間軸上で示す図である。
ゲイン調整信号GAIN_ADJによるゲイン調整は、α２の頻度で、α１の大きさのパルス信号を信号V_Sig_Dmodに乗じるということであるから、信号成分毎に考えると、図３（ａ）に示す信号成分に図３（ｃ）に示すゲイン調整信号GAIN_ADJを乗じるとともに、図３（ｂ）に示すオフセット成分に図３（ｃ）に示すゲイン調整信号GAIN_ADJを乗じるということになる。 FIG. 3 shows (a) a Hall electromotive force signal V_Hall that is a signal component (DC component) included in the signal V_Sig_Dmod, (b) an offset component (AC component) V_Offset included in the signal V_Sig_Dmod, and (c). It is a figure which shows the gain adjustment signal GAIN_ADJ on a time-axis, respectively.
Since the gain adjustment by the gain adjustment signal GAIN_ADJ is to multiply the signal V_Sig_Dmod by a pulse signal having a magnitude of α1 at a frequency of α2, the signal components shown in FIG. The gain adjustment signal GAIN_ADJ shown in 3 (c) is multiplied, and the offset component shown in FIG. 3 (b) is multiplied by the gain adjustment signal GAIN_ADJ shown in FIG. 3 (c).

それら乗算の結果を、図４（ａ）（ｂ）に示すようになる。つまり、信号V_Sig_Dmodに含まれる信号成分（直流成分）であるホール起電力信号V_Hallについては、ゲイン調整信号GAIN_ADJに同期して常に正方向に振幅を有するパルス列となり、オフセット成分（交流成分）V_Offsetについては、ゲイン調整信号GAIN_ADJに同期して交互に正方向及び負方向に振幅が逆転するパルス列となる。 The results of these multiplications are as shown in FIGS. That is, the Hall electromotive force signal V_Hall, which is a signal component (DC component) included in the signal V_Sig_Dmod, is a pulse train that always has an amplitude in the positive direction in synchronization with the gain adjustment signal GAIN_ADJ, and the offset component (AC component) V_Offset In this manner, a pulse train whose amplitudes are alternately reversed in the positive direction and the negative direction in synchronization with the gain adjustment signal GAIN_ADJ.

そして、図４（ａ）（ｂ）に示す各信号が、元の信号V_Sig_Dmodに加算されることになるから、信号成分毎に考えると、図５（ａ）（ｂ）に示すようになる。つまり、ホール起電力信号V_Hallについては、元の信号である直流成分に対してゲイン調整信号GAIN_ADJに同期して常に正方向に微小な振幅が加わった信号となり、オフセット成分（交流成分）V_Offsetについては、ゲイン調整信号GAIN_ADJに同期して交互に正方向及び負方向に振幅が逆転するパルス列となる。 4A and 4B are added to the original signal V_Sig_Dmod. Therefore, considering each signal component, the signals are as shown in FIGS. 5A and 5B. That is, the Hall electromotive force signal V_Hall is a signal in which a small amplitude is always added in the positive direction in synchronization with the gain adjustment signal GAIN_ADJ with respect to the DC component that is the original signal, and the offset component (AC component) V_Offset is In this manner, a pulse train whose amplitudes are alternately reversed in the positive direction and the negative direction in synchronization with the gain adjustment signal GAIN_ADJ.

このため、図５（ａ）に示す信号が積分されることで、ホール起電力信号V_Hallについてはゲイン調整信号GAIN_ADJの大きさ及び発生頻度に応じてゲイン調整が行われたことになる。これに対し、図５（ｂ）の示す信号が積分されても、ゲイン調整信号GAIN_ADJの積分値は０であるから、オフセットキャンセルの精度を維持することができる。ちなみに、図１７に示したようなタイミングでGAIN_ADJ信号が生成されてしまうと、図６（ａ）に示すようにオフセット成分V_OffsetにGAIN_ADJ信号が重畳されてしまうため、それを積分すると、図６（ｂ）に示すようにオフセットキャンセルの効果が損なわれることになる。 For this reason, by integrating the signal shown in FIG. 5A, the gain adjustment is performed on the Hall electromotive force signal V_Hall according to the magnitude and frequency of occurrence of the gain adjustment signal GAIN_ADJ. On the other hand, even if the signal shown in FIG. 5B is integrated, since the integral value of the gain adjustment signal GAIN_ADJ is 0, the accuracy of offset cancellation can be maintained. Incidentally, if the GAIN_ADJ signal is generated at the timing as shown in FIG. 17, the GAIN_ADJ signal is superimposed on the offset component V_Offset as shown in FIG. 6A. As shown in b), the effect of offset cancellation is impaired.

なお、本実施の形態では、上述した技術思想を敷衍すれば、オフセットキャンセルの精度を損なわれない効果を得るためには、V_Sig_Dmodのローレベル期間とハイレベル期間とにおいて、各１回のみのゲイン調整が実行される態様には限られない。
即ち、V_Sig_Dmodのローレベル期間とハイレベル期間とにおいて、換言すれば、復調器の出力信号の各隣接する半周期の期間において、GAIN_ADJ信号が相呼応するように対を成して発現し、該各半周期で等しい回数「１」になる（この回数のゲイン調整が実行される）ようにすればよいという趣旨である。そして、図２を参照して容易に理解されるとおり、復調器の出力信号の各隣接する半周期の期間は、クロック信号生成器１６０から供給されるクロック信号（周期T_Mod）の各隣接する半周期の期間に略等しい。 In the present embodiment, if the technical idea described above is applied, in order to obtain an effect that does not impair the accuracy of offset cancellation, only one gain is obtained in each of the low level period and the high level period of V_Sig_Dmod. It is not restricted to the aspect in which adjustment is performed.
That is, in the low level period and the high level period of V_Sig_Dmod, in other words, in each adjacent half-cycle period of the output signal of the demodulator, the GAIN_ADJ signals are expressed in pairs so that they correspond to each other. This means that the number of times equals “1” in each half cycle (the number of times of gain adjustment is executed). As can be easily understood with reference to FIG. 2, the period of each adjacent half cycle of the demodulator output signal is equal to each adjacent half of the clock signal (cycle T_Mod) supplied from the clock signal generator 160. Approximately equal to the period of the cycle.

即ち、図７は、チョッパークロックの周期が１６である場合において、サンプリングクロック信号が２５６（＝Ｎ’＝２^８）回生成される毎に、ｎ’回の頻度でGAIN_ADJ信号を生成する場合において、そのｎ’を、０から２５５まで振ったことに対応するオフセットの影響を示すグラフである。
ベストは、図７のＡで示す部分、つまり、オフセットへの影響が０になるケースのいずれかである。このベストケースでは、GAIN_ADJ信号は、オフセット成分V_Offsetの正方向及び負方向に等しい回数ずつ重畳されるため、積分値が０になるというものである。 That is, FIG. 7 shows a case where the GAIN_ADJ signal is generated at a frequency of n ′ every time the sampling clock signal is generated 256 (= N ′ = 2 ⁸ ) times when the chopper clock period is 16. , Is a graph showing the influence of offset corresponding to the fluctuation of n ′ from 0 to 255.
The best is a portion indicated by A in FIG. 7, that is, any of cases where the influence on the offset is zero. In this best case, since the GAIN_ADJ signal is superimposed by the same number of times in the positive and negative directions of the offset component V_Offset, the integral value becomes zero.

このようなベストケースに該当するようなGAIN_ADJ信号によって、連続した期間の中でオフセット信号がその相対的にハイレベルの期間とローレベル期間とが対を成すように積算され精度よくキャンセルされる。
従って、図１に示す回路の設計者は、ゲイン調整信号生成器１４５が生成するGAIN_ADJ信号を設定する際には、ゲイン調整に必要な調整値ｎ’を求めてみて、その調整値ｎ’によるオフセットへの影響が０である場合には、その調整値ｎ’をそのまま用いることになる。 With the GAIN_ADJ signal corresponding to such a best case, the offset signal is integrated so that the relatively high level period and the low level period form a pair in a continuous period and canceled with high accuracy.
Therefore, when setting the GAIN_ADJ signal generated by the gain adjustment signal generator 145, the designer of the circuit shown in FIG. 1 obtains the adjustment value n ′ necessary for gain adjustment, and uses the adjustment value n ′. When the influence on the offset is 0, the adjustment value n ′ is used as it is.

しかし、調整値ｎ’によるオフセットへの影響が図７のＡで示す部分から外れて、例えば、ＢやＣで示す部分にあったとすると、信号成分に対するゲイン調整は良好であるが、オフセットの影響が悪化してしまい、全体として精度が落ちてしまうことになる。
そこで、オフセットの影響がＢやＣで示す部分にあった場合や、或いは、Ａで示す部分とＢで示す部分との間にある場合、Ａで示す部分とＣで示す部分との間にある場合には、ゲイン調整の精度は若干低下するものの、オフセットの影響が０になる調整値ｎ’を選び直し、その選び直した調整値ｎ’をゲイン調整信号生成器１４５にセットするということを行う。具体的には、最初に求められた調整値ｎ’の近くにある他の調整値ｎ’のうち、オフセットの影響が０になる（Ａで示す部分にある）調整値ｎ’を選択すればよい。 However, if the effect of the adjustment value n ′ on the offset deviates from the portion indicated by A in FIG. 7, for example, the portion indicated by B or C, the gain adjustment for the signal component is good, but the effect of the offset As a result, the accuracy deteriorates as a whole.
Therefore, when the influence of the offset is in the part indicated by B or C, or when it is between the part indicated by A and the part indicated by B, it is between the part indicated by A and the part indicated by C. In this case, although the accuracy of the gain adjustment is slightly reduced, the adjustment value n ′ for which the influence of the offset is 0 is selected again, and the selected adjustment value n ′ is set in the gain adjustment signal generator 145. Do. Specifically, among the other adjustment values n ′ near the adjustment value n ′ obtained first, the adjustment value n ′ where the influence of the offset becomes 0 (in the portion indicated by A) is selected. Good.

これにより、確実にオフセットの影響が０になるホール起電力信号検出装置を得ることができる。
また、図１の如く、ゲイン調整信号生成器１４５をΔΣ変調器１４０内に設けた構成では、別途にゲイン調整信号生成器１４５をΔΣ変調器外に設けることなく、ΔΣ変調器１４０内でゲイン調整に係る処理を完結させることが可能である。 Thereby, it is possible to obtain a Hall electromotive force signal detection device in which the influence of the offset is zero.
Further, as shown in FIG. 1, in the configuration in which the gain adjustment signal generator 145 is provided in the ΔΣ modulator 140, the gain adjustment signal generator 145 is not provided outside the ΔΣ modulator, and the gain is adjusted in the ΔΣ modulator 140. It is possible to complete the process related to the adjustment.

一方、ゲイン調整信号生成器１４５は、ΔΣ変調器１４０の外部に配する構成を採ってもよい。この構成を採った場合には、ΔΣ変調器自体の構成が簡素化される。
ここで、本実施の形態にあっては、スイッチ回路１２０及び復調器１３０によって信号調整部が構成され、ゲイン調整信号生成器１４５と積分器１４２内の図１５に示す回路のキャパシタα１Ｃ１を通過する部分とで感度補正部が構成され、ΔΣ変調器１４０のうち感度補正部以外の構成がＡ／Ｄ変換部に対応する。 On the other hand, the gain adjustment signal generator 145 may be arranged outside the ΔΣ modulator 140. When this configuration is adopted, the configuration of the ΔΣ modulator itself is simplified.
Here, in the present embodiment, the switch circuit 120 and the demodulator 130 constitute a signal adjustment unit, which passes through the gain adjustment signal generator 145 and the capacitor α1C1 of the circuit shown in FIG. The sensitivity correction unit is configured by the portion, and the configuration other than the sensitivity correction unit in the ΔΣ modulator 140 corresponds to the A / D conversion unit.

（第１実施形態の変形例）
以上、図１を参照して説明した実施の形態は、次のように変形して実施することも可能である。
即ち、図１においては、信号V_Sig_Modを増幅するためのプリアンプ回路を省略しているが、信号V_Sig_Modを増幅する目的で、スイッチ回路１２０と復調器１３０との間に、プリアンプ回路を配置することも可能である。 (Modification of the first embodiment)
As described above, the embodiment described with reference to FIG. 1 can be modified as follows.
That is, in FIG. 1, a preamplifier circuit for amplifying the signal V_Sig_Mod is omitted, but a preamplifier circuit may be arranged between the switch circuit 120 and the demodulator 130 for the purpose of amplifying the signal V_Sig_Mod. Is possible.

（第２実施形態）
図８は、本発明の他の実施形態におけるホール起電力信号検出装置を表す機能ブロック図である。なお、図１に示した装置と同じ構成には、同じ符号を付し、その重複する説明は省略する。
即ち、本実施の形態では、スイッチ回路１２０の後段に、増幅器（プリアンプ回路）１２５を設けていて、その増幅器１２５で増幅された信号V_Sig_Modが復調器１３０に供給されるようになっている。 (Second Embodiment)
FIG. 8 is a functional block diagram showing a Hall electromotive force signal detection apparatus according to another embodiment of the present invention. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description thereof is omitted.
That is, in the present embodiment, an amplifier (preamplifier circuit) 125 is provided at the subsequent stage of the switch circuit 120, and the signal V_Sig_Mod amplified by the amplifier 125 is supplied to the demodulator 130.

一方、周期Ｔのクロック信号（サンプリングクロック）を生成するクロック信号生成器１６１を備え、そのクロック信号生成器１６１で生成されたサンプリングクロック信号（周期Ｔ）を分周してチョッパークロック（周期Ｔ_Mod：第１実施形態のチョッパークロック周波数と同義）を生成する分周器１６５が設けられている。分周器１６５で生成されたチョッパークロックは、スイッチ回路１２０及び復調器１３０に供給されている。また、クロック周波数が供給されるビットストリーム生成器２００が設けられている。 On the other hand, a clock signal generator 161 that generates a clock signal (sampling clock) having a period T is provided, and the chopper clock (period T_Mod: period T) is divided by dividing the sampling clock signal (period T) generated by the clock signal generator 161. A frequency divider 165 is provided that generates the same meaning as the chopper clock frequency of the first embodiment. The chopper clock generated by the frequency divider 165 is supplied to the switch circuit 120 and the demodulator 130. In addition, a bit stream generator 200 to which a clock frequency is supplied is provided.

ビットストリーム生成器２００は、GAIN_ADJ信号を生成する回路であって、非特許文献３にも記載されるように公知のものである。具体的には、ビットストリーム生成器２００は、図９に示すように、デジタル式のビットストリーム生成器であって、ｘ-bitのシフトレジスタ２０１、フルアダー２０２、レジスタ２０３を備えて構成される。
調整値ｎ’はGAIN_ADJ信号の生成頻度、サンプリングクロックはΔΣ変調器サンプリングクロックと同様のものである。この構成では、入力値ｎ’がサンプリングクロック毎にフルアダー２０２及びレジスタ２０３で積算されていき、積算結果がフルアダーのレンジＮ’（通常ｘ’-bitの場合、Ｎ’＝２^ｘ’）を超え、オーバーフローした際にGAIN_ADJ信号が生成される。つまり、ΔΣ変調器サンプリングクロックが２ｘ’回カウントされる間にGAIN_ADJ信号はｎ’回生成され、補正を行う頻度α２はｎ’／Ｎ’で表される。 The bit stream generator 200 is a circuit that generates a GAIN_ADJ signal, and is a known one as described in Non-Patent Document 3. Specifically, as shown in FIG. 9, the bit stream generator 200 is a digital bit stream generator and includes an x-bit shift register 201, a full adder 202, and a register 203.
The adjustment value n ′ is the generation frequency of the GAIN_ADJ signal, and the sampling clock is the same as the ΔΣ modulator sampling clock. In this configuration, the input value n ′ is integrated by the full adder 202 and the register 203 every sampling clock, and the integration result exceeds the full ^adder range N ′ (normally, X′−bit, N ′ = 2 ^{x ′} ). When overflow occurs, the GAIN_ADJ signal is generated. That is, while the ΔΣ modulator sampling clock is counted 2x ′ times, the GAIN_ADJ signal is generated n ′ times, and the correction frequency α2 is expressed by n ′ / N ′.

また、復調器１３０の出力である信号V_Sig_Dmodをゲインα１倍する増幅器２１０と、その増幅器２１０の出力とGAIN_ADJ信号とを掛け合わせる乗算器２２０と、が設けられている。そして、乗算器２２０の出力が加算器１４１に供給されている。
本実施形態の構成では、ビットストリーム生成器２００に供給される調整値ｎ’を適宜選定することで、ゲイン調整回路としての調整量を任意に設定することができる。つまり、この回転角度検出装置の出荷前に、調整値ｎ’が０の状態（GAIN_ADJ信号を入力しない状態）で、且つ、大きさが既知の磁気がホール素子に加わった状態で、ホール起電力信号Ｖ_Detを測定する。そのときのホール起電力信号Ｖ_Detが、大きさが既知の磁気に応じて本来ならば出力されるべき大きさの信号からどの程度ずれているかを把握し、そのずれが０になるようなゲイン調整がなされるように、調整値ｎ’を選定し、ビットストリーム生成器２００内のメモリ等にセットする。 In addition, an amplifier 210 that multiplies the signal V_Sig_Dmod, which is the output of the demodulator 130, by a gain α1, and a multiplier 220 that multiplies the output of the amplifier 210 and the GAIN_ADJ signal. The output of the multiplier 220 is supplied to the adder 141.
In the configuration of the present embodiment, the adjustment amount as the gain adjustment circuit can be arbitrarily set by appropriately selecting the adjustment value n ′ supplied to the bit stream generator 200. That is, before the rotation angle detection device is shipped, the Hall electromotive force in the state where the adjustment value n ′ is 0 (the GAIN_ADJ signal is not input) and the magnet having a known magnitude is applied to the Hall element. Measure the signal V_Det. Gain adjustment so that the Hall electromotive force signal V_Det at that time is deviated from a signal of a magnitude that should be output according to the known magnetism, and the deviation becomes zero The adjustment value n ′ is selected and set in a memory or the like in the bitstream generator 200.

そして、調整値ｎ’としてセットする値は、図７に示したベストケースＡとなるように選択することが望ましい。
即ち、ベストケースと調整値ｎ’は、
ｎ’＝２ｎ×（Ｎ’／２Ｎ）
である。 The value to be set as the adjustment value n ′ is preferably selected so as to be the best case A shown in FIG.
That is, the best case and the adjustment value n ′ are
n ′ = 2n × (N ′ / 2N)
It is.

逆に、望ましくないのは、図７のＢ及びＣで示す部分、つまり、オフセット成分V_Offsetに正方向又は負方向の一方にだけ偏ってGAIN_ADJ信号が重畳されるケースである。これは要するに、Ｎ’／２Ｎが整数の場合においては、
Ｎ’／ｎ’＝２Ｎ／（２ｎ−１）
を満足する場合であり、
また、２Ｎ／Ｎ’が整数の場合においては、
Ｎ’／ｎ’＝２Ｎ（２ｎ−１）
を満足する場合である。
換言すれば、Ｎ’／２Ｎが整数の場合においては、
Ｎ’／ｎ’≠２Ｎ／（２ｎ−１）
という式を満足するように調整値ｎ’を選定すれば、少なくとも最悪のケースは避けることができる。
また、２Ｎ／Ｎ’が整数の場合においては、Ｎ’／ｎ’≠２Ｎ／（２ｎ−１）
という式を満足するように調整値ｎ’を選定すれば、少なくとも最悪のケースは避けることができる。 On the other hand, what is not desirable is a case where the GAIN_ADJ signal is superimposed on the portion indicated by B and C in FIG. 7, that is, the offset component V_Offset so as to be biased only in one of the positive direction and the negative direction. In short, when N ′ / 2N is an integer,
N ′ / n ′ = 2N / (2n−1)
If you are satisfied with
When 2N / N ′ is an integer,
N ′ / n ′ = 2N (2n−1)
Is satisfied.
In other words, when N ′ / 2N is an integer,
N ′ / n ′ ≠ 2N / (2n−1)
If the adjustment value n ′ is selected so as to satisfy the following equation, at least the worst case can be avoided.
When 2N / N ′ is an integer, N ′ / n ′ ≠ 2N / (2n−1)
If the adjustment value n ′ is selected so as to satisfy the following equation, at least the worst case can be avoided.

つまり、ゲイン調整に必要な調整値ｎ’によっては、オフセットの影響がＢやＣで示す部分にあった場合には、オフセットの影響が０になる調整値ｎ’か、オフセットの影響がＡで示す部分とＢで示す部分との間にある調整値ｎ’、Ａで示す部分とＣで示す部分との間にある調整値ｎ’を選び直し、その選び直した調整値ｎ’をゲイン調整信号生成器１４５にセットするということを行う。その場合に、候補となる調整値ｎ’は複数存在する可能性が高いが、そのような場合には、ゲイン調整のズレとオフセットの影響とのトータルのズレが最小となるように、調整値ｎ’を選択すればよい。
ここで、本実施の形態では、スイッチ回路１２０及び復調器１３０によって信号調整部が構成され、ビットストリーム生成器２００、増幅器２１０及び乗算器２２０によって感度補正部が構成され、ΔΣ変調器１４０のうち感度補正部以外構成がＡ／Ｄ変換部に対応する。 That is, depending on the adjustment value n ′ necessary for gain adjustment, if the influence of the offset is in the portion indicated by B or C, the adjustment value n ′ where the influence of the offset is 0 or the influence of the offset is A. The adjustment value n ′ between the part indicated by B and the part indicated by B, and the adjustment value n ′ between the part indicated by A and the part indicated by C are selected again, and the selected adjustment value n ′ is gain adjusted. It is set in the signal generator 145. In that case, there is a high possibility that there are a plurality of candidate adjustment values n ′. In such a case, the adjustment value is set so that the total deviation between the gain adjustment deviation and the offset effect is minimized. n ′ may be selected.
Here, in the present embodiment, a signal adjustment unit is configured by the switch circuit 120 and the demodulator 130, and a sensitivity correction unit is configured by the bitstream generator 200, the amplifier 210, and the multiplier 220, and among the ΔΣ modulator 140, The configuration other than the sensitivity correction unit corresponds to the A / D conversion unit.

（第３実施形態）
ここで、上記実施形態で用いたＮ、Ｎ’は、サンプリングクロック信号を分周して生成されるものであるが、通常、同じ回路の中で用いられるＮ、Ｎ’の分周比は、設計の容易さの面から２の累乗の関係となる。つまり、クロック信号生成器１６０がサンプリングクロック信号Ｎ回生成する毎に、分周器１６５はチョッパークロックのハイ／ローを切り換えるのであるが、その分周器１６５内がカウントする数値Ｎとして２の累乗以外の値を用いるか、或いは、サンプリングクロック信号をＮ’回カウントする内にｎ’回のパルスを生成するビットストリーム生成器２００におけるGAIN_ADJ信号の生成タイミングに関係する要素の内、Ｎ’／２Ｎが整数ではない構成とすることで、オフセットキャンセルの効果が損なわれないようにすることも可能である。 (Third embodiment)
Here, N and N ′ used in the above embodiment are generated by dividing the sampling clock signal. Usually, the division ratio of N and N ′ used in the same circuit is From the viewpoint of ease of design, this is a power of 2 relationship. In other words, every time the clock signal generator 160 generates the sampling clock signal N times, the frequency divider 165 switches the chopper clock between high and low, but the value N that the frequency divider 165 counts is a power of 2 N ′ / 2N among elements related to the generation timing of the GAIN_ADJ signal in the bitstream generator 200 that generates n ′ pulses while the sampling clock signal is counted N ′ times By adopting a configuration in which is not an integer, the effect of offset cancellation can be prevented from being impaired.

ここで、Ｎ、Ｎ’を決定する分周器等を２の累乗を元に構成した場合を考える。
先ずは、２Ｎを２^ｘ、Ｎ’を２^ｘ’、またGAIN_ADJ信号中に含まれる周波数成分をf_gain_adj置くと、
ｆ_Mod：f_gain_adj＝１／２Ｎ・f_SAMP：ｎ’／Ｎ’・f_SAMP＝Ｎ’／２Ｎ：ｎ’
＝２^{（ｘ’-ｘ）}：ｎ’
であり、Ｎ、Ｎ’が共に２の累乗の場合、ｎ’の値によって、
f_Mod＝f_gain_adj
となる。 Here, consider a case where a frequency divider or the like for determining N and N ′ is configured based on the power of 2.
First, if 2N is 2 ^x , N ′ is 2 ^{x ′} , and the frequency component included in the GAIN_ADJ signal is f_gain_adj,
f_Mod: f_gain_adj = 1 / 2N · f_SAMP: n ′ / N ′ · f_SAMP = N ′ / 2N: n ′
= 2 ^(x'-x) : n '
If N and N ′ are both powers of 2, depending on the value of n ′,
f_Mod = f_gain_adj
It becomes.

図８の乗算器２２０で、周波数f_Modで変調されたオフセットとf_gain_adjが掛け合わされるため、f_Modとf_gain_adjが一致した場合に直流成分にオフセットの折り返しが生じることが問題となっている。
上記第３実施形態の場合では、例えばＮ’＝２５５、Ｎ＝１６とすると、
ｆ_Mod：f_gain_adj＝Ｎ’／２Ｎ：ｎ’＝２５５／３２：ｎ’で、
ｎ’は整数であるため、
f_Mod≠f_gain_adj
となるためベースバンドへのオフセットの折り返しは生じない。 The multiplier 220 of FIG. 8 multiplies the offset modulated by the frequency f_Mod and f_gain_adj, and therefore, when f_Mod and f_gain_adj match, there is a problem that the offset of the DC component is generated.
In the case of the third embodiment, for example, if N ′ = 255 and N = 16,
f_Mod: f_gain_adj = N ′ / 2N: n ′ = 255/32: n ′
Since n ′ is an integer,
f_Mod ≠ f_gain_adj
Therefore, the return of the offset to the baseband does not occur.

（他の変形例等）
ホール素子をモデル化して表す図１２を参照して既述の説明では、ホール素子のバイアス電流の向きを０度および９０度の間で交互に切替えるものとしたが、バイアス電流の向きの切替えに関する選択の可能性は上述の限りではない。
即ち、ホール素子において発生されるホール起電力信号V_Sig_Modが既述のクロック信号によって変調される様に、ホール素子のバイアス電流の向きを切替えてホール起電力信号を検出する限りにおいては、切替え選択するバイアス電流の向きを１８０度、２７０度といった向きにする場合を選択可能な向きとして含めるようにしてもよい。
ゲイン調整信号生成器１４５は、一定時間間隔毎にGAIN_ADJ信号を生成することが設計容易性の観点から好ましい。また、クロック信号生成器１６０は、一定時間間隔毎にクロック信号を生成することが設計容易性の観点から好ましい。 (Other variations)
In the above description with reference to FIG. 12 that represents the Hall element as a model, the direction of the bias current of the Hall element is alternately switched between 0 degrees and 90 degrees. The possibility of selection is not limited to the above.
That is, as long as the Hall electromotive force signal V_Sig_Mod generated by the Hall element is modulated by the clock signal described above, as long as the Hall electromotive force signal is detected by switching the direction of the bias current of the Hall element, the selection is performed. A case where the direction of the bias current is set to 180 degrees, 270 degrees, or the like may be included as a selectable direction.
The gain adjustment signal generator 145 preferably generates a GAIN_ADJ signal at regular time intervals from the viewpoint of ease of design. In addition, it is preferable that the clock signal generator 160 generates a clock signal at regular time intervals from the viewpoint of ease of design.

本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、請求項１により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。 The scope of the present invention is not limited to the illustrated and described exemplary embodiments, but also includes all embodiments that provide equivalent effects to those intended by the present invention. Further, the scope of the present invention is not limited to the combinations of features of the invention defined by claim 1, but can be defined by any desired combination of specific features among all the disclosed features. .

１１０、４１０…………………ホール素子
１２０、４２０…………………バイアス電流源
１３０、４３０…………………復調器
１４０、４４０…………………ΔΣ変調器
１４１、４４１…………………加算器
１４２、４４２…………………積分器
１４３、４４３…………………コンパレータ
１４４、４４４…………………１ビットＤ−Ａ変換器
１４５……………………………ゲイン調整信号生成器
１５０、４５０…………………ローパスフィルタ
１６０、１６１、４６０…………………クロック信号生成器
１６５……………………………分周器
２００……………………………ビットストリーム生成器 110, 410 ............ Hall element 120, 420 ............ Bias current source 130, 430 .................. Demodulator 140, 440 ........................... ΔΣ modulator 141, 441 ... Adders 142, 442 ......... Integrators 143, 443 ... Comparators 144, 444 ... 1-bit DA Converter 145... ...... Gain adjustment signal generator 150, 450... ...... Low pass filter 160, 161, 460. ……………………… Divider 200 …………………………… Bitstream Generator

Claims

磁界強度に応じて変動し、磁気信号成分及びオフセット信号成分を含む信号を出力する磁電変換素子部と、
クロック信号を出力するクロック信号出力部と、
前記クロック信号がＮ回生成される毎に、前記磁電変換素子部が出力する信号のうち、前記磁気信号成分は直流成分に復調し、オフセット信号成分を交流成分に変調する信号調整部と、
前記クロック信号がＮ’回カウントされる毎に、ｎ’回の頻度で、前記信号調整部の出力信号を変調した信号を出力する感度補正部と、
前記感度補正部の出力信号を前記クロック信号に同期してＡ／Ｄ変換するＡ／Ｄ変換部と、
を備え、
Ｎ、ｎ、Ｎ’、ｎ’は自然数、Ｎ’＞ｎ’、Ｎ’／２Ｎが整数であって、
Ｎ’／ｎ’≠２Ｎ／（２ｎ−１）
を満たすことを特徴とする信号処理装置。 A magnetoelectric transducer element that outputs a signal that varies according to the magnetic field intensity and includes a magnetic signal component and an offset signal component;
A clock signal output unit for outputting a clock signal;
A signal adjustment unit that demodulates the magnetic signal component into a direct current component and modulates an offset signal component into an alternating current component among signals output from the magnetoelectric conversion element unit every time the clock signal is generated N times;
A sensitivity correction unit that outputs a signal obtained by modulating the output signal of the signal adjustment unit at a frequency of n ′ times each time the clock signal is counted N ′ times;
An A / D converter for A / D converting the output signal of the sensitivity correction unit in synchronization with the clock signal;
With
N, n, N ′, n ′ are natural numbers, N ′> n ′, N ′ / 2N are integers,
N ′ / n ′ ≠ 2N / (2n−1)
A signal processing device characterized by satisfying

Ｎ’／ｎ’＝Ｎ／ｎ
を満たすことを特徴とする請求項１記載の信号処理装置。 N ′ / n ′ = N / n
The signal processing apparatus according to claim 1, wherein:

ｎ＝１
であることを特徴とする請求項２記載の信号処理装置。 n = 1
The signal processing apparatus according to claim 2, wherein:

前記クロック信号出力部は所定の時間間隔毎にクロック信号を出力することを特徴とする請求項１乃至３の何れか１項に記載の信号処理装置。 The signal processing apparatus according to claim 1, wherein the clock signal output unit outputs a clock signal at predetermined time intervals.

前記感度補正部は、所定の時間間隔毎に前記信号調整部の出力信号を変調することを特徴とする請求項１乃至４の何れか１項に記載の信号処理装置。 5. The signal processing apparatus according to claim 1, wherein the sensitivity correction unit modulates an output signal of the signal adjustment unit at predetermined time intervals. 6.

磁界強度に応じて変動し、磁気信号成分及びオフセット信号成分を含む信号を出力する磁電変換素子部と、
クロック信号を出力するクロック信号出力部と、
前記クロック信号がＮ回生成される毎に、前記磁電変換素子部が出力する信号のうち、前記磁気信号成分は直流成分に復調し、オフセット信号成分を交流成分に変調する信号調整部と、
前記クロック信号がＮ’回カウントされる毎に、ｎ’回の頻度で、前記信号調整部の出力信号を変調した信号を出力する感度補正部と、
前記感度補正部の出力信号を前記クロック信号に同期してＡ／Ｄ変換するＡ／Ｄ変換部と、
を備え、
Ｎ、Ｎ’、ｎ’は自然数、Ｎ’＞ｎ’であって、
Ｎ’／２Ｎが整数ではないことを特徴とする信号処理装置。 A magnetoelectric transducer element that outputs a signal that varies according to the magnetic field intensity and includes a magnetic signal component and an offset signal component;
A clock signal output unit for outputting a clock signal;
A signal adjustment unit that demodulates the magnetic signal component into a direct current component and modulates an offset signal component into an alternating current component among signals output from the magnetoelectric conversion element unit every time the clock signal is generated N times;
A sensitivity correction unit that outputs a signal obtained by modulating the output signal of the signal adjustment unit at a frequency of n ′ times each time the clock signal is counted N ′ times;
An A / D converter for A / D converting the output signal of the sensitivity correction unit in synchronization with the clock signal;
With
N, N ′, n ′ are natural numbers, N ′> n ′,
N '/ 2N is not an integer.

前記クロック信号出力部は所定の時間間隔毎にクロック信号を出力することを特徴とする請求項６に記載の信号処理装置。 The signal processing apparatus according to claim 6, wherein the clock signal output unit outputs a clock signal at predetermined time intervals.

前記感度補正部は、所定の時間間隔毎に前記信号調整部の出力信号を変調することを特徴とする請求項６又は７に記載の信号処理装置。 The signal processing apparatus according to claim 6, wherein the sensitivity correction unit modulates an output signal of the signal adjustment unit at predetermined time intervals.

磁界強度に応じて変動し、磁気信号成分及びオフセット信号成分を含む信号を出力する磁電変換素子部と、
クロック信号を出力するクロック信号出力部と、
前記クロック信号がＮ回生成される毎に、前記磁電変換素子部が出力する信号のうち、前記磁気信号成分は直流成分に復調し、オフセット信号成分を交流成分に変調する信号調整部と、
前記クロック信号がＮ’回カウントされる毎に、ｎ’回の頻度で、前記信号調整部の出力信号を変調した信号を出力する感度補正部と、
前記感度補正部の出力信号を前記クロック信号に同期してＡ／Ｄ変換するＡ／Ｄ変換部と、
を備え、
Ｎ、Ｎ’、ｎ、ｎ’は自然数、Ｎ’＞ｎ’、２Ｎ／Ｎ’が整数であって、
Ｎ’／ｎ’≠２Ｎ（２ｎ−１）
を満たすことを特徴とする信号処理装置。 A magnetoelectric transducer element that outputs a signal that varies according to the magnetic field intensity and includes a magnetic signal component and an offset signal component;
A clock signal output unit for outputting a clock signal;
A signal adjustment unit that demodulates the magnetic signal component into a direct current component and modulates an offset signal component into an alternating current component among signals output from the magnetoelectric conversion element unit every time the clock signal is generated N times;
A sensitivity correction unit that outputs a signal obtained by modulating the output signal of the signal adjustment unit at a frequency of n ′ times each time the clock signal is counted N ′ times;
An A / D converter for A / D converting the output signal of the sensitivity correction unit in synchronization with the clock signal;
With
N, N ′, n, n ′ are natural numbers, N ′> n ′, 2N / N ′ are integers,
N ′ / n ′ ≠ 2N (2n−1)
A signal processing device characterized by satisfying

前記クロック信号出力部は所定の時間間隔毎にクロック信号を出力することを特徴とする請求項９項に記載の信号処理装置。 The signal processing apparatus according to claim 9, wherein the clock signal output unit outputs a clock signal at predetermined time intervals.

前記感度補正部は、所定の時間間隔毎に前記信号調整部の出力信号を変調することを特徴とする請求項１０又は１１に記載の信号処理装置。 The signal processing apparatus according to claim 10, wherein the sensitivity correction unit modulates an output signal of the signal adjustment unit at predetermined time intervals.

請求項１乃至１１の何れか１項に記載の信号処理装置を含むことを特徴とする回転角度検出装置。 A rotation angle detection device comprising the signal processing device according to claim 1.