JP5446931B2

JP5446931B2 - Error detection and correction device and memory device

Info

Publication number: JP5446931B2
Application number: JP2010015884A
Authority: JP
Inventors: 豊明横井; 陽輔川畑
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2010-01-27
Filing date: 2010-01-27
Publication date: 2014-03-19
Anticipated expiration: 2030-01-27
Also published as: JP2011154551A

Description

本発明は、誤り検出訂正装置、及び当該装置を備えるメモリ装置に関する。 The present invention relates to an error detection / correction device and a memory device including the device.

一般的に、メモリ装置は、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリを備えており、データを一時的又は長期的に記憶するために様々な電子機器で用いられる。メモリ装置は、基本的に、メモリに対するデータの読み出し及び書き込みを、メモリのデータ幅分のビット数（例えば、３２ビット）を有するデータを単位として行うが、書き込むべきデータの有効ビット数を指定することで、メモリに記憶されたデータの一部（例えば、３２ビット中の８ビットのみ）を書き換えるパーシャルライトも可能である。 Generally, a memory device includes a memory such as a DRAM (Dynamic Random Access Memory), and is used in various electronic devices to store data temporarily or for a long time. The memory device basically reads and writes data to and from the memory in units of data having the number of bits corresponding to the data width of the memory (for example, 32 bits), but specifies the effective number of bits of data to be written. Thus, partial write that rewrites a part of data stored in the memory (for example, only 8 bits out of 32 bits) is also possible.

ここで、ＥＣＣ（Error Checking and Correction：誤り検出訂正）機能を備えるメモリ装置は、メモリに記憶させるべき本来のデータに対してＥＣＣのための冗長ビットを生成し、本来のデータに冗長ビットを付加したデータをメモリに記憶している。このようなメモリ装置では、パーシャルライトを行う場合には新たな冗長ビットを生成する必要があることから、リード・モディファイ・ライト動作が行われる。ここで、リード・モディファイ・ライト動作とは、指定したアドレスで特定されるメモリの記憶領域に記憶されているデータを一旦読み出してデータの少なくとも一部を変更し、更新したデータを同記憶領域に書き戻す動作である。 Here, a memory device having an ECC (Error Checking and Correction) function generates redundant bits for ECC for the original data to be stored in the memory, and adds the redundant bits to the original data. Is stored in the memory. In such a memory device, when performing a partial write, it is necessary to generate a new redundant bit, and therefore a read-modify-write operation is performed. Here, the read-modify-write operation is to temporarily read data stored in the memory area specified by the specified address, change at least part of the data, and store the updated data in the memory area. This is a write back operation.

以下の特許文献１には、ＣＰＵ（中央処理装置）がメモリに対してパーシャルライトを行う場合におけるメモリへのアクセス頻度を削減し、ＣＰＵのメモリアクセス時間を削減する技術が開示されている。具体的には、ＣＰＵから出力されたデータを記憶する少なくとも１つのライトバッファを設け、チェックビット生成の対象となるデータ幅よりも小さいデータ幅をもつデータをマルチプレクサにより組み合わせてライトバッファに記憶された複数のデータを１つのデータにしてチェックビット生成を行うことにより、メモリへのアクセス頻度削減等を実現している。 Patent Document 1 below discloses a technique for reducing the memory access time by reducing the access frequency to the memory when the CPU (central processing unit) performs partial write to the memory. Specifically, at least one write buffer for storing data output from the CPU is provided, and data having a data width smaller than the data width for which the check bit is generated is combined by the multiplexer and stored in the write buffer. By generating a check bit using a plurality of data as one data, the access frequency to the memory is reduced.

特開平１０−２３２７８９号公報JP-A-10-232789

ところで、上述したリード・モディファイ・ライト動作は、メモリのデータ幅分のビット数を有するデータを単位として書き込みを行う通常のライト動作に比べて、更新すべきデータを読み出す処理と読み出したデータを変更する処理とを余計に行う必要があるため、動作が開始されてから終了するまでに要する時間が必然的に長くなる。このため、ＥＣＣ機能を備える従来のメモリ装置でリード・モディファイ・ライト動作が頻繁に行われると、データの書き込み動作に時間を要してしまうという問題があった。また、リード・モディファイ・ライト動作を実現するためには専用の回路が必要であるため、メモリ装置の規模が大きくなるという問題があった。 By the way, the above-described read-modify-write operation changes the process for reading out the data to be updated and the read-out data, compared to the normal write operation in which writing is performed in units of data having the number of bits corresponding to the memory data width. Therefore, the time required from the start of the operation to the end is inevitably increased. For this reason, when the read-modify-write operation is frequently performed in the conventional memory device having the ECC function, there is a problem that it takes time for the data write operation. Further, since a dedicated circuit is required to realize the read-modify-write operation, there is a problem that the scale of the memory device increases.

また、メモリ装置は、リード・モディファイ・ライト動作が行われている最中は、ＣＰＵの動作から出力される次のライト命令を受け付けることができない。このため、メモリ装置でリード・モディファイ・ライト動作が行われている最中は、ＣＰＵに対してウェイト信号等を出力してＣＰＵの動作を一時停止させる必要がある。しかしながら、ＣＰＵがこのような一時停止の機能を有していない場合には、ＣＰＵの動作を一時停止させることができないため、ＥＣＣ機能を使用することができないという問題がある。特に、近年ではＳＤＲＡＭ（Synchronous ＤＲＡＭ）等のバースト動作を行うメモリが使用されることが多いため、ＣＰＵの動作を一時的に停止させることができない場合が多い。 Further, the memory device cannot accept the next write command output from the CPU operation while the read-modify-write operation is being performed. Therefore, while the read / modify / write operation is being performed in the memory device, it is necessary to output a wait signal or the like to the CPU to temporarily stop the operation of the CPU. However, when the CPU does not have such a pause function, there is a problem in that the ECC function cannot be used because the CPU operation cannot be paused. In particular, in recent years, a memory that performs a burst operation such as an SDRAM (Synchronous DRAM) is often used, so that the operation of the CPU cannot be temporarily stopped in many cases.

本発明は上記事情に鑑みてなされたものであり、パーシャルライトに要する時間の短縮及び規模の低減を実現でき、動作を一時停止させることができないＣＰＵにも適用可能な誤り検出訂正装置、及び当該装置を備えるメモリ装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and is capable of realizing a reduction in time and a reduction in scale required for partial writing , and an error detection and correction apparatus applicable to a CPU that cannot temporarily stop operation , and An object is to provide a memory device including the device.

上記課題を解決するために、本発明の誤り検出訂正装置は、メモリ（２０）に書き込まれるデータの誤りを検出訂正するための第１符号をデータ毎に生成する符号生成部（３１）と、当該符号生成部で生成された前記第１符号を用いて前記メモリから読み出されるデータの誤りを検出訂正する検出訂正部（３３）とを備える誤り検出訂正装置（３０）において、前記符号生成部は、前記メモリに書き込むべきデータのビット数が前記メモリのデータ幅分のビット数である場合には、前記メモリに書き込むべきデータを用いて前記第１符号を生成するとともに、前記第１符号が誤りの検出訂正に用いられる符号である旨を示す第１フラグ情報及び該第１フラグ情報のパリティ検査用の検査情報を生成し、前記メモリに書き込むべきデータのビット数が前記メモリのデータ幅分のビット数と異なる場合には、前記第１符号に代えて前記第１符号のダミーとしての第２符号を生成するとともに、該第２符号が誤りの検出訂正に用いられる符号ではない旨を示す第２フラグ情報及び該第２フラグ情報のパリティ検査用の検査情報を生成し前記検出訂正部は、前記メモリから読み出されるデータのうちパリティが正常な前記第１フラグ情報が生成されているデータについては前記第１フラグ情報とともに生成された第１符号を用いて誤りの検出訂正を行い、前記メモリから読み出されるデータのうちパリティが正常な前記第２フラグ情報が生成されているデータ或いはパリティが異常な第１又は第２フラグ情報が生成されているデータについては誤りの検出訂正を行わないことを特徴としている。
本発明のメモリ装置は、データを記憶するメモリ（２０）を備えるメモリ装置（１）において、前記メモリに記憶されるデータの誤りを検出訂正する上記の誤り検出訂正装置を備えることを特徴としている。 In order to solve the above problems, an error detection and correction apparatus according to the present invention includes a code generation unit (31) that generates, for each data, a first code for detecting and correcting an error in data written to the memory (20). In an error detection / correction device (30) comprising a detection correction unit (33) for detecting and correcting an error in data read from the memory using the first code generated by the code generation unit, the code generation unit includes: , wherein when the number of bits of data to be written into memory is the number of bit data width of said memory is adapted to generate the first code with the data to be written to the memory, said first code is an error The first flag information indicating that the code is used for detection and correction of the data and the check information for parity check of the first flag information are generated, and the bit of the data to be written to the memory is generated. When the number is different from the number of bits corresponding to the data width of the memory, a second code is generated as a dummy of the first code instead of the first code, and the second code is used for error detection and correction. Second flag information indicating that it is not a code to be used and check information for parity check of the second flag information are generated, and the detection and correction unit includes the first flag with normal parity among data read from the memory For data for which information is generated, error detection and correction is performed using the first code generated together with the first flag information, and the second flag information with normal parity is generated from the data read from the memory. the data are data or the parity is abnormal first or second flag information is generated and has features not to perform detection and correction of errors .
A memory device according to the present invention is characterized in that in the memory device (1) including a memory (20) for storing data, the error detecting / correcting device described above for detecting and correcting an error of data stored in the memory is provided. .

本発明によれば、メモリに書き込むべきデータのビット数がメモリのデータ幅分のビット数である場合にのみ、メモリに書き込むべきデータを用いてデータの誤りを検出訂正するための第１符号の生成を行っており、メモリに書き込むべきデータのビット数がメモリのデータ幅分のビット数とは異なるパーシャルライトのときには、上記の第１符号の生成は行われない。これにより、パーシャルライト時のリード・モディファイ・ライトを省略することができるため、パーシャルライトに要する時間の短縮及び規模の低減を実現でき、動作を一時停止させることができないＣＰＵにも適用可能であるという効果がある。 According to the present invention, only when the number of bits of data to be written to the memory is the number of bits corresponding to the data width of the memory, the first code for detecting and correcting data errors using the data to be written to the memory is used. The generation of the first code is not performed when the partial write is performed and the number of bits of data to be written in the memory is different from the number of bits corresponding to the data width of the memory. As a result, read-modify-write at the time of partial write can be omitted, so that the time required for partial write can be shortened and the scale can be reduced, and can be applied to a CPU whose operation cannot be paused. There is an effect.

本発明の一実施形態による誤り検出訂正装置及びメモリ装置の要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of the error detection correction apparatus and memory device by one Embodiment of this invention. チェックビット生成回路３１の入出力関係を示す図である。4 is a diagram showing an input / output relationship of a check bit generation circuit 31. FIG. チェックビット検査回路３３の入出力関係を示す図である。4 is a diagram showing an input / output relationship of a check bit inspection circuit 33. FIG.

以下、図面を参照して本発明の一実施形態による誤り検出訂正装置及びメモリ装置について詳細に説明する。図１は、本発明の一実施形態による誤り検出訂正装置及びメモリ装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のメモリ装置１は、外部メモリ２０（メモリ）と誤り検出訂正装置としてのＥＣＣ回路３０とを備えており、マイクロプロセッサ１０の制御の下でデータを一時的又は長期的に記憶する。 Hereinafter, an error detection and correction apparatus and a memory device according to an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a main configuration of an error detection and correction apparatus and a memory device according to an embodiment of the present invention. As shown in FIG. 1, the memory device 1 of the present embodiment includes an external memory 20 (memory) and an ECC circuit 30 as an error detection and correction device, and temporarily stores data under the control of the microprocessor 10. Remember long term.

マイクロプロセッサ１０は、アドレスバス、データバス、及び各種信号線を介してＥＣＣ回路３０に接続されており、ＥＣＣ回路３０との間で各種信号を入出力することによって、外部メモリ２０に対するデータの書き込み制御、及び外部メモリ２０からのデータの読み出し制御を行う。具体的に、マイクロプロセッサ１０は、ＥＣＣ回路３０に対して制御信号Ｃ１、アドレス信号Ａ１、及び有効ビット指定信号Ｂ１を出力し、ＥＣＣ回路３０との間でデータ信号Ｄ１の入出力を行い、ＥＣＣ回路３０から出力されるステータス信号Ｓ１を入力する。 The microprocessor 10 is connected to the ECC circuit 30 via an address bus, a data bus, and various signal lines, and writes data to the external memory 20 by inputting / outputting various signals to / from the ECC circuit 30. Control and read control of data from the external memory 20 are performed. Specifically, the microprocessor 10 outputs a control signal C1, an address signal A1, and a valid bit designation signal B1 to the ECC circuit 30, inputs / outputs the data signal D1 to / from the ECC circuit 30, and performs ECC. A status signal S1 output from the circuit 30 is input.

制御信号Ｃ１は、外部メモリ２０に対するデータの書き込み、又は外部メモリ２０からのデータの読み出しを指示する信号である。アドレス信号Ａ１は、外部メモリ２０の記憶領域２０ａのうち、データの書き込みを行うべき領域又はデータの読み出しを行うべき領域を特定する信号である。有効ビット指定信号Ｂ１は、外部メモリ２０に対して書き込みを行うデータの有効ビットを指定する信号である。例えば、外部メモリ２０のデータ幅が３２ビットである場合には、８ビット、１６ビット、２４ビット、又は３２ビットを有効ビットとして指定する。尚、本実施形態では、外部メモリ２０のデータ幅が３２ビットであるとする。ここで、通常のライト動作の場合には外部メモリ２０のデータ幅と同じ３２ビットが指定され、パーシャルライトを行う場合には８ビット、１６ビット、又は２４ビットが指定される。 The control signal C1 is a signal for instructing data writing to the external memory 20 or data reading from the external memory 20. The address signal A1 is a signal that specifies an area in which data is to be written or an area in which data is to be read out of the storage area 20a of the external memory 20. The valid bit designation signal B1 is a signal that designates a valid bit of data to be written to the external memory 20. For example, when the data width of the external memory 20 is 32 bits, 8 bits, 16 bits, 24 bits, or 32 bits are designated as valid bits. In the present embodiment, it is assumed that the data width of the external memory 20 is 32 bits. Here, in the case of a normal write operation, the same 32 bits as the data width of the external memory 20 are designated, and in the case of performing a partial write, 8 bits, 16 bits, or 24 bits are designated.

データ信号Ｄ１は、マイクロプロセッサ１０から出力されて外部メモリ２０に対して書き込まれるべきデータ、又は外部メモリ２０から読み出されてマイクロプロセッサ１０に入力されるデータである。ステータス信号Ｓ１は、外部メモリ２０から読み出されたデータのＥＣＣ回路３０における誤り検出の結果を示す信号である。具体的には、外部メモリ２０から読み出されたデータの誤りの有無、及び誤りの種類を示す信号である。 The data signal D1 is data that is output from the microprocessor 10 and to be written to the external memory 20, or data that is read from the external memory 20 and input to the microprocessor 10. The status signal S1 is a signal indicating a result of error detection in the ECC circuit 30 of data read from the external memory 20. Specifically, it is a signal indicating the presence or absence of an error in the data read from the external memory 20 and the type of error.

外部メモリ２０は、例えばＤＲＡＭ等のメモリを備えており、マイクロプロセッサ１０から出力される制御信号Ｃ１、アドレス信号Ａ１、及び有効ビット指定信号Ｂ１が入力されて、マイクロプロセッサ１０からデータ信号Ｄ１として出力されたデータの書き込み、及び記憶しているデータの読み出しを行う。この外部メモリ２０は、データ幅Ｌが３２ビットであり、０〜Ｎ−１（Ｎは２以上の整数）までのアドレスを指定することができる記憶領域２０ａを備える。つまり、外部メモリ２０の記憶容量はＬ×Ｎビットである。 The external memory 20 includes a memory such as a DRAM, for example, and receives a control signal C1, an address signal A1, and a valid bit designation signal B1 output from the microprocessor 10, and outputs from the microprocessor 10 as a data signal D1. The written data is written and the stored data is read. The external memory 20 includes a storage area 20a having a data width L of 32 bits and capable of designating addresses from 0 to N-1 (N is an integer of 2 or more). That is, the storage capacity of the external memory 20 is L × N bits.

ＥＣＣ回路３０は、チェックビット生成回路３１（符号生成部）、ＥＣＣメモリ３２、及びチェックビット検査回路３３（検出訂正部）を備えており、マイクロプロセッサ１０の制御の下で、外部メモリ２０に書き込まれるデータの誤りの検出訂正を行う。このＥＣＣ回路３０は、１ビットの誤りを訂正し、２ビット以上の誤りを検出するＳＥＣ−ＤＥＤ（Single Error Correction and Double Error Detection）によって誤りの検出及び訂正を行う。 The ECC circuit 30 includes a check bit generation circuit 31 (code generation unit), an ECC memory 32, and a check bit inspection circuit 33 (detection correction unit), and is written in the external memory 20 under the control of the microprocessor 10. It detects and corrects data errors. The ECC circuit 30 detects and corrects errors by SEC-DED (Single Error Correction and Double Error Detection) that corrects errors of 1 bit and detects errors of 2 bits or more.

チェックビット生成回路３１は、マイクロプロセッサ１０からの制御信号Ｃ１、有効ビット指定信号Ｂ１、及びデータ信号Ｄ１を入力としており、外部メモリ２０に記憶されるデータの誤り検出訂正に必要な検出訂正用データを生成する。この検出訂正用データは、外部メモリ２０に記憶されるデータの誤り検出訂正に用いられるＰビット（Ｐは、１以上の整数）のチェックビットＣＢと、チェックビットＣＢに付随する２ビットのフラグビットＦＢとからなる。 The check bit generation circuit 31 receives the control signal C1, the valid bit designation signal B1, and the data signal D1 from the microprocessor 10 and detects and corrects data necessary for error detection and correction of data stored in the external memory 20. Is generated. The detection and correction data includes a check bit CB of P bits (P is an integer of 1 or more) used for error detection and correction of data stored in the external memory 20, and a 2-bit flag bit associated with the check bit CB. It consists of FB.

ここで、上述のＳＥＣ−ＤＥＤではハミングコードを用いてチェックビットＣＢが生成されるのが主流であり、必要となるチェックビットＣＢのビット数は、データのビット数に対して「２」を底とした対数（ｌｏｇ）をとって得られる値に値「２」を加えた値になる。本実施形態では、外部メモリ２０のデータ幅Ｌが３２ビットであるため、チェックビットＣＢのビット数Ｐは「７」となる。尚、原理的に、チェックビットＣＢの誤りもＳＥＣ−ＤＥＤで見つけることができる。 Here, in the SEC-DED described above, the check bit CB is mainly generated using a Hamming code, and the required number of check bits CB is “2” with respect to the number of data bits. The value obtained by adding the value “2” to the value obtained by taking the logarithm (log). In the present embodiment, since the data width L of the external memory 20 is 32 bits, the bit number P of the check bits CB is “7”. In principle, an error of the check bit CB can also be found by SEC-DED.

フラグビットＦＢの第１ビット目は、チェックビットＣＢが誤り訂正に用いられるものであるか否か（「ＥＣＣ有効」であるか、「ＥＣＣ無効」であるか）を示しており、第２ビット目は１ビット目の偶数パリティである。フラグビットＦＢは、ＥＣＣ回路３０が備えるＥＣＣメモリ３２に記憶されるため、フラグビットＦＢ自体に誤りが生ずる可能性がある。この誤りを検出するためにフラグビットＦＢの第２ビット目が設けられる。 The first bit of the flag bit FB indicates whether or not the check bit CB is used for error correction (whether it is “ECC valid” or “ECC invalid”). The second bit The first is even parity of the first bit. Since the flag bit FB is stored in the ECC memory 32 included in the ECC circuit 30, an error may occur in the flag bit FB itself. In order to detect this error, the second bit of the flag bit FB is provided.

図２は、チェックビット生成回路３１の入出力関係を示す図である。図２に示す通り、チェックビット生成回路３１は、制御信号Ｃ１によってライト動作（外部メモリ２０に対するデータの書き込み）が指示されている場合に検出訂正用データを生成し、その他の指示がなされている場合（例えば、リード動作（外部メモリ２０からのデータの読み出し）が指定されている場合）には検出訂正用データの生成は行わない。 FIG. 2 is a diagram showing the input / output relationship of the check bit generation circuit 31. As shown in FIG. 2, the check bit generation circuit 31 generates detection and correction data when a write operation (data writing to the external memory 20) is instructed by the control signal C1, and other instructions are given. In this case (for example, when a read operation (reading of data from the external memory 20) is designated), detection correction data is not generated.

ここで、制御信号Ｃ１によってライト動作が指示されている場合には、チェックビット生成回路３１が生成する検出訂正用データは有効ビット指定信号Ｂ１に応じて変わる。有効ビット指定信号Ｂ１で「３２ビット」が指定されている場合（通常のライト動作が指定されている場合）には、ＥＣＣ生成多項式を用いて生成したチェックビットＣＢ（第１符号）と、第１ビット目が「ＥＣＣ有効」とされたフラグビットＦＢ（第１フラグ情報）とからなる検出訂正用データが生成される。 Here, when the write operation is instructed by the control signal C1, the detection correction data generated by the check bit generation circuit 31 changes according to the valid bit designation signal B1. When “32 bits” is designated by the valid bit designation signal B1 (when a normal write operation is designated), the check bit CB (first code) generated using the ECC generation polynomial, Detection / correction data including the flag bit FB (first flag information) in which the first bit is “ECC valid” is generated.

これに対し、有効ビット指定信号Ｂ１で「３２ビット」以外のビット数が指定されている場合（パーシャルライトが指定されている場合）には、ダミーのチェックビットＣＢ（第２符号）と、第１ビット目が「ＥＣＣ無効」とされたフラグビットＦＢ（第２フラグ情報）とからなる検出訂正用データを生成する。このように、本実施形態では、通常のライト動作が指定された場合のみ誤り検出訂正のためのチェックビットＣＢが生成され、パーシャルライトが指定された場合にはダミーのチェックビットＣＢが生成されるものの誤り検出訂正のためのチェックビットＣＢは生成されない。 On the other hand, when the number of bits other than “32 bits” is designated by the valid bit designation signal B1 (when partial write is designated), the dummy check bit CB (second code) and the second Data for detection and correction including the flag bit FB (second flag information) in which the first bit is “ECC invalid” is generated. Thus, in the present embodiment, the check bit CB for error detection and correction is generated only when the normal write operation is designated, and the dummy check bit CB is generated when the partial write is designated. However, the check bit CB for error detection and correction is not generated.

ＥＣＣメモリ３２は、外部メモリ２０と同様にＤＲＡＭ等のメモリを備えており、マイクロプロセッサ１０から出力される制御信号Ｃ１及びアドレス信号Ａ１、並びにチェックビット生成回路３１で生成される検出訂正用データが入力されて、検出訂正用データの記憶、及び記憶している検出訂正用データの読み出しを行う。このＥＣＣメモリ３２は、データ幅が（Ｐ＋２）ビットであり、外部メモリ２０と同様に０〜Ｎ−１までのアドレスを指定することができる記憶領域３２ａを備える。つまり、ＥＣＣメモリ３２の記憶容量は（Ｐ＋２）×Ｎビットであり、外部メモリ２０の記憶領域２０ａのうちのアドレス信号Ａ１で特定される３２ビットの領域と、ＥＣＣメモリ３２の記憶領域３２ａのうちの同アドレス信号Ａ１で特定される（Ｐ＋２）ビットの領域とが１対１に対応している。 The ECC memory 32 includes a memory such as a DRAM like the external memory 20. The control signal C1 and address signal A1 output from the microprocessor 10 and the detection / correction data generated by the check bit generation circuit 31 are stored in the ECC memory 32. The detection correction data is input and the stored detection correction data is read out. The ECC memory 32 includes a storage area 32a having a data width of (P + 2) bits and capable of designating addresses from 0 to N−1 similarly to the external memory 20. That is, the storage capacity of the ECC memory 32 is (P + 2) × N bits, and the 32-bit area specified by the address signal A1 in the storage area 20a of the external memory 20 and the storage area 32a of the ECC memory 32 The (P + 2) -bit area specified by the same address signal A1 has a one-to-one correspondence.

チェックビット検査回路３３は、マイクロプロセッサ１０からの制御信号Ｃ１、外部メモリ２０から読み出されたデータ、及びＥＣＣメモリ３２から読み出された検出訂正用データを入力としており、ＥＣＣメモリ３２から読み出された検出訂正用データを用いて外部メモリ２０から読み出されたデータの誤り検出訂正を行う。誤り検出の結果はステータス信号Ｓ１として、外部メモリ２０から読み出されたデータ（誤り訂正がされたデータを含む）はデータ信号Ｄ１としてマイクロプロセッサ１０にそれぞれ出力される。 The check bit check circuit 33 receives the control signal C 1 from the microprocessor 10, the data read from the external memory 20, and the detection / correction data read from the ECC memory 32, and reads from the ECC memory 32. The data read from the external memory 20 is detected and corrected using the detected and corrected data. The error detection result is output to the microprocessor 10 as the status signal S1, and the data read from the external memory 20 (including the error-corrected data) is output as the data signal D1 to the microprocessor 10, respectively.

図３は、チェックビット検査回路３３の入出力関係を示す図である。図３に示す通り、チェックビット検査回路３３は、制御信号Ｃ１によってリード動作が指示されている場合に、必要であれば誤りの訂正を行って外部メモリ２０から読み出されたデータをデータ信号Ｄ１としてマイクロプロセッサ１０に出力し、その他の指示がなされている場合（例えば、ライト動作が指定されている場合）にはマイクロプロセッサ１０に対するデータの出力は行わない。尚、その他の指示がなされている場合には、チェックビット検査回路３３からマイクロプロセッサ１０に対し、「エラー無し」を意味するステータス信号Ｓ１が出力される。 FIG. 3 is a diagram showing the input / output relationship of the check bit inspection circuit 33. As shown in FIG. 3, when a read operation is instructed by the control signal C1, the check bit check circuit 33 corrects an error if necessary and reads data read from the external memory 20 as a data signal D1. Is output to the microprocessor 10, and when other instructions are given (for example, when a write operation is designated), data is not output to the microprocessor 10. When other instructions are given, a status signal S1 indicating “no error” is output from the check bit inspection circuit 33 to the microprocessor 10.

ここで、制御信号Ｃ１によってリード動作が指示されている場合には、チェックビット検査回路３３から出力されるデータ信号Ｄ１及びステータス信号Ｓ１は、ＥＣＣメモリ３２から読み出されたフラグビットＦＢの内容及び誤り検出の結果に応じて変わる。まず、フラグビットＦＢの第２ビット目によるパリティが正常であり、フラグビットＦＢの第１ビット目が「ＥＣＣ有効」とされている場合には、誤り検出結果に応じてデータ信号Ｄ１及びステータス信号Ｓ１が変わる。 Here, when the read operation is instructed by the control signal C1, the data signal D1 and the status signal S1 output from the check bit check circuit 33 are the contents of the flag bit FB read from the ECC memory 32 and It depends on the result of error detection. First, when the parity according to the second bit of the flag bit FB is normal and the first bit of the flag bit FB is “ECC valid”, the data signal D1 and the status signal according to the error detection result S1 changes.

誤り検出結果が「エラー無し」であるときには、外部メモリ２０から読み出したデータ（元のデータ）がデータ信号Ｄ１として出力されるとともに、「エラー無し」を意味するステータス信号Ｓ１が出力される。誤り検出結果が「１ビットエラー」であるときには、誤りが訂正されたデータがデータ信号Ｄ１として出力されるとともに、「１ビット誤りの発生」を意味するステータス信号Ｓ１が出力される。誤り検出結果が「２ビットエラー」であるときには、元のデータがデータ信号Ｄ１として出力されるとともに、「２ビット誤りの発生」を意味するステータス信号Ｓ１が出力される。 When the error detection result is “no error”, the data (original data) read from the external memory 20 is output as the data signal D1, and the status signal S1 meaning “no error” is output. When the error detection result is “1 bit error”, the data in which the error is corrected is output as the data signal D1, and the status signal S1 meaning “occurrence of 1 bit error” is output. When the error detection result is “2-bit error”, the original data is output as the data signal D1, and the status signal S1 meaning “occurrence of 2-bit error” is output.

次に、フラグビットＦＢの第２ビット目によるパリティが正常であり、フラグビットＦＢの第１ビット目が「ＥＣＣ無効」とされている場合には、誤り検出は行われずに元のデータがデータ信号Ｄ１として出力されるとともに、「ＥＣＣ無効」を意味するステータス信号Ｓ１が出力される。これに対し、フラグビットＦＢの第２ビット目によるパリティが異常である場合には、元のデータがデータ信号Ｄ１として出力されるとともに、「フラグビット誤りの発生」を意味するステータス信号Ｓ１が出力される。 Next, when the parity by the second bit of the flag bit FB is normal and the first bit of the flag bit FB is “ECC invalid”, error detection is not performed and the original data is the data In addition to being output as the signal D1, a status signal S1 meaning “ECC invalid” is output. On the other hand, when the parity of the second bit of the flag bit FB is abnormal, the original data is output as the data signal D1, and the status signal S1 meaning “occurrence of flag bit error” is output. Is done.

次に、上記構成におけるメモリ装置１の動作について説明する。メモリ装置１の動作は、通常のライト動作、パーシャルライト動作、リード動作に大別されるため、以下これらの動作について順に説明する。 Next, the operation of the memory device 1 having the above configuration will be described. Since the operation of the memory device 1 is roughly divided into a normal write operation, a partial write operation, and a read operation, these operations will be described in order below.

〈通常のライト動作〉
動作が開始されると、マイクロプロセッサ１０から、ライト動作を指示する制御信号Ｃ１及び「３２ビット」を指定する有効ビット指定信号Ｂ１が出力されるとともに、外部メモリ２０に書き込むべき３２ビットのデータ信号Ｄ１、及びデータ信号Ｄ１を書き込むべき領域を指示するアドレス信号Ａ１が出力される。これらの信号は外部メモリ２０に入力され、外部メモリ２０の記憶領域２０ａのうちのアドレス信号Ａ１で特定される３２ビットの領域に、３２ビットのデータ信号Ｄ１が書き込まれる。 <Normal light operation>
When the operation is started, the microprocessor 10 outputs a control signal C1 for instructing a write operation and a valid bit designating signal B1 for designating “32 bits”, and a 32-bit data signal to be written in the external memory 20 D1 and an address signal A1 indicating the area where the data signal D1 is to be written are output. These signals are input to the external memory 20, and a 32-bit data signal D1 is written into a 32-bit area specified by the address signal A1 in the storage area 20a of the external memory 20.

また、マイクロプロセッサ１０から出力された制御信号Ｃ１、有効ビット指定信号Ｂ１、及びデータ信号Ｄ１はチェックビット生成回路３１にも入力される。ここでは、制御信号Ｃ１がライト動作を指示するものであり、有効ビット指定信号Ｂ１が「３２ビット」を指定するものであるため、チェックビット生成回路３１は、通常のライト動作であると判断する（第１ステップ）。これにより、チェックビット生成回路３１は、図２に示す通り、ＥＣＣ生成多項式を用いて生成されたチェックビットＣＢと、第１ビット目が「ＥＣＣ有効」とされたフラグビットＦＢとからなる（Ｐ＋２）ビット（９ビット）の検出訂正用データを生成する（第２ステップ）。 Further, the control signal C 1, the valid bit designation signal B 1, and the data signal D 1 output from the microprocessor 10 are also input to the check bit generation circuit 31. Here, since the control signal C1 instructs the write operation, and the valid bit designation signal B1 designates “32 bits”, the check bit generation circuit 31 determines that it is a normal write operation. (First step). Thus, as shown in FIG. 2, the check bit generation circuit 31 includes a check bit CB generated using an ECC generation polynomial and a flag bit FB in which the first bit is “ECC valid” (P + 2). ) Bits (9 bits) of detection correction data is generated (second step).

チェックビット生成回路３１で生成された検出訂正用データはＥＣＣメモリ３２に入力される。ここで、ＥＣＣメモリ３２には、マイクロプロセッサ１０から出力された制御信号Ｃ１及びアドレス信号Ａ１が入力されているため、ＥＣＣメモリ３２の記憶領域３２ａのうちのアドレス信号Ａ１で特定される９ビットの領域に、９ビットの検出訂正用データが書き込まれる。このように、通常のライト動作では従来と同様の動作が行われる。 The detection / correction data generated by the check bit generation circuit 31 is input to the ECC memory 32. Here, since the control signal C1 and the address signal A1 output from the microprocessor 10 are input to the ECC memory 32, the 9-bit specified by the address signal A1 in the storage area 32a of the ECC memory 32 is stored. 9-bit detection correction data is written in the area. As described above, in the normal write operation, the same operation as the conventional one is performed.

〈パーシャルライト動作〉
動作が開始されると、マイクロプロセッサ１０から、ライト動作を指示する制御信号Ｃ１及び「８ビット」を指定する有効ビット指定信号Ｂ１が出力されるとともに、外部メモリ２０に書き込むべき８ビットのデータ信号Ｄ１、及びデータ信号Ｄ１を書き込むべき領域を指示するアドレス信号Ａ１が出力される。尚、ここでは、有効ビット指定信号Ｂ１が「８ビット」を指定するものである場合を例に挙げて説明するが、有効ビット指定信号Ｂ１は「１６ビット」又は「２４ビット」を指定するものであっても良い。 <Partial write operation>
When the operation is started, the microprocessor 10 outputs a control signal C1 for instructing a write operation and a valid bit specifying signal B1 for specifying “8 bits”, and an 8-bit data signal to be written to the external memory 20 D1 and an address signal A1 indicating the area where the data signal D1 is to be written are output. Here, the case where the valid bit designation signal B1 designates “8 bits” will be described as an example, but the valid bit designation signal B1 designates “16 bits” or “24 bits”. It may be.

マイクロプロセッサ１０から出力されたこれらの信号は外部メモリ２０に入力され、外部メモリ２０の記憶領域２０ａのうちのアドレス信号Ａ１で特定される３２ビットの領域に記憶された３２ビットのデータのうちの８ビット分が、８ビットのデータ信号Ｄ１で書き換えられる。また、マイクロプロセッサ１０から出力された制御信号Ｃ１、有効ビット指定信号Ｂ１、及びデータ信号Ｄ１はチェックビット生成回路３１にも入力される。ここでは、制御信号Ｃ１がライト動作を指示するものであり、有効ビット指定信号Ｂ１がパーシャルライト動作を意味する「８ビット」を指定するものである。このため、ダミーのチェックビットＣＢと、第１ビット目が「ＥＣＣ無効」とされたフラグビットＦＢとからなる（Ｐ＋２）ビット（９ビット）の検出訂正用データがチェックビット生成回路３１から出力される（図２参照）。 These signals output from the microprocessor 10 are input to the external memory 20, and of the 32-bit data stored in the 32-bit area specified by the address signal A 1 in the storage area 20 a of the external memory 20. The 8-bit portion is rewritten with the 8-bit data signal D1. Further, the control signal C 1, the valid bit designation signal B 1, and the data signal D 1 output from the microprocessor 10 are also input to the check bit generation circuit 31. Here, the control signal C1 instructs a write operation, and the valid bit designation signal B1 designates “8 bits” meaning a partial write operation. For this reason, (P + 2) bits (9 bits) of detection correction data consisting of a dummy check bit CB and a flag bit FB whose first bit is “ECC invalid” is output from the check bit generation circuit 31. (See FIG. 2).

チェックビット生成回路３１から出力された検出訂正用データはＥＣＣメモリ３２に入力される。ここで、ＥＣＣメモリ３２には、マイクロプロセッサ１０から出力された制御信号Ｃ１及びアドレス信号Ａ１が入力されているため、ＥＣＣメモリ３２の記憶領域３２ａのうちのアドレス信号Ａ１で特定される９ビットの領域に、９ビットの検出訂正用データが書き込まれる。このように、パーシャルライト動作では、従来行われていたリード・モディファイ・ライト動作及びＥＣＣ生成多項式を用いたチェックビットの作成は行われず、代わりにダミーのチェックビットＣＢの生成が行われる。また、従来は必要であったマイクロプロセッサ１０の動作の一時停止も不要である。 Data for detection and correction output from the check bit generation circuit 31 is input to the ECC memory 32. Here, since the control signal C1 and the address signal A1 output from the microprocessor 10 are input to the ECC memory 32, the 9-bit specified by the address signal A1 in the storage area 32a of the ECC memory 32 is stored. 9-bit detection correction data is written in the area. As described above, in the partial write operation, the conventional read-modify-write operation and check bit generation using the ECC generation polynomial are not performed, but a dummy check bit CB is generated instead. Further, it is not necessary to temporarily stop the operation of the microprocessor 10, which is necessary in the prior art.

〈リード動作〉
動作が開始されると、マイクロプロセッサ１０から、リード動作を指示する制御信号Ｃ１と、外部メモリ２０の記憶領域２０ａのうちのデータの読み出しを行うべき領域を指示するアドレス信号Ａ１とが出力される。これらの信号は外部メモリ２０及びＥＣＣメモリ３２に入力され、外部メモリ２０及びＥＣＣメモリ３２からはアドレス信号Ａ１で特定される領域に記憶されていたデータ及び検出訂正用データがそれぞれ読み出される。外部メモリ２０及びＥＣＣメモリ３２から読み出されたデータ及び検出訂正用データはチェックビット検査回路３３に入力される。 <Read operation>
When the operation is started, the microprocessor 10 outputs a control signal C1 for instructing a read operation and an address signal A1 for instructing an area in the storage area 20a of the external memory 20 to read data. . These signals are input to the external memory 20 and the ECC memory 32, and the data and detection / correction data stored in the area specified by the address signal A1 are read from the external memory 20 and the ECC memory 32, respectively. Data read from the external memory 20 and the ECC memory 32 and detection / correction data are input to the check bit check circuit 33.

また、マイクロプロセッサ１０から出力された制御信号Ｃ１はチェックビット検査回路３３にも入力される。ここでは、制御信号Ｃ１がリード動作を指示するものであるため、チェックビット検査回路３３は、ＥＣＣメモリ３２から読み出された検出訂正用データ（フラグビットＦＢ）の内容及び誤り検出の結果に応じた処理を行ってデータ信号Ｄ１及びステータス信号Ｓ１をマイクロプロセッサ１０に出力する（図３参照）。 The control signal C1 output from the microprocessor 10 is also input to the check bit inspection circuit 33. Here, since the control signal C1 instructs the read operation, the check bit check circuit 33 responds to the contents of the detection correction data (flag bit FB) read from the ECC memory 32 and the error detection result. Then, the data signal D1 and the status signal S1 are output to the microprocessor 10 (see FIG. 3).

具体的には、フラグビットＦＢの第２ビット目によるパリティが正常であり、フラグビットＦＢの第１ビット目が「ＥＣＣ有効」とされている場合には、外部メモリ２０から読み出されたデータとＥＣＣメモリ３２から読み出されたチェックビットＣＢとをＥＣＣ生成多項式に当てはめ、これらデータ及びチェックビットの誤りを検出する。そして、誤り検出結果が「エラー無し」であるときには、外部メモリ２０から読み出したデータ（元のデータ）をデータ信号Ｄ１として出力するとともに、「エラー無し」を意味するステータス信号Ｓ１を出力する。 Specifically, when the parity by the second bit of the flag bit FB is normal and the first bit of the flag bit FB is “ECC valid”, the data read from the external memory 20 And the check bit CB read from the ECC memory 32 are applied to the ECC generator polynomial, and errors in these data and check bits are detected. When the error detection result is “no error”, the data (original data) read from the external memory 20 is output as the data signal D1, and the status signal S1 meaning “no error” is output.

これに対し、誤り検出結果が「１ビットエラー」であるときには、誤りが訂正されたデータをデータ信号Ｄ１として出力するとともに、「１ビット誤りの発生」を意味するステータス信号Ｓ１を出力する。また、誤り検出結果が「２ビットエラー」であるときには、元のデータをデータ信号Ｄ１として出力するとともに、「２ビット誤りの発生」を意味するステータス信号Ｓ１を出力する。 On the other hand, when the error detection result is “1 bit error”, the data in which the error is corrected is output as the data signal D1 and the status signal S1 meaning “occurrence of 1 bit error” is output. When the error detection result is “2-bit error”, the original data is output as the data signal D1, and the status signal S1 meaning “occurrence of 2-bit error” is output.

他方、フラグビットＦＢの第２ビット目によるパリティが正常であり、フラグビットＦＢの第１ビット目が「ＥＣＣ無効」とされている場合には、チェックビット検査回路３３は、誤り検出を行わずに元のデータをデータ信号Ｄ１として出力するとともに、「ＥＣＣ無効」を意味するステータス信号Ｓ１を出力する。尚、フラグビットＦＢの第２ビット目によるパリティが異常である場合には、チェックビット検査回路３３は、元のデータをデータ信号Ｄ１として出力するとともに、「フラグビット誤りの発生」を意味するステータス信号Ｓ１を出力する。 On the other hand, when the parity by the second bit of the flag bit FB is normal and the first bit of the flag bit FB is “ECC invalid”, the check bit check circuit 33 does not perform error detection. The original data is output as the data signal D1, and the status signal S1 meaning "ECC invalid" is output. If the parity of the second bit of the flag bit FB is abnormal, the check bit check circuit 33 outputs the original data as the data signal D1 and indicates a status indicating “occurrence of flag bit error”. The signal S1 is output.

以上説明した通り、本実施形態では、通常のライト動作を行う場合（外部メモリ２０に書き込むべきデータのビット数が外部メモリ２０のデータ幅分のビット数である場合）にのみ、外部メモリ２０に書き込むべきデータを用いて誤り検出訂正に用いるチェックビットＣＢを生成している。他方、パーシャルライト動作を行う場合（外部メモリ２０に書き込むべきデータのビット数が外部メモリ２０のデータ幅分のビット数と異なる場合）には、リード・モディファイ・ライトを行わずにダミーのチェックビットＣＢを生成している。このように、本実施形態では、パーシャルライト時のリード・モディファイ・ライトを省略することができるため、パーシャルライトに要する時間の短縮及び規模の低減を実現でき、動作を一時停止させることができないマイクロプロセッサ（ＣＰＵ）にも適用可能である。 As described above, in the present embodiment, only when the normal write operation is performed (when the number of bits of data to be written to the external memory 20 is the number of bits corresponding to the data width of the external memory 20), Check bits CB used for error detection and correction are generated using data to be written. On the other hand, when a partial write operation is performed (when the number of bits of data to be written to the external memory 20 is different from the number of bits corresponding to the data width of the external memory 20), a dummy check bit is not performed without performing read-modify-write. CB is generated. As described above, in the present embodiment, read-modify-write at the time of partial write can be omitted, so that the time required for partial write and the scale can be reduced, and the operation cannot be temporarily stopped. The present invention can also be applied to a processor (CPU).

ここで、本実施形態では、パーシャルライト時に、誤り検出訂正に用いるチェックビットを生成せず、代わりにダミーのチェックビットを生成している。このため、パーシャルライトを行ったデータに誤りが生じた場合には、誤り検出及び誤り訂正を行うことはできない。しかしながら、通常のライト動作に比べてパーシャルライト動作が行われる頻度は極めて低く、またパーシャルライトを行ったデータの誤りが発生する確率も低いと考えられることから、実用上は問題ないと考えられる。 Here, in this embodiment, at the time of partial write, a check bit used for error detection and correction is not generated, but a dummy check bit is generated instead. For this reason, when an error occurs in the data subjected to partial write, error detection and error correction cannot be performed. However, since the frequency of partial write operations is extremely low compared to normal write operations, and it is considered that there is a low probability of an error in data subjected to partial write, it is considered that there is no practical problem.

以上、本発明の一実施形態による誤り検出訂正装置及びメモリ装置について説明したが、本発明は上記実施形態に制限される訳ではなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、外部メモリ２０のデータ幅が３２ビットである場合を例に挙げて説明したが、これ以外のデータ幅の外部メモリ２０を備える場合にも本発明を適用することができる。尚、チェックビットＣＢのビット数を外部メモリ２０のデータ幅に応じて変更すれば、上記の実施形態と同様にＳＥＣ−ＤＥＤによる誤りの検出及び訂正が可能である。また、ＳＥＣ−ＤＥＤ以外にも、例えば２ビットの誤りを検出し訂正するＤＥＣ（Double Error Correction）を行う装置にも適用可能である。 The error detection / correction device and the memory device according to the embodiment of the present invention have been described above. However, the present invention is not limited to the above embodiment, and can be freely changed within the scope of the present invention. For example, in the above embodiment, the case where the data width of the external memory 20 is 32 bits has been described as an example. However, the present invention can also be applied to the case where the external memory 20 having a data width other than this is provided. . If the number of check bits CB is changed according to the data width of the external memory 20, errors can be detected and corrected by SEC-DED as in the above embodiment. In addition to SEC-DED, for example, the present invention can be applied to an apparatus that performs DEC (Double Error Correction) for detecting and correcting a 2-bit error.

１メモリ装置
２０外部メモリ
３０ＥＣＣ回路
３１チェックビット生成回路
３３チェックビット検査回路 1 Memory Device 20 External Memory 30 ECC Circuit 31 Check Bit Generation Circuit 33 Check Bit Inspection Circuit

Claims

メモリに書き込まれるデータの誤りを検出訂正するための第１符号をデータ毎に生成する符号生成部と、当該符号生成部で生成された前記第１符号を用いて前記メモリから読み出されるデータの誤りを検出訂正する検出訂正部とを備える誤り検出訂正装置において、
前記符号生成部は、前記メモリに書き込むべきデータのビット数が前記メモリのデータ幅分のビット数である場合には、前記メモリに書き込むべきデータを用いて前記第１符号を生成するとともに、前記第１符号が誤りの検出訂正に用いられる符号である旨を示す第１フラグ情報及び該第１フラグ情報のパリティ検査用の検査情報を生成し、前記メモリに書き込むべきデータのビット数が前記メモリのデータ幅分のビット数と異なる場合には、前記第１符号に代えて前記第１符号のダミーとしての第２符号を生成するとともに、該第２符号が誤りの検出訂正に用いられる符号ではない旨を示す第２フラグ情報及び該第２フラグ情報のパリティ検査用の検査情報を生成し
前記検出訂正部は、前記メモリから読み出されるデータのうちパリティが正常な前記第１フラグ情報が生成されているデータについては前記第１フラグ情報とともに生成された第１符号を用いて誤りの検出訂正を行い、前記メモリから読み出されるデータのうちパリティが正常な前記第２フラグ情報が生成されているデータ或いはパリティが異常な第１又は第２フラグ情報が生成されているデータについては誤りの検出訂正を行わない
ことを特徴とする誤り検出訂正装置。 A code generation unit that generates, for each data, a first code for detecting and correcting an error in data written to the memory, and an error in data read from the memory using the first code generated by the code generation unit In an error detection and correction apparatus comprising a detection and correction unit for detecting and correcting
The code generation unit, wherein when the number of bits of data to be written into memory is the number of bit data width of said memory is adapted to generate the first code with the data to be written to the memory, wherein First flag information indicating that the first code is a code used for error detection and correction, and check information for parity check of the first flag information are generated, and the number of bits of data to be written in the memory is the memory When the number of bits is different from the number of bits corresponding to the data width, a second code as a dummy of the first code is generated instead of the first code, and the second code is a code used for error detection and correction. Second flag information indicating that there is no data and parity check information for the second flag information are generated.
The detection and correction unit detects and corrects an error using the first code generated together with the first flag information for data in which the first flag information with normal parity is generated among the data read from the memory Error detection and correction for data in which the second flag information with normal parity is generated or data in which the first or second flag information with abnormal parity is generated among the data read from the memory Do not
Error detection and correction apparatus characterized by.

データを記憶するメモリを備えるメモリ装置において、
前記メモリに記憶されるデータの誤りを検出訂正する請求項１記載の誤り検出訂正装置を備えることを特徴とするメモリ装置。 In a memory device comprising a memory for storing data,
The memory device comprising the error detection and correction device according to claim 1, wherein an error in the data stored in the memory is detected and corrected.