JP5446689B2 - Voltage comparison circuit and semiconductor device - Google Patents

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Description

この出願で言及する実施例は、電圧比較回路および半導体装置に関する。   The embodiments referred to in this application relate to a voltage comparison circuit and a semiconductor device.

近年、電圧比較回路（コンパレータ）は、様々な電子機器の半導体装置に使用されている。   In recent years, voltage comparison circuits (comparators) are used in semiconductor devices of various electronic devices.

すなわち、コンパレータを使用する半導体装置は、例えば、Ａ／Ｄ変換器（Analog-to-Digital Converter：ＡＤＣ）、Ａ／Ｄ変換器を使用したアナログデジタル混載ＬＳＩ、或いは、コンパレータを含むシステムＬＳＩ等として幅広く利用されている。   That is, a semiconductor device using a comparator is, for example, an analog-to-digital converter (ADC), an analog / digital mixed LSI using an A / D converter, or a system LSI including a comparator. Widely used.

従来のコンパレータは、閾値のばらつきを抑えるために、トランジスタのサイズを大きく、特に、チャネル長をその設計基準に対して長くしたトランジスタを使用している。   A conventional comparator uses a transistor having a large transistor size, and in particular, a channel length that is longer than its design standard in order to suppress variations in threshold values.

しかしながら、チャネル長を長くしたトランジスタを使用すると、応答速度において、遅延時間が長くなるといった短所がある。   However, when a transistor with a long channel length is used, there is a disadvantage that the delay time becomes long in response speed.

ところで、従来、閾値のばらつきを抑えて確実な動作を可能とする半導体装置としては、様々なものが提案されている。   By the way, conventionally, various semiconductor devices have been proposed as semiconductor devices capable of performing reliable operations while suppressing variations in threshold values.

特開２００６−２８７３０９号公報JP 2006-287309 A 特開２００９−０４９８６１号公報JP 2009-049861 A

Erkan Alpman, et al., "A 1.1V 50mW 2.5GS/s 7b Time-Interleaved C-2C SAR ADC in 45nm LP Digital CMOS", ISSCC 2009, pp.76-77, 2009Erkan Alpman, et al., "A 1.1V 50mW 2.5GS / s 7b Time-Interleaved C-2C SAR ADC in 45nm LP Digital CMOS", ISSCC 2009, pp.76-77, 2009

上述したように、従来、閾値のばらつきを抑えて確実な動作を可能とする様々な半導体装置が提案されている。   As described above, conventionally, various semiconductor devices have been proposed that enable reliable operation while suppressing variations in threshold values.

しかしながら、従来の半導体装置、例えば、コンパレータを使用するＡ／Ｄ変換器は、高速のＤ／Ａ変換器（Digital-to-Analog Converter：ＤＡＣ）を必要とし、或いは、確実な動作を行わせるために、消費電力を十分に低減することが困難であった。   However, a conventional semiconductor device, for example, an A / D converter using a comparator, requires a high-speed D / A converter (Digital-to-Analog Converter: DAC) or performs a reliable operation. In addition, it has been difficult to sufficiently reduce power consumption.

すなわち、閾値のばらつきを抑えて確実な動作を可能とする従来の半導体装置は、例えば、消費電力の増大や応答速度の低下をきたすことになっていた。   That is, a conventional semiconductor device that can perform a reliable operation while suppressing variations in threshold value, for example, increases power consumption and decreases response speed.

この出願は、消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とする電圧比較回路および半導体装置の提供を目的とする。   An object of the present application is to provide a voltage comparison circuit and a semiconductor device that enable reliable operation by suppressing variation in threshold without causing an increase in power consumption and a decrease in response speed.

一実施形態によれば、複数のトランジスタを有する電圧比較回路であって、該複数のトランジスタの少なくとも１つの第１トランジスタは、制御端子と、第１および第２端子と、ボディと、を有する電圧比較回路が提供される。   According to one embodiment, a voltage comparison circuit having a plurality of transistors, wherein at least one first transistor of the plurality of transistors has a control terminal, first and second terminals, and a body. A comparison circuit is provided.

前記第１および第２端子は、前記制御端子に供給される信号の電圧により接続が制御され、前記ボディは、第１スイッチを介して所定の電位線に接続されると共に、第１容量の一端が接続されるようになっている。前記電圧比較回路は、さらに、第１電源線に接続されたラッチ回路と、第１端子が該ラッチ回路に接続された第２トランジスタと、を有する。前記所定の電位線は、第２電源線であり、前記第１トランジスタの前記第１端子は、前記ラッチ回路に接続され、前記第２トランジスタのボディは、第２スイッチを介して前記第２電源線に接続されると共に、第２容量の一端に接続される。前記第１トランジスタの前記２第端子および前記第２トランジスタの第２端子は、第３スイッチを介して前記第２電源線に接続され、前記第１および第２スイッチと、前記第３スイッチは、オン／オフ状態に逆になるように動作する。 The connection between the first and second terminals is controlled by the voltage of a signal supplied to the control terminal, the body is connected to a predetermined potential line via a first switch, and one end of the first capacitor Are to be connected. The voltage comparison circuit further includes a latch circuit connected to the first power supply line, and a second transistor having a first terminal connected to the latch circuit. The predetermined potential line is a second power supply line, the first terminal of the first transistor is connected to the latch circuit, and the body of the second transistor is connected to the second power supply via a second switch. The line is connected to one end of the second capacitor. The second terminal of the first transistor and the second terminal of the second transistor are connected to the second power supply line via a third switch, and the first and second switches and the third switch are Operates to reverse the on / off state.

開示の電圧比較回路および半導体装置は、消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とするという効果を奏する。   The disclosed voltage comparison circuit and the semiconductor device have an effect of enabling a reliable operation by suppressing variations in threshold without increasing power consumption and reducing response speed.

逐次比較型Ａ／Ｄ変換器の一例を概略的に示すブロック図である。It is a block diagram which shows roughly an example of a successive approximation type A / D converter. 図１の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図である。It is a figure for demonstrating an example of the determination operation | movement by the successive approximation type A / D converter of FIG. 逐次比較型Ａ／Ｄ変換器に適用される電圧比較回路（コンパレータ）の一例を示す回路図である。It is a circuit diagram which shows an example of the voltage comparison circuit (comparator) applied to a successive approximation type A / D converter. 図３のコンパレータを適用した逐次比較型Ａ／Ｄ変換器における課題を説明するための図（その１）である。FIG. 4 is a diagram (part 1) for explaining a problem in a successive approximation A / D converter to which the comparator of FIG. 3 is applied. 図３のコンパレータを適用した逐次比較型Ａ／Ｄ変換器における課題を説明するための図（その２）である。FIG. 4 is a diagram (No. 2) for describing a problem in the successive approximation A / D converter to which the comparator of FIG. 3 is applied. ボディバイアス効果を説明するための図（その１）である。It is FIG. (1) for demonstrating a body bias effect. ボディバイアス効果を説明するための図（その２）である。It is FIG. (2) for demonstrating a body bias effect. 電圧比較回路（コンパレータ）の第１実施例を示す回路図である。1 is a circuit diagram showing a first embodiment of a voltage comparison circuit (comparator); FIG. 図８のコンパレータの動作を説明するための図である。It is a figure for demonstrating operation | movement of the comparator of FIG. 逐次比較型Ａ／Ｄ変換器の第１実施例を示すブロック図である。1 is a block diagram illustrating a first embodiment of a successive approximation A / D converter. FIG. 図１０の逐次比較型Ａ／Ｄ変換器に適用されるコンパレータを示す回路図である。It is a circuit diagram which shows the comparator applied to the successive approximation type A / D converter of FIG. 図１０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。It is a figure for demonstrating operation | movement of the successive approximation type A / D converter of FIG. 図１０の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図（その１）である。FIG. 11 is a diagram (No. 1) for explaining an example of a determination operation by the successive approximation A / D converter of FIG. 10; 図１０の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図（その２）である。FIG. 11 is a diagram (No. 2) for explaining an example of the determination operation by the successive approximation A / D converter of FIG. 10; コンパレータの第２実施例を示す回路図である。It is a circuit diagram which shows the 2nd Example of a comparator. 図１５のコンパレータの入出力信号を概略的に示す図である。FIG. 16 is a diagram schematically showing input / output signals of the comparator of FIG. 15. 図１５のコンパレータが適用される逐次比較型Ａ／Ｄ変換器の第２実施例を示すブロック図である。FIG. 16 is a block diagram showing a second embodiment of a successive approximation A / D converter to which the comparator of FIG. 15 is applied. 図１７の逐次比較型Ａ／Ｄ変換器における補正回路の一例を示す回路図である。FIG. 18 is a circuit diagram illustrating an example of a correction circuit in the successive approximation A / D converter of FIG. 17. 逐次比較型Ａ／Ｄ変換器の第３実施例を示すブロック図である。It is a block diagram which shows 3rd Example of a successive approximation type A / D converter. 図１９の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図である。FIG. 20 is a block diagram showing the successive approximation type A / D converter of FIG. 19 in more detail. 図２０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。FIG. 21 is a diagram for explaining the operation of the successive approximation A / D converter of FIG. 20. 逐次比較型Ａ／Ｄ変換器の第４実施例を示すブロック図である。It is a block diagram which shows 4th Example of a successive approximation type A / D converter. 図２２の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図である。It is a block diagram which shows the successive approximation type A / D converter of FIG. 22 in detail. 図２３の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。It is a figure for demonstrating operation | movement of the successive approximation type A / D converter of FIG. コンパレータの第１実施例が適用される並列型Ａ／Ｄ変換器の一例を示すブロック図である。It is a block diagram which shows an example of the parallel type A / D converter with which 1st Example of a comparator is applied. 図２５の並列型Ａ／Ｄ変換器におけるユニット回路の一例を示す図である。It is a figure which shows an example of the unit circuit in the parallel type A / D converter of FIG. 図２６のユニット回路の動作を説明するための図である。FIG. 27 is a diagram for explaining the operation of the unit circuit of FIG. 26.

まず、実施例を詳述する前に、図１〜図５を参照して、電圧比較回路および半導体装置（Ａ／Ｄ変換器）の一例およびその課題を説明する。   First, before describing embodiments in detail, an example of a voltage comparison circuit and a semiconductor device (A / D converter) and problems thereof will be described with reference to FIGS.

図１は逐次比較型Ａ／Ｄ変換器の一例を概略的に示すブロック図である。なお、図１では、説明を簡略化するために、シングルエンドのＡ／Ｄ変換器として描いてある。   FIG. 1 is a block diagram schematically showing an example of a successive approximation A / D converter. In FIG. 1, a single-ended A / D converter is illustrated for simplicity of explanation.

図１において、参照符号１は容量方式Ｄ／Ａ変換器（Capacitive Digital-to-Analog Converter：ＣＤＡＣ）、２は電圧比較回路（コンパレータ）、そして、３はＳＡＲ（Successive Approximation Register）論理回路を示している。   In FIG. 1, reference numeral 1 is a capacitive digital-to-analog converter (CDAC), 2 is a voltage comparison circuit (comparator), and 3 is a SAR (Successive Approximation Register) logic circuit. ing.

図１に示されるように、逐次比較型Ａ／Ｄ変換器は、ＣＤＡＣ１，コンパレータ２およびＳＡＲ論理回路３を有する。   As shown in FIG. 1, the successive approximation A / D converter includes a CDAC 1, a comparator 2, and a SAR logic circuit 3.

ＣＤＡＣ１には、基準電圧Ｖref，アナログの入力信号（入力電圧）Ｖin，および，ＳＡＲ論理回路３からの複数ビットの容量制御コードφＣが入力され、また、コンパレータ２には、ＣＤＡＣ１の出力電圧Ｖixが入力されている。   A reference voltage Vref, an analog input signal (input voltage) Vin, and a multi-bit capacity control code φC from the SAR logic circuit 3 are input to CDAC1, and an output voltage Vix of CDAC1 is input to the comparator 2. Have been entered.

なお、ＳＡＲ論理回路３には、クロック信号ＣＬＫおよびコンパレータ２の出力信号が供給され、ＳＡＲ論理回路３は、上述した制御コードφＣと共に、電圧Ｖinをデジタル変換した複数ビットの出力データＤoutを出力する。   The SAR logic circuit 3 is supplied with the clock signal CLK and the output signal of the comparator 2. The SAR logic circuit 3 outputs a plurality of bits of output data Dout obtained by digitally converting the voltage Vin together with the control code φC. .

図２は図１の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図であり、アナログの入力電圧Ｖinを４ビットのデジタルデータＤ３〜Ｄ０に変換する場合を説明する。   FIG. 2 is a diagram for explaining an example of the determination operation by the successive approximation A / D converter of FIG. 1, and a case where the analog input voltage Vin is converted into 4-bit digital data D3 to D0 will be described.

なお、図２において、縦軸は、１６段階の電圧レベルを示し、コンパレータ２の閾値電圧Ｖthは、１６レベルの１／２（中央）のレベル『８』に設定する。また、説明を簡略化するために、最上位ビットＤ３を求めるときのＣＤＡＣ１の出力電圧Ｖixは、入力電圧Ｖinと等しいものとする。   In FIG. 2, the vertical axis indicates 16 levels of voltage levels, and the threshold voltage Vth of the comparator 2 is set to a level “8” that is ½ (center) of 16 levels. In order to simplify the description, it is assumed that the output voltage Vix of the CDAC 1 when obtaining the most significant bit D3 is equal to the input voltage Vin.

図２に示されるように、まず、コンパレータ２により、ＣＤＡＣ１の出力電圧Ｖix（入力電圧Ｖin）を閾値電圧Ｖthと比較し、Ｖix＜Ｖth（入力電圧Ｖin＜レベル『８』）ならば、データＤ３を”０”と判定する。   As shown in FIG. 2, first, the comparator 2 compares the output voltage Vix (input voltage Vin) of the CDAC1 with the threshold voltage Vth. If Vix <Vth (input voltage Vin <level “8”), the data D3 Is determined to be “0”.

次に、入力電圧Ｖinにレベル『４』（１６レベルの１／４：閾値電圧Ｖthの１／２）を加算した電圧Ｖix（＝Ｖin＋『４』）を閾値電圧Ｖthと比較する。   Next, a voltage Vix (= Vin + “4”) obtained by adding level “4” (¼ of 16 levels: 1/2 of threshold voltage Vth) to the input voltage Vin is compared with the threshold voltage Vth.

Ｖin＋『４』＞Ｖthならば、データＤ２を”１”と判定し、電圧Ｖin＋『４』からレベル『２』（１６レベルの１／８：閾値電圧Ｖthの１／４）を減算した電圧Ｖix（＝Ｖin＋『４』−『２』）を閾値電圧Ｖthと比較する。   If Vin + “4”> Vth, the data D2 is determined to be “1”, and the voltage Vix obtained by subtracting the level “2” (1/8 of the 16th level: 1/4 of the threshold voltage Vth) from the voltage Vin + “4”. (= Vin + “4” − “2”) is compared with the threshold voltage Vth.

さらに、Ｖin＋『４』−『２』＜Ｖthならば、データＤ１を”０”と判定し、電圧Ｖin＋『４』−『２』にレベル『１』（１６レベルの１／１６：閾値電圧Ｖthの１／８）を加算した電圧Ｖix（＝Ｖin＋『４』−『２』＋『１』）を閾値電圧Ｖthと比較する。   Further, if Vin + “4” − “2” <Vth, the data D1 is determined to be “0”, and the voltage Vin + “4” − “2” is changed to level “1” (1/16 of 16 levels: threshold voltage Vth). The voltage Vix (= Vin + “4” − “2” + “1”) obtained by adding 1/8) is compared with the threshold voltage Vth.

そして、Ｖin＋『４』−『２』＋『１』＞Ｖthならば、データＤ０を”１”と判定する。これにより、アナログの入力電圧Ｖinは、”０１０１”の４ビットのデジタルデータＤ３〜Ｄ０に変換されることになる。   If Vin + “4” − “2” + “1”> Vth, the data D0 is determined to be “1”. As a result, the analog input voltage Vin is converted into 4-bit digital data D3 to D0 of “0101”.

図３は逐次比較型Ａ／Ｄ変換器に適用される電圧比較回路（コンパレータ）の一例を示す回路図である。   FIG. 3 is a circuit diagram showing an example of a voltage comparison circuit (comparator) applied to the successive approximation A / D converter.

図３に示されるように、コンパレータ２は、ｐＭＯＳトランジスタＭ１１，Ｍ２１、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ１２，Ｍ２２、および、スイッチＳ１，Ｓ１０，Ｓ２０を有する。   As shown in FIG. 3, the comparator 2 includes pMOS transistors M11 and M21, nMOS transistors M1, M2, M12, and M22, and switches S1, S10, and S20.

ここで、トランジスタＭ１１およびＭ１２よりなる第１インバータと、トランジスタＭ２１およびＭ２２よりなる第２インバータは、互いの入力および出力を交差接続してラッチ回路を構成している。   Here, the first inverter composed of the transistors M11 and M12 and the second inverter composed of the transistors M21 and M22 form a latch circuit by cross-connecting their inputs and outputs.

トランジスタＭ１およびＭ２は差動対トランジスタで、トランジスタＭ１のゲートには第１入力電圧Ｖi+が印加され、また、トランジスタＭ２のゲートには第２入力電圧Ｖi-が印加されている。   The transistors M1 and M2 are differential pair transistors, and the first input voltage Vi + is applied to the gate of the transistor M1, and the second input voltage Vi− is applied to the gate of the transistor M2.

なお、コンパレータ２をシングルエンドのＡ／Ｄ変換器に適用する場合、例えば、入力電圧Ｖix（図１のＣＤＡＣ１の出力電圧）をトランジスタＭ１のゲートに印加し、トランジスタＭ２のゲートに印加する閾値電圧Ｖthと比較することになる。   When the comparator 2 is applied to a single-ended A / D converter, for example, the input voltage Vix (the output voltage of the CDAC1 in FIG. 1) is applied to the gate of the transistor M1, and the threshold voltage applied to the gate of the transistor M2. It will be compared with Vth.

ラッチ回路は、電源電位ＶDDの第１電源線ＰＬ１と差動対トランジスタＭ１およびＭ２の各ドレイン間に設けられている。また、トランジスタＭ１およびＭ２のドレインには、それぞれ一端が第１電源線ＰＬ１に接続されたスイッチＳ１０およびＳ２０の他端が接続されている。   The latch circuit is provided between the first power supply line PL1 of the power supply potential VDD and the drains of the differential pair transistors M1 and M2. Also, the drains of the transistors M1 and M2 are connected to the other ends of switches S10 and S20 each having one end connected to the first power supply line PL1.

すなわち、スイッチＳ１０は、第１インバータにおけるｐＭＯＳトランジスタＭ１１のソースとｎＭＯＳトランジスタＭ１２のソース間に設けられ、トランジスタＭ１２のソースがトランジスタＭ１のドレインに接続されている。   That is, the switch S10 is provided between the source of the pMOS transistor M11 and the source of the nMOS transistor M12 in the first inverter, and the source of the transistor M12 is connected to the drain of the transistor M1.

同様に、スイッチＳ２０は、第２インバータにおけるｐＭＯＳトランジスタＭ２１のソースとｎＭＯＳトランジスタＭ２２のソース間に設けられ、トランジスタＭ２２のソースがトランジスタＭ２のドレインに接続されている。   Similarly, the switch S20 is provided between the source of the pMOS transistor M21 and the source of the nMOS transistor M22 in the second inverter, and the source of the transistor M22 is connected to the drain of the transistor M2.

トランジスタＭ１およびＭ２のソースは共通接続されると共に、スイッチＳ１を介して接地電位ＧＮＤの第２電源線ＰＬ２に接続されている。   The sources of the transistors M1 and M2 are connected in common and connected to the second power supply line PL2 of the ground potential GND through the switch S1.

ここで、トランジスタＭ１およびＭ２のボディ（バックゲート、或いは、バルクとも呼ばれる）は、直接、第２電源線ＰＬ２に接続されている。   Here, the bodies (also called back gates or bulk) of the transistors M1 and M2 are directly connected to the second power supply line PL2.

なお、スイッチＳ１は、制御信号φ１によりオン／オフ制御され、また、スイッチＳ１０およびＳ２０は、信号φ１の反転論理の制御信号φ１ｘによりオン／オフ制御されるようになっている。   The switch S1 is ON / OFF controlled by the control signal φ1, and the switches S10 and S20 are ON / OFF controlled by the control signal φ1x of the inverted logic of the signal φ1.

上述した図３のコンパレータ２を図１に示す逐次比較型Ａ／Ｄ変換器に適用し、アナログの入力電圧ＶinをデジタルデータＤ３〜Ｄ０に変換する場合、例えば、その入力電圧Ｖin（電圧Ｖix）の値と閾値電圧Ｖthの差が小さいと誤判定の確率が大きくなる。   When the comparator 2 of FIG. 3 described above is applied to the successive approximation A / D converter shown in FIG. 1 to convert the analog input voltage Vin into the digital data D3 to D0, for example, the input voltage Vin (voltage Vix). If the difference between this value and the threshold voltage Vth is small, the probability of erroneous determination increases.

図４および図５は図３のコンパレータを適用した逐次比較型Ａ／Ｄ変換器における課題を説明するための図である。ここで、図４は正常判定の場合を示し、また、図５は誤判定の場合を示している。   4 and 5 are diagrams for explaining problems in the successive approximation A / D converter to which the comparator of FIG. 3 is applied. Here, FIG. 4 shows the case of normal determination, and FIG. 5 shows the case of erroneous determination.

まず、正常判定の場合、図４に示されるように、コンパレータ２は、ＣＤＡＣ１の出力電圧Ｖix（入力電圧Ｖin）を閾値電圧Ｖthと比較し、Ｖix＜Ｖth（入力電圧Ｖin＜レベル『８』）ならば、データＤ３を”０”と判定する。   First, in the case of normal determination, as shown in FIG. 4, the comparator 2 compares the output voltage Vix (input voltage Vin) of the CDAC 1 with the threshold voltage Vth, and Vix <Vth (input voltage Vin <level “8”). If so, the data D3 is determined to be “0”.

次に、入力電圧Ｖinにレベル『４』を加算したＣＤＡＣ１の出力電圧Ｖix（＝Ｖin＋『４』）を閾値電圧Ｖthと比較する。   Next, the output voltage Vix (= Vin + “4”) of the CDAC 1 obtained by adding the level “4” to the input voltage Vin is compared with the threshold voltage Vth.

Ｖin＋『４』＞Ｖthならば、データＤ２を”１”と判定し、電圧Ｖin＋『４』からレベル『２』を減算した電圧Ｖix（＝Ｖin＋『４』−『２』）を閾値電圧Ｖthと比較する。   If Vin + “4”> Vth, the data D2 is determined to be “1”, and the voltage Vix (= Vin + “4” − “2”) obtained by subtracting the level “2” from the voltage Vin + “4” is set as the threshold voltage Vth. Compare.

さらに、Ｖin＋『４』−『２』＞Ｖthならば、データＤ１を”１”と判定し、電圧Ｖin＋『４』−『２』からレベル『１』を減算した電圧Ｖix（＝Ｖin＋『４』−『２』−『１』）を閾値電圧Ｖthと比較する。   Further, if Vin + “4” − “2”> Vth, the data D1 is determined as “1”, and the voltage Vinix (= Vin + “4”) obtained by subtracting the level “1” from the voltage Vin + “4” − “2”. -"2"-"1") is compared with the threshold voltage Vth.

そして、Ｖin＋『４』−『２』−『１』＞Ｖthならば、データＤ０を”１”と判定する。これにより、アナログの入力電圧Ｖinは、”０１１１”のデジタルデータＤ３〜Ｄ０に変換されることになる。   If Vin + “4” − “2” − “1”> Vth, the data D0 is determined to be “1”. As a result, the analog input voltage Vin is converted into digital data D3 to D0 of “0111”.

一方、誤判定の場合、図５に示されるように、ＣＤＡＣ１の出力電圧Ｖix（入力電圧Ｖin）を閾値電圧Ｖthと比較し、Ｖix＞Ｖth（入力電圧Ｖin＞レベル『８』）と判定してしまうと、データＤ３は”１”とされてしまう。 On the other hand, in the case of erroneous determination, as shown in FIG. 5, the output voltage Vix (input voltage Vin) of CDAC1 is compared with the threshold voltage Vth, and Vix> Vth (input voltage Vin > level “8”) is determined. When put away, the data D3 is thus set to "1".

次に、入力電圧Ｖinからレベル『４』を減算したＣＤＡＣ１の出力電圧Ｖix（＝Ｖin−『４』）を閾値電圧Ｖthと比較する。   Next, the output voltage Vix (= Vin− “4”) of the CDAC 1 obtained by subtracting the level “4” from the input voltage Vin is compared with the threshold voltage Vth.

Ｖin−『４』＜Ｖthならば、データＤ２を”０”と判定し、電圧Ｖin−『４』にレベル『２』を加算した電圧Ｖix（＝Ｖin−『４』＋『２』）を閾値電圧Ｖthと比較する。   If Vin− “4” <Vth, the data D2 is determined to be “0”, and the voltage Vinx (= Vin− “4” + “2”) obtained by adding the level “2” to the voltage Vin− “4” is a threshold value. Compare with voltage Vth.

さらに、Ｖin−『４』＋『２』＜Ｖthならば、データＤ１を”０”と判定し、電圧Ｖin−『４』＋『２』にレベル『１』を加算した電圧Ｖix（＝Ｖin−『４』＋『２』＋『１』）を閾値電圧Ｖthと比較する。   Further, if Vin− “4” + “2” <Vth, the data D1 is determined to be “0”, and a voltage Vix (= Vin−) obtained by adding the level “1” to the voltage Vin− “4” + “2”. “4” + “2” + “1”) is compared with the threshold voltage Vth.

そして、Ｖin−『４』＋『２』＋『１』＜Ｖthならば、データＤ０を”０”と判定する。これにより、アナログの入力電圧Ｖinは、”１０００”のデジタルデータＤ３〜Ｄ０に変換されてしまう。   If Vin− “4” + “2” + “1” <Vth, the data D0 is determined to be “0”. As a result, the analog input voltage Vin is converted into “1000” digital data D3 to D0.

すなわち、最初に閾値電圧Ｖthと比較する電圧Ｖix（入力電圧Ｖin）が、その閾値電圧Ｖthとの差が小さいと、最上位ビットのデータＤ３を正しく判定できなくなる。その結果、アナログの入力電圧ＶinをデジタルのデータＤ３〜Ｄ０に正しく変換することが困難になる。   That is, if the difference between the voltage Vix (input voltage Vin) to be compared with the threshold voltage Vth first and the threshold voltage Vth is small, the most significant bit data D3 cannot be correctly determined. As a result, it becomes difficult to correctly convert the analog input voltage Vin into digital data D3 to D0.

これは、最上位ビットのデータＤ３を判定するための、最初に閾値電圧Ｖthと比較する電圧Ｖix（入力電圧Ｖin）と閾値電圧Ｖthの差が小さい場合だけの問題ではない。すなわち、ＣＤＡＣ１の出力電圧Ｖixと閾値電圧Ｖthの差が小さくてそのビットのデータを誤判定すると、それよりも下位のビットのデータを正しく判定することが困難になる。   This is not a problem only when the difference between the threshold voltage Vth and the voltage Vix (input voltage Vin) that is first compared with the threshold voltage Vth for determining the most significant bit data D3 is small. That is, if the difference between the output voltage Vix of the CDAC1 and the threshold voltage Vth is small and the data of the bit is erroneously determined, it is difficult to correctly determine the data of the lower bits.

以下、添付図面を参照して、電圧比較回路および半導体装置（Ａ／Ｄ変換器）の各実施例を詳述するが、その前に、ボディバイアス効果について説明する。   Hereinafter, embodiments of the voltage comparison circuit and the semiconductor device (A / D converter) will be described in detail with reference to the accompanying drawings. Before that, the body bias effect will be described.

図６および図７はボディバイアス効果を説明するための図である。ここで、ｎＭＯＳトランジスタＭ０の閾値電圧をＶthnとし、トランジスタＭ０のボディ電圧をＶｂとし、ソース電圧をＶｓとする。このとき、トランジスタＭ０のソース−ボディ間電圧Ｖsbは、Ｖsb＝Ｖｂ−Ｖｓとなる。   6 and 7 are diagrams for explaining the body bias effect. Here, the threshold voltage of the nMOS transistor M0 is Vthn, the body voltage of the transistor M0 is Vb, and the source voltage is Vs. At this time, the source-body voltage Vsb of the transistor M0 is Vsb = Vb−Vs.

そして、例えば、γ≒０．４，φF≒０．４，Ｖｂ＝０ＶのときのＶthn＝０．３Ｖとした場合、ボディバイアス効果によって、トランジスタＭ０の閾値電圧Ｖthnは、Ｖthn＝Ｖthn0＋γ｛(|２φF−Ｖsb|)1/2−(|２φF|)1/2｝と表すことができる。なお、γおよびφFは、半導体プロセスにより決まる定数である。 Then, for example, γ ≒ 0.4, φ F ≒ 0.4, when a Vthn = 0.3V when the Vb = 0V, the body bias effect, the threshold voltage Vthn of the transistor M0 is, Vthn = Vthn 0 + gamma {(| 2φ F −Vsb |) 1/2 − (| 2φ F |) 1/2 }. Note that γ and φ F are constants determined by the semiconductor process.

すなわち、図７に示されるように、ソース−ボディ間電圧Ｖsbが高くなればなるほど、トランジスタＭ０の閾値電圧Ｖthnが低くなることが分かる。   That is, as shown in FIG. 7, it can be seen that the threshold voltage Vthn of the transistor M0 decreases as the source-body voltage Vsb increases.

図８は電圧比較回路（コンパレータ）の第１実施例を示す回路図である。図８に示されるように、コンパレータ２は、ｐＭＯＳトランジスタＭ１１，Ｍ２１、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ１２，Ｍ２２、容量Ｃ１，Ｃ２、および、スイッチＳ１，Ｓ２ｐ，Ｓ２ｍ，Ｓ１０，Ｓ２０を有する。   FIG. 8 is a circuit diagram showing a first embodiment of a voltage comparison circuit (comparator). As shown in FIG. 8, the comparator 2 includes pMOS transistors M11 and M21, nMOS transistors M1, M2, M12, and M22, capacitors C1 and C2, and switches S1, S2p, S2m, S10, and S20.

ここで、トランジスタＭ１１およびＭ１２よりなる第１インバータと、トランジスタＭ２１およびＭ２２よりなる第２インバータは、互いのインバータの入力および出力を交差接続したラッチ回路を構成している。   Here, the first inverter composed of the transistors M11 and M12 and the second inverter composed of the transistors M21 and M22 constitute a latch circuit in which the inputs and outputs of the respective inverters are cross-connected.

トランジスタＭ１およびＭ２は差動対トランジスタで、トランジスタＭ１のゲートには第１入力電圧Ｖi+が印加され、また、トランジスタＭ２のゲートには第２入力電圧Ｖi-が印加されている。   The transistors M1 and M2 are differential pair transistors, and the first input voltage Vi + is applied to the gate of the transistor M1, and the second input voltage Vi− is applied to the gate of the transistor M2.

ラッチ回路は、電源電位ＶDDの第１電源線ＰＬ１と差動対トランジスタＭ１およびＭ２の各ドレイン間に設けられている。また、トランジスタＭ１およびＭ２のドレインには、それぞれ一端が第１電源線ＰＬ１に接続されたスイッチＳ１０およびＳ２０の他端が接続されている。   The latch circuit is provided between the first power supply line PL1 of the power supply potential VDD and the drains of the differential pair transistors M1 and M2. Also, the drains of the transistors M1 and M2 are connected to the other ends of switches S10 and S20 each having one end connected to the first power supply line PL1.

すなわち、スイッチＳ１０は、第１インバータにおけるｐＭＯＳトランジスタＭ１１のソースとｎＭＯＳトランジスタＭ１２のソース間に設けられ、トランジスタＭ１２のソースがトランジスタＭ１のドレインに接続されている。   That is, the switch S10 is provided between the source of the pMOS transistor M11 and the source of the nMOS transistor M12 in the first inverter, and the source of the transistor M12 is connected to the drain of the transistor M1.

同様に、スイッチＳ２０は、第２インバータにおけるｐＭＯＳトランジスタＭ２１のソースとｎＭＯＳトランジスタＭ２２のソース間に設けられ、トランジスタＭ２２のソースがトランジスタＭ２のドレインに接続されている。   Similarly, the switch S20 is provided between the source of the pMOS transistor M21 and the source of the nMOS transistor M22 in the second inverter, and the source of the transistor M22 is connected to the drain of the transistor M2.

トランジスタＭ１およびＭ２のソースは共通接続されると共に、スイッチＳ１を介して接地電位ＧＮＤの第２電源線ＰＬ２に接続されている。   The sources of the transistors M1 and M2 are connected in common and connected to the second power supply line PL2 of the ground potential GND through the switch S1.

ここで、トランジスタＭ１のボディは、スイッチＳ２ｐを介して第２電源線ＰＬ２に接続され、また、トランジスタＭ２のボディは、スイッチＳ２ｍを介して第２電源線ＰＬ２に接続されている。   Here, the body of the transistor M1 is connected to the second power supply line PL2 via the switch S2p, and the body of the transistor M2 is connected to the second power supply line PL2 via the switch S2m.

すなわち、トランジスタＭ１およびＭ２のボディは、それぞれスイッチＳ２ｐおよびＳ２ｍを介して第２電源線（接地線）ＰＬ２に接続されると共に、それぞれ容量Ｃ１およびＣ２の一端に接続されている。   That is, the bodies of the transistors M1 and M2 are connected to the second power supply line (ground line) PL2 via the switches S2p and S2m, respectively, and are connected to one ends of the capacitors C1 and C2, respectively.

なお、容量Ｃ１およびＣ２の他端は、トランジスタＭ１およびＭ２のゲートに接続されている。このように、コンパレータの第１実施例は、容量Ｃ１およびＣ２により、トランジスタＭ１およびＭ２のボディとＡＣ信号（Ｖi+およびＶi-）間を容量結合させて閾値を制御するようになっている。   The other ends of the capacitors C1 and C2 are connected to the gates of the transistors M1 and M2. Thus, in the first embodiment of the comparator, the threshold is controlled by capacitively coupling the bodies of the transistors M1 and M2 and the AC signals (Vi + and Vi-) by the capacitors C1 and C2.

スイッチＳ１は、制御信号φ１によりオン／オフ制御され、スイッチＳ２ｐ，Ｓ２ｍ，Ｓ１０およびＳ２０は、信号φ１の反転論理の制御信号φ１ｘによりオン／オフ制御される。   The switch S1 is on / off controlled by the control signal φ1, and the switches S2p, S2m, S10 and S20 are on / off controlled by the control signal φ1x of the inverted logic of the signal φ1.

図９は図８のコンパレータの動作を説明するための図である。ここで、図８のコンパレータ２における各スイッチＳ１，Ｓ２ｐ，Ｓ２ｍ，Ｓ１０，Ｓ２０は、高レベル『Ｈ』でオンし、低レベル『Ｌ』でオフする。   FIG. 9 is a diagram for explaining the operation of the comparator of FIG. Here, the switches S1, S2p, S2m, S10, and S20 in the comparator 2 of FIG. 8 are turned on at the high level “H” and turned off at the low level “L”.

図９に示されるように、まず、信号φ１が『Ｈ』から『Ｌ』に変化すると（φ１ｘが『Ｌ』から『Ｈ』に変化すると）、スイッチＳ２ｐ，Ｓ２ｍ，Ｓ１０およびＳ２０がオンしてスイッチＳ１がオフする。   As shown in FIG. 9, first, when the signal φ1 changes from “H” to “L” (when φ1x changes from “L” to “H”), the switches S2p, S2m, S10 and S20 are turned on. The switch S1 is turned off.

これにより、ノードＮ１０の電位ＶｍおよびノードＮ２０の電位Ｖｐは、両方とも電源電圧ＶDDにプルアップされ、トランジスタＭ１およびＭ２のボディは接地電位ＧＮＤとされる。このとき、トランジスタＭ１およびＭ２のソースは、第２電源線ＰＬ２から切り離され、これによりリセット動作が行われる。   As a result, the potential Vm of the node N10 and the potential Vp of the node N20 are both pulled up to the power supply voltage VDD, and the bodies of the transistors M1 and M2 are set to the ground potential GND. At this time, the sources of the transistors M1 and M2 are disconnected from the second power supply line PL2, whereby a reset operation is performed.

このとき、トランジスタＭ１のゲートとボディ間に設けられた容量Ｃ１には、入力電圧Ｖi+による電荷が蓄積され、また、トランジスタＭ２のゲートとボディ間に設けられた容量Ｃ２には、入力電圧Ｖi-による電荷が蓄積される。   At this time, charges due to the input voltage Vi + are accumulated in the capacitor C1 provided between the gate and the body of the transistor M1, and the input voltage Vi− is applied to the capacitor C2 provided between the gate and the body of the transistor M2. The charge by is accumulated.

次に、信号φ１が『Ｌ』から『Ｈ』に変化すると（φ１ｘが『Ｈ』から『Ｌ』に変化すると）、スイッチＳ２ｐ，Ｓ２ｍ，Ｓ１０およびＳ２０がオフしてスイッチＳ１がオンし、比較動作が行われる。   Next, when the signal φ1 changes from “L” to “H” (when φ1x changes from “H” to “L”), the switches S2p, S2m, S10, and S20 are turned off and the switch S1 is turned on. Operation is performed.

すなわち、トランジスタＭ１およびＭ２のボディは第２電源線ＰＬ２から切り離され、トランジスタＭ１およびＭ２のソースは第２電源線ＰＬ２に接続されて接地電位ＧＮＤとされる。   That is, the bodies of the transistors M1 and M2 are disconnected from the second power supply line PL2, and the sources of the transistors M1 and M2 are connected to the second power supply line PL2 and set to the ground potential GND.

これにより、差動トランジスタＭ１およびＭ２の各ゲートに印加された電圧Ｖi+およびＶi-が比較され、その比較結果に応じて、ノードＮ１０の電位ＶｍおよびノードＮ２０の電位Ｖｐが変化する。   As a result, the voltages Vi + and Vi− applied to the gates of the differential transistors M1 and M2 are compared, and the potential Vm of the node N10 and the potential Vp of the node N20 change according to the comparison result.

ここで、例えば、Ｖi+＞Ｖi-とすると、トランジスタＭ１を流れる電流がトランジスタＭ２を流れる電流よりも大きくなり、ノードＮ１０の電位ＶｍとノードＮ２０の電位Ｖｐ、並びに、出力電圧Ｖo+およびＶo-に電位差が発生する。   Here, for example, if Vi +> Vi−, the current flowing through the transistor M1 becomes larger than the current flowing through the transistor M2, and the potential difference between the potential Vm of the node N10 and the potential Vp of the node N20 and the output voltages Vo + and Vo−. Will occur.

さらに、その電位差は、交差接続された第１インバータ（Ｍ１１，Ｍ２１）および第２インバータ（Ｍ１２，Ｍ２２）による正帰還ループによって増幅され、ラッチ回路の出力電圧Ｖo+およびＶo-により判定結果が出力される。   Further, the potential difference is amplified by a positive feedback loop including the first inverter (M11, M21) and the second inverter (M12, M22) that are cross-connected, and the determination result is output by the output voltages Vo + and Vo− of the latch circuit. The

このとき、トランジスタＭ１のボディ電圧Ｖb+とトランジスタＭ１のボディ電圧Ｖb+は、例えば、Ｖi+＞Ｖi-のときはＶb+＞Ｖb-となり、トランジスタＭ１の閾値電圧Ｖth(M1)がトランジスタＭ２の閾値電圧Ｖth(M2)よりも小さくなる（Ｖth(M1)＜Ｖth(M2)）。   At this time, the body voltage Vb + of the transistor M1 and the body voltage Vb + of the transistor M1 are, for example, Vb +> Vb− when Vi +> Vi−, and the threshold voltage Vth (M1) of the transistor M1 is the threshold voltage Vth ( Smaller than (M2) (Vth (M1) <Vth (M2)).

すなわち、差動対トランジスタＭ１およびＭ２は、その入力電圧Ｖi+およびＶi-に比例して閾値電圧が逆方向へシフトする。その結果、コンパレータ２による入力電圧Ｖi+およびＶi-の比較は、Ｖi+とＶi-の電位差がより大きな場合のように動作することになる。   That is, the differential pair transistors M1 and M2 have their threshold voltages shifted in the reverse direction in proportion to their input voltages Vi + and Vi-. As a result, the comparison of the input voltages Vi + and Vi− by the comparator 2 operates as if the potential difference between Vi + and Vi− is larger.

図１０は逐次比較型Ａ／Ｄ変換器の第１実施例を示すブロック図であり、８ビットのＡ／Ｄ変換器を示すものである。   FIG. 10 is a block diagram showing a first embodiment of the successive approximation A / D converter, and shows an 8-bit A / D converter.

図１０に示されるように、逐次比較型Ａ／Ｄ変換器は、ＣＤＡＣ１，コンパレータ２，ＳＡＲ論理回路３およびフリップフロップ（ＦＦ）４を有する。   As shown in FIG. 10, the successive approximation A / D converter includes a CDAC 1, a comparator 2, a SAR logic circuit 3, and a flip-flop (FF) 4.

ＣＤＡＣ１は、複数の容量C100〜C108、並びに、各容量の一端に高電位基準電圧ＶＲＨ，低電位基準電圧ＶＲＬまたは入力電圧Ｖinを選択して印加するための複数のスイッチS100〜S108を有する。   The CDAC1 includes a plurality of capacitors C100 to C108 and a plurality of switches S100 to S108 for selecting and applying the high potential reference voltage VRH, the low potential reference voltage VRL, or the input voltage Vin to one end of each capacitor.

容量C100およびC101の容量値は１Ｃ、C102の容量値は２Ｃ、C103の容量値は４Ｃ、C104の容量値は８Ｃ、C105の容量値は１６Ｃ、C106の容量値は３２Ｃ、C107の容量値は６４Ｃ、そして、C108の容量値は１２８Ｃに設定されている。   The capacitance values of the capacitors C100 and C101 are 1C, the capacitance value of C102 is 2C, the capacitance value of C103 is 4C, the capacitance value of C104 is 8C, the capacitance value of C105 is 16C, the capacitance value of C106 is 32C, and the capacitance value of C107 is The capacity value of 64C and C108 is set to 128C.

ここで、複数の容量C100〜C108の他端は、ノードＮ100で共通接続され、そのノードＮ100からコンパレータ２の入力電圧Ｖixが取り出される。また、ノードＮ100には、スイッチＳ110を介してコモンモード電圧ＶＣＭが選択的に印加されるようになっている。   Here, the other ends of the plurality of capacitors C100 to C108 are commonly connected at the node N100, and the input voltage Vix of the comparator 2 is taken out from the node N100. Further, the common mode voltage VCM is selectively applied to the node N100 via the switch S110.

なお、コモンモード電圧ＶＣＭは、例えば、高電位電源線と接地線の中間電位（ＶDD／２）に設定することができる。   The common mode voltage VCM can be set to an intermediate potential (VDD / 2) between the high potential power supply line and the ground line, for example.

ＣＤＡＣ１において、スイッチS100〜S108は、ＳＡＲ論理回路３からの容量制御コードφＣにより制御され、また、スイッチS110は、ＳＡＲ論理回路３からの制御信号φＳにより制御される。   In CDAC1, the switches S100 to S108 are controlled by the capacity control code φC from the SAR logic circuit 3, and the switch S110 is controlled by the control signal φS from the SAR logic circuit 3.

コンパレータ２およびフリップフロップ４は、ＳＡＲ論理回路３からの制御信号φcmpにより制御される。この信号φcmpは、後述する図１１における制御信号φ１ｘに対応する。   Comparator 2 and flip-flop 4 are controlled by a control signal φcmp from SAR logic circuit 3. This signal φcmp corresponds to a control signal φ1x in FIG.

なお、図１０は、シングルエンドのＡ／Ｄ変換器として描いてあるが、差動のＡ／Ｄ変換器では、複数の容量C100〜C108および複数のスイッチS100〜S108, S110に対応する回路が設けられ、Ｖi+（Ｖix）とＶi-が生成されることになる。   Although FIG. 10 is drawn as a single-ended A / D converter, a differential A / D converter has circuits corresponding to a plurality of capacitors C100 to C108 and a plurality of switches S100 to S108, S110. Vi + (Vix) and Vi− are generated.

図１１は図１０の逐次比較型Ａ／Ｄ変換器に適用されるコンパレータを示す回路図であり、図８のコンパレータを図１０のＡ／Ｄ変換器に適用したときの回路を示すものである。   11 is a circuit diagram showing a comparator applied to the successive approximation A / D converter of FIG. 10, and shows a circuit when the comparator of FIG. 8 is applied to the A / D converter of FIG. .

図１１と図８の比較から明らかなように、コンパレータの第１実施例を図１０の逐次比較型Ａ／Ｄ変換器に適用する場合、スイッチＳ２ｐおよびＳ２ｍの制御信号として信号φＳを使用するようになっている。   As is apparent from the comparison between FIG. 11 and FIG. 8, when the first embodiment of the comparator is applied to the successive approximation A / D converter of FIG. 10, the signal φS is used as the control signal for the switches S2p and S2m. It has become.

なお、図１１では、シングルエンドのＡ／Ｄ変換器に適用するコンパレータを示し、トランジスタＭ１のゲート電圧Ｖi+としてシングルエンドの入力電圧Ｖixを印加し、トランジスタＭ２のゲート電圧Ｖi-として閾値電圧Ｖthを印加するようになっている。   FIG. 11 shows a comparator applied to a single-ended A / D converter. A single-ended input voltage Vix is applied as the gate voltage Vi + of the transistor M1, and a threshold voltage Vth is applied as the gate voltage Vi− of the transistor M2. It is designed to be applied.

また、図１１では、トランジスタＭ１およびＭ２のボディがスイッチＳ２ｐおよびＳ２ｍを介して第２電源線ＰＬ２に接続されているが、例えば、スイッチＳ２ｍを設けずにトランジスタＭ２のボディを直接第２電源線ＰＬ２に接続することもできる。   In FIG. 11, the bodies of the transistors M1 and M2 are connected to the second power supply line PL2 via the switches S2p and S2m. For example, the body of the transistor M2 is directly connected to the second power supply line without providing the switch S2m. It can also be connected to PL2.

このように、トランジスタＭ２のボディを直接第２電源線ＰＬ２に接続した場合でも、トランジスタＭ１のボディバイアス効果により、入力電圧Ｖixに比例してトランジスタＭ１の閾値電圧が逆方向へシフトすることになる。   Thus, even when the body of the transistor M2 is directly connected to the second power supply line PL2, the threshold voltage of the transistor M1 shifts in the reverse direction in proportion to the input voltage Vix due to the body bias effect of the transistor M1. .

その結果、コンパレータ２による入力電圧Ｖixと閾値電圧Ｖthの比較は、ＶixとＶthの電位差がより大きな場合のように動作することになる。   As a result, the comparison between the input voltage Vix and the threshold voltage Vth by the comparator 2 operates as if the potential difference between Vix and Vth is larger.

図１２は図１０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
図１２に示されるように、まず、クロック信号ＣＬＫ『０』の立ち上がりタイミングで制御信号φＳが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、図１０のＣＤＡＣ１におけるスイッチS110がオンして、ノードＮ100の電位（Ｖix）がＶＣＭになる。 FIG. 12 is a diagram for explaining the operation of the successive approximation A / D converter of FIG.
As shown in FIG. 12, first, when the control signal φS changes from the low level “L” to the high level “H” at the rising timing of the clock signal CLK “0”, the switch S110 in the CDAC 1 in FIG. The potential (Vix) of the node N100 becomes VCM.

このとき、ＣＤＡＣ１のスイッチS100〜S108は、それらスイッチS100〜S108の一端に対して全て入力電圧Ｖinが印加されるように、制御コードφＣによりスイッチング制御される。   At this time, the switches S100 to S108 of CDAC1 are subjected to switching control by the control code φC so that the input voltage Vin is applied to one end of the switches S100 to S108.

すなわち、容量C100〜C108の両端には、コモンモード電圧ＶＣＭおよび入力電圧Ｖinが印加され、容量C100〜C108に電荷が蓄積される。このようにして、入力電圧Ｖinのサンプリング動作が行われる。   That is, the common mode voltage VCM and the input voltage Vin are applied to both ends of the capacitors C100 to C108, and charges are accumulated in the capacitors C100 to C108. In this way, the sampling operation of the input voltage Vin is performed.

一方、図１１に示すコンパレータ２では、信号φＳが『Ｈ』になることで、スイッチＳ２ｐおよびＳ２ｍがオンし、トランジスタＭ１およびＭ２のボディ並びに容量Ｃ１およびＣ２の一端が接地電位ＧＮＤの第２電源線ＰＬ２に接続される。   On the other hand, in the comparator 2 shown in FIG. 11, when the signal φS becomes “H”, the switches S2p and S2m are turned on, and the bodies of the transistors M1 and M2 and one ends of the capacitors C1 and C2 Connected to line PL2.

すなわち、容量Ｃ１の両端には、ノードＮ100の電圧Ｖixおよび接地電位ＧＮＤが印加され、容量Ｃ１に電荷が蓄積される。   That is, the voltage Vix of the node N100 and the ground potential GND are applied to both ends of the capacitor C1, and charges are accumulated in the capacitor C1.

次に、クロック信号ＣＬＫ『２』の立ち上がりタイミングで信号φＳが『Ｈ』から『Ｌ』に変化すると、スイッチS110がオフしてノードＮ100がフローティング状態になる。   Next, when the signal φS changes from “H” to “L” at the rising timing of the clock signal CLK “2”, the switch S110 is turned off and the node N100 enters a floating state.

ここで、クロック信号ＣＬＫ『２』の立ち上がりタイミングから立ち下がりタイミングまでの期間、信号φcmp（φ１ｘ）は『Ｈ』状態になり、コンパレータ２のスイッチＳ１０およびＳ２０がオンしてスイッチＳ１がオフし、リセット動作が行われる。   Here, during the period from the rising timing to the falling timing of the clock signal CLK “2”, the signal φcmp (φ1x) is in the “H” state, the switches S10 and S20 of the comparator 2 are turned on, and the switch S1 is turned off. A reset operation is performed.

また、クロック信号ＣＬＫ『２』の立ち下がりタイミングからクロック信号ＣＬＫ『３』の立ち上がりタイミングまでの期間、信号φ１ｘは『Ｌ』状態になり、コンパレータ２のスイッチＳ１０およびＳ２０がオフしてスイッチＳ１がオンし、比較動作が行われる。   Further, during the period from the falling timing of the clock signal CLK “2” to the rising timing of the clock signal CLK “3”, the signal φ1x is in the “L” state, the switches S10 and S20 of the comparator 2 are turned off, and the switch S1 is turned on. Turns on and the comparison operation is performed.

すなわち、コンパレータ２では、電圧Ｖix（Ｖi+）と電圧Ｖth（Ｖi-）が比較され、その比較結果がトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２よりなるラッチ回路に保持される。   That is, in the comparator 2, the voltage Vix (Vi +) and the voltage Vth (Vi-) are compared, and the comparison result is held in a latch circuit composed of transistors M11, M12, M21, and M22.

そして、クロック信号ＣＬＫ『３』〜『９』の『Ｈ』および『Ｌ』の期間に対応して、信号φ１ｘ（φcmp）も『Ｈ』および『Ｌ』状態になり、コンパレータ２はリセット動作および比較動作を繰り返すことになる。   Then, corresponding to the periods of “H” and “L” of the clock signals CLK “3” to “9”, the signal φ1x (φcmp) is also in the “H” and “L” states, and the comparator 2 performs the reset operation and The comparison operation is repeated.

なお、コンパレータ２のリセット動作および比較動作は、クロック信号ＣＬＫ『０』および『１』の期間においても行われる。   The reset operation and comparison operation of the comparator 2 are also performed during the period of the clock signals CLK “0” and “1”.

ところで、クロック信号ＣＬＫ『２』〜『９』の期間において、制御コードφＣは、スイッチS100〜S108のスイッチングを制御して、コンパレータ２により閾値電圧Ｖth（Ｖi-）と比較される入力電圧Ｖix（Ｖi+）の電位を規定する。   By the way, during the period of the clock signals CLK “2” to “9”, the control code φC controls the switching of the switches S100 to S108 and is compared with the threshold voltage Vth (Vi−) by the comparator 2. V i +) is defined.

具体的に、例えば、クロック信号ＣＬＫ『２』の期間において、ＳＡＲ論理回路３からの制御コードφＣにより、スイッチS100〜S107は低電位基準電圧ＶＲＬの基準電源線に接続され、また、スイッチS108は高電位基準電圧ＶＲＨの基準電源線に接続される。   Specifically, for example, during the period of the clock signal CLK “2”, the switches S100 to S107 are connected to the reference power supply line of the low potential reference voltage VRL by the control code φC from the SAR logic circuit 3, and the switch S108 is It is connected to the reference power supply line of the high potential reference voltage VRH.

すなわち、制御コードφＣによるスイッチS100〜S108のスイッチング制御により、例えば、容量C100〜C107の他端にＶＲＬが印加され、同時に、容量C108の他端にＶＲＨが印加される。   That is, by the switching control of the switches S100 to S108 by the control code φC, for example, VRL is applied to the other ends of the capacitors C100 to C107, and at the same time, VRH is applied to the other end of the capacitor C108.

ここで、容量C100〜C107の容量値の合計は１２８Ｃであり、また、容量C108の容量値は１２８Ｃであるため、ノードＮ100の電位Ｖixは、例えば、（ＶＲＨ−ＶＲＬ）／２−Ｖinになる。   Here, since the total of the capacitance values of the capacitors C100 to C107 is 128C, and the capacitance value of the capacitor C108 is 128C, the potential Vix of the node N100 is, for example, (VRH−VRL) / 2−Vin. .

これにより、コンパレータ２は、ＶＲＨ−ＶＲＬ＝Ｖrefとして、図４で説明した最上位ビットＤ３を”０”と判定した後、1/2Ｖref（レベル『４』）を加算した電圧（Ｖix）と閾値電圧Ｖthの比較を行って、ビットＤ２を判定するのに対応した動作を行う。   As a result, the comparator 2 sets VRH−VRL = Vref, determines that the most significant bit D3 described in FIG. 4 is “0”, and then adds the voltage (Vix) to which 1 / 2Vref (level “4”) is added and the threshold value An operation corresponding to the determination of the bit D2 is performed by comparing the voltages Vth.

なお、図１０および図１２の例では、制御コードφＣによるスイッチS100〜S108のスイッチング制御で、最上位ビットＤ７から最下位ビットＤ０までの８ビットデジタル変換を逐次行うことになる。   In the examples of FIGS. 10 and 12, 8-bit digital conversion from the most significant bit D7 to the least significant bit D0 is sequentially performed by switching control of the switches S100 to S108 by the control code φC.

さらに、クロック信号ＣＬＫ『３』〜『９』の期間における制御コードφＣ（1/2Ｖref〜1/128Ｖref）により、スイッチS100〜S108の接続電位ＶＲＨ，ＶＲＬが選択され、その電圧1/2Ｖref〜1/128Ｖrefの加算／減算が制御されることになる。   Further, the connection potentials VRH and VRL of the switches S100 to S108 are selected by the control code φC (1/2 Vref to 1/128 Vref) during the period of the clock signal CLK “3” to “9”, and the voltage 1/2 Vref to 1 The addition / subtraction of / 128Vref is controlled.

そして、コンパレータ２により、上述のようなスイッチS100〜S108の処理により得られた電圧Ｖixを閾値電圧Ｖthと比較することで、デジタルデータＤ７〜Ｄ０が得られることになる。   Then, by comparing the voltage Vix obtained by the processing of the switches S100 to S108 as described above with the threshold voltage Vth by the comparator 2, digital data D7 to D0 are obtained.

以上において、コンパレータ２による比較動作は、閾値電圧Ｖthそのものではなく、次に説明する見かけ上の閾値電圧Ｖth3〜Ｖth0により行われ、より正しい比較動作、すなわち、より正しい判定結果が得られるようになっている。   In the above, the comparison operation by the comparator 2 is performed not by the threshold voltage Vth itself but by the apparent threshold voltages Vth3 to Vth0 described below, and a more correct comparison operation, that is, a more correct determination result can be obtained. ing.

図１３および図１４は図１０の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図である。なお、図１３は、図１０のように８ビットのＡ／Ｄ変換器そのものの動作ではなく、図４および図５に対応したデジタルデータＤ３〜Ｄ０の４ビットの判定動作を示している。   13 and 14 are diagrams for explaining an example of the determination operation by the successive approximation A / D converter of FIG. FIG. 13 shows not the operation of the 8-bit A / D converter itself as shown in FIG. 10, but the 4-bit determination operation of the digital data D3 to D0 corresponding to FIGS.

図１３と図４の比較から明らかなように、図１１のコンパレータを適用することで、入力電圧Ｖixとの比較を行う閾値電圧Ｖthは、固定の電位ではなく、各ビットのデータＤ３〜Ｄ０を判定するときに、見かけ上、閾値の差が大きくなるような電圧になっている。   As apparent from the comparison between FIG. 13 and FIG. 4, by applying the comparator of FIG. 11, the threshold voltage Vth for comparison with the input voltage Vix is not a fixed potential but the data D3 to D0 of each bit. At the time of determination, the voltage is such that the difference between the thresholds appears to be large.

具体的に、例えば、データＤ３を”０”と判定するとき、図１１のコンパレータを適用することにより、見かけ上の閾値電圧Ｖth3は、本来の閾値電圧Ｖthよりも高いレベルになる。   Specifically, for example, when the data D3 is determined to be “0”, the apparent threshold voltage Vth3 becomes higher than the original threshold voltage Vth by applying the comparator of FIG.

さらに、例えば、データＤ２，Ｄ１，Ｄ０を”１”と判定するとき、図１１のコンパレータを適用することにより、見かけ上の閾値電圧Ｖth2，Ｖth1，Ｖth0は、本来の閾値電圧Ｖthよりも低いレベルになる。   Further, for example, when the data D2, D1, and D0 are determined to be “1”, the apparent threshold voltages Vth2, Vth1, and Vth0 are lower than the original threshold voltage Vth by applying the comparator of FIG. become.

すなわち、見かけ上の閾値電圧Ｖth3，Ｖth2，Ｖth1，Ｖth0は、初期設定された閾値電圧Ｖthと入力電圧Ｖixの電位差に対して、その電位差の値が大きくなるように制御され、誤判定の発生確率が減少することになる。   That is, the apparent threshold voltages Vth3, Vth2, Vth1, and Vth0 are controlled such that the potential difference between the threshold voltage Vth and the input voltage Vix, which are initially set, is larger, and the probability of occurrence of erroneous determination. Will decrease.

なお、この見かけ上の閾値電圧Ｖth3〜Ｖth0は、比較処理を行って逐次Ａ／Ｄ変換を行う１ビット毎に、誤判定の確率が減少する電圧となるように変化する。   The apparent threshold voltages Vth3 to Vth0 change so that the probability of erroneous determination is reduced for each bit for which the comparison process is performed and the A / D conversion is sequentially performed.

図１４に示されるように、入力電圧Ｖixに対する判定結果（”１”出力確率［％］）の特性曲線Ｌ０，Ｌ１に関して、図１０Ａ／Ｄ変換器による特性曲線Ｌ１は、図２のＡ／Ｄ変換器による特性曲線Ｌ０よりも急激に変化しているのが分かる。   As shown in FIG. 14, regarding the characteristic curves L0 and L1 of the determination result ("1" output probability [%]) with respect to the input voltage Vix, the characteristic curve L1 by the A / D converter in FIG. It can be seen that the characteristics change more rapidly than the characteristic curve L0 by the converter.

すなわち、図８に示すコンパレータの第１実施例による判定結果を示す特性曲線Ｌ１は、図３のコンパレータによる判定結果を示す特性曲線Ｌ０よりも急峻に立ち上がり、入力電圧Ｖixの判定をより正しく行うことができるのが分かる。   That is, the characteristic curve L1 indicating the determination result of the first embodiment of the comparator shown in FIG. 8 rises more steeply than the characteristic curve L0 indicating the determination result of the comparator of FIG. 3, and the input voltage Vix is determined more correctly. I can see that

このように、本実施例によれば、被判定信号（入力電圧Ｖix）と見かけ上の閾値電圧間に依存性を持たせて制御することにより、誤判定の発生確率を低減することができる。   As described above, according to this embodiment, by controlling the signal to be determined (input voltage Vix) and the apparent threshold voltage so as to have a dependency, the probability of occurrence of erroneous determination can be reduced.

さらに、判定毎に見かけ上の閾値電圧を変化させることにより、例えば、コンパレータを逐次比較型Ａ／Ｄ変換器に適用した場合、その変換アルゴリズムと組み合わせることで冗長性を持たせることが可能になる。   Further, by changing the apparent threshold voltage for each determination, for example, when the comparator is applied to a successive approximation A / D converter, it is possible to provide redundancy by combining with the conversion algorithm. .

図１５はコンパレータの第２実施例を示す回路図であり、また、図１６は図１５のコンパレータの入出力信号を概略的に示す図であり、そして、図１７は図１５のコンパレータが適用される逐次比較型Ａ／Ｄ変換器の第２実施例を示すブロック図である。   FIG. 15 is a circuit diagram showing a second embodiment of the comparator, FIG. 16 is a diagram schematically showing input / output signals of the comparator of FIG. 15, and FIG. 17 is applied to the comparator of FIG. FIG. 6 is a block diagram showing a second embodiment of the successive approximation type A / D converter.

さらに、図１８は図１７の逐次比較型Ａ／Ｄ変換器における補正回路（補正用ＤＡＣ５）の一例を示す回路図である。   FIG. 18 is a circuit diagram showing an example of a correction circuit (correction DAC 5) in the successive approximation A / D converter of FIG.

図１５〜図１８と前述した図１１の比較から明らかなように、コンパレータの第２実施例は、容量Ｃ１，Ｃ２の他端Ｎ１，Ｎ２がトランジスタＭ１およびＭ２のゲートではなく、補正用ＤＡＣ５の出力端子Ａoutに接続されるようになっている。   As is apparent from the comparison between FIGS. 15 to 18 and FIG. 11 described above, in the second embodiment of the comparator, the other ends N1 and N2 of the capacitors C1 and C2 are not the gates of the transistors M1 and M2, but the correction DAC5. It is connected to the output terminal Aout.

ここで、補正用ＤＡＣ５は、容量Ｃ１，Ｃ２に対してそれぞれ独立に設けてもよいが、例えば、容量Ｃ１に対してのみ補正用ＤＡＣ５を設け、容量Ｃ２の他端Ｎ２は、トランジスタＭ２のゲート、或いは、他の所定電位（ＧＮＤ等）のノードに接続してもよい。   Here, the correction DAC 5 may be provided independently for each of the capacitors C1 and C2. For example, the correction DAC 5 is provided only for the capacitor C1, and the other end N2 of the capacitor C2 is the gate of the transistor M2. Alternatively, it may be connected to another predetermined potential (GND or the like) node.

図１８に示されるように、補正用ＤＡＣ５は、ＣＤＡＣ１の誤差を予め記憶し、それをキャンセルするために使用され、例えば、複数の容量Ｃ501〜Ｃ50n、並びに、複数のスイッチＳ50およびＳ501〜Ｓ50nを有する。   As shown in FIG. 18, the correction DAC 5 is used to store an error of CDAC 1 in advance and cancel the error. For example, the correction DAC 5 includes a plurality of capacitors C501 to C50n and a plurality of switches S50 and S501 to S50n. Have.

ここで、容量Ｃ501，Ｃ502，…，Ｃ50nの容量値は、例えば、１Ｃ，２Ｃ，…，２nＣに設定され、また、スイッチＳ501〜Ｓ50nは、ＳＡＲ論理回路３からの容量制御コードＤinによりスイッチング制御される。なお、スイッチＳ50は、ＳＡＲ論理回路３からの制御信号φＳ’により、例えば、コモンモード電圧ＶＣＭとの接続が制御される。 Here, capacitance C501, C502, ..., a capacitance value of C50n, for example, 1C, 2C, ..., are set to 2 n C, also switch S501~S50n is the capacity control codes Din from the SAR logic circuit 3 Switching control is performed. The switch S50 is controlled in connection with, for example, the common mode voltage VCM by the control signal φS ′ from the SAR logic circuit 3.

なお、図１８において、基準電圧ＶＲＨ，ＶＲＬおよびコモンモード電圧ＶＣＭは、制御コードＤinにより制御されるスイッチＳ501〜Ｓ50nおよび容量Ｃ501，Ｃ502，…，Ｃ50nの容量値等に応じて他の適切なノードの電圧レベルにしてもよい。   In FIG. 18, reference voltages VRH and VRL and common mode voltage VCM are other appropriate nodes depending on switches S501 to S50n controlled by control code Din and capacitance values of capacitors C501, C502,. The voltage level may be

補正用ＤＡＣ５は、制御コードＤinによりスイッチング制御されるスイッチＳ501〜Ｓ50nによって、対応する容量Ｃ501〜Ｃ50nの接続を組み合わせ、これにより、ＣＤＡＣ１における誤差を記憶する。   The correcting DAC 5 combines the connections of the corresponding capacitors C501 to C50n by the switches S501 to S50n that are switched and controlled by the control code Din, thereby storing the error in the CDAC1.

そして、例えば、容量Ｃ１の他端Ｎ１を補正用ＤＡＣ５の出力端子Ａoutに接続することにより、コンパレータ２の比較時に、ＣＤＡＣ１における誤差をキャンセルして正しい比較動作を行うことができるようにしている。   For example, by connecting the other end N1 of the capacitor C1 to the output terminal Aout of the correction DAC 5, an error in the CDAC1 can be canceled and a correct comparison operation can be performed when the comparator 2 compares.

図１９は逐次比較型Ａ／Ｄ変換器の第３実施例を示すブロック図であり、また、図２０は図１９の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図であり、そして、図２１は図２０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。   19 is a block diagram showing a third embodiment of the successive approximation A / D converter, and FIG. 20 is a block diagram showing the successive approximation A / D converter of FIG. 19 in more detail. FIG. 21 is a diagram for explaining the operation of the successive approximation A / D converter of FIG.

Ａ／Ｄ変換器の第３実施例は、アナログの入力電圧ＶinをＭ＋Ｎビットのデジタルデータ（Ｄout）に変換して出力する。   In the third embodiment of the A / D converter, the analog input voltage Vin is converted into M + N-bit digital data (Dout) and output.

ここで、上位Ｍビットのデジタル変換は、図１２を参照して説明したのと同様にＣＤＡＣ１の出力電圧（Ｖix）を使用して行う。また、下位Ｎビットのデジタル変換は、容量Ｃ１の他端Ｎ１に接続される補正用ＤＡＣ５の出力端子Ａoutの電圧を使用して行う。   Here, the upper M-bit digital conversion is performed using the output voltage (Vix) of the CDAC 1 as described with reference to FIG. Also, the lower N bits of digital conversion are performed using the voltage at the output terminal Aout of the correction DAC 5 connected to the other end N1 of the capacitor C1.

補正用ＤＡＣ５は、制御コードφＣ２によりスイッチング制御されるスイッチＳ510〜Ｓ51N（Ｓ51）、並びに、各スイッチＳ510〜Ｓ51NとノードＮ51間に設けられた容量Ｃ510〜C51Nを有する。   The correction DAC 5 includes switches S510 to S51N (S51) that are switching-controlled by the control code φC2, and capacitors C510 to C51N provided between the switches S510 to S51N and the node N51.

図２１と前述した図１２の比較から明らかなように、図２０におけるＣＤＡＣ１は、上位Ｍビット［Ｄ（Ｍ＋Ｎ−１）〜Ｄ（Ｎ）］のデジタル変換を行うために、クロック信号ＣＬＫ『０』〜『Ｍ＋２』の期間、図１０におけるＣＤＡＣと同様の動作を行う。   As is clear from the comparison between FIG. 21 and FIG. 12 described above, the CDAC 1 in FIG. 20 performs the clock signal CLK “0” in order to perform digital conversion of the upper M bits [D (M + N−1) to D (N)]. ] To “M + 2”, the same operation as the CDAC in FIG. 10 is performed.

ここで、補正用ＤＡＣ５の出力端子Ａoutからのオフセット電圧Ｖoffは、クロック信号ＣＬＫ『０』〜『Ｍ＋３』の期間、ＳＡＲ論理回路３から補正用ＤＡＣ５に対するコード信号φＣ２により、Ｖoff＝０となるように制御される。   Here, the offset voltage Voff from the output terminal Aout of the correcting DAC 5 is set to Voff = 0 by the code signal φC2 from the SAR logic circuit 3 to the correcting DAC 5 during the period of the clock signal CLK “0” to “M + 3”. Controlled.

そして、上位Ｍビットのデジタル変換を行った後、補正用ＤＡＣ５を使用して下位Ｎビット［Ｄ（Ｎ−１）〜Ｄ０］のデジタル変換を行う。すなわち、クロック信号ＣＬＫ『Ｍ＋４』〜『Ｍ＋Ｎ＋２』の期間、補正用ＤＡＣ５の出力端子Ａoutからのオフセット電圧Ｖoffは、各クロック期間で適切なレベルトなるように制御される。   Then, after performing digital conversion of upper M bits, digital conversion of lower N bits [D (N−1) to D0] is performed using the correction DAC 5. That is, during the period of the clock signals CLK “M + 4” to “M + N + 2”, the offset voltage Voff from the output terminal Aout of the correcting DAC 5 is controlled to be at an appropriate level in each clock period.

具体的に、例えば、クロック信号ＣＬＫ『Ｍ＋４』において、コード信号φＣ２により、補正用ＤＡＣ５のスイッチＳ510〜Ｓ51Nのスイッチングを制御して、Ｖoff＝Ｖref／２M+1に相当する電圧となるように制御する。 Specifically, for example, in the clock signal CLK “M + 4”, the switching of the switches S510 to S51N of the correcting DAC 5 is controlled by the code signal φC2 so that the voltage corresponds to Voff = Vref / 2 M + 1. Control.

また、例えば、クロック信号ＣＬＫ『Ｍ＋５』において、コード信号φＣ２により、補正用ＤＡＣ５のスイッチＳ510〜Ｓ51Nのスイッチングを制御して、Ｖoff＝Ｖref／２M+2に相当する電圧となるように制御する。 Further, for example, in the clock signal CLK “M + 5”, the switching of the switches S510 to S51N of the correction DAC 5 is controlled by the code signal φC2 so as to be a voltage corresponding to Voff = Vref / 2 M + 2. .

さらに、例えば、クロック信号ＣＬＫ『Ｍ＋Ｎ＋２』において、コード信号φＣ２により、補正用ＤＡＣ５のスイッチＳ510〜Ｓ51Nのスイッチングを制御して、Ｖoff＝Ｖref／２M+Nに相当する電圧となるように制御する。 Further, for example, in the clock signal CLK “M + N + 2”, the switching of the switches S510 to S51N of the correcting DAC 5 is controlled by the code signal φC2 so that the voltage corresponds to Voff = Vref / 2 M + N. .

なお、ＣＤＡＣ１は、クロック信号ＣＬＫ『Ｍ＋３』〜『Ｍ＋Ｎ＋２』の期間、コード信号φＣ１によりＣＤＡＣ１のスイッチＳ100〜Ｓ10Mのスイッチングを制御して、Ｖref＝Ｖref／２Mとなるような電圧Ｖixを出力する。 The CDAC1 controls the switching of the switches S100 to S10M of the CDAC1 by the code signal φC1 during the period of the clock signal CLK “M + 3” to “M + N + 2”, and outputs a voltage Vix such that Vref = Vref / 2 M. .

このように、Ａ／Ｄ変換器の第３実施例は、上位Ｍビットのデジタル変換をＣＤＡＣ１の出力電圧（Ｖix）を使用して行い、下位Ｎビットのデジタル変換を補正用ＤＡＣ５による出力電圧を使用して行うようになっている。   As described above, the third embodiment of the A / D converter performs digital conversion of upper M bits using the output voltage (Vix) of CDAC1, and performs digital conversion of lower N bits to output voltage from the correction DAC 5. Use it to do it.

図２２は逐次比較型Ａ／Ｄ変換器の第４実施例を示すブロック図であり、また、図２３は図２２の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図であり、そして、図２４は図２３の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。   22 is a block diagram showing a fourth embodiment of the successive approximation A / D converter, and FIG. 23 is a block diagram showing the successive approximation A / D converter of FIG. 22 in more detail. FIG. 24 is a diagram for explaining the operation of the successive approximation A / D converter of FIG.

図２２および図２３と上述した図１９および図２０の比較から明らかなように、逐次比較型Ａ／Ｄ変換器の第４実施例は、ＣＤＡＣ１をサンプルホールド回路（Ｓ／Ｈ）１’とし、ＤＡＣ（補正用ＤＡＣ）５’を使用してデジタル変換を行うようになっている。   As is apparent from the comparison between FIG. 22 and FIG. 23 and FIG. 19 and FIG. 20 described above, the fourth embodiment of the successive approximation A / D converter uses CDAC1 as the sample hold circuit (S / H) 1 ′, Digital conversion is performed using a DAC (correction DAC) 5 '.

図２３および図２４に示されるように、サンプルホールド回路１’は、スイッチＳ１１，Ｓ１２およびサンプリング容量Ｃ１０を有する。なお、コンパレータ２は、図１５に示すコンパレータの第２実施例が適用され、一端がトランジスタＭ１のボディに接続された容量Ｃ１の他端（Ｎ１）がＤＡＣ５’の出力端子Ａoutに接続される。   As shown in FIGS. 23 and 24, the sample and hold circuit 1 'includes switches S11 and S12 and a sampling capacitor C10. The second embodiment of the comparator shown in FIG. 15 is applied to the comparator 2, and the other end (N1) of the capacitor C1 having one end connected to the body of the transistor M1 is connected to the output terminal Aout of the DAC 5 '.

サンプルホールド回路１’は、信号φＳの『Ｈ』期間（ＣＬＫ『０』および『１』の期間）、スイッチＳ１１をオンしてスイッチＳ１２を入力電圧Ｖin側に接続し、入力電圧Ｖinによる電荷を容量Ｃ１０に蓄積（サンプリング）する。   The sample and hold circuit 1 ′ turns on the switch S11 during the “H” period (period of CLK “0” and “1”) of the signal φS, connects the switch S12 to the input voltage Vin side, and charges due to the input voltage Vin. Accumulation (sampling) is performed in the capacitor C10.

その後、クロック信号ＣＬＫ『３』〜『Ｎ＋２』の期間、スイッチＳ１１をオフしてスイッチＳ１２を所定の基準電位ＶＲ側に接続し、その容量Ｃ１０にサンプリングされた電荷による電圧Ｖixをコンパレータ２に印加する。   Thereafter, during the period of the clock signal CLK “3” to “N + 2”, the switch S11 is turned off, the switch S12 is connected to the predetermined reference potential VR side, and the voltage Vix based on the charge sampled in the capacitor C10 is applied to the comparator 2. To do.

そして、図２４と前述した図２１の比較から明らかなように、制御コードφＣ２によりＤＡＣ５’のスイッチＳ510〜Ｓ51Nを制御してＮビット（図２１における下位Ｎビット）のデジタル変換を行う。   Then, as is clear from the comparison between FIG. 24 and FIG. 21 described above, N bits (lower N bits in FIG. 21) are digitally converted by controlling the switches S510 to S51N of the DAC 5 'by the control code φC2.

図２５はコンパレータの第１実施例が適用される並列型Ａ／Ｄ変換器の一例を示すブロック図であり、また、図２６は図２５の並列型Ａ／Ｄ変換器におけるユニット回路（サンプルホールド比較回路）の一例を示す図である。そして、図２７は図２６のユニット回路の動作を説明するための図である。   FIG. 25 is a block diagram showing an example of a parallel A / D converter to which the first embodiment of the comparator is applied, and FIG. 26 is a unit circuit (sample and hold) in the parallel A / D converter of FIG. It is a figure which shows an example of a comparison circuit. FIG. 27 is a diagram for explaining the operation of the unit circuit of FIG.

図２５に示されるように、並列型Ａ／Ｄ変換器は、高電位基準電圧REF1と低電位基準電圧REF2の間に設けられたｋ＋１個の分圧抵抗Ｒ0、ｋ個のユニット回路ＵＣ１〜ＵＣｋ、制御信号生成回路６１、および、エンコーダ６２を有する。 As shown in FIG. 25, the parallel A / D converter includes k + 1 voltage dividing resistors R 0 and k unit circuits UC1 to UC1 provided between the high potential reference voltage REF1 and the low potential reference voltage REF2. UCk, a control signal generation circuit 61, and an encoder 62 are included.

各隣接する分圧抵抗Ｒ0の接続ノードからは、電圧レベルの異なるｋ個の参照電圧Ｖ１〜Ｖｋが取り出され、それぞれ対応するユニット回路ＵＣ１〜ＵＣｋの一端に入力されている。 From the connection node of each adjacent voltage dividing resistor R 0 , k reference voltages V1 to Vk having different voltage levels are taken out and input to one ends of the corresponding unit circuits UC1 to UCk, respectively.

なお、ユニット回路ＵＣ１〜ＵＣｋの他端には、入力電圧Ｖinが入力されている。また、各ユニット回路ＵＣ１〜ＵＣｋには、制御信号生成回路６１からの制御信号が供給され、ユニット回路ＵＣ１〜ＵＣｋの出力信号は、エンコーダ６２を介してデータＤoutとして出力される。   The input voltage Vin is input to the other ends of the unit circuits UC1 to UCk. Further, the control signals from the control signal generation circuit 61 are supplied to the unit circuits UC1 to UCk, and the output signals of the unit circuits UC1 to UCk are output as data Dout via the encoder 62.

図２６に示されるように、各ユニット回路ＵＣは、図８に示すようなコンパレータ２、スイッチＳ11a,Ｓ11b,Ｓ12a,Ｓ12b、および、容量Ｃ10a，Ｃ10bを有する。   As shown in FIG. 26, each unit circuit UC has a comparator 2 as shown in FIG. 8, switches S11a, S11b, S12a, S12b, and capacitors C10a, C10b.

スイッチＳ11a,Ｓ11b,Ｓ12a,Ｓ12bは、制御信号生成回路６１からの制御信号により、例えば、スイッチＳ11aおよびＳ11bがオンし、スイッチＳ12aおよびＳ12bが入力電圧ＶI+およびＶI-側に接続する。   In the switches S11a, S11b, S12a, and S12b, for example, the switches S11a and S11b are turned on by the control signal from the control signal generation circuit 61, and the switches S12a and S12b are connected to the input voltages VI + and VI−.

すなわち、入力電圧容量Ｃ10aおよびＣ10bには、コモンモード電圧ＶＣＭとＶI+およびＶI-の電圧が印加され、その電位差に応じた電荷を蓄積（サンプリング）する。   That is, common mode voltages VCM, VI + and VI− are applied to the input voltage capacitors C10a and C10b, and charges corresponding to the potential difference are accumulated (sampled).

その後、スイッチＳ11a,Ｓ11b,Ｓ12a,Ｓ12bは、制御信号生成回路６１からの制御信号により、例えば、スイッチＳ11aおよびＳ11bがオフし、スイッチＳ12aおよびＳ12bが基準電圧ＶＲ側に接続する。   Thereafter, in the switches S11a, S11b, S12a, and S12b, for example, the switches S11a and S11b are turned off by the control signal from the control signal generation circuit 61, and the switches S12a and S12b are connected to the reference voltage VR side.

これにより、各ユニット回路ＵＣ（ＵＣ１〜ＵＣｋ）のコンパレータ２には、それぞれ入力電圧Ｖin+およびＶin-が印加され、その入力電圧を比較して判定結果（Ｖo+，Ｖo-）を出力する。   As a result, the input voltages Vin + and Vin− are applied to the comparators 2 of the unit circuits UC (UC1 to UCk), respectively, and the input voltages are compared to output the determination results (Vo +, Vo−).

これにより、図２７に示されるように、制御信号φ１およびφ１xに従って、サンプル動作（リセット動作）およびホールド動作（比較およびラッチ動作）を行う。   Thus, as shown in FIG. 27, the sample operation (reset operation) and the hold operation (comparison and latch operation) are performed in accordance with the control signals φ1 and φ1x.

ここで、各ユニット回路ＵＣ１〜ＵＣｋでは、それぞれ異なる参照電圧Ｖ１〜Ｖｋと入力電圧Ｖinの比較が同時に行われ、エンコーダ６２を介して同時にデジタル変換したデータＤoutが得られることになる。   Here, in each of the unit circuits UC1 to UCk, different reference voltages V1 to Vk and the input voltage Vin are compared at the same time, and data Dout obtained by digital conversion at the same time through the encoder 62 is obtained.

以上、説明したように、本実施例のコンパレータは、逐次比較型だけでなく並列型のＡ／Ｄ変換器にも適用することができる。さらに、本実施例のコンパレータは、Ａ／Ｄ変換器だけでなく、様々な電子機器の半導体装置に幅広く適用することができる。   As described above, the comparator of this embodiment can be applied not only to the successive approximation type but also to the parallel type A / D converter. Furthermore, the comparator of this embodiment can be widely applied not only to A / D converters but also to semiconductor devices of various electronic devices.

１ 容量方式ＤＡＣ（ＣＤＡＣ）
２ 電圧比較回路（コンパレータ）
３ ＳＡＲ論理回路
４ フリップフロップ（ＦＦ）
５ 補正回路（補正用ＤＡＣ）
５’ ＤＡＣ
６１ 制御信号生成回路
６２ エンコーダ 1 Capacity type DAC (CDAC)
2 Voltage comparison circuit (comparator)
3 SAR logic circuit 4 Flip-flop (FF)
5 Correction circuit (DAC for correction)
5 'DAC
61 Control signal generation circuit 62 Encoder

Claims (4)

複数のトランジスタを有する電圧比較回路であって、
該複数のトランジスタの少なくとも１つの第１トランジスタは、
制御端子と、
該制御端子に供給される信号の電圧により接続が制御される第１および第２端子と、
第１スイッチを介して所定の電位線に接続されると共に、第１容量の一端が接続されたボディと、を有し、
前記電圧比較回路は、さらに、第１電源線に接続されたラッチ回路と、第１端子が該ラッチ回路に接続された第２トランジスタと、を有し、
前記所定の電位線は、第２電源線であり、
前記第１トランジスタの前記第１端子は、前記ラッチ回路に接続され、
前記第２トランジスタのボディは、第２スイッチを介して前記第２電源線に接続されると共に、第２容量の一端に接続され、
前記第１トランジスタの前記２第端子および前記第２トランジスタの第２端子は、第３スイッチを介して前記第２電源線に接続され、
前記第１および第２スイッチと、前記第３スイッチは、オン／オフ状態に逆になるように動作する、
ことを特徴とする電圧比較回路。 A voltage comparison circuit having a plurality of transistors,
At least one first transistor of the plurality of transistors is
A control terminal;
First and second terminals whose connection is controlled by a voltage of a signal supplied to the control terminal;
Is connected to a predetermined potential line via a first switch, it possesses a body one end of the first capacitor is connected, and
The voltage comparison circuit further includes a latch circuit connected to the first power supply line, and a second transistor having a first terminal connected to the latch circuit,
The predetermined potential line is a second power supply line;
The first terminal of the first transistor is connected to the latch circuit;
The body of the second transistor is connected to the second power supply line via a second switch, and is connected to one end of a second capacitor.
The second terminal of the first transistor and the second terminal of the second transistor are connected to the second power line through a third switch,
The first and second switches and the third switch operate to reverse the on / off state;
A voltage comparison circuit. さらに、
前記第１電源線と、前記第１トランジスタの前記第１端子との間に設けられた第４スイッチと、
前記第１電源線と、前記第２トランジスタの前記第１端子との間に設けられた第５スイッチと、を有する、
ことを特徴とする請求項１に記載の電圧比較回路。 Et al. Is,
A fourth switch provided between the first power supply line and the first terminal of the first transistor;
A fifth switch provided between the first power supply line and the first terminal of the second transistor ;
The voltage comparison circuit according to claim 1 . 前記第３スイッチと、前記第４および第５スイッチは、オン／オフ状態に逆になるように動作する、
ことを特徴とする請求項２に記載の電圧比較回路。 Before SL and a third switch, the fourth and the fifth switch is operated so as to be opposite to the ON / OFF state,
The voltage comparison circuit according to claim 2 . 請求項１乃至請求項３のいずれか１項に記載の電圧比較回路を有し、該電圧比較回路の比較結果を使用することを特徴とする半導体装置。 A semiconductor device comprising the voltage comparison circuit according to claim 1 , wherein a comparison result of the voltage comparison circuit is used.
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