JP5444287B2

JP5444287B2 - Arithmetic unit

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Publication number: JP5444287B2
Application number: JP2011127120A
Authority: JP
Inventors: 輝昭上原
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-06-07
Filing date: 2011-06-07
Publication date: 2014-03-19
Anticipated expiration: 2025-06-20
Also published as: JP2011198384A

Description

本発明は、例えば、高速フーリエ変換（Fast Fourier Transformation、以下「ＦＦＴ」という。）や、このＦＦＴの１つである逆ＦＦＴ（InverseＦＦＴ、以下「ＩＦＦＴ」」という。）の処理をハード（回路）で実行する演算装置において、ＦＦＴ（又はＩＦＦＴ）の演算を行う演算手段と、この演算時に使用するデータを格納する複数のメモリバンクとの間に位置し、ＦＦＴ（又はＩＦＦＴ）処理を実現するために要求されるメモリ量を削減するために、データをどのメモリバンクに書き込むかを制御するメモリ制御手段と、を備えた演算装置に関するものである。 In the present invention, for example, fast Fourier transformation (hereinafter referred to as “FFT”) and inverse FFT (Inverse FFT, hereinafter referred to as “IFFT”), which is one of the FFTs, are implemented as hardware (circuit). In order to realize FFT (or IFFT) processing, it is located between the computing means for performing FFT (or IFFT) computation and a plurality of memory banks storing data used at the time of computation. In order to reduce the amount of memory required, a memory control means for controlling which memory bank to write data to is provided .

近年、通信処理において直交波周波数分割多重（Orthogonal Frequency Division Multiplexing、以下「ＯＦＤＭ」という。）が多用され、具体的には地上波デジタル放送、ＩＥＥＥ８０２．１１ａ、ｇ等の無線ローカル・エリア・ネットワーク（ＬＡＮ）、電力線モデム等の伝送方式に採用されている。 In recent years, Orthogonal Frequency Division Multiplexing (hereinafter referred to as “OFDM”) is frequently used in communication processing. Specifically, wireless local area networks (such as terrestrial digital broadcasting, IEEE802.11a, g) ( LAN), power line modems and other transmission systems.

ＯＦＤＭの処理の大部分はＦＦＴ（又はＩＦＦＴ）処理であり、ＯＦＤＭを実現するためには高速動作するＦＦＴ（又はＩＦＦＴ）回路を小さく実現する必要がある。高速処理を実現するためにＦＦＴ（又はＩＦＦＴ）処理は、ハードウェアで実現されるのが一般的である。このＦＦＴについての概略が、例えば、非特許文献１に記載されている。 Most of the OFDM processing is FFT (or IFFT) processing, and in order to realize OFDM, it is necessary to realize a small FFT (or IFFT) circuit that operates at high speed. In order to realize high-speed processing, FFT (or IFFT) processing is generally realized by hardware. An outline of the FFT is described in Non-Patent Document 1, for example.

この非特許文献１に記載されているように、Ｎ点の離散Fourier変換（以下「ＤＦＴ」という。）を計算するためにはＮ^２回の計算が必要であるが、ＦＦＴを用いるとＮlogＮに比例する計算で済む。このＦＦＴの基本原理は、簡単な添字の変換で大きなサイズのＤＦＴを計算が楽な小さなＤＦＴに分解するという考えに基づいている。
例えば、Ｎ点のＤＦＴの（１）式を計算する場合を考える。 As described in Non-Patent Document 1, in order to calculate the discrete Fourier transform of N points (hereinafter referred to as "DFT".) Is required calculations ^twice in N, NlogN the use of FFT A proportional calculation is sufficient. The basic principle of this FFT is based on the idea that a simple DFT transforms a large DFT into small DFTs that are easy to calculate.
For example, consider the case of calculating the N-point DFT equation (1).

この場合、Ａ０〜Ａ_Ｎ−１までの各項の計算にＮ回の乗算が入るため、全体でＮ^２回の乗算が必要となるが、仮にＮが２で割り切れるならば、添字ｋを偶数と奇数に分けることで、Ｎ点のＤＦＴを２つのＮ／２点のＤＦＴにおける（２）式と（３）式に分解出来る。 In this case, since _N multiplications are included in the calculation of each term from A0 to A _N−1 , N ² multiplications as a whole are necessary. If N is divisible by 2, the subscript k is an even number. By dividing the number into odd numbers, the N-point DFT can be decomposed into two (2) and (3) equations in two N / 2-point DFTs.

Ｎ／２点のＤＦＴの（２）式及び（３）式は、それぞれＮ^２／４回の乗算で計算出来るので、この分解で計算量が約半分に減る。更に、この分解を２回、３回と繰り返せば計算量は約１／４、１／８と減少する。これがCooley-TukeyＦＦＴ（即ち、基数２、周波数間引きCooley-TukeyＦＦＴ）の基本的な考え方である。 N / 2-point DFT (2) and Formula (3), since each can be calculated as N ^2/4 multiplications, computational this decomposition is reduced to about half. Further, if this decomposition is repeated twice and three times, the calculation amount is reduced to about 1/4 and 1/8. This is the basic concept of Cooley-Tukey FFT (ie, radix-2, frequency thinning Cooley-Tukey FFT).

図５は、非特許文献１の図１に記載された基数２周波数間引きＦＦＴのデータフローを示す図である。 FIG. 5 is a diagram illustrating a data flow of the radix-2 frequency decimation FFT described in FIG.

（２）式、（３）式の分解をlog_２Ｎ回行い、１点のＤＦＴになるまで行ったときの計算量を考える。この分解自体には各々の段でＷ^ｊ _Ｎを乗ずるＮ／２回の複素数乗算とＮ回の複素数加算が必要で、複素数乗算回数は（Ｎ／２）log_２Ｎに減少する。そのため、浮動小数点演算の量はＮlog_２Ｎのオーダとなる。これは、Cooley-TukeyＦＦＴの典型的な演算量であり、様々なＦＦＴの演算量の削減アルゴリズムは、基本的にこのオーダの比例定数と、Ｎlog_２Ｎより低い次数の項を小さくするものである。 Consider the amount of calculation when the decomposition of Equations (2) and (3) is performed log ₂ N times until a DFT of one point is obtained. This decomposition itself requires N / 2 complex multiplications multiplied by W ^j _N at each stage and N complex additions, and the number of complex multiplications is reduced to (N / 2) log ₂ N. Therefore, the amount of floating point arithmetic is on the order of Nlog ₂ N. This is a typical computational amount of Cooley-Tukey FFT, and various FFT operational amount reduction algorithms basically reduce the proportionality constant of this order and the order terms lower than Nlog ₂ N. .

次に、ＦＦＴの添字による一般的な分解方法について説明する。
例えば、ＮがＮ＝Ｎ_１Ｎ_２と因数分解出来ると仮定する。（１）式の添字ｊを次の２つの添字ｊ_１（＝０，１，２，・・・，Ｎ_１−１）とｊ_２（＝０，１，２，・・・，Ｎ_２−１）に置き換える。添字ｊ_１，ｊ_２をある自然数として、ｊ_１，ｊ_２からｊに変換する写像を（４）式のように定義する。 Next, a general decomposition method using FFT subscripts will be described.
For example, assume that N can be factored as N = N ₁ N ₂ . The subscript j in the expression (1) is replaced with the following two subscripts j ₁ (= 0, 1, 2,..., N ₁ −1) and j ₂ (= 0, 1, 2,..., N ₂ − Replace with 1). Assuming that the subscripts j ₁ and j ₂ are certain natural numbers, a mapping for converting j ₁ and j ₂ to j is defined as in equation (4).

先ず第１に、（４）式の写像は、１対１とならなければならないが、このための必要十分条件は、ｐ，ｑをある自然数とするとき、次の（ａ）、（ｂ）の２つである。
（ａ）Ｎ_１とＮ_２が互いに素の場合
Ｊ１＝ｐＮ_２，Ｊ２＝ｑＮ_１の少なくとも一方が満たされ、且つgcd（Ｊ_１，Ｎ_１）＝gcd（Ｊ_２，Ｎ_２）＝１
（ｂ）Ｎ_１とＮ_２が互いに素ではない場合 First, the mapping of equation (4) must be 1: 1, but the necessary and sufficient condition for this is that when p and q are natural numbers, the following (a) and (b) These are two.
(A) When N ₁ and N ₂ are relatively prime J1 = pN ₂ , J2 = qN ₁ is satisfied, and gcd (J ₁ , N ₁ ) = gcd (J ₂ , N ₂ ) = 1
(B) N ₁ and N ₂ are not disjoint

（１）式に対してこれらの変換を適用すると、（６）式のようになる。 Applying these transformations to equation (1) yields equation (6).

この（６）式中の２番目と３番目のＷの項が邪魔になるので、（６）式のままでは演算ブロックの順序を入れ換えることができず、小さなＤＦＴに分解することはできない。仮に、（７）式のような条件Ｊ_１Ｋ_２，Ｊ_２Ｋ_１の少なくとも一方が成り立つのならば、（６）式はＮ_１とＮ_２の２つの小さなＤＦＴに分解されることが分かる。 Since the second and third W terms in the equation (6) are in the way, the order of the operation blocks cannot be changed with the equation (6), and it cannot be decomposed into small DFTs. If at least _one of the conditions J ₁ K _{2 and} J ₂ K ₁ as shown in Equation (7) is satisfied, Equation (6) is decomposed into two small DFTs of N ₁ and N _2. .

（７）式の条件を満たす例として、次の（ｉ）、（ｉｉ）の２種類の分解が考えられる。
（ｉ）Ｎ_１とＮ_２が互いに素の場合
Ｊ_１＝Ｎ_２、且つＪ_２＝Ｎ_１、且つＫ_１＝Ｎ_２、且つＫ_２＝Ｎ_１
（ｉｉ）Ｎ_１とＮ_２が任意の場合
Ｊ_１＝Ｎ_２、且つＪ_２＝１、且つＫ_１＝１、且つＫ_２＝Ｎ_１
又は
Ｊ_１＝１、且つＪ_２＝Ｎ_１、且つＫ_１＝Ｎ_２、且つＫ_２＝１ As an example satisfying the condition of equation (7), the following two types of decomposition (i) and (ii) are conceivable.
(I) N ₁ and N ₂ are relatively prime J ₁ = N ₂ , J ₂ = N ₁ , K ₁ = N ₂ and K ₂ = N ₁
(Ii) N ₁ and N ₂ are arbitrary J ₁ = N ₂ , J ₂ = 1, K ₁ = 1, and K ₂ = N ₁
Or J ₁ = 1 and J ₂ = N ₁ and K ₁ = N ₂ and K ₂ = 1

このような第１の場合は、N₁とN₂が互いに素の場合のみに用いられる分解であり、（６）式のWの項を２つ消去してN₁とN₂の２次元DFTに分解する。この分解は、N₁，N₂を互いに素になるように選ぶ必要があるが、分解に必要な演算量は零である。しかし、分解しきれずに残ったDFTは概ね素数の長さであり、ある程度の計算量は必要になる。この分解によるＦＦＴは素因数ＦＦＴ［５，２，７］やWinograd ＤＦＴアルゴリズム［５，９］に用いられる。 In such a first case, the decomposition is used only when N ₁ and N ₂ are relatively prime, and the two W terms in Eq. (6) are deleted to obtain a two-dimensional DFT of N ₁ and N _2. Disassembled into In this decomposition, it is necessary to select N ₁ and N ₂ to be relatively prime, but the amount of computation required for the decomposition is zero. However, the DFT that remains without being decomposed is almost a prime number, and a certain amount of calculation is required. FFT by this decomposition is used for prime factor FFT [5, 2, 7] and Winograd DFT algorithm [5, 9] .

一方、第２の分解は、Ｎ_１とＮ_２は任意でよい代わりに、（６）式のＷの項は１つしか消去されず、Ｎ_１とＮ_２のＤＦＴへの分解にＷを乗算する演算（回転因子の乗算）が必要になる。しかし、Ｎ_１又はＮ_２をＤＦＴが容易に計算出来る数に固定出来るため、分解以外に必要な計算量は少なくなる。この分解によるＦＦＴはCooley-TukeyＦＦＴ［３］であり、Ｎ_１を固定して分解を再帰的に繰り返すのが基本アルゴリズムである。このときＮ_１を基数といい、（６）式の２項目のＷを消し去るのが周波数間引き、３項目のＷを消し去るのが時間間引きアルゴリズムと呼ばれる。このCooley-TukeyＦＦＴには多くの種類があり、通常の基数２のＦＦＴ、任意基数ＦＦＴ、混合基数ＦＦＴ、演算量が少ないとされるSplit-Radix ＦＦＴ［４，６，８］等が挙げられる。
以上が非特許文献１に記載されたＦＦＴの概略の説明である。 On the other hand, in the second decomposition, N ₁ and N ₂ may be arbitrary, but only one W term in the equation (6) is deleted, and the decomposition of N ₁ and N ₂ into DFT is multiplied by W An operation to perform (multiplication of a twiddle factor) is required. However, since N ₁ or N ₂ can be fixed to a number that can be easily calculated by the DFT, the amount of calculation required other than decomposition is reduced. The FFT by this decomposition is Cooley-Tukey FFT [3], and the basic algorithm is to repeat the decomposition recursively with N ₁ fixed. At this time, N ₁ is called a radix, and deleting the two items of W in the equation (6) is called frequency thinning, and deleting the three items of W is called a time thinning algorithm. There are many types of the Cooley-Tukey FFT, such as a normal radix-2 FFT, an arbitrary radix FFT, a mixed radix FFT, and a split-radix FFT [4, 6, 8], which has a small amount of calculation.
The above is an outline of the FFT described in Non-Patent Document 1.

ＦＦＴ（又はＩＦＦＴ）処理は基数に依って、例えばRadix２（基数＝２）、Radix４（基数＝４）、Radix８（基数＝８）等が使用されるが、Radix４は同一量のデータを処理するために必要な演算量がRadix２の約７５％であるため、良く採用されている。 For FFT (or IFFT) processing, for example, Radix2 (radix = 2), Radix4 (radix = 4), Radix8 (radix = 8), etc. are used depending on the radix, but Radix4 processes the same amount of data. Since the amount of computation required for this is about 75% of Radix 2, it is often used.

ＦＦＴ（又はＩＦＦＴ）処理を並列に行う場合、処理の基数に依って同時に必要なデータ数はRadix２の時２複素データ、Radix４の時４複素データである。又、同時にデータを供給するためにはメモリを複数のバンクに分割し、同時に使用されるデータは別のメモリバンクに格納しておく必要がある。 When performing FFT (or IFFT) processing in parallel, the number of data required simultaneously depending on the radix of processing is 2 complex data for Radix 2 and 4 complex data for Radix 4. In order to supply data at the same time, it is necessary to divide the memory into a plurality of banks and store the data used at the same time in another memory bank.

図６は、従来のRadix４ＦＦＴ演算装置を示す概略の構成図である。
このRadix４ＦＦＴ演算装置は、Radix４ＦＦＴ処理をハードで実行する装置であり、Radix４ＦＦＴ演算回路１と、この演算回路１に対して複素データを与えるランダム・アクセス・メモリ（以下「ＲＡＭ」という。）等のメモリ１０とを備えている。メモリ１０は、４個のメモリバンク１１−１〜１１−４に分割され、これらの各メモリバンク１１−１〜１１−４に対してアクセス用のアドレスを与えるための各アドレス発生回路（adr-gen）１２−１〜１２−４がそれぞれ接続されている。４個のメモリバンク１１−１〜１１−４は、ＦＦＴ演算回路１に対して４個の複素データを同時に供給可能となっており、又、複素データの格納も同時に４個可能な構成になっている。 FIG. 6 is a schematic configuration diagram showing a conventional Radix4 FFT arithmetic apparatus.
This Radix4FFT operation device is a device that executes Radix4FFT processing in hardware, and a memory such as a Radix4FFT operation circuit 1 and a random access memory (hereinafter referred to as “RAM”) that provides complex data to the operation circuit 1. 10. The memory 10 is divided into four memory banks 11-1 to 11-4, and each address generation circuit (adr-) for giving an address for access to each of the memory banks 11-1 to 11-4. gen) 12-1 to 12-4 are connected to each other. The four memory banks 11-1 to 11-4 can simultaneously supply four complex data to the FFT operation circuit 1, and can store four complex data at the same time. ing.

大浦拓哉著“高速Fourier変換の概略メモ”、ｐ．１−３、［online］、京都大学数理解析研究所、［平成１７年６月３日検索］、インターネット〈URL:http://www.kurims.kyoto-u.ac.jp/~ooura/fftman/fft_note_s.pdf〉Takuya Oura, “Outline Memo of Fast Fourier Transform”, p. 1-3, [online], Institute of Mathematical Analysis, Kyoto University, [Search June 3, 2005], Internet <URL: http://www.kurims.kyoto-u.ac.jp/~ooura/fftman /fft_note_s.pdf>

図７は、従来のRadix２、Radix４のＦＦＴ（又はＩＦＦＴ）処理の演算フローを示す図である。この図７では、データ数が４^２（＝ａ０−ａ１５）の場合の例が示されている。
なお、図７中の実線は加算パス、破線は減算パスを示している。 FIG. 7 is a diagram showing a calculation flow of conventional Radix 2 and Radix 4 FFT (or IFFT) processing. FIG. 7 shows an example in which the number of data is 4 ² (= a0−a15).
In FIG. 7, a solid line indicates an addition path, and a broken line indicates a subtraction path.

ここでＦＦＴ処理（又はＩＦＦＴ処理、このＩＦＦＴ処理はＦＦＴ処理と同様に行われるので、以下説明を簡略化するためにＦＦＴ処理について説明する。）に同時に使用されるデータに注目し、Radix２の場合のＦＦＴ処理（１）と、Radix４の場合のＦＦＴ処理（２）について説明する。 Here, paying attention to data used at the same time for the FFT processing (or IFFT processing, this IFFT processing is performed in the same way as the FFT processing, the FFT processing will be described below for the sake of simplification), the case of Radix2 FFT processing (1) and FFT processing (2) in the case of Radix4 will be described.

（１） Radix２の場合のＦＦＴ処理
図７のフローで示される１回のＦＦＴ処理（Radix２ＦＦＴ基本演算処理）を左から１段目処理Ｔ１、２段目処理Ｔ２、３段目処理Ｔ３、４段目処理Ｔ４とする。図示しないクロックに同期して１段目処理Ｔ１から４段目処理Ｔ４へ実行されて行く。 (1) FFT processing in the case of Radix 2 One FFT processing (Radix 2 FFT basic arithmetic processing) shown in the flow of FIG. 7 is performed from the left as the first stage processing T1, the second stage processing T2, the third stage processing T3, the fourth stage. The eye process is T4. The process is executed from the first stage process T1 to the fourth stage process T4 in synchronization with a clock (not shown).

１段目処理Ｔ１では、データ（ａ０，ａ８），（ａ１，ａ９），（ａ２，ａ１０），（ａ３，ａ１１），（ａ４，ａ１２），（ａ５，ａ１３），（ａ６，ａ１４），（ａ７，ａ１５）が同時に使用されている。つまり、１段目処理Ｔ１のためにはデータａ０，ａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７が同一メモリバンク（例えば、１１−１）に格納され、データａ８，ａ９，ａ１０，ａ１１，ａ１２，ａ１３，ａ１４，ａ１５が別のメモリバンク（例えば、１１−２）に格納されている必要がある。 In the first stage processing T1, data (a0, a8), (a1, a9), (a2, a10), (a3, a11), (a4, a12), (a5, a13), (a6, a14), (A7, a15) are used simultaneously. That is, for the first stage processing T1, data a0, a1, a2, a3, a4, a5, a6, a7 are stored in the same memory bank (for example, 11-1), and data a8, a9, a10, a11 are stored. , A12, a13, a14, a15 need to be stored in another memory bank (for example, 11-2).

２段目処理Ｔ２では、データ（ａ０，ａ４），（ａ１，ａ５），（ａ２，ａ６），（ａ３，ａ７），（ａ８，ａ１２），（ａ９，ａ１３），（ａ１０，ａ１４），（ａ１１，ａ１５）が同時に使用されている。つまり、２段目処理Ｔ２のためにはデータａ０，ａ１，ａ２，ａ３，ａ８，ａ９，ａ１０，ａ１１が同一メモリバンク（例えば、１１−３）に格納され、データａ４，ａ５，ａ６，ａ７，ａ１２，ａ１３，ａ１４，ａ１５が別のメモリバンク（例えば、１１−４）に格納されている必要がある。 In the second stage process T2, data (a0, a4), (a1, a5), (a2, a6), (a3, a7), (a8, a12), (a9, a13), (a10, a14), (A11, a15) are used simultaneously. That is, for the second stage processing T2, data a0, a1, a2, a3, a8, a9, a10, a11 are stored in the same memory bank (for example, 11-3), and data a4, a5, a6, a7. , A12, a13, a14, a15 need to be stored in another memory bank (for example, 11-4).

ここで、１段目処理Ｔ１の結果としてデータａ０，ａ８は同時に得られるが、２段目処理Ｔ２で使用されることを考慮した場合、データａ０，ａ８は同一のメモリバンクに格納される必要がある。そのため、複数のクロックを用いて、データの格納先の変更処理が必要になり、高速処理を阻害していた。 Here, the data a0 and a8 are obtained simultaneously as a result of the first stage processing T1, but considering that the data a0 and a8 are used in the second stage processing T2, the data a0 and a8 must be stored in the same memory bank. There is. For this reason, it is necessary to change the data storage destination using a plurality of clocks, which hinders high-speed processing.

（２） Radix４の場合のＦＦＴ処理
ＦＦＴフローグラフで示される１回のＦＦＴ処理（Radix４ＦＦＴ基本演算処理）を左から１段目処理Ｔ１０、２段目処理Ｔ２０とする。 (2) FFT process in the case of Radix4 One FFT process (Radix4 FFT basic calculation process) shown in the FFT flow graph is defined as a first-stage process T10 and a second-stage process T20 from the left.

１段目処理Ｔ１０では、データ（ａ０，ａ４，ａ８，ａ１２），（ａ１，ａ５，ａ９，ａ１３），（ａ２，ａ６，ａ１０，ａ１４），（ａ３，ａ７，ａ１１，ａ１８）が同時に使用されている。つまり、１段目処理Ｔ１０のためにはデータａ０，ａ１，ａ２，ａ３がメモリバンク１１−１に格納され、データａ４，ａ５，ａ６，ａ７がメモリバンク１１−２に格納され、データａ８，ａ９，ａ１０，ａ１１がメモリバンク１１−３に格納され、データａ１２，ａ１３，ａ１４，ａ１５がメモリバンク１１−４に格納されている必要がある。 In the first stage processing T10, data (a0, a4, a8, a12), (a1, a5, a9, a13), (a2, a6, a10, a14), (a3, a7, a11, a18) are used simultaneously. Has been. That is, for the first stage processing T10, data a0, a1, a2, a3 are stored in the memory bank 11-1, data a4, a5, a6, a7 are stored in the memory bank 11-2, and data a8, It is necessary that a9, a10, a11 are stored in the memory bank 11-3, and the data a12, a13, a14, a15 are stored in the memory bank 11-4.

２段目処理Ｔ２０では、データ（ａ０，ａ１，ａ２，ａ３），（ａ４，ａ５，ａ６，ａ７），（ａ８，ａ９，ａ１０，ａ１１），（ａ１２，ａ１３，ａ１４，ａ１５）が同時に使用されている。つまり、２段目処理Ｔ２０のためにはデータａ０，ａ４，ａ８，ａ１２がメモリバンク１１−１に格納され、データａ１，ａ５，ａ９，ａ１３がメモリバンク１１−２に格納され、データａ２，ａ６，ａ１０，ａ１４がメモリバンク１１−３に格納され、データａ３，ａ７，ａ１１，ａ１５がメモリバンク１１−４に格納されている必要がある。 In the second stage processing T20, data (a0, a1, a2, a3), (a4, a5, a6, a7), (a8, a9, a10, a11), (a12, a13, a14, a15) are used simultaneously. Has been. That is, for the second stage processing T20, data a0, a4, a8, a12 are stored in the memory bank 11-1, data a1, a5, a9, a13 are stored in the memory bank 11-2, and data a2, It is necessary that a6, a10, a14 are stored in the memory bank 11-3, and data a3, a7, a11, a15 are stored in the memory bank 11-4.

ところが、１段目処理Ｔ１０の結果として、データａ０，ａ４，ａ８，ａ１２は同時に得られる。２段目処理Ｔ２０の処理で使用されることを考慮した場合、データａ０，ａ４，ａ８，ａ１２は同一のメモリバンクに格納される必要がある。そのため、複数のクロックを用いて、データの格納先の変更処理が必要になり、高速処理を阻害していた。 However, as a result of the first stage processing T10, data a0, a4, a8, a12 are obtained simultaneously. In consideration of being used in the process of the second stage process T20, the data a0, a4, a8, and a12 need to be stored in the same memory bank. For this reason, it is necessary to change the data storage destination using a plurality of clocks, which hinders high-speed processing.

このような問題を図８を参照しつつ詳細に説明する。
図８は、従来のRadix４のＦＦＴ処理（データ数４^５＝１０２４、データａ０〜ａ１０２３）の一例を示す図である。 Such a problem will be described in detail with reference to FIG.
FIG. 8 is a diagram illustrating an example of conventional Radix4 FFT processing (number of data 4 ⁵ = 1024, data a0 to a1023).

Radix４の１０２４ポイント（point）のＦＦＴを４個のメモリバンク１１−１〜１１−４で実現する時、データａ０〜ａ１０２３をどのメモリバンク１１−１〜１１−４に入れるかを考える。 When the 1024-point FFT of Radix 4 is realized by the four memory banks 11-1 to 11-4, it is considered which memory bank 11-1 to 11-4 the data a0 to a1023 are put into.

（１）ＦＦＴ１段目処理Ｔ１０の入力
メモリバンク１１−１: 0,1,2,3,4,5,…,255
メモリバンク１１−２: 256,257,258,259,…,511
メモリバンク１１−３: 512,513,514,515,…,767
メモリバンク１１−４: 768,769,770,771, …,1023
（２）ＦＦＴ２段目処理Ｔ２０の入力
メモリバンク１１−１: 0,1,…,63, 256,257,…,319, 512,513,…,575, 768,769,…,831
メモリバンク１１−２: 64,65,…,127, 320,321,…,383, 576,577,…,639, 832,833,…,895
メモリバンク１１−３: 128,129,…,191, 384,385,…,447, 640,641,…,703, 896,897,…,959
メモリバンク１１−３: 192,193,…,255, 448,449,…,511, 704,705,…,767, 960,961,…,1023
（３）ＦＦＴ３段目処理Ｔ３０の入力
メモリバンク１１−１:0,1,…,15, 64,65,…,79, 128,129,…,143, … 960,961,…,975
メモリバンク１１−２:16,17,…,31, 80,81,…,95, 144,145,…,159, … 976,977,…,991
メモリバンク１１−３:32,33,…,47, 96,97,…,111, 160,161,…,175, … 992,993,…,1007
メモリバンク１１−３:48,49,…,63, 112,113,…,127, 176,177,…,191, … 1008,1009,…,1023
（４）ＦＦＴ４段目処理Ｔ４０の入力
メモリバンク１１−１:0,1,2,3, 16,17,18,19, 32,33,34,35, … 1008,1009,1010,1011
メモリバンク１１−２:4,5,6,7, 20,21,22,23, 36,37,38,39, … 1012,1013,1014,1015
メモリバンク１１−３:8,9,10,11, 24,25,26,27, 40,41,42,43, … 1016,1017,1018,1019
メモリバンク１１−３:12,13,14,15, 28,29,30,31, 44,45,46,47, … 1020,1021,1022,1023
（５）ＦＦＴ５段目処理Ｔ５０の入力
メモリバンク１１−１: 0, 4, 8, 12, … 1008,1012,1016,1020
メモリバンク１１−２: 1, 5, 9, 13, … 1009,1013,1017,1021
メモリバンク１１−３: 2, 6, 10, 14, … 1010,1014,1018,1022
メモリバンク１１−３: 3, 7, 11, 15, … 1011,1015,1019,1023 (1) Input of FFT first stage processing T10 Memory bank 11-1: 0 , 1, 2, 3, 4, 5, ..., 255
Memory bank 11-2: 256, 257,258,259, ..., 511
Memory bank 11-3: 512 , 513, 514 , 515, ..., 767
Memory bank 11-4: 768 , 769, 770, 771,…, 1023
(2) Input of FFT second stage processing T20 Memory bank 11-1: 0 , 1, ..., 63, 256 , 257, ..., 319, 512 , 513, ..., 575, 768 , 769, ..., 831
Memory bank 11-2: 64 , 65, ..., 127, 320 , 321, ..., 383, 576 , 577, ..., 639, 832 , 833, ..., 895
Memory bank 11-3: 128, 129, ..., 191, 384, 385, ..., 447, 640, 641, ..., 703, 896, 897, ..., 959
Memory bank 11-3: 192 , 193,…, 255, 448 , 449,…, 511, 704 , 705,…, 767, 960 , 961,…, 1023
(3) Input of FFT third stage processing T30 Memory bank 11-1: 0 , 1, ..., 15, 64 , 65, ..., 79, 128 , 129, ..., 143, ... 960 , 961, ..., 975
Memory bank 11-2: 16 , 17, ..., 31, 80 , 81, ..., 95, 144 , 145, ..., 159, ... 976 , 977, ..., 991
Memory bank 11-3: 32 , 33, ..., 47, 96 , 97, ..., 111, 160 , 161, ..., 175, ... 992,993 , ..., 1007
Memory bank 11-3: 48 , 49, ..., 63, 112 , 113, ..., 127, 176 , 177, ..., 191, ... 1008 , 1009, ..., 1023
(4) Input of FFT fourth stage processing T40 Memory bank 11-1: 0 , 1, 2, 3, 16 , 17, 18, 19, 32 , 33, 34, 35, ... 1008 , 1009 , 1010, 1011
Memory bank 11-2: 4 , 5, 6, 7, 20 , 21, 22, 23, 36 , 37, 38, 39, … 1012 , 1013, 1014, 1015
Memory bank 11-3: 8 , 9, 10, 11, 24 , 25, 26, 27, 40 , 41, 42, 43, … 1016 , 1017, 1018, 1019
Memory bank 11-3: 12 , 13, 14, 15, 28 , 29, 30, 31, 44 , 45, 46, 47, … 1020 , 1021, 1022, 1023
(5) Input of FFT fifth stage processing T50 Memory bank 11-1: 0 , 4, 8, 12, ... 1008 , 1012, 1016, 1020
Memory bank 11-2: 1 , 5, 9, 13, … 1009 , 1013, 1017, 1021
Memory bank 11-3: 2 , 6, 10, 14, … 1010 , 1014, 1018, 1022
Memory bank 11-3: 3 , 7, 11, 15, … 1011 , 1015 , 1019, 1023

これから分かるように、単純にデータａ０〜ａ１０２３順にＦＦＴを行うと、次段のＦＦＴ処理時にデータを提供できない。つまり、ＦＦＴの１段目処理Ｔ１０ではメモリバンク１１−１であるデータａ０〜ａ２５５は、ＦＦＴの２段目処理Ｔ２０では６４個づつの４メモリバンク１１−１〜１１−４となる。 As can be seen from this, if FFT is simply performed in the order of data a0 to a1023, data cannot be provided during the FFT processing of the next stage. That is, the data a0 to a255, which are the memory bank 11-1 in the first stage processing T10 of FFT, become 64 memory banks 11-1 to 11-4 in 64 pieces in the second stage processing T20 of FFT.

本発明の演算装置は、指定されたアドレスに複数のデータを上書きの形で同時に書き込み又は同時に読み出せる複数個のメモリバンクと、前記複数個のメモリバンクから同時に読み出された複数の被演算データが供給されると、前記複数の被演算データを用いＲａｄｉｘ４のＦＦＴ処理としての演算処理を行って複数の演算結果を同時に出力し、前記演算処理を所定回数繰り返す演算回路と、前記演算回路から同時に出力された前記複数の演算結果を複数段に亘って保持可能な複数個の保持回路を有し、前記演算回路の次回の演算処理時に必要な複数のデータを同時に前記演算回路に供給可能となるように、前記複数個の保持回路に前記複数段に亘って保持された演算結果の中から前記複数のデータを選択して前記複数個のメモリバンクの各々に分配出力するメモリ制御回路と、を備えている。 The arithmetic device according to the present invention includes a plurality of memory banks that can simultaneously write or read a plurality of data at a specified address in the form of overwriting, and a plurality of operation data simultaneously read from the plurality of memory banks. Is supplied, performs arithmetic processing as a Radix4 FFT process using the plurality of operand data, outputs a plurality of arithmetic results simultaneously, repeats the arithmetic processing a predetermined number of times, and simultaneously from the arithmetic circuit A plurality of holding circuits capable of holding the plurality of output calculation results in a plurality of stages are provided, and a plurality of data necessary for the next calculation processing of the calculation circuit can be simultaneously supplied to the calculation circuit. As described above, each of the plurality of memory banks is selected by selecting the plurality of data from the operation results held in the plurality of stages in the plurality of holding circuits. And a, a memory control circuit that distributes output.

本発明の演算装置によれば、メモリ制御回路により、演算回路から出力される演算結果のデータ順を入れ替えて複数個のメモリバンクに読み込むようにしているので、次の（１）、（２）のような効果がある。 According to the arithmetic device of the present invention, the data order of the arithmetic results output from the arithmetic circuit is switched by the memory control circuit and read into a plurality of memory banks . Therefore, the following (1), (2) There is an effect like this.

（１）演算回路の１回の演算結果データを次回の演算処理に最適なメモリバンクに格納することが可能となる。これより演算処理を中断することなく、効率よく実現出来る。 (1) One operation result data of the arithmetic circuit can be stored in a memory bank optimum for the next arithmetic processing. Thus, it can be efficiently realized without interrupting the arithmetic processing.

（２）或る回の演算処理で使用されたデータと同じメモリバンクアドレスに次回の演算処理で使用されるデータを書き込むことが可能となるため、従来は２面それぞれ必要だった複数個のメモリバンクをそれぞれ１面にすることが出来、ハード規模を小さくすることが可能となる。 (2) Since it is possible to write data used in the next calculation process to the same memory bank address as the data used in a certain calculation process, a plurality of memories conventionally required for each of the two planes Each bank can be one side, and the hardware scale can be reduced.

本発明の実施例１のRadix４ＦＦＴ演算装置を示す概略の構成図である。It is a schematic block diagram which shows the Radix4FFT arithmetic unit of Example 1 of this invention. 図１（ｂ）のレジスタにおけるデータ格納状態を示す図である。It is a figure which shows the data storage state in the register | resistor of FIG.1 (b). 本発明の実施例２を示すRadix２＆Radix４兼用型のRadix２＆Radix４ＦＦＴ演算回路及びＦＦＴメモリ制御回路の構成図である。It is a block diagram of a Radix2 & Radix4 combined use Radix2 & Radix4 FFT arithmetic circuit and an FFT memory control circuit showing Embodiment 2 of the present invention. 図３のレジスタにおけるデータ格納状態を示す図である。It is a figure which shows the data storage state in the register | resistor of FIG. 非特許文献１に記載された基数２周波数間引きＦＦＴのデータフローを示す図である。It is a figure which shows the data flow of the radix-2 frequency decimation FFT described in the nonpatent literature 1. FIG. 従来のRadix４ＦＦＴ演算装置を示す概略の構成図である。It is a schematic block diagram which shows the conventional Radix4FFT arithmetic unit. 従来のRadix２、Radix４のＦＦＴ処理の演算フローを示す図である。It is a figure which shows the calculation flow of the FFT process of the conventional Radix2 and Radix4. 従来のRadix４のＦＦＴ処理の一例を示す図である。It is a figure which shows an example of the FFT process of the conventional Radix4.

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。Modes for carrying out the present invention will become apparent from the following description of the preferred embodiments when read in light of the accompanying drawings.

（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１のRadix４ＦＦＴ演算装置を示す概略の構成図であり、同図（ａ）が全体図、及び同図（ｂ）がその中のＦＦＴメモリ制御回路の構成図である。 (Configuration of Example 1)
1A and 1B are schematic configuration diagrams showing a Radix4 FFT arithmetic unit according to a first embodiment of the present invention, where FIG. 1A is an overall view, and FIG. 1B is an FFT therein. It is a block diagram of a memory control circuit.

図１（ａ）に示すRadix４ＦＦＴ演算装置は、Radix４ＦＦＴ処理をハードで実行する装置であり、従来の図６と同様に、演算手段（例えば、Radix４ＦＦＴ演算回路）２０と、この演算回路２０に対して複素データを与えるＲＡＭ等のメモリ３０とを備えている。メモリ３０は、複数個（例えば、４個）のメモリバンク３１−１〜３１−４に分割され、これらの各メモリバンク３１−１〜３１−４に対してアクセス用のアドレスを指定するための各アドレス発生回路（adr-gen）３２−１〜３２−４がそれぞれ接続されている。４個のメモリバンク３１−１〜３１−４は、ＦＦＴ演算回路２０に対して４個の複素データを同時に供給可能となっており、又、複素データの格納も同時に４個可能な構成になっている。 The Radix4FFT operation device shown in FIG. 1A is a device that executes the Radix4FFT processing in hardware. Similar to the conventional FIG. 6, the operation means (for example, Radix4FFT operation circuit) 20 and the operation circuit 20 And a memory 30 such as a RAM for giving complex data. The memory 30 is divided into a plurality of (for example, four) memory banks 31-1 to 31-4, and an address for specifying an access address for each of the memory banks 31-1 to 31-4 is designated. Each address generation circuit (adr-gen) 32-1 to 32-4 is connected. The four memory banks 31-1 to 31-4 can simultaneously supply four complex data to the FFT arithmetic circuit 20 and can store four complex data at the same time. ing.

本実施例１のRadix４ＦＦＴ処理装置では、Radix４ＦＦＴ演算回路２０とメモリ３０との間に、データ順を入れ替えるためのメモリ制御手段（例えば、ＦＦＴメモリ制御回路）４０が新たに設けられている点が、従来の装置と異なっている。ＦＦＴメモリ制御回路４０は、ＦＦＴ演算回路２０から４個の演算結果が入力され、同時に次段のＦＦＴ処理を考慮して（即ち、同時に必要なデータが同時に提供可能なようにバンク分けして）、データ順を入れ替えた演算結果をメモリ３０へ出力する回路である。 In the Radix4FFT processing apparatus according to the first embodiment, a memory control means (for example, an FFT memory control circuit) 40 for switching the data order is newly provided between the Radix4FFT arithmetic circuit 20 and the memory 30. It is different from the conventional device. The FFT memory control circuit 40 receives four calculation results from the FFT calculation circuit 20 and considers the next stage FFT processing (ie, divided into banks so that necessary data can be provided simultaneously). This is a circuit for outputting the calculation result in which the data order is switched to the memory 30.

例えば、１段目のＦＦＴ処理を０，６４，１２８，１９２，１，６５，１２９，１９３，・・・の順番で行う。すると出力は、
1段目０： 0,256,512,768 ← 2段目ではメモリバンク３１−１
１段目64： 64,320,576,832← 2段目ではメモリバンク３１−２
１段目128： 128,384,640,896← 2段目ではメモリバンク３１−３
１段目192： 192,448,704,960← 2段目ではメモリバンク３１−４
となる。これにＦＦＴメモリ制御回路４０を使用することで、２段目のＦＦＴ処理時に同時出力可能なようにメモリバンク３１−１〜３１−４に書き込むことが出来る。 For example, the first stage FFT processing is performed in the order of 0, 64, 128, 192, 1, 65, 129, 193,. Then the output is
1st stage 0: 0,256,512,768 ← In the 2nd stage, memory bank 31-1
First stage 64: 64,320,576,832 ← In the second stage, memory bank 31-2
First stage 128: 128,384,640,896 ← In the second stage, memory bank 31-3
First stage 192: 192,448,704,960 ← Memory bank 31-4 in the second stage
It becomes. By using the FFT memory control circuit 40 for this, it is possible to write in the memory banks 31-1 to 31-4 so that simultaneous output is possible during the second stage FFT processing.

図１（ｂ）に示すＦＦＴメモリ制御回路４０は、ＦＦＴ演算回路２０から出力されたデータ等を保持するための複数個の初段データ保持回路及び複数個且つ複数段の後段データ保持回路（例えば、４×４個のレジスタ（Reg））４１−００〜４１−０３，・・・，４１−３０〜４１−３３と、各段のレジスタ間に設けられた複数個の段間セレクタ（例えば、６個の２入力１出力のセレクタ）４２−００〜４１−３３と、メモリバンク３１−１〜３１−４へデータを出力するために出力段に設けられた複数個の出力段セレクタ（例えば、４個の４入力１出力のセレクタ）４３−１〜４３−４とを有している。 The FFT memory control circuit 40 shown in FIG. 1B includes a plurality of first-stage data holding circuits and a plurality of subsequent-stage data holding circuits (for example, for holding data output from the FFT operation circuit 20). 4 × 4 registers (Reg)) 41-00 to 41-03,..., 41-30 to 41-33, and a plurality of interstage selectors (for example, 6) Multiple 2-input 1-output selectors) 42-00 to 41-33 and a plurality of output stage selectors (for example, 4) provided in the output stage for outputting data to the memory banks 31-1 to 31-4. 4 selectors with four inputs and one output) 43-1 to 43-4.

各セレクタ４２−００〜４１−３３，４３−１〜４３−４の入出力は、図示しない制御信号等により切り替えられるようになっている。レジスタ間のセレクタ４２−００〜４１−３３の内、１段目セレクタ４２−００は、１段目レジスタ４１−００，４１−０１の出力のいずれか一方を選択して２段目レジスタ４１−１０へ与え、２段目セレクタ４２−１０は、２段目レジスタ４１−１０の出力又は１段目レジスタ４１−０２の出力のいずれか一方を選択して３段目レジスタ４１−２０へ与え、２段目セレクタ４２−１１は、２段目レジスタ４１−１１，４１−１２の出力のいずれか一方を選択して３段目レジスタ４１−２１へ与え、３段目セレクタ４２−２０は、３段目レジスタ４１−２０の出力又は１段目レジスタ４１−０３の出力のいずれか一方を選択して４段目レジスタ４１−３０へ与え、３段目セレクタ４２−２１は、３段目レジスタ４１−２１の出力又は２段目レジスタ４１−１３の出力のいずれか一方を選択して４段目レジスタ４１−３１へ与え、３段目セレクタ４２−２２は、３段目レジスタ４１−２２，４１−２３の出力のいずれか一方を選択して４段目レジスタ４１−３２へ与えるように接続されている。 Input / output of each selector 42-00 to 41-33, 43-1 to 43-4 is switched by a control signal (not shown) or the like. Of the selectors 42-00 to 41-33 between the registers, the first stage selector 42-00 selects one of the outputs of the first stage registers 41-00 and 41-01 to select the second stage register 41-. 10, the second stage selector 42-10 selects either the output of the second stage register 41-10 or the output of the first stage register 41-02 and supplies it to the third stage register 41-20, The second-stage selector 42-11 selects one of the outputs of the second-stage registers 41-11 and 41-12 and applies the selected output to the third-stage register 41-21. Either the output of the stage register 41-20 or the output of the first stage register 41-03 is selected and given to the fourth stage register 41-30, and the third stage selector 42-21 is supplied with the third stage register 41. -21 output or second stage One of the outputs of the star 41-13 is selected and given to the fourth stage register 41-31, and the third stage selector 42-22 is one of the outputs of the third stage registers 41-22 and 41-23. Is selected and supplied to the fourth stage registers 41-32.

出力段のセレクタ４３−１〜４３−４の内、セレクタ４３−１は、４段目レジスタ４１−３０〜４１−３３の出力のいずれか１つを選択してメモリバンク３１−１へ与え、セレクタ４３−２は、４段目レジスタ４１−３２又は３段目レジスタ４１−２０〜４１−２２の出力のいずれか１つを選択してメモリバンク３１−２へ与え、セレクタ４３−３は、４段目レジスタ４１−３０、３段目レジスタ４１−２１又は２段目レジスタ４１−１０，４１−１１の出力のいずれか１つを選択してメモリバンク３１−３へ与え、セレクタ４３−４は、４段目レジスタ４１−３０、３段目レジスタ４１−２０、２段目レジスタ４１−１０又は１段目レジスタ４１−００の出力のいずれか１つを選択してメモリバンク３１−４へ与えるように接続されている。 Among the output stage selectors 43-1 to 43-4, the selector 43-1 selects any one of the outputs of the fourth stage registers 41-30 to 41-33 and applies it to the memory bank 31-1. The selector 43-2 selects any one of the outputs of the fourth-stage register 41-32 or the third-stage registers 41-20 to 41-22 and applies it to the memory bank 31-2. One of the outputs of the fourth-stage register 41-30, the third-stage register 41-21, or the second-stage registers 41-10 and 41-11 is selected and given to the memory bank 31-3, and the selector 43-4 Selects one of the outputs of the fourth-stage register 41-30, the third-stage register 41-20, the second-stage register 41-10, or the first-stage register 41-00, and sends it to the memory bank 31-4. Connected to give

（実施例１のメモリ制御方法）
図２は、図１（ｂ）のレジスタ４１−００〜４１−３３の時刻（以下「Time」という。）０〜Time３におけるデータ格納状態を示す図である。 (Memory control method of embodiment 1)
FIG. 2 is a diagram illustrating a data storage state at time (hereinafter referred to as “Time”) 0 to Time 3 of the registers 41-00 to 41-33 in FIG.

図２において、例えば、Time０では、１０２４ポイント（以下「point」という。）のRadix４ＦＦＴの１段目の４回目の処理結果がＦＦＴメモリ制御回路４０に入った時を示している。この時、レジスタ４１−００にpoint１９２の１段目ＦＦＴ処理結果が入り、レジスタ４１−１０にpoint１２８の１段目ＦＦＴ処理結果が入っていることを示している。又、括弧［］書きの数字がメモリ３０への出力データ、括弧（）書きの数字がＦＦＴ演算回路２０からの入力データを示している。図２の他のTime１〜Time３を示す図も同様である。 In FIG. 2, for example, at Time 0, the fourth processing result of the first stage of Radix 4 FFT of 1024 points (hereinafter referred to as “point”) enters the FFT memory control circuit 40. At this time, it is indicated that the first-stage FFT processing result of point 192 is stored in the register 41-00 and the first-stage FFT processing result of point 128 is stored in the register 41-10. The numbers in parentheses [] indicate output data to the memory 30, and the numbers in parentheses () indicate input data from the FFT operation circuit 20. The same applies to the diagrams showing other Time 1 to Time 3 in FIG.

ＦＦＴメモリ制御回路４０では、図示しないクロックに同期して、以下の（１）〜（５）のようなTime０〜Time３の処理を繰り返す。 The FFT memory control circuit 40 repeats the processing of Time 0 to Time 3 as in the following (1) to (5) in synchronization with a clock (not shown).

（１） Time０の処理
Time０では同時に以下の処理を行う。
レジスタ４１−３０（point０の処理結果）をセレクタ４３−１からメモリバンク３１−１に出力し、レジスタ４１−０３（point９６０の処理結果）をセレクタ４２−２０を介してレジスタ４１−３０に入力する。
レジスタ４１−２０（point６４の処理結果）をセレクタ４３−２からメモリバンク３１−２に出力し、レジスタ４１−０２（point７０４の処理結果）をセレクタ４２−１０を介してレジスタ４１−２０に入力する。
レジスタ４１−１０（point１２８の処理結果）をセレクタ４３−３からメモリバンク３１−３に出力し、レジスタ４１−０１（point４４８の処理結果）をセレクタ４２−００を介してレジスタ４２−１０に入力する。
レジスタ４１−００（point１９２の処理結果）をセレクタ４３−４からメモリバンク３１−４に出力し、ＦＦＴ演算回路２０からpoint１の処理結果をレジスタ４１−００に入力する。
レジスタ４１−０１にＦＦＴ演算回路２０からpoint２５７の処理結果を入力する。
レジスタ４１−０２にＦＦＴ演算回路２０からpoint５２３の処理結果を入力する。
レジスタ４１−０３にＦＦＴ演算回路２０からpoint７６９の処理結果を入力する。 (1) Time 0 processing
At Time 0, the following processing is performed simultaneously.
The register 41-30 (the processing result of point0) is output from the selector 43-1 to the memory bank 31-1, and the register 41-03 (the processing result of point960) is input to the register 41-30 via the selector 42-20. .
The register 41-20 (processing result of point 64) is output from the selector 43-2 to the memory bank 31-2, and the register 41-02 (processing result of point 704) is input to the register 41-20 via the selector 42-10. .
The register 41-10 (processing result at point 128) is output from the selector 43-3 to the memory bank 31-3, and the register 41-01 (processing result at point 448) is input to the register 42-10 via the selector 42-00. .
The register 41-00 (processing result of point 192) is output from the selector 43-4 to the memory bank 31-4, and the processing result of point 1 is input from the FFT operation circuit 20 to the register 41-00.
The processing result of point 257 is input from the FFT operation circuit 20 to the register 41-01.
The processing result of point 523 is input from the FFT operation circuit 20 to the register 41-02.
The processing result of point 769 is input from the FFT operation circuit 20 to the register 41-03.

（２） Time１の処理
Time１では同時に以下の処理を行う。
レジスタ４１−３１（point２５６の処理結果）をセレクタ４３−１からメモリバンク３１−１に出力し、レジスタ４１−１３（point８９６の処理結果）をセレクタ４２−２１を介してレジスタ４１−３１に入力する。
レジスタ４１−２１（point３２０の処理結果）をセレクタ４３−２からメモリバンク３１−２に出力し、レジスタ４１−１２（point６４０の処理結果）をセレクタ４２−１１を介してレジスタ４１−２１に入力する。
レジスタ４１−１１（point３８４の処理結果）をセレクタ４３−３からメモリバンク３１−３に出力し、レジスタ４１−０１（point２５７の処理結果）をレジスタ４１−１１に入力する。
レジスタ４１−１０（point４４８の処理結果）をセレクタ４３−４からメモリバンク３１−４に出力し、レジスタ４１−００（point１の処理結果）をセレクタ４２−００を介してレジスタ４１−１０に入力する。
レジスタ４１−１２にレジスタ４１−０２（point５２３の処理結果）を入力する。
レジスタ４１−１３にレジスタ４１−０３（point７６９の処理結果）を入力する。
レジスタ４１−００にＦＦＴ演算回路２０からpoint６５の処理結果を入力する。
レジスタ４１−０１にＦＦＴ演算回路２０からpoint３２１の処理結果を入力する。
レジスタ４１−０２にＦＦＴ演算回路２０からpoint５７７の処理結果を入力する。
レジスタ４１−０３にＦＦＴ演算回路２０からpoint８３３の処理結果を入力する。 (2) Time1 processing
At Time 1, the following processing is performed simultaneously.
The register 41-31 (processing result of point 256) is output from the selector 43-1 to the memory bank 31-1, and the register 41-13 (processing result of point 896) is input to the register 41-31 via the selector 42-21. .
The register 41-21 (processing result of point 320) is output from the selector 43-2 to the memory bank 31-2, and the register 41-12 (processing result of point 640) is input to the register 41-21 via the selector 42-11. .
The register 41-11 (processing result of point 384) is output from the selector 43-3 to the memory bank 31-3, and the register 41-01 (processing result of point 257) is input to the register 41-11.
The register 41-10 (processing result of point 448) is output from the selector 43-4 to the memory bank 31-4, and the register 41-00 (processing result of point1) is input to the register 41-10 via the selector 42-00. .
The register 41-02 (the processing result of point 523) is input to the register 41-12.
Register 41-03 (result of processing of point 769) is input to register 41-13.
The processing result of point 65 is input from the FFT operation circuit 20 to the register 41-00.
The processing result of point 321 is input from the FFT operation circuit 20 to the register 41-01.
The processing result of point 577 is input from the FFT operation circuit 20 to the register 41-02.
The processing result of point 833 is input from the FFT operation circuit 20 to the register 41-03.

（３） Time２の処理
Time２では同時に以下の処理を行う。
レジスタ４１−３２（point５１２の処理結果）をセレクタ４３−１からメモリバンク３１−１に出力し、レジスタ４１−２３（point８３２の処理結果）をセレクタ４２−２２を介してレジスタ４１−３２に入力する。
レジスタ４１−２２（point５７６の処理結果）をセレクタ４３−２からメモリバンク３１−２に出力し、レジスタ４１−１２（point５２３の処理結果）をレジスタ４１−２２に入力する。
レジスタ４１−２１（point６４０の処理結果）をセレクタ４３−３からメモリバンク３１−３に出力し、レジスタ４１−１１（point２５７の処理結果）をセレクタ４２−１１を介してレジスタ４１−２１に入力する。
レジスタ４１−２０（point７０４の処理結果）をセレクタ４３−４を介してメモリバンク３１−４に出力し、レジスタ４１−１０（point１の処理結果）をセレクタ４２−１０を介してレジスタ４１−２０に入力する。
レジスタ４１−２３にレジスタ４１−１３の値を入力する。
レジスタ４１−１０にセレクタ４２−００を介してレジスタ４１−００の値を入力する。
レジスタ４１−１１にレジスタ４１−０１の値を入力する。
レジスタ４１−１２にレジスタ４１−０２の値を入力する。
レジスタ４１−１３にレジスタ４１−０３の値を入力する。
レジスタ４１−０１にＦＦＴ演算回路２０からpoint１２９の処理結果を入力する。
レジスタ４１−０１にＦＦＴ演算回路２０からpoint３８５の処理結果を入力する。
レジスタ４１−０２にＦＦＴ演算回路２０からpoint６４１の処理結果を入力する。
レジスタ４１−０３にＦＦＴ演算回路２０からpoint８９７の処理結果を入力する。 (3) Time2 processing
At Time 2, the following processing is performed simultaneously.
The register 41-32 (processing result of point 512) is output from the selector 43-1 to the memory bank 31-1, and the register 41-23 (processing result of point 832) is input to the register 41-32 via the selector 42-22. .
The register 41-22 (processing result of point 576) is output from the selector 43-2 to the memory bank 31-2, and the register 41-12 (processing result of point 523) is input to the register 41-22.
The register 41-21 (processing result of point 640) is output from the selector 43-3 to the memory bank 31-3, and the register 41-11 (processing result of point 257) is input to the register 41-21 via the selector 42-11. .
The register 41-20 (processing result of point 704) is output to the memory bank 31-4 via the selector 43-4, and the register 41-10 (processing result of point 1) is output to the register 41-20 via the selector 42-10. input.
The value of the register 41-13 is input to the register 41-23.
The value of the register 41-00 is input to the register 41-10 via the selector 42-00.
The value of the register 41-01 is input to the register 41-11.
The value of the register 41-02 is input to the register 41-12.
The value of the register 41-03 is input to the register 41-13.
The processing result of point 129 is input from the FFT operation circuit 20 to the register 41-01.
The processing result at point 385 is input from the FFT operation circuit 20 to the register 41-01.
The processing result of point 641 is input from the FFT operation circuit 20 to the register 41-02.
The processing result of point 897 is input from the FFT operation circuit 20 to the register 41-03.

（４） Time３の処理
Time３では同時に以下の処理を行う。
レジスタ４１−３３（point７６８の処理結果）をセレクタ４３−１からメモリバンク３１−１に出力し、レジスタ４１−２３（point７６９の処理結果）をレジスタ４１−３３に入力する。
レジスタ４１−３２（point８３２の処理結果）をセレクタ４３−２からメモリバンク３１−２に出力し、レジスタ４１−２２（point５２３の処理結果）をセレクタ４２−２２を介してレジスタ４１−３２に入力する。
レジスタ４１−３１（point８９６の処理結果）をセレクタ４３−３からメモリバンク３１−３に出力し、レジスタ４１−２１（point２５７の処理結果）をセレクタ４２−２１を介してレジスタ４１−３１に入力する。
レジスタ４１−３０（point９６０の処理結果）をセレクタ４３−４からメモリバンク３１−４に出力し、レジスタ４１−２０（point１の処理結果）をセレクタ４２−２０を介してレジスタ４１−３０に入力する。
レジスタ４１−２０にセレクタ４２−１０を介してレジスタ４１−１０の値を入力する。
レジスタ４１−２１にセレクタ４２−１１を介してレジスタ４１−１１の値を入力する。
レジスタ４１−２２にレジスタ４１−１２の値を入力する。
レジスタ４１−２３にレジスタ４１−１３の値を入力する。
レジスタ４１−１０にセレクタ４２−００を介してレジスタ４１−００の値を入力する。
レジスタ４１−１１にレジスタ４１−０１の値を入力する。
レジスタ４１−１２にレジスタ４１−０２の値を入力する。
レジスタ４１−１３にレジスタ４１−０３の値を入力する。
レジスタ４１−００にＦＦＴ演算回路２０からpoint１９３の処理結果を入力する。
レジスタ４１−０１にＦＦＴ演算回路２０からpoint４４９の処理結果を入力する。
レジスタ４１−０２にＦＦＴ演算回路２０からpoint７０５の処理結果を入力する。
レジスタ４１−０３にＦＦＴ演算回路２０からpoint９６１の処理結果を入力する。 (4) Time3 processing
At Time 3, the following processing is performed simultaneously.
The register 41-33 (processing result of point 768) is output from the selector 43-1 to the memory bank 31-1, and the register 41-23 (processing result of point 769) is input to the register 41-33.
The register 41-32 (processing result of point 832) is output from the selector 43-2 to the memory bank 31-2, and the register 41-22 (processing result of point 523) is input to the register 41-32 via the selector 42-22. .
The register 41-31 (processing result of point 896) is output from the selector 43-3 to the memory bank 31-3, and the register 41-21 (processing result of point 257) is input to the register 41-31 via the selector 42-21. .
The register 41-30 (the processing result of point 960) is output from the selector 43-4 to the memory bank 31-4, and the register 41-20 (the processing result of point 1) is input to the register 41-30 via the selector 42-20. .
The value of the register 41-10 is input to the register 41-20 via the selector 42-10.
The value of the register 41-11 is input to the register 41-21 via the selector 42-11.
The value of the register 41-12 is input to the register 41-22.
The value of the register 41-13 is input to the register 41-23.
The value of the register 41-00 is input to the register 41-10 via the selector 42-00.
The value of the register 41-01 is input to the register 41-11.
The value of the register 41-02 is input to the register 41-12.
The value of the register 41-03 is input to the register 41-13.
The processing result of point 193 is input from the FFT operation circuit 20 to the register 41-00.
The processing result of point 449 is input from the FFT operation circuit 20 to the register 41-01.
The processing result of point 705 is input from the FFT arithmetic circuit 20 to the register 41-02.
The processing result of point 961 is input from the FFT operation circuit 20 to the register 41-03.

（５） Time３の処理終了後
Time３での処理終了後のＦＦＴメモリ制御回路４０の状態はTime０と同じ状態である。即ち、Time０の動作を繰り返す。 (5) After processing of Time3
The state of the FFT memory control circuit 40 after the processing at Time 3 is the same as that at Time 0. That is, the operation of Time 0 is repeated.

（メモリ制御方法の数式表現）
図１の演算装置を用いたメモリ制御方法を数式で表現すると、以下のようになる。
図１の演算装置を有効に使用するためには、メモリアクセスが重要になる。例えば、Radix４の場合では、メモリ３０が４分割されたメモリバンク３１−１〜３１−４の内容を次のように読み込んでいく必要がある。
０番目のアドレス（メモリバンク３１−１〜３１−４共に）のデータ
６４番目のアドレス（メモリバンク３１−１〜３１−４）のデータ
１２８番目のアドレス（メモリバンク３１−１〜３１−４）のデータ (Mathematical expression of memory control method)
The memory control method using the arithmetic unit shown in FIG.
In order to use the arithmetic unit of FIG. 1 effectively, memory access is important. For example, in the case of Radix 4, it is necessary to read the contents of the memory banks 31-1 to 31-4 obtained by dividing the memory 30 into four as follows.
Data of 0th address (both memory banks 31-1 to 31-4) Data of 64th address (memory banks 31-1 to 31-4) 128th address (memory banks 31-1 to 31-4) data from

即ち、メモリアドレッシングも必要な構成要素となる。アドレッシングとしては、ポイント数であるデータ数がＲ^ｎ（但し、ＲはRadix数、ｎは処理の回数）で表現される場合、Radix４ならばＲ^ｎ＝４である。処理の回数ｎは、例えば１０２４データのRadix４ＦＦＴならば、４^５＝１０２４から、ｎ＝５となる。 That is, memory addressing is also a necessary component. As addressing, when the number of data, which is the number of points, is represented by R ⁿ (where R is the number of Radix and n is the number of times of processing), if Radix 4, R ⁿ = 4. For example, if the number of processes n is Radix 4 FFT of 1024 data, n = 5 from 4 ⁵ = 1024.

ＦＦＴの処理の段数ｋとしては、ｎ回行われるので、次のようになる。
１回目はＲ^{（ｎ−２）}毎のデータを読み込み →Radix４の時は４３＝６４
２回目はＲ^{（ｎ−３）}毎のデータを読み込み →Radix４の時は４２＝１６
３回目はＲ^{（ｎ−４）}毎のデータを読み込み →Radix４の時は４１＝４
４回目はＲ^{（ｎ−５）}毎のデータを読み込み →Radix４の時は４０＝１
５回目はＲ^{（ｎ−５）}毎のデータを読み込み →Radix４の時は４０＝１ The number k of FFT processing steps is n times, and is as follows.
Read data for each R ^(n-2) at the first time → 43 = 64 for Radix4
The second time reads data for each R ^(n-3) → When Radix4, 42 = 16
The third time, read the data every R ^(n-4) → When Radix4, 41 = 4
4th time, read data every R ^(n-5)- > 40 = 1 for Radix4
5th time, read data for each R ^(n-5) → When Radix4, 40 = 1

但し、最後の処理段数（ｋ＝５）のみ特別扱いとなる。こうすることによって図１の演算装置は有効に使用できる。因みにＲ＝２，８（Radix２，Radix８）の時も同様である。
以上のことを数式で表現すると、次のようになる。 However, only the last processing stage number (k = 5) is treated specially. By doing so, the arithmetic unit of FIG. 1 can be used effectively. The same applies to R = 2, 8 (Radix2, Radix8).
The above can be expressed by mathematical formulas as follows.

図１の演算装置を用いたメモリの制御方法では、メモリ（３０）をＲ（Radix数）に分割したメモリバンク（３１−１〜３１−４）のｋ段目のFFT処理（又はIFFT処理）において、Ｒ^{（ｎ−ｋ−１）}間隔のデータを読み込むこと（但し、ＦＦＴ最後の段の処理は間隔は１）を特徴としている。 In the memory control method using the arithmetic unit of FIG. 1, the k-th FFT processing (or IFFT processing) of the memory banks (31-1 to 31-4) in which the memory (30) is divided into R (Radix number). ^{in, R (n-k-1)} write No that read data interval (However, the processing of the FFT last stage is 1 interval) is characterized in.

（実施例１の効果）
本実施例１によれば、ＦＦＴ演算回路２０とメモリ３０との間にＦＦＴメモリ制御回路４０を設け、このＦＦＴメモリ制御回路４０を、次段のＦＦＴ処理で同時に必要なデータを別々のメモリバンク３１−１〜３１−４に格納可能とし、且つ使用したメモリ番地に上書きの形でのＦＦＴ処理を実現可能としたので、次の（ａ）〜（ｃ）のような効果がある。 (Effect of Example 1)
According to the first embodiment, the FFT memory control circuit 40 is provided between the FFT operation circuit 20 and the memory 30, and the FFT memory control circuit 40 is configured to transfer data necessary for the FFT processing at the next stage to separate memory banks. Since the data can be stored in 31-1 to 31-4 and the FFT processing in the form of being overwritten at the used memory address can be realized, the following effects (a) to (c) are obtained.

（ａ）ＦＦＴの１段の演算結果データを次段の演算処理に最適なブロック分けされる形でメモリ３０に格納することが可能となる。これよりＦＦＴ処理を中断することなく効率よく実現出来る。 (A) It is possible to store the FFT one-stage calculation result data in the memory 30 in the form of blocks that are optimal for the calculation process of the next stage. Thus, the FFT process can be efficiently realized without interruption.

（ｂ）ある段のＦＦＴ処理で使用されたデータ、同じアドレスに次段のＦＦＴ処理で使用されるデータを書き込むことが可能となるため、従来の図６では２面必要だったメモリ１０，１０を１面（３０）にすることが出来、ハード規模を小さくすることが可能となる。 (B) Since the data used in the FFT processing of a certain stage and the data used in the FFT processing of the next stage can be written to the same address, the memories 10 and 10 which required two planes in the conventional FIG. Can be reduced to one surface (30), and the hardware scale can be reduced.

（ｃ）本実施例１によるＦＦＴメモリ制御回路４０では、データの並べ替えを行うとき必要なレジスタ４１−００〜４１−３３を最小限に出来るため、ハードコストを最小にすることが出来る。しかも、レジスタ間に設けられるセレクタ４２−００〜４２−２２が２入力１出力型のセレクタのみであり、小さい回路で実現することが可能である。 (C) In the FFT memory control circuit 40 according to the first embodiment, the registers 41-00 to 41-33 necessary for data rearrangement can be minimized, so that the hardware cost can be minimized. Moreover, the selectors 42-00 to 42-22 provided between the registers are only 2-input 1-output type selectors, and can be realized with a small circuit.

（実施例２の構成）
図３は、本発明の実施例２を示すRadix２＆Radix４兼用型のRadix２＆Radix４ＦＦＴ演算回路及びＦＦＴメモリ制御回路の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。 (Configuration of Example 2)
FIG. 3 is a block diagram of the Radix 2 & Radix 4 FFT operation circuit and the FFT memory control circuit of the Radix 2 & Radix 4 combined type showing the second embodiment of the present invention. Elements common to the elements in FIG. It is attached.

本実施例２は、Radix２＆Radix４兼用型のＦＦＴ演算装置において、演算手段（例えば、Radix２＆Radix４ＦＦＴ演算回路）２０Ａとメモリ３０との間に、メモリ制御手段（例えば、ＦＦＴメモリ制御回路）４０Ａが設けられている。Radix２＆Radix４ＦＦＴ演算回路２０Ａは、第１のＦＦＴ処理（例えば、Radix２ＦＦＴ演算）機能と第２のＦＦＴ処理（例えば、Radix４ＦＦＴ演算）機能とを有し、これらが切り替えられるようになっている。ＦＦＴメモリ制御回路４０Ａは、図１のＦＦＴメモリ制御回路４０に対して、レジスタ間において２入力１出力のセレクタ（Reg）４２−０２，４２−１２，４２−１３が追加され、図１の出力段の４入力１出力のセレクタ４３−２，４３−１に代えて、５入力１出力のセレクタ４３−２Ａ，４３−１Ａが設けられている点が異なっている。 In the second embodiment, in a Radix2 & Radix4 combined FFT operation device, a memory control means (for example, an FFT memory control circuit) 40A is provided between the calculation means (for example, Radix2 & Radix4 FFT operation circuit) 20A and the memory 30. . The Radix2 & Radix4 FFT operation circuit 20A has a first FFT processing (for example, Radix2 FFT operation) function and a second FFT processing (for example, Radix4 FFT operation) function, and these can be switched. The FFT memory control circuit 40A is different from the FFT memory control circuit 40 of FIG. 1 in that selectors (Reg) 42-02, 42-12, and 42-13 having two inputs and one output are added between registers, and the output of FIG. A difference is that, instead of the four-input one-output selectors 43-2 and 43-1 of the stage, five-input one-output selectors 43-2A and 43-1A are provided.

追加されたレジスタ間のセレクタ４２−０２，４２−１２，４２−１３は、これらの入出力が図示しない制御信号により切り替えられるものであり、この内、セレクタ４２−０２は、１段目レジスタ４１−０２，４１−０３の出力のいずれか一方を選択して２段目レジスタ４１−１２へ与え、セレクタ４２−１２は、１段目レジスタ４１−０２又は２段目レジスタ４１−１２の出力のいずれか一方を選択して出力段レジスタ４３−２Ａへ与え、セレクタ４２−１３は、２段目レジスタ４１−１２，４１−１３の出力のいずれか一方を選択して出力段レジスタ４３−１Ａへ与えるように接続されている。 The added selectors 42-02, 42-12, and 42-13 between the registers have their inputs and outputs switched by a control signal (not shown). Among them, the selector 42-02 is a first-stage register 41. −02 or 41-03 is selected and applied to the second stage register 41-12, and the selector 42-12 outputs the output of the first stage register 41-02 or the second stage register 41-12. Either one is selected and given to the output stage register 43-2A, and the selector 42-13 selects either one of the outputs of the second stage registers 41-12 and 41-13 to the output stage register 43-1A. Connected to give.

本実施例２のRadix２＆Radix４兼用型のＦＦＴ処理装置は、Radix４とRadix２ＦＦＴの両方に対応し、これはＦＦＴのpoint数を任意に定めた場合に有効である。この理由は、以下の通りである。 The Radix2 & Radix4 combined FFT processing apparatus of the second embodiment is compatible with both Radix4 and Radix2 FFT, which is effective when the number of FFT points is arbitrarily determined. The reason for this is as follows.

Radix４ＦＦＴはRadix２ＦＦＴに比べて同じpoint数のＦＦＴを実行する場合、演算回数を約２５％少なく出来るが、ＦＦＴのpoint数が４のべきで表現される必要がある。このため、４のべきで表現出来ないpoint数のＦＦＴを実行する場合、Radix４ＦＦＴとRadix２ＦＦＴと混在して使用する。本回路はそれに対応している。 Radix4FFT can reduce the number of computations by about 25% when executing FFT of the same number of points compared to Radix2FFT, but the number of FFT points needs to be expressed as 4. For this reason, when performing FFT of the number of points that cannot be expressed with power of 4, Radix 4 FFT and Radix 2 FFT are used in combination. This circuit supports it.

（実施例２のメモリ制御方法）
ＦＦＴメモリ制御回路４０Ａは、Radix４ＦＦＴの処理の時は、図１のＦＦＴメモリ制御回路４０と同様の処理を行う。例えば、１０２４point Radix２ＦＦＴ処理の時は、レジスタ４１−２０，４１−２１，４１−２２，４１−２３，４１−３０，４１−３１，４１−３２，４１−３３を使用しない。 (Memory control method of embodiment 2)
The FFT memory control circuit 40A performs the same process as the FFT memory control circuit 40 of FIG. 1 during the Radix4 FFT process. For example, at the time of 1024 point Radix2 FFT processing, the registers 41-20, 41-21, 41-22, 41-23, 41-30, 41-31, 41-32 and 41-33 are not used.

図４は、図３のレジスタ４１−００〜４１−３３のTime０〜Time１におけるデータ格納状態を示す図である。この図の意味は図２と同様である。 FIG. 4 is a diagram illustrating a data storage state in Time 0 to Time 1 of the registers 41-00 to 41-33 in FIG. The meaning of this figure is the same as in FIG.

例えば、１０２４point Radix２ＦＦＴ処理の場合、ＦＦＴメモリ制御回路４０Ａは、図示しないクロックに同期して、以下の（１）〜（３）のようなTime０〜Time１の処理を繰り返す。 For example, in the case of 1024 point Radix2 FFT processing, the FFT memory control circuit 40A repeats the processing of Time0 to Time1 as shown in (1) to (3) below in synchronization with a clock (not shown).

（１） Time０の処理
Time０では同時に以下の処理を行う。
レジスタ４１−００（point６４の処理結果）をセレクタ４３−４からメモリバンク３１−４に出力し、ＦＦＴ演算回路２０Ａからpoint１２８の処理結果をレジスタ４１−００に入力する。
レジスタ４１−１０（point０の処理結果）をセレクタ４３−３からメモリバンク３１−３に出力し、レジスタ４１−０１（point３２０の処理結果）をセレクタ４２−００を介してレジスタ４１−１０に入力する。
レジスタ４１−０２（point５７６の処理結果）をセレクタ４２−１２，４３−２Ａからメモリバンク３１−２に出力し、ＦＦＴ演算回路２０Ａからpoint６４０の処理結果をレジスタ４１−０２に入力する。
レジスタ４１−１２（point５１２の処理結果）をセレクタ４２−１３，４３−１Ａからメモリバンク３１−１に出力し、レジスタ４１−０３（point３２０の処理結果）をセレクタ４２−０２を介してレジスタ４１−１２に入力する。
レジスタ４１−０１にＦＦＴ演算回路２０Ａからpoint３８４の処理結果を入力する。
レジスタ４１−０３にＦＦＴ演算回路２０Ａからpoint８９６の処理結果を入力する。 (1) Time 0 processing
At Time 0, the following processing is performed simultaneously.
The register 41-00 (processing result at point 64) is output from the selector 43-4 to the memory bank 31-4, and the processing result at point 128 is input from the FFT arithmetic circuit 20A to the register 41-00.
The register 41-10 (processing result of point0) is output from the selector 43-3 to the memory bank 31-3, and the register 41-01 (processing result of point320) is input to the register 41-10 via the selector 42-00. .
The register 41-02 (processing result of point 576) is output from the selectors 42-12 and 43-2A to the memory bank 31-2, and the processing result of point 640 is input from the FFT operation circuit 20A to the register 41-02.
The register 41-12 (the processing result of point 512) is output from the selectors 42-13 and 43-1A to the memory bank 31-1, and the register 41-03 (the processing result of point 320) is output through the selector 42-02 to the register 41- 12 is input.
The processing result of point 384 is input from the FFT operation circuit 20A to the register 41-01.
The processing result of point 896 is input from the FFT operation circuit 20A to the register 41-03.

（２） Time１の処理
Time１では同時に以下の処理を行う。
レジスタ４１−１０（point３２０の処理結果）をセレクタ４３−４からメモリバンク３１−４に出力し、レジスタ４１−００（point１２８の処理結果）をセレクタ４２−００を介してレジスタ４１−１０に入力する。
レジスタ４１−１１（point２５６の処理結果）をセレクタ４３−３からメモリバンク３１−３に出力し、レジスタ４１−０１（point３８４の処理結果）をレジスタ４１−１１に入力する。
レジスタ４１−１２（point８３２の処理結果）をセレクタ４２−１２，４３−２Ａからメモリバンク３１−２に出力し、レジスタ４１−０２（point６４０の処理結果）をセレクタ４２−０２を介してレジスタ４１−１２に入力する。
レジスタ４１−１３（point７６８の処理結果）をセレクタ４２−１３，４３−１Ａからメモリバンク３１−１に出力し、レジスタ４１−０３（point８９６の処理結果）をレジスタ４１−１３に入力する。
レジスタ４１−００にＦＦＴ演算回路２０Ａからpoint１９２の処理結果を入力する。
レジスタ４１−０１にＦＦＴ演算回路２０Ａからpoint４４８の処理結果を入力する。
レジスタ４１−０２にＦＦＴ演算回路２０Ａからpoint７０４の処理結果を入力する。
レジスタ４１−０３にＦＦＴ演算回路２０Ａからpoint９６０の処理結果を入力する。 (2) Time1 processing
At Time 1, the following processing is performed simultaneously.
The register 41-10 (processing result of point 320) is output from the selector 43-4 to the memory bank 31-4, and the register 41-00 (processing result of point 128) is input to the register 41-10 via the selector 42-00. .
The register 41-11 (the processing result of point 256) is output from the selector 43-3 to the memory bank 31-3, and the register 41-01 (the processing result of point 384) is input to the register 41-11.
The register 41-12 (the processing result of point 832) is output from the selectors 42-12 and 43-2A to the memory bank 31-2, and the register 41-02 (the processing result of point 640) is output through the selector 42-02 to the register 41- 12 is input.
The register 41-13 (the processing result of point 768) is output from the selectors 42-13 and 43-1A to the memory bank 31-1, and the register 41-03 (the processing result of point 896) is input to the register 41-13.
The processing result of point 192 is input from the FFT arithmetic circuit 20A to the register 41-00.
The processing result of point 448 is input from the FFT operation circuit 20A to the register 41-01.
The processing result of point 704 is input from the FFT operation circuit 20A to the register 41-02.
The processing result of point 960 is input from the FFT operation circuit 20A to the register 41-03.

（３） Time１終了後
Time１での処理終了後のＦＦＴメモリ制御回路４０Ａの状態は、Time０と同じ状態である。即ち、Time０の動作を繰り返すこととなる。 (3) After Time1
The state of the FFT memory control circuit 40A after the processing at Time1 is the same as that at Time0. That is, the operation of Time 0 is repeated.

（実施例２の効果）
本実施例２のＦＦＴメモリ制御回路４０Ａによれば、次段のＦＦＴ処理で同時に必要なデータを別々のメモリバンク３１−１〜３１−４に格納可能とし、使用したメモリ番地に上書きの形でのＦＦＴ処理を実現可能とし、且つRadix２ＦＦＴとRadix４ＦＦＴの両者に対応可能な構成にしたので、実施例１とほぼ同様の効果がある上に、ＦＦＴのpoint数を任意に定めた場合に有効である。 (Effect of Example 2)
According to the FFT memory control circuit 40A of the second embodiment, the data necessary for the FFT processing at the next stage can be simultaneously stored in different memory banks 31-1 to 31-4, and the used memory address is overwritten. The FFT processing can be realized, and the configuration is compatible with both Radix 2 FFT and Radix 4 FFT, so that it has substantially the same effect as in the first embodiment and is effective when the number of FFT points is arbitrarily determined. .

本発明は上記実施例１、２に限定されず、種々の変形が可能である。この変形例である実施例３としては、例えば、次の（Ａ）〜（Ｃ）のようなものがある。 The present invention is not limited to the first and second embodiments, and various modifications can be made. As a third embodiment which is this modification, for example, there are the following (A) to (C).

（Ａ）実施例１、２では、メモリ３０を４分割したメモリバンク３１−１〜３１−４を使用する例について説明したが、これに代えて、メモリ３０中の４つの指定場所を使用しても良い。例えば、メモリ３０において、ｍ（但し、ｍは任意の正整数）行目且つｎ（但し、ｎは任意の正整数）列目の指定場所（メモリバンク３１−１に対応）、ｍ行目且つ（ｎ＋１）列目の指定場所（メモリバンク３１−２に対応）、（ｍ＋１）行目且つｎ列目の指定場所（メモリバンク３１−３に対応）、及び、（ｍ＋１）行目且つ（ｎ＋１）列目の指定場所（メモリバンク３１−４に対応）を使用して、データの読み出しと書き込みを行うようにしても、実施例１、２とほぼ同様の作用効果を奏することが出来る。 (A) In the first and second embodiments, the example in which the memory banks 31-1 to 31-4 in which the memory 30 is divided into four parts is used, but instead of this, four designated locations in the memory 30 are used. May be. For example, in the memory 30, the designated location (corresponding to the memory bank 31-1) in the m (where m is an arbitrary positive integer) row and the n (where n is an arbitrary positive integer) column, the m th row and (N + 1) th column designated location (corresponding to memory bank 31-2), (m + 1) th row and nth column designated location (corresponding to memory bank 31-3), (m + 1) th row and (n + 1) ) Even when data is read and written using a designated position in the column (corresponding to the memory bank 31-4), substantially the same effects as in the first and second embodiments can be obtained.

（Ｂ）実施例１、２では、ＦＦＴ処理について説明したが、ＩＦＦＴ処理に適用しても、ほぼ同様の作用効果が得られる。 (B) Although the FFT processing has been described in the first and second embodiments, substantially the same effect can be obtained even when applied to the IFFT processing.

（Ｃ）図１のＦＦＴ演算回路２０，２０Ａは、Radix２ＦＦＴ、Radix４ＦＦＴ以外の構成に変更したり、メモリバンク３１−１〜３１−４の個数（或いはメモリ３０の指定場所の数）を４個以外の数に変更したり、図１、図３のＦＦＴメモリ制御回路４０，４０Ａの構成要素を図示以外の段数や個数等に変更しても良い。 (C) The FFT operation circuits 20 and 20A in FIG. 1 are changed to configurations other than Radix 2 FFT and Radix 4 FFT, and the number of memory banks 31-1 to 31-4 (or the number of designated locations in the memory 30) is other than four. Alternatively, the components of the FFT memory control circuits 40 and 40A shown in FIGS. 1 and 3 may be changed to a number or number of stages other than those shown.

２０，２０ＡＦＦＴ演算回路
３０メモリ
３１−１〜３１−４メモリバンク
４０，４０ＡＦＦＴメモリ制御回路
４１−００〜４１−３３レジスタ
４２−００〜４２−２２，４３−１〜４３−４，４３−１Ａ，４３−２Ａセレクタ 20, 20A FFT operation circuit 30 Memory 31-1 to 31-4 Memory bank 40, 40A FFT memory control circuit 41-00 to 41-33 Register 42-00 to 42-22, 43-1 to 43-4, 43- 1A, 43-2A selector

Claims

指定されたアドレスに複数のデータを上書きの形で同時に書き込み又は同時に読み出せる複数個のメモリバンクと、
前記複数個のメモリバンクから同時に読み出された複数の被演算データが供給されると、前記複数の被演算データを用いＲａｄｉｘ４のＦＦＴ処理としての演算処理を行って複数の演算結果を同時に出力し、前記演算処理を所定回数繰り返す演算回路と、
前記演算回路から同時に出力された前記複数の演算結果を複数段に亘って保持可能な複数個の保持回路を有し、前記演算回路の次回の演算処理時に必要な複数のデータを同時に前記演算回路に供給可能となるように、前記複数個の保持回路に前記複数段に亘って保持された演算結果の中から前記複数のデータを選択して前記複数のメモリバンクの各々に分配出力するメモリ制御回路と、
を備えたことを特徴とする演算装置。 A plurality of memory banks capable of simultaneously writing or reading a plurality of data in the form of overwriting at a specified address; and
When a plurality of operation data simultaneously read from the plurality of memory banks is supplied, an operation process as a Radix4 FFT process is performed using the plurality of operation data, and a plurality of operation results are output simultaneously. An arithmetic circuit that repeats the arithmetic processing a predetermined number of times;
A plurality of holding circuits capable of holding the plurality of calculation results simultaneously output from the arithmetic circuit over a plurality of stages, and simultaneously processing a plurality of data necessary for the next arithmetic processing of the arithmetic circuit; Memory control for selecting the plurality of data from among the operation results held in the plurality of stages in the plurality of holding circuits and distributing the selected data to each of the plurality of memory banks. Circuit,
An arithmetic device comprising:

前記演算回路は、高速フーリエ変換処理又は逆高速フーリエ変換処理を行う回路であることを特徴とする請求項１記載の演算装置。 The arithmetic device according to claim 1, wherein the arithmetic circuit is a circuit that performs a fast Fourier transform process or an inverse fast Fourier transform process.