JP5443676B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法に関し、特に、半導体からなるビットラインをエピタキシャル成長した半導体装置及びその製造方法に関する。

近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（酸化膜／窒化膜／酸化膜）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ ｓｉｌｉｃｏｎ）型構造を有するフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。これにより、１つのメモリセルに２つ以上の電荷蓄積領域を形成し、２ビット以上を記憶することができる。

特許文献２には、ＭＯＳトランジスタにおいて、ソース及びドイレインをエピタキシャル成長した半導体層を用い形成する技術が開示されている。
米国特許第６０１１７２５号明細書 特開平４−２５６３２３号公報

特許文献１に係るフラッシュメモリにおいては、ビットラインは半導体基板内に形成された拡散層からなる。特許文献１のようにビットラインを拡散層を用い形成している場合、ビットラインを低抵抗化するためには、注入ドーズ量を大きくすることとなる。しかしながら、注入ドーズ量を大きくすると、トーパントが横方向及び縦方向に拡散し、チャネル長が短くなってしまう。特に、特許文献１のように、１つのメモリセルに複数の電荷蓄積領域を形成するメモリセルにおいては、電荷蓄積領域同士を離間させるため、チャネル長を一定以上（例えば０．１５μｍ以上）に保つことが求められる。

このように、特許文献１に係る技術においては、チャネル長を確保しつつメモリセルを微細化することが困難である。

本発明は、上記課題に鑑みなされたものであり、半導体からなるビットラインを有する半導体装置において、メモリセルの微細化を可能とすることを目的とする。

本発明は、半導体基板上に設けられた２つのエピタキシャル半導体層と、前記２つのエピタキシャル半導体層内の上部にそれぞれ設けられたビットラインと、前記２つのエピタキシャル半導体層間の前記半導体基板上に設けられた電荷蓄積層と、を具備することを特徴とする半導体装置である。本発明によれば、ビットラインの幅はエピタキシャル半導体層の幅でほぼ規定されるため、チャネル長が短くなることを抑制できる。よって、メモリセルの微細化が可能となる。

上記構成において、前記２つのエピタキシャル半導体層間の前記半導体基板には溝が設けられ、前記電荷蓄積層は、前記溝の内面に沿って設けられている構成とすることができる。この構成によれば、溝の深さのばらつきに起因したチャネル長のばらつきを抑制することができる。よってメモリセルを微細化してかつチャネル長を確保することができる。

上記構成において、前記２つのエピタキシャル半導体層はそれぞれ全てがビットラインである構成とすることができる。

上記構成において、前記電荷蓄積層は、前記２つのエピタキシャル半導体層の側方にも設けられている構成とすることができる。

上記構成において、前記ビットラインに接して設けられたポケット注入領域を具備する構成とすることができる。この構成によれば、電荷蓄積層への電荷の書き込み、消去特性を向上させることができる。

上記構成において、前記２つのエピタキシャル半導体層間となるべき領域の前記半導体基板上に電荷蓄積層を形成する工程と、半導体基板上に２つのエピタキシャル半導体層を形成する工程と、前記２つのエピタキシャル半導体層内の上部にそれぞれビットラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ビットラインの幅はエピタキシャル半導体層の幅でほぼ規定されるため、チャネル長が短くなることを抑制できる。よって、メモリセルの微細化が可能となる。

上記構成において、前記２つのエピタキシャル半導体層間となるべき領域の前記半導体基板に溝を形成する工程を有し、前記電荷蓄積層を形成する工程は、前記溝の内面に沿って前記電荷蓄積層を形成する工程である構成とすることができる。この構成によれば、メモリセルを微細化してかつチャネル長を確保することができる。

上記構成において、前記溝を埋め込む埋め込み層を形成する工程を有し、前記２つのエピタキシャル半導体層を形成する工程は、前記埋め込み層をマスクに前記２つのエピタキシャル半導体層を形成する工程である構成とすることができる。この構成によれば、溝間の半導体基板上に選択的にエピタキシャル半導体層を形成することができる。

上記構成において、前記２つのエピタキシャル半導体層を形成する工程は、前記電荷蓄積層をマスクに前記２つのエピタキシャル半導体層を形成する構成とすることができる。この構成によれば、製造工程を簡略化できる。

上記構成において、前記２つのエピタキシャル半導体層間となるべき領域にマスク層を形成する工程を有し、前記２つのエピタキシャル半導体層を形成する工程は、前記マスク層をマスクに前記２つのエピタキシャル半導体層を形成する工程である構成とすることができる。

上記構成において、前記２つのエピタキシャル半導体層を形成する工程は、前記２つのエピタキシャル半導体層の上面が前記マスク層の上面より低くなるように前記２つのエピタキシャル半導体層を形成する工程である構成とすることができる。この構成によれば、エピタキシャル半導体層の側面を所望の角度に規定することができる。

上記構成において、前記２つのエピタキシャル半導体層を形成する工程は、前記２つのエピタキシャル半導体層の上面が前記マスク層の上面より高くなるように前記２つのエピタキシャル半導体層を形成する工程であり、前記２つのエピタキシャル半導体層を前記マスク層まで研磨する工程を有する構成とすることができる。

上記構成において、前記マスク層を形成する工程は、下部マスク層と研磨ストッパ層とを形成する工程を有し、前記マスク層まで研磨する工程は、前記研磨ストッパ層まで研磨する工程である構成とすることができる。この構成によれば、エピタキシャル半導体層の膜厚の制御性を向上させることができる。

上記構成において、前記下部マスク層が残存するように研磨ストッパ層を除去する工程を有し、前記ビットラインを形成する工程は、前記下部マスク層を形成した状態で斜めからイオンを注入することにより前記ビットラインを形成する工程である構成とすることができる。この構成によれば、ビットラインが形成される深さの制御性を向上させることができる。よって、チャネル長の制御性をより向上させることができる。

上記構成において、前記２つのエピタキシャル半導体層間となるべき領域の前記半導体基板にポケット注入する工程を有する構成とすることができる。

上記構成において、前記ポケット注入する工程は、前記２つのエピタキシャル半導体層間となるべき領域の前記溝に隣接する前記半導体基板内にポケット注入する工程である構成とすることができる。

本発明によれば、ビットラインの幅はエピタキシャル半導体層の幅でほぼ規定されるため、チャネル長が短くなることを抑制できる。よって、メモリセルの微細化が可能となる。

以下、図面を参照に本発明の実施例について説明する。

図１（ａ）は実施例１に係るフラッシュメモリの上視図（層間絶縁膜３０、配線層３４、及び保護膜３６は図示していない）、図１（ｂ）から図１（ｅ）は、それぞれ図１（ａ）のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及びＤ−Ｄ断面図である。図１（ａ）を参照に、半導体基板１０上にエピタキシャル半導体層からなるビットライン１４が延在している。ビットライン１４に交差するようにワードライン２８が延在している。ビットライン１４は、複数のワードライン２８を越えるごとに、プラグ金属３２に接続されている。

図１（ｂ）から図１（ｅ）を参照に、半導体基板１０上にエピタキシャル半導体層からなるビットライン１４が設けられている。ビットライン１４間の半導体基板１０（この領域がチャネルとなる）上に電荷蓄積層であるトラップ層を有するＯＮＯ膜２０が設けられている。ビットライン１４を覆うようにトップ酸化膜２３が設けられている。図１（ｂ）及び図１（ｅ）を参照に、ビットライン１４間のＯＮＯ膜２０上に第１多結晶シリコン層２４が設けられている。図１（ｂ）、図１（ｄ）及び図１（ｅ）を参照に、第１多結晶シリコン層２４及びビットライン１４上に第２多結晶シリコン層２６が設けられている。第１多結晶シリコン層２４及び第２多結晶シリコン層２６からワードライン２８が形成されている。図１（ｂ）から図１（ｅ）を参照に、ワードライン２８及びビットライン１４上に層間絶縁膜３０が設けられている。層間絶縁膜３０上に、ビットライン１４の延在方向に延在する配線層３４が設けられている。配線層３４を覆うように保護膜３６が設けられている。図１（ｄ）を参照に、配線層３４はプラグ金属３２によりビットライン１４に接続されている。

次に、図２（ａ）から図３（ｂ）を参照に、実施例１に係る半導体装置の製造方法について説明する。図２（ａ）を参照に、Ｐ型シリコン半導体基板（または、シリコン半導体基板内のＰ型領域）１０上に、熱酸化法を用い酸化シリコンからなるトンネル酸化膜２１を形成する。トンネル酸化膜２１上にプラズマＣＶＤ法を用い窒化シリコンからなるトラップ層２２を形成する。エピタキシャル半導体層を形成すべき領域４０のトラップ層２２及びトンネル酸化膜２１をエッチングにより除去する。これにより、エピタキシャル半導体層間となるべき半導体基板１０上に電荷蓄積層であるトラップ層２２が形成される。図２（ｂ）を参照に、トラップ層２２をマスクに、半導体基板１０上に例えば膜厚が１００ｎｍのアンドープ単結晶エピタキシャル半導体層１５を形成する。

図２（ｃ）を参照に、エピタキシャル半導体層１５を覆うようにポリマー層４２を形成する。ＣＭＰ（Ｃｈｅｍｉｖｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法を用い、エピタキシャル半導体層１５が露出するまで研磨する。図２（ｄ）を参照に、例えばＡｓ（砒素）をイオン注入することにより、エピタキシャル半導体層１５内にｎ型拡散層からなるビットライン１４を形成する。ビットライン１４をチャネルと電気的に接続させるため、エピタキシャル半導体層１５がほぼビットライン１４となるように、イオン注入条件を選択することが好ましい。

図３（ａ）を参照に、ポリマー層４２を除去する。トラップ層２２上及びビットライン１４上に、例えばＣＶＤ法を用い酸化シリコンからなるトップ酸化膜２３を形成する。これにより、ビットライン１４はトップ酸化膜２３で覆われる。一方、ビットライン１４間の半導体基板１０上には、トンネル酸化膜２１、トラップ層２２及びトップ酸化膜２３からなるＯＮＯ膜２０が形成される。図３（ｂ）を参照に、ビットライン１４間のＯＮＯ膜２０上に第１多結晶シリコン層２４をＣＶＤ法及びＣＭＰ法を用い形成する。第１多結晶シリコン層２４及びビットライン１４上に第２多結晶シリコン層２６を形成する。第２多結晶シリコン層２６及び第１多結晶シリコン層２４の所定領域を除去する。これにより、第１多結晶シリコン層２４及び第２多結晶シリコン層２６からワードライン２８が形成される。

酸化シリコンからなる層間絶縁膜３０を形成する。層間絶縁膜３０内にビットライン１４に電気的に接続しタングステン等からなるプラグ金属３２を形成する。層間絶縁膜３０上にプラグ金属３２に接続されアルミニウムまたは銅からなる配線層３４を形成する。酸化シリコンからなる保護膜３６を形成する。これにより、図１（ａ）から図１（ｅ）のフラッシュメモリが完成する。

図４（ａ）及び図４（ｂ）を用い、特許文献１に係る半導体装置の課題と、実施例１に係る半導体装置の効果について説明する。特許文献１に係るフラッシュメモリにおいては、図４（ａ）のように、半導体基板１０内に拡散層であるビットライン１３が形成されている。ビットライン抵抗が高くならないように、メモリセルを微細化しようとすると、ビットライン１３を高ドープすることとなる。しかし、ビットライン１３を高ドープするため、例えばイオン注入の際のドーズ量を大きくすると、ビットライン１３が横方向、縦方向に広がってしまう。このため、ビットライン１３間のチャネル長７０が短くなってしまう。チャネル長７０が短くなると、電荷蓄積領域が近接してしまい好ましいことではない。このように、特許文献１の技術では、メモリセルの微細化が難しい。さらに、ビットライン１３は半導体基板１０内に形成されるため、半導体基板１０のｐ型濃度を高くできない。ｐ型濃度が高くなるとビットライン１３の抵抗が高くなってしまうためである。このため、チャネルのｐ型濃度も高くできない。よって、閾値電圧が低下してしまう。

実施例１によれば、図２（ａ）のように、２つのエピタキシャル半導体層１５間となるべき領域の半導体基板１０上に電荷蓄積層であるトラップ層２２を形成する。図２（ｂ）のように、半導体基板１０上に２つのエピタキシャル半導体層１５を形成する。図２（ｄ）のように、エピタキシャル半導体層１５にそれぞれビットライン１４を形成している。これにより、図４（ｂ）のようにビットライン１４の幅はエピタキシャル半導体層１５の幅でほぼ規定される。このため、チャネル長７２が短くなることを抑制できる。よって、メモリセルの微細化が可能となる。さらに、ビットライン１４は半導体基板１０とは別のエピタキシャル半導体層１５中に形成される。これにより、半導体基板１０とエピタキシャル半導体層１５との不純物を独立に選択することができる。よって、例えば半導体基板１０のｐ型濃度を閾値電圧が低下しない程度に高くし、エピタキシャル半導体層１５にはｐ型不純物を添加しないことによりビットライン１４を低抵抗化することができる。

なお、実施例１では、エピタキシャル半導体層１５がほぼ全てビットライン１４となるように、ビットライン１４を形成した。しかしながら、ビットライン１４がチャネルと電気的に接続する範囲で、エピタキシャル半導体層１５内の少なくとも上部がビットライン１４であればよい。

また、図２（ｂ）のように、エピタキシャル半導体層１５を形成する工程は、トラップ層２２をマスクにエピタキシャル半導体層１５を形成することが好ましい。これにより、マスク層を新たに形成しなくともよく、製造工程を簡略化できる。

さらに、図２（ｃ）のように、ポリマー層４２等のダミー層をエピタキシャル半導体層１５間に形成し、図２（ｄ）のように、エピタキシャル半導体層１５にイオン注入することによりビットライン１４を形成する。これにより、エピタキシャル半導体層１５内に選択的にイオンを注入することができる。

さらに、図２（ａ）のように、エピタキシャル半導体層間となるべき領域にトンネル酸化膜２１とトラップ層２２とを形成し、図３（ａ）のように、トップ酸化膜２３をビットライン１４上にも形成する。図３（ｂ）のように、ＯＮＯ膜２０上及びビットライン１４上にワードライン２８を形成する。このような工程により、トップ酸化膜２３をビットライン１４とワードライン２８とのスペーサとしても用いることができる。よって、製造工程の簡略化が可能となる。

実施例２は、ビットライン１４上にシリサイド層１６を設けた例である。図５（ａ）を参照に、実施例１の図２（ｂ）の後、ポリマー層４２及びビットライン１４上にコバルトまたはチタン等の金属層を形成する。その後、熱処理することにより、金属層とシリコンとが反応し金属シリサイド層１６が形成される。ポリマー層４２上の未反応金属層を除去する。

図５（ｂ）を参照に、実施例１の図３（ａ）及び図３（ｂ）のように、トップ酸化膜２３及びワードライン２８を形成する。これにより、実施例２に係るフラッシュメモリが完成する。実施例２のように、ビットライン１４の延在方向に連続的にシリサイド層１６を設けることができる。これにより、ビットライン１４の延在方向に渡りビットライン抵抗を低くすることができる。

実施例３は半導体基板１０に溝が設けられた例である。図６（ａ）を参照に、半導体基板１０のエピタキシャル半導体層間となるべき領域に、ビットラインの延在すべき方向に延在する例えば深さが２０から５０ｎｍの溝１２を形成する。図６（ｂ）を参照に、溝１２内及び溝１２間の半導体基板１０上にトンネル酸化膜２１及びトラップ層２２を形成する。これにより、トンネル酸化膜２１及びトラップ層２２が溝１２の内面に沿って形成される。図６（ｃ）を参照に、溝１２を埋め込むようにポリマー層４２を形成し、ＣＭＰ法により溝１２間の半導体基板１０が露出するようにポリマー層４２を研磨する。図６（ｄ）を参照に、溝１２間の半導体基板１０上に例えば膜厚が約１００ｎｍのエピタキシャル半導体層１５を形成する。これにより、エピタキシャル半導体層１５間の半導体基板１０に溝１２が設けられ、トラップ層２２が溝１２の内面に沿って設けられている。

図７（ａ）を参照に、エピタキシャル半導体層１５間を埋め込むようにポリマー層４４を形成する。エピタキシャル半導体層１５間が露出するようにＣＭＰ法を用いポリマー層４４を研磨する。エピタキシャル半導体層１５にイオンを注入することにより、拡散層からなるビットライン１４を形成する。図７（ｂ）を参照に、ポリマー層４２及び４４を除去する。溝１２内のトラップ層２２上及びエピタキシャル半導体層１５を覆うようにトップ酸化膜２３を形成する。これにより、溝１２内にＯＮＯ膜２０が形成される。実施例１の図３（ｂ）と同様に、溝１２内及びエピタキシャル半導体層１５間に形成された第１多結晶シリコン層２４と第２多結晶シリコン層２６とからワードライン２８を形成する。以下、層間絶縁膜、プラグ電極、配線層及び保護膜を形成し、実施例３に係るフラッシュメモリが完成する。

図８（ａ）及び図８（ｂ）を用い、実施例３に係る半導体装置の効果について説明する。溝を有するフラッシュメモリにおいては、図８（ａ）のように、半導体基板１０内にイオンを注入しビットライン１３を形成し、半導体基板１０に溝１２を形成する。ビットライン１４を低抵抗化しようとすると、ビットライン１３を高ドープにすることとなる。これにより、ビットライン１３が縦方向に広がり、ビットライン１３の高さｔ１が大きくなってしまう。よって、メモリセルを微細化してかつチャネル長７４を確保しようとすると、溝１２の深さｔ２を深く形成することとなる。このため、溝１２の深さｔ２がばらつき易く、チャネル長７４がばらついてしまう。また、溝１２の上部及び下部の角部に応力が集中しリーク電流が生じてしまう。このように、メモリセルを微細化し、かつチャネル長７４を確保することがむずかしい。

一方、実施例３においては、ビットライン１４を半導体基板１０上に形成したエピタキシャル半導体層１５内に設けるため、半導体基板１０に形成される溝１２の深さｔ３は図８（ｂ）のように浅い。よって、溝１２の深さｔ３のばらつきに起因したチャネル長７４のばらつきを抑制することができる。よってメモリセルを微細化してかつチャネル長７４を確保することができる。

このように、実施例３によれば、半導体基板１０に溝１２が設けられ、溝１２の内面に沿ってＯＮＯ膜が設けられているメモリにおいて、チャネル長のバラツキを抑制し、メモリセルを微細化してかつチャネル長７４を確保することができる。

また、図６（ｃ）のように、溝１２を埋め込むポリマー層４２（埋め込み層）を形成する。図６（ｄ）のように、ポリマー層４２をマスクにエピタキシャル半導体層１５を形成する。これにより、溝１２間の半導体基板１０上に選択的にエピタキシャル半導体層１５を形成することができる。

実施例４はビットライン１４上に金属シリサイド層１６を設けた例である。図９を参照に、実施例３のビットライン１４上にシリサイド層１６を形成することもできる。これによりビットライン抵抗を低くすることができる。

実施例５はマスク層をマスクにエピタキシャル半導体層を形成する例である。図１０（ａ）を参照に、実施例３の図６（ｃ）においてポリマー層４２を除去した後、溝上に酸化シリコンや窒化シリコン等の絶縁体からなるマスク層５０を形成する。図１０（ｂ）を参照に、マスク層５０をマスクにエピタキシャル半導体層１５を形成する。このとき、エピタキシャル半導体層１５の上面がマスク層５０の上面より高くなるようにする。図１０（ｃ）を参照に、ＣＭＰ法を用い、エピタキシャル半導体層１５とマスク層５０の上面が平坦となるようにエピタキシャル半導体層１５及びマスク層５０を研磨する。イオン注入することによりエピタキシャル半導体層１５内にビットライン１４を形成する。図１０（ｄ）を参照に、マスク層５０を除去し溝１２内のトラップ層２２上及びエピタキシャル半導体層１５上にトップ酸化膜２３を形成する。その後、実施例３の図７（ｃ）の工程を行い実施例５に係るフラッシュメモリが完成する。

実施例５によれば、図１０（ａ）のように、エピタキシャル半導体層間となるべき領域にマスク層５０を形成する。図１０（ｂ）のように、マスク層５０をマスクにエピタキシャル半導体層１５を形成する。このとき、エピタキシャル半導体層１５の上面がマスク層より高くなるようにする。図１０（ｃ）のように、エピタキシャル半導体層１５をマスク層５０まで研磨する。実施例１から４においては、エピタキシャル半導体層１５の側面は規定されないため、エピタキシャル半導体層１５の側面が斜めに形成されてしまうこともありうる。実施例５では、エピタキシャル半導体層１５の側面形状がマスク層５０の側面で規定される。よって、例えば、マスク層５０の側面を半導体基板１０に対し概垂直とすれば、エピタキシャル半導体層１５の側面を概垂直とすることができる。このように、エピタキシャル半導体層１５の側面を所望の角度に規定することができる。

なお、エピタキシャル半導体層１５の上面がマスク層５０の上面より低くなるようにエピタキシャル半導体層１５を形成してもよい。この場合も、マスク層５０に接しているエピタキシャル半導体層１５の側面をマスク層５０で規定することができる。

実施例６はポケット注入領域を設ける例である。図１１（ａ）を参照に、実施例３の図６（ｃ）の後、エピタキシャル半導体層間となるべき領域の半導体基板１０にボロン等をポケット注入しｐ型のポケット注入領域１８を形成する。図１１（ｂ）を参照に、半導体基板１０上にエピタキシャル半導体層１５をエピタキシャル成長する。その後、実施例３の図７（ａ）以降の工程を行うことにより、実施例６に係るフラッシュメモリが完成する。

ポケット注入領域１８は、チャネルとビットライン１４との間にビットライン１４と接して設けられ、チャネル（半導体基板１０）より高ドープなｐ型領域である。これにより、チャネルとビットライン１４との間の領域における電界を大きくし、トラップ層２２への電荷の書き込み、消去特性を向上させることができる。

実施例７は、ポケット注入領域を溝の近傍に形成する例である。図１２を参照に、実施例３の図６（ｃ）の後、溝１２間の半導体基板１０上にフォトレジスト５２を形成する。フォトレジスト５２はエピタキシャル半導体層間となるべき領域の中央部に形成され、端部には形成されていない。ボロン等をイオン注入することにより、エピタキシャル半導体層間となるべき領域の溝１２に隣接する半導体基板１０にポケット注入領域１８ａを形成する。以後、実施例３の図６（ｄ）以降の工程を行う。

実施例７の別の例として、図１３を参照に、実施例３の図６（ｄ）の後、ボロン等を斜め注入する。これにより、エピタキシャル半導体層１５に隣接する半導体基板１０にポケット注入領域１８ａが形成される。以後、実施例３の図７（ａ）以降の工程を行う。

実施例７のように、エピタキシャル半導体層１５間の溝１２に隣接する半導体基板１０にビットライン１４に接してポケット注入領域１８ａを形成することもできる。

実施例８はエピタキシャル半導体層の上部にビットラインを形成する例である。図１４（ａ）を参照に、エピタキシャル半導体層間となるべき領域にマスク層５８として、酸化シリコンからなる下部マスク層５４と窒化シリコンからなる研磨ストッパ層５６とを形成する。図１４（ｂ）を参照に、マスク層５８をマスクにエピタキシャル半導体層１５を形成する。エピタキシャル半導体層１５はマスク層５８の上面より高くなるように形成する。図１４（ｃ）を参照に、エピタキシャル半導体層１５をＣＭＰ法を用い研磨する。このとき、窒化シリコンからなる研磨ストッパ層５６はエピタキシャル半導体層１５に比べ研磨されにくいため、研磨ストッパ層５６の上面で研磨を停止させることができる。図１４（ｄ）を参照に、研磨ストッパ層５６を燐酸を用い除去する。Ａｓ等を斜めに注入することにより、エピタキシャル半導体層１５にｎ型拡散層からなるビットライン１４を形成する。

図１５（ａ）を参照に、下部マスク層５４を除去する。半導体基板１０上及びエピタキシャル半導体層１５を覆うようにＯＮＯ膜２０を形成する。図１５（ｂ）を参照に、第１多結晶シリコン層２４及び第２多結晶シリコン層２６からなるワードライン２８を形成する。その後、層間絶縁膜、プラグ電極、配線層及び保護膜を形成し、実施例８に係るフラッシュメモリが完成する。

実施例１によれば、図１５（ａ）のように、ＯＮＯ膜２０がエピタキシャル半導体層１５の側方にも設けられている。このように、半導体基板１０に溝を設けず、エピタキシャル半導体層１５の側部と半導体基板１０の上面とでチャネルを構成することができる。これにより、チャネル長の制御性をより向上させることができる。

また、図１４（ａ）のように、マスク層５８として下部マスク層５４と研磨ストッパ層５６とを形成する。これにより、図１４（ｃ）のように、エピタキシャル半導体層１５を研磨ストッパ層５６まで研磨することができる。よって、エピタキシャル半導体層１５の膜厚の制御性を向上させることができる。

図１４（ｄ）のように、下部マスク層５４が残存するように研磨ストッパ層５６を除去し、下部マスク層５４を形成した状態で斜めからイオンを注入することによりビットライン１４を形成する。これにより、ビットライン１４が形成される深さの制御性を向上させることができる。よって、チャネル長の制御性をより向上させることができる。

図８（ａ）及び図８（ｂ）に示したように、実施例３では、ビットライン１４の深さは主に注入エネルギーで制御される。このため、ビットライン１４の深さをビットライン１４が低抵抗化するように選択すると、ビットライン１４とチャネルとの間のキャリアプロファイルを急峻にすることができない。また、ビットライン１４の深さの制御性が悪い。一方、実施例８によれば、下部マスク層５４によりビットライン１４の深さを規定できるため、ビットライン１４とチャネルとの間のキャリアプロファイルを急峻にすることができる。また、ビットライン１４の深さの制御性を向上させることができる。

実施例９はポケット注入領域を設けた例である。図１６を参照に、図１４（ｄ）において、ビットライン１４を形成する前に注入を行う前に、ボロン等を斜め注入しポケット注入領域１８ａを形成することもできる。

実施例１から実施例９においては、電荷蓄積層として窒化シリコン膜からなる絶縁膜を例に説明したが、他の絶縁膜または浮遊ゲート等でもよい。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は実施例１に係るフラッシュメモリの上視図、図１（ｂ）から図１（ｅ）は、それぞれ図１（ａ）のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及びＤ−Ｄ断面図である。 図２（ａ）から図２（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その１）である。 図３（ａ）及び図３（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その２）である。 図４（ａ）及び図４（ｂ）は実施例１の効果を説明するための図である。 図５（ａ）及び図５（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図である。 図６（ａ）から図６（ｄ）は実施例３に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その１）である。 図７（ａ）から図７（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その２）である。 図８（ａ）及び図８（ｂ）は実施例３の効果を説明するための図である。 図９は実施例４に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図である。 図１０（ａ）から図１０（ｄ）は実施例５に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図である。 図１１（ａ）及び図１１（ｂ）は実施例６に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図である。 図１２は実施例７に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その１）である。 図１３は実施例７に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その２）である。 図１４（ａ）から図１４（ｄ）は実施例８に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その１）である。 図１５（ａ）及び図１５（ｂ）は実施例８に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図（その２）である。 図１６は実施例８に係るフラッシュメモリの製造工程を示す図１（ａ）のＡ−Ａに相当する断面図である。

符号の説明

１０ 半導体基板
１２ 溝
１４ ビットライン
１５ エピタキシャル半導体層
１８ ポケット注入領域
２０ ＯＮＯ膜
２１ トンネル酸化膜
２２ トラップ層
２３ トップ酸化膜
２８ ワードライン
５４ 下部マスク層
５６ 研磨ストッパ層
５８ マスク層

Claims (8)

1. 半導体基板上に設けられた２つのエピタキシャル半導体層と、
   前記２つのエピタキシャル半導体層内の上部にそれぞれ設けられたビットラインと、
   前記２つのエピタキシャル半導体層間の前記半導体基板上に設けられた電荷蓄積層と、を具備し、
   前記２つのエピタキシャル半導体層は、前記２つのエピタキシャル半導体層間となるべき領域に設けられたマスク層をマスクとして形成されており、
   前記マスク層は、下部マスク層と研磨ストッパ層を具備し、
   前記ビットラインは、前記下部マスク層が残存するように前記研磨ストッパ層を除去した状態で形成されており、
   前記電荷蓄積層は、前記下部マスク層の除去後に、前記２つのエピタキシャル半導体層間の前記半導体基板に設けられた溝の内面に沿って設けられており、
   前記電荷蓄積層は、トンネル酸化膜、トラップ層、およびトップ酸化膜を含み、
   前記トップ酸化膜は、前記ビットラインを覆うように設けられている
   ことを特徴とする半導体装置。
2. 前記２つのエピタキシャル半導体層はそれぞれ全てがビットラインであることを特徴とする請求項１記載の半導体装置。
3. 前記電荷蓄積層は、前記２つのエピタキシャル半導体層の側方にも設けられていることを特徴とする請求項１記載の半導体装置。
4. 前記ビットラインに接して設けられたポケット注入領域を具備することを特徴とする請求項１記載の半導体装置。
5. ２つのエピタキシャル半導体層間となるべき領域に、下部マスク層と研磨ストッパ層とを形成する工程と、
   前記下部マスク層と前記研磨ストッパ層をマスクとして、半導体基板上に２つのエピタキシャル半導体層を形成する工程と、
   前記２つのエピタキシャル半導体層を、前記研磨ストッパ層まで研磨する工程と、
   前記下部マスク層が残存するように前記研磨ストッパ層を除去する工程と、
   前記２つのエピタキシャル半導体層内の上部にそれぞれビットラインを形成する工程と、
   前記下部マスク層を除去する工程と、
   前記２つのエピタキシャル半導体層間の前記半導体基板に溝を設ける工程と、
   前記２つのエピタキシャル半導体層間となるべき領域の前記半導体基板上に前記溝の内面に沿って電荷蓄積層を形成する工程と、を有する、
   ことを特徴とする半導体装置の製造方法。
6. 前記ビットラインを形成する工程は、前記下部マスク層が残存した状態で斜めからイオンを注入することにより前記ビットラインを形成する工程であることを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記２つのエピタキシャル半導体層間となるべき領域の前記半導体基板にポケット注入する工程を有する請求項５記載の半導体装置の製造方法。
8. 前記ポケット注入する工程は、前記２つのエピタキシャル半導体層間となるべき領域の前記溝に隣接する前記半導体基板内にポケット注入する工程であることを特徴とする請求項７記載の半導体装置の製造方法。

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