JP5439832B2 - シリアルデータ通信装置 - Google Patents
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Description
以下、本発明の第1の実施形態を、図1および図2を参照して説明する。図1は、本発明の第1の実施形態にかかるシリアルデータ通信装置のブロック図である。図2は、図1に示したシリアルデータ通信装置における受信側主要部ブロック図である。図3は、図1に示したシリアルデータ通信装置のリンクトレーニング時の動作のフローチャートである。
次に、本発明の第2の実施形態を図4を参照して説明する。なお、前述した第1の実施形態と同一部分には、同一符号を付して説明を省略する。図4は、本発明の第2の実施形態にかかるシリアルデータ通信装置のリンクトレーニング時の動作のフローチャートである。
次に、本発明の第3の実施形態を図5および図6を参照して説明する。なお、前述した第1、第2の実施形態と同一部分には、同一符号を付して説明を省略する。図5は、本発明の第3の実施形態にかかるシリアルデータ通信装置のブロック図である。図6は、図5に示したシリアルデータ通信装置のリンクトレーニング時の動作のフローチャートである。
次に、本発明の第4の実施形態を図8を参照して説明する。なお、前述した第1乃至第3の実施形態と同一部分には、同一符号を付して説明を省略する。図8は、本発明の第4の実施形態にかかるシリアルデータ通信装置のブロック図である。
次に、本発明の第5の実施形態を図10を参照して説明する。なお、前述した第1乃至第4の実施形態と同一部分には、同一符号を付して説明を省略する。図10は、本発明の第5の実施形態にかかるシリアルデータ通信装置のブロック図である。
21a エラー検出部
21b エラー集計部
21c エラー閾値設定部
21d 比較器(検出部)
21e 集計期間タイマ
21f CPU
21g エラー数記録閾値再設定部(閾値決定部)
22 リンクトレーニング制御部
Claims (4)
- 複数のシリアル伝送路を用いて通信を行う際に、リンクトレーニング動作を行うリンクトレーニング制御部を備えたシリアルデータ通信装置において、
前記複数のシリアル伝送路それぞれから送信されてくるデータのエラーを検出するエラー検出部と、
リセット解除後からの前記エラー検出部が検出した前記エラー数を前記シリアル伝送路毎に集計するエラー集計部と、
予め定めた前記シリアル伝送路当たりのエラー数の閾値が設定されるエラー閾値設定部と、が設けられ、
前記リンクトレーニング制御部が、前記リンクトレーニング動作中に前記エラー集計部が集計したエラー数が前記エラー閾値設定部に設定された前記閾値を超えた前記シリアル伝送路を検出した際は、再度前記リンクトレーニング動作をやり直す
ことを特徴とするシリアルデータ通信装置。 - 前記エラー集計部におけるエラー数の集計を一定時間に区切るタイマが設けられ、そして、
前記エラー検出部が、前記タイマによって区切られた一定時間内の前記エラー集計部で集計されたエラー数が前記エラー閾値設定部に設定された前記閾値を超えた前記シリアル伝送路を検出するように構成されていることを特徴とする請求項1に記載のシリアルデータ通信装置。 - 前記エラー閾値設定部が、レジスタにより構成されていることを特徴とする請求項1または2に記載のシリアルデータ通信装置。
- 前記エラー集計部が集計した過去のエラー集計値に基づいて前記閾値を決定する閾値決定部が設けられ、そして、
前記閾値決定部が決定した前記閾値が、前記エラー閾値設定部に設定されることを特徴とする請求項1乃至3のうちいずれか一項に記載のシリアルデータ通信装置。
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