JP5434710B2

JP5434710B2 - Electronic device, image forming apparatus, and power supply method for electronic device

Info

Publication number: JP5434710B2
Application number: JP2010059573A
Authority: JP
Inventors: 英雅森元
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2010-03-16
Filing date: 2010-03-16
Publication date: 2014-03-05
Anticipated expiration: 2030-03-16
Also published as: JP2011192174A

Description

本発明は、２つのユニットのデータ線や信号線をコネクタで繋ぐ形式の基板を備えた電子機器に係り、特に、前記コネクタを使用して電源供給を行う際の電源制御に特徴のある複写機、プリンタ、ファクシミリ、デジタル複合機などの画像形成装置などの電子機器に関する。 The present invention relates to an electronic apparatus having a substrate of a type in which data lines and signal lines of two units are connected by a connector, and more particularly, a copier characterized by power control when power is supplied using the connector. The present invention relates to electronic devices such as image forming apparatuses such as printers, facsimiles, and digital multi-function peripherals.

２つのユニット（例えばユニットＡ，ユニットＢとする）のデータ線あるいは信号線を繋ぐには、ボードトゥボードのコネクタを使用し、データあるいは信号を伝達するようにすることが一般的に行われている。ただし、機器の構造的な制約から、ボードトゥボードのコネクタでは接続できない場合は、フレキシブル・ハーネスなどで接続される場合もある。この場合、電源はフレキシブル・ハーネスの１ピンあたりの電流容量の規格から、別に設けられることも多く、機器の構成はフレキシブル・ハーネス（信号線の伝達手段）と電源ケーブル（電源の伝達手段）という構成になるのが一般的である。 In order to connect data lines or signal lines of two units (for example, unit A and unit B), it is a common practice to use a board-to-board connector to transmit data or signals. Yes. However, if the board-to-board connector cannot be connected due to structural limitations of the equipment, it may be connected with a flexible harness. In this case, the power supply is often provided separately from the standard of the current capacity per pin of the flexible harness, and the configuration of the device is a flexible harness (signal line transmission means) and a power cable (power supply transmission means). It is common to have a configuration.

ところで、昨今のＭＦＰ（デジタル複合機）などの機器は、省エネルギ（以下、省エネと称す）の観点から電源系統をいくつかに分け、省エネ時に一方の電源を切ることによって省エネを達成しているものも多い。電源系統をいくつかに分け、省エネ時に一方の電源を切るというのは、例えば、機器の電源を入れたときにＯＮされ、常にＯＮされているＶＥ系電源と、ユニットＡで制御されるＶ系電源で構成され、省エネ時はＶ系電源を切断することで省エネを達成するなどである。その場合、ユニットＡがＰＳＵを制御するために、制御信号が必用であり、フレキシブル・ハーネスで伝達されていた。つまり、２つのコネクタにて信号（フレキシブル・ハーネス）と電源（電源ケーブル）を伝達し、制御信号がフレキシブル・ハーネス側にアサインされている構成は既に知られている。 By the way, recent devices such as MFPs (digital multifunction peripherals) achieve energy saving by dividing the power supply system into several parts from the viewpoint of energy saving (hereinafter referred to as energy saving) and turning off one of the power sources when saving energy. There are many things. Dividing the power supply system into several parts and turning off one power supply when saving energy means that, for example, a VE power supply that is turned on when the device is turned on and always on, and a V system that is controlled by the unit A It is composed of a power supply, and at the time of energy saving, the V system power supply is cut off to achieve energy saving. In that case, in order for the unit A to control the PSU, a control signal is necessary and transmitted through the flexible harness. That is, a configuration in which a signal (flexible harness) and a power source (power cable) are transmitted by two connectors and a control signal is assigned to the flexible harness side is already known.

図５は本発明の対象となっている従来例に係る機器、ここでは画像形成手段を備えた電子機器としてのＭＦＰの要部の構成を示すブロック図である。同図において、ＭＦＰは、ＰＳＵ（電源供給装置）１、ユニットＡ、ユニットＢ、及びＯＰＵ（操作パネル）１０を備えている。ＰＳＵ１は、システム電源ＯＮによって自動的に供給される電源５ＶＥと、ユニットＡからのＰＯＮＥＮＧ信号にて供給される電源５Ｖ（電源Ａ）と、ＦＥＴ（電界効果型トランジスタ）１１を備え、２系統の電源を供給できるようになっている。 FIG. 5 is a block diagram showing a configuration of a main part of an MFP as an apparatus according to a conventional example which is an object of the present invention, here, an electronic apparatus provided with an image forming unit. In FIG. 1, the MFP includes a PSU (power supply device) 1, a unit A, a unit B, and an OPU (operation panel) 10. The PSU 1 includes a power supply 5VE that is automatically supplied when the system power is turned on, a power supply 5V (power supply A) that is supplied by a PONENG signal from the unit A, and an FET (field effect transistor) 11. The power can be supplied.

ユニットＡはＣＰＵ２１と、ＲＥＧ（レギュレータ）２２を備え、ＣＰＵ２１には５ＶＥが接続され、ＲＥＧ２２には５Ｖが接続されている。ユニットＡでは、５ＶＥが投入されたあと、ハード、及びソフト手段にてＰＯＮＥＮＧ信号を制御する機能を有する。また、５ＶがＲＥＧ２２に供給されるとＲＥＧ２２は３．３Ｖを製造し、ユニットＢへ送る。 The unit A includes a CPU 21 and a REG (regulator) 22, 5VE is connected to the CPU 21, and 5V is connected to the REG 22. The unit A has a function of controlling the PONENG signal by hardware and software means after 5VE is turned on. When 5V is supplied to REG 22, REG 22 produces 3.3V and sends it to unit B.

ユニットＢは半導体からなる第１のロジック回路３１を備え、この第１のロジック回路３１は、５Ｖと３．３Ｖが供給されて動作する。その際、５Ｖから３．３Ｖの供給時に所定の時間内を遵守する必要がある。遵守しないと第１のロジック回路３１へのダメージが発生し、第１のロジック回路３１が破損し、あるいは第１のロジック回路３１の寿命が縮む結果となる。 The unit B includes a first logic circuit 31 made of a semiconductor, and the first logic circuit 31 operates by being supplied with 5V and 3.3V. At that time, it is necessary to observe within a predetermined time when supplying 5 V to 3.3 V. If it is not observed, damage to the first logic circuit 31 occurs, the first logic circuit 31 is damaged, or the life of the first logic circuit 31 is shortened.

ユニットＡ及びＢは第１及び第２のコネクタＣＮ１，ＣＮ２によって接続される。第１のコネクタＣＮ１は、主にデータ信号、制御信号がアサインされているコネクタである。３．３Ｖ以外の電源等がアサインされていても良い。このコネクタＣＮ１はフレキシブル・ハーネスのコネクタでもボードトゥボードのコネクタでも良い。第２のコネクタＣＮ２は、主に３．３ＶとＧＮＤがアサインされているコネクタである。このコネクタＣＮ２もフレキシブル・ハーネスでも、ボードトゥボードでものコネクタでも良い。 Units A and B are connected by first and second connectors CN1 and CN2. The first connector CN1 is a connector to which data signals and control signals are mainly assigned. A power supply other than 3.3V may be assigned. The connector CN1 may be a flexible harness connector or a board-to-board connector. The second connector CN2 is a connector to which 3.3V and GND are mainly assigned. This connector CN2 may be a flexible harness or a board-to-board connector.

図５に係る機器では、５ＶＥはＣＰＵ２１に供給され、電源Ａの５ＶはユニットＡのＲＥＧ２２及びユニットＢの第１のロジック回路３１にそれぞれ独立して供給される。ＣＰＵ２１は第１のコネクタＣＮ１を介して第１のＦＥＴにＰＯＮＥＮＧ信号を送り、ＯＰＵ１０と通信し、第１のロジック回路３１に対してデータや信号の授受を行う。その際、ＣＰＵ２１は第１のＦＥＴとは第１の信号線ＳＧ１で、ＯＰＵ１０とは第２の信号線ＳＧ２で、第１のロジック回路３１には第３の信号線ＳＧ３を介して接続される。また、第２のコネクタＣＮ２はＲＥＧ２２から第１のロジック回路３１への３．３Ｖの電源供給用のコネクタであり、このコネクタＣＮ２を介して３．３Ｖの電源供給が行われる。 In the device according to FIG. 5, 5VE is supplied to the CPU 21, and 5V of the power source A is supplied independently to the REG 22 of the unit A and the first logic circuit 31 of the unit B. The CPU 21 sends a PONENG signal to the first FET via the first connector CN 1, communicates with the OPU 10, and exchanges data and signals with the first logic circuit 31. At that time, the CPU 21 is connected to the first FET via the first signal line SG1, the OPU 10 is connected to the second signal line SG2, and the first logic circuit 31 is connected to the first FET via the third signal line SG3. . The second connector CN2 is a connector for supplying 3.3V power from the REG 22 to the first logic circuit 31, and 3.3V power is supplied through the connector CN2.

図６は図５に示した機器の電源供給時の処理手順を示すフローチャートである。すなわち、システム電源がＯＮされると（ステップＳ１０１）、ＰＳＵ１からユニットＡに５ＶＥが供給される（ステップＳ１０２）。ユニットＡはＰＳＵ１の５Ｖ電源をＯＮするＰＯＮＥＮＧ信号をアサートする（ステップＳ１０３）。これによりＰＳＵ１は第１のＦＥＴをＯＮにし、５Ｖ＿ＰＲＥから５Ｖ（電源Ａ）が供給され、ユニットＡのＲＥＧ２２とユニットＢの第１のロジック回路３１に５Ｖが供給される（ステップＳ１０４）。次いで、ＲＥＧ２２は供給された５Ｖから３．３Ｖを製造し、第１のロジック回路３１に電源Ｂとして供給する（ステップＳ１０５）。ステップＳ１０３のＰＯＮＥＮＧ信号のアサートについては、ＣＰＵ２１がＰＯＮＥＮＧ信号をアサートするときには＋５Ｖを出力し、ディアサートするときには０Ｖにする。 FIG. 6 is a flowchart showing a processing procedure when power is supplied to the device shown in FIG. That is, when the system power is turned on (step S101), 5VE is supplied from the PSU 1 to the unit A (step S102). Unit A asserts a PONENG signal for turning on the 5 V power supply of PSU 1 (step S103). As a result, the PSU 1 turns on the first FET, 5V (power supply A) is supplied from 5V_PRE, and 5V is supplied to the REG 22 of the unit A and the first logic circuit 31 of the unit B (step S104). Next, the REG 22 produces 3.3 V from the supplied 5 V, and supplies it to the first logic circuit 31 as the power source B (step S105). As for the assertion of the PONENG signal in step S103, + 5V is output when the CPU 21 asserts the PONENG signal, and 0V when deasserted.

ユニットＢのロジック回路（ＡＳＩＣなどの半導体単体も含む）３１は、所定のシーケンス（５Ｖ→３．３Ｖが一定期間内に収まること）が規定されており（図５：ＳＱ１）、この規定を守らないと第１のロジック回路３１の半導体へダメージを与え、破損、あるいは寿命が縮まる。特に第２のコネクタＣＮ２の挿入が外れていたり、破損していると、ＳＱ１で示すシーケンスを遵守できず、ＳＱ２で示すシーケンスになってしまい、第１のロジック回路３１の半導体へのダメージの発生を回避することが難しかった。 The logic circuit (including a single semiconductor such as an ASIC) 31 of the unit B has a predetermined sequence (5V → 3.3V falls within a certain period) (FIG. 5: SQ1), and this rule is observed. Otherwise, the semiconductor of the first logic circuit 31 will be damaged, resulting in breakage or shortened life. In particular, if the insertion of the second connector CN2 is disconnected or damaged, the sequence indicated by SQ1 cannot be observed, and the sequence indicated by SQ2 results in the occurrence of damage to the semiconductor of the first logic circuit 31. It was difficult to avoid.

一方、同種の装置として、例えば特許文献１（特許第４０２８８１１号公報）に記載された発明が公知である。この発明は、システム全体に対する電源の投入、切断時及び省エネ状態相互間の遷移時に、半導体回路相互間で電源の回り込みを防止して、回路を構成する半導体の寿命を短くするようなことを防止することを目的とするもので、エンジン、コントローラ、前記エンジンとコントローラとを接続するＰＣＩバスを備えて構成される画像形成装置において、前記コントローラに、メインスイッチのオン時常に電源が供給されるタイミング生成部を設け、画像形成装置を構成する機構部、機能回路に電源を供給する電源を複数の電源系統に分割し、装置の電源切断時、前記複数の電源系統の電源のそれぞれを切断するタイミングに順番を定めて装置の電源を切断することを特徴としている。 On the other hand, as an apparatus of the same type, for example, an invention described in Patent Document 1 (Japanese Patent No. 4028811) is known. The present invention prevents the wraparound of the power between semiconductor circuits at the time of turning on / off the power supply to the entire system and the transition between energy saving states, thereby shortening the life of the semiconductor constituting the circuit. In an image forming apparatus that includes an engine, a controller, and a PCI bus that connects the engine and the controller, the controller is always supplied with power when the main switch is turned on. A timing for cutting off each of the power supplies of the plurality of power supply systems when the power supply of the apparatus is divided into a plurality of power supply systems and the power supply for supplying power to the mechanism unit and the functional circuit constituting the image forming apparatus is provided. The power supply of the apparatus is cut off in a predetermined order.

前述のように２つのコネクタによって信号（フレキシブル・ハーネス）と電源（電源ケーブル）を伝達し、かつ制御信号がフレキシブル・ハーネス側にアサインされている機器においては、例えば制御信号ＯＮによりユニットＢにＰＳＵから別ハーネスで電源Ａが供給され、そのあとユニットＡから電源Ｂが供給されるシーケンスになっている場合、ロジックやデバイスの規格上、ある一定時間内に電源Ｂが供給されなければならないが、電源ハーネスが外れている、あるいは、破損している場合、前述のように３．３Ｖの電源Ｂが供給されず、ロジックやデバイスの前記規格をオーバして、デバイスやロジックに破損も含めたダメージを与えてしまう。 As described above, in a device in which a signal (flexible harness) and a power supply (power cable) are transmitted by two connectors and a control signal is assigned to the flexible harness side, for example, the PSU is transmitted to the unit B by the control signal ON. When the power supply A is supplied from a separate harness and then the power supply B is supplied from the unit A, the power supply B must be supplied within a certain time according to the logic and device standards. If the power supply harness is disconnected or damaged, 3.3V power supply B is not supplied as described above, and the logic or device exceeds the above-mentioned standard and damage including damage to the device or logic Will be given.

しかし、特許文献１記載の発明は、システム全体に対する電源の投入、切断時及び省エネ状態相互間の遷移時に、半導体回路相互間で電源の回り込みを防止して、回路を構成する半導体の寿命を短くするようなことを防止することを目的としており、電源ハーネスが抜けている、あるいは、破損している場合については何ら配慮されておらず、前記従来技術で指摘した事態が発生したときに対処することはできない。 However, the invention described in Patent Document 1 shortens the life of the semiconductors constituting the circuit by preventing the power from wrapping around between the semiconductor circuits at the time of turning on / off the power supply to the entire system and at the time of transition between energy saving states. It is intended to prevent such a situation, and no consideration is given to the case where the power harness is disconnected or damaged, and to deal with the situation pointed out in the above prior art It is not possible.

そこで、本発明が解決しようとする課題は、電源ハーネスが外れ、あるいは破損しているときに電源がＯＮされた場合でも、デバイスやロジックに破損も含めたダメージが生じないようにすることにある。 Therefore, the problem to be solved by the present invention is to prevent damage including damage to devices and logic even when the power supply is turned on when the power harness is disconnected or damaged. .

前記課題を解決するため、第１の手段は、２系統以上の電源を供給可能な電源供給手段と、前記電源供給手段の制御手段を有する第１のユニットと、前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、を備え、前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器であって、前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止する手段を備えていることを特徴とする。 In order to solve the above problem, the first means is supplied from a power supply means capable of supplying two or more systems of power, a first unit having a control means for the power supply means, and the power supply means. A first power source; a second unit to which a second power generated at a predetermined voltage from a power source supplied from the power supply means to the first unit is supplied; the first unit; A first connector for coupling a signal line between two units, and a second connector for supplying the second power from the first unit to the second unit, the two systems Of the above power sources, one power source is automatically supplied by turning on the system power, and the other one power source is supplied based on a control signal from the first unit to the power supply means. Electronic equipment , When the power supply from the second connector is ready not performed, characterized in that it comprises a means for inhibiting the output of the control signal outputted from the first unit.

第２の手段は、第１の手段において、前記制御信号の出力を禁止する手段は、前記制御手段から前記電源供給手段への信号線であり、当該信号線が前記第２のコネクタに実装されていることを特徴とする。 According to a second means, in the first means, the means for prohibiting the output of the control signal is a signal line from the control means to the power supply means, and the signal line is mounted on the second connector. It is characterized by.

第３の手段は、第１の手段において、前記制御信号の出力を禁止する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記電源供給手段への制御信号の出力の是非を判断することを特徴とする。 According to a third means, in the first means, the means for prohibiting the output of the control signal is an output of the control signal to the power supply means based on a detection signal for detecting whether or not the second connector is connected. It is characterized by judging whether or not.

第４の手段は、第３の手段において、前記電源供給手段への制御信号の出力の是非の判断は、前記制御手段に搭載されたソフトウェアによって実行されることを特徴とする。 The fourth means is characterized in that, in the third means, whether or not the control signal is output to the power supply means is determined by software installed in the control means.

第５の手段は、第３の手段において、前記電源供給手段への制御信号の出力の是非の判断は、ロジック回路からなる前記制御手段によって実行されることを特徴とする。 The fifth means is characterized in that, in the third means, whether or not to output the control signal to the power supply means is determined by the control means comprising a logic circuit.

第６の手段は、第３ないし第５のいずれかの手段において、前記第２のコネクタの接続の有無を検知する検知信号は、前記第２のユニット側がＧＮＤ接続され、前記第１のユニット側が前記制御手段に接続された信号線のＨ又はＬ信号であることを特徴とする。 According to a sixth means, in any one of the third to fifth means, the detection signal for detecting whether or not the second connector is connected is connected to the second unit side by a GND connection, and the first unit side It is an H or L signal of a signal line connected to the control means.

第７の手段は、第３ないし第６のいずれかの手段において、前記電源供給手段へ制御信号を出力する信号線は、前記第１のコネクタに実装されていることを特徴とする。 According to a seventh means, in any one of the third to sixth means, a signal line for outputting a control signal to the power supply means is mounted on the first connector.

第８の手段は、第１の手段において、前記第１のユニットから出力される前記制御信号の出力を禁止する手段に代えて前記第２のユニットに供給される前記第１の電源の供給を遮断する手段を備えていることを特徴とする。 According to an eighth means, in the first means, the first power supplied to the second unit is supplied in place of the means for prohibiting the output of the control signal output from the first unit. A means for blocking is provided.

第９の手段は、第８の手段において、前記第１の電源の供給を遮断する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記第１の電源の供給の是非を判断することを特徴とする。 A ninth means is the eighth means, wherein the means for interrupting the supply of the first power supply is configured to supply the first power based on a detection signal for detecting the presence or absence of the connection of the second connector. It is characterized by judging the right or wrong.

第１０の手段は、第９の手段において、前記第２のコネクタの接続の有無を検知する検知信号は、前記第１のユニット側がＧＮＤ接続され、前記第２のユニット側が前記遮断する手段に接続された信号線のＨ又はＬ信号であることを特徴とする。 According to a tenth means, in the ninth means, the detection signal for detecting the presence or absence of the connection of the second connector is connected to the means for the first unit side being connected to GND and the second unit side being connected to the means for blocking. It is characterized by being an H or L signal of the signal line.

第１１の手段は、第７の手段において、前記信号線が第１のコネクタの中央部もしくはその近傍に実装されていることを特徴とする。 The eleventh means is characterized in that, in the seventh means, the signal line is mounted at or near the center of the first connector.

第１２の手段は、第７の手段において、前記信号線が第１のコネクタの両端部からそれぞれ１／３の範囲内に実装されていることを特徴とする。 A twelfth means is characterized in that, in the seventh means, the signal lines are respectively mounted within a range of 1/3 from both ends of the first connector.

第１３の手段は、第１ないし第１２のいずれかの手段に係る電子機器が画像形成手段を備えた画像形成装置からなることを特徴とする。 A thirteenth means is characterized in that the electronic apparatus according to any one of the first to twelfth means comprises an image forming apparatus provided with an image forming means.

第１４の手段は、２系統以上の電源を供給可能な電源供給手段と、前記電源供給手段の制御手段を有する第１のユニットと、前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、を備え、前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器の電源供給方法であって、前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止することを特徴とする。 The fourteenth means includes a power supply means capable of supplying two or more systems of power, a first unit having a control means for the power supply means, a first power supplied from the power supply means, and the A second unit to which a second power generated at a predetermined voltage is supplied from a power source supplied from the power source to the first unit; and a signal line between the first unit and the second unit. And a second connector for supplying the second power from the first unit to the second unit, and one system of the two or more power supplies The power supply of the electronic device is automatically supplied by turning on the system power supply, and the other one system power supply is supplied based on the control signal from the first unit to the power supply means. And said When the power supply from the second connector is ready not performed, and inhibits the output of the control signal outputted from the first unit.

なお、後述の実施形態では、電源供給手段はＰＳＵ（電源供給装置）１に、制御手段はＣＰＵ２１に、第１のユニットはユニットＡに、第１の電源は電源Ａに、第２の電源は電源Ｂに、第２のユニットはユニットＢに、第１のコネクタはＣＮ１に、第２のコネクタはＣＮ２に、制御信号はＰＯＮＥＮＧ信号に、第２のコネクタに実装され制御手段から前記電源供給手段への信号線はＳＧ４に、検知信号は信号線５又は信号線６から得られるＨ，Ｌ信号に、第１の電源の供給を遮断する手段は第２のロジック回路３２及び第２のＦＥＴ３３に、それぞれ対応する。 In the embodiment described later, the power supply means is PSU (power supply apparatus) 1, the control means is CPU 21, the first unit is unit A, the first power supply is power supply A, and the second power supply is The power supply B, the second unit is mounted on the unit B, the first connector is mounted on the CN1, the second connector is mounted on the CN2, the control signal is mounted on the PONENG signal, and is mounted on the second connector. The signal line is connected to SG4, the detection signal is to the H and L signals obtained from the signal line 5 or the signal line 6, and the means for shutting off the supply of the first power supply is to the second logic circuit 32 and the second FET 33. , Respectively.

本発明によれば、第２のコネクタから電源供給が行われない状態になったとき、第１のユニットから制御信号が出力されないので、半導体の所定のシーケンスに準拠できる。その結果、電源ハーネスが外れ、あるいは破損しているときに電源がＯＮされた場合でも、デバイスやロジックに破損も含めたダメージが生じさせないようにすることができる。 According to the present invention, when the power is not supplied from the second connector, the control signal is not output from the first unit, so that it is possible to comply with a predetermined sequence of semiconductors. As a result, even when the power supply is turned on when the power harness is disconnected or broken, it is possible to prevent damage including damage to the device and logic.

本発明の実施形態における実施例１に係る電子機器の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the electronic device which concerns on Example 1 in embodiment of this invention. 実施例２に係る機器の回路構成を示すブロック図である。FIG. 6 is a block diagram illustrating a circuit configuration of a device according to a second embodiment. 実施例３に係る機器の回路構成を示すブロック図である。FIG. 6 is a block diagram illustrating a circuit configuration of a device according to a third embodiment. 実施例４に係る機器の回路構成を示すブロック図である。FIG. 10 is a block diagram illustrating a circuit configuration of a device according to a fourth embodiment. 従来例に係る機器の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the apparatus which concerns on a prior art example. 図５に示した機器の電源供給時の処理手順を示すフローチャートである。It is a flowchart which shows the process sequence at the time of the power supply of the apparatus shown in FIG.

本発明は、電源がＯＮされたときに、電源ハーネスの抜け、破損を検知し、電源供給を行う際の所定のシーケンスのトリガとなる制御信号を出力しないようにして５Ｖ電源が供給されないようにしたものである。 In the present invention, when the power is turned on, the power harness is disconnected and damaged, and a control signal that triggers a predetermined sequence when power is supplied is not output so that 5V power is not supplied. It is a thing.

以下、本発明の実施形態について、図面を参照しながら実施例を挙げて説明する。なお、機器及び回路の基本構成は図５を参照して説明した従来技術と同等なので、同等な各部には同一の参照符号を付し、重複する説明は適宜省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Since the basic configurations of the devices and circuits are the same as those of the prior art described with reference to FIG. 5, the same reference numerals are given to the same components, and the repeated description is omitted as appropriate.

図１は本発明の実施形態における実施例１に係る電子機器の回路構成を示すブロック図である。 FIG. 1 is a block diagram showing a circuit configuration of an electronic apparatus according to Example 1 in the embodiment of the present invention.

同図において、実施例１に係る機器は、従来例と同様に、ＰＳＵ１、ユニットＡ、ユニットＢ、及びＯＰＵ１０から基本的に構成されている。ユニットＡはＣＰＵ２１とＲＥＧ２２を備え、ユニットＢは第１のロジック回路３１を備えている。両者は第１及び第２のコネクタＣＮ１，ＣＮ２により接続されている。ＣＰＵ２１はまたユーザＩ／ＦとしてのＯＰＵ１０と第１のコネクタＣＮ１を介して接続され、第１のロジック回路３１とも第１のコネクタＣＮ１を介して接続されている。また、第１のロジック回路３１とＲＥＧ２２は第２のコネクタＣＮ２を介して接続されている。 In the same figure, the device according to the first embodiment basically includes a PSU 1, a unit A, a unit B, and an OPU 10 as in the conventional example. The unit A includes a CPU 21 and a REG 22, and the unit B includes a first logic circuit 31. Both are connected by the first and second connectors CN1 and CN2. The CPU 21 is also connected to the OPU 10 as the user I / F via the first connector CN1, and is also connected to the first logic circuit 31 via the first connector CN1. The first logic circuit 31 and the REG 22 are connected via the second connector CN2.

本実施例１が従来例と異なる点は、従来例では、ＣＰＵ２１から第１のＦＥＴに対して送信されるＰＯＮＥＮＧ信号が第１のコネクタＣＮ１を介して信号線ＳＧ１で送信されていたのに対し、本実施例１では、ＰＯＮＥＮＧ信号は第２のコネクタＣＮ２を介し、信号線ＳＧ４によって第１のＦＥＴに送信されるという点である。ＰＯＮＥＮＧ信号は前述のようにシステム電源がＯＮになったときに、ＲＥＧ２２と第１のロジック回路３１に電源５Ｖを供給するための信号であり、この信号が入力されない限り電源Ａから５Ｖは供給されない。 The difference between the first embodiment and the conventional example is that in the conventional example, the PONENG signal transmitted from the CPU 21 to the first FET is transmitted via the first connector CN1 through the signal line SG1. In the first embodiment, the PONENG signal is transmitted to the first FET via the signal line SG4 via the second connector CN2. The PONENG signal is a signal for supplying power 5V to the REG 22 and the first logic circuit 31 when the system power is turned on as described above, and 5V is not supplied from the power source A unless this signal is input. .

そこで、本実施例１では、第２のコネクタＣＮ２で信号線ＳＧ４を接続する。すなわち第２のコネクタＣＮ２にＰＯＮＥＮＧ信号を実装するようにした。これにより、第２のコネクタＣＮ２が抜けていると、信号線ＳＧ４は開放された状態であり、システム電源がＯＮされ、電源５ＶＥがＣＰＵ２１に印加されたとしても、ＰＯＮＥＮＧ信号が第１のＦＥＴに出力されることはない。その結果、第１のＦＥＴから電源Ａの５Ｖ電圧がユニットＢ側に供給されることがない。これにより、３．３Ｖが印加されないにも拘わらず、５Ｖが第１のロジック回路３１に印加されることはなく、前記シーケンスＳＱ２のようなＮＧシーケンスが発生することはない。 Therefore, in the first embodiment, the signal line SG4 is connected by the second connector CN2. That is, the PONENG signal is mounted on the second connector CN2. As a result, when the second connector CN2 is disconnected, the signal line SG4 is open, and even if the system power supply is turned on and the power supply 5VE is applied to the CPU 21, the PONENG signal is applied to the first FET. It is never output. As a result, the 5V voltage of the power source A is not supplied to the unit B side from the first FET. Thereby, although 3.3V is not applied, 5V is not applied to the first logic circuit 31, and an NG sequence like the sequence SQ2 does not occur.

図２は実施例２に係る機器の回路構成を示すブロック図である。 FIG. 2 is a block diagram illustrating a circuit configuration of a device according to the second embodiment.

同図において、実施例２に係る機器は従来例と同様に、ＰＳＵ１、ユニットＡ、ユニットＢ、及びＯＰＵ１０から基本的に構成されている。ユニットＡはＣＰＵ２１とＲＥＧ２２を備え、ユニットＢは第１のロジック回路３１を備えている。両者は第１及び第２のコネクタＣＮ１，ＣＮ２により接続されている。ＣＰＵ２１はまたユーザＩ／ＦとしてのＯＰＵ１０と第１のコネクタＣＮ１を介して接続され、第１のロジック回路３１とも第１のコネクタＣＮ１を介して接続されている。また、第１のロジック回路３１とＲＥＧ２２は第２のコネクタＣＮ２を介して接続されている。 In the figure, the device according to the second embodiment is basically composed of a PSU 1, a unit A, a unit B, and an OPU 10 as in the conventional example. The unit A includes a CPU 21 and a REG 22, and the unit B includes a first logic circuit 31. Both are connected by the first and second connectors CN1 and CN2. The CPU 21 is also connected to the OPU 10 as the user I / F via the first connector CN1, and is also connected to the first logic circuit 31 via the first connector CN1. The first logic circuit 31 and the REG 22 are connected via the second connector CN2.

本実施例２が従来例と異なる点は、第２のコネクタＣＮ２にディテクト信号検出用の信号線ＳＧ５を設け、このディテクト信号をＣＰＵ２１で検出し、第２のコネクタＣＮ２の接続状態を検出できるようにした点である。ディテクト信号の信号線ＳＧ５は、ユニットＢ側がＧＮＤ接続され、ユニットＡ側がＣＰＵ２１に接続されている。このように構成すると、例えばユニットＢが第２のコネクタＣＮ２にささると、ユニットＢ側でこのディテクト信号がＧＮＤに接続されているため、信号の状態はＬになる。ユニットＡはこの状態をＣＰＵ２１のポーリングで確認にいき、Ｌである場合はＰＯＮＥＮＧ信号をアサートし、Ｈである場合はディアサートする。このようにしてＰＯＮＥＮＧ信号の出力制御が可能となる。 The second embodiment is different from the conventional example in that a signal line SG5 for detection signal detection is provided in the second connector CN2, and this detection signal is detected by the CPU 21 so that the connection state of the second connector CN2 can be detected. This is the point. The signal line SG5 of the detect signal has the unit B side connected to GND and the unit A side connected to the CPU 21. With this configuration, for example, when the unit B touches the second connector CN2, the signal state becomes L because the detect signal is connected to the GND on the unit B side. The unit A checks this state by polling the CPU 21, asserts the PONENG signal when it is L, and deasserts it when it is H. In this way, it is possible to control the output of the PONENG signal.

従って、第２のコネクタＣＮ２が抜けていると、信号線ＳＧ５はＨとなり、ＰＯＮＥＮＧ信号はアサートされないので、システム電源がＯＮされ、電源５ＶＥがＣＰＵ２１に印加されたとしても、ＰＯＮＥＮＧ信号が第１のＦＥＴに出力されることはない。これにより実施例１と同様に３．３Ｖが印加されないにも拘わらず、５Ｖが第１のロジック回路３１に印加されることはなく、前記シーケンスＳＱ２のようなＮＧシーケンスが発生することはない。 Accordingly, when the second connector CN2 is disconnected, the signal line SG5 becomes H and the PONENG signal is not asserted. Therefore, even if the system power supply is turned on and the power supply 5VE is applied to the CPU 21, the PONENG signal is It is not output to the FET. As a result, as in the first embodiment, although 3.3V is not applied, 5V is not applied to the first logic circuit 31, and an NG sequence like the sequence SQ2 does not occur.

なお、本実施例２では、前述のようにディテクト信号のＨ／Ｌの状態をソフト的にＣＰＵ２１のポーリングで検出するようにしているが、ＣＰＵ２１に代えて前記ディテクト信号をハード的なロジック回路で検知し、ＰＯＮＥＮＧ信号を出力するように構成することもできる。このロジック回路は、Ｌが接続されていることを入力条件として、Ｌの場合にＰＯＮＥＮＧ信号を出力するような回路であれば良い。 In the second embodiment, as described above, the H / L state of the detect signal is detected by software polling by the CPU 21, but the detect signal is replaced by a hardware logic circuit instead of the CPU 21. It can also be configured to detect and output a PONENG signal. This logic circuit may be any circuit that outputs a PONENG signal when L is connected, with L being connected.

図３は実施例３に係る機器の回路構成を示すブロック図である。 FIG. 3 is a block diagram illustrating a circuit configuration of a device according to the third embodiment.

本実施例３が従来例と異なる点は、第２のコネクタＣＮ２にディテクト信号検出用の信号線ＳＧ６を設け、このディテクト信号をユニットＡのＣＰＵ２１で検知するのではなく、ユニットＢ内に設けられた第２のロジック回路３２で検出し、第２のＦＥＴ３３のＯＮ／ＯＦＦを制御するようにした点である。ディテクト信号の信号線ＳＧ６は、ユニットＡ側がＧＮＤ接続され、ユニットＢ側が第２のロジック回路３２に接続されている。このように構成すると、例えばユニットＢが第２のコネクタＣＮ２にささると、ユニットＡ側でこのディテクト信号がＧＮＤに接続されているため、信号の状態はＬになる。ユニットＢの第２のロジック回路３２は、第２のコネクタＣＮ２が抜けている場合には、信号状態をＬと検知し、第２のＦＥＴ３３にＬが入力され、第２のＦＥＴ３３はＯＮとなることはない。そのため、第１のコネクタＣＮ１のＰＯＮＥＮＧ信号でＰＳＵ１がＯＮになり、電源Ａの５ＶがＯＮになっても、第２のＦＥＴ３３がＯＮになっていないために、ユニットＢの第１のロジック回路３１に電源Ａの５Ｖが供給されることはない。これにより実施例１と同様に３．３Ｖが印加されないにも拘わらず、５Ｖが第１のロジック回路３１に印加されることはなく、前記シーケンスＳＱ２のようなＮＧシーケンスが発生することはない。 The third embodiment is different from the conventional example in that a signal line SG6 for detecting a detect signal is provided in the second connector CN2, and this detect signal is not detected by the CPU 21 of the unit A, but is provided in the unit B. The second logic circuit 32 detects the second FET 33 and controls the ON / OFF of the second FET 33. The signal line SG6 for the detect signal has the unit A side connected to GND and the unit B side connected to the second logic circuit 32. With this configuration, for example, when the unit B is touched to the second connector CN2, the signal state becomes L because the detect signal is connected to the GND on the unit A side. When the second connector CN2 is disconnected, the second logic circuit 32 of the unit B detects the signal state as L, L is input to the second FET 33, and the second FET 33 is turned on. There is nothing. For this reason, PSU1 is turned on by the PONENG signal of the first connector CN1, and even if 5V of the power source A is turned on, the second FET 33 is not turned on. Therefore, the first logic circuit 31 of the unit B is not turned on. Is not supplied with 5V of the power source A. As a result, as in the first embodiment, although 3.3V is not applied, 5V is not applied to the first logic circuit 31, and an NG sequence like the sequence SQ2 does not occur.

図４は実施例４に係る機器の回路構成を示すブロック図である。 FIG. 4 is a block diagram illustrating a circuit configuration of a device according to the fourth embodiment.

本実施例は、コネクタの半抜けを想定した例である。第１のコネクタＣＮ１はボードトゥボードのものでは、４８ｍｍ〜６８ｍｍ程度のものが一般的であり、フレキシブル・ケーブルの場合は２３ｍｍ〜３０ｍｍ程度のものが一般的である。電源コネクタである第２のコネクタＣＮ２は１０〜２０ｍｍ程度のものが一般的である。また、第１のコネクタＣＮ１は６０ピン程度のものが一般に使用され、第２のコネクタＣＮ２は３ピン程度であり、ユニットＡ及びＢそれぞれＡ４サイズ位の大きさのものである場合に、ボードトゥボードで第１及び第２のコネクタＣＮ１，ＣＮ２を結合したものでは、何らかの外力が作用したときに、ボードの上側と下側、言い換えればコネクタＣＮ１、ＣＮ２が取り付けられたボードの端部に沿った部分の一端Ｅ１又は他端Ｅ２側の対向するボード位置が互いにずれると、そのずれ量に応じてピンが半抜け状態になる場合がある。 The present embodiment is an example in which a half disconnection of the connector is assumed. The first connector CN1 is generally about 48 mm to 68 mm for board-to-board, and about 23 mm to 30 mm for flexible cables. The second connector CN2 that is a power connector is generally about 10 to 20 mm. The first connector CN1 is generally about 60 pins, the second connector CN2 is about 3 pins, and each of the units A and B has a size of about A4 size. In the case where the first and second connectors CN1 and CN2 are connected by a board, when some external force is applied, the upper and lower sides of the board, in other words, along the end of the board to which the connectors CN1 and CN2 are attached. If the opposing board positions on the one end E1 side or the other end E2 side of the portion are shifted from each other, the pin may be in a half-missed state depending on the shift amount.

このような半抜けは第２のコネクタＣＮ２では、長さも短く、ピン数も少ないので、ピンのうちのいくつかが抜け、他は結合されているという状態はほとんど生じないが、第１のコネクタＣＮ１では、長さも長く、ピン数も多いので、ボード間が片開きの状態になったときに、一部は結合を保ったまま、他部は物理的に抜けているという状態が起こりうる。このような状態に対応する第１の手法は、ＰＯＮＥＮＧ信号の信号線ＳＧ４（実施例１）を第１のコネクタＣＮ１の真ん中もしくはその近傍で結合するようにする。実施例２の図２の信号線ＳＧ１はこの位置に対応している。 In the second connector CN2, such a half-miss is short in length and has a small number of pins, so that there is almost no situation in which some of the pins are missing and others are connected. In CN1, since the length is long and the number of pins is large, when the boards are in a single-open state, a state in which the other part is physically disconnected and the other part is physically disconnected may occur. In the first method corresponding to such a state, the signal line SG4 (Example 1) of the PONENG signal is coupled in the middle of the first connector CN1 or in the vicinity thereof. The signal line SG1 in FIG. 2 of the second embodiment corresponds to this position.

このようにすると、半抜けはボードの第１のコネクタＣＮ１の長手方向の両端部Ｆ１，Ｆ２から１／３程度までの部分で発生しやすいことから、ＰＯＮＥＮＧ信号の信号線ＳＧ４用のピンが半抜け状態になる虞は小さく、ＰＯＮＥＮＧ信号の出力が遮断されることはほとんどない。従って、多少のピンの半抜けがあっても、電源側の第２のコネクタＣＮ２が抜けていない以上、前記ＳＱ１のシーケンスで第１のロジック回路３１への３．３Ｖの印加が可能になる。 In this way, half-missing is likely to occur in the portion from the both ends F1, F2 in the longitudinal direction of the first connector CN1 of the board to about １／, so that the pin for the signal line SG4 of the PONENG signal is half There is little possibility of a disconnection state, and the output of the PONENG signal is hardly interrupted. Therefore, even if there is some pin missing, 3.3 V can be applied to the first logic circuit 31 in the SQ1 sequence as long as the second connector CN2 on the power supply side is not missing.

一方、第１のコネクタＣＮ１の半抜け状態を検出するには、前述のように半抜けがボードの第１のコネクタＣＮ１の長手方向の両端部Ｆ１，Ｆ２から１／３程度までの部分で発生しやすいことから、この部分に信号線ＳＧ４を通せば（図４（ｂ））、ＰＯＮＥＮＧ信号がＣＰＵ２１から出力されたときに第１のコネクタＣＮ１のいずれかの端部Ｆ１，Ｆ２が半抜けになっていると、出力されたＰＯＮＥＮＧ信号は第１のＦＥＴに入力されることはない。そのため、電源Ａから電源５ＶがユニットＡ及びＢに出力されることはなく、前記ＳＱ２のシーケンスで電源５Ｖが第１のロジック回路３１に印加されることはない。 On the other hand, in order to detect the half-missing state of the first connector CN1, half-missing occurs at the portion from the longitudinal ends F1, F2 of the first connector CN1 of the board to about 1/3 as described above. For this reason, if the signal line SG4 is passed through this portion (FIG. 4B), when the PONENG signal is output from the CPU 21, one of the end portions F1 and F2 of the first connector CN1 is half open. In this case, the output PONENG signal is not input to the first FET. Therefore, the power supply A does not output the power supply 5V to the units A and B, and the power supply 5V is not applied to the first logic circuit 31 in the sequence of SQ2.

その他、特に説明しない各部は、実施例２と同等に構成され、同等に機能する。 Other parts not specifically described are configured in the same manner as in the second embodiment and function in the same manner.

なお、実施例１ないし４では単に電子機器として説明しているが、背景技術で説明したように、画像形成手段を備えた画像形成装置、その他、省エネの考慮される電子機器全般に適用することができる。このように、本発明は本実施形態に限定されるものではなく種々の変形が可能であり、特許請求の範囲に記載された発明の技術思想に含まれる技術的事項の全てが本発明の対象となる。 In the first to fourth embodiments, the electronic apparatus is simply described as an electronic apparatus. However, as described in the background art, the present invention is applied to an image forming apparatus including an image forming unit and other electronic apparatuses that are considered to save energy. Can do. As described above, the present invention is not limited to the present embodiment, and various modifications are possible. All technical matters included in the technical idea of the invention described in the claims are the subject of the present invention. It becomes.

１ＰＳＵ（電源供給装置）
１１第１のＦＥＴ
２１ＣＰＵ
２２ＲＥＧ
３１第１のロジック回路
３２第２のロジック回路
３３第２のＦＥＴ
ＣＮ１第１のコネクタ
ＣＮ２第２のコネクタ
ＳＧ１〜６信号線 1 PSU (Power Supply Unit)
11 First FET
21 CPU
22 REG
31 1st logic circuit 32 2nd logic circuit 33 2nd FET
CN1 first connector CN2 second connector SG1-6 signal line

特許第４０２８８１１号公報Japanese Patent No. 4028811

Claims

２系統以上の電源を供給可能な電源供給手段と、
前記電源供給手段の制御手段を有する第１のユニットと、
前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、
前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、
前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、
を備え、
前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器であって、
前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止する手段を備えていること
を特徴とする電子機器。 Power supply means capable of supplying two or more power sources;
A first unit having control means for the power supply means;
A first power source supplied from the power supply means; a second unit supplied with a second power generated at a predetermined voltage from the power supplied from the power supply means to the first unit;
A first connector for coupling a signal line between the first unit and the second unit;
A second connector for supplying the second power from the first unit to the second unit;
With
Of the two or more power sources, one power source is automatically supplied by turning on the system power, and the other one power source is based on a control signal from the first unit to the power supply means. Electronic equipment to be supplied,
An electronic apparatus comprising: means for prohibiting output of the control signal output from the first unit when power is not supplied from the second connector.

請求項１記載の電子機器であって、
前記制御信号の出力を禁止する手段は、前記制御手段から前記電源供給手段への信号線であり、
当該信号線が前記第２のコネクタに実装されていること
を特徴とする電子機器。 The electronic device according to claim 1,
The means for prohibiting the output of the control signal is a signal line from the control means to the power supply means,
The electronic device is characterized in that the signal line is mounted on the second connector.

請求項１記載の電子機器であって、
前記制御信号の出力を禁止する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記電源供給手段への制御信号の出力の是非を判断すること
を特徴とする電子機器。 The electronic device according to claim 1,
The electronic device characterized in that the means for prohibiting the output of the control signal determines whether the control signal is output to the power supply means based on a detection signal for detecting whether or not the second connector is connected. .

請求項３記載の電子機器であって、
前記電源供給手段への制御信号の出力の是非の判断は、前記制御手段に搭載されたソフトウェアによって実行されること
を特徴とする電子機器。 The electronic device according to claim 3,
The electronic apparatus according to claim 1, wherein whether or not to output the control signal to the power supply means is determined by software installed in the control means.

請求項３記載の電子機器であって、
前記電源供給手段への制御信号の出力の是非の判断は、ロジック回路からなる前記制御手段によって実行されること
を特徴とする電子機器。 The electronic device according to claim 3,
The electronic device according to claim 1, wherein whether or not to output the control signal to the power supply unit is determined by the control unit including a logic circuit.

請求項３ないし５のいずれか１項に記載の電子機器であって、
前記第２のコネクタの接続の有無を検知する検知信号は、前記第２のユニット側がＧＮＤ接続され、前記第１のユニット側が前記制御手段に接続された信号線のＨ又はＬ信号であること
を特徴とする電子機器。 The electronic device according to any one of claims 3 to 5,
The detection signal for detecting the presence / absence of connection of the second connector is an H or L signal of a signal line in which the second unit side is GND-connected and the first unit side is connected to the control means. Features electronic equipment.

請求項３ないし６のいずれか１項に記載の電子機器であって、
前記電源供給手段へ制御信号を出力する信号線は、前記第１のコネクタに実装されていること
を特徴とする電子機器。 The electronic device according to any one of claims 3 to 6,
An electronic apparatus, wherein a signal line for outputting a control signal to the power supply means is mounted on the first connector.

請求項１記載の電子機器であって、
前記第１のユニットから出力される前記制御信号の出力を禁止する手段に代えて前記第２のユニットに供給される前記第１の電源の供給を遮断する手段を備えていること
を特徴とする電子機器。 The electronic device according to claim 1,
In place of the means for prohibiting the output of the control signal output from the first unit, means for shutting off the supply of the first power supplied to the second unit is provided. Electronics.

請求項８記載の電子機器であって、
前記第１の電源の供給を遮断する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記第１の電源の供給の是非を判断すること
を特徴とする電子機器。 The electronic device according to claim 8,
The electronic device according to claim 1, wherein the means for interrupting the supply of the first power source determines whether the first power source is supplied based on a detection signal for detecting whether or not the second connector is connected.

請求項９記載の電子機器であって、
前記第２のコネクタの接続の有無を検知する検知信号は、前記第１のユニット側がＧＮＤ接続され、前記第２のユニット側が前記遮断する手段に接続された信号線のＨ又はＬ信号であること
を特徴とする電子機器。 The electronic device according to claim 9,
The detection signal for detecting the presence or absence of the connection of the second connector is an H or L signal of a signal line in which the first unit side is connected to GND and the second unit side is connected to the blocking means. Electronic equipment characterized by

請求項７記載の電子機器であって、
前記信号線が第１のコネクタの中央部もしくはその近傍に実装されていること
を特徴とする電子機器。 The electronic device according to claim 7,
An electronic apparatus, wherein the signal line is mounted in a central portion of the first connector or in the vicinity thereof.

請求項７記載の電子機器であって、
前記信号線が第１のコネクタの両端部からそれぞれ１／３の範囲内に実装されていること
を特徴とする電子機器。 The electronic device according to claim 7,
The electronic apparatus is characterized in that the signal line is mounted within a range of 1/3 from both ends of the first connector.

請求項１ないし１２のいずれか１項に記載の電子機器が画像形成手段を備えていることを特徴とする画像形成装置。 Image forming apparatus characterized by electronic device described includes an image forming unit to any one of claims 1 to 1 2.

２系統以上の電源を供給可能な電源供給手段と、
前記電源供給手段の制御手段を有する第１のユニットと、
前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、
前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、
前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、
を備え、
前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器の電源供給方法であって、
前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止すること
を特徴とする電子機器の電源供給方法。 Power supply means capable of supplying two or more power sources;
A first unit having control means for the power supply means;
A first power source supplied from the power supply means; a second unit supplied with a second power generated at a predetermined voltage from the power supplied from the power supply means to the first unit;
A first connector for coupling a signal line between the first unit and the second unit;
A second connector for supplying the second power from the first unit to the second unit;
With
Of the two or more power sources, one power source is automatically supplied by turning on the system power, and the other one power source is based on a control signal from the first unit to the power supply means. A power supply method for an electronic device to be supplied,
A method of supplying power to an electronic device, comprising: prohibiting output of the control signal output from the first unit when power is not supplied from the second connector.