JP5429012B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、大電力のスイッチングに用いられる、オン抵抗が低く、耐圧性能に優れた、縦型の半導体装置およびその製造方法に関するものである。 The present invention relates to a vertical semiconductor device that is used for high-power switching and has low on-resistance and excellent withstand voltage performance, and a method for manufacturing the same.
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。III族窒化物半導体を用いた電界効果トランジスタ(FET:Field Effect Transistor)は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにGaN系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばGaN系半導体に開口部を設けて、その開口部の側面に二次元電子ガス(2DEG:2 Dimensional Electron Gas)のチャネルを含む再成長層を設けることで、移動度を高めてオン抵抗を低くした縦型GaN系FETの提案がなされている(特許文献1)。 A switching element for large current is required to have a high reverse breakdown voltage and a low on-resistance. Field effect transistors (FETs) using group III nitride semiconductors are excellent in terms of high voltage resistance and high temperature operation due to their large band gaps, and in particular vertical transistors using GaN-based semiconductors. Has attracted attention as a high-power control transistor. For example, by providing an opening in a GaN-based semiconductor and providing a regrowth layer including a two-dimensional electron gas (2DEG) channel on the side of the opening, the mobility is increased and the on-resistance is reduced. A vertical GaN FET has been proposed (Patent Document 1).
上記の縦型FETにおいては、再成長層を設ける開口部の周囲にガードリングの作用を奏するp型GaN層を挿入する。このため、チャネルを形成する二次元電子ガスによる高い移動度を得ながら、npn構造となることから縦方向の耐圧性能を確保することができる。しかし、低いオン抵抗を確保する上で、必ずしも十分な構造となっていない。 In the above-mentioned vertical FET, a p-type GaN layer having a guard ring action is inserted around the opening where the regrowth layer is provided. For this reason, since it becomes an npn structure, obtaining the high mobility by the two-dimensional electron gas which forms a channel, it can ensure the pressure | voltage resistant performance of a vertical direction. However, the structure is not necessarily sufficient to ensure low on-resistance.
本発明は、優れた縦方向耐圧を得た上で、安定して低いオン抵抗を確保することができる、半導体装置およびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can ensure a low ON resistance stably while obtaining an excellent longitudinal breakdown voltage.
本発明の半導体装置は、n型ドリフト層、該n型ドリフト層上に位置するp型層、および該p型層上に位置するn型表層、を含むGaN系積層体、に形成されている。この半導体装置では、GaN系積層体に、n型表層からp型層を経てn型ドリフト層に届く開口部が設けられ、開口部に露出するGaN系積層体を覆うように位置する、チャネルを含む再成長層とを備える。また、再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層の電子供給層との界面に形成される二次元電子ガスである。そして、p型層の厚みが、電子走行層の厚みをdとして、d〜10dの範囲にあり、かつ、(p型層/n型表層)界面から該n型表層内へと、該p型層におけるp型不純物濃度から濃度が減少するp型不純物傾斜層が設けられ、p型不純物傾斜層のp型不純物は、該p型不純物濃度をcm 3 当たりの不純物元素個数の対数値とし厚み方向の距離(μm)に対して表示して直線状であり、その勾配が30nm/decade〜300nm/decadeの範囲にあることを特徴とする。 The semiconductor device of the present invention is formed in a GaN-based stack including an n-type drift layer, a p-type layer located on the n-type drift layer, and an n-type surface layer located on the p-type layer. . In this semiconductor device, an opening that reaches the n-type drift layer from the n-type surface layer through the p-type layer is provided in the GaN-based stack, and a channel that is positioned so as to cover the GaN-based stack exposed in the opening is provided. Including a regrowth layer. The regrowth layer is a two-dimensional electron gas that includes an electron transit layer and an electron supply layer, and a channel is formed at the interface between the electron transit layer and the electron supply layer. The thickness of the p-type layer is in the range of d to 10d, where d is the thickness of the electron transit layer, and the p-type layer enters the n-type surface layer from the (p-type layer / n-type surface layer) interface. A p-type impurity gradient layer having a concentration that decreases from the p-type impurity concentration in the layer is provided, and the p-type impurity of the p-type impurity gradient layer has the p-type impurity concentration as a logarithmic value of the number of impurity elements per cm 3. a linear displays with respect to the distance ([mu] m), the gradient is characterized scope near Rukoto of 30nm / decade~300nm / decade.
上記の構成によれば、p型層が厚みd〜10dの範囲にあるので、十分な耐圧性能を確保しながら、チャネルの長さを抑えることができ、オン抵抗を低く抑えることができる。耐圧性能については、上記のp型不純物傾斜層は、耐圧性能の向上に寄与することができる。このため、p型層単独でも耐圧性能を確保することができるが、耐圧性能について余裕代または安全代を得ることができる。また、p型不純物傾斜層は、n型表層内に入り込む形で形成されているので、オン抵抗の増大には直結しないか、またはオン抵抗にほとんど影響しない。また、オン抵抗を減少させるためにp型層を薄く設定した場合、n型表層から電子走行層(通常、iGaN層)を経由してn型ドリフト層へとリークが生じやすくなる。しかし、n型表層にp型不純物傾斜層が入り込むため、n型表層は、実質上、p型層から後退した位置を占めることになり、またはp型層が実質上増大することになり、電子走行層へと迂回しながらのリークを抑制することができる。
p型層の厚みについていえば、p型層の厚みがd未満では、耐圧性能を確保できないし、また上記のリーク電流が増大する。しかし、p型層の厚みが10dを超えると、開口部斜面に沿うチャネルの長さが10dを超えて大きくなり、オン抵抗の増大が無視できなくなる。本発明では、上記のように、p型層の厚みを薄くしながら、それに起因する副作用を、p型不純物傾斜層の配置によって解消することができる。所定の場合には、副作用はほとんどなく、p型層の薄肉化による性能向上と、p型不純物傾斜層による性能向上とをともに得ることができる。
なお、n型表層において、少なくとも表面に近い厚み部分では、p型不純物傾斜層の侵入がないことを前提とする。すなわち、p型不純物傾斜層は、n型表層の少なくとも表面に近い部分では、p型不純物濃度はバックグラウンドレベルに低下しているものとする。
According to said structure, since a p-type layer exists in the range of thickness d-10d, while ensuring sufficient pressure | voltage resistant performance, the length of a channel can be restrained and on-resistance can be restrained low. As for the breakdown voltage performance, the p-type impurity gradient layer can contribute to the improvement of the breakdown voltage performance. For this reason, the pressure resistance can be secured even with the p-type layer alone, but a margin or safety margin can be obtained for the pressure resistance. Further, since the p-type impurity gradient layer is formed so as to enter the n-type surface layer, it does not directly increase the on-resistance or hardly affects the on-resistance. Further, when the p-type layer is set thin in order to reduce the on-resistance, leakage tends to occur from the n-type surface layer to the n-type drift layer via the electron transit layer (usually the iGaN layer). However, since the p-type impurity gradient layer enters the n-type surface layer, the n-type surface layer substantially occupies a position retracted from the p-type layer, or the p-type layer substantially increases, and the electron Leakage while detouring to the traveling layer can be suppressed.
With regard to the thickness of the p-type layer, if the thickness of the p-type layer is less than d, the withstand voltage performance cannot be ensured, and the leakage current increases. However, if the thickness of the p-type layer exceeds 10d, the length of the channel along the slope of the opening exceeds 10d, and an increase in on-resistance cannot be ignored. In the present invention, as described above, while reducing the thickness of the p-type layer, the side effects caused by it can be eliminated by the arrangement of the p-type impurity gradient layer. In a predetermined case, there is almost no side effect, and both performance improvement by thinning the p-type layer and performance improvement by the p-type impurity gradient layer can be obtained.
In the n-type surface layer, it is assumed that there is no penetration of the p-type impurity gradient layer at least in the thickness portion close to the surface. That is, it is assumed that the p-type impurity gradient layer has a p-type impurity concentration lowered to the background level at least near the surface of the n-type surface layer.
上記のGaN系積層体は、GaNの所定結晶面上にエピタキシャル成長されたものであるが、その下地のGaNは、GaN基板でも、または支持基体上のGaN膜でもよい。さらに、GaN系積層体の成長時にGaN基板等の上に形成して、その後の工程で、GaN基板等の所定厚み部分を除いて、製品の状態では薄いGaN層下地のみが残っているものであってもよい。その薄い下地のGaN層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いGaN層の表面または裏面に設けることができる。
GaN基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面(下)またはおもて面(上)に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
The above GaN-based laminate is epitaxially grown on a predetermined crystal plane of GaN. The underlying GaN may be a GaN substrate or a GaN film on a support substrate. Furthermore, it is formed on a GaN substrate or the like during the growth of the GaN-based laminate, and in the subsequent process, except for a predetermined thickness portion such as the GaN substrate, only a thin GaN layer base remains in the product state. There may be. The thin underlying GaN layer may be conductive or non-conductive, and the drain electrode can be provided on the front or back surface of the thin GaN layer, depending on the manufacturing process and the structure of the product.
When the GaN substrate or the supporting base remains in the product, the supporting base or the substrate may be conductive or non-conductive. In the case of conductivity, the drain electrode can be directly provided on the back surface (lower) or front surface (upper) of the supporting base or substrate. In the case of non-conductivity, a drain electrode can be provided on the non-conductive substrate and on the conductive layer located on the lower layer side in the semiconductor layer.
p型不純物傾斜層を、(p型層/n型表層)界面からn型表層内へと厚み0.5d〜3.5dの範囲に形成することができる。これによって、耐圧性能の向上および上記のリーク電流の抑制に寄与することができる。しかも、オン抵抗にはほとんど影響しないようにできる。p型不純物傾斜層の厚みが0.5d未満では、耐圧性能およびリーク電流の改善は限定的であり、多くは期待できない。また3.5dを超えるとオン抵抗への影響が生じてくる。 The p-type impurity gradient layer can be formed in a thickness range of 0.5d to 3.5d from the (p-type layer / n-type surface layer) interface into the n-type surface layer. As a result, it is possible to contribute to improvement of withstand voltage performance and suppression of the leakage current. In addition, the on-resistance can be hardly affected. When the thickness of the p-type impurity gradient layer is less than 0.5d, the improvement of the breakdown voltage performance and the leakage current is limited, and many cannot be expected. On the other hand, if it exceeds 3.5d, the on-resistance is affected.
p型不純物傾斜層におけるp型不純物濃度勾配を、30nm/decade〜300nm/decadeの範囲とする。p型不純物の濃度勾配が30nm/decade未満では、急峻な界面に近くなり、ごく薄い範囲に局所的な影響を及ぼすだけで、上記の耐圧性能の向上やリーク電流の抑制の作用は得にくい。また、勾配が300nm/decadeを超えると、p型層の厚みが増大するのと大差なくなり、オン抵抗の増大をもたらすリスクが増大する。
なお、単位:nm/decadeは、不純物濃度が1桁低減するのに必要な膜厚、である。
The p-type impurity concentration gradient in the p-type impurity gradient layer shall be the range of 30nm / decade~300nm / decade. When the concentration gradient of the p-type impurity is less than 30 nm / decade, it becomes close to a steep interface, and it is difficult to obtain the above-described improvement of the withstand voltage performance and the suppression of leakage current only by locally affecting a very thin range. Further, when the gradient exceeds 300 nm / decade, there is no great difference from the increase in the thickness of the p-type layer, and the risk of increasing the on-resistance increases.
The unit: nm / decade is a film thickness necessary for reducing the impurity concentration by one digit.
電子走行層の厚みdを、20nm〜400nmの範囲とすることができる。これによって、p型層およびp型不純物傾斜層の配置によるリーク電流の抑制などの作用を得やすくなる。厚みが20nm未満であれば電子走行層へのp型層からのMg拡散の影響によりオン抵抗が増大し、厚みが400nmを超えればn型表層から電子走行層を経由してn型ドリフト層へとリークが生じやすくなる。 The thickness d of the electron transit layer can be in the range of 20 nm to 400 nm. As a result, it becomes easy to obtain an effect such as suppression of leakage current due to the arrangement of the p-type layer and the p-type impurity gradient layer. If the thickness is less than 20 nm, the on-resistance increases due to the influence of Mg diffusion from the p-type layer to the electron transit layer, and if the thickness exceeds 400 nm, the n-type surface layer passes through the electron transit layer to the n-type drift layer. Leakage is likely to occur.
n型表層のn型不純物濃度を、p型層のp型不純物濃度を基準に、−25%〜+25%の範囲内にあるようにできる。これによって、n型表層におけるn型不純物濃度とp型層のp型不純物濃度とは、ほぼ同等となり、p型不純物傾斜層は、上記界面からn型表層側では、不純物同士が相殺してほとんどキャリアがない層部分ができる。この結果、耐圧性能の向上、およびリーク電流の抑制、を両方ともに高めることができる。 The n-type impurity concentration of the n-type surface layer can be in the range of −25% to + 25% with reference to the p-type impurity concentration of the p-type layer. As a result, the n-type impurity concentration in the n-type surface layer and the p-type impurity concentration in the p-type layer are substantially the same, and the p-type impurity gradient layer has almost no impurities offset on the n-type surface layer side from the interface. A layer portion without carrier is formed. As a result, it is possible to improve both the breakdown voltage performance and the suppression of leakage current.
本発明の半導体装置の製造方法は、GaN系積層体を用いる。この製造方法では、n型ドリフト層と、該n型ドリフト層上に位置するp型層と、該p型層上にn型表層とを形成する工程と、n型表層からp型層を経てn型ドリフト層に届く開口部を設ける工程と、開口部に電子走行層および電子供給層を形成する工程とを備える。また、p型層の形成工程において、電子走行層の厚みをdとして、該p型層の厚みをd〜10dの範囲内のいずれかとし、p型層およびn型表層の形成工程において、(p型層/n型表層)界面から該n型表層内へと、該p型層におけるp型不純物濃度から濃度が減少するp型不純物傾斜層を形成し、p型不純物傾斜層のp型不純物は、該p型不純物濃度をcm 3 当たりの不純物元素個数の対数値とし厚み方向の距離(μm)に対して表示して直線状に勾配を30nm/decade〜300nm/decadeの範囲となるようにすることを特徴とする。 The semiconductor device manufacturing method of the present invention uses a GaN-based laminate. In this manufacturing method, an n-type drift layer, a p-type layer positioned on the n-type drift layer, an n-type surface layer on the p-type layer, and an n-type surface layer through a p-type layer a step of providing an opening reaching the n-type drift layer; and a step of forming an electron transit layer and an electron supply layer in the opening. Further, in the step of forming the p-type layer, in the step of forming the p-type layer and the n-type surface layer, the thickness of the electron transit layer is d and the thickness of the p-type layer is any of d to 10d. from p-type layer / n-type surface layer) interface to the n-type surface layer in, to form a p-type impurity gradient layer in which the concentration decreases from the p-type impurity concentration in the p-type layer, p-type impurity of the p-type impurity gradient layer Shows the p-type impurity concentration as a logarithmic value of the number of impurity elements per cm 3 and displays it with respect to the distance (μm) in the thickness direction so that the gradient is linearly in the range of 30 nm / decade to 300 nm / decade. characterized in that it.
上記の方法によれば、p型層を薄くしてオン抵抗を低下させながら、n型表層を形成するときp型層内のp型不純物をそのn型表層に誘導することで、p型不純物傾斜層をn型表層内に簡単に形成することができる。この結果、オン抵抗が低く、耐圧性能および低リーク電流の特性に優れた半導体装置を容易に得ることができる。 According to the above method, when the n-type surface layer is formed while thinning the p-type layer to reduce the on-resistance, the p-type impurity in the p-type layer is guided to the n-type surface layer, thereby forming the p-type impurity. The inclined layer can be easily formed in the n-type surface layer. As a result, it is possible to easily obtain a semiconductor device having low on-resistance, excellent withstand voltage performance and low leakage current characteristics.
p型層およびn型表層の形成工程では、n型表層のn型不純物濃度を、p型層のp型不純物濃度を基準に、−25%〜+25%の範囲内にするようにドーピングして、p型不純物傾斜層を、(p型層/n型表層)界面からn型表層内へと厚み0.5d〜3.5dの範囲に形成することができる。これによって、耐圧性能および低リーク電流性に優れた半導体装置を得ることができる。 In the formation process of the p-type layer and the n-type surface layer, doping is performed so that the n-type impurity concentration of the n-type surface layer is within a range of −25% to + 25% based on the p-type impurity concentration of the p-type layer. The p-type impurity gradient layer can be formed in the thickness range of 0.5d to 3.5d from the (p-type layer / n-type surface layer) interface into the n-type surface layer. As a result, it is possible to obtain a semiconductor device excellent in breakdown voltage performance and low leakage current.
n型表層の形成工程では、p型不純物傾斜層を形成するようにドーピングするか、または、p型層内のp型不純物が該n型表層に拡散するように、成長温度を1030℃〜1100℃の範囲にして該n型表層を成長することができる。これによって、既存の設備および成長方法を用いて、p型不純物傾斜層付きGaN系半導体層を含む半導体装置を容易に製造することができる。 In the n-type surface layer forming step, doping is performed to form a p-type impurity gradient layer, or the growth temperature is set to 1030 ° C. to 1100 so that the p-type impurity in the p-type layer diffuses into the n-type surface layer. The n-type surface layer can be grown in the range of ° C. Thus, a semiconductor device including a GaN-based semiconductor layer with a p-type impurity gradient layer can be easily manufactured using existing equipment and a growth method.
本発明によれば、優れた縦方向耐圧を得た上で、安定して低いオン抵抗を確保できる半導体装置を得ることができる。 According to the present invention, it is possible to obtain a semiconductor device capable of stably securing a low on-resistance while obtaining an excellent longitudinal breakdown voltage.
図1は、本発明の実施の形態における半導体装置10を示す断面図である。この半導体装置10では、(GaN系基板1/バッファ層2/n−型ドリフト層4/p型バリア層6/n+型コンタクト層8)によって構成されるGaN系半導体層の表面からn型ドリフト層4に届く開口部28が設けられている。なお、コンタクト層8は、電極を配置することを重視する場合の表層8の別名であり、積層体の表層ということを重視してキャップ層とも呼ぶ。p型バリア層6は、電子に対するバリア層であることを重視する場合のp型層6の別名である。
開口部28に露出する上記GaN系半導体層を覆うように、電子走行層22および電子供給層26を含む再成長層27が形成されている。再成長層27上には絶縁膜9を介在させてゲート電極Gが形成される。GaN系半導体層上に、電子走行層22および電子供給層26に接してソース電極Sが形成され、このソース電極Sと対面するように、当該ソース電極Sと、n−型ドリフト層4等を挟んで、ドレイン電極Dが設けられている。電子走行層22と電子供給層26との界面に、二次元電子ガス(2DEG:2 Dimensional Electron Gas)が形成され、この2DEGが、ソース電極とドレイン電極との間の縦方向電流のチャネルを構成する。
本実施の形態の半導体装置10のポイントは、(1)p型バリア層4の厚みが、電子走行層22の厚みをdとしてd〜10dの範囲にあり、かつ、(2)(p型バリア層6/n型コンタクト層8)界面から該n型コンタクト層8内へと、該p型バリア層6におけるp型不純物濃度から濃度が減少するp型不純物傾斜層7が形成されている点にある。
FIG. 1 is a cross-sectional view showing a
A
The point of the
図2は、図1に示す半導体装置10における、開口部28側面における、再成長層27および(n−ドリフト層/p型バリア層6/n+型コンタクト層8)のの拡大図である。図2(a)は断面図であり、図2(b)は、厚さ方向のp型不純物濃度分布を示す図である。図2(a)において、電子走行層22の厚みはdである。上述のように、電子走行層22の厚みdを基準にして、p型バリア層6の厚みはd〜10dの範囲内にあるようにするのがよい。また、p型不純物傾斜層7の厚みは、0.5d〜3.5dの範囲内にあるようにするのがよい。
図2(b)を参照して、p型不純物傾斜層7の厚みは、p型バリア層6をp型化している主要なp型不純物の種類、たとえばMgに着目して、(p型バリア層6/n+コンタクト層8)境界から、n+型コンタクト層8におけるMgのバックグランド濃度に至る間の厚みと定義される。たとえば、(p型バリア層6/n+コンタクト層8)境界における上記Mg濃度は、p型バリア層6におけるMg濃度に一致して、5E+18(atoms・cm−3)程度である。また、n+型コンタクト層8におけるMgのバックグランド濃度は、たとえば1E+16(/cm−3)程度である。p型不純物傾斜層7のMg濃度がn+型コンタクト層8におけるMgのバックグランド濃度と交差する面(点)と、(p型バリア層6/n+コンタクト層8)境界面との間の厚みが、当該p型不純物傾斜層7の厚みである。
FIG. 2 is an enlarged view of the
Referring to FIG. 2B, the thickness of the p-type
上記の薄いp型バリア層6およびp型不純物傾斜層7を配置することによって、次の作用を得ることができる。
(E1)p型バリア層6が厚みd〜10dの範囲にあるので、十分な耐圧性能を確保しながら、チャネルの長さを10d以下に抑えることができ、オン抵抗を低く抑えることができる。
(E2)上記のp型不純物傾斜層7は、p型バリア層6を単独配置するよりも、耐圧性能を向上させることができる。このため、p型層単独でも耐圧性能を確保することができるが、耐圧性能について余裕代または安全代を得ることができる。また、p型不純物傾斜層は、n型表層内に入り込む形で形成されているので、オン抵抗の増大には直結しないか、またはオン抵抗にほとんど影響しない。
(E3)とくにオン抵抗を減少させるためにp型バリア層6を薄く設定した場合、n+型コンタクト層8から電子走行層(通常、iGaN層)22を経由してn型ドリフト層4へとリークが生じやすくなる。しかし、n+型コンタクト層8にp型不純物傾斜層7が入り込むため、n+型コンタクト層8は、実質上、p型バリア層6から後退した位置(表面側へと後退して薄くされた形状)を占めることになり、またはp型バリア層6が実質上増大することになり、電子走行層22へと迂回しながらのリークを抑制することができる。p型不純物傾斜層7がそのようなリーク電流経路に対して抵抗的に作用する。
要は、上記のp型不純物傾斜層7は、p型層を薄くすることで(E1)オン抵抗の減少を得ながら、(E2)耐圧性能の向上および(E3)リーク電流の抑制、する作用を向上させる。
なお、n型コンタクト層8において、少なくとも表面に近い厚み部分では、p型不純物傾斜層7の侵入がないことを前提とする。すなわち、p型不純物傾斜層7は、n+型コンタクト層8の少なくとも表面に近い部分では、p型不純物濃度はバックグラウンドレベルに低下しているものとする。
By disposing the thin p-
(E1) Since the p-
(E2) The p-type
(E3) Especially when the p-
In short, the p-type
In the n-
図3は、この半導体装置が形成されているチップの平面図であり、図1の断面図が全体のなかでどの部分に位置するかを示している。図3に示すように、開口部28およびゲート電極Gを六角形とし、ゲート配線12を避けながら、その周囲をほぼソース電極Sで覆って、細密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる、すなわちオン抵抗を下げることができる。電流は、ソース電極S→再成長層27内のチャネル→n型ドリフト層4→ドレイン電極D、の経路で流れる。ソース電極Sおよびその配線と、ゲート電極G、ゲート配線12およびゲートパッド13から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、プラグ導電部を含むソース電極Sは、層間絶縁膜上のソース導電層(図示せず)と導電接続される。このような構造によって、ソース電極Sを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。
FIG. 3 is a plan view of a chip on which the semiconductor device is formed, and shows where the cross-sectional view of FIG. 1 is located in the whole. As shown in FIG. 3, the
The above hexagonal honeycomb structure can be formed in a bowl shape, and even by arranging the bowl-shaped openings densely, the opening perimeter per area can be increased, and as a result, the current density can be improved. it can.
次に、本実施の形態における半導体装置10の製造方法を説明する。まず、図4(a)に示すように、上記の意味のGaN基板1の上に、n型GaNドリフト層4/p型GaN層6/n型GaNコンタクト層8、のGaN系積層体をエピタキシャル成長する。GaN基板1とn型GaNドリフト層4との間にGaN系バッファ層を挿入してもよい。
上記の層の形成は、例えば、MOCVD(有機金属化学気相成長)法を用いる。またはMOCVD法でなくMBE(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良好なGaN系半導体層を形成できる。GaN基板1の形成において、導電性基板上に窒化ガリウム膜をMOCVD法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化した水素を用いる。高純度アンモニアの純度は99.999%以上、純化水素の純度は99.999995%以上である。n型ドーパントのSi原料には水素ベースのシランを用い、p型ドーパントのMg原料にはシクロペンタジエニルマグネシウムを用いる。基板には直径2インチの導電性窒化ガリウム基板を用いる。まず、1030℃、100Torrで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、1050℃に昇温して、200Torr、V/III比=1500で窒化ガリウム層を成長させる。
Next, a method for manufacturing the
For example, MOCVD (metal organic chemical vapor deposition) is used to form the above layer. Alternatively, the MBE (molecular beam epitaxial) method may be used instead of the MOCVD method. Thereby, a GaN-based semiconductor layer with good crystallinity can be formed. In the formation of the
上記のGaN基板1上に、n型GaN層4/p型GaN層6/n型GaN層8、の順に成長する。(p型GaN層6/n型GaN層8)界面からn+型GaN層8内へとp型不純物傾斜層7を形成する方法は次のとおりである。
(S1)p型GaN層6の成長からn+GaN層8への成長へと切り替える際に、n+GaN層8の成長における初期の温度を上昇させ、p型GaN層6からn+型GaN層8へのp型不純物たとえばMgの拡散を促進させる。
(S2)n+型GaN層8の成長途中、p型ドーパント、たとえばMgの原料であるシクロペンタジエニルマグネシウムの導入量を、n+型GaN層8の成長の初期の短期間は、p型バリア層6と同等にして、そのあと傾斜的に減少させる。
p型不純物傾斜層7のp型不純物の濃度勾配は、30nm/decade〜300nm/decade、とするのがよい。p型不純物の濃度勾配が300nm/decadeを超えると、p型層の厚みが増大するのと大差なくなり、オン抵抗の増大をもたらすリスクが増大する。また濃度勾配が、30nm/decade未満であれば、ごく薄い範囲に局所的な影響を及ぼすだけで、上記の耐圧性能の向上やリーク電流の抑制の作用は得にくい。
On the
(S1) When switching from the growth of the p-
(S2) During the growth of the n + -
The concentration gradient of the p-type impurity in the p-type
次に、図4(b)に示すように、開口部28をエッチングによって形成する。この開口部28のエッチングは、図5(a)および(b)に示すように、エピタキシャル層4,6,8の表面にレジストパターンM1を形成した後、RIE(Reactive Ion Etching)によって、レジストパターンM1をエッチングして後退させながら開口部28を設ける。ついで、レジストパターンM1を除去し、ウエハを洗浄した後、当該ウエハをMOCVD装置に導入して、図4(c)に示すように、アンドープGaNからなる電子走行層22、およびアンドープAlGaNからなる電子供給層26を含む再成長層27を成長する。このアンドープGaN層22およびAlGaN層26の成長においては、(NH3+H2)雰囲気において熱クリーニングを行い、引き続き(NH3+H2)を導入しつつ有機金属原料を供給する。GaN層22およびAlGaN層26の成長における温度−時間パターンを、図6に示す。
次いで、上記ウエハをMOCVD装置から取り出し、図7(a)に示すように、絶縁膜9を成長させる。その後、再びフォトリソグラフィとイオンビーム蒸着法を用いて、図7(b)に示すように、ソース電極Sをエピタキシャル層表面に、ドレイン電極DをGaN系基板1の裏面に形成する。さらにゲート電極Gを開口部28の側面に形成する。
Next, as shown in FIG. 4B, the
Next, the wafer is taken out from the MOCVD apparatus, and an insulating
上記の実施の形態に説明した製造方法に基づいて、図7(b)に示す半導体装置10を製造して、p型バリア層6からn+型コンタクト層8内へと形成されたp型不純物傾斜層7の存在(厚みおよび濃度傾斜)を検証した。半導体装置10における、p型不純物傾斜層7以外の各部は次のとおりである。p型GaNバリア層6のp型不純物には、Mgを用いた。p型不純物傾斜層7の形成には、上述の(S1)の方法に基づき、n+型キャップ層8の形成の初期の温度を1050℃に上げて、Mgの当該n+型キャップ層8への拡散を促進した。
n型GaNドリフト層4:厚み5μm、Si濃度1E16cm−3
p型GaNバリア層6:厚み0.5μm、Mg濃度1E18cm−3
n+型GaNコンタクト層8:厚み0.2μm、Si濃度1E18cm−3
電子走行層(アンドープGaN)22:厚み0.1μm
電子供給層(アンドープAlGaN層)26:厚み0.02μm、Al組成25%
図6を参照して、アンドープGaN層22の成長では、950℃において240秒ほどの成長時間をとって厚み0.1μmとした。また、アンドープAlGaN層26の成長では、1080℃にて100秒間ほど成長時間をとって厚み0.02μとした。アンドープAlGaN層26を成長させた後、有機金属原料の供給を停止して、窒素雰囲気で降温した。
その後、試験体である半導体装置10について、n+キャップ層8の表面から深さ方向にエッチングしながら、SIMS (Secondary Ion-microprobe Mass Spectrometry)によって、Mgの深さ方向濃度分布を測定した。
A
n-type GaN drift layer 4: thickness 5 μm, Si concentration 1E16 cm −3
p-type GaN barrier layer 6: thickness 0.5 μm, Mg concentration 1E18 cm −3
n + -type GaN contact layer 8: thickness 0.2 μm, Si concentration 1E18 cm −3
Electron traveling layer (undoped GaN) 22: thickness 0.1 μm
Electron supply layer (undoped AlGaN layer) 26: thickness 0.02 μm, Al composition 25%
Referring to FIG. 6, in the growth of
Thereafter, for the
図8は、SIMSによって測定したMgの深さ方向濃度分布を示す図である。Mg傾斜層7は、厚み0.22μmに形成されている。電子走行層22の厚み0.1μm(=d)なので、p型不純物傾斜層7は2.2dの厚みである。またp型バリア層6は、厚み0.5μmであり、5dの厚みである。この薄肉化されたp型層6およびMg傾斜層7によって、上述のように、(E1)オン抵抗の減少を得ながら、(E2)耐圧性能の向上および(E3)リーク電流の抑制、する作用を向上させることができる。
FIG. 8 is a diagram showing the concentration distribution of Mg in the depth direction measured by SIMS. The Mg inclined
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。 The structures of the embodiments of the present invention disclosed above are merely examples, and the scope of the present invention is not limited to the scope of these descriptions. The scope of the present invention is indicated by the description of the scope of claims, and further includes meanings equivalent to the description of the scope of claims and all modifications within the scope.
本発明によれば、優れた縦方向耐圧を得た上で、安定して低いオン抵抗を確保できる半導体装置を得ることができる。このため大電流をほとんど損失なしに制御することが可能になる。 According to the present invention, it is possible to obtain a semiconductor device capable of stably securing a low on-resistance while obtaining an excellent longitudinal breakdown voltage. For this reason, a large current can be controlled with almost no loss.
1
GaN基板、2 バッファ層、4 n型GaNドリフト層、5 開口部、6 p型GaN層、7 p型不純物傾斜層、8 n型GaN表層、9 絶縁膜、10 縦型GaNFET、12 ゲート配線、13 ゲートパッド、22
GaN電子走行層、26 AlGaN電子供給層、27 再成長層、28 開口部、M1 レジストパターン、D ドレイン電極、G ゲート電極、S ソース電極。
1
GaN substrate, 2 buffer layer, 4 n-type GaN drift layer, 5 opening, 6 p-type GaN layer, 7 p-type impurity gradient layer, 8 n-type GaN surface layer, 9 insulating film, 10 vertical GaNFET, 12 gate wiring, 13 Gate pad, 22
GaN electron transit layer, 26 AlGaN electron supply layer, 27 regrowth layer, 28 opening, M1 resist pattern, D drain electrode, G gate electrode, S source electrode.
Claims (7)
前記GaN系積層体に、前記n型表層から前記p型層を経て前記n型ドリフト層に届く開口部が設けられ、
前記開口部に露出する前記GaN系積層体を覆うように位置する、チャネルを含む再成長層とを備え、
前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層の前記電子供給層との界面に形成される二次元電子ガスであり、
前記p型層の厚みが、前記電子走行層の厚みをdとして、d〜10dの範囲にあり、かつ、前記(p型層/n型表層)界面から該n型表層内へと、該p型層におけるp型不純物濃度から濃度が減少するp型不純物傾斜層が設けられ、
前記p型不純物傾斜層のp型不純物は、該p型不純物濃度をcm 3 当たりの不純物元素個数の対数値とし厚み方向の距離(μm)に対して表示して直線状であり、その勾配が30nm/decade〜300nm/decadeの範囲にあることを特徴とする、半導体装置。 A semiconductor device formed in a GaN-based stack including an n-type drift layer, a p-type layer located on the n-type drift layer, and an n-type surface layer located on the p-type layer,
The GaN-based laminate is provided with an opening that reaches the n-type drift layer from the n-type surface layer through the p-type layer,
A regrowth layer including a channel located so as to cover the GaN-based laminate exposed in the opening,
The regrowth layer includes an electron transit layer and an electron supply layer, and the channel is a two-dimensional electron gas formed at an interface of the electron transit layer with the electron supply layer,
The thickness of the p-type layer is in the range of d to 10d, where d is the thickness of the electron transit layer, and the p-type layer enters the n-type surface layer from the (p-type layer / n-type surface layer) interface. A p-type impurity gradient layer having a concentration reduced from the p-type impurity concentration in the type layer is provided ;
The p-type impurity of the p-type impurity gradient layer is linear when the p-type impurity concentration is expressed as a logarithmic value of the number of impurity elements per cm 3 with respect to the distance (μm) in the thickness direction, and the gradient is wherein the range near Rukoto of 30nm / decade~300nm / decade, semiconductor device.
n型ドリフト層と、該n型ドリフト層上に位置するp型層と、該p型層上にn型表層とを形成する工程と、
前記n型表層から前記p型層を経て前記n型ドリフト層に届く開口部を設ける工程と、
前記開口部に電子走行層および電子供給層を形成する工程とを備え、
前記p型層の形成工程において、前記電子走行層の厚みをdとして、該p型層の厚みをd〜10dの範囲内のいずれかとし、
前記n型表層の形成工程において、前記(p型層/n型表層)界面から該n型表層内へと、該p型層におけるp型不純物濃度から濃度が減少するp型不純物傾斜層を形成し、
前記p型不純物傾斜層のp型不純物は、該p型不純物濃度をcm 3 当たりの不純物元素個数の対数値とし厚み方向の距離(μm)に対して表示して直線状に勾配を30nm/decade〜300nm/decadeの範囲となるようにすることを特徴とする、半導体装置の製造方法。 A method for manufacturing a semiconductor device using a GaN-based laminate,
forming an n-type drift layer, a p-type layer located on the n-type drift layer, and an n-type surface layer on the p-type layer;
Providing an opening from the n-type surface layer to the n-type drift layer via the p-type layer;
Forming an electron transit layer and an electron supply layer in the opening,
In the step of forming the p-type layer, the thickness of the electron transit layer is d, and the thickness of the p-type layer is any of d to 10d.
In the step of forming the n-type surface layer, a p-type impurity gradient layer whose concentration decreases from the p-type impurity concentration in the p-type layer is formed from the (p-type layer / n-type surface layer) interface into the n-type surface layer. And
The p-type impurity in the p-type impurity gradient layer has a p-type impurity concentration as a logarithmic value of the number of impurity elements per cm 3 and is expressed with respect to a distance (μm) in the thickness direction, and has a linear gradient of 30 nm / decade. A method for manufacturing a semiconductor device, characterized in that it is in a range of ˜300 nm / decade .
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