JP5423940B2 - Storage element manufacturing method and storage device manufacturing method - Google Patents

Description

本発明は、イオン源層を含む記憶層の電気的特性、特に抵抗値の変化により２値以上の情報を記憶可能な記憶素子の製造方法、および記憶装置の製造方法に関する。   The present invention relates to a method for manufacturing a memory element capable of storing information of two or more values by changing electrical characteristics of a memory layer including an ion source layer, particularly a resistance value, and a method for manufacturing a memory device.

コンピュータ等の情報機器においては、ＲＡＭ(Random Access Memory;ランダム・アクセス・メモリ) として、動作が高速で、高密度のＤＲＡＭ(Dynamic Random Access Memory)が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ(Large Scale Integration) や信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。   In an information device such as a computer, a DRAM (Dynamic Random Access Memory) having a high-speed operation and a high density is widely used as a RAM (Random Access Memory). However, a DRAM has a higher manufacturing cost because a manufacturing process is more complicated than a general logic circuit LSI (Large Scale Integration) or signal processing used in an electronic device. The DRAM is a volatile memory in which information disappears when the power is turned off, and it is necessary to frequently perform a refresh operation, that is, an operation of reading, amplifying, and rewriting the written information (data).

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)（強誘電体メモリ）やＭＲＡＭ(Magnetoresistive Random Access Memory)(磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。   Therefore, for example, flash memories, FeRAM (Ferroelectric Random Access Memory) (ferroelectric memory), MRAM (Magnetoresistive Random Access Memory) (magnetic memory element), etc., are non-volatile memories whose information does not disappear even when the power is turned off. Proposed. In the case of these memories, it is possible to keep the written information for a long time without supplying power.

しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。フラッシュメモリは、集積度が高いが、動作速度の点で不利である。ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。   However, the various nonvolatile memories described above have advantages and disadvantages. Flash memory has a high degree of integration, but is disadvantageous in terms of operation speed. FeRAM is limited in microfabrication for high integration and has a problem in the manufacturing process. MRAM has a problem of power consumption.

そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体（イオン源層）を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１には、この特性を利用したメモリデバイスの構成が記載されている。特に、特許文献１においては、イオン導電体はカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。   Therefore, a new type of storage element has been proposed that is particularly advantageous for the limit of microfabrication of the memory element. This memory element has a structure in which an ion conductor (ion source layer) containing a certain metal is sandwiched between two electrodes. In this memory element, when a voltage is applied between two electrodes by including a metal contained in the ionic conductor in one of the two electrodes, the metal contained in the electrode is contained in the ionic conductor. By diffusing as ions, the electrical characteristics such as the resistance value or capacitance of the ionic conductor change. For example, Patent Document 1 and Non-Patent Document 1 describe the configuration of a memory device using this characteristic. In particular, Patent Document 1 proposes a structure in which the ionic conductor is made of a solid solution of chalcogenite and metal. Specifically, it is made of a material in which Ag, Cu, Zn is dissolved in AsS, GeS, GeSe, and one of the two electrodes contains Ag, Cu, Zn.

更に、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ₃ 結晶材料を、ＳｒＲｕＯ₃ 或いはＰｔにより形成された下部電極と、Ａｕ或いはＰｔにより形成された上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。但し、その原理等の詳細は不明である。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁） A.Beck et al.,Appl.Phys.Lett.,77，( ２０００年) ，ｐ．１３９ 特開２００４−３４２８４３号公報 特開２００６−１９６５３７号公報 Furthermore, various non-volatile memories using a crystalline oxide material have been proposed. For example, a Cr-doped SrZrO ₃ crystal material is formed of a lower electrode made of SrRuO ₃ or Pt and Au or Pt. In a device having a structure sandwiched between upper electrodes, a memory has been reported in which resistance is reversibly changed by application of voltages having different polarities (see Non-Patent Document 2). However, details of the principle and the like are unknown.
Special Table 2002-536840 Publication Nikkei Electronics January 20, 2003 issue (page 104) A. Beck et al., Appl. Phys. Lett., 77, (2000), p. 139 JP 2004-328443 A JP 2006-196537 A

ところで、このようなメモリデバイスでは、特性向上、安定性向上などのために熱処理が施される。その熱処理条件は、メモリデバイス単体として製造する場合には比較的自由に設定できるが、ロジックデバイスとの混載を考えた場合には全体としての熱処理条件に耐えうる耐熱性が必要になる。しかしながら、これまで通常行われてきた、特に耐熱性に配慮せずに製造したメモリ素子は、ロジックデバイスで必要とされる３８０℃程度の熱処理を施すと、特性が劣化してしまうという問題があった。   By the way, in such a memory device, heat treatment is performed in order to improve characteristics and stability. The heat treatment conditions can be set relatively freely when manufactured as a single memory device, but heat resistance that can withstand the heat treatment conditions as a whole is required when mixed with a logic device. However, a memory element manufactured without considering heat resistance, which has been usually performed until now, has a problem that its characteristics deteriorate when subjected to a heat treatment of about 380 ° C. required for a logic device. It was.

これに対して、記憶層としてイオン導電体（イオン源層）だけでなく高抵抗層として酸化物層を設ける方法（例えば特許文献２）、更には、イオン導電体に添加物を施すことにより膜質変化を抑制させる方法（例えば特許文献３）がある。これらの方法ではある程度までの耐熱性は確保できる。   On the other hand, a method of providing not only an ion conductor (ion source layer) as a memory layer but also an oxide layer as a high resistance layer (for example, Patent Document 2), and further adding an additive to the ion conductor to improve film quality There is a method for suppressing the change (for example, Patent Document 3). These methods can ensure a certain level of heat resistance.

しかしながら、これら従来の方法では、酸化物の形成法や形成条件によっては、高抵抗層（酸化物層）に過剰な酸素が取り込まれている場合がある。あるいは、平均としては化学量論組成でも偏在して局所的に過剰な酸素量となっていれば酸素を放出する場合もある。これらの過剰な酸素は、熱処理によって酸化物層から放出、拡散され、これによりイオン源層が酸化してしまうと、所望の特性が得られなくなる場合がある。これは酸化物層の場合に限らず、その他、窒化物層のように反応性ガスを用いた場合も同様な問題が起こり得る。   However, in these conventional methods, excessive oxygen may be taken into the high resistance layer (oxide layer) depending on the oxide forming method and forming conditions. Alternatively, as an average, even if the stoichiometric composition is unevenly distributed and oxygen is locally excessive, oxygen may be released. These excessive oxygens are released from the oxide layer and diffused by the heat treatment, and if the ion source layer is oxidized thereby, desired characteristics may not be obtained. This is not limited to the case of an oxide layer, but the same problem may occur when a reactive gas is used as in a nitride layer.

本発明はかかる問題点に鑑みてなされたもので、その目的は、素子形成後の高温の熱処理による特性劣化を抑制することができ、多用途のメモリデバイスとして適用可能な記憶素子の製造方法およびこの記憶素子を備えた記憶装置の製造方法を提供することにある。   The present invention has been made in view of such problems, and an object of the present invention is to provide a method for manufacturing a memory element that can suppress characteristic deterioration due to high-temperature heat treatment after element formation and can be applied as a versatile memory device. An object of the present invention is to provide a method for manufacturing a storage device including the storage element.

本発明の第１の態様は、第１電極上に高抵抗層、イオン源層および第２電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する記憶素子の製造方法であって、第１電極を形成した後、イオン源層を形成する工程の前に温度が４００℃以上、４５０℃以下の熱処理を施し、第１電極および高抵抗層の少なくとも一方中の過剰酸素を放出させるものである。より具体的には、熱処理を、高抵抗層を形成する工程とイオン源層を形成する工程との間、より好ましくは高抵抗層を形成する際に施す。または、第１電極（下部電極）を形成した後、高抵抗層を形成する前に行うようにしてもよい。これは本発明の第２の態様である記憶装置の製造方法においても同様である。 A first aspect of the present invention is a method for manufacturing a memory element that has a structure in which a high resistance layer, an ion source layer, and a second electrode are arranged in this order on a first electrode, and stores information by a change in resistance value. a is, after forming the first electrode, or the temperature is 400 ° C. before the step of forming an ion source layer, and facilities to heat treatment at 450 ° C. or less, an excess of at least one of the first electrode and the high-resistance layer It releases oxygen . More specifically, the heat treatment is performed between the step of forming the high resistance layer and the step of forming the ion source layer, more preferably when forming the high resistance layer. Or after forming a 1st electrode (lower electrode), you may make it carry out before forming a high resistance layer. The same applies to the manufacturing method of the storage device according to the second aspect of the present invention.

本発明の記憶素子または記憶装置の製造方法では、イオン源層を形成する前の工程において、熱処理、好ましくは、その後に施される熱処理温度と同等以上の温度の熱処理が施されるので、高抵抗層（酸化物層）や下部電極に過剰に含有された酸素が脱離される。   In the method for manufacturing the memory element or the memory device of the present invention, in the step before forming the ion source layer, a heat treatment, preferably a heat treatment at a temperature equal to or higher than the heat treatment temperature applied thereafter, is performed. Oxygen excessively contained in the resistance layer (oxide layer) and the lower electrode is released.

本発明の記憶素子または記憶装置の製造方法では、第１電極を形成した後、イオン源層を形成する工程の前に熱処理を施すようにしたので、高抵抗層（酸化物層）や下部電極に過剰に含有される酸素が高抵抗層や下部電極から脱離され、これにより耐熱性が向上し、その後の熱処理による特性の劣化が抑制される。よって、高温熱処理が必要なロジックデバイスを混載したメモリデバイスに適用しても、良好な特性を得ることができる。   In the method for manufacturing a memory element or memory device of the present invention, after the first electrode is formed, heat treatment is performed before the step of forming the ion source layer, so that the high resistance layer (oxide layer) and the lower electrode are formed. Oxygen contained excessively in the metal is desorbed from the high resistance layer and the lower electrode, whereby heat resistance is improved and deterioration of characteristics due to subsequent heat treatment is suppressed. Therefore, even when applied to a memory device in which a logic device requiring high-temperature heat treatment is embedded, good characteristics can be obtained.

以下、本発明の実施の形態について説明する。   Embodiments of the present invention will be described below.

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る記憶素子１０の断面構成を表すものである。この記憶素子１０は、例えばシリコン基板からなる基板１上に、下部電極２、記憶層３および上部電極４をこの順に積層した構造を有する。下部電極２は、基板１上に形成された絶縁層５の開口内に埋設されている。記憶層３は、本実施の形態では、下部電極２上に形成された高抵抗層３Ａと、この高抵抗層３Ａ上に形成されたイオン源層３Ｂとにより構成されている。 [First Embodiment]
FIG. 1 shows a cross-sectional configuration of the memory element 10 according to the first embodiment of the present invention. The memory element 10 has a structure in which a lower electrode 2, a memory layer 3, and an upper electrode 4 are laminated in this order on a substrate 1 made of, for example, a silicon substrate. The lower electrode 2 is embedded in the opening of the insulating layer 5 formed on the substrate 1. In the present embodiment, the memory layer 3 is composed of a high resistance layer 3A formed on the lower electrode 2 and an ion source layer 3B formed on the high resistance layer 3A.

下部電極２および上部電極４は、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等により形成されている。絶縁層５は、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ₂ やＳｉ₃ Ｎ₄ 、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ ，ＨｆＯ₂ ，ＺｒＯ₂ 等の無機材料、フッ素系有機材料、芳香族系有機材料等により形成されている。 The lower electrode 2 and the upper electrode 4 are formed of a wiring material used in a semiconductor process, for example, TiW, Ti, W, Cu, Al, Mo, Ta, WN, TaN, silicide, or the like. The insulating layer 5 is made of, for example, a hard-cured photoresist, SiO ₂ or Si ₃ N ₄ commonly used in semiconductor devices, and other materials such as SiON, SiOF, Al ₂ O ₃ , Ta ₂ O ₅ , HfO. ₂ , formed of an inorganic material such as ZrO ₂ , a fluorine organic material, an aromatic organic material, or the like.

記憶層３内の高抵抗層３Ａは、イオン源層３Ｂに対して比較的高い抵抗値を有する酸化物により形成されており、上部電極４および下部電極２への電圧あるいは電流パルスが印加されると、その抵抗値が変化する層（抵抗変化層）である。この高抵抗層３Ａの抵抗値の値により、２値あるいは多値の情報を保持することができるようになっている。   The high resistance layer 3A in the memory layer 3 is formed of an oxide having a relatively high resistance value with respect to the ion source layer 3B, and a voltage or a current pulse is applied to the upper electrode 4 and the lower electrode 2. And a layer whose resistance value changes (resistance change layer). Depending on the resistance value of the high resistance layer 3A, binary or multi-value information can be held.

本実施の形態では、特に、この高抵抗層３Ａに対して、イオン源層３Ｂを形成する前に、その後に施される熱処理温度（例えば４００℃）と同等以上の温度の熱処理を施して形成し、これにより高抵抗層３Ａに含まれる過剰な酸素を放出させるものである。なお、この温度は、素子に不具合が生じる虞のある温度、例えば４５０℃以下であることが望ましい。   In the present embodiment, in particular, the high resistance layer 3A is subjected to a heat treatment at a temperature equal to or higher than a heat treatment temperature (for example, 400 ° C.) applied thereafter before the ion source layer 3B is formed. As a result, excess oxygen contained in the high resistance layer 3A is released. Note that this temperature is desirably a temperature at which a malfunction may occur in the element, for example, 450 ° C. or less.

高抵抗層３Ａは、一種または２種以上の金属元素の酸化物層である。金属元素としては、Ｔａ，Ｈｆ，Ｓｉ，Ｎｉ，Ｃｏの各元素や、希土類元素（例えばＧｄやＣｅ）等を使用することができる。例えば、希土類元素を用いて高抵抗層３Ａの酸化物を構成した場合には、より強固な酸化物層が形成される、つまりは後工程での熱処理による酸素の放出が少なくなり、より望ましい。   The high resistance layer 3A is an oxide layer of one or more metal elements. As the metal element, Ta, Hf, Si, Ni, Co elements, rare earth elements (for example, Gd and Ce), and the like can be used. For example, when the oxide of the high resistance layer 3A is formed using a rare earth element, a stronger oxide layer is formed, that is, release of oxygen due to heat treatment in a subsequent process is reduced, which is more desirable.

高抵抗層３Ａには、更に、抵抗値や動作閾値の調整のためにＣｕ，Ａｕ，Ａｇ，Ｉｒ，Ｒｕ，Ｐｔなどを添加してもよいが、このように貴金属元素が含まれた材料からなる酸化物記憶層の場合は、熱処理により還元されやすく、そのため酸素を放出しやすいため、本実施の形態のように、予め熱処理を実施することによる効果は大きい。すなわち、ロジックデバイスなどと混載する場合に必要な４００℃近辺の熱処理を施しても、記憶素子１０の特性変化が抑制され、多くの用途に適用することが可能となる。   Further, Cu, Au, Ag, Ir, Ru, Pt or the like may be added to the high resistance layer 3A in order to adjust the resistance value and the operation threshold, but from such a material containing a noble metal element. In the case of the oxide memory layer to be formed, it is easy to be reduced by the heat treatment, so that oxygen is easily released. Therefore, the effect of performing the heat treatment in advance as in this embodiment is great. That is, even if heat treatment at around 400 ° C. necessary for mixed mounting with a logic device or the like is performed, changes in the characteristics of the memory element 10 are suppressed, and it can be applied to many applications.

イオン源層３Ｂは、陽イオンとなる元素として、Ｃｕ，Ａｇ，Ｚｎなどの金属元素の少なくとも一種を含有すると共に、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素のうちの少なくとも一種を含有している。具体的には、例えばＣｕＴｅ，ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｇＧｅＴｅ，ＡｇＴｅ，ＺｎＴｅ，ＺｎＧｅＴｅ，ＣｕＳ，ＣｕＧｅＳ，ＣｕＳｅ，ＣｕＧｅＳｅであり、その他、ＺｒＴｅ、ＺｒＴｅＳｉ、ＺｒＴｅＧｅＳｉ、ＺｒＴｅＡｌＳｉ、ＺｒＴｅＡｌ等も用いることができる。このイオン源層３Ｂには、更に、Ｂ（ボロン）、或いはＧｄなどの希土類元素やＳｉを含有させてもよい。   The ion source layer 3B contains at least one of metal elements such as Cu, Ag, and Zn as an element that becomes a cation, and also contains at least one of Te, Se, and S chalcogenide elements. Specifically, for example, CuTe, GeSbTe, CuGeTe, AgGeTe, AgTe, ZnTe, ZnGeTe, CuS, CuGeS, CuSe, CuGeSe, and other materials such as ZrTe, ZrTeSi, ZrTeGeSi, ZrTeAlSi, and ZrTeAl can be used. The ion source layer 3B may further contain a rare earth element such as B (boron) or Gd, or Si.

なお、特に、抵抗値が変化する部分を比較的高い抵抗値を有する高抵抗層３Ａに限定し、この高抵抗の高抵抗層３Ａに比して充分抵抗が低い材料（例えば、高抵抗層３Ａのオン時の抵抗値よりも低い）という観点から、イオン源層３Ｂのカルコゲナイド元素としてはＴｅを用いることが望ましく、それらに、陽イオンとして容易に移動しやすい、Ｃｕ，Ａｇ，Ｚｎを含んだ、ＣｕＴｅ，ＡｇＴｅ，ＺｎＴｅを主成分とする材料によりイオン源層３Ｂを形成することが望ましい。   In particular, the portion where the resistance value changes is limited to the high resistance layer 3A having a relatively high resistance value, and a material having a sufficiently low resistance (for example, the high resistance layer 3A, for example). From the standpoint of the resistance value of the ion source layer 3B, it is desirable to use Te as the chalcogenide element of the ion source layer 3B, which includes Cu, Ag, and Zn that easily move as cations. It is desirable to form the ion source layer 3B from a material mainly composed of CuTe, AgTe, and ZnTe.

また、イオン源層３Ｂの陽イオンとなる元素としてＣｕを用いて、ＣｕＴｅを含む構成とすると、イオン源層３Ｂの抵抗を低くしてイオン源層３Ｂの抵抗変化を高抵抗層３Ａの抵抗変化と比較して充分に小さくすることができ、メモリ動作の安定性を向上させることができるため、より好ましい。   Further, when Cu is used as an element that becomes a cation of the ion source layer 3B and CuTe is included, the resistance of the ion source layer 3B is lowered to reduce the resistance change of the ion source layer 3B. This is more preferable because it can be made sufficiently smaller than the above and the stability of the memory operation can be improved.

なお、上記高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４は平面パターンが同じになるよう形成されており、下部電極２の平面パターンは、高抵抗層３Ａよりも狭く、かつ高抵抗層３Ａの一部と電気的に接続されている。   The high resistance layer 3A, the ion source layer 3B, and the upper electrode 4 are formed to have the same plane pattern, and the plane pattern of the lower electrode 2 is narrower than the high resistance layer 3A and the high resistance layer 3A. Is electrically connected to a part of

次に，図２を参照して、上記記憶素子１０の製造方法について説明する。   Next, a method for manufacturing the memory element 10 will be described with reference to FIG.

先ず、例えば抵抗率の低いシリコンからなる基板１上に、例えば、スパッタリングによりＡｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ からなる絶縁層５を一様に形成する。その後、絶縁層５上にフォトリソグラフィによりフォトレジストからなる下部電極形成用パターンを形成する。次いで、ＲＩＥ（Reactive Ion Etching）により、絶縁層５を選択的に除去し、開口を形成する。次に、スパッタリングにより下部電極材料として例えばＷを絶縁層５上に一様に堆積させる。その後、ＣＭＰ（Chemical Mechanical Polishing;化学的機械的研磨) 法、或いはエッチバック法等により表面を処理することにより、基板１の表面を平坦化して、下部電極材料を絶縁層５の開口内にのみ残留させる。これにより所定のパターンの下部電極２が形成される（ステップＳ１）。 First, for example, on a substrate 1 made of low resistivity silicon, for _{example, Al 2 O 3, Ta 2} O 5 is uniformly formed an insulating layer 5 made of sputtering. Thereafter, a lower electrode forming pattern made of a photoresist is formed on the insulating layer 5 by photolithography. Next, the insulating layer 5 is selectively removed by RIE (Reactive Ion Etching) to form an opening. Next, W, for example, is uniformly deposited on the insulating layer 5 as a lower electrode material by sputtering. Thereafter, the surface is processed by CMP (Chemical Mechanical Polishing) method or etch back method to flatten the surface of the substrate 1, and the lower electrode material is placed only in the opening of the insulating layer 5. Let it remain. As a result, the lower electrode 2 having a predetermined pattern is formed (step S1).

続いて、スパッタリングにより下部電極２上に例えばＧｄ，Ｃｕを堆積し、同一装置内で加熱、あるいは、別装置に移して、例えば４００℃の熱処理を施して酸化させることにより高抵抗層３Ａ（ＧｄＣｕ酸化膜）を形成する（ステップＳ２）。   Subsequently, Gd, Cu, for example, is deposited on the lower electrode 2 by sputtering, heated in the same apparatus, or transferred to another apparatus, and oxidized by performing a heat treatment at 400 ° C., for example, (GdCu An oxide film is formed (step S2).

高温の熱処理により高抵抗層３Ａを形成した後、この高抵抗層３Ａ上に例えばスパッタリングにより、例えばＣｕＴｅＡｌＺｒ膜からなるイオン源層３Ｂを形成し（ステップＳ３）、次いで、イオン源層３Ｂ上に例えばＷからなる上部電極４を連続的に形成する（ステップＳ４）。その後、フォトリソグラフィおよびエッチング処理により、これらの高抵抗層３Ａ，イオン源層３Ｂおよび上部電極４をパターニングして、図１の構造の記憶素子１０を作製することができる（ステップＳ５）。   After forming the high resistance layer 3A by high-temperature heat treatment, an ion source layer 3B made of, for example, a CuTeAlZr film is formed on the high resistance layer 3A by, for example, sputtering (step S3), and then, for example, on the ion source layer 3B The upper electrode 4 made of W is continuously formed (step S4). Thereafter, the high resistance layer 3A, the ion source layer 3B, and the upper electrode 4 are patterned by photolithography and etching treatment, and the memory element 10 having the structure of FIG. 1 can be manufactured (step S5).

上記のようにして形成された本実施の形態の記憶素子１０では、次のようにして情報の記録がなされる。すなわち、下部電極２および上部電極４を介して図示しない電源（パルス印加手段）から電圧パルス（或いは電流パルス）を印加すると、記憶層３の電気的特性、特に抵抗値が変化し、これにより情報の記録（書き込み，消去）がなされる。以下、具体的に説明する。   In the storage element 10 of the present embodiment formed as described above, information is recorded as follows. That is, when a voltage pulse (or current pulse) is applied from a power source (pulse applying means) (not shown) via the lower electrode 2 and the upper electrode 4, the electrical characteristics, particularly the resistance value, of the memory layer 3 changes, and information is thereby obtained. Is recorded (written, erased). This will be specifically described below.

すなわち、情報を書き込む場合には、上部電極４が正（＋）電位、下部電極２が負（−）電位となるよう電圧パルス（正電圧）を印加する。これにより、イオン源層３ＢからＣｕ，Ａｇ，Ｚｎが陽イオン化して、高抵抗層３Ａ内を拡散していき、下部電極２側で電子と結合して析出する、或いは、高抵抗層３Ａ内部に拡散した状態で留まる。すると、高抵抗層３Ａ内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、若しくは高抵抗層３Ａ内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、高抵抗層３Ａの抵抗値が低くなる。高抵抗層３Ａ以外のイオン源層３Ｂは、高抵抗層３Ａの記録前の抵抗値に比べて、元々抵抗値が低いので、高抵抗層３Ａの抵抗値が低くなることにより記憶素子１０全体の抵抗値が低くなる。その後、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより情報の書き込みがなされる。   That is, when writing information, a voltage pulse (positive voltage) is applied so that the upper electrode 4 is at a positive (+) potential and the lower electrode 2 is at a negative (−) potential. As a result, Cu, Ag, Zn is positively ionized from the ion source layer 3B and diffuses in the high resistance layer 3A, and is combined with electrons on the lower electrode 2 side and deposited, or inside the high resistance layer 3A. It stays in the diffused state. Then, a current path containing a large amount of Cu, Ag, Zn is formed inside the high resistance layer 3A, or many defects due to Cu, Ag, Zn are formed inside the high resistance layer 3A. The resistance value of becomes low. Since the ion source layer 3B other than the high resistance layer 3A originally has a lower resistance value than the resistance value of the high resistance layer 3A before recording, the resistance value of the high resistance layer 3A becomes lower, so that the entire memory element 10 Resistance value becomes low. After that, when the voltage applied to the memory element 10 is removed, the resistance value is kept low. As a result, information is written.

この書き込まれた情報を消去する場合は、上記と逆に、下部電極２が正（＋）電位、上部電極４が負（−）電位となるよう電圧パルス（負電圧）を印加する。これにより、高抵抗層３Ａ内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化し、高抵抗層３Ａ内を移動してイオン源層３Ｂ側に戻る。すると、高抵抗層３Ａ内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、高抵抗層３Ａの抵抗値が高くなる。イオン源層３Ｂは元々抵抗値が低いので、高抵抗層３Ａの抵抗値が高くなることにより、記憶素子１０全体の抵抗値も高くなる。その後、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報の消去がなされる。   When erasing the written information, a voltage pulse (negative voltage) is applied so that the lower electrode 2 has a positive (+) potential and the upper electrode 4 has a negative (-) potential, contrary to the above. Thereby, Cu, Ag, and Zn constituting the current path or impurity level formed in the high resistance layer 3A are ionized, move in the high resistance layer 3A, and return to the ion source layer 3B side. Then, the current path or defect due to Cu, Ag, Zn disappears from the high resistance layer 3A, and the resistance value of the high resistance layer 3A increases. Since the ion source layer 3B originally has a low resistance value, when the resistance value of the high resistance layer 3A increases, the resistance value of the entire memory element 10 also increases. Thereafter, when the voltage applied to the memory element 10 is removed, the resistance value is kept high. Thereby, the recorded information is erased.

このような過程を繰返し行うことにより、記憶素子１０に情報の書き込みと消去を繰り返し行うことができる。例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。   By repeating such a process, information can be written to and erased from the memory element 10 repeatedly. For example, when a state with a high resistance value is associated with information “0” and a state with a low resistance value is associated with information “1”, “0” to “1” are recorded in the process of recording information by applying a positive voltage. Instead, it can be changed from “1” to “0” in the process of erasing information by applying a negative voltage.

また、本実施の形態では、広範囲の抵抗値を保持できるものであり、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値記憶が可能となり、大容量化を実現することができる。   Further, in the present embodiment, a wide range of resistance values can be held. For example, an intermediate voltage between the high resistance state and the low resistance state is adjusted by adjusting the erase voltage when changing from low resistance to high resistance. If such a state is created, the state can be stably maintained. Therefore, not only binary but also multi-value storage is possible, and a large capacity can be realized.

以上のように本実施の形態では、高抵抗層３Ａを、イオン源層３Ｂを積層する前に、その後に施される熱処理温度と同等以上の熱処理を実施して形成するようにしているので、従来、高抵抗層３Ａの特に表面に含まれていた過剰な酸素が放出される。従って、この高抵抗層３Ａは、その後の熱処理工程において変質しにくく、かつ、周辺に影響を与えにくくなる。また、熱処理のみならず、動作中の熱によって膜が変質していくことも抑制される。そして、このような高抵抗層３Ａ、つまりは記憶素子１０の耐熱性向上により、幅広い用途への適用が可能になり、多用途な記憶装置を実現することができる。   As described above, in the present embodiment, the high resistance layer 3A is formed by performing a heat treatment equivalent to or higher than the heat treatment temperature applied after the ion source layer 3B is laminated. Conventionally, excessive oxygen contained in the surface of the high resistance layer 3A, in particular, is released. Therefore, the high resistance layer 3A is less likely to be deteriorated in the subsequent heat treatment process and hardly affects the periphery. Further, not only heat treatment but also deterioration of the film due to heat during operation is suppressed. Further, by improving the heat resistance of the high resistance layer 3A, that is, the memory element 10, it can be applied to a wide range of applications, and a multipurpose memory device can be realized.

また、本実施の形態では、下部電極２、高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４をいずれもスパッタリングが可能な材料で構成することが可能であり、この場合、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。但し、この場合、高抵抗層３Ａを熱処理するための加熱機構が装置内に設けられている必要がある。なお、高抵抗層３Ａを一旦形成した後に、別の熱処理装置で上記高温の熱処理を施し、処理終了後、改めて高抵抗層３Ａの上に、イオン源層３Ｂおよび上部電極４を形成してもよい。   In the present embodiment, the lower electrode 2, the high resistance layer 3A, the ion source layer 3B, and the upper electrode 4 can all be formed of a material that can be sputtered. In this case, the material is adapted to the material of each layer. Sputtering may be performed using a target having the composition described above. In addition, it is possible to continuously form a film by exchanging the target in the same sputtering apparatus. However, in this case, a heating mechanism for heat-treating the high resistance layer 3A needs to be provided in the apparatus. Alternatively, after the high resistance layer 3A is once formed, the above high temperature heat treatment is performed with another heat treatment apparatus, and after the treatment is completed, the ion source layer 3B and the upper electrode 4 may be formed again on the high resistance layer 3A. Good.

なお、上記記憶素子１０において、高抵抗層３Ａを単元素と酸素の組み合わせではなく、複数元素を添加した形で実現する場合には、金属元素と酸化物とを混合させて、即ち例えば同時に堆積して形成してもよく、また、金属元素と酸化物を形成する金属元素とを共に堆積した後に、プラズマ酸化法等を用いて酸化させることによって形成してもよい。   In the memory element 10, when the high resistance layer 3A is realized by adding a plurality of elements instead of a combination of a single element and oxygen, a metal element and an oxide are mixed, that is, for example, deposited simultaneously. Alternatively, it may be formed by depositing together a metal element and a metal element that forms an oxide and then oxidizing them using a plasma oxidation method or the like.

高抵抗層３Ａの酸化物層の組成は、複数の材料を同時に成膜することが可能である装置を使用して、金属酸化物または金属と貴金属元素とを同時に堆積して形成する方法や、それぞれの材料が層を成さない程度の成膜時間を設定して繰り返し積層形成する方法を用いることにより、調整することが可能である。この繰り返し積層形成する方法では、各材料の成膜レートを調整することにより、高抵抗層３Ａの酸化物層の組成を変化させることができる。   The composition of the oxide layer of the high resistance layer 3A is a method of depositing and forming a metal oxide or a metal and a noble metal element at the same time using an apparatus capable of simultaneously forming a plurality of materials, It is possible to make adjustments by using a method of repeatedly forming a film by setting a film formation time such that each material does not form a layer. In this method of repeated lamination, the composition of the oxide layer of the high resistance layer 3A can be changed by adjusting the film formation rate of each material.

本実施の形態で得られる記憶素子１０では、記憶層３の抵抗値の変化、特に高抵抗層３Ａの抵抗値の変化を利用して情報の記憶を行っているため、素子を微細化していった場合にも、容易にかつ安定して情報の書き込み、消去、更に読み出しを行うことができる。特に、高温環境下および長期のデータ保持安定性に優れた特性を有するものであり、上記のようにして得られた記憶素子１０を多数、例えば列状やマトリクス状に配置して記憶装置（メモリ）を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。   In the memory element 10 obtained in the present embodiment, information is stored by using a change in the resistance value of the memory layer 3, particularly a change in the resistance value of the high resistance layer 3A. In this case, information can be written, erased and read out easily and stably. In particular, it has characteristics excellent in high-temperature environment and long-term data retention stability, and a large number of storage elements 10 obtained as described above are arranged in, for example, a column or a matrix to form a storage device (memory ), The storage device can be integrated (densified) and downsized.

具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極４に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。   Specifically, for example, the lower electrode 2 is formed in common in the memory cell in the row direction, the wiring connected to the upper electrode 4 is formed in common in the memory cell in the column direction, and a current is applied by applying a potential. By selecting the lower electrode 2 and the wiring to be flown, a memory cell to be recorded is selected, and a current is passed through the memory element 10 of this memory cell to record information or erase the recorded information. it can.

図３および図４は多数の記憶素子１０をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表すものであり、図３は断面構成、図４は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１０に対して、その下部電極２側に接続される配線と、その上部電極４側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１０が配置されている。また、例えば上部電極４側に接続された配線がアレイ全体に共通して形成される。   3 and 4 show an example of a storage device (memory cell array) in which a large number of storage elements 10 are arranged in a matrix, FIG. 3 shows a cross-sectional configuration, and FIG. 4 shows a planar configuration. In this memory cell array, for each storage element 10, a wiring connected to the lower electrode 2 side and a wiring connected to the upper electrode 4 side are provided so as to intersect each other, for example, near each intersection of these wirings. A storage element 10 is arranged. For example, wiring connected to the upper electrode 4 side is formed in common for the entire array.

より具体的には、各記憶素子１０は、高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４の各層を共有している。すなわち、高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４それぞれは各記憶素子１０に共通の層（同一層）により構成されている。このうち共通に形成された上部電極４がプレート電極ＰＬとなる。一方、下部電極２は、メモリセル毎に個別に形成されており、これにより各メモリセルが電気的に分離されている。このメモリセル毎の下部電極２によって、各下部電極２に対応した位置に各メモリセルの記憶素子１０が規定される。下部電極２は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１０はこのＭＯＳトランジスタＴｒの上方に形成されている。ＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３とゲート電極１４とにより構成されている。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。ゲート電極１４は、記憶素子１０の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極２とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示しており、コンタクト部２１は記憶素子１０の下部電極２、コンタクト部２２はビット線ＢＬにそれぞれ接続されている。   More specifically, each memory element 10 shares each layer of the high resistance layer 3 </ b> A, the ion source layer 3 </ b> B, and the upper electrode 4. That is, each of the high resistance layer 3 </ b> A, the ion source layer 3 </ b> B, and the upper electrode 4 is configured by a layer (same layer) common to the memory elements 10. Among these, the upper electrode 4 formed in common serves as the plate electrode PL. On the other hand, the lower electrode 2 is individually formed for each memory cell, whereby each memory cell is electrically isolated. The memory element 10 of each memory cell is defined at a position corresponding to each lower electrode 2 by the lower electrode 2 for each memory cell. Each lower electrode 2 is connected to a corresponding cell selecting MOS transistor Tr, and each memory element 10 is formed above the MOS transistor Tr. The MOS transistor Tr is composed of a source / drain region 13 and a gate electrode 14 formed in a region separated by the element isolation layer 12 in the semiconductor substrate 11. A sidewall insulating layer is formed on the wall surface of the gate electrode 14. The gate electrode 14 also serves as a word line WL which is one address wiring of the memory element 10. One of the source / drain regions 13 of the MOS transistor Tr and the lower electrode 2 of the memory element 10 are electrically connected via a plug layer 15, a metal wiring layer 16 and a plug layer 17. The other of the source / drain regions 13 of the MOS transistor Tr is connected to the metal wiring layer 16 through the plug layer 15. The metal wiring layer 16 is connected to a bit line BL (see FIG. 3) which is the other address wiring of the memory element. In FIG. 3, the active region 18 of the MOS transistor Tr is indicated by a chain line, the contact portion 21 is connected to the lower electrode 2 of the memory element 10, and the contact portion 22 is connected to the bit line BL.

このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極２に電圧が印加される。ここで、下部電極２に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極２に、上部電極４（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに記録された情報が消去される。記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１０の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１０の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。   In this memory cell array, when the gate of the MOS transistor Tr is turned on by the word line WL and a voltage is applied to the bit line BL, the voltage is applied to the lower electrode 2 of the selected memory cell via the source / drain of the MOS transistor Tr. Is applied. Here, when the polarity of the voltage applied to the lower electrode 2 is a negative potential compared to the potential of the upper electrode 4 (plate electrode PL), the resistance value of the memory element 10 is low resistance as described above. Transition to the state. As a result, information is written into the selected memory cell. Next, when a voltage having a positive potential is applied to the lower electrode 2 as compared with the potential of the upper electrode 4 (plate electrode PL), the resistance value of the memory element 10 transitions to the high resistance state again. As a result, information recorded in the selected memory cell is erased. In order to read the recorded information, for example, a memory cell is selected by the MOS transistor Tr, and a predetermined voltage or current is applied to the cell. At this time, a different current or voltage depending on the resistance state of the memory element 10 is detected via a sense amplifier or the like connected to the tip of the bit line BL or the plate electrode PL. Note that the voltage or current applied to the selected memory cell is set to be smaller than a threshold value such as a voltage at which the resistance value of the memory element 10 changes.

以下、本発明の他の実施の形態について説明するが、第１の実施の形態と共通する部分についてはその説明を省略する。   Hereinafter, other embodiments of the present invention will be described, but descriptions of portions common to the first embodiment will be omitted.

［第２の実施の形態］
図５は本実施の形態に係る記憶素子１０の製造プロセスを表すものである。なお、記憶素子１０の構造は図１と同じである。第１の実施の形態では、過剰酸素を放出させるための熱処理を、高抵抗層３Ａを形成した後に実施したのに対し、本実施の形態では、下部電極２を形成した後、高抵抗層３Ａを形成する前に施すものである。すなわち、図５に示したように、下部電極２を形成（ステップＳ１１）した後、高温（例えば４００℃）の熱処理を施し（ステップＳ１２）、その後、高抵抗層３Ａおよびイオン源層３Ｂを順次形成し（ステップＳ１３）、次いで上部電極４を形成する（ステップＳ１４）。最期に、フォトリソグラフィおよびエッチング処理により、これらの高抵抗層３Ａ，イオン源層３Ｂおよび上部電極４をパターニングする（ステップＳ１５）。 [Second Embodiment]
FIG. 5 shows a manufacturing process of the memory element 10 according to the present embodiment. The structure of the memory element 10 is the same as that in FIG. In the first embodiment, the heat treatment for releasing excess oxygen is performed after the high resistance layer 3A is formed. In the present embodiment, after the lower electrode 2 is formed, the high resistance layer 3A is formed. It is applied before forming. That is, as shown in FIG. 5, after forming the lower electrode 2 (step S11), heat treatment at a high temperature (eg, 400 ° C.) is performed (step S12), and then the high resistance layer 3A and the ion source layer 3B are sequentially formed. Then, the upper electrode 4 is formed (step S14). Finally, the high resistance layer 3A, the ion source layer 3B, and the upper electrode 4 are patterned by photolithography and etching (step S15).

このような方法により、下部電極２の表面近傍の過剰な酸素が脱離し、素子全体の後工程での熱処理時における特性変化を抑制する効果を得ることができる。ちなみに、下部電極２を形成した後、通常は、高抵抗層３Ａを形成する前に、下部電極２の表面酸化層の除去を目的としてスパッタクリーニング（エッチング）が実施されるが、本実施の形態では、このスパッタクリーニングが不要になる。但し、本実施の形態では、高抵抗層３Ａを形成した後、第１の実施の形態と同様の熱処理を施すと、同様の工程を２度繰り返すことになる。その観点では、第１の実施の形態で説明したように、下部電極２および高抵抗層３Ａを形成した後において熱処理を実施することが望ましい。   By such a method, excess oxygen in the vicinity of the surface of the lower electrode 2 is desorbed, and an effect of suppressing the characteristic change during the heat treatment in the subsequent process of the entire element can be obtained. Incidentally, sputter cleaning (etching) is usually performed for the purpose of removing the surface oxide layer of the lower electrode 2 after forming the lower electrode 2 and before forming the high resistance layer 3A. Then, this sputter cleaning becomes unnecessary. However, in this embodiment, if the same heat treatment as that in the first embodiment is performed after the high resistance layer 3A is formed, the same process is repeated twice. From this point of view, as described in the first embodiment, it is desirable to perform the heat treatment after forming the lower electrode 2 and the high resistance layer 3A.

以下、本発明の具体的な実施例について説明する。   Hereinafter, specific examples of the present invention will be described.

＜実験１＞
実施例１として、前述した方法により、記憶素子１０を作製した。すなわち、シリコンウエハ上に酸化珪素から成る絶縁層５を形成し、この絶縁層５に０．３μｍφの円形のパターンの開口を形成した。次いで、絶縁層５の開口内をＷにより埋めて、厚さ２０ｎｍの下部電極２を形成した。次に、絶縁層５および下部電極２の上に高抵抗層３ＡとしてＧｄ₆₀Ｃｕ₄₀酸化膜を形成した。その後、真空中で４００℃の熱処理を２時間実施した。そして、室温まで冷却した後、Ｇｄ₆₀Ｃｕ₄₀酸化膜上にイオン源層３Ｂとして膜厚２０ｎｍのＣｕ₁₀Ｔｅ₄₀Ａｌ₄₀Ｚｒ₁₀膜を形成し、更に、このＣｕ₁₀Ｔｅ₄₀Ａｌ₄₀Ｚｒ₁₀膜上に上部電極４として膜厚２００ｎｍのＷ膜を形成した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、絶縁層５上に堆積した高抵抗層３Ａ，イオン源層３Ｂおよび上部電極４の各層をパターニングした。このようにして、図１に示した構造の記憶素子１０を試料として作製した。 <Experiment 1>
As Example 1, the memory element 10 was produced by the method described above. That is, an insulating layer 5 made of silicon oxide was formed on a silicon wafer, and a 0.3 μmφ circular pattern opening was formed in the insulating layer 5. Next, the opening of the insulating layer 5 was filled with W to form the lower electrode 2 having a thickness of 20 nm. Next, a Gd ₆₀ Cu ₄₀ oxide film was formed on the insulating layer 5 and the lower electrode 2 as the high resistance layer 3A. Thereafter, heat treatment at 400 ° C. was performed in vacuum for 2 hours. Then, after cooling to room temperature, a Cu ₁₀ Te ₄₀ Al ₄₀ Zr ₁₀ film having a thickness of 20 nm is formed as an ion source layer 3B on the Gd ₆₀ Cu ₄₀ oxide film, and this Cu ₁₀ Te ₄₀ Al ₄₀ Zr ₁₀ film is further formed. A W film with a film thickness of 200 nm was formed as the upper electrode 4 on the top. Thereafter, the high resistance layer 3A, the ion source layer 3B, and the upper electrode 4 deposited on the insulating layer 5 were patterned by a photolithography technique using a plasma etching apparatus. In this manner, the memory element 10 having the structure shown in FIG. 1 was produced as a sample.

一方、比較例として、高抵抗層３Ａとして上記酸化物層を形成した後に熱処理を実施することなく、他は実施例１と同様にして記憶素子の試料を作製した。なお、高抵抗層３ＡとしてのＧｄＣｕ酸化膜はＧｄＣｕを１ｎｍ成膜した後に、表面からプラズマ酸化することにより形成した。   On the other hand, as a comparative example, a sample of the memory element was fabricated in the same manner as in Example 1 except that the heat treatment was not performed after the oxide layer was formed as the high resistance layer 3A. The GdCu oxide film as the high resistance layer 3A was formed by plasma oxidizing from the surface after depositing 1 nm of GdCu.

上記各試料の記憶素子１０を作製した後、熱処理前、および２００℃で１時間、２６０℃で１時間、３８０℃で１時間、の熱処理を施した４態様、計８種類の素子について、室温にてそれぞれの記録可能な最短パルス幅を調べた。測定条件は以下のとおりとした。
記録時パルス幅 １ｎｓｅｃ〜１ｍｓｅｃ
記録時電圧 ３Ｖ
記録時電流 １５０μＡ After preparing the memory element 10 of each of the above samples, a total of 8 types of elements, which were subjected to heat treatment before heat treatment and heat treatment at 200 ° C. for 1 hour, 260 ° C. for 1 hour, and 380 ° C. for 1 hour, The shortest pulse width that can be recorded was examined. The measurement conditions were as follows.
Pulse width during recording 1nsec to 1msec
Recording voltage 3V
Recording current 150μA

図６はその測定結果を表すものである。すなわち、高抵抗層３Ａを熱処理すると、素子を３８０℃まで熱処理した後でも書き込み可能な最短パルス幅は変化しないが、高抵抗層３Ａを熱処理しない場合には、二桁長いパルス幅でないと記録ができなくなっている。主には酸化物層からの酸素拡散によりイオン源層が酸化され、酸化物層が厚くなるのと同様の傾向を示しているものと考えられる。このことから、イオン源層３Ｂを形成する前に、４００℃の熱処理を施すことにより、特性の変化が抑制されており、素子全体の耐熱性が向上していることが分かった。   FIG. 6 shows the measurement results. That is, when the high-resistance layer 3A is heat-treated, the shortest writable pulse width does not change even after the element is heat-treated up to 380 ° C. However, when the high-resistance layer 3A is not heat-treated, recording is not performed unless the pulse width is two digits longer. I can't. It is considered that the ion source layer is oxidized mainly due to oxygen diffusion from the oxide layer, and shows the same tendency as the oxide layer becomes thicker. From this, it was found that by performing a heat treatment at 400 ° C. before forming the ion source layer 3B, the change in characteristics is suppressed and the heat resistance of the entire element is improved.

＜実験２＞
実験２として、前述の下部電極２の表面酸化層除去を目的としたスパッタクリーニング（エッチング）を、実施しない、通常の半分の時間の実施、通常どおり実施、と変化させ、それぞれについて、上記と同様の記憶素子１０を形成した。これらを用いて実験１と同様に、それぞれ最短書き込み可能パルス幅を調べた。図７はその結果を表すものである。なお、イオン源層を形成する前の熱処理は施していない。 <Experiment 2>
As experiment 2, the above-described sputter cleaning (etching) for the purpose of removing the surface oxide layer of the lower electrode 2 was not performed, but was performed for half the normal time and performed as usual. The memory element 10 was formed. Using these, as in Experiment 1, the shortest writable pulse width was examined. FIG. 7 shows the result. In addition, the heat processing before forming an ion source layer is not performed.

図７より、クリーニング量が小さいと、特性の変化が大きくなっていることが分かる。これは下部電極２の表面の酸素が、熱処理によって高抵抗層３Ａ、イオン源層３Ｂへと拡散しているためだと考えられる。この結果から、上記第２の実施の形態で説明したように、高抵抗層３Ａを形成する前に熱処理を施すことによって、下部電極２の表面の酸素がある程度脱離し、素子全体の熱処理時におこる特性変化を抑制する効果があることが分かった。   From FIG. 7, it can be seen that the characteristic change increases as the cleaning amount decreases. This is probably because oxygen on the surface of the lower electrode 2 is diffused into the high resistance layer 3A and the ion source layer 3B by the heat treatment. From this result, as described in the second embodiment, by performing heat treatment before forming the high-resistance layer 3A, oxygen on the surface of the lower electrode 2 is desorbed to some extent, and occurs during the heat treatment of the entire device. It was found that there is an effect of suppressing the characteristic change.

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態および実施例に限定されるものではなく、種々変形可能である。例えば、上記実施の形態では、記憶素子１０のイオン源層３Ｂと上部電極４とをそれぞれ異なる材料により別々に形成したが、上部電極４にイオン源となる元素（Ｃｕ，Ａｇ，Ｚｎ）を含有させて、上部電極がイオン源層を兼用するような構成としてもよい。この場合には、高抵抗層３Ａが記憶層３となる。   Although the present invention has been described with reference to the embodiments and examples, the present invention is not limited to the above embodiments and examples, and various modifications can be made. For example, in the above embodiment, the ion source layer 3B and the upper electrode 4 of the memory element 10 are separately formed from different materials, but the upper electrode 4 contains elements (Cu, Ag, Zn) that serve as ion sources. The upper electrode may also serve as the ion source layer. In this case, the high resistance layer 3 </ b> A becomes the memory layer 3.

本発明の一実施の形態に係る記憶素子の断面構成図である。It is a section lineblock diagram of a memory element concerning one embodiment of the present invention. 記憶素子の製造プロセスを説明するための流れ図である。3 is a flowchart for explaining a manufacturing process of a memory element. 記憶装置の断面構成図である。It is a section lineblock diagram of a storage device. 記憶装置の平面構成図である。It is a plane block diagram of a memory | storage device. 記憶素子の他の製造プロセスを説明するための流れ図である。12 is a flowchart for explaining another manufacturing process of the memory element. 高抵抗層の熱処理の有無と素子耐熱性との関係を表す特性図である。It is a characteristic view showing the relationship between the presence or absence of heat treatment of the high resistance layer and the element heat resistance. 下部電極の熱処理の有無と素子耐熱性との関係を表す特性図である。It is a characteristic view showing the relationship between the presence or absence of heat treatment of the lower electrode and the element heat resistance.

符号の説明Explanation of symbols

１…基板、２…下部電極、３…記憶層、３Ａ…高抵抗層、３Ｂ…イオン源層、４…上部電極、５…絶縁層、１０…記憶素子   DESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Lower electrode, 3 ... Memory layer, 3A ... High resistance layer, 3B ... Ion source layer, 4 ... Upper electrode, 5 ... Insulating layer, 10 ... Memory element

Claims (11)

第１電極上に高抵抗層、イオン源層および第２電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する記憶素子の製造方法であって、
前記第１電極を形成した後、前記イオン源層を形成する工程の前に温度が４００℃以上、４５０℃以下の熱処理を施し、前記第１電極および前記高抵抗層の少なくとも一方中の過剰酸素を放出させる
記憶素子の製造方法。 A method of manufacturing a memory element having a structure in which a high resistance layer, an ion source layer, and a second electrode are arranged in this order on a first electrode, and storing information by a change in resistance value,
After forming the first electrode, the temperature before the step of forming an ion source layer 400 ° C. or higher, and facilities to heat treatment at 450 ° C. or less, an excess of at least one of the first electrode and the high resistance layer A method for manufacturing a memory element that releases oxygen . 前記熱処理を、前記高抵抗層を形成する工程と前記イオン源層を形成する工程との間に施し、前記高抵抗層中の過剰酸素を放出させる
請求項１に記載の記憶素子の製造方法。 The heat treatment applied during the step of forming the ion source layer and the step of forming the high resistance layer, Ru to release excess oxygen of the high resistance layer
Method for manufacturing a memory element according to 請 Motomeko 1. 前記熱処理を、前記高抵抗層を形成する際に施す
請求項２に記載の記憶素子の製造方法。 Said heat treatment, to facilities in forming the high resistance layer
Method for manufacturing a memory element according to 請 Motomeko 2. 前記高抵抗層を金属元素の酸化物により形成する
請求項１に記載の記憶素子の製造方法。 That the high-resistance layer to form an oxide of a metal element
Method for manufacturing a memory element according to 請 Motomeko 1. 前記高抵抗層に希土類元素を含める
請求項４に記載の記憶素子の製造方法。 That includes a rare earth element in the high resistance layer
Method for manufacturing a memory element according to 請 Motomeko 4. 前記イオン源層は、Ｓ，ＳｅおよびＴｅのうちの少なくとも１種と、一種類以上の金属元素とを含む
請求項１に記載の記憶素子の製造方法。 The ion source layer, S, and at least one of Se and Te, including the one or more metal elements
Method for manufacturing a memory element according to 請 Motomeko 1. 前記熱処理を、前記第１電極を形成する工程と前記高抵抗層を形成する工程との間に施し、前記第１電極中の過剰酸素を放出させる
請求項１に記載の記憶素子の製造方法。 The heat treatment applied during the step of forming the high resistance layer and the step of forming the first electrode, Ru to release excess oxygen in the first electrode
Method for manufacturing a memory element according to 請 Motomeko 1. 前記第２電極がイオン源層を兼ねている
請求項１に記載の記憶素子の製造方法。 The second electrode that serve as the ion source layer
Method for manufacturing a memory element according to 請 Motomeko 1. 第１電極上に高抵抗層、イオン源層および第２電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するためのパルス印加手段とを備えた記憶装置の製造方法であって、
前記記憶素子の第１電極を形成した後、前記イオン源層を形成する工程の前に温度が４００℃以上、４５０℃以下の熱処理を施し、前記第１電極および前記高抵抗層の少なくとも一方中の過剰酸素を放出させる
記憶装置の製造方法。 A plurality of storage elements having a structure in which a high resistance layer, an ion source layer, and a second electrode are arranged in this order on the first electrode, and a plurality of storage elements that store information by a change in resistance value A method of manufacturing a memory device comprising a pulse applying means for selectively applying a voltage or current pulse,
After forming the first electrode of the storage element, the temperature before the step of forming an ion source layer 400 ° C. or higher, and facilities to heat treatment at 450 ° C. or less, at least one of the first electrode and the high resistance layer Release excess oxygen
Manufacturing method of storage peripherals. 前記熱処理を、前記高抵抗層を形成する工程と前記イオン源層を形成する工程との間に施し、前記高抵抗層中の過剰酸素を放出させる
請求項９に記載の記憶装置の製造方法。 The heat treatment applied during the step of forming the ion source layer and the step of forming the high resistance layer, Ru to release excess oxygen of the high resistance layer
Method for manufacturing a storage device according to 請 Motomeko 9. 前記熱処理を、前記第１電極を形成する工程と前記高抵抗層を形成する工程との間に施し、前記第１電極中の過剰酸素を放出させる
請求項９に記載の記憶装置の製造方法。 The heat treatment applied during the step of forming the high resistance layer and the step of forming the first electrode, Ru to release excess oxygen in the first electrode
Method for manufacturing a storage device according to 請 Motomeko 9.

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