JP5423501B2 - Control device, test method and test program - Google Patents
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Description
本件は、例えばＦＢ−ＤＩＭＭ（Full Buffered-Dual Inline Memory Module）の負荷試験を行なう技術に関する。 This case relates to a technique for performing a load test of, for example, an FB-DIMM (Full Buffered-Dual Inline Memory Module).
例えば、ＲＡＩＤ（Redundant Arrays of Inexpensive Disks）装置のコントロールモジュール等の制御装置においては、メモリを取り付け可能なメモリスロットを複数そなえるものがある。又、これらのメモリスロットに取り付けられたメモリの耐久性等の品質を確認する手法として、制御装置において、メモリスロットに取り付けられたメモリに対して集中的にアクセスを行なう負荷試験が知られている。 For example, some control devices such as a control module of a RAID (Redundant Array of Inexpensive Disks) device have a plurality of memory slots in which a memory can be attached. Further, as a method for confirming the quality such as the durability of the memory attached to these memory slots, a load test is known in which a control device is intensively accessed to the memory attached to the memory slot. .
一般的なＤＩＭＭ（Dual Inline Memory Module）を用いる場合には、制御装置においては、物理メモリアドレスとメモリコントローラの情報とから、論理アドレスにどのメモリスロット位置のメモリが割り当てられているかを判断することができる。これにより、負荷試験を行なうに際して、特定のメモリスロットに取り付けられたメモリに対して効率的に負荷を与えることができる。 When using a general DIMM (Dual Inline Memory Module), the control device determines which memory slot location is allocated to the logical address from the physical memory address and the information of the memory controller. Can do. Thus, when performing a load test, a load can be efficiently applied to a memory attached to a specific memory slot.
また、近年、メモリチップとやりとりされるコマンド，アドレス及びデータのすべてが一旦バッファチップに蓄えられるＦＢ−ＤＩＭＭ（Fully Buffered DIMM）が知られており、このＦＢ−ＤＩＭＭをＤＩＭＭに代えて制御装置に搭載することが考えられる。ＦＢ−ＤＩＭＭは、ＡＭＢ（Advanced Memory Buffer）をそなえ、クロックやアドレス，データ等の全ての信号をバッファリングし、高速メモリに対するタイミングマージンを確保することにより高速動作を実現する。 In recent years, FB-DIMM (Fully Buffered DIMM) in which all of commands, addresses, and data exchanged with the memory chip are once stored in a buffer chip is known, and this FB-DIMM is replaced with a DIMM as a control device. It can be installed. The FB-DIMM has an AMB (Advanced Memory Buffer), buffers all signals such as clocks, addresses, and data, and realizes a high-speed operation by securing a timing margin for the high-speed memory.
なお、このＦＢ−ＤＩＭＭの試験手法として、ＦＢ−ＤＩＭＭのＡＭＢがそなえるメモリコントローラ機能を用いてＥＣＣ（Error Correcting Code）チェックを行なう手法が知られている（下記特許文献１）。
As an FB-DIMM test method, a method of performing ECC (Error Correcting Code) check using a memory controller function provided by the AMB of the FB-DIMM is known (
しかしながら、ＦＢ−ＤＩＭＭにおいては、その仕様上、物理メモリアドレスとメモリコントローラの情報とから、論理アドレスにどのメモリスロット位置のメモリが割り当てられているかを判断することができない。従って、このような従来の制御装置にＦＢ−ＤＩＭＭを用いた場合には、特定のメモリスロットに取り付けられたＦＢ−ＤＩＭＭに対してメモリアクセスを集中させることができず、集中アクセスによる負荷試験を実施することができないという課題がある。 However, in the FB-DIMM, because of its specifications, it cannot be determined which memory slot position the memory is assigned to the logical address from the physical memory address and the information of the memory controller. Therefore, when an FB-DIMM is used in such a conventional control device, the memory access cannot be concentrated on the FB-DIMM attached to a specific memory slot, and a load test by the concentrated access is performed. There is a problem that it cannot be implemented.
本件の目的の一つは、このような課題に鑑み創案されたもので、メモリをそなえた制御装置において、効率的に負荷試験を実施できるようにすることである。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の1つとして位置付けることができる。
One of the purposes of the present case was invented in view of such a problem, and is to enable a load test to be efficiently performed in a control device having a memory.
In addition, the present invention is not limited to the above-described object, and other effects of the present invention can be achieved by the functions and effects derived from the respective configurations shown in the embodiments for carrying out the invention which will be described later. Can be positioned as one of
このため、この制御装置は、メモリを接続可能なスロットを複数そなえた制御装置であって、該メモリにかかる検証アドレスを選択する検証アドレス選択部と、該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成部と、該エラー生成部によって発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得部と、該スロット情報取得部によって取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成部と、該マッピング情報作成部によって作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行部とをそなえる。 For this reason, this control device is a control device having a plurality of slots to which a memory can be connected, and a verification address selection unit that selects a verification address related to the memory, and an error is generated by a memory access to the verification address. Slot information acquisition that acquires slot information related to the slot of the memory to which the verification address related to the error is assigned based on the error generation unit and the error response information created for the error generated by the error generation unit A mapping information creating unit that creates mapping information by associating a logical address corresponding to the verification address and the slot information based on the slot information acquired by the slot information acquiring unit, and the mapping information The mapping information created by the creation unit Based on, and an access execution unit for accessing the logical address according to the memory to be tested.
また、この試験方法は、メモリを接続可能なスロットを複数そなえた制御装置における、該メモリの試験方法であって、該メモリにかかる検証アドレスを選択する検証アドレス選択ステップと、該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成ステップと、該エラー発生ステップにおいて発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得ステップと、該スロット情報取得ステップにおいて取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成ステップと、該マッピング情報作成ステップにおいて作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行ステップとをそなえる。 Further, this test method is a test method for a memory in a control device having a plurality of slots to which a memory can be connected, a verification address selection step for selecting a verification address for the memory, and a memory for the verification address. An error generation step for generating an error by access, and slot information relating to the slot of the memory to which the verification address related to the error is assigned based on the error response information generated for the error generated in the error generation step Slot information acquisition step of acquiring mapping information, and mapping information generation for generating mapping information by associating the logical address corresponding to the verification address with the slot information based on the slot information acquired in the slot information acquisition step Step If, and an access execution step, based on the mapping information generated in the mapping information generating step performs access to the logical address according to the memory to be tested.
さらに、この試験プログラムは、メモリを接続可能なスロットを複数そなえたコンピュータにおいて、該メモリの試験を行なう試験機能を該コンピュータに実行させるための試験プログラムであって、該メモリにかかる検証アドレスを選択する検証アドレス選択ステップと、該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成ステップと、該エラー発生ステップにおいて発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得ステップと、該スロット情報取得ステップにおいて取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成ステップと、該マッピング情報作成ステップにおいて作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行ステップとを、該コンピュータに実行させる。 Further, the test program is a test program for causing the computer to execute a test function for testing the memory in a computer having a plurality of slots to which the memory can be connected, and selects a verification address for the memory. A verification address selection step, an error generation step for generating an error by memory access to the verification address, and a verification address related to the error based on the error response information generated for the error generated in the error generation step Slot information acquisition step for acquiring slot information relating to the slot of the memory to which memory is allocated, and a logical address and slot information corresponding to the verification address based on the slot information acquired in the slot information acquisition step Mapping information creating step for creating mapping information by associating with each other, and an access execution step for accessing the logical address of the memory to be tested based on the mapping information created in the mapping information creating step And causing the computer to execute.
開示の技術によれば、以下の少なくともいずれか１つの効果ないし利点が得られる。
（１）各スロット位置のメモリがどの物理メモリアドレスに割当てられているかを知ることができる。
（２）特定のスロットに取り付けられたメモリに対してメモリアクセスを集中させることができ、メモリの負荷試験を効率よく実施することができる。
According to the disclosed technology, at least one of the following effects or advantages can be obtained.
(1) It is possible to know to which physical memory address the memory at each slot position is assigned.
(2) Memory access can be concentrated on the memory installed in a specific slot, and a memory load test can be efficiently performed.
（３）マッピング情報を短時間で作成することができる。
（４）メモリへのメモリアクセス毎にキャッシュリプレースを生じさせ、メモリへのアクセス頻度を高くすることができる。
（５）メモリへの負荷を効率的に高めることができる。
(3) Mapping information can be created in a short time.
(4) It is possible to increase the frequency of access to the memory by causing cache replacement for each memory access to the memory.
(5) The load on the memory can be increased efficiently.
以下、図面を参照して実施の形態を説明する。
図１は実施形態の一例としてのコントローラモジュール１をそなえたＲＡＩＤ装置１００のハードウェア構成を模式的に示す図、図２はそのメモリスロットの構成を模式的に示す図である。又、図３はＦＢ−ＤＩＭＭの機能構成を模式的に示す図である。
本コントローラモジュール（制御装置，コンピュータ）１は、例えば、複数の記憶装置（図示省略）がアレイ状に配列されたＲＡＩＤ装置１００にそなえられ、ＲＡＩＤ装置１００における各種制御を行なうものである。
Hereinafter, embodiments will be described with reference to the drawings.
FIG. 1 is a diagram schematically illustrating a hardware configuration of a
The controller module (control device, computer) 1 includes, for example, a
ＲＡＩＤ装置１００は、図示しないホストコンピュータ等からの入出力要求（例えば、リードコマンドやライトコマンド）に応じて、記憶装置に対して、データの読み出しや書き込み等の処理を行なう。なお、以下、ＲＡＩＤ装置１００におけるコントローラモジュール１以外の構成については、便宜上、その図示や説明を省略する。
コントローラモジュール１は、図１に示すように、ＣＰＵ（Central Processing Unit）１０，ＤＭＡ（Direct Memory Access）コントローラ２０，メモリコントローラ２１及び複数（図１に示す例では１６個）のＦＢ−ＤＩＭＭ（メモリ）３０−０〜３０−１５をそなえている。なお、以下、コントローラモジュール１におけるこれら以外の構成については、便宜上、その図示や説明を省略する。
The
As shown in FIG. 1, the
ＦＢ−ＤＩＭＭ３０−０〜３０−１５は、データの書込み及び読出しが可能な記憶装置であって、後述するメモリコントローラ２１にポイント・ツー・ポイントでシリアル接続される。これらのＦＢ−ＤＩＭＭ３０−０〜３０−１５は、それぞれＡＭＢ３１（図３参照）をそなえ、このＡＭＢ３１にクロックやアドレス，データ等の全ての信号をバッファリングして、高速メモリに対するタイミングマージンを確保することにより高速動作を実現する。なお、以下、ＦＢ−ＤＩＭＭを示す符号としては、複数のＦＢ−ＤＩＭＭのうち１つを特定する必要があるときには符号３０−０〜３０−１５を用いるが、任意のＦＢ−ＤＩＭＭを指すときには符号３０を用いる。
The FB-DIMMs 30-0 to 30-15 are storage devices capable of writing and reading data, and are serially connected to a
各ＦＢ−ＤＩＭＭ３０は、図２に示すように、メモリコントローラ２１に接続されたスロット（Slot）Ｓ０〜Ｓ１５にそれぞれ取り付けられる。スロットＳ０〜Ｓ１５は、それぞれＦＢ−ＤＩＭＭ３０をメモリコントローラ２１に対してデータを授受可能な状態に取り付けるコネクタである。以下、スロットを示す符号としては、複数のスロットのうち１つを特定する必要があるときには符号Ｓ０〜Ｓ１５を用いるが、任意のスロットを指すときには符号Ｓを用いる。又、以下、スロットＳ０〜Ｓ１５を、符号Ｓを略して単にスロット０〜１５のように表現する場合もある。
Each FB-
図２に示す例においては、各スロットＳはブランチ０とブランチ１とに分けて接続され、ブランチ０において、チャネル０にスロットＳ０，Ｓ４，Ｓ８，Ｓ１２が、又、チャネル１にスロットＳ１，Ｓ５，Ｓ９，Ｓ１３が、それぞれシリアルに接続されている。同様に、ブランチ１において、チャネル０にスロットＳ２，Ｓ６，Ｓ１０，Ｓ１４が、又、チャネル１にスロットＳ３，Ｓ７，Ｓ１１，Ｓ１５が、それぞれシリアルに接続されている。
In the example shown in FIG. 2, each slot S is divided and connected to
また、これらの複数のスロットＳにおいて、同一ブランチ内において隣り合う２つのスロットＳどうしがペア（Pair；メモリスロットペア）を形成する。図２に示す例においては、コントローラモジュール１はペア０〜ペア７の８つのペアをそなえている。
すなわち、スロット０とスロット１がペア０を形成し、スロット４とスロット５がペア２を形成する。同様に、スロット８とスロット９がペア４を、スロット１２とスロット１３がペア６を、スロット２とスロット３とがペア１を、スロット６とスロット７とがペア３を、スロット１０とスロット１１とがペア５を、スロット１４とスロット１５とがペア７を、それぞれ形成する。
Further, in the plurality of slots S, two adjacent slots S in the same branch form a pair (Pair; memory slot pair). In the example illustrated in FIG. 2, the
That is,
なお、以下、ペアを特定する０〜７の数字（識別情報）をメモリスロットペア番号という場合がある。そして、このメモリスロットペア番号が、ＦＢ−ＤＩＭＭ３０のスロットに関するスロット情報に相当する。
また、これらの複数のスロットＳにおいて、スロット０〜３がランク（Rank）０，１を形成する。そして、シングルランクのＦＢ−ＤＩＭＭ３０を搭載する際には、ランク０が用いられ、デュアルランクのＦＢ−ＤＩＭＭ３０を搭載する際には、ランク０，１が用いられる。同様に、スロット４〜７がランク２，３を、スロット８〜１１がランク４，５を、スロット１２〜１５がランク６，７を、それぞれ形成する。そして、シングルランクのＦＢ−ＤＩＭＭ３０を搭載する際には、ランク２，４，６が用いられ、デュアルランクのＦＢ−ＤＩＭＭ３０を搭載する際には、ランク２〜７が用いられる。
Hereinafter, the numbers (identification information) 0 to 7 specifying the pair may be referred to as memory slot pair numbers. The memory slot pair number corresponds to slot information related to the slot of the FB-
Further, in these plurality of slots S,
ＦＢ−ＤＩＭＭ３０は、図３に示すように、ＡＭＢ３１と複数のＤＲＡＭ（Dynamic Random Access Memory）３２とをそなえている。ＤＲＡＭ３２はキャパシタに電荷を蓄えることにより情報を記憶する揮発性のメモリである。ＡＭＢ３１は、メモリコントローラ２１からの指示に従い、ＤＲＡＭ３２へのデータの書き込み、又はＤＲＡＭ３２からのデータの読み出しを行なう。このＡＭＢ３１は、図３に示すように、ノースバウンド（NorthBound）制御部３０１，ノースバウンドフレーム作成部３０２，レジスタアクセス制御部３０３，ＤＲＡＭ制御部３０４，サウスバウンド（SouthBound）フレーム解析部３０５およびサウスバウンド制御部３０６をそなえている。
As shown in FIG. 3, the FB-
なお、図３に示す例においては、便宜上、一部のＦＢ−ＤＩＭＭ３０だけを図示するとともに、１つのＦＢ−ＤＩＭＭ３０についてだけ、その機能構成を図示している。
ＦＢ−ＤＩＭＭ３０は、リード方向バスであるシリアルリンク（ノースバウンド）と、ライト方向バスであるシリアルリンク（サウスバウンド）とをそなえている。そして、ＡＭＢ３１は、サウスバウンドを通じてホストとなるメモリコントローラから与えられたシリアルデータを一旦バッファリングし、ＤＲＡＭ３２に転送する。このシリアルデータにはＤＲＡＭ３２に与えるアドレス、データ、コマンド情報が含まれており、ＡＭＢ３１内部でＤＲＡＭバスデータへの変換が行なわれる。
In the example illustrated in FIG. 3, for convenience, only a part of the FB-
The FB-
サウスバウンド制御部３０６は、メモリコントローラ２１から送信されたシリアルデータの転送等を制御するものである。サウスバウンドフレーム解析部３０５は、メモリコントローラ２１から送信されたシリアルデータのヘッダ等を解析して、シリアルデータが当該ＦＢ−ＤＩＭＭ３０宛であるものであるか等を判断する。
また、ＤＲＡＭ３２から読み出されたデータはシリアルデータに変換され、ノースバウンドにのせてメモリコントローラ２１へと返される。
The
The data read from the
ノースバウンドフレーム作成部３０２は、ＤＲＡＭ３２から読み出したデータに基づき、メモリコントローラ２１等に送信するシリアルデータを作成する。ノースバウンド制御部３０１は、メモリコントローラ２１へ送信されるシリアルデータの転送等を制御するものである。ＤＲＡＭ制御部３０４はＤＲＡＭ３２へのデータの書込み及び読出しを制御するものである。レジスタアクセス制御部３０３は、図示しないＦＢ−ＤＩＭＭ３０のレジスタへのアクセスを制御するものである。
The northbound
そして、本制御装置１のスロットＳに取り付けられる複数のＦＢ−ＤＩＭＭ３０は、同じ規格に従って形成されている。又、これらのＦＢ−ＤＩＭＭ３０においては、必ずしも同じメモリ容量を有する必要はなく、容量の異なるＦＢ−ＤＩＭＭ３０を、適宜、組み合わせて使用することができる。なお、これらの複数のＦＢ−ＤＩＭＭ３０のうち、最もメモリ容量が少ないＦＢ−ＤＩＭＭ３０を最小容量ＦＢ−ＤＩＭＭ３０といい、そのメモリ容量を最小容量という場合がある。
And the some FB-DIMM30 attached to the slot S of this
また、上述した複数のＦＢ−ＤＩＭＭ３０のうち一部には、後述するＭＡＰテーブルＭＴが格納される。図１に示す例においては、ＦＢ−ＤＩＭＭ３０−０にＭＡＰテーブルＭＴが格納されている状態を示している。すなわち、このＦＢ−ＤＩＭＭ３０−０がＭＡＰテーブルＭＴを格納するマッピング情報格納部として機能する。
なお、このＭＡＰテーブルＭＴは、必ずしもＦＢ−ＤＩＭＭ３０−０に格納する必要はなく、他のＦＢ−ＤＩＭＭ３０に格納したり、複数のＦＢ−ＤＩＭＭ３０に分散して格納してもよい。すなわち、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
In addition, a MAP table MT described later is stored in a part of the plurality of FB-
The MAP table MT is not necessarily stored in the FB-DIMM 30-0, and may be stored in another FB-
ＤＭＡコントローラ２０は、複数のＦＢ−ＤＩＭＭ３０間や、ＦＢ−ＤＩＭＭ３０とＩ／Ｏデバイス（図示省略）等との間のデータ転送を制御するものである。このＤＭＡコントローラ２０は、ＣＰＵ１０等を介することなくデータ転送を行なうＤＭＡ転送における通信制御を実現する。
メモリコントローラ（ＭＣＨ：Memory Controller Hub）２１は、複数のＦＢ−ＤＩＭＭ３０や外部キャッシュメモリチップ（図示省略）等を制御して、ＣＰＵ１０やＩ／Ｏデバイス（例えば、グラフィックカード）とのデータ転送をつかさどる。
The
A memory controller (MCH: Memory Controller Hub) 21 controls a plurality of FB-
このメモリコントローラ２１は、ＣＰＵ１０とＣＰＵバスを介して通信可能に接続されている。又、このメモリコントローラ２１には、複数のＦＢ−ＤＩＭＭ３０やＩ／Ｏデバイスが接続されており、メモリコントローラ２１は、ＣＰＵ１０と、これらのメモリ３０やＩ／Ｏデバイスとの間におけるデータの授受を制御する。
また、メモリコントローラ２１は、エラーインジェクション機能をそなえており、ＦＢ−ＤＩＭＭ３０に意図的にＥＣＣエラーを発生させることができる。すなわち、このメモリコントローラ２１は、ＦＢ−ＤＩＭＭ３０へのメモリアクセスによりエラーを発生させるエラー生成部として機能する。なお、このメモリコントローラ２１は、後述するＣＰＵ１０のコア０によるエラー生成指示に従ってＥＣＣエラーを発生させる。又、このメモリコントローラ２１のエラーインジェクション機能は既知の手法により実現することができ、その詳細な説明は省略する。
The
In addition, the
さらに、メモリコントローラ２１は、ＦＢ−ＤＩＭＭ３０へのメモリアクセスにより発生させたエラーに関して、エラー応答情報を作成してＣＰＵ１０に対して送信する。すなわち、メモリコントローラ２１は、発生させたエラーに関してエラー応答情報を作成するエラー応答情報作成部として機能する。
ここで、エラー応答情報としては、例えば、エラーが発生したブランチを特定する情報（エラーブランチ特定情報），エラーが発生したランクを特定する情報（エラーランク特定情報）、及びエラーが発生したチャネルを特定する情報（エラーチャネル特定情報）である。
Further, the
Here, as the error response information, for example, information for specifying a branch in which an error has occurred (error branch specifying information), information for specifying a rank in which an error has occurred (error rank specifying information), and a channel in which an error has occurred Information to be specified (error channel specifying information).
なお、これらのエラー応答情報としては、チップセットを提供するメーカの仕様等に応じて適宜変更して実現することが望ましい。
ＣＰＵ１０は、メモリやＨＤＤ（Hard Disk Drive：磁気記憶装置）等の図示しない記憶装置に格納されたプログラムを実行することにより、種々の演算や制御を行ない、種々の機能を実現するものである。そして、このＣＰＵ１０は、試験プログラムを実行することにより、本コントローラモジュール１に搭載されたＦＢ−ＤＩＭＭ３０の負荷試験を実行する。
It is desirable that these error response information be realized by appropriately changing according to the specifications of the manufacturer that provides the chipset.
The
また、このＣＰＵ１０は、複数のコア（プロセッサコア）を有するマルチコアプロセッサとして構成されている。そして、これらのコアは、それぞれがプログラムを実行することにより、互いに独立して処理を実行することができる。なお、本実施形態においては、図１に示すように、ＣＰＵ１０が、コア１１−０〜１１−３の４つのコアを有する４コアプロセッサの例について説明する。
The
なお、以下、コアを示す符号としては、複数のコアのうち１つを特定する必要があるときには符号１１−０〜１１−３を用いるが、任意のコアを指すときには符号１１を用いる。又、以下、コア１１−０を単にコア０という場合がある。同様に、コア１１−１をコア１、コア１１−２をコア２、コア１１−３をコア３とそれぞれいう場合がある。
なお、これらの４つのコア０〜コア３は、互いに同じ構成であってもよく、又、少なくとも１つのコアを他のコアと異なる構成をそなえていてもよい。
Hereinafter, as a code indicating the core, the code 11-0 to 11-3 is used when one of the plurality of cores needs to be specified, but the
These four
コア０は、ＭＡＰテーブルＭＴを作成するＭＡＰテーブル作成機能と、ＭＡＰテーブルＭＴを参照して、ＦＢ−ＤＩＭＭ３０に対してアクセスを行なうことにより、ＦＢ−ＤＩＭＭ３０に対して負荷を与える負荷付与機能とを実現する。
図４は実施形態の一例としての制御装置１におけるＭＡＰテーブルＭＴの例を示す図である。ＭＡＰテーブルＭＴは、論理アドレスとメモリスロットペア番号（スロット情報）とを対応付けることにより構成されている。すなわち、ＭＡＰテーブルＭＴは、０〜７の各メモリスロットペア番号に対して、論理アドレスを複数個、関連付けて登録している。ここで、このＭＡＰテーブルＭＴに登録される論理アドレスは、各メモリスロットペアにそれぞれ割り当てられている物理アドレスに対応するものであり、試験領域という場合がある。なお、図４においては、便宜上、全ての論理アドレスを“xxxxxxxx”と表わしている。
The
FIG. 4 is a diagram illustrating an example of the MAP table MT in the
図５は論理アドレスと物理アドレスの関係を説明するための図である。物理アドレスは、物理空間上の位置を示す情報である。一方、論理アドレスは、論理アドレス空間上の位置を示す情報であって、物理アドレスにアクセスするための情報である。物理メモリ空間における領域には、ページング機能によって論理アドレスが割り当てられる。図５に示す例においては、論理アドレス空間において#0で始まる空間（領域）が物理メモリにおける空間Ａに割り当てられている。同様に、論理アドレス空間において#1000で始まる領域が物理メモリにおける空間Ｂに割り当てられている。又、この論理アドレスは、例えば、ＣＰＵ１０において実行されるプログラムがアクセスを行なう際に用いる。
FIG. 5 is a diagram for explaining the relationship between logical addresses and physical addresses. The physical address is information indicating a position in the physical space. On the other hand, the logical address is information indicating a position in the logical address space, and is information for accessing the physical address. A logical address is assigned to an area in the physical memory space by a paging function. In the example shown in FIG. 5, a space (area) starting with # 0 in the logical address space is allocated to the space A in the physical memory. Similarly, an area beginning with # 1000 in the logical address space is allocated to the space B in the physical memory. The logical address is used when a program executed in the
また、このＭＡＰテーブルＭＴのうち、同一の行を構成する一連の論理アドレス、すなわち、メモリスロットペア番号０〜７にそれぞれ対応する同一行の８つの論理アドレスに同じ試験領域番号を付して表わしている。この試験領域番号は、試験領域を識別するための識別情報であり、図５に示す例においては、試験領域番号として整数を用いている。
ＭＡＰテーブルＭＴにおいて、各メモリスロットペア毎の試験領域の数（試験領域数）は、ＣＰＵ１０のキャッシュ（ＣＰＵキャッシュ）におけるウェイ数よりも多くそなえられている。ウェイ数は、キャッシュを分割し、1つのインデックスに対して複数のタグアドレス（およびデータ）を持たせるセットアソシエイティブ方式における、キャッシュの分割数を表す。又、１つのウェイのサイズ（ウェイサイズ）はＣＰＵ毎に予め設定されている。
In the MAP table MT, a series of logical addresses constituting the same row, that is, eight logical addresses in the same row corresponding to the memory
In the MAP table MT, the number of test areas (number of test areas) for each memory slot pair is larger than the number of ways in the
そして、本実施形態においては、試験領域数をウェイ数よりも多くすることにより、キャッシュミスを必ず生じさせ、キャッシュ（ウェイ）のリプレイスを生じさせることができ、ＦＢ−ＤＩＭＭ３０へのアクセス頻度を高めることができる。なお、本実施形態においては、試験領域数はウェイ数の２倍以上になるよう作成される。
また、各メモリスロットペア毎の試験領域は、同じキャッシュライン上に割り当てられる領域となるように作成されており（詳細は後述）、他のペア及び他のコアが使用するキャッシュラインとは重ならないようになっている。なお、キャッシュラインとは、キャッシュメモリにデータを格納する際の格納単位であり、キャッシュラインサイズはキャッシュメモリに一度に書き込まれるデータのサイズを表す。
In the present embodiment, by making the number of test areas larger than the number of ways, a cache miss can be surely generated and a cache (way) can be replaced, and the access frequency to the FB-
In addition, the test area for each memory slot pair is created so as to be an area allocated on the same cache line (details will be described later), and does not overlap with cache lines used by other pairs and other cores. It is like that. The cache line is a storage unit for storing data in the cache memory, and the cache line size represents the size of data written to the cache memory at one time.
なお、ウェイサイズやキャッシュサイズ，キャッシュラインサイズ，ウェイ数等は、例えば、アセンブラのcpuidコマンドを用いて取得することができ、コア０は、このような手法を用いて、これらの情報を取得する。
さらに、このＭＡＰテーブルＭＴは、少なくとも、ＣＰＵ１０にそなえられた複数のコアのうち、ＦＢ−ＤＩＭＭ３０の負荷試験を行なうに際してメモリアクセスにかかる負荷試験を行なうコアと同数、作成される。例えば、本実施形態においては、後述の如くコア０，コア１及びコア２の３つのコアがＦＢ−ＤＩＭＭ３０のメモリアクセスにかかる負荷試験を行なうので、少なくとも３つのＭＡＰテーブルＭＴが作成される。
Note that the way size, cache size, cache line size, number of ways, and the like can be obtained using, for example, the cpuid command of the assembler, and the
Further, the MAP tables MT are created at least as many as the cores that perform the load test for the memory access when performing the load test of the FB-
そして、このようなＭＡＰテーブルＭＴを作成するＭＡＰテーブル作成機能は、コア０が検証アドレス選択部１０１，エラー生成指示部１０２，スロット情報取得部１０３及びテーブル作成部１０４として機能することにより実現される。
検証アドレス選択部１０１は、ＭＡＰテーブルＭＴを作成するに際して、ＦＢ−ＤＩＭＭ３０にかかる検証アドレスを選択するものである。検証アドレスは、スロットＳに取り付けられたＦＢ−ＤＩＭＭ３０に割り当てられた論理アドレスを特定するべく、検証を行なうためのアクセス対象とする物理アドレスである。
The MAP table creation function for creating such a MAP table MT is realized by the
The verification
この検証アドレス選択部１０１は、ＦＢ−ＤＩＭＭ３０における未使用領域であって、ＣＰＵ１０の２次キャッシュ（図示省略）の１ウェイ分と同じサイズの未使用領域を検証アドレス領域として選択する。又、この検証アドレス領域を特定するためのアドレス（例えば、その先頭アドレス）を検証アドレスという。又、以下、検証アドレス領域に対してアクセス等の処理を行なうことを、単に、検証アドレスに対して処理を行なうと表現する場合がある。なお、本実施形態においては、検証アドレス選択部１０１は、検証アドレスの切り替えに際して、物理メモリ空間において値が小さいメモリアドレスから値が大きいメモリアドレスにかけてアドレスの切り替えを行なうものとする。
The verification
そして、この検証アドレス選択部１０１によって選択された検証アドレスに対して、後述の如く、メモリコントローラ２１によるエラーインジェクション機能を用いたＥＣＣエラーが意図的に発生される。
エラー生成指示部１０２は、メモリコントローラ（エラー生成部）２１に対して、検証アドレス選択部１０１によって選択された検証アドレスにＥＣＣエラーを発生させるための指示を行なう。具体的には、検証アドレスに対して、あえてＥＣＣコードとしてエラーを表す値が含まれたテストデータを書き込ませる。これにより、検証アドレスにおいてＥＣＣエラーが検出されることになる。例えば、エラー生成指示部１０２は、検証アドレスとともにメモリコントローラ２１に対して所定のコマンドを発行することにより、このメモリコントローラ２１が、ＦＢ−ＤＩＭＭ３０における検証アドレスに対応する位置にシングルビットエラーを発生させる。なお、この選択した検証アドレスは、例えばＦＢ−ＤＩＭＭ３０−１等の所定の記憶領域に格納される。本実施形態においては、検証アドレスは、後述の如く、変数taddrとしてばＦＢ−ＤＩＭＭ３０−１の所定の領域に格納される。
Then, as described later, an ECC error using an error injection function by the
The error
また、メモリコントローラ２１は、ＥＣＣエラーを発生させた検証アドレスからデータのリードを行ない、このエラーインジェクション機能によって発生させたエラーについて、前述の如くエラー応答情報の作成も行なう。
スロット情報取得部１０３は、メモリコントローラ２１によって発生させたエラーに関して作成されたエラー応答情報に基づいて、このエラーにかかる検証アドレスが割り当てられているＦＢ−ＤＩＭＭのスロットに関するスロット情報を取得する。
In addition, the
The slot
具体的には、スロット情報取得部１０３は、メモリコントローラ２１が作成したエラー応答情報を受信し、このエラー応答情報から、エラーブランチ特定情報，エラーランク特定情報及びエラーチャネル特定情報を抽出する。そして、スロット情報取得部１０３は、これらのエラーブランチ特定情報，エラーランク特定情報及びエラーチャネル特定情報から、シングルビットエラーが発生したＦＢ−ＤＩＭＭ３０のメモリスロットペアを判断する。
Specifically, the slot
具体的には、例えば、インテル社のチップセットにおいては、エラーブランチを特定するエラーブランチ特定情報や、エラーランクを特定するエラーランク特定情報，エラーチャネルを特定するエラーチャネル特定情報として、それぞれ特定のレジスタの特定のビットの値を用いることができる。すなわち、これらのエラーブランチ特定情報，エラーランク特定情報，エラーチャネル特定情報をエラー応答情報として使用することができる。 Specifically, for example, in the Intel chipset, specific error branch specifying information for specifying an error branch, error rank specifying information for specifying an error rank, and error channel specifying information for specifying an error channel are specified respectively. The value of a specific bit of the register can be used. That is, these error branch specifying information, error rank specifying information, and error channel specifying information can be used as error response information.
そして、スロット情報取得部１０３は、これらの情報を組み合わせることにより、シングルビットエラーが発生したＦＢ−ＤＩＭＭ３０のメモリスロットペアを判断することができる。
また、スロット情報取得部１０３は、この判断したメモリスロットペアのメモリスロットペア番号（スロット情報）をテーブル作成部１０４に受け渡す。
The slot
Further, the slot
テーブル作成部（マッピング情報作成部）１０４は、スロット情報取得部１０３によって取得されたメモリスロットペア番号に基づいて、そのメモリスロットペア番号に対して、シングルビットエラーを発生させた検証アドレスに対応する論理アドレスを対応付けて登録することにより、前述の如きＭＡＰテーブルＭＴ（マッピング情報）を作成する。
また、このテーブル作成部１０４によって作成されたＭＡＰテーブルＭＴは、例えばＦＢ−ＤＩＭＭ３０−１に格納される。すなわち、このＦＢ−ＤＩＭＭ３０−１が、テーブル作成部１０４によって作成されたマップテーブルを格納するマップテーブル格納部として機能する。なお、ＣＰＵ１０においては、このようなマップテーブルが格納された領域やプログラムが格納されたプログラム領域等を認識しており、これらの領域を検証アドレスとして判断することはない。
Based on the memory slot pair number acquired by the slot
Further, the MAP table MT created by the table creation unit 104 is stored in, for example, the FB-DIMM 30-1. That is, the FB-DIMM 30-1 functions as a map table storage unit that stores the map table created by the table creation unit 104. Note that the
そして、上述の如く、メモリコントローラ２１によるシングルビットエラーの生成やエラー応答情報の作成，スロット情報取得部１０３によるエラー応答情報の取得，テーブル作成部１０４によるＭＡＰテーブルＭＴの作成が行なわれると、検証アドレス選択部１０１は検証アドレスを切り替える。なお、これらの検証アドレスの選択からＭＡＰテーブルＭＴへの一連の処理は、ＭＡＰテーブルＭＴにおいて、試験領域数が所定数に達するまで繰り返し行なわれる。すなわち、試験領域数がＣＰＵ１０のキャッシュにおけるウェイ数の２倍以上になるまで繰り返し行なわれる。
As described above, when the
図６は実施形態の一例としてのコントローラモジュール１におけるＭＡＰテーブルＭＴの作成手法を説明するための図である。この図６に示す例においては、物理メモリ空間においてアドレス#A〜#Bの領域にスロット０〜３が割り当てられており、アドレス#C以降の領域にスロット４，５が割り当てられているものとする。
テーブル作成部１０４は、メモリ空間の先頭に割り当てられているメモリスロットペア分の項目を用意する。そして、テーブル作成部１０４は、先ず、アドレス#Aに割り当てられているスロットについて、そのメモリスロットペアをＭＡＰテーブルＭＴの列項目として作成する。
FIG. 6 is a diagram for explaining a method of creating the MAP table MT in the
The table creation unit 104 prepares items for memory slot pairs assigned at the head of the memory space. Then, the table creation unit 104 first creates the memory slot pair as a column item of the MAP table MT for the slot assigned to the address #A.
そして、検証アドレス選択部１０１は、アドレス#AからＣＰＵ１０のキャッシュサイズ単位で検証アドレスを切り替える。すなわち、検証アドレス選択部１０１は、先に選択したアドレスに対して、キャッシュサイズを加算した値を次の検証アドレスとして選択する。以下、隣接しない離れた位置のアドレスを選択することをアドレススキップもしくはアドレスジャンプという場合がある。又、この際、次のアドレスまでの距離をジャンプ単位といい、例えば、キャッシュサイズだけ離れたアドレスにアドレスジャンプを行なうことを、キャッシュサイズ単位でアドレスジャンプを行なうと表現する場合がある。
The verification
この切り替え先の検証アドレスに対して、メモリコントローラ２１によるシングルビットエラーの生成やエラー応答情報の作成，スロット情報取得部１０３によるエラー応答情報の取得，テーブル作成部１０４によるＭＡＰテーブルＭＴへの登録が行なわれる。なお、本実施形態においては、検証アドレス選択部１０１は、検証アドレスのアドレススキップを行なうに際して、物理メモリ空間においてメモリアドレスが小さい方から大きい方に向けて行なうものとする。
For this verification address of the switching destination, the
このような、検証アドレスのキャッシュサイズ単位でのアドレススキップ，シングルビットエラーの生成，エラー応答情報の取得及びＭＡＰテーブルＭＴへの登録は、ＭＡＰテーブルＭＴにおいて、試験領域の数がスロットに対して予め設定された必要数を満たすまで繰り返し行なわれる。
スロット０〜３について、ＭＡＰテーブルＭＴにおいて試験領域が必要数分確保されると、次に、検証アドレス選択部１０１は、ＦＢ−ＤＩＭＭ３０にかかる物理アドレスにおいて、先にメモリアクセスを行なった該検証アドレスから、複数のＦＢ−ＤＩＭＭ３０のうちの最小容量サイズ以上（本実施形態では最小容量サイズ）離れた位置を次の検証アドレスとして選択する。すなわち、検証アドレス選択部１０１は、最小容量サイズ単位でアドレスジャンプを行なう。なお、本実施形態においては、検証アドレス選択部１０１は、検証アドレスのアドレスジャンプを行なうに際して、物理メモリ空間においてメモリアドレスが小さい方から大きい方に向けて行なうものとする。
Such an address skip in units of the cache size of the verification address, generation of a single bit error, acquisition of error response information, and registration in the MAP table MT are performed in advance in the MAP table MT so that the number of test areas is pre- Repeated until the required number is met.
When the required number of test areas are secured in the MAP table MT for the
この最小容量サイズ単位でのアドレスジャンプは、新たな検証アドレスが先にＭＡＰテーブルＭＴへ登録を行なったスロットとは異なるスロットに対応するものになるまで行なうことが望ましい。
そして、この新たな検証アドレスが、先にＭＡＰテーブルＭＴへ登録を行なったスロットとは異なるスロット（例えば、スロット４，５）に対応するものである場合には、テーブル作成部１０４は、メモリ空間の先頭に割り当てられているメモリスロットペア分の項目を用意する。テーブル作成部１０４は、アドレス#Bに割り当てられているスロットについて、そのメモリスロットペアをＭＡＰテーブルＭＴの列項目として作成する。
The address jump in units of the minimum capacity size is desirably performed until the new verification address corresponds to a slot different from the slot that has been previously registered in the MAP table MT.
When this new verification address corresponds to a slot (for example,
その後、検証アドレス選択部１０１は、この新たな検証アドレスからＣＰＵ１０のキャッシュサイズ単位でアドレススキップを行ない、シングルビットエラーの生成，エラー応答情報の取得及びＭＡＰテーブルＭＴへの登録を行なう。
このような、スロット４，５についての、検証アドレスのキャッシュサイズ単位でのアドレススキップ，シングルビットエラーの生成，エラー応答情報の取得及びＭＡＰテーブルＭＴへの登録も、ＭＡＰテーブルＭＴにおいて、試験領域の数がスロットに対して予め設定された必要数を満たすまで繰り返し行なわれる。
Thereafter, the verification
For
なお、本実施形態においては、上記過程において物理メモリ空間においてスキップした空間は、当該ＭＡＰテーブルＭＴに登録されないことにより、当該ＭＡＰテーブルＭＴにかかる試験領域としては使用されないことになる。しかしながら、これらのスキップされた空間中に存在するメモリアドレスは、他のＭＡＰテーブルＭＴに登録された場合には、この他のＭＡＰテーブルＭＴにより、試験領域として使用されることとなる。 In the present embodiment, the space skipped in the physical memory space in the above process is not registered in the MAP table MT, so that it is not used as a test area for the MAP table MT. However, when the memory addresses existing in these skipped spaces are registered in another MAP table MT, they are used as test areas by the other MAP table MT.
本コントローラモジュール１においては、上述の如く、物理メモリ空間において、検証アドレスが特定のスロットに割り当てられている領域内にある場合に、ＭＡＰテーブルＭＴへの検証アドレスにかかる登録が試験領域数を満たすまで、アドレススキップとシングルビットエラーの生成，エラー応答情報の取得及びＭＡＰテーブルＭＴへの登録を繰り返し行なう。このように、メモリ空間をアドレススキップしながらＭＡＰテーブルＭＴを作成することにより、メモリ空間を短時間で検証することができる。すなわち、これにより、ＭＡＰテーブルＭＴの作成に要する時間を短縮することができる。
In the
また、物理メモリ空間において、特定のスロットに関して、ＭＡＰテーブルＭＴへの検証アドレスにかかる登録が試験領域数を満たした場合には、次に、検証アドレスがＭＡＰテーブルＭＴに未登録な他のスロットに対応するものになるまで、アドレスジャンプとシングルビットエラーの生成，エラー応答情報の取得及びＭＡＰテーブルＭＴへの登録を繰り返し行なう。これにより、物理メモリ空間内に点在しているスロットに関する領域を短時間で見つけ出すことができ、ＭＡＰテーブルＭＴの作成に要する時間を短縮することができる。 Further, in the physical memory space, when the registration related to the verification address in the MAP table MT for a specific slot satisfies the number of test areas, the verification address is then transferred to another slot that is not registered in the MAP table MT. The address jump, generation of single bit error, acquisition of error response information, and registration in the MAP table MT are repeated until a corresponding one is obtained. As a result, it is possible to find out the areas related to the slots scattered in the physical memory space in a short time, and to shorten the time required to create the MAP table MT.
また、検証アドレス選択部１０１は、ＦＢ−ＤＩＭＭ３０にかかる物理アドレスにおいて、先にメモリアクセスを行なった検証アドレスと同一のキャッシュライン上に割り当てられている論理アドレスを次の検証アドレスとして選択する。なお、この同一キャッシュライン上に割り当てられている論理アドレスの選択は、例えば、２次キャッシュサイズ，ウェイ数，キャッシュラインのサイズ及びウェイサイズに基づいて行なわれる。
Also, the verification
さらに、コア０は、ＦＢ−ＤＩＭＭ３０の負荷試験の実行時においてアクセス実行部１０５としても機能する。このアクセス実行部１０５は、テーブル作成部１０４によって作成されたＭＡＰテーブルＭＴに基づいて、試験対象のＦＢ−ＤＩＭＭ３０にかかる論理アドレスに対してメモリアクセスを行なう。本実施形態においては、コア０はＦＢ−ＤＩＭＭ３０にかかる論理アドレスに対するメモリアクセスとして、所定のデータのライトとリードを行なう。
Furthermore, the
さらに、この際、アクセス実行部１０５は、ＭＡＰテーブルＭＴにおいて同一のメモリスロットペアに関連付けられた複数の論理アドレスに順番にアクセスする。これにより、アクセス実行部１０５は、そのメモリスロットペアに取り付けられたＦＢ−ＤＩＭＭ３０に集中的にメモリアクセスを行なうことができ、特定のＦＢ−ＤＩＭＭ３０に効率よく負荷を与えることができる。
Further, at this time, the
さらに、上述の如く、ＭＡＰテーブルＭＴには、同一のキャッシュライン上に割り当てられている論理アドレスが登録されており、更に、これらの論理アドレスがウェイ数よりも多数の試験領域数となるように登録されている。すなわち、アクセス実行部１０５は、ＭＡＰテーブルＭＴに基づいて、試験対象である特定のＦＢ−ＤＩＭＭ３０に対応付けられた複数の論理アドレスに対して順次アクセスを行なうことにより、同一のキャッシュライン上に割り当てられている論理アドレスであって、ウェイ数よりも多数の論理アドレスに対してアクセスを行なう。
Further, as described above, the logical addresses allocated on the same cache line are registered in the MAP table MT, and further, these logical addresses have a larger number of test areas than the number of ways. It is registered. That is, the
図７は実施形態の一例としてのコントローラモジュール１におけるアクセス実行部１０５によるアクセス手法を説明するための図である。
本コントローラモジュール１においては、以下の（１），（２）の策により、全てのメモリアクセスを特定のＦＢ−ＤＩＭＭ３０へのアクセスとすることにより、アクセス頻度を高めることが可能である。
FIG. 7 is a diagram for explaining an access method by the
In the
（１）物理メモリ空間において、ＣＰＵキャッシュの同一ラインに割り当てられる複数の領域（図７に示す例では、例えば領域１〜４参照）を確保する。
ここで、確保する領域の数は、ＣＰＵキャッシュのウェイ数よりも多数となるようにする。特に、ＣＰＵ１０におけるウェイ（キャッシュ）のリプレイスがランダムに行なわれる場合には、ウェイ数の２倍以上の領域をアクセス先として用意することにより、ＣＰＵキャッシュのヒット率を低減し、ＦＢ−ＤＩＭＭ３０へのアクセス頻度を向上させることができる。従って、ウェイのリプレイス手法が未知である場合には、ウェイ数の２倍以上の領域をアクセス先として用意することが望ましい。
(1) In the physical memory space, a plurality of areas (see, for example,
Here, the number of areas to be secured is set to be larger than the number of ways of the CPU cache. In particular, when way (cache) replacement in the
確保する領域の数がＣＰＵキャッシュのウェイ数の２倍よりも少ない場合には、２順目以降にアクセスしたアドレスがＣＰＵキャッシュにヒットする確率が高くなり、ＦＢ−ＤＩＭＭ３０へのアクセス頻度が下がる。
（２）各領域の先頭アドレスのみをアクセスアドレスとして使用し、これらの各領域の先頭アドレスに対して順次アクセスする。これにより、1回のメモリアクセス命令実行毎に対象ＦＢ−ＤＩＭＭ３０へのアクセス頻度を高める。
アクセス実行部１０５は、各ウェイの同じキャッシュラインｎに割当られる複数（ウェイ数の２倍以上の個数）の領域の先頭アドレスへのアクセスを繰り返す。図７においては、物理メモリ空間における互いに異なる領域１〜４へのアクセスを行なう例を示している。アクセス実行部１０５は、物理メモリ空間における領域１の先頭アドレスへのアクセス（符号ａ１）、領域２の先頭アドレスへのアクセス（符号ａ２）、領域３の先頭アドレスへのアクセス（符号ａ３）、領域４の先頭アドレスへのアクセス（符号ａ４）の順で順次アクセスを行なう。更に、その後、物理メモリ空間における領域１の先頭アドレスへのアクセス（符号ａ１）、領域１の先頭アドレスへのアクセス（符号ａ５）、領域２の先頭アドレスへのアクセス（符号ａ６）・・・と、上記の各領域１〜４へのアクセスを繰り返し実行する。これにより、符号ａ３以降のアクセス時において、ウェイ０，１の各キャッシュラインｎには、先にアクセスした領域のデータが読み込まれている確率が高くなる。すなわち、メモリアクセス毎にキャッシュリプレースが発生し、ＦＢ−ＤＩＭＭ３０へのアクセス実頻度を高くすることができる。
When the number of areas to be secured is less than twice the number of ways of the CPU cache, the probability that addresses accessed in the second and subsequent orders will hit the CPU cache increases, and the access frequency to the FB-
(2) Only the head address of each area is used as an access address, and the head address of each area is sequentially accessed. This increases the frequency of access to the target FB-
The
また、コア１，２のそれぞれも、ＦＢ−ＤＩＭＭ３０の負荷試験の実行時において、コア０と同様にアクセス実行部１０５として機能する。これらのコア１，２のアクセス実行部１０５は、コア０のアクセス先と同一のＦＢ−ＤＩＭＭ３０に対してメモリアクセスを行なう。この際、これらのコア１，２のアクセス実行部１０５は、ＦＢ−ＤＩＭＭ３０―１に格納されているコア１用のＭＡＰテーブルＭＴ及びコア２用のＭＡＰテーブルＭＴに基づいて、ＦＢ−ＤＩＭＭ３０に対するメモリアクセスを行なう。
Each of the
特に、本実施形態においては、図３に示すように、コア１はＦＢ−ＤＩＭＭ３０にかかる論理アドレスに対するメモリアクセスとして所定のデータのライトを行なう。又、コア２はＦＢ−ＤＩＭＭ３０にかかる論理アドレスに対するメモリアクセスとして、データのリードを行なう。
また、コア３は、ＦＢ−ＤＩＭＭ３０の負荷試験の実行時において、ＦＢ−ＤＩＭＭ３０のＡＭＢ３１のレジスタ（図示省略）に対するレジスタアクセスを行なう。このように、ＦＢ−ＤＩＭＭ３０の負荷試験の実行時において、同一のＦＢ−ＤＩＭＭ３０に対して、コア０〜２による互いに異なる種類のメモリアクセスと、コア３によるＡＭＢ３１のレジスタアクセスとを同時に動作させる。例えば、複数のコアに対して、同じタイミングで指示を行なうことにより、これらのコアが同時に動作する。これにより、ＡＭＢ３１を構成する各モジュールを同時に動作させる。なお、コア３によるレジスタアクセスの具体的手法は、既知の種々の手法により実現することができ、その説明を省略する。
In particular, in the present embodiment, as shown in FIG. 3, the
Further, the
そして、処理装置１のＣＰＵ１０が、試験プログラムを実行することにより、上述した検証アドレス選択部１０１，エラー生成指示部１０２，スロット情報取得部１０３，テーブル作成部１０４及びアクセス実行部１０５として機能する。
なお、これらの検証アドレス選択部１０１，エラー生成指示部１０２，スロット情報取得部１０３，テーブル作成部１０４及びアクセス実行部１０５としての機能を実現するためのプログラム（試験プログラム）は、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ等），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ＋Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋ＲＷ，ＨＤ ＤＶＤ等），ブルーレイディスク，磁気ディスク，光ディスク，光磁気ディスク，種々のメモリカード（例えば、ＣＦ（CompactFlash）カードやＳＤカード）等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。又、そのプログラムを、例えば磁気ディスク，光ディスク，光磁気ディスク等の記憶装置（記録媒体）に記録しておき、その記憶装置から通信経路を介してコンピュータに提供するようにしてもよい。
The
A program (test program) for realizing the functions as the verification
検証アドレス選択部１０１，エラー生成指示部１０２，スロット情報取得部１０３，テーブル作成部１０４及びアクセス実行部１０５としての機能を実現する際には、内部記憶装置（本実施形態では例えば、ＦＢ−ＤＩＭＭ３０）に格納されたプログラムがコンピュータのマイクロプロセッサ（本実施形態ではＣＰＵ１０）によって実行される。このとき、記録媒体に記録されたプログラムをコンピュータが読み取って実行するようにしてもよい。
When realizing the functions as the verification
なお、本実施形態において、コンピュータとは、ハードウェアとオペレーティングシステムとを含む概念であり、オペレーティングシステムの制御の下で動作するハードウェアを意味している。又、オペレーティングシステムが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウェアは、少なくとも、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とをそなえており、本実施形態においては、コントローラモジュール１がコンピュータとしての機能を有しているのである。
In the present embodiment, the computer is a concept including hardware and an operating system, and means hardware that operates under the control of the operating system. Further, when an operating system is unnecessary and hardware is operated by an application program alone, the hardware itself corresponds to a computer. The hardware includes at least a microprocessor such as a CPU and means for reading a computer program recorded on a recording medium. In this embodiment, the
図１に示すＴＴＹ（Tele-TYpewriter）端末４１は、キーボード等の入力装置とディスプレイやプリンタ等の出力装置とをそなえた入出力端末である。このＴＴＹ端末４１は、本コントロールモジュール１に通信可能に接続されている。そして、オペレータは、このＴＴＹ端末４１を介して、種々の入力操作を行なう。例えば、オペレータは、このＴＴＹ端末４１を用いて、ＦＢ−ＤＩＭＭ３０の試験プログラムの実行指示を行なう。又、この試験プログラムによる結果等はこのＴＴＹ端末４１の出力装置を介して出力される。
A TTY (Tele-TYpewriter) terminal 41 shown in FIG. 1 is an input / output terminal including an input device such as a keyboard and an output device such as a display and a printer. The
上述の如く構成された本コントロールモジュール１におけるＦＢ−ＤＩＭＭ３０の負荷試験時の処理を、図８に示すフローチャート（ステップＡ１０〜Ａ５０）に従って説明する。
オペレータがＴＴＹ端末４１からＦＢ−ＤＩＭＭ３０の負荷試験開始の指示を入力すると、ＣＰＵ１０により試験プログラムが実行される。これにより、コア０において、任意の論理アドレスに対してエラー生成指示が行なわれ、メモリコントローラ２１がその論理アドレスにエラーを生成する（ステップＡ１０）。そして、このエラー生成を行なった論理アドレスからリードを行ない、メモリコントローラ２１から得られるエラー応答情報に基づいて、その論理アドレスに対応するスロット位置を割り出す（ステップＡ２０）。
Processing during the load test of the FB-
When an operator inputs an instruction to start a load test of the FB-
テーブル作成部１０４が、ステップＡ１０においてエラー生成を行なった論理アドレスとステップＡ２０において割り出されたスロット情報とを対応付けることによりＭＡＰテーブルＭＴにエントリする（ステップＡ３０）。なお、本実施形態においては、このＭＡＰテーブルＭＴは、コア０〜３のうち、メモリアクセス試験を行なうコア０〜３に対応させるべく３種類作成される。
The table creation unit 104 makes an entry in the MAP table MT by associating the logical address that generated the error in Step A10 with the slot information determined in Step A20 (Step A30). In the present embodiment, three types of the MAP table MT are created so as to correspond to the
そして、全メモリスロットペア（スロット）に対して、それぞれ所定数の論理アドレスの抽出が行なわれたか否かを確認する（ステップＡ４０）。ここで、全スロットに対して所定数の論理アドレスが抽出されていない場合には（ステップＡ４０のＮＯルート参照）、ステップＡ１０に戻る。一方、全スロットに対して所定数の論理アドレスが抽出されている場合には（ステップＡ４０のＹＥＳルート参照）、コア０〜３の各アクセス実行部１０５が、それぞれＭＡＰテーブルＭＴを参照して、同一のメモリスロットペアにアクセスすべく、互いに異なる論理アドレスに対して同時にメモリアクセス（ライト、リード、ライト＆リード）を行なう（ステップＡ５０）。これにより、特定のメモリスロットペアに搭載されたＦＢ−ＤＩＭＭ３０に対してメモリアクセスを集中させることができ、効率的にＦＢ−ＤＩＭＭ３０の負荷試験を実施することができるのである。
Then, it is confirmed whether or not a predetermined number of logical addresses have been extracted for all memory slot pairs (slots) (step A40). If a predetermined number of logical addresses have not been extracted for all slots (see NO route in step A40), the process returns to step A10. On the other hand, when a predetermined number of logical addresses are extracted for all slots (see YES route in step A40), the
なお、負荷試験に関して、ＦＢ−ＤＩＭＭ３０において集中的なメモリアクセスを行なわせた後の処理（例えば、ＦＢ−ＤＩＭＭ３０の性能評価等）については、既知の種々の手法を適用して実現することができるものであり、便宜上その詳細な説明は省略する。
また、上述したフローチャートにおいて、ステップＡ１０〜Ａ４０によりＭＡＰテーブルＭＴを作成するＭＡＰテーブル作成機能が実現される。
Regarding the load test, processing after intensive memory access is performed in the FB-DIMM 30 (for example, performance evaluation of the FB-DIMM 30) can be realized by applying various known methods. For the sake of convenience, detailed description thereof is omitted.
In the above-described flowchart, the MAP table creation function for creating the MAP table MT is realized by steps A10 to A40.
次に、本コントローラモジュール１におけるＭＡＰテーブルＭＴの作成手法を、図９に示すフローチャート（ステップＢ１０〜Ｂ１４０）に従って説明する。
先ず、検証アドレス選択部１０１が、ＦＢ−ＤＩＭＭ３０におけるシステムの未使用領域を検索する（ステップＢ１０）。具体的には、検証アドレス選択部１０１は、ＣＰＵ１０の２次キャッシュの１ウェイサイズ分の未使用領域を探す。また、ここで、テーブル作成部１０４は、メモリスロットペア数に相当する数の列と、ウェイ数の２倍の数の行とからなるブランクのＭＡＰテーブルＭＴを、負荷試験の実行時にメモリアクセスを担当するコア０〜２の数と同数用意する。以下、このＭＡＰテーブルＭＴのブランクを埋めることにより、ＭＡＰテーブルＭＴを完成させる。
Next, a method for creating the MAP table MT in the
First, the verification
また、テーブル作成部１０４は、見つかった未使用領域の先頭の物理アドレスを検証アドレスとして、変数taddrにセットする（ステップＢ２０）。又、エラー生成指示部１０２は、メモリコントローラ２１に対して、ステップＢ１０において検証アドレス選択部１０１によって選択された検証アドレスにＥＣＣエラーを発生させるための指示を行なう（ステップＢ３０：エラー生成指示ステップ）。この指示は、例えば、メモリコントローラ２１にエラーインジェクション機能を実行させる所定のコマンドを、taddrに格納されているアドレスとともに送信することにより行なう。メモリコントローラ２１は、taddrに格納されているアドレスに対して、エラーインジェクション機能によりＥＣＣシングルビットエラーを発生させる。
Further, the table creation unit 104 sets the head physical address of the found unused area as a verification address in the variable taddr (step B20). Further, the error
スロット情報取得部１０３は、メモリコントローラ２１に設定されるエラー情報（エラー発生メモリコントローラ２１のブランチ，ランク情報等）から、割り当てられているメモリスロットペア位置を特定する（ステップＢ４０：スロット情報取得ステップ）。
また、スロット情報取得部１０３は、該当するメモリスロットペアの試験領域数が既に必要数（本実施形態ではウェイ数の２倍）分確保済みであるか否かを判断する（ステップＢ５０）。ここで、該当するメモリスロットペアの試験領域数が必要数に満たない場合には（ステップＢ５０のＮＯルート参照）、次に、検証アドレスが、該当メモリスロットペアにおいて最初に見つかった試験領域（１個目）であるかを判断する（ステップＢ６０）。すなわち、これから検証アドレスによって埋めようとするブランクがＭＡＰテーブルＭＴにおける試験領域番号１に相当するものであるか否かを判断する。検証アドレスが該当メモリスロットペアにおいて最初に見つかった（先頭の）試験領域である場合には（ステップＢ６０のＹＥＳルート参照）、変数taddrの物理アドレス（検証アドレス）に対応する論理アドレスをＭＡＰテーブルＭＴにおける当該位置にセットする（ステップＢ７０）。
The slot
Further, the slot
そして、スロット情報取得部１０３は、必要な試験領域数が確保されたか否かを判断し（ステップＢ８０）、必要な試験領域数が確保できた場合には（ステップＢ８０のＹＥＳルート参照）、処理を終了する。又、必要な試験領域数が確保できていない場合には（ステップＢ８０のＮＯルート参照）、次に、未使用領域（ＣＰＵ１０の２次キャッシュ１ウェイサイズ）分が終了したかを確認する（ステップＢ１００）。すなわち、ステップＢ１０においえ確保した１ウェイサイズ分の未使用領域の全てに対してステップＢ２０〜Ｂ４０の各処理（検証）を行なったかを判断する。
Then, the slot
１ウェイサイズ分の未使用領域の全て領域に対して処理が完了していない場合には（ステップＢ１００のＮＯルート参照）、変数taddrにＣＰＵ１０のキャッシュラインサイズ分加算する（ステップＢ１１０）。すなわち、キャッシュサイズ単位でアドレススキップを行なうことにより、次のキャッシュラインをチェックするのである。その後、ステップＢ２０に戻る。
If processing has not been completed for all unused areas for one way size (see NO route in step B100), the cache line size of the
一方、検証アドレスが、該当メモリスロットペアにおいて最初に見つかった試験領域（１個目）ではない場合には（ステップＢ６０のＮＯルート参照）、次に、検証アドレスが、その検証アドレスが最初に見つかった試験領域と同じＣＰＵキャッシュラインであるか否かを判断する（ステップＢ９０）。ここで、検証アドレスが、最初に見つかった試験領域と同一のＣＰＵキャッシュライン上にある場合には（ステップＢ９０のＹＥＳルート参照）、ステップＢ７０に移行する。一方、検証アドレスが、その検証アドレスが最初に見つかった試験領域と同じＣＰＵキャッシュラインでない場合には（ステップＢ９０のＮＯルート参照）、ステップＢ１００に移行する。これらにより、ＭＡＰテーブルＭＴにおいて、各メモリスロットペア毎の試験領域が同じキャッシュライン上に割り当てられる領域となるようにすることができるのである。 On the other hand, if the verification address is not the first test area (first) found in the corresponding memory slot pair (see NO route in step B60), then the verification address is found first. It is determined whether the CPU cache line is the same as the test area (step B90). Here, if the verification address is on the same CPU cache line as the first found test area (see YES route in step B90), the process proceeds to step B70. On the other hand, if the verification address is not the same CPU cache line as the test area where the verification address was first found (see NO route in step B90), the process proceeds to step B100. Thus, in the MAP table MT, the test area for each memory slot pair can be assigned to the same cache line.
また、１ウェイサイズ分の未使用領域の全て領域に対して処理が完了した場合には（ステップＢ１００のＹＥＳルート参照）、確保した１ウェイ分の未使用領域において試験領域が見つかったか否かを確認する（ステップＢ１２０）。ここで、１つでも試験領域が見つかった場合には（ステップＢ１２０のＮＯルート参照）、未使用領域の最後のアドレスを開始位置として、次の１ウェイサイズ分の未使用領域を検索して（ステップＢ１３０）、ステップＢ２０に戻る。一方、１個も試験領域が見つからなかった場合には（ステップＢ１２０のＹＥＳルート参照）、未使用領域の先頭アドレスに、実装されているＦＢ−ＤＩＭＭ３０の最小容量のペアサイズ分（最小容量サイズ）を加算したアドレスを開始位置として、次の１ウェイサイズ分の未使用領域を検索する（ステップＢ１４０）、すなわち、最小容量サイズ単位でアドレスジャンプを行なう。その後、ステップＢ２０に戻る。
When processing is completed for all unused areas for one way size (see YES route in step B100), it is determined whether a test area has been found in the reserved unused areas for one way. Confirm (step B120). If at least one test area is found (see NO route in step B120), the unused area for the next one way size is searched using the last address of the unused area as the start position ( Step B130) and return to Step B20. On the other hand, if no test area is found (see YES route in step B120), the minimum capacity pair size (minimum capacity size) of the installed FB-
このように、実施形態の一例としての コントローラモジュール１によれば、アクセス実行部１０５が、論理アドレスとメモリスロットペアとを対応付けて作成したＭＡＰテーブルＭＴに基づいて、ＦＢ−ＤＩＭＭ３０にアクセスを行なう。これにより、従来手法では物理メモリアドレスからメモリスロット位置を判断できないＦＢ−ＤＩＭＭ３０においても、各スロット位置のＦＢ−ＤＩＭＭ３０がどの物理メモリアドレスに割当てられているかを知ることができる。すなわち、特定のスロットＳに取り付けられたＦＢ−ＤＩＭＭ３０に対してメモリアクセスを集中させることができ、ＦＢ−ＤＩＭＭ３０の負荷試験を効率よく実施することができる。
As described above, according to the
また、ＭＡＰテーブルＭＴの作成に際して、検証アドレス選択部１０１が、キャッシュサイズ単位でアドレススキップを行ないながら検証アドレスを決定し、この検証アドレスに対してシングルビットエラーの生成やエラー応答情報の取得、ＭＡＰテーブルＭＴへの登録を繰り返し行なう。更に、ＭＡＰテーブルＭＴにおいて、試験領域数がスロットに対して予め設定された必要数を満たされた後には、検証アドレス選択部１０１が、最小容量サイズ単位でアドレスジャンプを行なって検証アドレスを決定することにより、ＭＡＰテーブルＭＴを短時間で作成することができる。特に、アドレスジャンプを、複数そなえられたＦＢ−ＤＩＭＭ３０のうちの最小容量サイズで行なうことにより、異なるスロットに対応する論理アドレスを効率的に見つけ出すことができる。
Further, when creating the MAP table MT, the verification
すなわち、メモリ空間全体に各スロットが割り当てられている空間が点在している場合においても、物理メモリ空間における先頭位置から順番にほぼメモリ全体にわたって、スロット位置を特定するための処理を順番に繰り返し行なう必要がなく効率的である。
また、ＭＡＰテーブルＭＴにおいて、メモリスロットペアに関して同一のキャッシュライン上の複数の論理アドレスを対応付けている。そして、アクセス実行部１０５が、このＭＡＰテーブルＭＴを参照して、一のメモリスロットペアにかかるＦＢ−ＤＩＭＭ３０に対して、ウェイ数よりも多数の論理アドレスに対してアクセスを行なう。これにより、ＦＢ−ＤＩＭＭ３０へのメモリアクセス毎にキャッシュリプレースが生じ、ＦＢ−ＤＩＭＭ３０へのアクセス頻度を高くすることができる。
In other words, even in the case where the entire memory space is dotted with spaces to which slots are assigned, the process for specifying the slot position is repeated in order from almost the entire memory in order from the start position in the physical memory space. It is efficient without having to do it.
In the MAP table MT, a plurality of logical addresses on the same cache line are associated with the memory slot pair. Then, the
ＦＢ−ＤＩＭＭ３０の負荷試験の実行時において、同一のＦＢ−ＤＩＭＭ３０に対して、コア０〜２による互いに異なる種類のメモリアクセスと、コア３によるＡＭＢ３１のレジスタアクセスとを同時に動作させる。これにより、ＦＢ−ＤＩＭＭ３０において、ＡＭＢ３１を構成する各モジュールを同時に動作させることができ、又、リード方向バスとライト方向バスとを同時に動作させることができる。これにより、ＦＢ−ＤＩＭＭ３０への負荷を効率的に高めることができる。
When the load test of the FB-
そして、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態においては、ＣＰＵ１０が４コアである例について説明しているが、これに限定されるものではなく、ＣＰＵ１０が、３以下もしくは５以上のコアをそなえてもよい。
The disclosed technology is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present embodiment.
For example, in the embodiment described above, an example in which the
また、上述した実施形態においては、ＣＰＵ１０が２ウェイキャッシュ（ウェイ数＝２）の例について説明しているが、これに限定されるものではなく、ＣＰＵ１０が３以上のウェイをそなえてもよい。又、ＣＰＵ１０においてキャッシュを分割しない場合についても適用することができる。
また、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
In the above-described embodiment, the
Further, according to the above-described disclosure, this embodiment can be implemented and manufactured by those skilled in the art.
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
メモリを接続可能なスロットを複数そなえた制御装置であって、
該メモリにかかる検証アドレスを選択する検証アドレス選択部と、
該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成部と、
該エラー生成部によって発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得部と、
該スロット情報取得部によって取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成部と、
該マッピング情報作成部によって作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行部とをそなえることを特徴とする、制御装置。
Regarding the above embodiment, the following additional notes are disclosed.
(Appendix 1)
A control device having a plurality of slots to which a memory can be connected,
A verification address selection unit for selecting a verification address applied to the memory;
An error generator that generates an error by memory access to the verification address;
A slot information acquisition unit that acquires slot information related to the slot of the memory to which the verification address related to the error is assigned based on the error response information created for the error generated by the error generation unit;
A mapping information creating unit that creates mapping information by associating the logical address corresponding to the verification address with the slot information based on the slot information obtained by the slot information obtaining unit;
A control apparatus comprising: an access execution unit that accesses a logical address of a test target memory based on the mapping information created by the mapping information creation unit.
（付記２）
該マッピング情報作成部によって作成された該マッピング情報を格納するマッピング情報格納部をそなえることを特徴とする、付記１記載の制御装置。
（付記３）
該検証アドレス選択部が、該メモリにかかる物理アドレスにおいて、先にメモリアクセスを行なった該検証アドレスから、複数の該メモリのうちの最小容量サイズ以上離れた位置を次の検証アドレスとして選択することを特徴とする、付記１又は付記２記載の制御装置。
(Appendix 2)
The control apparatus according to
(Appendix 3)
The verification address selection unit selects, as a next verification address, a position that is more than the minimum capacity size of the plurality of memories from the verification address that previously performed memory access in the physical address of the memory. The control device according to
（付記４）
当該制御装置にそなえられたＣＰＵ（Central Processing Unit）が、キャッシュを複数のウェイに分割するマルチウェイ方式である場合において、
該マッピング情報作成部が、該マッピング情報において、一の該スロット情報に関して同一のキャッシュライン上の複数の論理アドレスを対応付けるとともに、
該アクセス実行部が、該マッピング情報を参照して、該一のスロット情報にかかる該メモリに対して、該ウェイ数よりも多数の論理アドレスに対してアクセスを行なうことを特徴とする、付記１〜付記３のいずれか１項に記載の制御装置。
(Appendix 4)
When the CPU (Central Processing Unit) provided in the control device is a multi-way system that divides the cache into a plurality of ways,
The mapping information creating unit associates a plurality of logical addresses on the same cache line with respect to one slot information in the mapping information,
The access execution unit refers to the mapping information, and accesses the memory related to the one slot information to a larger number of logical addresses than the number of ways. The control device according to any one of?
（付記５）
該ＣＰＵが複数のコアをそなえる場合において、該複数のコアのうち２以上のコアが、それぞれ該アクセス実行部として、該試験対象のメモリに対して互いに異なる種類のメモリアクセスを同時に行なうことを特徴とする、付記１〜４のいずれか１項に記載の制御装置。
(Appendix 5)
When the CPU has a plurality of cores, two or more of the plurality of cores simultaneously perform different types of memory accesses to the test target memory as the access execution unit, respectively. The control device according to any one of
（付記６）
該複数のコアのうち該２以上のコアとは異なる他のコアが、該２以上のコアによる各メモリアクセスと同時に、該試験対象のメモリに対するレジスタアクセスを行なうことを特徴とする、付記５記載の制御装置。
（付記７）
メモリを接続可能なスロットを複数そなえた制御装置における、該メモリの試験方法であって、
該メモリにかかる検証アドレスを選択する検証アドレス選択ステップと、
該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成ステップと、
該エラー発生ステップにおいて発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得ステップと、
該スロット情報取得ステップにおいて取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成ステップと、
該マッピング情報作成ステップにおいて作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行ステップとをそなえることを特徴とする、試験方法。
(Appendix 6)
The other core different from the two or more cores among the plurality of cores performs register access to the memory under test simultaneously with each memory access by the two or more cores. Control device.
(Appendix 7)
A test method for a memory in a control device having a plurality of slots to which a memory can be connected, comprising:
A verification address selection step of selecting a verification address applied to the memory;
An error generation step for generating an error by a memory access to the verification address;
A slot information acquisition step for acquiring slot information related to the slot of the memory to which the verification address related to the error is assigned based on the error response information generated for the error generated in the error generation step;
A mapping information creating step for creating mapping information by associating the logical address corresponding to the verification address with the slot information based on the slot information obtained in the slot information obtaining step;
A test method comprising: an access execution step of accessing a logical address related to a memory to be tested based on the mapping information created in the mapping information creation step.
（付記８）
該検証アドレス選択ステップにおいて、該メモリにかかる物理アドレスにおいて、先にメモリアクセスを行なった該検証アドレスから、複数の該メモリのうちの最小容量サイズ以上離れた位置を次の検証アドレスとして選択することを特徴とする、付記７記載の試験方法。
(Appendix 8)
In the verification address selection step, the physical address of the memory is selected as a next verification address a position that is more than the minimum capacity size of the plurality of memories from the verification address that has previously performed memory access. The test method according to
（付記９）
当該制御装置にそなえられたＣＰＵ（Central Processing Unit）が、キャッシュを複数のウェイに分割するマルチウェイ方式である場合において、
該マッピング情報作成ステップにおいて、該マッピング情報において、一の該スロット情報に関して同一のキャッシュライン上の複数の論理アドレスを対応付けるとともに、
該アクセス実行ステップにおいて、該マッピング情報を参照して、該一のスロット情報にかかる該メモリに対して、該ウェイ数よりも多数の論理アドレスに対してアクセスを行なうことを特徴とする、付記７又は付記８記載の試験方法。
(Appendix 9)
When the CPU (Central Processing Unit) provided in the control device is a multi-way system that divides the cache into a plurality of ways,
In the mapping information creation step, in the mapping information, a plurality of logical addresses on the same cache line are associated with one slot information,
The access execution step refers to the mapping information, and accesses the memory related to the one slot information to a larger number of logical addresses than the number of ways. Or the test method according to Appendix 8.
（付記１０）
該ＣＰＵが複数のコアをそなえる場合に、該アクセス実行ステップにおいて、該複数のコアのうち２以上のコアが、該それぞれ該試験対象のメモリに対して、互いに異なる種類のメモリアクセスを同時に行なうことを特徴とする、付記７〜９のいずれか１項に記載の試験方法。
(Appendix 10)
When the CPU has a plurality of cores, in the access execution step, two or more of the plurality of cores simultaneously perform different types of memory accesses to the respective memories to be tested. The test method according to any one of
（付記１１）
該アクセス実行ステップにおいて、該複数のコアのうち該２以上のコアとは異なる他のコアが、該２以上のコアによる各メモリアクセスと同時に、該試験対象のメモリに対するレジスタアクセスを行なうことを特徴とする、付記１０記載の試験方法。
（付記１２）
メモリを接続可能なスロットを複数そなえたコンピュータにおいて、該メモリの試験を行なう試験機能を該コンピュータに実行させるための試験プログラムであって、
該メモリにかかる検証アドレスを選択する検証アドレス選択ステップと、
該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成ステップと、
該エラー発生ステップにおいて発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得ステップと、
該スロット情報取得ステップにおいて取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成ステップと、
該マッピング情報作成ステップにおいて作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行ステップとを、該コンピュータに実行させることを特徴とする、試験プログラム。
(Appendix 11)
In the access execution step, another core different from the two or more cores among the plurality of cores performs register access to the memory to be tested simultaneously with each memory access by the two or more cores. The test method according to
(Appendix 12)
A test program for causing a computer to execute a test function for testing the memory in a computer having a plurality of slots to which a memory can be connected,
A verification address selection step of selecting a verification address applied to the memory;
An error generation step for generating an error by a memory access to the verification address;
A slot information acquisition step for acquiring slot information related to the slot of the memory to which the verification address related to the error is assigned based on the error response information generated for the error generated in the error generation step;
A mapping information creating step for creating mapping information by associating the logical address corresponding to the verification address with the slot information based on the slot information obtained in the slot information obtaining step;
A test program for causing the computer to execute an access execution step of accessing a logical address related to a memory to be tested based on the mapping information created in the mapping information creation step.
（付記１３）
該検証アドレス選択ステップにおいて、該メモリにかかる物理アドレスにおいて、先にメモリアクセスを行なった該検証アドレスから、複数の該メモリのうちの最小容量サイズ以上離れた位置を次の検証アドレスとして選択させるように、該コンピュータを機能させることを特徴とする、付記１２記載の試験プログラム。
(Appendix 13)
In the verification address selection step, the physical address of the memory is selected as a next verification address at a position that is more than the minimum capacity size among the plurality of memories from the verification address that was previously accessed to the memory. The test program according to
（付記１４）
当該制御装置にそなえられたＣＰＵ（Central Processing Unit）が、キャッシュを複数のウェイに分割するマルチウェイ方式である場合において、
該マッピング情報作成ステップにおいて、該マッピング情報において、一の該スロット情報に関して同一のキャッシュライン上の複数の論理アドレスを対応付けるように、該コンピュータを機能させるとともに、
該アクセス実行ステップにおいて、該マッピング情報を参照して、該一のスロット情報にかかる該メモリに対して、該ウェイ数よりも多数の論理アドレスに対してアクセスを行なわせるように、該コンピュータを機能させることを特徴とする、付記１２又は付記１３記載の試験プログラム。
(Appendix 14)
When the CPU (Central Processing Unit) provided in the control device is a multi-way system that divides the cache into a plurality of ways,
In the mapping information creating step, the mapping information creating step causes the computer to function so as to associate a plurality of logical addresses on the same cache line with respect to one slot information.
In the access execution step, the computer is made to function so that the memory related to the one slot information is accessed with respect to a larger number of logical addresses than the number of ways with reference to the mapping information. The test program according to
（付記１５）
該ＣＰＵが複数のコアをそなえる場合に、該アクセス実行ステップにおいて、該複数のコアのうち２以上のコアに、該それぞれ該試験対象のメモリに対して、互いに異なる種類のメモリアクセスを同時に行なわせるように、該コンピュータを機能させることを特徴とする、付記１２〜１４のいずれか１項に記載の試験プログラム。
(Appendix 15)
When the CPU has a plurality of cores, in the access execution step, two or more of the plurality of cores simultaneously perform different types of memory accesses to the respective memories to be tested. Thus, the test program according to any one of
（付記１６）
該アクセス実行ステップにおいて、該複数のコアのうち該２以上のコアとは異なる他のコアが、該２以上のコアによる各メモリアクセスと同時に、該試験対象のメモリに対するレジスタアクセスを行なうように、該コンピュータを機能させることを特徴とする、付記１５記載の試験プログラム。
(Appendix 16)
In the access execution step, another core different from the two or more cores among the plurality of cores performs register access to the memory under test simultaneously with each memory access by the two or more cores. The test program according to
１ コントローラモジュール
１０ ＣＰＵ
１１−０〜１１−３，１１ コア
２０ ＤＭＡコントローラ
２１ メモリコントローラ（エラー生成部，エラー応答作成部）
３０−０〜３０−１５，３０ ＦＢ−ＤＩＭＭ（メモリ）
３１ ＡＭＢ
３２ ＤＲＡＭ
４１ ＴＴＹ端末
１００ ＲＡＩＤ装置
１０１ 検証アドレス選択部
１０２ エラー生成指示部
１０３ スロット情報作成部
１０４ テーブル作成部
１０５ アクセス実行部
３０１ ノースバウンド制御部
３０２ ノースバウンドフレーム作成部
３０３ レジスタアクセス制御部
３０４ ＤＲＡＭ制御部
３０５ サウスバウンドフレーム解析部
３０６ サウスバウンド制御部
ＭＴ ＭＡＰテーブル（マッピング情報）
1
11-0 to 11-3, 11
30-0 to 30-15, 30 FB-DIMM (memory)
31 AMB
32 DRAM
41
301
Claims (5)
該メモリにかかる検証アドレスを選択する検証アドレス選択部と、
該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成部と、
該エラー生成部によって発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得部と、
該スロット情報取得部によって取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成部と、
該マッピング情報作成部によって作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行部とをそなえることを特徴とする、制御装置。 A control device having a plurality of slots to which a memory can be connected,
A verification address selection unit for selecting a verification address applied to the memory;
An error generator that generates an error by memory access to the verification address;
A slot information acquisition unit that acquires slot information related to the slot of the memory to which the verification address related to the error is assigned based on the error response information created for the error generated by the error generation unit;
A mapping information creating unit that creates mapping information by associating the logical address corresponding to the verification address with the slot information based on the slot information obtained by the slot information obtaining unit;
A control apparatus comprising: an access execution unit that accesses a logical address of a test target memory based on the mapping information created by the mapping information creation unit.
該マッピング情報作成部が、該マッピング情報において、一の該スロット情報に関して同一のキャッシュライン上の複数の論理アドレスを対応付けるとともに、
該アクセス実行部が、該マッピング情報を参照して、該一のスロット情報にかかる該メモリに対して、該ウェイ数よりも多数の論理アドレスに対してアクセスを行なうことを特徴とする、請求項１又は２記載の制御装置。 When the CPU (Central Processing Unit) provided in the control device is a multi-way system that divides the cache into a plurality of ways,
The mapping information creating unit associates a plurality of logical addresses on the same cache line with respect to one slot information in the mapping information,
The access execution unit refers to the mapping information, and accesses the memory related to the one slot information to a larger number of logical addresses than the number of ways. 3. The control device according to 1 or 2.
該メモリにかかる検証アドレスを選択する検証アドレス選択ステップと、
該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成ステップと、
該エラー発生ステップにおいて発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得ステップと、
該スロット情報取得ステップにおいて取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成ステップと、
該マッピング情報作成ステップにおいて作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行ステップとをそなえることを特徴とする、試験方法。 A test method for a memory in a control device having a plurality of slots to which a memory can be connected, comprising:
A verification address selection step of selecting a verification address applied to the memory;
An error generation step for generating an error by a memory access to the verification address;
A slot information acquisition step for acquiring slot information related to the slot of the memory to which the verification address related to the error is assigned based on the error response information generated for the error generated in the error generation step;
A mapping information creating step for creating mapping information by associating the logical address corresponding to the verification address with the slot information based on the slot information obtained in the slot information obtaining step;
A test method comprising: an access execution step of accessing a logical address related to a memory to be tested based on the mapping information created in the mapping information creation step.
該メモリにかかる検証アドレスを選択する検証アドレス選択ステップと、
該検証アドレスに対するメモリアクセスによりエラーを発生させるエラー生成ステップと、
該エラー発生ステップにおいて発生させた該エラーに関して作成されたエラー応答情報に基づいて、当該エラーにかかる検証アドレスが割り当てられているメモリの該スロットに関するスロット情報を取得するスロット情報取得ステップと、
該スロット情報取得ステップにおいて取得された該スロット情報に基づいて、該検証アドレスに対応する論理アドレスと該スロット情報とを対応付けることによりマッピング情報を作成するマッピング情報作成ステップと、
該マッピング情報作成ステップにおいて作成された該マッピング情報に基づいて、試験対象のメモリにかかる論理アドレスに対してアクセスを行なうアクセス実行ステップとを、該コンピュータに実行させることを特徴とする、試験プログラム。 A test program for causing a computer to execute a test function for testing the memory in a computer having a plurality of slots to which a memory can be connected,
A verification address selection step of selecting a verification address applied to the memory;
An error generation step for generating an error by a memory access to the verification address;
A slot information acquisition step for acquiring slot information related to the slot of the memory to which the verification address related to the error is assigned based on the error response information generated for the error generated in the error generation step;
A mapping information creating step for creating mapping information by associating the logical address corresponding to the verification address with the slot information based on the slot information obtained in the slot information obtaining step;
A test program for causing the computer to execute an access execution step of accessing a logical address related to a memory to be tested based on the mapping information created in the mapping information creation step.
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