JP5422663B2 - パワー半導体モジュール - Google Patents

パワー半導体モジュール Download PDF

Info

Publication number
JP5422663B2
JP5422663B2 JP2011537099A JP2011537099A JP5422663B2 JP 5422663 B2 JP5422663 B2 JP 5422663B2 JP 2011537099 A JP2011537099 A JP 2011537099A JP 2011537099 A JP2011537099 A JP 2011537099A JP 5422663 B2 JP5422663 B2 JP 5422663B2
Authority
JP
Japan
Prior art keywords
conductor pattern
power semiconductor
semiconductor module
power
driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011537099A
Other languages
English (en)
Other versions
JPWO2011048719A1 (ja
Inventor
佳宏 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2011537099A priority Critical patent/JP5422663B2/ja
Publication of JPWO2011048719A1 publication Critical patent/JPWO2011048719A1/ja
Application granted granted Critical
Publication of JP5422663B2 publication Critical patent/JP5422663B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inverter Devices (AREA)
  • Power Conversion In General (AREA)

Description

本発明は、パワー半導体モジュール、特に電力変換装置等に用いられる双方向パワースイッチング素子により構成されたパワー半導体モジュールに関するものである。
産業用モータ、家電モータ等の駆動を含む様々な用途で電力変換装置が用いられ、パワースイッチング素子をその制御素子とともに１つの半導体パッケージに集約したパワー半導体モジュールが用いられるようになっている。
従来のパワー半導体モジュールの１つとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor）をパワースイッチング素子として採用したインバータ・モジュールが知られている。インバータは、交流電源を整流して平滑化した直流電源をパワースイッチング素子によって任意の周波数の交流に逆変換する回路である（特許文献１参照）。
このようなインバータとは違って、交流電源から任意の周波数の三相交流に直接変換するマトリックスコンバータによって、電力変換装置のエネルギー効率を向上する取り組みがなされている。インバータでは直流電源をスイッチングするため、ハイ・サイド及びロウ・サイドとも一方向性のパワースイッチング素子を用いればよいが、マトリックスコンバータの場合には、交流電源から直接スイッチングして交流負荷を制御するため、双方向パワースイッチング素子と、それを制御するドライバとが必要となる。双方向パワースイッチング素子は、例えば２素子の逆阻止ＩＧＢＴを逆並列に接続することで実現可能であり、それぞれのＩＧＢＴのゲートにそれぞれのエミッタを基準にした制御信号を印加することでスイッチング制御を行う（特許文献２参照）。
特開２０００−１３３７６８号公報 特開２００５−２１８２０５号公報
インバータでは直流電源をハイ・サイド及びロウ・サイドのスイッチング素子で交互にオン・オフすることで容易に交流信号を発生することができるが、双方向スイッチング素子を用いたマトリックスコンバータでは、交流電源が入力になるため、入力電源のタイミングと負荷出力のタイミングとを合わせた複雑なスイッチング制御や、高速でのスイッチング制御が必要となる。
パワースイッチング素子は、そのソース又はエミッタを基準電位としてゲート又はベースにドライバＩＣの駆動信号を印加することで開閉制御が行われる。インバータの場合には、スイッチング素子の駆動の基準となる電位がドライバＩＣの制御グランドと異なっていても、スイッチングの対象が直流であるため、グランドに対する極性が明確であることから、比較的容易に駆動信号を作り出すことができる。ところが、マトリックスコンバータのように双方向スイッチング素子を用いる場合、ドライバＩＣの制御グランドに対してスイッチング素子の駆動の基準となる電位及びその極性が不確定であり、このようなドライバＩＣを単一のＩＣとして実現することが困難である。
また、パワー半導体モジュールは大電力の負荷を制御するため、その安全性への配慮が重要となる。例えばインバータの場合には、スイッチング素子のハイ・サイドとロウ・サイドとが同時にオンすると大電流の貫通電流が流れ、これらスイッチング素子の破壊のみならず出火、火災の原因となる。インバータは動作が単純であるため、同時にオンしないような制御等の安全策が取り易いが、マトリックスコンバータでは、上述のように複雑かつ高速の制御が必要であり、ちょっとしたドライバＩＣの誤動作があっても危険な動作モードになる可能性があり、誤動作を抑制する構成や制御が求められている。
本発明は、上記課題を鑑み、マトリックスコンバータ等の双方向パワースイッチング素子により構成されたパワー半導体モジュールにおいて、高い性能と安定性を得ること、及びその機能を小型のモジュールに集約することを目的とするものである。
上記目的を達成するために、本発明は、電力用リードと制御用リードとを含む複数の導体パターンを有する基板と、双方向パワー半導体からなるスイッチング素子と、前記スイッチング素子を駆動するドライバＩＣとからなるパワー半導体モジュールにおいて、前記スイッチング素子は前記基板の第１の導体パターン上に実装され、前記スイッチング素子のソース又はエミッタ端子は前記電力用リードをなす第２の導体パターンに電気的に接続され、前記ドライバＩＣは前記第２の導体パターンと電気的に接続された第３の導体パターン上に実装され、前記第３の導体パターンは前記第１の導体パターンと近接し、前記ドライバＩＣの接地端子は前記第３の導体パターンと電気的に接続され、前記ドライバＩＣの駆動端子は前記スイッチング素子のゲート又はベース端子と電気的に接続された構成を採用することとしたものである。
本発明によれば、双方向パワー半導体からなるスイッチング素子の極直近にドライバＩＣを配置し、当該スイッチング素子のソース又はエミッタ端子とゲート又はベース端子との間に駆動信号を印加することから、回路周辺の浮遊容量を最小限に抑え、駆動信号の遅延を抑えることができ、高速のスイッチング制御が可能となる。また、前記スイッチング素子の駆動の基準電位となるソース又はエミッタ端子と同一の基準電位で前記ドライバＩＣが動作することで、周辺の回路の電圧変動の影響を受けにくく誤動作の発生しない当該スイッチング素子の制御ができる。また、前記基準電位と電気的に接続された第３の導体パターン上にドライバＩＣを実装することで、そのシールド効果によって当該ドライバＩＣの周辺の電位を安定化し、誤動作を抑制することができる。
更に好ましくは、前記ドライバＩＣの駆動端子と前記スイッチング素子のゲート又はベース端子との間を直接ボンディングワイヤによって接続することで、より浮遊容量の低減と外乱を抑制することができ、高速で誤動作のないスイッチング駆動ができる。
更に好ましくは、前記ドライバＩＣを実装した前記第３の導体パターンと、前記スイッチング素子を実装した前記第１の導体パターンとを互いに隣接させることで、より浮遊容量の低減と外乱を抑制することができ、高速で誤動作のないスイッチング駆動ができる。
更に好ましくは、前記第２の導体パターンと前記第３の導体パターンとを連続した同一の導体パターンとすることで、前記ドライバＩＣと前記スイッチング素子との基準電位への外乱を抑え、誤動作のない駆動を実現できる。
更に好ましくは、ヒートスプレッダとなる金属ブロックに前記スイッチング素子が実装されたものを前記第１の導体パターン上に実装することで、前記スイッチング素子の放熱性が上がり、取り扱える許容損失を大きくとることができる。
更に好ましくは、前記ドライバＩＣの電源端子が電気的に接続された第４の導体パターンが、前記電力用リードをなす前記第２の導体パターンに隣接して延在し、前記第２の導体パターンと前記第４の導体パターンとの間にコンデンサが接続された構成とすることで、前記ドライバＩＣの基準電位と電源との間の電圧を安定化することができ、より誤動作のないスイッチング駆動を実現できる。
更に好ましくは、前記第２の導体パターンと前記第４の導体パターンとの間に接続された前記コンデンサを当該モジュールに内蔵することで、前記ドライバＩＣの直近でその動作電源を安定化させることができ、より誤動作のないスイッチング駆動を実現できる。
更に好ましくは、前記第２の導体パターンと前記第４の導体パターンとが当該モジュール外に前記電力用リードとして併設して延出され、前記第２の導体パターンと前記第４の導体パターンとの間に前記コンデンサを外付けできる形態とすることで、前記コンデンサを内蔵できない場合でも駆動の基準電位となる前記第２の導体パターンと前記ドライバＩＣの電源端子とを当該モジュール外で隣接させて前記コンデンサを外付けできることから、誤動作のないスイッチング駆動を実現できる。
更に好ましくは、前記スイッチング素子が前記第１の導体パターン上に実装された位置よりも、前記ドライバＩＣが前記第３の導体パターン上に実装された位置の方が前記電力用リードに近く配置することで、前記ドライバＩＣの駆動の基準電位となる前記第２の導体パターンの極近傍に前記ドライバＩＣを実装することができ、より誤動作のないスイッチング駆動を実現できる。更に、前記ドライバＩＣの電源安定化のための前記コンデンサを外付けした場合、前記ドライバＩＣを前記コンデンサのより近傍に配置することができ、より誤動作のないスイッチング駆動を実現できる。
更に好ましくは、当該モジュールの一辺に前記電力用リードが、当該モジュールの他の一辺に前記制御用リードがそれぞれ集約され、前記電力用リードと前記制御用リードとを離間して配置することで、前記電力用リードと前記制御用リードとの間に要求される絶縁耐圧を満足するパワー半導体モジュールを実現できる。
更に好ましくは、前記複数の導体パターンを有する基板をリードフレームで構成することで、当該モジュールの外部接続性が確保される。
更に好ましくは、前記複数の導体パターンを有する基板を絶縁金属ベース基板とすることで、当該モジュールの外部接続性を確保しつつ、前記スイッチング素子の放熱性を向上させることができる。
以上のとおり、本発明は、双方向パワー半導体からなるスイッチング素子とドライバＩＣとの配置によって、回路周辺の浮遊容量を最小限に抑え、高速のスイッチング制御を可能とする。また、スイッチング素子とドライバＩＣとの駆動の基準電位の安定化を図り、またドライバＩＣへの外乱を抑制する構成によって、誤動作のないスイッチング駆動を実現し、高い性能と動作の安定性・安全性を併せ持つパワー半導体モジュールを実現できる。
本発明の実施の形態のパワー半導体モジュールを示す平面図である。 図１のパワー半導体モジュールの変形例を示す部分拡大平面図である。
図１は、本発明の実施の形態のパワー半導体モジュールの平面図であり、太い破線領域内がパワー半導体モジュール１の筐体部分であって、その内部構造が分かるように筐体を除いて図示している。
本発明のパワー半導体モジュール１は、絶縁金属ベース基板２として、モジュールの放熱板となる金属板に絶縁樹脂を介してリードフレームを接着し、第１〜第５の導体パターン３ａ〜３ｅを形成した基板を用いている。
電力の開閉を行うスイッチング素子４として、双方向パワー半導体からなるスイッチング素子を用いている。ここでは、ＧａＮを用いたダブルゲートのＧＩＴ（Gate Injection Transistor）で双方向スイッチングを実現している。他にも、従来例のように２素子の逆阻止ＩＧＢＴを逆並列に接続することでも実現できる。このような双方向のスイッチング素子４を、金属ブロックであるヒートスプレッダ５に一旦はんだによって実装し、ヒートスプレッダ５ごと、スイッチング素子４を第１の導体パターン３ａ上にはんだによって実装を行っている。スイッチング素子４のソース又はエミッタ端子は、例えばアルミのボンディングワイヤ６ａによって、第２の導体パターン３ｂに電気的に接続される。
ドライバＩＣ７は、スイッチング素子４が実装された第１の導体パターン３ａと隣接した第３の導体パターン３ｃにはんだによって実装される。ドライバＩＣ７の動作グランドパッドと第３の導体パターン３ｃとの間はボンディングワイヤ（図示していない）で電気的に接続され、スイッチング素子４を駆動するドライバＩＣ７の信号パッドと、スイッチング素子４のゲート又はベースパッドとの間は、直接ボンディングワイヤ６ｂによって接続される。ここで、第２の導体パターン３ｂと第３の導体パターン３ｃとは電気的に繋がっている同一の導体パターンであり、スイッチング素子４のソース又はエミッタと接続され、スイッチング素子４のゲート又はベースに印加される駆動信号の基準となる電位の導体パターンであることから、この第３の導体パターン３ｃを基準・グランドとしてドライバＩＣ７を動作させることで、外乱に強く誤動作のないスイッチング素子４の駆動を実現できる。また、ドライバＩＣ７を基準電位となる第３の導体パターン３ｃ上に実装することで、周囲の外乱からのシールド効果も期待でき、更にスイッチング素子４にドライバＩＣ７を隣接して配置し、直接ボンディングワイヤ６ｂで接続していることから、不要な浮遊容量がつかず、高速なスイッチング制御を安定して行うことができる。
更に、ドライバＩＣ７を制御する制御ＩＣ８は、第５の導体パターン３ｅ上に実装され、ドライバＩＣ７と制御ＩＣ８との間は直接ボンディングワイヤ６ｃによって接続される。
パワー半導体モジュール１の外形の一辺には、制御用リード９が配置されており、絶縁金属ベース基板２を構成する導体パターンであるリードフレームを外部に露出させたものである。この制御用リード９は制御ＩＣ８と電気的に接続されていて、外部から制御用リード９を介して制御ＩＣ８への電源の供給と制御信号の入力が行われる。
パワー半導体モジュール１のもう一方の辺には、交流電源入力端子Ｒ，Ｓや交流負荷出力端子Ｕ，Ｖ，Ｗ等の電力用リード１０が配置されており、スイッチング素子４等に接続されている絶縁金属ベース基板２を構成する導体パターンであるリードフレームを外部に露出させたものである。交流電源入力端子Ｒ，Ｓは単相交流電源に、交流負荷出力端子Ｕ，Ｖ，Ｗは三相交流負荷１３にそれぞれ接続される。電力用リード１０は、スイッチング素子４の開閉によって制御された電力変換の入出力端子として機能するものである。
更に、電力用リード１０の中には、ドライバＩＣ７の電源パッドと電気的に接続された第４の導体パターン３ｄを延在させた端子があり、ドライバＩＣ７のグランドパッドと電気的に接続された第３の導体パターン３ｃに対応する電力用リード１０との間には、外部電源１２よりドライバＩＣ７の動作電源が供給され、更に両端子間にコンデンサ１１を配置することで、ドライバＩＣ７の電源の安定化、動作の安定化を図っている。コンデンサ１１を設ける位置は、ドライバＩＣ７の近傍であるほど、ドライバＩＣ７の電源への外乱が減り、誤動作を防止することができる。
図１に示した構成では、パワー半導体モジュール１の一辺に電力用リード１０が、当該パワー半導体モジュール１の他の一辺に制御用リード９がそれぞれ集約される。この結果、電力用リード１０と制御用リード９とが、絶縁耐圧を満足するように互いに離間して配置されている。
また、スイッチング素子４よりも電力用リード１０に近い側にドライバＩＣ７を実装しており、外付けのコンデンサ１１とドライバＩＣ７とが極近傍に配置できるように配置している。このことによって、ドライバＩＣ７の電源のより安定化を図り、外乱を減らして誤動作を防止することができる。
また、図１では、コンデンサ１１を外付けとしているが、部品を内蔵する技術を用いて、第３の導体パターン３ｃと第４の導体パターン３ｄとの間にチップコンデンサを実装し、パワー半導体モジュール１内に当該チップコンデンサを内蔵することで、ドライバＩＣ７の動作電源の更なる安定化を図ることができる。
また、上述したように、ドライバＩＣ７は対応するスイッチング素子４のソース又はエミッタを基準としたグランドと電源によって動作するため、ドライバＩＣ７の各々は異なるグランドで動作するため、各々は絶縁分離されている必要がある。また、制御ＩＣ８は、各々のドライバＩＣ７のグランドとはまた異なる、制御系のグランドと電源とで動作し、それぞれを絶縁分離することと、スイッチング素子４を直近に配したドライバＩＣ７で駆動することとにより、それぞれの電気的干渉を減らし誤動作を抑制することができる。
なお、本実施の形態では、ドライバＩＣ７の動作電源を外部電源１２から供給しているが、絶縁トランスを使って制御ＩＣ８からドライバＩＣ７へ電力伝送して内部で電源を作ることも可能である。
図２は、図１のパワー半導体モジュールの変形例を示す部分拡大平面図である。図２によれば、スイッチング素子４のソース又はエミッタ端子に接続された第２の導体パターン３ｂと、ドライバＩＣ７が実装された第３の導体パターン３ｃとが互いに分離されたうえ、これら両導体パターン３ｂ，３ｃ間がボンディングワイヤ６ｄによって電気的に接続される。その他の点は図１の構成と同様であって、図１の場合と同様の効果が得られる。
以上のとおり、本発明は、従来の技術では困難であった双方向パワースイッチング素子を用いたマトリックスコンバータ等の電力変換装置において、ドライバＩＣをスイッチング素子の極近傍に集積することを可能とし、その高速制御や動作の安定性・安全性を実現することができる。
１ パワー半導体モジュール
２ 絶縁金属ベース基板
３ａ 第１の導体パターン
３ｂ 第２の導体パターン
３ｃ 第３の導体パターン
３ｄ 第４の導体パターン
３ｅ 第５の導体パターン
４ スイッチング素子
５ ヒートスプレッダ
６ａ，６ｂ，６ｃ，６ｄ ボンディングワイヤ
７ ドライバＩＣ
８ 制御ＩＣ
９ 制御用リード
１０ 電力用リード
１１ コンデンサ
１２ 外部電源
１３ 三相交流負荷

Claims (12)

  1. 電力用リードと制御用リードとを含む複数の導体パターンを有する基板と、双方向パワー半導体からなるスイッチング素子と、前記スイッチング素子を駆動するドライバＩＣとからなるパワー半導体モジュールであって、
    前記スイッチング素子は、前記基板の第１の導体パターン上に実装され、
    前記スイッチング素子のソース又はエミッタ端子は、前記電力用リードをなす第２の導体パターンに電気的に接続され、
    前記ドライバＩＣは、前記第２の導体パターンと電気的に接続された第３の導体パターン上に実装され、
    前記第３の導体パターンは、前記第１の導体パターンと近接し、
    前記ドライバＩＣの接地端子は、前記第３の導体パターンと電気的に接続され、
    前記ドライバＩＣの駆動端子は、前記スイッチング素子のゲート又はベース端子と電気的に接続されたことを特徴とするパワー半導体モジュール。
  2. 請求項１記載のパワー半導体モジュールにおいて、
    前記ドライバＩＣの駆動端子と前記スイッチング素子のゲート又はベース端子との間は、直接ボンディングワイヤによって接続されていることを特徴とするパワー半導体モジュール。
  3. 請求項１記載のパワー半導体モジュールにおいて、
    前記ドライバＩＣを実装した前記第３の導体パターンと、前記スイッチング素子を実装した前記第１の導体パターンとは、互いに隣接していることを特徴とするパワー半導体モジュール。
  4. 請求項１記載のパワー半導体モジュールにおいて、
    前記第２の導体パターンと前記第３の導体パターンとは、連続した同一の導体パターンであることを特徴とするパワー半導体モジュール。
  5. 請求項１記載のパワー半導体モジュールにおいて、
    ヒートスプレッダとなる金属ブロックに前記スイッチング素子が実装されたものを前記第１の導体パターン上に実装したことを特徴とするパワー半導体モジュール。
  6. 請求項１記載のパワー半導体モジュールにおいて、
    前記ドライバＩＣの電源端子が電気的に接続された第４の導体パターンが、前記電力用リードをなす前記第２の導体パターンに隣接して延在し、前記第２の導体パターンと前記第４の導体パターンとの間にコンデンサが接続されていることを特徴とするパワー半導体モジュール。
  7. 請求項６記載のパワー半導体モジュールにおいて、
    前記第２の導体パターンと前記第４の導体パターンとの間に接続された前記コンデンサが当該モジュールに内蔵されていることを特徴とするパワー半導体モジュール。
  8. 請求項６記載のパワー半導体モジュールにおいて、
    前記第２の導体パターンと前記第４の導体パターンとが当該モジュール外に前記電力用リードとして併設して延出され、前記第２の導体パターンと前記第４の導体パターンとの間に前記コンデンサを外付けできるように構成されたことを特徴とするパワー半導体モジュール。
  9. 請求項１記載のパワー半導体モジュールにおいて、
    前記スイッチング素子が前記第１の導体パターン上に実装された位置よりも、前記ドライバＩＣが前記第３の導体パターン上に実装された位置の方が、前記電力用リードに近く配置されていることを特徴とするパワー半導体モジュール。
  10. 請求項１記載のパワー半導体モジュールにおいて、
    当該モジュールの一辺に前記電力用リードが、当該モジュールの他の一辺に前記制御用リードがそれぞれ集約されて、前記電力用リードと前記制御用リードとが絶縁耐圧を満足するように離間して配置されたことを特徴とするパワー半導体モジュール。
  11. 請求項１記載のパワー半導体モジュールにおいて、
    前記複数の導体パターンを有する基板は、リードフレームからなることを特徴とするパワー半導体モジュール。
  12. 請求項１記載のパワー半導体モジュールにおいて、
    前記複数の導体パターンを有する基板は、絶縁金属ベース基板からなることを特徴とするパワー半導体モジュール。
JP2011537099A 2009-10-22 2010-03-16 パワー半導体モジュール Active JP5422663B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011537099A JP5422663B2 (ja) 2009-10-22 2010-03-16 パワー半導体モジュール

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009243433 2009-10-22
JP2009243433 2009-10-22
JP2011537099A JP5422663B2 (ja) 2009-10-22 2010-03-16 パワー半導体モジュール
PCT/JP2010/001885 WO2011048719A1 (ja) 2009-10-22 2010-03-16 パワー半導体モジュール

Publications (2)

Publication Number Publication Date
JPWO2011048719A1 JPWO2011048719A1 (ja) 2013-03-07
JP5422663B2 true JP5422663B2 (ja) 2014-02-19

Family

ID=43899964

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011537099A Active JP5422663B2 (ja) 2009-10-22 2010-03-16 パワー半導体モジュール

Country Status (4)

Country Link
US (1) US8669648B2 (ja)
JP (1) JP5422663B2 (ja)
CN (1) CN102484110A (ja)
WO (1) WO2011048719A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE202011100820U1 (de) * 2011-05-17 2011-12-01 Ixys Semiconductor Gmbh Leistungshalbleiter
WO2015001648A1 (ja) * 2013-07-04 2015-01-08 三菱電機株式会社 半導体装置の製造方法、半導体装置
CN109964314A (zh) * 2016-11-22 2019-07-02 三菱电机株式会社 半导体模块
JP6549200B2 (ja) * 2017-10-03 2019-07-24 三菱電機株式会社 電力変換回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043512A (ja) * 2000-07-28 2002-02-08 Mitsubishi Electric Corp パワーモジュール
JP2005218205A (ja) * 2004-01-29 2005-08-11 Hitachi Ltd 半導体モジュールおよび電力変換装置
JP2009027883A (ja) * 2007-07-23 2009-02-05 Fuji Electric Device Technology Co Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107074A (en) * 1989-01-30 1992-04-21 Ixys Corporation Multi-lead hermetic power package with high packing density
JP3299421B2 (ja) * 1995-10-03 2002-07-08 三菱電機株式会社 電力用半導体装置の製造方法およびリードフレーム
CN1155165A (zh) * 1995-11-24 1997-07-23 亚瑞亚·勃朗勃威力有限公司 功率半导体组件***
JP3941266B2 (ja) 1998-10-27 2007-07-04 三菱電機株式会社 半導体パワーモジュール
DE10019812B4 (de) 2000-04-20 2008-01-17 Infineon Technologies Ag Schaltungsanordnung
US7227198B2 (en) * 2004-08-11 2007-06-05 International Rectifier Corporation Half-bridge package
JP4715283B2 (ja) 2005-04-25 2011-07-06 日産自動車株式会社 電力変換装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043512A (ja) * 2000-07-28 2002-02-08 Mitsubishi Electric Corp パワーモジュール
JP2005218205A (ja) * 2004-01-29 2005-08-11 Hitachi Ltd 半導体モジュールおよび電力変換装置
JP2009027883A (ja) * 2007-07-23 2009-02-05 Fuji Electric Device Technology Co Ltd 半導体装置

Also Published As

Publication number Publication date
JPWO2011048719A1 (ja) 2013-03-07
US8669648B2 (en) 2014-03-11
WO2011048719A1 (ja) 2011-04-28
US20120161303A1 (en) 2012-06-28
CN102484110A (zh) 2012-05-30

Similar Documents

Publication Publication Date Title
US9685879B2 (en) Power semiconductor module and power conversion device
JP6382097B2 (ja) 半導体パワーモジュールおよびそれを用いた電力変換装置
JP5297104B2 (ja) 半導体装置
JP5259016B2 (ja) パワー半導体モジュール
JP5188653B2 (ja) インバータ
JP5550225B2 (ja) 回路装置
JP6288769B2 (ja) 半導体パワーモジュール、電力変換装置、およびこれを用いた移動体
JP6413939B2 (ja) 半導体装置およびインバータ
JP5285348B2 (ja) 回路装置
JP5422663B2 (ja) パワー半導体モジュール
CN116325135A (zh) 半导体封装、半导体装置以及电力变换装置
JP2007053839A (ja) スナバ回路及びこれを用いた電力変換装置
JP4872345B2 (ja) 電力変換装置のインバータモジュール
JP6502768B2 (ja) 電力変換器
JP2007142073A (ja) パワー半導体モジュール
JP5500553B2 (ja) ゲート駆動装置
CN110622307B (zh) 半导体模块以及电力变换装置
JP2006196721A (ja) 電力用半導体装置
JP6835245B2 (ja) 半導体装置
JP3819838B2 (ja) 半導体装置及び電力変換装置
JP6766965B2 (ja) 電力変換装置
JP5119741B2 (ja) スイッチングモジュール
JP2012169349A (ja) 回路装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131125

R150 Certificate of patent or registration of utility model

Ref document number: 5422663

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150