JP5421152B2 - 半導体集積回路 - Google Patents
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Description
始めに、本実施の形態に係る半導体集積回路の構成について、図1〜図3を用いて説明する。図1は、実施の形態1に係る半導体集積回路の全体構成を示すブロック図である。図2は、実施の形態1に係る半導体集積回路に用いられる監視回路の一例を示す回路図である。図3は、実施の形態1に係る半導体集積回路に用いられるクロック制御回路の一例を示す回路図である。
本実施の形態に係る半導体集積回路の構成について、図7を用いて説明する。図7は、実施の形態2に係る半導体集積回路の全体構成を示すブロック図である。実施の形態1では、監視回路3が、1つの多数決回路7に入力される、フリップフロップからの出力を監視する場合について説明を行ったが、本実施の形態では、複数の多数決回路7に入力される、フリップフロップからの出力を同時に監視するようにしたものである。
5、6 周辺回路、7 多数決回路、
10、10−1、10−2、10−3 メモリ、
11、11−1、11−2、11−3 ユーザデータ領域、
12、12−1、12−2、12−3 冗長データ領域、
20 エラー検出制御回路、21 メモリライト部、
22 メモリリード部、23 エラー修復部、
35 CPU、40 無線I/F、50 有線I/F、
55 有線ネットワーク、60 サーバー、
80 メモリ装置、90 制御装置、
B1、B2、B3、B4、B5、B6、B7、B8 出力信号、
B9 リフレッシュ判定タイミング信号
CLK0 入力クロック、
CLK1,CLK2,CLK3 クロック信号、
CONTROL コントロール信号、
DIN 入力信号、DOUT 出力信号、
E1、E2a、E2b、E2c エラー信号、
E3、E4a、E4b、E4c エラー信号、
E5、E6a、E6b、E6c エラー信号、
EN1、EN2、EN3 イネーブル信号、
ERROR1、ERROR2 エラー通知信号、
F1、F7、F8、F9 フリップフロップ、
F11、F12、F13、 フリップフロップ、
F41、F42、F43、F61、F62 フリップフロップ、
MJ 多数決結果、REG_WR 書込み許可信号、
RST リセット信号、S、S1、S2、S3 セレクタ、
SELECT セレクト信号、
SELECT1、SELECT2、SELECT3 セレクト信号、
SELECT4、SELECT5、SELECT6 セレクト信号、
SELECT7、SELECT8、SELECT9 セレクト信号
Claims (5)
- 入力信号を記憶保持する複数の記憶素子と、
前記複数の記憶素子からの出力の多数決結果を出力する多数決回路と、
前記複数の記憶素子の出力不一致を検出し、エラー信号を出力するエラー検出回路と、
前記エラー検出回路からの前記エラー信号を監視する監視回路と、を備え、
前記監視回路は、前記エラー信号をもとに、前記複数の記憶素子のうち、出力不一致が発生している記憶素子に対して前記多数決回路の多数決結果で書き戻しを行うリフレッシュ動作を指示するとともに、前記リフレッシュ動作により書き戻らなかった場合には外部に通知を行う半導体集積回路。 - 前記エラー検出回路は、前記複数の記憶素子の出力を常時監視し、出力不一致が発生しているか否かの検出を行う請求項1に記載の半導体集積回路。
- 前記監視回路は、前記エラー信号を検出した回数に基づいて、不一致の要因がソフトエラーによるものなのか、ハードエラーによるものなのかを判定する請求項1又は2に記載の半導体集積回路。
- 前記複数の記憶素子は、それぞれ、ウェルを分離するか、もしくは少なくとも3セル分に相当する間隔を空けて配置されている請求項1乃至3のいずれか1項に記載の半導体集積回路。
- 前記複数の記憶素子それぞれに設けられ、前記入力信号と前記多数決回路の出力とを前記監視回路の出力により切り替えて前記記憶素子に出力するセレクタと、
前記監視回路の出力により前記複数の記憶素子のそれぞれのクロックを制御するクロック制御回路と、をさらに備える請求項1乃至4のいずれか1項に記載の半導体集積回路。
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