JP5419730B2 - Thin film transistor - Google Patents
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Description
本発明は薄膜トランジスタに関し、特に、液晶ディスプレイや有機ＥＬディスプレイ等の電気光学表示装置や半導体部品等の半導体デバイスに用いられる薄膜トランジスタの構造に関する。 The present invention relates to a thin film transistor motor, in particular, it relates to a structure of a thin film transistor used in a semiconductor device such as an electro-optical display device, a semiconductor component such as a liquid crystal display or an organic EL display.
液晶表示装置の画素スイッチング素子には、薄膜半導体層を用いた薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が使用されており、ＴＦＴの形成は、例えば次のように行われている。 A thin film transistor (Thin Film Transistor: TFT) using a thin film semiconductor layer is used for a pixel switching element of a liquid crystal display device, and the TFT is formed as follows, for example.
ゲート電極材料をスパッタにより成膜し、写真製版とエッチングによりゲート電極を形成する。次に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜となるＳｉＮ膜、ｉ型半導体となる非晶質シリコン膜、Ｎ型半導体となるＮ型非晶質シリコン膜を成膜する。更に、ソース・ドレイン電極材料をスパッタリングにより形成し、写真製版とエッチングによりソース・ドレイン電極を形成する。ソース・ドレイン電極間の領域にあるＮ型非晶質シリコン膜をドライエッチングにより除去する。更に、写真製版により所望のレジストパターンを形成し、不要部分をエッチングにより除去する。次に、保護膜となるＳｉＮ膜をプラズマＣＶＤ法により形成する。以上のようにして、チャネル部シリコン薄膜に非晶質シリコンを用いた逆スタガ型ＴＦＴを形成することができる。 A gate electrode material is formed by sputtering, and a gate electrode is formed by photolithography and etching. Next, an SiN film serving as a gate insulating film, an amorphous silicon film serving as an i-type semiconductor, and an N-type amorphous silicon film serving as an N-type semiconductor are formed by plasma CVD (Chemical Vapor Deposition). Further, a source / drain electrode material is formed by sputtering, and a source / drain electrode is formed by photolithography and etching. The N-type amorphous silicon film in the region between the source and drain electrodes is removed by dry etching. Further, a desired resist pattern is formed by photolithography and unnecessary portions are removed by etching. Next, a SiN film serving as a protective film is formed by plasma CVD. As described above, an inverted staggered TFT using amorphous silicon for the channel portion silicon thin film can be formed.
近年、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置の狭額縁化や低コスト化を実現するために、画素スイッチング素子としてだけでなく、ＴＦＴを用いたソースドライバ、およびゲートドライバ等の駆動回路を、画素部と同一のガラス基板上に形成した表示装置が開発されてきている。 In recent years, in order to realize a narrow frame and cost reduction of a liquid crystal display device and an organic EL (Electro-Luminescence) display device, driving not only as a pixel switching element but also a source driver and a gate driver using a TFT. A display device in which a circuit is formed on the same glass substrate as a pixel portion has been developed.
駆動回路内のＴＦＴには、画素スイッチング素子として用いられるＴＦＴの場合に比べて、より大きな駆動電圧が長時間印加され続けるため、電気的特性の劣化が大きくなる。そのため、上述したＴＦＴにおいて、チャネル部シリコン薄膜として、プラズマＣＶＤ法により微結晶シリコンを用いることで、より安定性の優れたＴＦＴを製造することも提案されている。このようなチャネル部シリコン薄膜に微結晶シリコンを形成したＴＦＴ（微結晶シリコンＴＦＴ）は、チャネル部シリコン薄膜に非晶質シリコンを形成したＴＦＴ（非晶質シリコンＴＦＴ）と比較して、ＴＦＴのゲート電極に電圧を印加し続けることにより発生するしきい値電圧（Ｖｔｈ）の経時変化を、小さく抑えることができると言った特徴を有している。 Compared with a TFT used as a pixel switching element, a larger driving voltage is continuously applied to the TFT in the driving circuit for a long time, so that the electrical characteristics are greatly deteriorated. For this reason, it has also been proposed to manufacture a TFT having higher stability by using microcrystalline silicon by a plasma CVD method as the channel portion silicon thin film in the TFT described above. Such a TFT (microcrystalline silicon TFT) in which microcrystalline silicon is formed on a channel part silicon thin film has a TFT compared with a TFT (amorphous silicon TFT) in which amorphous silicon is formed on a channel part silicon thin film. It has a feature that a change with time of the threshold voltage (Vth) generated by continuously applying a voltage to the gate electrode can be suppressed to a small value.
しかし、微結晶シリコンＴＦＴは、微結晶シリコンのバンドギャップが非晶質シリコンに比べて狭いため、ゲート電極に逆バイアスを印加したときに、微結晶シリコンとＮ型非晶質シリコンとの界面でのバンド間トンネリングによるホール注入が起こりやすく、リーク電流が増大してしまう問題がある。特許文献１では、微結晶シリコンとＮ型非晶質シリコンとの間に非晶質シリコンを狭持することによって、界面のバンドギャップの不整合を小さくし、リーク電流を抑制できることが開示されている。
However, since the band gap of microcrystalline silicon TFT is narrower than that of amorphous silicon, the microcrystalline silicon TFT has an interface between the microcrystalline silicon and the N-type amorphous silicon when a reverse bias is applied to the gate electrode. There is a problem that hole injection is easily caused by band-to-band tunneling and leakage current increases.
ここで、液晶パネルの画像表示の場合、裏面のバックライトからの光がＴＦＴに照射されることにより生じる光リーク電流が問題となる。 Here, in the case of displaying an image on a liquid crystal panel, there is a problem of light leakage current generated when the TFT is irradiated with light from the backlight on the back surface.
バックライトからの光が微結晶シリコン膜や非晶質シリコン膜に照射されると、半導体中に電子正孔対を発生する。発生した電子は正の電圧が印加されているドレイン電極に、発生した正孔は０電位のソース電極にそれぞれ移動して、光リーク電流になる。ゲート電極が０電位又は負電圧に固定されているときにこの光リーク電流が流れると、画素の容量の電極に書き込まれた電圧すなわち容量に蓄積した電荷が光リーク電流により消失する等の問題が発生し、正常な画像表示ができなくなる。 When light from the backlight is irradiated to the microcrystalline silicon film or the amorphous silicon film, electron-hole pairs are generated in the semiconductor. The generated electrons move to the drain electrode to which a positive voltage is applied, and the generated holes move to the zero-potential source electrode, resulting in a light leakage current. If this light leakage current flows when the gate electrode is fixed at 0 potential or a negative voltage, there is a problem that the voltage written in the electrode of the pixel capacitor, that is, the charge accumulated in the capacitor disappears due to the light leakage current. Occurs and normal image display cannot be performed.
この光リーク電流の発生を防止するために、半導体層を平面視でゲート電極に包含される領域内に配置することが考えられる。半導体層がゲート電極に包含される領域にのみ存在するように配置すると、当然のことながら、通常バックライトからの光は金属で形成されたゲート電極に遮られて半導体層に到達しない。このため光リーク電流は発生しない。 In order to prevent the occurrence of this light leakage current, it is conceivable to dispose the semiconductor layer in a region included in the gate electrode in plan view. When the semiconductor layer is disposed so as to exist only in the region included in the gate electrode, it is natural that light from the backlight is normally blocked by the gate electrode formed of metal and does not reach the semiconductor layer. For this reason, no light leakage current occurs.
しかしながら、微結晶シリコン層を含む半導体層がゲート電極に包含される領域内にのみ存在するような配置では、新たな問題が発生する。従来の構造では、微結晶シリコン膜の側面が金属で形成されたドレイン電極と接している構造になっており、オフ状態、すなわちドレイン電極に正電圧、ソース電極に０電圧、ゲート電極に負電圧が印加された状態で、ドレイン電極側の微結晶シリコン膜の端部はゲート電極に近いために大きな電界が印加されている。このため、ドレイン電極と微結晶シリコン膜のショットキー接続部のショットキー障壁を越えて、正孔がドレイン電極から微結晶シリコン膜に注入されてリーク電流が生じてしまう。微結晶シリコン膜の正孔の移動度は非晶質シリコンの場合（約０．００１ｃｍ2／Ｖｓ）に比べて非常に大きい（０．１〜２ｃｍ2／Ｖｓ）ため、微結晶シリコンＴＦＴでは、このリーク電流が非晶質シリコン膜を使用したＴＦＴよりも大きくなる。このため、正常な画像表示ができなくなるという問題がある。 However, an arrangement in which a semiconductor layer including a microcrystalline silicon layer exists only in a region included in the gate electrode causes a new problem. In the conventional structure, the side surface of the microcrystalline silicon film is in contact with the drain electrode made of metal, and is in the off state, that is, the drain electrode has a positive voltage, the source electrode has a zero voltage, and the gate electrode has a negative voltage. In this state, a large electric field is applied because the end of the microcrystalline silicon film on the drain electrode side is close to the gate electrode. For this reason, holes are injected from the drain electrode into the microcrystalline silicon film beyond the Schottky barrier at the Schottky connection portion between the drain electrode and the microcrystalline silicon film, resulting in leakage current. The hole mobility of the microcrystalline silicon film is very large as compared to the case of an amorphous silicon (about 0.001cm 2 / Vs) (0.1~2cm 2 / Vs) for, in the microcrystalline silicon TFT, This leakage current becomes larger than that of a TFT using an amorphous silicon film. For this reason, there is a problem that normal image display cannot be performed.
このような問題を解決するものとして、特許文献２に示すような微結晶シリコンＴＦＴが開示されている。すなわち、積層した半導体層である微結晶シリコン膜、非晶質シリコン、Ｎ型非晶質シリコンの全ての側面上に絶縁膜（ＳｉＯ2膜）を形成するものである。この構造により、ドレイン電極から微結晶シリコン膜に正孔が注入されて生じるリーク電流を抑制できる。なお、この構造の形成方法は、プラズマＣＶＤ法でＳｉＯ2膜を全面に形成し、その後エッチバック法により半導体層の表面（上面）に形成されているＳｉＯ2膜を除去して、側面上にのみＳｉＯ2膜を残すという方法である。
As a solution to such a problem, a microcrystalline silicon TFT as disclosed in
しかし、特許文献２のような方法で製造する場合、絶縁膜であるＳｉＯ2膜を形成した後に、半導体層上面の絶縁膜を除去するためのエッチング工程が必要となりコストが上昇すること、プラズマＣＶＤ法では、側面上には厚いＳｉＯ2膜が形成されないため、量産性に問題があること、表面（上面）に形成されたＳｉＯ2膜をドライエッチング法により除去することになるため、上層のＮ型非晶質シリコンの表面がプラズマからのイオンダメージを受けてしまう等の問題があった。
However, in the case of manufacturing by the method as in
本発明は、上記のような問題を解決するためになされたものであり、ゲート電極上に微結晶シリコン膜を形成するＴＦＴにおいて、側面絶縁膜の形成にエッチング工程を必要とせず、量産性に優れ、上層のシリコン膜へのダメージを抑制できるＴＦＴを提供することを目的とする。 The present invention has been made to solve the above-described problems. In a TFT in which a microcrystalline silicon film is formed on a gate electrode, an etching process is not required for forming a side insulating film, and mass production is achieved. An object of the present invention is to provide an excellent TFT capable of suppressing damage to the upper silicon film.
本発明は、ゲート電極と、平面視で前記ゲート電極に包含される領域内において、前記ゲート電極上にゲート絶縁膜を介して積層された半導体層とを備える薄膜トランジスタであって、前記半導体層は、上層の非晶質半導体層と、下層の微結晶半導体層とを備え、前記微結晶半導体層の側面上であって、前記非晶質半導体層の下面下に形成された絶縁膜をさらに備える。 The present invention is a thin film transistor comprising a gate electrode and a semiconductor layer stacked on the gate electrode through a gate insulating film in a region encompassed by the gate electrode in plan view, the semiconductor layer comprising: And an upper amorphous semiconductor layer and a lower microcrystalline semiconductor layer, and further comprising an insulating film formed on a side surface of the microcrystalline semiconductor layer and below the lower surface of the amorphous semiconductor layer. .
本発明によれば、ゲート電極と、平面視で前記ゲート電極に包含される領域内において、前記ゲート電極上にゲート絶縁膜を介して積層された半導体層とを備える薄膜トランジスタであって、前記半導体層は、上層の非晶質半導体層と、下層の微結晶半導体層とを備え、前記微結晶半導体層の側面上であって、前記非晶質半導体層の下面下に形成された絶縁膜をさらに備えることにより、上層の非晶質半導体層の表面にはダメージを与えず、微結晶半導体層の側面上に絶縁膜が形成された、良好なオフ特性を有する薄膜トランジスタが得られる。 According to the present invention, there is provided a thin film transistor comprising a gate electrode and a semiconductor layer stacked on the gate electrode via a gate insulating film in a region encompassed by the gate electrode in plan view, The layer includes an upper amorphous semiconductor layer and a lower microcrystalline semiconductor layer, and an insulating film formed on a side surface of the microcrystalline semiconductor layer and below the lower surface of the amorphous semiconductor layer. By providing further, a thin film transistor having good off characteristics in which an insulating film is formed on the side surface of the microcrystalline semiconductor layer without damaging the surface of the upper amorphous semiconductor layer can be obtained.
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
本発明の実施の形態１として、表示素子に液晶を用いる液晶表示装置における、ゲートドライバを内蔵したアクティブマトリックス型ＴＦＴ基板を例にとって説明する。図１はＴＦＴアレイ基板の平面構造である。ＴＦＴには、ゲートドライバ部２４と画素部２３とが形成される。また、図１に示すように、ソース配線１４、ゲート配線３が互いに交差して配線されている。
<A.
<A-1. Configuration>
As
図２は画素部２３の平面構造を示す図である。図に示すように本発明にかかる薄膜トランジスタとしてのアクティブマトリックス型ＴＦＴ基板は、ゲート電極２と、ゲート電極２に接続されたゲート配線３と、補助容量電極５と、ゲート電極２上に形成された微結晶半導体層としての微結晶シリコン膜８と、さらにその上層に形成されたソース電極１１、ドレイン電極１２と、ソース電極１１と接続されたソース配線１４と、ドレイン電極１２まで達する画素ドレインコンタクトホール１７と、ソース端子部（図示せず）まで達するソース端子部コンタクトホール１８と、ゲート端子部（図示せず）まで達するゲート端子部コンタクトホール１９と、画素ドレインコンタクトホール１７を介してドレイン電極１２と接続された透過画素電極２０と、ゲート端子部コンタクトホール１９を介してゲート端子部（図示せず）と接続されるゲート端子パッド２１と、ソース端子部コンタクトホール１８を介してソース端子部（図示せず）と接続されたソース端子パッド２２とを備える。
FIG. 2 is a diagram illustrating a planar structure of the
図３は、図２におけるＡ−Ａ断面の構造を示す図である。図３に示すように、本発明にかかる薄膜トランジスタとしてのアクティブマトリックス型ＴＦＴ基板は、ガラスやプラスチック等からなる透明絶縁性基板１上に金属膜からなるゲート電極２、ゲート配線３、映像の走査信号を入力するためのゲート端子部４、補助容量電極５が少なくとも選択的に形成され、さらに窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ2）で形成したゲート絶縁膜６が積層される。
FIG. 3 is a diagram showing the structure of the AA cross section in FIG. As shown in FIG. 3, an active matrix TFT substrate as a thin film transistor according to the present invention includes a
ゲート電極２上に、ゲート絶縁膜６を介して微結晶半導体層としての微結晶シリコン膜８が形成される。さらにその上に、非晶質半導体層としてのノンドープの非晶質シリコン膜９、非晶質半導体層としての不純物を添加したＮ型非晶質シリコン膜１０が積層される。Ｎ型非晶質シリコン膜１０は、チャネル部１３に隔てられるように離間して形成される。微結晶シリコン膜８、非晶質シリコン膜９、Ｎ型非晶質シリコン膜１０を含む半導体層は、平面視でゲート電極２に包含される領域内に形成される。
A
非晶質シリコン膜９の下面下を含む微結晶シリコン膜８の側面上には、絶縁膜８１が成膜される。
An insulating
ソース電極１１と、ドレイン電極１２とが、Ｎ型非晶質シリコン膜１０、非晶質シリコン膜９、絶縁膜８１、ゲート絶縁膜６に接触してそれぞれ積層される。また、ソース電極１１と接続されるソース配線１４と、ソース配線１４と接続され、外部から映像信号を入力するソース端子部１５とがさらに形成される。
A
これらを覆うように、ＳｉＮで形成される層間絶縁膜１６が積層される。層間絶縁膜１６には、複数の開口部が設けられ、ドレイン電極１２まで達する画素ドレインコンタクトホール１７、ソース端子部１５まで達するソース端子部コンタクトホール１８、ゲート端子部４まで達するゲート端子部コンタクトホール１９がそれぞれ設けられている。
An interlayer insulating
また、画素ドレインコンタクトホール１７を介してドレイン電極１２と接続される透明導電膜からなる透過画素電極２０と、ゲート端子部コンタクトホール１９を介してゲート端子部４と接続されるゲート端子パッド２１と、ソース端子部コンタクトホール１８を介してソース端子部１５と接続されたソース端子パッド２２とを設ける。
Further, a
以上のように構成されたアクティブマトリックス型ＴＦＴ基板と、カラー表示用のカラーフィルター、対向電極等を具備した対向基板（図示せず）とを、一定の間隙（セルギャップ）を介して貼り合わせ、この中に液晶を注入・封止することによって、ディスプレイ用途の光学表示用装置である半導体デバイスが製造される。 The active matrix TFT substrate configured as described above and a counter substrate (not shown) provided with a color filter for color display, a counter electrode, and the like are bonded to each other through a certain gap (cell gap). By injecting and sealing liquid crystal into this, a semiconductor device which is an optical display device for display use is manufactured.
＜Ａ−２．製造方法＞
つぎに、本発明の実施の形態１にかかわるゲートドライバを内蔵したアクティブマトリックス型ＴＦＴ基板の画素部２３の製法の手順を図４〜図７に基づいて説明する。
<A-2. Manufacturing method>
Next, a procedure for manufacturing the
図４のように、まずガラス基板などの透明絶縁性基板１を洗浄液または純水を用いて洗浄し、透明絶縁性基板１上にスパッタ法でＡｌ合金膜を２００ｎｍ成膜したのちに、第１回目のフォトリソグラフィープロセスで、Ａｌ合金膜をパターニングしてゲート電極２、ゲート配線３、ゲート端子部４および補助容量電極５を形成する。
As shown in FIG. 4, first, the transparent insulating
ついで、ゲート絶縁膜６を形成する。ゲート絶縁膜６はＳｉＮとＳｉＯ2との積層膜とする。ゲート絶縁膜６のうちＳｉＮはＳｉＨ4ガスとＮＨ3ガスとを、ＳｉＯ2膜はＳｉＨ4ガスとＮ2Ｏガスとを混合したプラズマＣＶＤ法で形成する。プラズマＣＶＤ法の条件は、基板温度２００〜４００℃、圧力１００〜２００Ｐａ、周波数１３．５６ＭＨｚ、パワー密度０．１Ｗ／ｃｍ2である。膜厚はＳｉＮ膜、ＳｉＯ2膜ともに１００ｎｍである。
Next, the
ついで、半導体能動膜となる微結晶シリコン膜８を形成する。微結晶シリコン膜８はプラズマＣＶＤ装置で、基板温度２００〜４００℃、圧力１００〜１５０Ｐａ、周波数１３．５６ＭＨｚ、パワー密度０．１Ｗ／ｃｍ2、ＳｉＨ4ガスとＨ2ガスとの流量比をそれぞれ１：２００〜３００、好ましくはＳｉＨ4ガスとＨ2ガスとＡｒガスとの流量比をそれぞれ１：１００〜３００：２００〜３００にして堆積すると良い。Ａｒガスを混合すると、より高温で結晶性の良い微結晶シリコン膜８が得られる。実施の形態１では、基板温度３００℃、圧力１５０Ｐａ、ＳｉＨ4／Ｈ2／Ａｒガス流量比を１：１００：２５０にして堆積した。微結晶シリコン膜８の膜厚は３０ｎｍとした。
Next, a
次に、微結晶シリコン膜８の上に非晶質シリコン膜９とＮ型非晶質シリコン膜１０とを堆積する（図示せず）。非晶質シリコン膜９はプラズマＣＶＤ装置で、基板温度２００〜４００℃、圧力１００〜１５０Ｐａ、周波数１３．５６ＭＨｚ、パワー密度０．１Ｗ／ｃｍ2、ＳｉＨ4ガスとＨ2ガスとの流量比を１：５〜５０で、Ｎ型非晶質シリコン膜１０は基板温度２００〜４００℃、圧力１００〜１５０Ｐａ、周波数１３．５６ＭＨｚ、パワー密度０．１Ｗ／ｃｍ2、ＳｉＨ4ガスとＨ2ガスとＰＨ3（フォスフィン）ガスとの流量比を１：２〜５０：３〜２０で堆積すると良い。実施の形態１では、非晶質シリコン膜９を基板温度３００℃、圧力１５０Ｐａ、ＳｉＨ4／Ｈ2ガス流量比を１：２０で、Ｎ型非晶質シリコン膜１０を基板温度３００℃、圧力２００Ｐａ、ＳｉＨ4／Ｈ2／ＰＨ3ガス流量を１：１０：１５にして堆積した。なお、ゲート絶縁膜６、微結晶シリコン膜８、非晶質シリコン膜９、Ｎ型非晶質シリコン膜１０は、同一のプラズマＣＶＤ装置で真空に保ったまま連続で成膜した。真空を保ったまま連続で成膜すると、膜の不純物汚染や酸化等が抑制されて良好な膜質の半導体膜、絶縁膜が得られる。
Next, an
図５に示すように、第２回目のフォトリソグラフィープロセスで微結晶シリコン膜８と非晶質シリコン膜９とＮ型非晶質シリコン膜１０とをＴＦＴの構成要素となる形状にパターニング形成する。図５に示すようにレジスト７を用いて行う。このフォトリソグラフィー工程では、半導体膜すなわち微結晶シリコン膜８、非晶質シリコン膜９、Ｎ型非晶質シリコン膜１０が、平面視でゲート電極２に包含される領域内に形成される。
As shown in FIG. 5, the
ついで、図６に示すように、微結晶シリコン膜８の側面に絶縁膜８１を形成する。絶縁膜８１は平行平板型のプラズマ発生装置で、基板温度を室温〜２００℃、圧力１〜１５０Ｐａ、周波数１３．５６ＭＨｚ、パワー密度０．１〜０．５Ｗ／ｃｍ2、Ｏ2ガスの流量を１０〜２００ｓｃｃｍで微結晶シリコン膜８の側面を酸化することにより形成した。実施の形態１では、レジスト７を残したまま、基板温度を室温、圧力５０Ｐａ、周波数１３．５６ＭＨｚ、パワー密度０．２Ｗ／ｃｍ2、Ｏ2ガスの流量を１００ｓｃｃｍで５分間酸化した。この酸化工程により、絶縁膜（ＳｉＯ2膜）８１が図６の矢印Ｂの方向に厚さ５ｎｍ形成された。この５ｎｍの絶縁膜８１であるＳｉＯ2膜は、微結晶シリコン膜８の側面上において、非晶質シリコン膜９の下面下より微結晶シリコン膜８の平面視外側に３ｎｍはみ出し、内側すなわち非晶質シリコン膜９の下面下に２ｎｍ形成された。また、非晶質シリコン膜９やＮ型非晶質シリコン膜１０の側面上は、この酸化工程によりほとんど酸化されない。これは、微結晶シリコン膜８は結晶粒界を多く含んでいるため、酸素が粒界に沿って微結晶シリコン膜８の内部に入ることにより、酸化速度が非晶質シリコンより大きくなるためである。この酸素プラズマの酸化時間は、１０分以下に設定するのが望ましい。酸素プラズマはレジスト７も灰化して膜厚が薄くなるため、長時間酸化を行うとレジスト７が消失し、Ｎ型非晶質シリコン膜１０の表面にダメージが入る。酸素プラズマの酸化時間はレジスト７が消失しない範囲で決定する必要がある。
Next, as shown in FIG. 6, an insulating
絶縁膜８１であるＳｉＯ2膜を形成した後は通常の工程でＴＦＴを製造する。レジスト７を硫酸溶液等で除去した後、図７に示すように、ソース電極１１、ドレイン電極１２となるＡｌ合金膜を成膜したのちに、第３回目のフォトリソグラフィープロセスでパターニングしてソース電極１１、ドレイン電極１２、ソース配線１４、ソース端子部１５およびＴＦＴのチャネル部１３を形成する。チャネル部１３はソース電極１１、ドレイン電極１２形成後、Ｎ型非晶質シリコン膜１０をエッチングして形成する。
After the SiO 2 film as the insulating
次に図３に示すように、層間絶縁膜１６をパッシベーション膜として成膜したのちに、第４回目のフォトリソグラフィープロセスでパターニングして、少なくともドレイン電極１２の表面まで貫通する画素ドレインコンタクトホール１７と、ソース端子部１５の表面まで貫通するソース端子部コンタクトホール１８と、ゲート端子部４の表面まで貫通するゲート端子部コンタクトホール１９とを同時に形成する。
Next, as shown in FIG. 3, after the
最後に図３において、透明導電性膜を成膜したのちに、第５回目のフォトリソグラフィープロセスでパターニングして、画素ドレインコンタクトホール１７を介してドレイン電極１２と電気的に接続するように透過画素電極２０と、ソース端子部コンタクトホール１８およびゲート端子部コンタクトホール１９を介してそれぞれ電気的に接続されるゲート端子パッド２１およびソース端子パッド２２のパターンとを形成し、本発明の実施の形態１に係る液晶表示装置用途として好適に用いられるアクティブマトリックスＴＦＴ基板が完成する。なお、完成したＴＦＴ基板は、約２００〜３５０℃の温度で熱処理を加えてもよい。
Finally, in FIG. 3, after forming a transparent conductive film, patterning is performed by a fifth photolithography process so that the transmissive pixel is electrically connected to the
これによって、基板全体に蓄積された静電荷や応力等が除去あるいは緩和され、さらにメタル膜の電気的比抵抗を下げることができ、ＴＦＴ特性を向上して安定化させることができるために好ましい。ここでは画素部２３の製造方法を説明したが、同時にゲートドライバ部２４も形成されている。なお、実施の形態１では、平行平板型のプラズマ発生装置を使用したが、誘導結合型のプラズマ発生装置を使用しても良い。
This is preferable because electrostatic charges, stresses, and the like accumulated on the entire substrate can be removed or relaxed, the electrical specific resistance of the metal film can be lowered, and the TFT characteristics can be improved and stabilized. Although the manufacturing method of the
また、酸素プラズマの代わりにオゾン（Ｏ3）で酸化してもよい。Ｏ3で酸化する場合は、枚葉式もしくはバッチ式の酸化炉において、基板温度を室温〜４００℃、大気圧、Ｏ3濃度１０〜２００ｇ／ｍ3を含む空気を流量０．５〜１０リットル／分で流して酸化すればよい。この場合、Ｏ3を含む空気中に水分があっても問題はない。なお、基板温度を室温、大気圧、Ｏ3濃度１００ｇ／ｍ3を含む空気を流量２リットル／分で酸化した場合、絶縁膜８１であるＳｉＯ2膜の厚さ（図６の矢印Ｂの長さ）は４ｎｍであった。 Further, it may be oxidized with ozone (O 3 ) instead of oxygen plasma. When oxidizing with O 3 , in a single wafer or batch type oxidation furnace, the substrate temperature is room temperature to 400 ° C., atmospheric pressure, and air containing an O 3 concentration of 10 to 200 g / m 3 is supplied at a flow rate of 0.5 to 10 liters. / Min. In this case, there is no problem even if there is moisture in the air containing O 3 . When the substrate temperature is room temperature, atmospheric pressure, and air containing an O 3 concentration of 100 g / m 3 is oxidized at a flow rate of 2 liters / minute, the thickness of the SiO 2 film as the insulating film 81 (the length of the arrow B in FIG. 6) Was 4 nm.
また、微結晶シリコン膜８は３０ｎｍ以下の膜厚で構成されていることが好ましい。微結晶シリコン膜８は前述したように正孔移動度が大きいため、チャネル方向のオフ抵抗が小さく、リーク電流増加の原因となる。微結晶シリコン膜８の膜厚を薄くするとチャネル方向の抵抗を大きくすることができるため、リーク電流を減少させることができる。
The
以上説明した構成において、ここではチャネルエッチ型のＴＦＴの製造工程を説明したが、エッチストッパー型のＴＦＴでもよい。 In the configuration described above, the manufacturing process of the channel etch type TFT has been described here, but an etch stopper type TFT may be used.
このようにして完成させた微結晶シリコンＴＦＴは、光リーク電流を充分に抑制しながら、ドレイン電極１２と微結晶シリコン膜８の側面とが直接接していないために、大きな電界が印加された場合のショットキー障壁の低下に起因する正孔によるリーク電流が抑制され、高品質な液晶ディスプレイを実現できる。
In the microcrystalline silicon TFT thus completed, the
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、ゲート電極２と、平面視でゲート電極２に包含される領域内において、ゲート電極２上にゲート絶縁膜６を介して積層された半導体層とを備える薄膜トランジスタであって、半導体層は、上層の非晶質半導体層であるＮ型非晶質シリコン膜１０と、非晶質シリコン膜９と、下層の微結晶半導体層である微結晶シリコン膜８とを備え、微結晶シリコン膜８の側面上であって、非晶質シリコン膜９の下面下に形成された絶縁膜８１をさらに備えることで、微結晶シリコン膜８の側面上に絶縁膜８１が形成された、良好なオフ特性を有する薄膜トランジスタが得られる。
<A-3. Effect>
According to the first embodiment of the present invention, the
また、上層のＮ型非晶質シリコン膜１０の表面にはダメージがないことにより、ソース電極１１、ドレイン電極１２とＮ型非晶質シリコン膜１０との電気的接続特性を悪化させることがない。
Further, since the surface of the upper N-type
また、本発明にかかる実施の形態１によれば、薄膜トランジスタの製造方法において、（ａ）ゲート電極２を形成する工程と、（ｂ）平面視でゲート電極２に包含される領域内において、ゲート電極２上にゲート絶縁膜６を介して、上層の非晶質半導体層であるＮ型非晶質シリコン膜１０と、非晶質シリコン膜９と、下層の微結晶半導体層である微結晶シリコン膜８とを備える半導体層を積層する工程と、（ｃ）微結晶シリコン膜８の側面を酸化して、絶縁膜８１を形成する工程とを備えることで、エッチング工程を必要とせずに微結晶シリコン膜８の側面に厚い絶縁膜８１を形成でき、低コストで良好なオフ特性を有する薄膜トランジスタが得られる。
Further, according to the first embodiment of the present invention, in the method of manufacturing a thin film transistor, (a) a step of forming the
また、本発明にかかる実施の形態１によれば、薄膜トランジスタの製造方法において、工程（ｂ）は、積層した半導体層を、レジスト７を用いて、平面視でゲート電極２に包含される領域内にパターニングする工程を含み、工程（ｃ）は、レジスト７を用い、微結晶シリコン膜８の側面を酸化して絶縁膜８１を形成する工程であることで、微結晶シリコン膜８の酸化工程においても、パターニング工程で使用したレジスト７が配置され、上層のＮ型非晶質シリコン膜１０の表面にダメージが生じることなく、ソース電極１１、ドレイン電極１２とＮ型非晶質シリコン膜１０との電気的接続特性が良好な薄膜トランジスタが得られる。
In addition, according to the first embodiment of the present invention, in the method for manufacturing a thin film transistor, the step (b) uses a resist 7 to deposit the stacked semiconductor layers in a region included in the
また、本発明にかかる実施の形態１によれば、薄膜トランジスタの製造方法において、工程（ｃ）は、酸素プラズマを用いて、微結晶シリコン膜８の側面を酸化させ、絶縁膜８１を形成する工程であることで、ゲート電極２近傍における微結晶シリコン膜８とドレイン電極１２とが接触する面において、低コストで正孔によるリーク電流の発生が抑制され、高品質な液晶ディスプレイが得られる。
Further, according to the first embodiment of the present invention, in the method of manufacturing a thin film transistor, the step (c) is a step of forming the insulating
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
本発明の実施の形態２として、表示素子に液晶を用いる液晶表示装置における、ゲートドライバを内蔵したアクティブマトリックス型ＴＦＴ基板を例にとって説明する。実施の形態１と同様である構造、製造方法は、その部分の詳細な説明を省略する。
<B. Second Embodiment>
<B-1. Configuration>
As an
図８はＴＦＴ基板の画素部２３の拡大断面図である。実施の形態１と異なる点は、図８においてＣと示すように、絶縁膜８２は微結晶シリコン膜８の側面と接する部分の上面側および下面側まで形成され、バーズ・ビーク形状をなしていることである。このように構成されたアクティブマトリックス型ＴＦＴ基板と、カラー表示用のカラーフィルターや対向電極等を具備した対向基板（図示せず）とを、一定の間隙（セルギャップ）を介して貼り合せ、この中に液晶を注入・封止することによって、ディスプレイ用途の光学表示用装置である半導体デバイスが製造される。
FIG. 8 is an enlarged cross-sectional view of the
＜Ｂ−２．製造方法＞
次に、本発明の実施の形態２にかかわるゲートドライバを内蔵したアクティブマトリックス型ＴＦＴ基板の画素部２３の製法の手順を説明する。
<B-2. Manufacturing method>
Next, a procedure for manufacturing the
図４〜図５の半導体膜すなわち微結晶シリコン膜８、非晶質シリコン膜９、Ｎ型非晶質シリコン膜１０をレジスト７によってパターニングするところまでは、実施の形態１と同一の工程により形成する。
The semiconductor film of FIGS. 4 to 5, that is, the
次いで、微結晶シリコン膜８の側面に絶縁膜８２を形成する。絶縁膜８２は図６に示した場合のように、レジスト７を残したまま、平行平板型のプラズマ発生装置で、基板温度１５０℃、圧力５０Ｐａ、周波数１３．５６ＭＨｚ、パワー密度０．３Ｗ／ｃｍ2、Ｏ2ガスの流量を１００ｓｃｃｍで微結晶シリコン膜８の側面を酸化することにより形成する。すなわち、実施の形態１の場合よりも基板温度、パワー密度を高く設定し、形成する。酸化時間は実施の形態１と同様５分間である。この酸化工程により絶縁膜（ＳｉＯ2膜）８２が、図８に示すように形成された。このＳｉＯ2膜である絶縁膜８２は、微結晶シリコン膜８の側面上において、非晶質シリコン膜９の下面下より微結晶シリコン膜８の平面視外側に４ｎｍ、内側すなわち非晶質シリコン膜９の下面下に３．５ｎｍ形成された。
Next, an insulating
実施の形態２においては、酸化の際の設定温度が実施の形態１に比べて高いため、酸素原子は微結晶シリコン膜８の結晶粒界のみならず、上下のゲート絶縁膜６や非晶質シリコン膜９との界面にも拡散するようになる。このため図８のＣに示したような、両界面においてバーズ・ビーク形状を有した絶縁膜（ＳｉＯ2膜）８２が得られる。実施の形態２の酸化時間は実施の形態１と同一の５分間としたが、実施の形態２では基板温度が高いためにレジストが硬化する。このためレジスト７が灰化して薄くなる時間が長くなり、より長い時間酸化することができる。
In the second embodiment, since the set temperature at the time of oxidation is higher than that in the first embodiment, oxygen atoms are not only the crystal grain boundaries of the
酸化時間を長くすると、基板温度が高いために非晶質シリコン膜９やＮ型非晶質シリコン膜１０の側面が酸化してしまう場合がある。１０分間酸化した場合、非晶質シリコン膜９やＮ型非晶質シリコン膜１０の側面は１．５〜２ｎｍ酸化された。このように、酸化時間が長く、非晶質シリコン膜９やＮ型非晶質シリコン膜１０の側面にＳｉＯ2膜が形成される場合は、ソース・ドレイン電極を堆積する前に希釈した弗化水素酸（ＨＦ）で側面上のＳｉＯ2膜を除去すればよい。これ以降の構造と製造工程およびその方法については、上述の実施の形態１と同様であるので、説明を省略する。以上説明した構成において、ここではチャネルエッチ型のＴＦＴの製造工程を説明したが、エッチストッパー型のＴＦＴでもよい。
If the oxidation time is lengthened, the side surfaces of the
このようにして完成させた微結晶シリコンＴＦＴは、実施の形態１と同様、ドレイン電極から微結晶シリコン膜８への正孔注入が抑制され良好なオフ特性が得られることに加え、絶縁膜８２が微結晶シリコン膜８との境界面においてバーズ・ビーク形状であることにより、微結晶シリコン膜８の端部の、ゲート電極２からの距離が大きくなり、ドレイン・ゲート電極間に印加される電界が減少するので、トランジスタの信頼性が向上し、製品の動作寿命が長くなる特性が得られる効果がある。
In the microcrystalline silicon TFT thus completed, the hole injection from the drain electrode to the
＜Ｂ−３．効果＞
本発明にかかる実施の形態２によれば、薄膜トランジスタにおいて、絶縁膜８２は、微結晶シリコン膜８の下面側に潜り込むバーズ・ビーク形状を有することで、微結晶シリコン膜８端部において印加される電界が減少するので、リーク電流が生じることを抑制でき、トランジスタの信頼性を向上させることができる。
<B-3. Effect>
According to the second embodiment of the present invention, in the thin film transistor, the insulating
また、本発明にかかる実施の形態２によれば、薄膜トランジスタの製造方法において、（ｃ）微結晶シリコン膜８の側面を酸化して、絶縁膜８１を形成する工程は、微結晶シリコン膜８の下面側に潜り込むバーズ・ビーク形状を有する絶縁膜８２を形成する工程であることで、微結晶シリコン膜８端部において印加される電界が減少するので、リーク電流が生じることを抑制でき、トランジスタの信頼性を向上させることができる。
Further, according to the second embodiment of the present invention, in the method for manufacturing a thin film transistor, the step of (c) oxidizing the side surface of the
＜Ｃ．変形例＞
なお、実施の形態１および２においては、ゲート絶縁膜６を窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）膜の２層積層膜で形成したが、ゲート絶縁膜６を窒化シリコン、または酸化シリコン膜のみで形成しても良い。また、微結晶シリコン膜８に接する絶縁膜８１、８２を、Ａｒを含んだＳｉＯ2膜や、酸素が少ない酸化シリコン膜（ＳｉＯｘ）を使用すると、微結晶シリコン膜８の結晶性が向上して特性のよい微結晶シリコンＴＦＴが得られる。さらに、有機ＥＬにおいても、正孔によるリーク電流を抑制することができるので本発明は有効である。
<C. Modification>
In the first and second embodiments, the
１ 透明絶縁性基板、２ ゲート電極、３ ゲート配線、４ ゲート端子部、５ 補助容量電極、６ ゲート絶縁膜、７ レジスト、８ 微結晶シリコン膜、９ 非晶質シリコン膜、１０ Ｎ型非晶質シリコン膜、１１ ソース電極、１２ ドレイン電極、１３ チャネル部、１４ ソース配線、１５ ソース端子部、１６ 層間絶縁膜、１７ 画素ドレインコンタクトホール、１８ ソース端子部コンタクトホール、１９ ゲート端子部コンタクトホール、２０ 透過画素電極、２１ ゲート端子パッド、２２ ソース端子パッド、２３ 画素部、２４ ゲートドライバ部、８１，８２ 絶縁膜。
DESCRIPTION OF
Claims (2)
平面視で前記ゲート電極に包含される領域内において、前記ゲート電極上にゲート絶縁膜を介して積層された半導体層とを備える薄膜トランジスタであって、
前記半導体層は、上層の非晶質半導体層と、下層の微結晶半導体層とを備え、
前記微結晶半導体層の側面上であって、前記非晶質半導体層の下面下に形成された絶縁膜をさらに備える、
薄膜トランジスタ。 A gate electrode;
A thin film transistor including a semiconductor layer stacked on the gate electrode through a gate insulating film in a region included in the gate electrode in a plan view;
The semiconductor layer includes an upper amorphous semiconductor layer and a lower microcrystalline semiconductor layer,
An insulating film formed on the side surface of the microcrystalline semiconductor layer and below the lower surface of the amorphous semiconductor layer;
Thin film transistor.
請求項１に記載の薄膜トランジスタ。 The insulating film has a bird's beak shape that sinks into the lower surface side of the microcrystalline semiconductor layer.
The thin film transistor according to claim 1.
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