JP5412769B2 - Flash memory control device, flash memory control method, and flash memory control program - Google Patents
Flash memory control device, flash memory control method, and flash memory control program Download PDFInfo
- Publication number
- JP5412769B2 JP5412769B2 JP2008226094A JP2008226094A JP5412769B2 JP 5412769 B2 JP5412769 B2 JP 5412769B2 JP 2008226094 A JP2008226094 A JP 2008226094A JP 2008226094 A JP2008226094 A JP 2008226094A JP 5412769 B2 JP5412769 B2 JP 5412769B2
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- address information
- memory control
- control device
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
本発明は、フラッシュメモリ制御装置に関して、特にメモリ容量拡大に伴うフラッシュメモリ内部のブロック構成及び／又はページ構成変更時にもフラッシュメモリ制御装置と接続するファームウェアとのインターフェース変更を不要とし、既存のファームウェア資源を継承可能なフラッシュメモリ制御装置の提供を目的とする。 The present invention relates to a flash memory control device, and particularly eliminates the need to change the interface with firmware connected to the flash memory control device even when the block configuration and / or page configuration inside the flash memory is changed due to the expansion of the memory capacity. An object of the present invention is to provide a flash memory control device that can inherit the above.
フラッシュメモリは、複数のデータの集合体であるページと、このページが複数集積された複数のブロックとから構成される。また、フラッシュメモリは、ライト及びリード動作に関してはページ単位でアクセスし、イレース動作に関してはブロック単位でアクセスするという特性を有する。 The flash memory is composed of a page that is an aggregate of a plurality of data and a plurality of blocks in which a plurality of pages are integrated. In addition, the flash memory has a characteristic that the write and read operations are accessed in units of pages, and the erase operation is accessed in units of blocks.
フラッシュメモリは、フラッシュメモリ製造メーカーの事情、例えば保障切れや製造終息等により、搭載された装置からの載せ換えが必要となる場合がある。この載せ換えは、急速な技術進歩により載せ換え前と同容量のフラッシュメモリが既に市場に流通しないために、より大容量のフラッシュメモリしか使用できない場合が少なからず発生している。 The flash memory may need to be replaced from the mounted device due to the circumstances of the flash memory manufacturer, for example, due to lack of warranty or the end of production. In many cases, this replacement can be used only because a flash memory having the same capacity as that before the replacement has not already been distributed to the market due to rapid technological progress.
フラッシュメモリは、メモリ容量の違いからブロック数やブロックあたりのページ数の異なる場合があるため、外部から入力されたフラッシュメモリ内部のアドレス情報により識別されるブロック番号やページ番号がこの載せ換え前後で異なる場合がある。このため、フラッシュメモリは、ブロックあたりのページ数が異なるフラッシュメモリへの前記載せ換えの場合には、ブロック単位で行うイレース処理において、載せ換え前ではイレース対象外のブロックまでイレースしてしまうという問題を有する。 Because the flash memory may have different numbers of blocks and pages per block due to the difference in memory capacity, the block number and page number identified by the address information inside the flash memory input from the outside are the same before and after this replacement. May be different. For this reason, in the case of the above-described replacement with a flash memory having a different number of pages per block, the flash memory erases up to a block that is not an erase target before the replacement in the erase process performed in units of blocks. Have
この問題を解決するために、従来のフラッシュメモリ制御装置としての、半導体記憶装置は、電気的書き替え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、メモリセルのゲート電極でありメモリセルの選択信号線となるワード線とを有する半導体記憶装置において、書き込みに際して同時に選択されるメモリセルページの数が可変であり、かつ各メモリセルページはそれぞれ異なるワード線を共有するメモリセルを含むものがある（例えば、特許文献１参照）。
しかし、従来のフラッシュメモリ制御装置は、製造段階の操作によりブロック数及びブロックあたりのページ数を可変にできるが、ユーザー側の操作では可変にできない。このため、従来のフラッシュメモリ制御装置は、フラッシュメモリとのインターフェース部分において、ユーザー側のファームウェア修正を必要とし、このファームウェア修正の作業工数が大きいためにユーザー側での負担が重いという課題を有する。 However, in the conventional flash memory control device, the number of blocks and the number of pages per block can be changed by an operation in the manufacturing stage, but cannot be changed by an operation on the user side. For this reason, the conventional flash memory control device has a problem that a user side firmware correction is required at the interface part with the flash memory, and the burden on the user side is heavy because of the large number of work steps for the firmware correction.
本発明は前記課題を解消するためになされたもので、フラッシュメモリに入力されたアドレス情報を情報変換することにより、ユーザー側でのファームウェア修正を不要とし、ファームウェア資源をフラッシュメモリの世代に関わらず継承可能とするフラッシュメモリ制御装置の提供を目的とする。 The present invention has been made to solve the above-described problems. By converting the address information input to the flash memory, it is not necessary to modify the firmware on the user side, and the firmware resource can be used regardless of the generation of the flash memory. An object of the present invention is to provide a flash memory control device that can be inherited.
本願に開示するフラッシュメモリ制御装置は、電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御装置において、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段と、前記判断結果に基づいて、アドレス情報を補正アドレス情報として情報変換する情報変換演算手段とを備え、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするものである。 The flash memory control device disclosed in the present application controls access to the flash memory after the change when the flash memory storing rewritable electrical data is changed to a flash memory having a different number of pages in block units. In the flash memory control device, the address information receiving means for receiving the address information in the flash memory, and whether to convert the received address information to the flash memory after the change based on an external input Determination means for determining whether or not information conversion calculation means for converting address information as correction address information based on the determination result, and when the information conversion is executed, based on the correction address information The flash memory is accessed.
このように、本願に開示するフラッシュメモリ制御装置は、前記変更後のフラッシュメモリに対して、判断手段が外部からの入力によりアドレス情報受付手段に受付けられたアドレス情報を情報変換するか否かを判断し、情報変換演算手段が当該判断結果に基づいてアドレス情報を補正アドレス情報として情報変換することから、フラッシュメモリを新たに載せ換える場合に、フラッシュメモリに対するユーザー側でのインターフェースであるファームウェアのアドレス情報を変更することなく当該載せ換え前後においてフラッシュメモリの同一ブロックへアクセスしてライト、リード及びイレースの処理を実行できることとなり、ファームウェア資源をフラッシュメモリの世代に関わらず継承することができる。 In this manner, the flash memory control device disclosed in the present application determines whether or not the determination unit converts the address information received by the address information reception unit by an external input to the changed flash memory. Since the information conversion operation means converts the address information as corrected address information based on the determination result, the address of the firmware which is the user side interface to the flash memory when the flash memory is newly replaced Without changing information, the same block of the flash memory can be accessed before and after the replacement, and write, read, and erase processes can be executed, and firmware resources can be inherited regardless of the generation of the flash memory.
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段を備えるものである。このように、本願に開示するフラッシュメモリ制御装置は、調整手段が、前記補正アドレス情報を用いた場合に前記フラッシュメモリへのアクセスのタイミングを調整することから、前記補正アドレスを用いた場合にも、フラッシュメモリとの同期をとるための追加作業を不要とすることとなり、余分な費用及び作業工数をかけずに容易に導入することができる。 Further, the flash memory control device disclosed in the present application is provided with an adjusting unit that adjusts the access timing when the changed flash memory is accessed using the correction address information, as necessary. As described above, the flash memory control device disclosed in the present application adjusts the access timing to the flash memory when the adjustment unit uses the correction address information. This eliminates the need for additional work for synchronizing with the flash memory, and can be easily introduced without extra costs and work man-hours.
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、前記情報変換手段が、前記アドレス情報の情報変換にビットシフト演算を用いるものである。このように、本願に開示するフラッシュメモリ制御装置は、前記情報変換手段が、前記アドレス情報の情報変換にビットシフト演算を用いることから、よりシンプルな演算方法を用いて載せ換え前後のフラッシュメモリに対して同一ブロックへのアクセスを実現できることとなり、計算資源を有効活用することができる。 Further, in the flash memory control device disclosed in the present application, the information conversion means uses a bit shift operation for information conversion of the address information as necessary. As described above, in the flash memory control device disclosed in the present application, since the information conversion unit uses a bit shift operation for information conversion of the address information, the flash memory before and after the replacement using a simpler operation method is used. On the other hand, access to the same block can be realized, and computational resources can be used effectively.
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、フラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されるものである。このように、本願に開示するフラッシュメモリ制御装置は、フラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されることから、旧バージョンのフラッシュメモリに対応するファームウェアに対しても追加作業無くアドレス指定を行えることとなり、下位互換性を保つことで余分な費用及び作業工数をかけずに容易に導入することができる。 The flash memory control device disclosed in the present application is mounted with the flash memory control device integrated with the flash memory, if necessary. As described above, since the flash memory control device disclosed in the present application is integrated with the flash memory, the flash memory control device has no additional work for firmware corresponding to the old version of flash memory. Addressing can be performed, and by maintaining backward compatibility, it can be easily introduced without extra costs and work man-hours.
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、フラッシュメモリ制御装置が、通信装置に搭載されるものである。このように、本願に開示するフラッシュメモリ制御装置は、フラッシュメモリ制御装置が、通信装置に搭載されることから、フラッシュメモリの更改による通信装置の修正又は更改の影響を抑えることとなり、この通信装置の使用可能期間を長期化することができ、この通信装置に関連する運用費用を低減化することができる。 Further, the flash memory control device disclosed in the present application is mounted on a communication device as necessary. Thus, since the flash memory control device disclosed in the present application is mounted on the communication device, the effect of the modification or renewal of the communication device due to the renewal of the flash memory is suppressed. The usable period of the communication device can be extended, and the operation cost related to this communication apparatus can be reduced.
（本発明の第１の実施形態）
以下、本発明の第１の実施形態に係るフラッシュメモリ制御装置を、図１から図８に基づいて説明する。この図１は本発明の第１の実施形態に係るフラッシュメモリ制御装置の構成を示すブロック図、図２はこの図１に記載されたフラッシュメモリ制御装置のフローチャート、図３はこの図１に記載されたフラッシュメモリ制御装置のフラッシュメモリ載せ換え例、図４はこの図１に記載されたフラッシュメモリ制御装置のフラッシュメモリ内部のビット配置例、図５はこの図１に記載されたフラッシュメモリ制御装置の状態設定信号の設定例、図６はこの図１に記載されたフラッシュメモリ制御装置のアドレスシフト演算例、図７はこの図１に記載されたフラッシュメモリ制御装置のアドレスシフト結果例、図８はこの図１に記載されたフラッシュメモリ制御装置の他のアドレスシフト演算例を示す。
(First embodiment of the present invention)
Hereinafter, a flash memory control device according to a first embodiment of the present invention will be described with reference to FIGS. 1 is a block diagram showing a configuration of a flash memory control device according to a first embodiment of the present invention, FIG. 2 is a flowchart of the flash memory control device described in FIG. 1, and FIG. 3 is described in FIG. FIG. 4 shows an example of bit arrangement in the flash memory of the flash memory control device described in FIG. 1, and FIG. 5 shows a flash memory control device shown in FIG. FIG. 6 shows an example of the address shift calculation of the flash memory controller described in FIG. 1, FIG. 7 shows an example of the address shift result of the flash memory controller shown in FIG. Shows another example of the address shift calculation of the flash memory control device shown in FIG.
図１において、本実施形態に係るフラッシュメモリ制御装置は、フラッシュメモリ１００内部のアドレス情報を外部入力情報２００からコマンド・データ・アドレス信号Ａとして受付けるアドレス情報受付手段１と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段としてのシフト判定部２と、前記判断結果に基づいて、前記受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算手段としてのシフト回路３と、前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段としてのタイミング調整回路４とを備える。 Referring to FIG. 1, the flash memory control device according to the present embodiment is based on address information receiving means 1 for receiving address information in the flash memory 100 as command / data / address signal A from external input information 200, and input from the outside. Shift determination unit 2 as a determination means for determining whether or not to convert the received address information to the flash memory after the change, and the received address information is information based on the determination result. A shift circuit 3 serving as an information conversion calculation unit that generates correction address information by conversion, and an adjustment unit that adjusts the access timing when the changed flash memory is accessed using the correction address information. And a timing adjustment circuit 4.
また、前記シフト判定部２は、前記外部入力情報２００からビットシフトの有無やビットシフト方法を設定する状態設定ピンのピン状態に応じた状態設定信号Ｂを受信することができる。また、タイミング調整回路４は、前記外部入力情報２００から制御信号Ｃとして／ＣＥ、／ＲＥ、／ＷＥ、ＣＬＥ、ＡＬＥ、／ＷＰ、ＲＹ＿／ＢＹを受付ける。 In addition, the shift determination unit 2 can receive a state setting signal B corresponding to the state of a state setting pin for setting the presence / absence of a bit shift and a bit shift method from the external input information 200. Further, the timing adjustment circuit 4 receives / CE, / RE, / WE, CLE, ALE, / WP, RY_ / BY as the control signal C from the external input information 200.
また、前記フラッシュメモリ１００は、外部とのインターフェースとして外部からのＩ／Ｏビット信号を一時的に蓄積するＩ／Ｏレジスタバッファ１０１と、前記制御信号Ｃを受信する制御回路１０２とを備える。また、前記フラッシュメモリ１００は、記憶領域としてのメモリセルアレイと、このメモリセルアレイを制御するローアドレスデコーダ及びカラムアドレスデータと、データを一時的に蓄積するデータレジスタ／センスアンプと、高電圧を発生させる高電圧発生回路と、入力された前記制御信号Ｃに基づいて前記Ｉ／Ｏレジスタバッファ１０１からの入力情報を前記制御回路１０２に出力するコマンドレジスタと、Ｉ／Ｏレジスタバッファ１０１からの入力されたアドレス情報を一時的に保持するアドレスレジスタと、前記制御回路１０２からの入力に基づいてＩ／Ｏレジスタバッファ１０１に現在の状態を示すステータスを保持するステータスレジスタを備える。 The flash memory 100 includes an I / O register buffer 101 that temporarily stores an I / O bit signal from the outside as an interface with the outside, and a control circuit 102 that receives the control signal C. The flash memory 100 generates a memory cell array as a storage area, a row address decoder and column address data for controlling the memory cell array, a data register / sense amplifier for temporarily storing data, and a high voltage. A high voltage generation circuit, a command register for outputting input information from the I / O register buffer 101 to the control circuit 102 based on the input control signal C, and an input from the I / O register buffer 101 An address register that temporarily holds address information and a status register that holds a status indicating a current state in the I / O register buffer 101 based on an input from the control circuit 102 are provided.
以下、前記構成に基づく本実施形態のフラッシュメモリ制御装置の動作について説明する。まず、前記フラッシュメモリ１００は、図２に示すように、新たなフラッシュメモリ１００に載せ換えられる（Ｓ１）。
このフラッシュメモリ１００の載せ換えは、例えば、図３に示すように、６４Ｍフラッシュメモリから２５６Ｍフラッシュメモリに載せ換えられるとする。この載せ換えにより、１ブロックあたりのページ数は、１６ページから３２ページへ変更される。
The operation of the flash memory control device according to this embodiment based on the above configuration will be described below. First, as shown in FIG. 2, the flash memory 100 is replaced with a new flash memory 100 (S1).
For example, as shown in FIG. 3, it is assumed that the flash memory 100 is replaced from a 64M flash memory to a 256M flash memory. By this replacement, the number of pages per block is changed from 16 pages to 32 pages.
また、フラッシュメモリ内部のビット配置は、例えば図４（ａ）に示すように、１ブロックあたりのページ数が１６ページの場合として、８ビットのビット信号であるＩ／Ｏビット［７：０］が示すアドレス情報を第一サイクル、第二サイクル、第三サイクルの各サイクルごとに定義される。例えば、ブロック内ページアドレスは、第二サイクルのＡ０９〜Ａ１２のビット、即ちＩ／Ｏビット［３：０］が該当する。 In addition, as shown in FIG. 4A, for example, the bit arrangement in the flash memory is an I / O bit [7: 0] which is an 8-bit bit signal when the number of pages per block is 16 pages. Is defined for each cycle of the first cycle, the second cycle, and the third cycle. For example, the intra-block page address corresponds to bits A09 to A12 of the second cycle, that is, I / O bits [3: 0].
また、ブロック内ページアドレスは、同図（ｂ）に示すように、１ブロックあたりのページ数が３２ページの場合も同様に、第二サイクルのＡ０９〜Ａ１３のビット、即ちＩ／Ｏビット［４：０］が該当する。このように、前記載せ換え前と載せ換え後では１ブロックあたりのページ数が１６ページと３２ページの場合ではブロック内ページアドレスの配置が異なる。 In addition, as shown in FIG. 4B, the intra-block page address is the same as the bits A09 to A13 in the second cycle, that is, the I / O bit [4], even when the number of pages per block is 32 pages. : 0]. As described above, before and after the replacement, the arrangement of the page address in the block is different when the number of pages per block is 16 pages and 32 pages.
前記アドレス情報受付手段１は、前記フラッシュメモリ１００内部のアドレス情報を受付ける（Ｓ２）。このアドレス情報は、前記載せ換え前のフラッシュメモリ１００に対して使用したものと同一の前記コマンド・データ・アドレス信号Ａが使用される。このコマンド・データ・アドレス信号Ａは、アドレス情報を８ビットの信号として備えることができる。 The address information receiving means 1 receives the address information inside the flash memory 100 (S2). As this address information, the same command data address signal A as used for the flash memory 100 before the replacement is used. The command data address signal A can include address information as an 8-bit signal.
また、前記シフト判定部２は、前記状態ピンのピン状態に応じた状態設定信号Ｂを受付ける（Ｓ３）。この状態設定信号Ｂは、図５に示すように、３ビットの信号として備えることができ、前記コマンド・データ・アドレス信号Ａに対するビットシフト演算の方法を詳細に定義される。例えば、この状態設定信号Ｂは、”０００”と設定された場合には前記ビットシフト演算は行わない設定とし、”０１１”と設定された場合には前記ビットシフト演算を行い、ブロック内の奇数ページのみに対してアドレス情報を配置する設定となる。 The shift determination unit 2 receives a state setting signal B corresponding to the pin state of the state pin (S3). The state setting signal B can be provided as a 3-bit signal as shown in FIG. 5, and the bit shift operation method for the command / data / address signal A is defined in detail. For example, when the state setting signal B is set to “000”, the bit shift operation is not performed. When the state setting signal B is set to “011”, the bit shift operation is performed, and an odd number in the block is set. The address information is set only for the page.
前記シフト判定部２は、前記状態設定信号Ｂに基づいて、アドレス情報にビットシフト演算を行うか判定する（Ｓ４）。この判定により前記ビットシフト演算を行う場合には、前記シフト回路３は、前記状態設定信号Ｂに応じたビットシフト演算を行う（Ｓ５）。 The shift determination unit 2 determines whether to perform a bit shift operation on the address information based on the state setting signal B (S4). When the bit shift operation is performed by this determination, the shift circuit 3 performs the bit shift operation according to the state setting signal B (S5).
前記シフト回路３は、例えば、図６に示すように、前記状態設定信号Ｂの設定が”０１１”であり、ブロック内の奇数ページのみに対してアドレス情報を配置する場合には、以下の手順にてアドレス情報にビットシフト演算を行う。 For example, as shown in FIG. 6, the shift circuit 3 has the following procedure when the setting of the state setting signal B is “011” and the address information is arranged only for odd pages in the block. A bit shift operation is performed on the address information.
まず、前記シフト回路３は、入力されたアドレス情報のうち、第二サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ１０１）。前記シフト回路３は、Ｉ／Ｏ［０］にビット値０を挿入する（Ｓ１０４）。また、前記シフト回路３は、この時点のビット情報を、Ｉ／Ｏレジスタバッファ１０１に送信し、この時点のアドレス第二サイクルのＩ／Ｏ［７］をラッチする。 First, the shift circuit 3 shifts I / O [6: 0] of the second cycle up to 1 bit in the input address information (S101). The shift circuit 3 inserts a bit value 0 into I / O [0] (S104). The shift circuit 3 transmits the bit information at this time to the I / O register buffer 101, and latches I / O [7] of the address second cycle at this time.
次に、前記シフト回路３は、第三サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ１０２）。また、前記シフト回路３は、Ｉ／Ｏ［０］に前記ラッチした第二サイクルのＩ／Ｏ［７］を挿入する（Ｓ１０３）。また、前記シフト回路３は、この時点のビット情報を、Ｉ／Ｏレジスタバッファ１０１に送信する。また、前記シフト回路３は、第三サイクルのＩ／Ｏ［７］を未使用のため破棄する（Ｓ１０５）。 Next, the shift circuit 3 shifts the I / O [6: 0] of the third cycle up by 1 bit (S102). The shift circuit 3 inserts the latched second cycle I / O [7] into I / O [0] (S103). The shift circuit 3 transmits the bit information at this time to the I / O register buffer 101. The shift circuit 3 discards the third cycle I / O [7] because it is not used (S105).
次に、前記タイミング調整回路４は、前記シフトしたアドレスをＩ／Ｏレジスタバッファ１０１に送信するタイミングと同期を取るために、前記制御信号Ｃの送信タイミングを調整する（Ｓ６）。前記タイミング調整回路４は、この調整されたタイミングにて制御回路１０２に前記シフトしたアドレスを送信し、フラッシュメモリへアクセスを行う（Ｓ７）。 Next, the timing adjustment circuit 4 adjusts the transmission timing of the control signal C in order to synchronize with the timing of transmitting the shifted address to the I / O register buffer 101 (S6). The timing adjustment circuit 4 transmits the shifted address to the control circuit 102 at the adjusted timing, and accesses the flash memory (S7).
また、前記タイミング調整回路４は、前記Ｓ４の判定により前記ビットシフト演算を行わない場合には、前記入力されたアドレス情報を直接用いて前記Ｓ７と同様にフラッシュメモリへアクセスを行う。尚、前記シフト回路３は、フラッシュメモリからデータを出力する場合、例えばリード処理の場合には、データをシフトせずに出力する。 Further, when the bit shift operation is not performed according to the determination of S4, the timing adjustment circuit 4 uses the input address information directly to access the flash memory as in S7. Note that the shift circuit 3 outputs data without shifting in the case of outputting data from the flash memory, for example, in the case of read processing.
前記シフト回路３は、前記ビットシフト演算により、図７に示すように、奇数ページを使用したアドレス配置を構成することができる。前記シフト回路３は、この構成により、６４Ｍフラッシュメモリから２５６Ｍフラッシュメモリに置き換えを行った場合でも、ブロック番号を維持継承してファームウェアからのアドレス情報を変更することなく処理を行えることとなり、フラッシュメモリのイレース処理におけるブロック一括消去処理においても、不都合なく正常なイレース処理を行うことができる。 The shift circuit 3 can configure an address arrangement using odd pages as shown in FIG. 7 by the bit shift operation. With this configuration, the shift circuit 3 can perform processing without changing the address information from the firmware while maintaining the block number even when the 64M flash memory is replaced with the 256M flash memory. Even in the block batch erasing process in the erasing process, a normal erasing process can be performed without any inconvenience.
このように、本実施形態に係るフラッシュメモリ制御装置は、フラッシュメモリを新たに載せ換える場合に、フラッシュメモリに対するユーザー側でのインターフェースであるファームウェアのアドレス情報を変更することなくこの載せ換え前後においてフラッシュメモリの同一ブロックへアクセスしてライト、リード及びイレースの処理を実行できることとなり、ファームウェア資源をフラッシュメモリの世代に関わらず継承することができる。 As described above, the flash memory control device according to the present embodiment, when a flash memory is newly replaced, the flash memory before and after the replacement without changing the firmware address information which is an interface on the user side to the flash memory. The same block of memory can be accessed to perform write, read, and erase processing, and firmware resources can be inherited regardless of the generation of the flash memory.
また、前記シフト回路３は、例えば、図８に示すように、前記状態設定信号Ｂの設定が”１００”であり、ブロック内の偶数ページのみに対してアドレス情報を配置する場合には、以下の手順にてアドレス情報にビットシフト演算を行う。 For example, as shown in FIG. 8, the shift circuit 3 has the following setting when the setting of the state setting signal B is “100” and the address information is arranged only for the even pages in the block. The bit shift operation is performed on the address information by the following procedure.
まず、シフト判定部２は、前記図２のＳ３と同様に、前記状態ピンからの状態設定信号Ｂが”０１１”であることを検知し、ブロック内の偶数ページのみに対してアドレス情報を配置することを判定する。この判定により、前記シフト回路３は、入力されたアドレス情報のうち、第二サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ２０１）。 First, the shift determination unit 2 detects that the state setting signal B from the state pin is “011” as in S3 of FIG. 2, and arranges address information only for even pages in the block. Determine what to do. Based on this determination, the shift circuit 3 shifts I / O [6: 0] of the second cycle up to 1 bit in the input address information (S201).
前記シフト回路３は、Ｉ／Ｏ［０］にビット値１を挿入する（Ｓ２０４）。また、前記シフト回路３は、Ｉ／Ｏレジスタバッファ１０１にこの時点のビット情報を送信し、この時点のアドレス第二サイクルのＩ／Ｏ［７］をラッチする。 The shift circuit 3 inserts a bit value 1 into I / O [0] (S204). The shift circuit 3 transmits bit information at this time to the I / O register buffer 101, and latches I / O [7] of the address second cycle at this time.
次に、前記シフト回路３は、第三サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ２０２）。また、前記シフト回路３は、Ｉ／Ｏ［０］に前記ラッチした第二サイクルのＩ／Ｏ［７］を挿入する（Ｓ２０３）。また、前記シフト回路３は、Ｉ／Ｏレジスタバッファ１０１にこの時点のビット情報を送信する。また、前記シフト回路３は、第三サイクルのＩ／Ｏ［７］を未使用のため破棄する（Ｓ２０５）。以降の処理は、前記図２のＳ６以降の処理と同様に行なわれる。
このように、ビットシフト演算を用いることから、シンプルな演算方法にて載せ換え前後のフラッシュメモリに対して同一ブロックへのアクセスを実現できることとなり、計算資源を有効活用することができる。
Next, the shift circuit 3 shifts the I / O [6: 0] of the third cycle up by 1 bit (S202). Further, the shift circuit 3 inserts the latched second cycle I / O [7] into I / O [0] (S203). The shift circuit 3 transmits the bit information at this time to the I / O register buffer 101. The shift circuit 3 discards I / O [7] in the third cycle because it is not used (S205). The subsequent processing is performed in the same manner as the processing after S6 in FIG.
As described above, since the bit shift operation is used, access to the same block can be realized with respect to the flash memory before and after the replacement by a simple operation method, and the calculation resources can be effectively used.
（本発明のその他の実施形態）
以下、本発明のその他の実施形態に係るフラッシュメモリ制御装置を用いたアドレス制御機能付きフラッシュメモリを図９に基づいて説明する。この図９は本発明のその他の実施形態に係るフラッシュメモリ制御装置の構成を示すブロック図を示す。
(Other embodiments of the present invention)
Hereinafter, a flash memory with an address control function using a flash memory control device according to another embodiment of the present invention will be described with reference to FIG. FIG. 9 is a block diagram showing a configuration of a flash memory control device according to another embodiment of the present invention.
本実施形態に係るアドレス制御機能付きフラッシュメモリは、前記第１の実施形態を記載した図１と同様に、前記アドレス情報受付手段１と、前記シフト判定部２と、前記シフト回路３と、前記タイミング調整回路４とを備え、さらに前記フラッシュメモリ１００を一体化して備えて形成されるものである。 The flash memory with an address control function according to the present embodiment is similar to FIG. 1 describing the first embodiment, the address information receiving unit 1, the shift determination unit 2, the shift circuit 3, and the The timing adjustment circuit 4 is further provided, and the flash memory 100 is integrated and formed.
このように、フラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されることから、旧バージョンのフラッシュメモリに対応するファームウェアに対しても追加作業無くアドレス指定を行えることとなり、下位互換性を保つことで余分な費用及び作業工数をかけずに容易に導入することができる。 As described above, since the flash memory control device is integrated with the flash memory, it can be addressed without additional work even for firmware corresponding to the old version of flash memory. Can be easily introduced without extra costs and man-hours.
なお、前記第一及びその他の実施形態におけるフラッシュメモリ制御装置は、通信装置に搭載することもできる。このように、本フラッシュメモリ制御装置は、フラッシュメモリ制御装置が通信装置に搭載されることから、フラッシュメモリの更改による通信装置の修正又は更改の影響を抑えることとなり、この通信装置の使用可能期間を長期化することができ、この通信装置に関連する運用費用を低減化することができる。 The flash memory control device in the first and other embodiments can also be mounted on a communication device. As described above, since the flash memory control device is mounted on the communication device, the present flash memory control device suppresses the influence of the modification or renewal of the communication device due to the renewal of the flash memory, and the usable period of this communication device. The operating cost associated with this communication apparatus can be reduced.
なお、前記第一及びその他の実施形態において、シフト判定部２は、前記状態ピンのピン状態に応じた状態設定信号Ｂを受付けるとしたが、前記状態ピンに代替するコマンドを用いることにより前記状態ピン無しで前記状態設定信号Ｂを受付けることも可能である。 In the first and other embodiments, the shift determination unit 2 accepts the state setting signal B corresponding to the pin state of the state pin, but the state is determined by using a command that replaces the state pin. It is also possible to accept the state setting signal B without a pin.
なお、以上の実施形態の対象とするフラッシュメモリを搭載する装置としては、通信装置に限定されることはなく、広くメモリを必要とする装置へ適用することができる。また、前記シフト回路３は、情報変換演算手段としてビットシフト演算を行ったが、アドレス情報を変換する演算方法としてはこのビットシフト演算に限定される必要はなく、他の演算方法、例えば論理和、論理積、否定、排他的論理和の論理演算の組み合せを用いても実施することができる。 Note that the device on which the flash memory targeted by the above embodiments is mounted is not limited to a communication device, and can be widely applied to devices that require memory. The shift circuit 3 performs the bit shift operation as the information conversion operation means. However, the operation method for converting the address information is not limited to this bit shift operation. It can also be implemented using a combination of logical operations, logical product, negation, and exclusive logical sum.
［付記］ 以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御装置において、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段と、前記判断結果に基づいて、前記受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算手段とを備え、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするフラッシュメモリ制御装置。
[Appendix] The following appendices are further disclosed with respect to the embodiment including the above examples.
(Supplementary Note 1) In a flash memory control device that controls access to a flash memory after the change when the flash memory storing rewritable electrical data is changed to a flash memory having a different number of pages in units of blocks Address information receiving means for receiving address information in the flash memory, and determination means for determining whether or not to convert the received address information to the flash memory after the change, based on an external input And information conversion operation means for generating corrected address information by converting the received address information based on the determination result, and when the information conversion is executed, based on the corrected address information A flash memory control device for accessing the flash memory.
（付記２）前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段を備える付記１に記載のフラッシュメモリ制御装置。 (Supplementary note 2) The flash memory control device according to supplementary note 1, further comprising an adjusting unit that adjusts a timing of the access when the changed flash memory is accessed using the correction address information.
（付記３）前記情報変換手段が、前記情報変換にビットシフト演算を用いる付記１又は付記２に記載のフラッシュメモリ制御装置。 (Supplementary note 3) The flash memory control device according to Supplementary note 1 or 2, wherein the information conversion means uses a bit shift operation for the information conversion.
（付記４）付記１ないし付記３に記載のフラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されるアドレス制御機能付きフラッシュメモリ。 (Supplementary Note 4) A flash memory with an address control function in which the flash memory control device according to Supplementary Notes 1 to 3 is mounted integrally with the flash memory.
（付記５）付記１ないし付記４に記載のフラッシュメモリ制御装置が、通信装置に搭載されるフラッシュメモリ搭載通信装置。 (Supplementary note 5) A flash memory-mounted communication device in which the flash memory control device according to any one of Supplementary notes 1 to 4 is mounted on a communication device.
（付記６）電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御方法において、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付工程と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断工程と、前記判断結果に基づいて、前記受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算工程とを備え、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするフラッシュメモリ制御方法。 (Supplementary note 6) In a flash memory control method for controlling access to a flash memory after the change when the flash memory storing electrical data in a rewritable manner is changed to a flash memory having a different number of pages in block units An address information receiving step for receiving address information in the flash memory, and a determination step for determining whether or not to convert the received address information to the flash memory after the change based on an external input And an information conversion calculation step for generating corrected address information by converting the received address information based on the determination result, and when the information conversion is executed, based on the corrected address information A flash memory control method for accessing the flash memory.
（付記７）前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整工程を備える付記６に記載のフラッシュメモリ制御方法。 (Supplementary note 7) The flash memory control method according to supplementary note 6, further comprising an adjustment step of adjusting the access timing when the flash memory after the change is accessed using the correction address information.
（付記８）前記情報変換工程が、前記情報変換にビットシフト演算を用いる付記１又は付記７に記載のフラッシュメモリ制御方法。 (Supplementary note 8) The flash memory control method according to supplementary note 1 or 7, wherein the information conversion step uses a bit shift operation for the information conversion.
（付記９）前記フラッシュメモリと一体化されて搭載される付記６ないし付記８に記載のフラッシュメモリ制御方法。 (Supplementary note 9) The flash memory control method according to supplementary notes 6 to 8, which is mounted integrally with the flash memory.
（付記１０）電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するようにコンピュータを機能させるフラッシュメモリ制御プログラムにおいて、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段、前記判断結果に基づいて、アドレス情報を補正アドレス情報として情報変換する情報変換演算手段としてコンピュータを機能させ、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするフラッシュメモリ制御プログラム。 (Supplementary Note 10) When the flash memory that stores electrical data in a rewritable manner is changed to a flash memory in which the number of pages in other block units is different, the computer functions to control access to the flash memory after the change In the flash memory control program to be executed, address information receiving means for receiving address information in the flash memory, whether to convert the received address information to the flash memory after the change based on an external input When the information conversion is performed based on the correction address information, the computer functions as an information conversion calculation unit that converts the address information as correction address information based on the determination result. Access the flash memory Flash memory control program.
（付記１１）前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段としてコンピュータを機能させる付記１０に記載のフラッシュメモリ制御プログラム。 (Supplementary note 11) The flash memory control program according to supplementary note 10, which causes a computer to function as an adjustment unit for adjusting the access timing when the flash memory after the change is accessed using the correction address information.
（付記１２）前記情報変換手段が、前記情報変換にビットシフト演算を用いる付記１０又は付記１１に記載のフラッシュメモリ制御プログラム。 (Supplementary note 12) The flash memory control program according to supplementary note 10 or supplementary note 11, wherein the information conversion means uses a bit shift operation for the information conversion.
（付記１３）前記フラッシュメモリと一体化されて搭載される付記１０ないし付記１２に記載のフラッシュメモリ制御プログラム。 (Supplementary note 13) The flash memory control program according to supplementary notes 10 to 12, which is integrated with the flash memory and mounted.
（付記１４）付記１０ないし付記１３に記載のフラッシュメモリ制御プログラムが、通信プログラムに搭載されるフラッシュメモリ搭載通信プログラム。 (Supplementary note 14) A flash memory-installed communication program in which the flash memory control program according to supplementary notes 10 to 13 is installed in the communication program.
１ アドレス情報受付手段
２ シフト判定部
３ シフト回路
４ タイミング調整回路
１００ フラッシュメモリ
１０１ Ｉ／Ｏレジスタバッファ
１０２ 制御回路
２００ 外部入力情報
Ａ コマンド・データ・アドレス信号
Ｂ 状態設定信号
Ｃ 制御信号
DESCRIPTION OF SYMBOLS 1 Address information reception means 2 Shift determination part 3 Shift circuit 4 Timing adjustment circuit 100 Flash memory 101 I / O register buffer 102 Control circuit 200 External input information A Command data address signal B Status setting signal C Control signal
Claims (6)
前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段と、
外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段と、
前記判断結果に基づいて、前記受付けたアドレス情報を、ビットシフト演算を用いて情報変換して補正アドレス情報を生成する情報変換演算手段とを備え、
前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスする
フラッシュメモリ制御装置。 In the flash memory control device for controlling access to the flash memory after the change when the flash memory storing the electrical data in a rewritable manner is changed to a flash memory having a different number of pages in other block units,
Address information receiving means for receiving address information in the flash memory;
Determining means for determining whether to convert the received address information to the flash memory after the change based on an external input;
Based on the determination result, the received address information is information-converted using a bit shift operation, and information conversion calculation means for generating corrected address information,
A flash memory control device that accesses the flash memory based on the correction address information when the information conversion is executed.
前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段を備える
フラッシュメモリ制御装置。 The flash memory control device according to claim 1,
A flash memory control device comprising adjustment means for adjusting the access timing when the changed flash memory is accessed using the correction address information.
アドレス制御機能付きフラッシュメモリ。 3. A flash memory with an address control function, wherein the flash memory control device according to claim 1 or 2 is mounted integrally with the flash memory.
フラッシュメモリ搭載通信装置。 The flash memory control device according to any one of claims 1 to 3, wherein the flash memory control device is mounted on a communication device.
前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付工程と、
外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断工程と、
前記判断結果に基づいて、前記受付けたアドレス情報を、ビットシフト演算を用いて情報変換して補正アドレス情報を生成する情報変換演算工程とを備え、
前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスする
フラッシュメモリ制御方法。 In the flash memory control method for controlling access to the flash memory after the change when the flash memory storing the rewritable electrical data is changed to a flash memory having a different number of pages in other block units,
An address information receiving step for receiving address information in the flash memory;
A determination step of determining whether to convert the received address information to the flash memory after the change based on an input from the outside;
An information conversion calculation step of generating corrected address information by converting the received address information using bit shift calculation based on the determination result;
A flash memory control method for accessing the flash memory based on the correction address information when the information conversion is executed.
前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段、
外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段、
前記判断結果に基づいて、前記受付けたアドレス情報を、ビットシフト演算を用いて情報変換して補正アドレス情報を生成する情報変換演算手段としてコンピュータを機能させ、
前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスする
フラッシュメモリ制御プログラム。 Flash memory control that allows the computer to function to control access to the flash memory after the change when the flash memory that stores electrical data in a rewritable manner is changed to a flash memory with a different number of pages for each block. In the program
Address information receiving means for receiving address information in the flash memory;
Determining means for determining whether to convert the received address information to the flash memory after the change, based on an external input;
Based on the determination result, the received address information is information-converted using a bit shift operation, and a computer is caused to function as information conversion operation means for generating corrected address information ,
A flash memory control program for accessing the flash memory based on the correction address information when the information conversion is executed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008226094A JP5412769B2 (en) | 2008-09-03 | 2008-09-03 | Flash memory control device, flash memory control method, and flash memory control program |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008226094A JP5412769B2 (en) | 2008-09-03 | 2008-09-03 | Flash memory control device, flash memory control method, and flash memory control program |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010061371A JP2010061371A (en) | 2010-03-18 |
| JP5412769B2 true JP5412769B2 (en) | 2014-02-12 |
Family
ID=42188109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008226094A Expired - Fee Related JP5412769B2 (en) | 2008-09-03 | 2008-09-03 | Flash memory control device, flash memory control method, and flash memory control program |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5412769B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105719390A (en) * | 2014-12-22 | 2016-06-29 | 富士通先端科技株式会社 | Medium processing device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3892851B2 (en) * | 2004-02-04 | 2007-03-14 | 株式会社東芝 | Memory card and semiconductor device |
| JP2006221743A (en) * | 2005-02-10 | 2006-08-24 | Toshiba Corp | Storage system and method to write in semiconductor storage device |
| JP4273109B2 (en) * | 2005-09-14 | 2009-06-03 | Ｔｄｋ株式会社 | Memory controller and flash memory system |
| JP2008158991A (en) * | 2006-12-26 | 2008-07-10 | Ricoh Co Ltd | Control system for nand type flash memory |
| JP4970078B2 (en) * | 2007-02-21 | 2012-07-04 | 株式会社東芝 | Nonvolatile memory system |
-
2008
- 2008-09-03 JP JP2008226094A patent/JP5412769B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105719390A (en) * | 2014-12-22 | 2016-06-29 | 富士通先端科技株式会社 | Medium processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010061371A (en) | 2010-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8898374B2 (en) | Flash memory device and method for managing flash memory device | |
| JP4734033B2 (en) | Storage device | |
| CN101595528B (en) | Memory device architectures and operation | |
| US8130545B2 (en) | Nonvolatile semiconductor storage device | |
| JP5162763B2 (en) | Memory access system | |
| EP3509066B1 (en) | Real-time update method of a differential memory with continuous reading accessibility, differential memory and electronic system | |
| US7898866B2 (en) | Nonvolatile memory device and method of operating the same | |
| JP5403292B2 (en) | Replacement of defective memory blocks that respond to external addresses | |
| JP2008108297A (en) | Nonvolatile semiconductor memory device | |
| US9122583B2 (en) | Memory controller and memory storage device and data writing method | |
| KR100837279B1 (en) | Flash memory device for over-sampling read and interfacing method thereof | |
| JP2009129477A (en) | Nonvolatile semiconductor storage device | |
| JP4254932B2 (en) | Memory controller and flash memory system | |
| US7114052B2 (en) | Semiconductor memory device, a sector-address conversion circuit, an address-conversion method, and operation method of the semiconductor memory device | |
| JP5412769B2 (en) | Flash memory control device, flash memory control method, and flash memory control program | |
| US8738847B2 (en) | Data writing method, and memory controller and memory storage apparatus using the same | |
| US7478292B2 (en) | Structure and method for detecting errors in a multilevel memory device with improved programming granularity | |
| US10289334B2 (en) | Valid data merging method, memory controller and memory storage apparatus | |
| CN114930310A (en) | Active input/output expander for memory subsystem | |
| US8085593B2 (en) | Method of inputting address in nonvolatile memory device and method of operating the nonvolatile memory device | |
| KR20090068668A (en) | The method for flag satus deterimining of non volatile memory device | |
| JP2001250386A (en) | Semiconductor memory | |
| US8599593B2 (en) | Memory system and method of operating the same | |
| JP2007052558A (en) | Flash memory rewrite device, flash memory rewrite method and flash memory rewrite program | |
| KR20120088442A (en) | Non-Volatile Memory System and Flag Data Input/Output Method Therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110613 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130313 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130806 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130828 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131015 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131028 |
|
| LAPS | Cancellation because of no payment of annual fees |