JP5412506B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、貫通ビアを用いることにより積み重ね実装に適した構造を有する半導体装置及びその製造方法に関する。
半導体製品の高集積化及び小型化のために、複数の半導体装置を三次元的に積層して高集積化を図った半導体装置が知られている。
また、近年、複数の半導体装置を三次元的に積層する技術として、貫通ビアを有する半導体装置が開発されている。
貫通ビアを有する半導体装置の製造方法の一例（第１従来例）が特許文献１に開示されている。
この方法によれば、まず、絶縁膜によって覆われたシリコン基板（配線形成前で且つ素子形成後）に、素子形成面（表面）側からその反対面（裏面）に向かう孔（この時点では非貫通孔）を形成する。その後、非貫通孔の側壁面を覆うように絶縁膜（ビア被覆膜）を形成した後、貫通ビアとなる金属膜を孔に埋め込む。次に、ＣＭＰ（Chemical Mechanical Polishing)法やエッチバック法により、基板表面上の絶縁膜が露出するまで金属膜を除去する。これにより、孔内にビア構造が形成される。次に、シリコン基板上に多層配線構造を、孔内のビア構造と電気的に接続するように形成する。続いて、裏面側からシリコン基板を研磨することにより、孔内のビア構造を基板裏面に露出させ、それにより、貫通ビアを形成する。
また、貫通ビアを有する半導体装置の製造方法の他例（第２従来例）が特許文献２に開示されている。
この方法によれば、まず、素子形成面（表面）側に素子及び多層配線層が形成されたシリコン基板を裏面側から薄化した後、シリコン基板の裏面側から貫通孔を、表面側の多層配線層中の電極パットに達するように形成する。続いて、貫通孔の側壁面を覆うように絶縁膜（ビア被覆膜）を形成した後、電気めっき法により貫通孔を金属膜によって埋め込むことにより貫通ビアを形成する。
特許第４０１１６９５号公報 特許第４１４５３０１号公報
しかしながら、前述の第１従来例に係る貫通ビアの形成方法においては、微細化に伴い貫通ビアの径が小さくなると、シリコン基板に形成される孔（形成時点では非貫通孔）のアスペクト比が大きくなるため、当該孔内に絶縁膜（ビア被覆膜）及び金属膜を十分な膜厚で形成することが難しくなる。その結果、金属膜の埋め込み不良に起因して貫通ビアの抵抗（つまり貫通ビアにより電気的に接続される半導体装置間の接続抵抗）が増大すると共に、ビア被覆膜の形成不良に起因して貫通ビアとシリコン基板との間でリーク電流が生じて信頼性が劣化する。
また、前述の第２従来例に係る貫通ビアの形成方法においても、同様に、微細化に伴い貫通ビアの径が小さくなると、シリコン基板に形成される貫通孔のアスペクト比が大きくなるため、貫通孔内に絶縁膜（ビア被覆膜）及び金属膜を十分な膜厚で形成することが難しくなるので、前述の第２従来例に係る貫通ビアの形成方法と同様の問題が生じる。
前記に鑑み、本発明は、微細化に伴い貫通ビアの径が小さくなっても、貫通ビアとなる導電膜の孔への埋め込み不良及び絶縁性のビア被覆膜の形成不良を防止して、積層される半導体装置相互間の接続抵抗を低減すると共にリーク信頼性を向上させることを目的とする。
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１面及びその反対側の第２面を有する半導体基板における前記第１面側から前記半導体基板中に第１の孔を形成する工程（ａ）と、前記第１の孔に第１の導電膜を形成する工程（ｂ）と、前記半導体基板における前記第２面側から前記半導体基板中に、前記第１の孔に接続する第２の孔を形成する工程（ｃ）と、前記第２の孔に、前記第１の導電膜と電気的に接続するように第２の導電膜を形成し、それによって貫通ビアを形成する工程（ｄ）とを備えている。
本発明に係る半導体装置の製造方法において、前記半導体基板の内部に絶縁層が埋め込まれていてもよい。この場合、前記絶縁層は、ＳＩＭＯＸ法により形成されていてもよいし、前記半導体基板の面方向において不連続に形成されていてもよい。
また、前記半導体基板の内部に絶縁層が埋め込まれている場合、前記第１の導電膜と前記第２の導電膜とは前記絶縁層中で電気的に接続していてもよいし、前記工程（ｃ）では、前記絶縁層をエッチングストッパーとして前記第２面側から前記半導体基板に対してエッチングを行って前記第２の孔を形成してもよい。後者の場合、前記工程（ａ）では、前記絶縁層を貫通するように前記第１面側から前記半導体基板に対してエッチングを行って前記第１の孔を形成してもよい。
本発明に係る半導体装置の製造方法において、前記第１の孔における前記第２の孔との接続箇所での開口径と比べて、前記第２の孔における前記第１の孔との接続箇所での開口径の方が大きくてもよい。
本発明に係る半導体装置の製造方法において、前記第１の孔における前記第１面側の開口径と比べて、前記第２の孔における前記第２面側の開口径の方が大きくてもよい。
本発明に係る半導体装置は、第１面及びその反対側の第２面を有する半導体基板と、前記半導体基板を貫通する貫通ビアとを備え、前記貫通ビアは、前記半導体基板における前記第１面側に形成された第１の導電膜と、前記半導体基板における前記第２面側に形成された第２の導電膜との積層構造を有する。
本発明に係る半導体装置において、前記第１の導電膜は、前記半導体基板における前記第１面側に形成された第１の孔に埋め込まれており、前記第２の導電膜は、前記半導体基板における前記第２面側に形成された第２の孔に埋め込まれており、前記第１の孔と前記第２の孔とが接続すると共に前記第１の導電膜と前記第２の導電膜とが電気的に接続することにより、前記貫通ビアが構成されていてもよい。ここで、前記第１の孔における前記第２の孔との接続箇所での開口径と比べて、前記第２の孔における前記第１の孔との接続箇所での開口径の方が大きいことが好ましく、また、前記第１の孔の深さは前記第２の孔の深さよりも深いことがより好ましい。また、前記第１の孔における前記第１面側の開口径と比べて、前記第２の孔における前記第２面側の開口径の方が大きいことが好ましい。
本発明に係る半導体装置において、前記半導体基板の内部に絶縁層が埋め込まれていてもよい。この場合、前記絶縁層は、前記半導体基板の面方向において不連続に形成されていてもよい。具体的には、例えばＳＩＭＯＸ（separation by implanted oxygen）法により、半導体基板中の貫通ビアの形成領域に絶縁層を選択的に形成してもよい。
また、前記半導体基板の内部に絶縁層が埋め込まれている場合、前記第１の導電膜と前記第２の導電膜とは、前記絶縁層中で電気的に接続していてもよいし、前記半導体基板における前記絶縁層から見て前記第２面側の部分と前記絶縁層との界面において電気的に接続していてもよいし、前記半導体基板における前記絶縁層と前記第２面との間の部分において電気的に接続していてもよい。
本発明に係る半導体装置において、前記第１の導電膜と前記半導体基板との間には第１の絶縁性ビア被覆膜が形成されており、前記第２の導電膜と前記半導体基板との間には第２の絶縁性ビア被覆膜が形成されていてもよい。
本発明に係る第１の積層型半導体装置は、ロジック回路を有する第１の半導体装置と、固体撮像素子を有する第２の半導体装置とが積層されてなる積層型半導体装置であって、前記第１の半導体装置及び前記第２の半導体装置のうちの少なくとも１つの半導体装置が、前述の本発明に係る半導体装置である。
本発明に係る第１の積層型半導体装置において、前記第１の半導体装置の上に前記第２の半導体装置が積層されていてもよい。
本発明に係る第２の積層型半導体装置は、第１の半導体装置と第２の半導体装置と第３の半導体装置とが積層されてなる積層型半導体装置であって、前記第２の半導体装置は、前記第１の半導体装置における第１領域の上に積層されており、前記第３の半導体装置は、前記第１の半導体装置における第２領域の上に積層されており、前記第１の半導体装置、前記第２の半導体装置及び前記第３の半導体装置のうちの少なくとも１つの半導体装置が、前述の本発明に係る半導体装置である。
本発明に係る第２の積層型半導体装置において、前記第１の半導体装置、前記第２の半導体装置及び前記第３の半導体装置は、互いに異なる機能を有していてもよい。
本発明に係る第２の積層型半導体装置において、前記第２の半導体装置の頂部と前記第３の半導体装置の頂部とは実質的に同じ高さに位置していてもよい。
本発明に係る第２の積層型半導体装置において、前記第１の半導体装置はロジック回路を有していてもよいし、前記第２の半導体装置はメモリ素子を有していてもよいし、前記第３の半導体装置は固体撮像素子を有していてもよい。
本発明によると、半導体基板の第１面側から埋め込まれた第１の導電膜と、半導体基板の第２面側から埋め込まれた第２の導電膜との積層構造を用いて、貫通ビアを構成する。このため、微細化に伴い貫通ビアの径が小さくなっても、貫通ビアが埋め込まれる貫通孔全体のアスペクト比と比較して、各導電膜が埋め込まれる各孔のアスペクト比が大きくなることを回避できるので、当該各孔内に絶縁膜（ビア被覆膜）及び導電膜を十分な膜厚で形成することが可能となる。従って、貫通ビアとなる導電膜の孔への埋め込み不良を防止して、積層される半導体装置相互間の接続抵抗を低減することができると共に、絶縁性のビア被覆膜の形成不良を防止して、リーク信頼性を向上させることができる。
図１は本発明の第１の実施形態に係る半導体装置の断面図である。 図２（ａ）〜（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４は本発明の第１の実施形態の変形例に係る半導体装置の製造途中の断面図である。 図５は本発明の第２の実施形態に係る半導体装置の断面図である。 図６（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図７は本発明の第２の実施形態に係る半導体装置に外部接続端子を設けた様子を示す断面図である。 図８は本発明の第２の実施形態に係る半導体装置を複数積層させた積層型半導体装置の断面図である。 図９（ａ）は本発明の第３の実施形態に係る積層型半導体装置の概略構成例を示す断面図であり、図９（ｂ）は本発明の第３の実施形態の変形例に係る積層型半導体装置の概略構成例を示す断面図である。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、以下に示す各図面の内容、並びに種々の構成要素の形状、材料及び寸法等はいずれも例示であって、本実施形態に示した内容には限定されない。また、本発明の趣旨を逸脱しない範囲において、本実施形態に示した内容を適宜変更可能である。
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。
図１に示すように、内部に絶縁層１０１が埋め込まれている半導体基板１００の第１面側には、トランジスタやダイオードなどの活性素子の不純物領域（図示省略）が形成されていると共に、半導体基板１００の第１面上にはゲート絶縁膜（図示省略）を介してゲート電極２０２が形成されている。絶縁層１０１を含む半導体基板１００の厚さはＴ１である。半導体基板１００の第１面側に前記活性素子と共にメモリ素子等が形成されていてもよい。前記活性素子と他の素子との間は、半導体基板１００の第１面側に形成された素子分離２０１によって電気的に絶縁されている。ゲート電極２０２の側面上には絶縁性サイドウォールスペーサ２０５が形成されている。半導体基板１００の第１面上にはゲート電極２０２を覆うように層間絶縁膜２０３が形成されており、層間絶縁膜２０３中には、プラグ（図示省略）及び配線２０４が形成されている。層間絶縁膜２０３上には、内部に配線及びビア（ともに図示省略）が形成された層間絶縁膜が積層されてなる多層配線構造３０１が形成されている。多層配線構造３０１の上部には、装置外部へ信号を取り出すための電極パッド４０１が形成されている。
また、図１に示すように、半導体基板１００の第１面側には、絶縁層１０１に達する第１の孔１１１が形成されており、当該第１の孔１１１内には第１の導電膜１０５が埋め込まれている。また、半導体基板１００の第２面側には、絶縁層１０１中において第１の孔１１１と接続する第２の孔１１２が形成されており、当該第２の孔１１２内には下地金属層５０２を介して第２の導電膜５０３が埋め込まれている。尚、第１の導電膜１０５と半導体基板１００との間には絶縁膜１０４（第１の絶縁性ビア被覆膜）が介在していると共に、下地金属層５０２と半導体基板１００との間には絶縁膜５０１（第２の絶縁性ビア被覆膜）が介在している。ここで、絶縁膜５０１は、第２の孔１１２の側壁面から半導体基板１００の第２面までを連続的に覆うように形成されている。
本実施形態においては、第１の孔１１１中の第１の導電膜１０５と第２の孔１１２中の第２の導電膜５０３とが下地金属層５０２を介して電気的に接続することにより、半導体基板１００の第１面から第２面までを貫通する貫通ビアが構成されている。すなわち、本実施形態の貫通ビアは、半導体基板１００における第１面側に形成された第１の導電膜１０５と、半導体基板１００における第２面側に形成された第２の導電膜５０３との積層構造を有する。尚、図示は省略しているが、本実施形態の貫通ビアは、半導体基板１００の第１面側において、層間絶縁膜２０３及び多層配線構造３０１に形成されているプラグ、ビア及び配線を通じて電極パッド４０１に電気的に接続されている。以上のような構造を有する本実施形態の半導体装置を複数積層させた場合、一の半導体装置の貫通ビアが半導体基板１００の第２面側において、下に位置する他の半導体装置の電極パッド４０１と電気的に接続されることになるので、３次元的に積層された積層型半導体装置を実現することができる。
以上に説明した第１の実施形態に係る半導体装置の特徴は、半導体基板１００における第１面側に形成された第１の導電膜１０５と、半導体基板１００における第２面側に形成された第２の導電膜５０３との積層構造によって貫通ビアが構成されていることである。このため、微細化に伴い貫通ビアの径が小さくなっても、貫通ビアが埋め込まれる貫通孔全体のアスペクト比と比較して、各導電膜１０５及び５０３が埋め込まれる孔１１１及び１１２のそれぞれのアスペクト比が大きくなることを回避できるので、当該各孔１１１及び１１２内に絶縁膜（ビア被覆膜）１０４及び５０１並びに導電膜１０５及び５０３を十分な膜厚で形成することが可能となる。従って、貫通ビアとなる導電膜１０５及び５０３の孔１１１及び１１２への埋め込み不良を防止して、積層される半導体装置相互間の接続抵抗を低減することができると共に、絶縁膜（ビア被覆膜）１０４及び５０１の形成不良を防止して、リーク信頼性を向上させることができる。
尚、本実施形態において、第１の導電膜１０５と第２の導電膜５０３との接触部（具体的には下地金属層５０２を介して電気的に接続している部分）、つまり第１の孔１１１と第２の孔１１２との接続箇所は絶縁層１０１中に位置していることが好ましい。このような構成とすることにより、第１の導電膜１０５と第２の導電膜５０３との接触部の半導体基板１００に対する絶縁性を確実に確保することができるので、リーク信頼性をさらに向上させることができると共に、積層される半導体装置相互間の接続不良を抑制することができる。
また、図１に示す本実施形態の半導体装置においては、半導体基板１００中に絶縁層１０１を基板主面方向において連続するように形成したが、これに代えて、絶縁層１０１を基板主面方向において不連続に形成してもよい。具体的には、例えばＳＩＭＯＸ法により、半導体基板１００中の貫通ビアの形成領域のみに絶縁層１０１を選択的に形成してもよい。
また、図１に示す本実施形態の半導体装置においては、貫通ビアを構成する第１の導電膜１０５を、絶縁層１０１を含む半導体基板１００中にのみ形成したが、第１の導電膜１０５が、例えば半導体基板１００上の層間絶縁膜２０３中に形成される配線２０４等と電気的に接続するように、例えば層間絶縁膜２０３中にまで第１の導電膜１０５を形成してもよい。但し、第１の導電膜１０５を埋め込む第１の孔１１１のアスペクト比が小さい方が、第１の孔１１１の側壁にビア被覆膜となる絶縁膜１０４をより確実に形成することができるので、第１の導電膜１０５を、絶縁層１０１を含む半導体基板１００中にのみ形成する方が好ましい。
また、本実施形態において、第１の導電膜１０５と半導体基板１００との間に介在する絶縁膜１０４、及び第２の導電膜５０３と半導体基板１００との間に介在する絶縁膜５０１としては、ＳｉＯ2 膜又はＳｉＮ膜等を用いてもよい。
また、本実施形態において、第１の導電膜１０５の材料としては、不純物が添加されたポリシリコン、又はモリブデン若しくはタングステンなどの高融点材料若しくはこれらのシリサイド等を用いてもよい。
また、本実施形態において、下地金属層５０２の材料としては、例えばＴｉＮ、ＴａＮ、Ｔｉ／ＴｉＮ積層構造又はＴａ／ＴａＮ積層構造等を用いてもよい。
また、本実施形態において、第２の導電膜５０３の材料としては、銅の他、アルミニウム、又は不純物を添加した銅若しくはアルミニウム等を用いてもよい。
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図２（ａ）〜（ｈ）及び図３（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図２（ａ）に示すように、内部に例えばシリコン酸化物からなる絶縁層１０１が埋め込まれている半導体基板１００を用意する。このような半導体基板１００は、例えばＳＩＭＯＸ法によりシリコン基板中に埋め込み絶縁層を形成することにより得られる。ここで、シリコン酸化物からなる絶縁層１０１に代えて、半導体基板１００中に窒素を注入することにより、シリコン窒化物からなる絶縁層１０１を形成してもよい。或いは、貼り合わせ法によって得られたＳＯＩ（silcon on insulator ）基板を用いてもよい。この場合、第２面側は半導体領域であってよいし、又は絶縁層１０１とは異なる材料からなる絶縁領域であってもよい。尚、半導体基板１００の第１面（デバイス形成面１００ａ）側にはトランジスタやメモリ素子等が形成される一方、半導体基板１００の第２面（裏面１００ｂ）側には、電子回路を構成する素子や配線は形成されない。また、図２（ａ）に示す時点での、絶縁層１０１を含む半導体基板１００の厚さは例えば７００μｍ程度である。さらに、半導体基板１００の第１面上には例えばＳｉＯ2 膜からなる絶縁膜１０２及び例えばＳｉＮ膜からなる絶縁膜１０３が積層されている。絶縁膜１０２及び１０３の積層膜に代えて、単層の絶縁膜を形成してもよい。
次に、図２（ｂ）に示すように、絶縁膜１０３上に、貫通ビア形成領域に開口部を有するレジストマスク（図示省略）を形成した後、ＲＩＥ（反応性イオンエッチング）法によって、絶縁膜１０３及び１０２を順次エッチングした後、前記レジストマスクを除去する。その後、貫通ビア形成領域に開口部を有する絶縁膜１０３及び１０２をマスクとして用いると共にエッチングガスとしてフッ素系ガスを用いてＲＩＥ法を行うことにより、半導体基板１００をエッチングする。これにより、半導体基板１００の所定の位置に、所定の深さを有する非貫通孔（第１の孔）１１１を形成する。このとき、絶縁層（埋め込み絶縁膜）１０１はエッチング停止層として作用し、その結果、第１の孔１１１の底部は絶縁層１０１中に位置する。これにより、第１の孔１１１の深さばらつきを抑制することが可能となる。尚、第１の孔１１１を形成する加工技術はＲＩＥ法に限定されるものではなく、ウェットエッチング法や側壁保護を併用した等方性エッチング法等を用いてもよい。
次に、図２（ｃ）に示すように、絶縁膜１０３上に、例えばＣＶＤ（化学的気相成長）法を用いてＳｉＯ2 膜又はＳｉＮ膜等からなる絶縁膜１０４を第１の孔１１１の側壁面及び底面が覆われるように形成する。
次に、図２（ｄ）に示すように、導電体材料（第１の導電膜）１０５を絶縁膜１０４上に、第１の孔１１１が埋まるように形成する。第１の導電膜１０５の材料としては、例えば、不純物が添加されたポリシリコン（Doped-PolySi）、又はモリブデン（Ｍｏ）若しくはタングステン（Ｗ）などの高融点材料若しくはこれらのシリサイドを用いることができる。但し、第１の導電膜１０５の材料は、第１の孔１１１の形成後に実施される各工程のプロセス温度よりも高い融点を持つ材料であることが望ましい。
次に、図２（ｅ）に示すように、例えばＣＭＰ法やエッチバック法等の方法を用いて、絶縁膜１０３（又は絶縁膜１０２）が露出するまで、第１の導電膜１０５及び絶縁膜１０４を除去して後退させる。続いて、図２（ｆ）に示すように、絶縁膜１０３及び１０２を例えばウェットエッチング法やＣＤＥ（化学的気相エッチング）法を用いて除去する。これにより、半導体基板１００の第１面側に形成された第１の孔１１１に第１の導電膜１０５が埋め込まれた構造が形成される。尚、図２（ｆ）に示す工程で絶縁膜１０３及び１０２を除去したが、これに代えて、絶縁膜１０３及び１０２を、後に実施されるデバイス形成のための加工用マスクとして残しておいてもよい。
次に、図２（ｇ）に示すように、半導体基板１００の第１面側の表面部に素子分離２０１を形成した後、半導体基板１００の第１面上にゲート絶縁膜（図示省略）を介してゲート電極２０２を形成する。その後、半導体基板１００の第１面側の表面部に不純物領域（図示省略）を形成すると共に、ゲート電極２０２の側面上に絶縁性サイドウォールスペーサ２０５を形成する。続いて、半導体基板１００の第１面上にゲート電極２０２を覆うように層間絶縁膜２０３を形成した後、層間絶縁膜２０３中に、第１の孔１１１に埋め込まれた第１の導電膜１０５と電気的に接続する配線２０４を形成する。
次に、図２（ｈ）に示すように、層間絶縁膜２０３上に、内部に配線及びビア（ともに図示省略）が形成された層間絶縁膜が積層されてなる多層配線構造３０１を形成する。その後、多層配線構造３０１の最上層の層間絶縁膜の表面部に凹部を形成し、当該凹部に、装置外部へ信号を取り出すための電極パッド４０１を形成する。
次に、図３（ａ）に示すように、半導体基板１００の第２面（裏面）側から例えば研磨による除去を行って、絶縁層１０１を含む半導体基板１００の厚さが所望の厚さＴ１、例えば１０μｍ〜６８０μｍ程度、より好ましくは３０μｍ〜１５０μｍ程度になるように加工する。ここで、半導体基板１００の裏面部の除去には機械研磨を用いるが、機械研磨と組み合わせて、ＣＭＰ法、ウェットエッチング法又はドライエッチング法を用いてもよい。次に、半導体基板１００の第２面上に、貫通ビア形成領域に開口部を有するレジストマスク（図示省略）をフォトリソグラフィにより形成した後、当該レジストマスクを用いて、半導体基板１００に対して選択的にエッチング処理を行い、第１の孔１１１と接続するように（具体的には第１の孔１１１内の第１の導電膜１０５が露出するように）第２の孔１１２を形成する。ここで、第２の孔１１２を新たに形成するに際して、半導体基板１００中に埋め込まれた絶縁層１０１をエッチング停止層として用いることにより、第２の孔１１２の深さばらつきを抑制することが可能となる。
次に、図３（ｂ）に示すように、例えばＣＶＤ法を用いて、半導体基板１００の第２面上に例えばＳｉＯ2 膜又はＳｉＮ膜等からなる絶縁膜５０１を第２の孔１１２の側壁面及び底面（つまり第１の導電膜１０５の露出面）が覆われるように形成する。ここで、絶縁膜５０１として、絶縁膜の単層構造に代えて、絶縁膜の積層構造を用いてもよい。
本実施形態において、絶縁膜５０１は、第２の孔１１２に導電体を埋め込んで貫通ビアを形成した際に当該貫通ビアと半導体基板１００とが導通することを防止するために形成されている。一方、絶縁膜５０１の成膜温度については、例えば多層配線構造３０１に用いた金属配線の融点よりも低い温度に設定する必要があるため、絶縁膜５０１のカバレッジの劣化が懸念される。しかしながら、本実施形態においては、貫通ビアが形成される貫通孔を２つの非貫通孔（孔１１１及び１１２）に分けて形成しているため、絶縁膜５０１のカバレッジの劣化を回避することが可能となる。
次に、図３（ｃ）に示すように、フォトリソグラフィを用いて、半導体基板１００の第２面上の絶縁膜５０１を保護するレジストマスク（図示省略）を形成して、例えばＲＩＥ法を用いて、第２の孔１１２の底面を覆う部分の絶縁膜５０１を選択的にエッチング除去して、第２の孔１１２内に第１の導電膜１０５を露出させる。
次に、図３（ｄ）に示すように、半導体基板１００の第２面並びに第２の孔１１２の側壁面及び底面を覆うように、バリア層及び電気メッキのためのシード層となる下地金属層５０２を形成する。ここで、下地金属層５０２は、第２の孔１１２内において第１の導電膜１０５の露出部と接するように形成される。
次に、図３（ｅ）に示すように、電気メッキ処理を行うことにより、下地金属層５０２上に第２の導電膜５０３を第２の孔１１２が埋まるように形成する。ここで、電気メッキ法により形成される第２の導電膜５０３の材料としては、メッキ処理の容易さ及び電気抵抗の観点から例えば銅が好適である。続いて、例えばＣＭＰ法などを用いて、半導体基板１００の第２面上の絶縁膜５０１が露出するまで第２の導電膜５０３及び下地金属層５０２を部分的に除去して後退させる。これにより、第１の孔１１１中の第１の導電膜１０５と第２の孔１１２中の第２の導電膜５０３とが電気的に接続されてなる貫通ビアが形成される。ここで、第１の導電膜１０５と第２の導電膜５０３とは、半導体基板１００に埋め込まれた絶縁層１０１中において下地金属層５０２を通じて電気的に接続されている。
次に、図示は省略しているが、半導体基板１００をダイシング処理により電子回路部毎に分離することによって、半導体装置が形成される。
以上に説明した第１の実施形態に係る半導体装置の製造方法の特徴は、半導体基板１００における第１面側に形成された第１の孔１１１中の第１の導電膜１０５と、半導体基板１００における第２面側に形成された第２の孔１１２中の第２の導電膜５０３とを電気的に接続することにより、貫通ビアを構成していることである。このため、微細化に伴い貫通ビアの径が小さくなっても、貫通ビアが埋め込まれる貫通孔全体のアスペクト比と比較して、各導電膜１０５及び５０３が埋め込まれる孔１１１及び１１２のそれぞれのアスペクト比が大きくなることを回避できるので、当該各孔１１１及び１１２内に絶縁膜（ビア被覆膜）１０４及び５０１並びに導電膜１０５及び５０３を十分な膜厚で形成することが可能となる。従って、貫通ビアとなる導電膜１０５及び５０３の孔１１１及び１１２への埋め込み不良を防止して、積層される半導体装置相互間の接続抵抗を低減することができると共に、絶縁膜（ビア被覆膜）１０４及び５０１の形成不良を防止して、リーク信頼性を向上させることができる。
また、本実施形態によると、半導体基板１００の第１面側に、トランジスタなどの活性素子やメモリ素子等を形成した後に貫通ビアを形成しているため、各素子形成に必要な処理温度よりも低い融点を持つビア材料を用いることが可能となるので、高融点金属材料を用いる場合と比べて、貫通ビアの抵抗を抑制することが可能となる。
また、本実施形態によると、半導体基板１００中のみに貫通ビアを形成しているため、半導体基板のみならず半導体基板上に形成された配線層まで貫通して電極と接続する貫通ビアを形成する場合と比べて、孔形成のためのエッチングの対象となる材料が少なくなる。従って、滑らかな側壁面を持つ孔を形成することができるので、貫通ビア形成を容易に行うことができる。
但し、本実施形態においても、素子分離２０１やゲート電極２０２の形成前に第１の孔１１１を形成することに代えて、例えば図４に示すように、素子分離２０１やゲート電極２０２を形成し、層間絶縁膜２０３によって半導体基板１００の第１面（デバイス形成面）を被覆した後に、層間絶縁膜２０３を貫通して半導体基板１００内部に達する第１の孔１１１を形成し、その後、前述のような製造方法を用いて第１の孔１１１内に絶縁膜１０４及び第１の導電膜１０５を順次形成してもよい。
また、本実施形態において、半導体基板１００中に絶縁層１０１を基板主面方向において連続するように形成したが、これに代えて、絶縁層１０１を基板主面方向において不連続に形成してもよい。具体的には、半導体基板１００中の貫通ビア形成領域のみに絶縁層１０１を選択的に形成してもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、以下に示す各図面の内容、並びに種々の構成要素の形状、材料及び寸法等はいずれも例示であって、本実施形態に示した内容には限定されない。また、本発明の趣旨を逸脱しない範囲において、本実施形態に示した内容を適宜変更可能である。
図５は、本発明の第２の実施形態に係る半導体装置の断面図である。尚、図５においては、図１に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本実施形態に係る半導体装置が、図１に示す第１の実施形態に係る半導体装置と異なっている第１の点は、図５に示すように、第１の孔１１１における第２の孔１１２との接続箇所での開口径と比べて、第２の孔１１２における第１の孔１１１との接続箇所での開口径の方が大きいことである。これにより、第２の孔１１２を形成したときに、第１の孔１１１に対して合わせズレが生じたとしても、下地金属層５０２を挟んで第１の導電膜１０５と第２の導電膜５０３とが接触する面積の減少は起こらない。
また、本実施形態に係る半導体装置が、図１に示す第１の実施形態に係る半導体装置と異なっている第２の点は、図５に示すように、第１の導電膜１０５の下部が、半導体基板１００内部に埋め込まれた絶縁層１０１よりも深くに位置していることである。これにより、第１の導電膜１０５と第２の導電膜５０３とは、半導体基板１００における絶縁層１０１と第２面（裏面）との間の部分において電気的に接続することとなり、第１の導電膜１０５の下部の側面においても、第２の導電膜５０３との電気的な接続を行うことができる。すなわち、第１の導電膜１０５の下部が絶縁層１０１中に位置する場合と比べて、下地金属層５０２を挟んだ第１の導電膜１０５と第２の導電膜５０３との接触面積を大きくして貫通ビアをさらに低抵抗化することが可能となる。
以上に説明した本実施形態の半導体装置によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、第１の実施形態と比べて、第１の孔１１１に対する第２の孔１１２の合わせズレに対して強い構造が得られると共に、第１の導電膜１０５と第２の導電膜５０３との電気的接合を強化することができる。
尚、本実施形態において、第１の孔１１１の深さを第２の孔１１２の深さよりも深くてもよい。
また、本実施形態において、第１の導電膜１０５と第２の導電膜５０３とを、半導体基板１００における絶縁層１０１と第２面（裏面）との間の部分において電気的に接続させたが、これに代えて、第１の導電膜１０５と第２の導電膜５０３とを、半導体基板１００における絶縁層１０１から見て第２面側の部分と当該絶縁層１０１との界面において電気的に接続させてもよい。この場合にも、下地金属層５０２を挟んだ第１の導電膜１０５と第２の導電膜５０３との接触面積が減少する事態を阻止できるという効果が得られる。
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図６（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図６（ａ）〜（ｅ）において、図２（ａ）〜（ｈ）及び図３（ａ）〜（ｅ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本実施形態においては、まず、第１の実施形態の図２（ａ）〜（ｈ）に示す各工程を実施する。図６（ａ）は、当該各工程を実施した時点、つまり、半導体基板１００の第１面側に形成された第１の孔１１１に第１の導電膜１０５が埋め込まれ、且つ半導体基板１００の第１面を覆うように層間絶縁膜２０３及び多層配線構造３０１が形成された時点での断面構成を示している。すなわち、図６（ａ）に示すように、本実施形態においては、図２（ｈ）に示す第１の実施形態と異なり、第１の孔（非貫通孔）１１１が絶縁層１０１を貫通するように形成されている。
次に、図６（ｂ）に示すように、半導体基板１００の第２面（裏面）側から例えば研磨による除去を行って、絶縁層１０１を含む半導体基板１００の厚さが所望の厚さＴ１になるように加工する。ここで、半導体基板１００の裏面部の除去には機械研磨を用いるが、機械研磨と組み合わせて、ＣＭＰ法、ウェットエッチング法又はドライエッチング法を用いてもよい。次に、半導体基板１００の第２面上に、貫通ビア形成領域に開口部を有するレジストマスク（図示省略）をフォトリソグラフィにより形成した後、当該レジストマスクを用いて、半導体基板１００に対して選択的にエッチング処理を行い、第１の孔１１１と接続するように（具体的には第１の孔１１１内の絶縁膜１０４が露出するように）第２の孔１１２を形成する。ここで、第２の孔１１２を新たに形成するに際して、半導体基板１００中に埋め込まれた絶縁層１０１をエッチング停止層として用いることにより、第２の孔１１２の深さばらつきを抑制することが可能となる。また、半導体基板１００のエッチングを絶縁層１０１で停止させた場合には、第１の孔１１１内の絶縁膜１０４が露出した状態で第２の孔１１２を形成することが可能である。
本実施形態においては、半導体基板１００の第２面側から形成される第２の孔１１２における第１の孔１１１との接続箇所での開口径を、半導体基板１００の第１面側から予め形成されている第１の孔１１１における第２の孔１１２との接続箇所での開口径と比べて、十分に大きく設定しておく。具体的には、第２の孔１１２の第１の孔１１１に対する合わせズレ量を考慮して、第２の孔１１２における第１の孔１１１との接続箇所での開口径を設定する。例えば前記合わせズレ量が第１の孔１１１の両側方に最大２μｍ程度であれば、第２の孔１１２における第１の孔１１１との接続箇所での開口径を、第１の孔１１１における第２の孔１１２との接続箇所での開口径と比べて、第１の孔１１１の両側方に３μｍ程度以上大きく設定する。
次に、図６（ｃ）に示すように、第２の孔１１２内に露出する絶縁膜１０４を例えばＣＤＥ法やウェットエッチング法などにより除去して、第２の孔１１２内に第１の導電膜１０５の下部を露出させる。
次に、図６（ｄ）に示すように、例えばＣＶＤ法を用いて、半導体基板１００の第２面上に例えばＳｉＯ2 膜又はＳｉＮ膜等からなる絶縁膜５０１を第２の孔１１２の側壁面及び底面（つまり第１の導電膜１０５の露出面）が覆われるように形成する。ここで、絶縁膜５０１として、絶縁膜の単層構造に代えて、絶縁膜の積層構造を用いてもよい。次に、フォトリソグラフィを用いて、半導体基板１００の第２面上の絶縁膜５０１を保護するレジストマスク（図示省略）を形成して、例えばＲＩＥ法を用いて、第２の孔１１２の底面を覆う部分の絶縁膜５０１を選択的にエッチング除去して、第２の孔１１２内に第１の導電膜１０５を露出させる。次に、半導体基板１００の第２面並びに第２の孔１１２の側壁面及び底面を覆うように、電気メッキのための下地金属層５０２を形成する。ここで、下地金属層５０２は、第２の孔１１２内において第１の導電膜１０５の露出部と接するように形成される。
次に、図６（ｅ）に示すように、電気メッキ処理を行うことにより、下地金属層５０２上に第２の導電膜５０３を第２の孔１１２が埋まるように形成する。ここで、電気メッキ法により形成される第２の導電膜５０３の材料としては、メッキ処理の容易さ及び電気抵抗の観点から例えば銅が好適である。続いて、例えばＣＭＰ法などを用いて、半導体基板１００の第２面上の絶縁膜５０１が露出するまで第２の導電膜５０３及び下地金属層５０２を部分的に除去して後退させる。これにより、第１の孔１１１中の第１の導電膜１０５と第２の孔１１２中の第２の導電膜５０３とが電気的に接続されてなる貫通ビアが形成される。ここで、第１の導電膜１０５と第２の導電膜５０３とは、半導体基板１００に埋め込まれた絶縁層１０１よりも深い位置で下地金属層５０２を通じて電気的に接続されている。
次に、図示は省略しているが、半導体基板１００をダイシング処理により電子回路部毎に分離することによって、半導体装置が形成される。
以上に説明した本実施形態の半導体装置の製造方法によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、第１の孔１１１における第２の孔１１２との接続箇所での開口径と比べて、第２の孔１１２における第１の孔１１１との接続箇所での開口径の方を大きく設定しているため、第２の孔１１２を形成したときに、第１の孔１１１に対して合わせズレが生じたとしても、下地金属層５０２を挟んで第１の導電膜１０５と第２の導電膜５０３とが接触する面積の減少は起こらない。また、第１の導電膜１０５の下部を、半導体基板１００内部に埋め込まれた絶縁層１０１よりも深くに位置させているため、第１の導電膜１０５の下部の側面においても、第２の導電膜５０３との電気的な接続を行うことができる。従って、第１の導電膜１０５の下部が絶縁層１０１中に位置する場合と比べて、下地金属層５０２を挟んだ第１の導電膜１０５と第２の導電膜５０３との接触面積を大きくして貫通ビアをさらに低抵抗化することが可能となる。
尚、本実施形態において、素子分離２０１やゲート電極２０２の形成前に第１の孔１１１を形成した。しかし、これに代えて、素子分離２０１やゲート電極２０２を形成し、層間絶縁膜２０３によって半導体基板１００の第１面（デバイス形成面）を被覆した後に、層間絶縁膜２０３を貫通して半導体基板１００内部に達する第１の孔１１１を形成し、その後、第１の孔１１１内に絶縁膜１０４及び第１の導電膜１０５を順次形成してもよい。
以下、本発明の第１又は第２の実施形態に係る半導体装置が複数積層された積層型半導体装置について、図５に示す第２の実施形態に係る半導体装置を用いた場合を例として、図面を参照しながら説明する。
図７は、図５に示す第２の実施形態に係る半導体装置において、半導体基板１００の第１面側の電極パッド４０１上に接続端子４０２を設けると共に半導体基板１００の第２面側の貫通ビア（第２の導電膜５０３）露出部上に接続端子５０４を設けた様子を示している。図７に示す半導体装置５００においては、第１面側に接続端子４０２が露出していると共に第２面側に接続端子５０４が露出している。このため、例えば図８に示すように、複数の半導体装置５００（具体的には３つの半導体装置５００Ａ、５００Ｂ、５００Ｃ）を接続端子４０２及び５０４を介して積層することにより、高密度実装可能な三次元積層型半導体装置を製造することができる。尚、図８においては、簡単のため、図７に示す半導体装置５００の構成要素の一部を省略又は変形させて示している。また、図８において、図７に示す半導体装置５００と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
（第３の実施形態）
以下、本発明の第３の実施形態に係る積層型半導体装置、具体的には、本発明の第１又は第２の実施形態に係る半導体装置を少なくとも１つ含む複数の半導体装置が三次元的に積層された積層型半導体装置について、図面を参照しながら説明する。尚、以下に示す各図面の内容、並びに種々の構成要素の形状、材料及び寸法等はいずれも例示であって、本実施形態に示した内容には限定されない。また、本発明の趣旨を逸脱しない範囲において、本実施形態に示した内容を適宜変更可能である。
図９（ａ）は、本実施形態に係る積層型半導体装置の概略構成例を示す断面図である。図９（ａ）に示すように、回路基板６００の上に、例えば図７に示す半導体装置５００と同様の構成を有する半導体装置５００Ａ、５００Ｂ、５００Ｃが順に積層されて搭載されている。回路基板６００と半導体装置５００Ａとは接続端子５０４を介して電気的に接続されており、半導体装置５００Ｂと半導体装置５００Ａ及び５００Ｃのそれぞれとは接続端子４０２及び５０４を介して電気的に接続されている。尚、図９（ａ）においては、簡単のため、図７に示す半導体装置５００の構成要素の一部を省略又は変形させて示している。また、図９（ａ）において、図７に示す半導体装置５００と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
ここで、回路基板６００は例えばエポキシ基板などの有機系基板であり、回路基板６００は、例えば銅などからなる配線パターンからなる所望の回路を有している。また、半導体装置５００Ａ、５００Ｂ、５００Ｃは回路基板６００に対して位置決めして積層搭載されており、回路基板６００に形成された配線パターンと、半導体装置５００Ａ、５００Ｂ、５００Ｃのそれぞれの貫通ビアとが電気的に接続されている。また、回路基板６００上に搭載された半導体装置５００Ａ、５００Ｂ、５００Ｃは封止樹脂６０５により封止されている。さらに、回路基板６００の裏面側には、回路基板６００に形成された配線パターンと電気的に接続された電極パッド６０４が形成されている。
以上に説明した本実施形態の積層型半導体装置によると、小型化及び多機能化を図ることができる。具体的には、従来、複数の半導体装置の三次元積層を同一基板上において行うことは難しかったが、本実施形態の積層型半導体装置によれば、例えばシステムＬＳＩと固体撮像素子とメモリ素子とを同一回路基板上に形成することが可能となり、より一層の多機能化を図ることができる。
尚、本実施形態の積層型半導体装置において、半導体装置５００Ａが例えばロジック回路を有しており、半導体装置５００Ｂが例えば固体撮像素子を有していてもよい。
また、本実施形態の積層型半導体装置において、３つの半導体装置５００Ａ、５００Ｂ、５００Ｃを積層させたが、これに代えて、２つ又は４つ以上の半導体装置を積層させてもよい。
また、本実施形態の積層型半導体装置において、半導体装置５００Ａ、５００Ｂ、５００Ｃとして、図７に示す半導体装置５００つまり第２の実施形態に係る半導体装置と同様の構成を有する半導体装置を用いたが、これに代えて、第１の実施形態に係る半導体装置と同様の構成を有する半導体装置を用いてもよい。また、積層される半導体装置の全てが第１又は第２の実施形態に係る半導体装置である必要はなく、積層される半導体装置の少なくとも１つが第１又は第２の実施形態に係る半導体装置であればよい。
以下、本実施形態の変形例に係る積層型半導体装置について、図面を参照しながら説明する。
図９（ｂ）は、本実施形態の変形例に係る積層型半導体装置の概略構成例を示す断面図である。図９（ｂ）に示すように、回路基板６００の上に、例えば図７に示す半導体装置５００と同様の構成を有する半導体装置５００Ａが配置されており、半導体装置５００Ａにおける第１領域の上に、例えば図７に示す半導体装置５００と同様の構成を有する半導体装置５００Ｂが配置されており、半導体装置５００Ａにおける第２領域の上に、例えば図７に示す半導体装置５００と同様の構成を有する半導体装置５００Ｃが配置されている。すなわち、半導体装置５００Ｂ及び５００Ｃは同一平面上に配置されており、半導体装置５００Ｂ及び５００Ｃのそれぞれの頂部は実質的に同じ高さに位置している。但し、半導体装置５００Ｃについては、図７に示す半導体装置５００とは上下が逆の状態で半導体装置５００Ａ上に配置されている。回路基板６００と半導体装置５００Ａとは接続端子５０４を介して電気的に接続されており、半導体装置５００Ａと半導体装置５００Ｂ及び５００Ｃのそれぞれとは接続端子４０２及び５０４を介して電気的に接続されている。尚、図９（ｂ）においては、簡単のため、図７に示す半導体装置５００の構成要素の一部を省略又は変形させて示している。また、図９（ｂ）において、図７に示す半導体装置５００と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
ここで、回路基板６００は例えばエポキシ基板などの有機系基板であり、回路基板６００は、例えば銅などからなる配線パターンからなる所望の回路を有している。また、半導体装置５００Ａ、５００Ｂ、５００Ｃは回路基板６００に対して位置決めして積層搭載されており、回路基板６００に形成された配線パターンと、半導体装置５００Ａ、５００Ｂ、５００Ｃのそれぞれの貫通ビアとが電気的に接続されている。本変形例では、回路基板６００は、半導体装置５００Ａ、５００Ｂ、５００Ｃの積層構造を側方から囲む部分を有しており、当該積層構造を上方から囲むように樹脂層６０５が設けられている。さらに、回路基板６００の裏面側には、回路基板６００に形成された配線パターンと電気的に接続された電極パッド６０４が形成されている。
以上に説明した本変形例の積層型半導体装置によると、小型化及び多機能化を図ることができる。具体的には、従来、複数の半導体装置の三次元積層を同一基板上において行うことは難しかったが、本実施形態の積層型半導体装置によれば、例えばシステムＬＳＩと固体撮像素子とメモリ素子とを同一回路基板上に形成することが可能となり、より一層の多機能化を図ることができる。
尚、本変形例の積層型半導体装置において、半導体装置５００Ａ、５００Ｂ、５００Ｃは、互いに異なる機能を有していてもよい。具体的には、半導体装置５００Ａはロジック回路を有しており、半導体装置５００Ｂはメモリ素子を有しており、半導体装置５００Ｃは固体撮像素子を有していてもよい。
また、本変形例の積層型半導体装置において、３つの半導体装置５００Ａ、５００Ｂ、５００Ｃを積層させたが、これに代えて、２つ又は４つ以上の半導体装置を積層させてもよい。
また、本変形例の積層型半導体装置において、半導体装置５００Ａ、５００Ｂ、５００Ｃとして、図７に示す半導体装置５００つまり第２の実施形態に係る半導体装置と同様の構成を有する半導体装置を用いたが、これに代えて、第１の実施形態に係る半導体装置と同様の構成を有する半導体装置を用いてもよい。また、積層される半導体装置の全てが第１又は第２の実施形態に係る半導体装置である必要はなく、積層される半導体装置の少なくとも１つが第１又は第２の実施形態に係る半導体装置であればよい。
また、本変形例の積層型半導体装置においては、半導体装置同士を積層する際の各半導体装置の上下の向きに特に制限を設ける必要はなく、例えば半導体装置５００Ａと半導体装置５００Ｃとの積層のさせ方に見られるように、各半導体装置の第１面（表面）側が向き合うように積層させることも可能である。
ところで、第１の実施形態又は第２の実施形態においては、第１の孔における半導体基板の第１面側の開口径と比較して、第２の孔における半導体基板の第２面側の開口径の方が大きいことが好ましい。具体的には、例えば、図５に示すように、第１の孔１１１における半導体基板１００の第１面側の開口径Ｄ１と比較して、第２の孔１１２における半導体基板１００の第２面側の開口径Ｄ２の方が大きいことが好ましい。このようにすることによって、第３の実施形態等で説明した積層型半導体装置において、より放熱性を向上させることができるという効果が得られる。
以下、図８を参照しながら、前述の放熱性向上効果について詳しく説明する。例えば、図８に示す積層型半導体装置の半導体装置５００Ａにおいて、第１の孔における第１面側の開口径と比較して、第２の孔における第２面側の開口径の方が大きい構成とすると、半導体装置５００Ａと半導体装置５００Ｂとを接続する接続端子５０４の基板全面積に対する面積率を大きくすることができる。また、接続端子５０４を小さく形成したとしても、半導体装置５００Ａにおける半導体装置５００Ｂとの接続面において第２の孔に埋め込まれた第２の導電膜５０３が露出する割合が大きくなる。すなわち、半導体装置同士の接続面における導電部の面積率を大きくすることが可能となる。そのため、積層型半導体装置において発生した熱を当該接続面から逃がしやすくなるので、放熱性向上効果が生じる。
尚、第１の孔における半導体基板の第１面側の開口径と比較して、第２の孔における半導体基板の第２面側の開口径の方が大きい構成とする場合、半導体基板の第１面から、半導体基板内部に埋め込まれた絶縁層までの距離は、半導体基板の第２面から当該絶縁層までの距離と比較して短いことが好ましい。例えば、図５に示すように、半導体基板１００の第１面から絶縁層１０１までの距離が、半導体基板１００の第２面から絶縁層１０１までの距離と比較して短いことが好ましい。
また、放熱性を効果的に向上させるためには、積層型半導体装置を構成する複数の半導体装置のうち、より微細な半導体装置において、第１の孔における第１面側の開口径と比較して、第２の孔における第２面側の開口径の方が大きい構成とすることが好ましい。例えば、ロジック回路を有する半導体装置のような、半導体素子の密集度がより高い半導体装置においては、第２の孔における第２面側の開口径の方が大きい構成を用いることが好ましい。それに対して、例えばメモリ素子を有する半導体装置のような、半導体素子の密集度がより低い半導体装置においては、第２の孔における第２面側の開口径の方が大きい構成を用いなくてもよい。言い換えると、第２の孔における第２面側の開口径の方が小さい構成を用いてもよい。
本発明は、貫通ビアを用いることにより積み重ね実装に適した構造を有する半導体装置及びその製造方法に好適である。
１００ 半導体基板
１００ａ 半導体基板１００のデバイス形成面（第１面）
１００ｂ 半導体基板１００の裏面（第２面）
１０１ 絶縁層（埋め込み絶縁層）
１０２、１０３ 絶縁膜
１０４ 絶縁膜（第１の絶縁性ビア被覆膜）
１０５ 第１の導電膜
１１１ 第１の孔
１１２ 第２の孔
２０１ 素子分離
２０２ ゲート電極
２０３ 層間絶縁膜
２０４ 配線
２０５ 絶縁性サイドウォールスペーサ
３０１ 多層配線構造
４０１ 電極パッド
４０２ 接続端子
５００、５００Ａ、５００Ｂ、５００Ｃ 半導体装置
５０１ 絶縁膜（第２の絶縁性ビア被覆膜）
５０２ 下地金属層
５０３ 第２の導電膜
５０４ 接続端子
６００ 回路基板
６０４ 電極パッド
６０５ 封止樹脂（樹脂層）

Claims (16)

  1. 活性素子が形成された第１面及びその反対側の第２面を有する半導体基板と、
    前記半導体基板を貫通する貫通ビアと、
    前記活性素子上及び前記第１面上に形成された層間絶縁膜とを備え、
    前記貫通ビアは、前記半導体基板における前記第１面側に形成された第１の導電膜と、前記半導体基板における前記第２面側に形成された第２の導電膜との積層構造を有し、
    前記半導体基板において、前記第１面及び前記第２面から離間した内部に絶縁層が埋め込まれており、
    前記第１の導電膜と前記第２の導電膜とは前記絶縁層中で電気的に接続していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の導電膜は、前記半導体基板における前記第１面側に形成された第１の孔に埋め込まれており、
    前記第２の導電膜は、前記半導体基板における前記第２面側に形成された第２の孔に埋め込まれており、
    前記第１の孔と前記第２の孔とが接続すると共に前記第１の導電膜と前記第２の導電膜とが電気的に接続することにより、前記貫通ビアが構成されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１の孔における前記第２の孔との接続箇所での開口径と比べて、前記第２の孔における前記第１の孔との接続箇所での開口径の方が大きいことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１の孔の深さは前記第２の孔の深さよりも深いことを特徴とする半導体装置。
  5. 請求項２〜４のいずれか１項に記載の半導体装置において、
    前記第１の孔における前記第１面側での開口径と比べて、前記第２の孔における前記第２面側での開口径の方が大きいことを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記絶縁層は、前記半導体基板の面方向において不連続に形成されていることを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１の導電膜と前記半導体基板との間には第１の絶縁性ビア被覆膜が形成されており、
    前記第２の導電膜と前記半導体基板との間には第２の絶縁性ビア被覆膜が形成されていることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか１項に記載の半導体装置において、
    前記半導体基板は、ＳＩＭＯＸ基板又はＳＯＩ基板であり、
    前記絶縁層は、前記ＳＩＭＯＸ基板又は前記ＳＯＩ基板の内部に設けられたシリコン酸化膜であることを特徴とする半導体装置。
  9. ロジック回路を有する第１の半導体装置と、固体撮像素子を有する第２の半導体装置とが積層されてなる積層型半導体装置であって、
    前記第１の半導体装置及び前記第２の半導体装置のうちの少なくとも１つの半導体装置が、請求項１〜８のいずれか１項に記載の半導体装置であることを特徴とする積層型半導体装置。
  10. 請求項９に記載の積層型半導体装置において、
    前記第１の半導体装置の上に前記第２の半導体装置が積層されていることを特徴とする積層型半導体装置。
  11. 第１の半導体装置と第２の半導体装置と第３の半導体装置とが積層されてなる積層型半導体装置であって、
    前記第２の半導体装置は、前記第１の半導体装置における第１領域の上に積層されており、
    前記第３の半導体装置は、前記第１の半導体装置における第２領域の上に積層されており、
    前記第１の半導体装置、前記第２の半導体装置及び前記第３の半導体装置のうちの少なくとも１つの半導体装置が、請求項１〜８のいずれか１項に記載の半導体装置であることを特徴とする積層型半導体装置。
  12. 請求項１１に記載の積層型半導体装置において、
    前記第１の半導体装置、前記第２の半導体装置及び前記第３の半導体装置は、互いに異なる機能を有する半導体装置であることを特徴とする積層型半導体装置。
  13. 請求項１１又は１２に記載の積層型半導体装置において、
    前記第２の半導体装置の頂部と前記第３の半導体装置の頂部とは同じ高さに位置していることを特徴とする積層型半導体装置。
  14. 請求項１１〜１３のいずれか１項に記載の積層型半導体装置において、
    前記第１の半導体装置はロジック回路を有していることを特徴とする積層型半導体装置。
  15. 請求項１１〜１４のいずれか１項に記載の積層型半導体装置において、
    前記第２の半導体装置はメモリ素子を有していることを特徴とする積層型半導体装置。
  16. 請求項１１〜１５のいずれか１項に記載の積層型半導体装置において、
    前記第３の半導体装置は固体撮像素子を有していることを特徴とする積層型半導体装置。
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