JP5408743B2

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Publication number: JP5408743B2
Application number: JP2011276977A
Authority: JP
Inventors: 聡星; 健志廣瀬; 秀明阿部; 順一西本; みどり長山
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-12-19
Filing date: 2011-12-19
Publication date: 2014-02-05
Anticipated expiration: 2021-09-19
Also published as: JP2012094171A

Description

本発明は、半導体集積回路の低消費電力化技術に関し、例えばＣＰＵ（中央処理ユニット）とその周辺回路とが一つの半導体チップ上に形成されてなるデータ処理用半導体集積回路であって特に電池で動作する携帯用電子機器に用いられる半導体集積回路に利用して有効な技術に関する。 The present invention relates to a technology for reducing power consumption of a semiconductor integrated circuit, for example, a data processing semiconductor integrated circuit in which a CPU (central processing unit) and its peripheral circuits are formed on a single semiconductor chip, particularly a battery. The present invention relates to a technique effective for use in a semiconductor integrated circuit used in a portable electronic device that operates.

従来、スタンバイモードなどにおいて、チップ全体に電源電圧を供給したままクロック信号を停止させることで回路の動作を停止させて消費電力の低減を図るようにしたマイクロコンピュータなどの半導体集積回路がある。 2. Description of the Related Art Conventionally, in a standby mode or the like, there is a semiconductor integrated circuit such as a microcomputer in which the operation of a circuit is stopped by stopping a clock signal while supplying a power supply voltage to the entire chip to reduce power consumption.

しかしながら、このクロック停止による低消費電力化方式にあっては、チップに電源電圧が供給されたまま動作が停止するので、回路を構成するＭＯＳＦＥＴなどにおいてリーク電流があると、それによって消費電力が充分に低減されなくなるという不具合がある。一方、半導体集積回路によっては、チップ内部の一部の回路は動作させずに他の回路は動作させたいようなものもある。このような場合、動作させなくてもよい回路へは電源電圧の供給を遮断することが考えられる。 However, in this method of reducing power consumption by stopping the clock, the operation is stopped while the power supply voltage is supplied to the chip. Therefore, if there is a leakage current in the MOSFET constituting the circuit, the power consumption is sufficient. There is a problem that it is not reduced. On the other hand, some semiconductor integrated circuits may operate other circuits without operating some circuits inside the chip. In such a case, it is conceivable to cut off the supply of the power supply voltage to a circuit that does not need to be operated.

チップ内部を複数の回路ブロックに分割して動作させなくてもよい回路ブロックへの電源電圧の供給を遮断するようにした場合、消費電力の低減は可能であるが、電源が遮断された回路ブロックから出力される信号の状態が不定になる。そのため、このような信号を受ける側の回路ブロックが動作中であると回路が誤動作を起こすおそれがある。 If the supply of power supply voltage to a circuit block that does not need to be operated by dividing the inside of the chip into multiple circuit blocks is cut off, power consumption can be reduced, but the circuit block in which the power supply is cut off The state of the signal output from becomes unstable. Therefore, if the circuit block on the side receiving such a signal is operating, the circuit may malfunction.

そこで、本発明者らは、各回路ブロックにインタフェース回路を設けて、電源電圧の供給が遮断された回路ブロックから入力された信号を上記インタフェース回路で遮断する方式について検討した。 In view of this, the present inventors have studied a method in which an interface circuit is provided in each circuit block, and a signal input from a circuit block in which supply of power supply voltage is cut off is cut off by the interface circuit.

しかしながら、この方式にあっては、インタフェース回路を設けたい回路ブロックの設計変更が必要になるとともに、その変更は他の回路ブロックの状態を考慮して行なう必要があるため、設計が非常に複雑になる。また、電源電圧の供給が遮断される回路ブロックから供給される信号ごとにインタフェース回路を追加する必要があるため、回路面積が増加し、チップサイズを増大させてしまうという不具合があることが明らかとなった。 However, with this method, the design of the circuit block to which the interface circuit is to be provided needs to be changed, and the change must be made in consideration of the state of other circuit blocks, so the design is very complicated. Become. In addition, it is necessary to add an interface circuit for each signal supplied from the circuit block from which the supply of power supply voltage is cut off, so that it is clear that there is a problem that the circuit area increases and the chip size increases. became.

この発明の目的は、回路の誤動作を防止しつつ一部の回路の電源電圧を遮断して消費電力を低減させることができる半導体集積回路技術を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit technology that can reduce power consumption by cutting off the power supply voltage of some circuits while preventing malfunction of the circuits.

この発明の他の目的は、回路面積の増加を抑えつつ消費電力を低減させることができる半導体集積回路技術を提供することにある。 Another object of the present invention is to provide a semiconductor integrated circuit technology capable of reducing power consumption while suppressing an increase in circuit area.

この発明の他の目的は、僅かな回路の追加で消費電力を低減させることができる半導体集積回路技術を提供することにある。 Another object of the present invention is to provide a semiconductor integrated circuit technology capable of reducing power consumption by adding a few circuits.

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。 Outlines of representative ones of the inventions disclosed in the present application will be described as follows.

すなわち、チップ内部を複数の回路ブロックに分割するとともに、いずれかの回路ブロックは電源電圧が遮断されてその動作が停止可能に構成し、該動作停止可能な回路ブロックと他の回路ブロックとの間に、信号の伝達を遮断可能な信号ゲート手段と電源遮断直前の信号の状態を記憶可能な記憶手段とを含むブロック間インタフェース回路（以下、単にインタフェース回路と称する）を設けるようにしたものである。ここで、上記インタフェース回路は、動作停止可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置に設けられるのが望ましい。 In other words, the inside of the chip is divided into a plurality of circuit blocks, and one of the circuit blocks is configured such that the power supply voltage is cut off and the operation can be stopped, and between the circuit block that can stop the operation and another circuit block In addition, an inter-block interface circuit (hereinafter simply referred to as an interface circuit) including a signal gate means capable of interrupting signal transmission and a storage means capable of storing a signal state immediately before power-off is provided. . Here, the interface circuit is preferably provided at a position on a path of a signal output from a circuit block capable of stopping operation to another circuit block before the signal is branched.

上記した手段によれば、電源遮断直前の信号を記憶した状態で一部の回路ブロックの電源電圧を遮断できるため、信号を受ける側の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。また、信号を受ける側の回路ブロック内ではなく回路ブロック間にインタフェース回路を設けるため、回路ブロックは変更する必要がなく比較的少ない回路の追加、変更で消費電力を低減させることができる。 According to the above-described means, the power supply voltage of some circuit blocks can be cut off in a state where the signal immediately before the power cut-off is stored, so that power consumption can be reduced while preventing malfunction of the circuit block on the signal receiving side. it can. Further, since the interface circuit is provided between the circuit blocks rather than within the circuit block on the signal receiving side, the circuit block does not need to be changed, and power consumption can be reduced by adding or changing a relatively small number of circuits.

さらに、電源が遮断されて動作停止する回路ブロックからの信号を受ける側の回路ブロックの入力部にインタフェース回路を設けると、その信号のファンアウト数が多い場合にはその数だけインタフェース回路が必要になるが、電源電圧の供給を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置にインタフェース回路を設けることにより、インタフェース回路の数を最小限に抑えることができ、これによって回路面積の増加を抑えつつ消費電力を低減させることができるようになる。 In addition, if an interface circuit is provided at the input of a circuit block that receives a signal from a circuit block that stops operating when the power is cut off, if the number of fanouts of that signal is large, that number of interface circuits is required. However, the number of interface circuits can be reduced by providing an interface circuit at a position on the path of a signal output from a circuit block capable of interrupting the supply of power supply voltage to another circuit block before the signal is branched. As a result, the power consumption can be reduced while suppressing an increase in circuit area.

また、望ましくは、上記インタフェース回路には、上記記憶手段に記憶されている信号と電源が遮断されていた回路ブロックへの電源供給再開後に該回路ブロックから出力された信号とを比較する比較回路を設ける。これによって、電源が遮断されていた回路ブロックへの電源供給が再開された場合に、元の状態に復帰できたことを確認してからインタフェース回路内の信号ゲート手段を信号伝達可能な状態にさせることによって、電源復帰後に回路が誤動作を起こすのを回避することができる。 Preferably, the interface circuit includes a comparison circuit for comparing the signal stored in the storage means and the signal output from the circuit block after restarting the power supply to the circuit block whose power is cut off. Provide. As a result, when the power supply to the circuit block whose power has been cut off is resumed, the signal gate means in the interface circuit is brought into a signal transmittable state after confirming that the original state has been restored. As a result, it is possible to prevent the circuit from malfunctioning after the power is restored.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、本発明に従うと、電源遮断直前の信号を記憶した状態で一部の回路ブロックの電源電圧を遮断できるため、信号を受ける側の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。また、回路ブロック間にインタフェース回路を設けるため、回路ブロックは変更する必要がなく僅かな回路の追加、変更で消費電力を低減させることができる。さらに、電源を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置にインタフェース回路が設けることにより、インタフェース回路の数を最小限に抑えることができ、これによって回路面積の増加を抑えつつ消費電力を低減させることができるようになる。 That is, according to the present invention, the power supply voltage of some circuit blocks can be shut off in a state in which the signal immediately before the power cut-off is stored, so that power consumption can be reduced while preventing malfunction of the circuit block on the signal receiving side. it can. Further, since the interface circuit is provided between the circuit blocks, it is not necessary to change the circuit block, and power consumption can be reduced by adding or changing a few circuits. Furthermore, the number of interface circuits can be minimized by providing an interface circuit on a path of a signal output from a circuit block capable of shutting off the power supply to another circuit block before the signal is branched. As a result, power consumption can be reduced while suppressing an increase in circuit area.

本発明を適用した半導体集積回路の第１の実施例の概略構成を示すブロック図である。1 is a block diagram showing a schematic configuration of a first embodiment of a semiconductor integrated circuit to which the present invention is applied. 実施例の半導体集積回路における一部の回路ブロックへの電源の遮断と、電源復帰動作の手順を示すフローチャートである。3 is a flowchart showing a procedure of power-off to a part of circuit blocks and a power-return operation in the semiconductor integrated circuit according to the embodiment. 実施例の半導体集積回路における一部の回路ブロックの電源遮断時の関連する各信号のタイミングを示すタイミングチャートである。6 is a timing chart illustrating timings of related signals when power is cut off in some circuit blocks in the semiconductor integrated circuit according to the embodiment. 実施例の半導体集積回路における一部の回路ブロックの電源復帰時の関連する各信号のタイミングを示すタイミングチャートである。6 is a timing chart illustrating timings of related signals when power is restored in some circuit blocks in the semiconductor integrated circuit according to the embodiment. 本発明を適用した半導体集積回路の第２実施例の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of 2nd Example of the semiconductor integrated circuit to which this invention is applied. 本発明を適用した半導体集積回路の第３の実施例の概略構成およびこれを制御装置として用いた携帯電話システムの構成例を示すブロック図である。It is a block diagram which shows the schematic structure of the 3rd Example of the semiconductor integrated circuit to which this invention is applied, and the structural example of the mobile telephone system which used this as a control apparatus. 実施例におけるインタフェース回路とＩ／Ｏ部の入出力回路との関係の一例を示す構成図である。It is a block diagram which shows an example of the relationship between the interface circuit in an Example, and the input / output circuit of an I / O part. 本発明を適用した半導体集積回路の第４実施例の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of 4th Example of the semiconductor integrated circuit to which this invention is applied.

以下、本発明の好適な実施例を図面に基づいて説明する。 Preferred embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明を適用した半導体集積回路の第１の実施例の概略構成を示す。図１において、１０は単結晶シリコンのような一個の半導体チップである。図１に示されているように、この実施例の半導体集積回路おいては、チップ内部が複数の回路ブロック１１，１２，１３……に分割されている。この実施例では、これらの回路ブロックのうち回路ブロック１１が動作停止可能な回路ブロックである。 FIG. 1 shows a schematic configuration of a first embodiment of a semiconductor integrated circuit to which the present invention is applied. In FIG. 1, reference numeral 10 denotes one semiconductor chip such as single crystal silicon. As shown in FIG. 1, in the semiconductor integrated circuit of this embodiment, the inside of the chip is divided into a plurality of circuit blocks 11, 12, 13,. In this embodiment, among these circuit blocks, the circuit block 11 is a circuit block whose operation can be stopped.

２１は外部から供給される電源電圧Ｖｃｃが印加される外部電源端子である。この電源端子２１からの電源電圧を回路ブロック１１へ供給する電源ライン２２上には電源の供給を遮断可能な電源スイッチ２３が設けられている。また、回路ブロック１１から他の回路ブロック１２，１３……へ出力される信号ＤＴの経路上であって信号の分岐点Ｎの前にはインタフェース回路３０が設けられている。図１では配線が分岐されている例が示されているが、分岐点Ｎに複数のファンアウトを有するバッファや論理ゲートなどを配置して信号を分岐させるように構成しても良い。 Reference numeral 21 denotes an external power supply terminal to which a power supply voltage Vcc supplied from the outside is applied. On the power supply line 22 that supplies the power supply voltage from the power supply terminal 21 to the circuit block 11, a power supply switch 23 that can cut off the supply of power is provided. Further, an interface circuit 30 is provided on the path of the signal DT output from the circuit block 11 to the other circuit blocks 12, 13,... Although FIG. 1 shows an example in which the wiring is branched, a buffer or a logic gate having a plurality of fan-outs may be arranged at the branch point N to branch the signal.

また、一般に半導体集積回路では、信号の分岐が１箇所のみでなく、次第に枝分かれするいわゆるツリー構造で行なわれる場合があるが、このような場合、２段目と３段目の間にインタフェース回路３０をそれぞれ設けるようにしても良い。ただし、数の点では出力側の回路ブロック１１に近い分岐点より前にインタフェース回路３０を設けるのが最も望ましい。 In general, in a semiconductor integrated circuit, there is a case where a signal is branched not only in one place but in a so-called tree structure in which branches gradually occur. In such a case, the interface circuit 30 is provided between the second stage and the third stage. May be provided respectively. However, in terms of number, it is most desirable to provide the interface circuit 30 before the branch point close to the circuit block 11 on the output side.

なお、図１にはインタフェース回路が１つだけしか示されていないが、回路ブロック１１から他の回路ブロック１２，１３……へ出力される図示しない他の信号の経路上にも同様なインタフェース回路３０が設けられている。また、この実施例では、特に制限されるものでないが、回路ブロック１１からの電源遮断要求信号ＰＣＱを受けて上記電源スイッチ２３をオフさせたり、インタフェース回路３０を制御したりする制御信号ＣＳ１，ＣＳ２を生成するブロック間信号制御回路４０が同一のチップ上に設けられている。 Although only one interface circuit is shown in FIG. 1, a similar interface circuit is also provided on the path of other signals (not shown) output from the circuit block 11 to the other circuit blocks 12, 13,. 30 is provided. In this embodiment, although not particularly limited, control signals CS1 and CS2 for receiving the power cutoff request signal PCQ from the circuit block 11 to turn off the power switch 23 and to control the interface circuit 30. Is provided on the same chip.

インタフェース回路３０は、例えばＭＯＳＦＥＴからなるスイッチもしくは論理ゲートのような信号の伝達を可能にしたり遮断したりする信号ゲート手段３１と、電源遮断直前の信号の状態（ハイレベルかロウレベルか）を記憶可能な記憶手段３２と、該記憶手段３２に記憶されているデータ信号ＤＴ’と電源が遮断されていた回路ブロックから電源供給再開後に出力されたデータ信号ＤＴとを比較する信号比較回路３３などから構成されている。この信号比較回路３３の比較結果信号ＣＤは、上記ブロック間信号制御回路４０に供給される。上記記憶手段３２はフリップフロップなどにより、また信号比較回路３３はイクスクルーシブＮＯＲゲートなどによりそれぞれ構成することができる。 The interface circuit 30 can store a signal gate means 31 that enables or interrupts transmission of a signal such as a switch or a logic gate made of a MOSFET, for example, and a signal state (high level or low level) immediately before power-off. Storage means 32 and a signal comparison circuit 33 for comparing the data signal DT ′ stored in the storage means 32 with the data signal DT output after the power supply is resumed from the circuit block where the power supply is cut off. Has been. The comparison result signal CD of the signal comparison circuit 33 is supplied to the inter-block signal control circuit 40. The storage means 32 can be constituted by a flip-flop or the like, and the signal comparison circuit 33 can be constituted by an exclusive NOR gate or the like.

この実施例によれば、電源遮断直前の信号を記憶した状態で一部の回路ブロック１１の電源電圧を遮断できるため、記憶されている信号が遮断後も供給され続ける。そのため、信号を受ける側の回路ブロック１２，１３等の誤動作を防止しつつ消費電力を低減させることができる。また、この実施例に従うと、図１に示されているように、電源が遮断される回路ブロック１１の出力端子に近い側にインタフェース回路３０が設けられている。つまり、回路ブロック１１から出力される信号が複数の回路ブロックに供給される場合に、その信号が分岐される分岐点Ｎの前にインタフェース回路３０が設けられているため、信号を受ける回路ブロック１２，１３……の入り口にインタフェース回路を設ける場合に比べて回路の数を少なくすることができる。 According to this embodiment, since the power supply voltage of some circuit blocks 11 can be cut off in a state where the signal immediately before the power cut-off is stored, the stored signal continues to be supplied even after the cut-off. Therefore, power consumption can be reduced while preventing malfunction of the circuit blocks 12 and 13 on the signal receiving side. Further, according to this embodiment, as shown in FIG. 1, the interface circuit 30 is provided on the side close to the output terminal of the circuit block 11 where the power is cut off. That is, when the signal output from the circuit block 11 is supplied to a plurality of circuit blocks, the interface circuit 30 is provided in front of the branch point N where the signal is branched. , 13... Can be reduced in number compared to the case where an interface circuit is provided at the entrance.

次に、図１の実施例の半導体集積回路における回路ブロック１１への電源の遮断と、電源復帰動作の手順を、図２のフローチャートと図３および図４のタイミングチャートを用いて説明する。 Next, the procedure of shutting off the power to the circuit block 11 and the power recovery operation in the semiconductor integrated circuit of the embodiment of FIG. 1 will be described using the flowchart of FIG. 2 and the timing charts of FIGS.

通常動作を行なっているときに、回路ブロック１１において、例えば動作停止モード等が発生すると（ステップＳ１）、回路ブロック１１内のレジスタの値を例えばチップ外部のメモリに転送して格納する（ステップＳ２）。なお、他の回路ブロック１２や１３内にメモリがあれば、そこへ退避するようにしても良い。この場合、その信号経路上には前述のようなインタフェース回路３０は設けられていないものとする。 If, for example, an operation stop mode occurs in the circuit block 11 during normal operation (step S1), the value of the register in the circuit block 11 is transferred to and stored in a memory outside the chip, for example (step S2). ). If there are memories in other circuit blocks 12 and 13, they may be saved there. In this case, the interface circuit 30 as described above is not provided on the signal path.

その後、回路ブロック１１は電源遮断要求信号ＰＣＱを例えばハイレベルにアサートしてブロック間信号制御回路４０へ電源遮断を通知する（図２のステップＳ３，図３のタイミングｔ１）。すると、ブロック間信号制御回路４０は制御信号ＣＳ２を例えばロウレベルに変化させてインタフェース回路３０内の信号ゲート手段３１を遮断状態に変化させる（図２のステップＳ４，図３のタイミングｔ２）。 Thereafter, the circuit block 11 asserts the power shutdown request signal PCQ to, for example, a high level to notify the inter-block signal control circuit 40 of the power shutdown (step S3 in FIG. 2 and timing t1 in FIG. 3). Then, the inter-block signal control circuit 40 changes the control signal CS2 to, for example, a low level to change the signal gate means 31 in the interface circuit 30 to the cutoff state (step S4 in FIG. 2 and timing t2 in FIG. 3).

信号ゲート手段３１が遮断状態にされると、回路ブロック１１から出力される信号ＤＴの直前の状態が記憶手段３２に記憶される。続いて、ブロック間信号制御回路４０は制御信号ＣＳ１を変化させて電源スイッチ２３をオフさせる（図２のステップＳ５，図３のタイミングｔ３）。 When the signal gate unit 31 is turned off, the state immediately before the signal DT output from the circuit block 11 is stored in the storage unit 32. Subsequently, the inter-block signal control circuit 40 changes the control signal CS1 to turn off the power switch 23 (step S5 in FIG. 2 and timing t3 in FIG. 3).

以上が、電源遮断時の制御である。この制御により、回路ブロック１１から出力されるデータ信号ＤＴの状態は、不定になるが、その前に記憶手段３２に記憶され遮断後も供給され続けるためこのデータ信号ＤＴ’を受ける他の回路ブロック１２、１３等が誤動作することはない。 The above is the control when the power is shut off. By this control, the state of the data signal DT output from the circuit block 11 becomes indefinite, but since it is stored in the storage means 32 before that and continues to be supplied even after being shut off, another circuit block that receives this data signal DT ′. 12, 13, etc. will not malfunction.

電源復帰は、ブロック間信号制御回路４０に対する回路ブロック１１の電源投入要求信号ＰＯＱがアサートされることにより、開始される（ステップＳ６）。この電源投入要求信号ＰＯＱは、チップ外部から入力されるようにする場合もあるし、他の回路ブロック１２や１３等から入力されるようにすることもある。電源投入要求信号ＰＯＱがアサートされると、ブロック間信号制御回路４０は、制御信号ＣＳ１をハイレベルに変化させて電源スイッチ２３をオンさせ、回路ブロック１１ヘ電源電圧Ｖｃｃを供給する（図２のステップＳ７，図４のタイミングｔ４）。 The power recovery is started by asserting the power-on request signal POQ of the circuit block 11 to the inter-block signal control circuit 40 (step S6). The power-on request signal POQ may be input from the outside of the chip, or may be input from another circuit block 12, 13 or the like. When the power-on request signal POQ is asserted, the inter-block signal control circuit 40 changes the control signal CS1 to high level to turn on the power switch 23 and supplies the power supply voltage Vcc to the circuit block 11 (FIG. 2). Step S7, timing t4 in FIG.

すると、回路ブロック１１では内部のレジスタ等の初期化が行なわれる。続いて、回路ブロック１１は、チップ外部のメモリ（もしくは他の回路ブロック１２や１３内のメモリ）に退避していたレジスタの値を元のレジスタに戻す（ステップＳ８）。これにより、回路ブロック１１からは電源遮断直前に出力していたデータ信号ＤＴが元の状態に戻る。また、ブロック間信号制御回路４０への電源遮断要求信号ＰＣＱもロウレベルにネゲートされた状態になる。 Then, in the circuit block 11, internal registers and the like are initialized. Subsequently, the circuit block 11 returns the value of the register saved in the memory outside the chip (or the memory in another circuit block 12 or 13) to the original register (step S8). As a result, the data signal DT output from the circuit block 11 immediately before the power is turned off returns to the original state. Further, the power cutoff request signal PCQ to the inter-block signal control circuit 40 is also negated to a low level.

その後、ブロック間信号制御回路４０は、インタフェース回路３０内の比較回路３３からの比較結果信号ＣＤをチェックして、回路ブロック１１から出力されたデータ信号ＤＴと記憶手段３２に記憶されていたデータ信号ＤＴ’の状態が同一か否か判定し、同一でないときはステップＳ７へ戻って回路ブロック１１内を再度初期化するか所定のエラーと処理を行なう（ステップＳ９，Ｓ１０）。 Thereafter, the inter-block signal control circuit 40 checks the comparison result signal CD from the comparison circuit 33 in the interface circuit 30, and the data signal DT output from the circuit block 11 and the data signal stored in the storage means 32. It is determined whether or not the states of DT ′ are the same. If they are not the same, the process returns to step S7 to reinitialize the circuit block 11 or perform a predetermined error and processing (steps S9 and S10).

一方、データ信号ＤＴとＤＴ’が一致したときは、図４のタイミングｔ５のように比較結果信号ＣＤがハイレベルに変化するので、これを受けてブロック間信号制御回路４０が制御信号ＣＳ２をハイレベルに変化させて、インタフェース回路３０内の信号ゲート手段３１をオンさせる（図２のステップＳ１１，図４のタイミングｔ６）。これによって、回路ブロック１１が他の回路ブロック１２，１３と接続され、チップは通常動作に復帰する。 On the other hand, when the data signals DT and DT ′ coincide with each other, the comparison result signal CD changes to the high level as shown in the timing t5 in FIG. 4, and accordingly, the inter-block signal control circuit 40 sets the control signal CS2 to the high level. The signal gate means 31 in the interface circuit 30 is turned on by changing the level (step S11 in FIG. 2, timing t6 in FIG. 4). As a result, the circuit block 11 is connected to the other circuit blocks 12 and 13, and the chip returns to normal operation.

以上、ブロック間信号制御回路４０が回路ブロック１１への電源遮断を制御するようにした実施例を説明したが、回路ブロック１１の電源が他の回路ブロックと別個に外部から供給されるようにされていて、外部で回路ブロック１１への電源遮断が行なわれるようにされた実施例にも適用することができる。 The embodiment in which the inter-block signal control circuit 40 controls the power cutoff to the circuit block 11 has been described above. However, the power of the circuit block 11 is supplied from the outside separately from other circuit blocks. Therefore, the present invention can also be applied to an embodiment in which the power supply to the circuit block 11 is externally cut off.

次に、本発明の第２の実施例を、図５を用いて説明する。図５において、図１と同一の回路及び部位には同一の符号を付して重複した説明は省略する。５０は外部電源装置である。 Next, a second embodiment of the present invention will be described with reference to FIG. In FIG. 5, the same circuits and parts as those in FIG. Reference numeral 50 denotes an external power supply device.

第２の実施例は、電源スイッチ２３Ａ，２３Ｂ，２３Ｃを設けて、半導体チップ１０上の複数の回路ブロック１１，１２，１３への電源の供給をそれぞれ遮断できるようにしたものである。各回路ブロック１１，１２，１３の周囲には特に制限されるものでないが、電源ラインが配置された電源ライン領域６０Ａ，６０Ｂ，６０Ｃが設けられ、その外側に図１に示されているインタフェース回路３０を複数個並べたインタフェース領域３０Ａ，３０Ｂ，３０Ｃがそれぞれ設けられている。 In the second embodiment, power switches 23A, 23B, and 23C are provided so that the supply of power to the plurality of circuit blocks 11, 12, and 13 on the semiconductor chip 10 can be cut off. Although not particularly limited around the circuit blocks 11, 12, and 13, power line regions 60A, 60B, and 60C in which power lines are arranged are provided, and the interface circuit shown in FIG. Interface areas 30A, 30B, and 30C in which a plurality of 30 are arranged are provided.

このように、インタフェース領域３０Ａ，３０Ｂ，３０Ｃは電源ライン領域６０Ａ，６０Ｂ，６０Ｃの外側に配置されるとともに、各インタフェース領域３０Ａ，３０Ｂ，３０Ｃのインタフェース回路を構成する素子と、対応する回路ブロック１１，１２，１３を構成する素子とは、チップ表面の互いに電気的に分離されたウェル領域に形成される。従って、電源が遮断された回路ブロックはそのウェル領域への電位の供給も遮断することができ、これによってさらに消費電力を低減させることができる。 As described above, the interface regions 30A, 30B, and 30C are arranged outside the power supply line regions 60A, 60B, and 60C, and the elements constituting the interface circuits of the interface regions 30A, 30B, and 30C and the corresponding circuit blocks 11 , 12 and 13 are formed in well regions electrically isolated from each other on the chip surface. Therefore, the circuit block whose power supply is cut off can also cut off the supply of potential to the well region, thereby further reducing the power consumption.

上記インタフェース領域３０Ａ，３０Ｂ，３０Ｃに設けられている各インタフェース回路は、対応する回路ブロック１１，１２，１３から出力される信号を遮断したり、記憶したりするもので、他の回路ブロックから入力される信号はそのまま通過させるように構成される。図５においては、インタフェース領域３０Ａ，３０Ｂ，３０Ｃが各回路ブロック１１，１２，１３をそれぞれ囲繞するように設けられているが、各回路ブロック１１，１２，１３の一部の辺に沿って設けられていても良い。 Each interface circuit provided in the interface regions 30A, 30B, and 30C blocks and stores signals output from the corresponding circuit blocks 11, 12, and 13, and is input from other circuit blocks. The signal to be transmitted is configured to pass as it is. In FIG. 5, the interface regions 30 </ b> A, 30 </ b> B, and 30 </ b> C are provided so as to surround the circuit blocks 11, 12, and 13, respectively, but are provided along some sides of the circuit blocks 11, 12, and 13. It may be done.

この実施例では、電源スイッチ２３Ａ，２３Ｂ，２３Ｃにより回路ブロック１１，１２，１３への電源の供給をそれぞれ遮断できるようにされているが、インタフェース領域３０Ａ，３０Ｂ，３０Ｃのインタフェース回路およびブロック間信号制御回路４０には、外部電源装置５０から常時電源が供給されるように構成されている。ブロック間信号制御回路４０は、第１の実施例と同様に、インタフェース回路と電源スイッチ２３Ａ〜２３Ｃを制御する。 In this embodiment, the power supply switches 23A, 23B, and 23C can cut off the supply of power to the circuit blocks 11, 12, and 13, respectively. However, the interface circuits and inter-block signals in the interface regions 30A, 30B, and 30C are used. The control circuit 40 is configured to be constantly supplied with power from the external power supply device 50. The inter-block signal control circuit 40 controls the interface circuit and the power switches 23A to 23C as in the first embodiment.

この実施例によれば、電源遮断直前の信号を記憶した状態でいずれかの回路ブロックの電源電圧を任意に遮断できるため、他の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。２つの回路ブロックの電源を遮断するように構成することも可能である。 According to this embodiment, since the power supply voltage of any circuit block can be arbitrarily interrupted in a state where the signal immediately before the power interruption is stored, it is possible to reduce power consumption while preventing malfunction of other circuit blocks. . It is also possible to configure the power supply of the two circuit blocks to be cut off.

次に、図６を用いて本発明をマイクロプロセッサに適用した場合の実施例と、このマイクロプロセッサを制御装置として用いた携帯電話のシステムの例を説明する。 Next, an embodiment in which the present invention is applied to a microprocessor and an example of a cellular phone system using the microprocessor as a control device will be described with reference to FIG.

この実施例においては、特に制限されるものでないが、半導体チップ１０の中央がメイン電源領域１１０とされ、このメイン電源領域１１０にＣＰＵ（中央処理ユニット）やキャッシュメモリなどチップのスタンバイモード時に電源の供給が遮断される回路が設けられている。また、このメイン電源領域１１０の周囲にサブ電源領域１２０が設けられ、このサブ電源領域１２０には図１に示されているインタフェース回路３０と同様な回路およびブロック間信号制御回路４０と同様な回路やＣＰＵの周辺回路としての割込み処理回路７０、タイマ回路８０等が設けられている。これらの回路には、常時電源が供給される。 In this embodiment, although not particularly limited, the center of the semiconductor chip 10 is a main power supply area 110, and the main power supply area 110 has a power supply in a standby mode of a chip such as a CPU (Central Processing Unit) or a cache memory. A circuit is provided to cut off the supply. A sub power source region 120 is provided around the main power source region 110. The sub power source region 120 has a circuit similar to the interface circuit 30 and a circuit similar to the inter-block signal control circuit 40 shown in FIG. In addition, an interrupt processing circuit 70 and a timer circuit 80 are provided as peripheral circuits of the CPU. These circuits are always supplied with power.

なお、この実施例では、サブ電源領域１２０に設けられる回路のうちインタフェース回路３０は、メイン電源領域１１０（ＣＰＵコア部）を囲むようにサブ電源領域１２０の最も内側（チップの中央より部分）に配置されている。また、特に制限されるものでないが、メイン電源領域１１０とサブ電源領域１２０との間には電源ライン領域６０Ａが、またサブ電源領域１２０とＩ／Ｏ電源領域１３０との間には電源ライン領域６０Ｂがそれぞれ設けられ、各電源領域１１０と１２０の基板表面のウェル領域は電気的に分離されていている。 In this embodiment, the interface circuit 30 among the circuits provided in the sub power supply area 120 is located on the innermost side (part from the center of the chip) of the sub power supply area 120 so as to surround the main power supply area 110 (CPU core portion). Has been placed. Although not particularly limited, a power supply line region 60A is provided between the main power supply region 110 and the sub power supply region 120, and a power supply line region is provided between the sub power supply region 120 and the I / O power supply region 130. 60B is provided, and the well regions on the substrate surfaces of the power supply regions 110 and 120 are electrically separated.

さらに、この実施例においては、上記サブ電源領域１２０の外側であるチップ周縁部にＩ／Ｏ電源領域１３０が設けられ、このＩ／Ｏ電源領域１３０にはチップの外部端子であるパッドのうち信号の入出力に使用されるパッドに接続された入出力回路が配置されている。そして、この実施例の半導体チップには、Ｉ／Ｏ電源領域１３０とサブ電源領域１２０とメイン電源領域１１０に応じて３つの電源パッドＰｉ，Ｐｓ，Ｐｍが設けられ、Ｉ／Ｏ電源領域１３０には、Ｉ／Ｏ用電源パッドＰｉから内部回路の電源電圧よりも高い３．３Ｖのような電源電圧Ｖｃｃ１が供給される。これは、チップ外部の他の装置との間でチップ内部よりも振幅の大きな信号で情報のやり取りを行なえるようにするためである。一方、サブ電源領域１２０とメイン電源領域１１０にはそれぞれ１．５Ｖのような電源電圧Ｖｃｃ２とＶｃｃ３がそれぞれ供給される。内部回路の消費電力を押さえるためである。 Furthermore, in this embodiment, an I / O power supply region 130 is provided on the peripheral edge of the chip, which is outside the sub power supply region 120. The I / O power supply region 130 has a signal among pads that are external terminals of the chip. An input / output circuit connected to a pad used for input / output is provided. The semiconductor chip of this embodiment is provided with three power pads Pi, Ps, and Pm corresponding to the I / O power source region 130, the sub power source region 120, and the main power source region 110. Is supplied with a power supply voltage Vcc1 such as 3.3 V higher than the power supply voltage of the internal circuit from the I / O power supply pad Pi. This is because information can be exchanged with other devices outside the chip using a signal having a larger amplitude than that inside the chip. On the other hand, power supply voltages Vcc2 and Vcc3 such as 1.5 V are supplied to the sub power supply region 120 and the main power supply region 110, respectively. This is to reduce the power consumption of the internal circuit.

この実施例においては、メイン電源領域１１０のＣＰＵからチップ外部の電源装置５０に対して内部状態信号ＩＳＳが出力され、この内部状態信号ＩＳＳが電源を遮断しても良い状態になったことを示していると、外部電源装置５０がブロック間信号制御回路４０にスタンバイ信号ＳＢＹを供給してインタフェース回路の遮断を行なわせてからメイン電源領域１１０への電源を遮断するように構成されている。 In this embodiment, an internal status signal ISS is output from the CPU in the main power supply area 110 to the power supply device 50 outside the chip, and this internal status signal ISS indicates that the power supply can be cut off. In this case, the external power supply device 50 is configured to supply the standby signal SBY to the inter-block signal control circuit 40 to shut off the interface circuit and then shut off the power supply to the main power supply region 110.

また、この電源遮断状態で、チップ外部からサブ電源領域１２０の割込み処理回路７０に対して所定の割込み信号ＩＲＱが入力されると、割込み処理回路７０がブロック間信号制御回路４０に対して電源復帰要求信号ＰＯＱを供給する。すると、ブロック間信号制御回路４０は外部電源装置５０に対してスタンバイ解除要求信号ＳＲＱを出力し、外部電源装置５０はこのスタンバイ解除要求信号ＳＲＱを受けるとメイン電源領域１１０への電源電圧の供給を再開する。すると、ＣＰＵが内部のイニシャライズをしてから動作を再開する。一方、ブロック間信号制御回路４０は、ＣＰＵのイニシャライズが終了するのを見計らってインタフェース回路３０の導通制御を行なう。 In addition, when a predetermined interrupt signal IRQ is input from the outside of the chip to the interrupt processing circuit 70 in the sub power supply area 120 in this power-off state, the interrupt processing circuit 70 returns the power to the inter-block signal control circuit 40. A request signal POQ is supplied. Then, the inter-block signal control circuit 40 outputs a standby release request signal SRQ to the external power supply device 50, and when the external power supply device 50 receives the standby release request signal SRQ, the power supply voltage is supplied to the main power supply region 110. Resume. Then, the CPU restarts the operation after the internal initialization. On the other hand, the inter-block signal control circuit 40 controls the conduction of the interface circuit 30 in anticipation of completion of the CPU initialization.

特に制限されるものでないが、この実施例のマイクロプロセッサを携帯電話機に使用する場合、チップは２つのバスＢＵＳ１，ＢＵＳ２に接続される。一方のバスＢＵＳ１には液晶表示パネル２１０や記憶装置としてのＲＡＭ（ランダム・アクセス・メモリ）２２０が接続される。また、他方のバスＢＵＳ２には、ベースバンド処理用のＬＳＩ２３０が接続され、さらにこのベースバンドＬＳＩ２３０とアンテナ２４０との間には高周波信号処理用の高周波モジュール２５０が接続される。 Although not particularly limited, when the microprocessor of this embodiment is used in a mobile phone, the chip is connected to two buses BUS1 and BUS2. One bus BUS1 is connected to a liquid crystal display panel 210 and a RAM (Random Access Memory) 220 as a storage device. In addition, a baseband processing LSI 230 is connected to the other bus BUS 2, and a high frequency signal processing high frequency module 250 is connected between the baseband LSI 230 and the antenna 240.

さらに、この実施例のマイクロプロセッサチップには、ＣＰＵへの電源の供給が遮断されて動作停止状態になっている間に、ＣＰＵを介さずに直接ベースバンド処理用ＬＳＩ２３０からの信号によって液晶表示パネル２１０の表示を変更できるようにするため、あるパッドＰ１に入力された外部信号をそのまま他のパッドＰ２からチップ外部へ出力させるためのバイパスラインＢＰＳと、該バイパスラインの信号とＣＰＵからの信号との切替えを行なうセレクタＳＥＬが設けられている。このセレクタＳＥＬの切替えは、前記ブロック間信号制御回路４０がインタフェース回路３０を遮断する信号を用いて行なうようにすることができる。 Further, in the microprocessor chip of this embodiment, while the supply of power to the CPU is cut off and the operation is stopped, the liquid crystal display panel is directly received by a signal from the baseband processing LSI 230 without going through the CPU. In order to be able to change the display of 210, a bypass line BPS for outputting an external signal input to a certain pad P1 as it is from the other pad P2 to the outside of the chip, a signal of the bypass line, and a signal from the CPU There is provided a selector SEL for performing switching. The selector SEL can be switched using a signal for the inter-block signal control circuit 40 to shut off the interface circuit 30.

図７には、上記実施例のマイクロプロセッサにおける本発明のブロック間信号の一例として、メイン電源領域１１０のＣＰＵコア部からＩ／Ｏ電源領域１３０の入出力回路を介してチップ外部へ出力される信号の扱い方を示す。 In FIG. 7, as an example of the inter-block signal of the present invention in the microprocessor of the above embodiment, the signal is output from the CPU core section of the main power supply area 110 to the outside of the chip via the input / output circuit of the I / O power supply area 130. Shows how to handle signals.

図７に示されているように、ＣＰＵからデータ信号ＤＴ１とその出力制御信号ＤＳ１が出力される場合、データ信号ＤＴ１と出力制御信号ＤＳ１はそれぞれインタフェース回路３０の信号ゲート手段３１Ａ，３１Ｂを介して記憶手段３２Ａ，３２Ｂに一旦記憶される。Ｉ／Ｏ電源領域１３０の入出力回路は例えば入出力バッファとレベル変換回路とから構成されており、データ信号ＤＴ１は記憶手段３２Ａからレベル変換回路ＬＳ１に供給されて０−１．５Ｖのような振幅から０−３．３Ｖのような振幅に変換されて出力バッファＢＦＦのデータ入力端子に供給される。一方、出力制御信号ＤＳ１は記憶手段３２Ｂからレベル変換回路ＬＳ２に供給されて０−１．５Ｖのような振幅から０−３．３Ｖのような振幅に変換されて出力バッファＢＦＦの制御端子に供給される。 As shown in FIG. 7, when the data signal DT1 and its output control signal DS1 are output from the CPU, the data signal DT1 and the output control signal DS1 pass through the signal gate means 31A and 31B of the interface circuit 30, respectively. Once stored in the storage means 32A, 32B. The input / output circuit of the I / O power supply region 130 is composed of, for example, an input / output buffer and a level conversion circuit, and the data signal DT1 is supplied from the storage means 32A to the level conversion circuit LS1 to be 0-1.5V or the like. The amplitude is converted to an amplitude such as 0-3.3V and supplied to the data input terminal of the output buffer BFF. On the other hand, the output control signal DS1 is supplied from the storage means 32B to the level conversion circuit LS2, converted from an amplitude such as 0-1.5V to an amplitude such as 0-3.3V, and supplied to the control terminal of the output buffer BFF. Is done.

インタフェース回路３０を設けないで、ＣＰＵからの信号を直接レベル変換回路ＬＳ１，ＬＳ２に供給して出力させるように構成されていると、ＣＰＵの電源が遮断されることにより、出力バッファＢＦＦの出力信号が不定になるおそれがあるが、この実施例のように、インタフェース回路３０が設けられ、記憶手段３２Ａ，３２Ｂにより直前の信号状態が持されることにより、チップ外部へ出力される信号が不定になるのを防止することができ、他のチップひいてはシステム全体が誤動作するのを回避することができる。 If the interface circuit 30 is not provided and the signal from the CPU is directly supplied to the level conversion circuits LS1 and LS2 and output, the output signal of the output buffer BFF is cut off by the power supply of the CPU being cut off. However, as shown in this embodiment, the interface circuit 30 is provided, and the storage unit 32A, 32B holds the previous signal state, so that the signal output to the outside of the chip is undefined. It is possible to prevent the malfunction of the other chips and thus the entire system.

図８は、本発明を適用した半導体集積回路の第４の実施例を示す。 FIG. 8 shows a fourth embodiment of a semiconductor integrated circuit to which the present invention is applied.

この実施例は、内部回路を、動作モードに応じて電源が遮断される回路ブロック１１と、常時電源が供給されて動作する回路ブロック１２とがある場合に、入出力回路を各回路ブロックに応じて電源が遮断されるＩ／Ｏ部１３１と常時電源が供給されて動作するＩ／Ｏ部１３２とに分けるようにしたものである。回路ブロック１１と回路ブロック１２との間には、図１に示されているようなインタフェース回路３０を複数個並べたインタフェース領域３０Ａが設けられている。 In this embodiment, when an internal circuit includes a circuit block 11 in which power is cut off in accordance with an operation mode and a circuit block 12 in which power is constantly supplied, the input / output circuit is set in accordance with each circuit block. Thus, the I / O unit 131 whose power is cut off is divided into the I / O unit 132 which is always supplied with power and operates. Between the circuit block 11 and the circuit block 12, an interface region 30A in which a plurality of interface circuits 30 as shown in FIG. 1 are arranged is provided.

また、動作モードに応じて電源が遮断される回路ブロック１１から出力される信号のうち電源遮断時に出力する必要のないものは電源が遮断されるＩ／Ｏ部１３１に供給され、電源遮断中にも出力していたいものは常時電源が供給されて動作するＩ／Ｏ部１３２へインタフェース回路３０を複数個並べたインタフェース領域３０Ｂを介して供給されるように構成されている。 Further, among the signals output from the circuit block 11 whose power is shut off according to the operation mode, those which do not need to be output when the power is shut off are supplied to the I / O unit 131 where the power is shut off. Also, what is desired to be output is configured to be supplied via an interface region 30B in which a plurality of interface circuits 30 are arranged to the I / O unit 132 which is always supplied with power and operates.

なお、上記インタフェース領域３０Ａ，３０Ｂ内のインタフェース回路３０を制御するブロック間信号制御回路４０は常時電源が供給される回路ブロック１２の一部に設けられる。このような構成の半導体集積回路としては、例えば図６に示されているマイクロプロッサとベースバンド処理用ＬＳＩ２３０を１チップ化し、マイクロプロセッサを動作停止させるように構成したものが考えられる。 The inter-block signal control circuit 40 for controlling the interface circuit 30 in the interface regions 30A and 30B is provided in a part of the circuit block 12 to which power is always supplied. As a semiconductor integrated circuit having such a configuration, for example, a circuit in which the microprocessor and the baseband processing LSI 230 shown in FIG. 6 are integrated into one chip and the microprocessor is stopped can be considered.

なお、この実施例においても、回路ブロック１１への電源の遮断は外部電源装置５０で行なうようにしている。そのため、回路ブロック１２から電源制御信号ＰＣＱを外部電源装置５０へ出力するように構成されているが、図１の実施例と同様にチップ内部に電源スイッチ２３を設けて内部で電源を遮断するように構成することも可能である。 In this embodiment as well, the power supply to the circuit block 11 is cut off by the external power supply device 50. For this reason, the power supply control signal PCQ is output from the circuit block 12 to the external power supply device 50. However, as in the embodiment of FIG. It is also possible to configure.

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例におけるインタフェース回路３０内の記憶手段３２を直列にチェーン結合してシフトレジスタとして動作するスキャンパスを形成できるように構成しておいて、テスト時にこのスキャンパスを使ってチップ外部からＬＳＩの内部にテストデータを入れてから回路ブロックを動作させ、回路ブロックの論理動作で変化した出力信号をインタフェース回路３０内の記憶手段３２に記憶させ、再びシフトレジスタとして動作させてチップ外部へ出力させるテスト回路を構成できるようにすることも可能である。 The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor. For example, the storage means 32 in the interface circuit 30 in the above embodiment is configured so as to be able to form a scan path that operates as a shift register by chain coupling in series. The circuit block is operated after the test data is put in the LSI, and the output signal changed by the logic operation of the circuit block is stored in the storage means 32 in the interface circuit 30, and is again operated as a shift register and output to the outside of the chip. It is also possible to configure a test circuit to be configured.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、本発明はそれに限定されるものでなく一部の回路の動作を停止させたい半導体集積回路一般に利用することができる。 In the above description, the case where the invention made mainly by the present inventor is applied to the microprocessor which is the field of use behind the invention has been described. However, the present invention is not limited to this and the operation of some circuits is not limited thereto. It can be used for general semiconductor integrated circuits to be stopped.

１０半導体チップ
１１，１２，１３回路ブロック
２１電源端子
２２電源ライン
２３電源スイッチ
３０ブロック間インタフェース回路
３１信号ゲート手段
３２記憶手段
３３信号比較回路
４０ブロック間信号制御回路
５０外部電源装置
６０Ａ，６０Ｂ，６０Ｃ電源ライン領域
１１０メイン電源領域
１２０サブ電源領域
１３０Ｉ／Ｏ電源領域 DESCRIPTION OF SYMBOLS 10 Semiconductor chip 11, 12, 13 Circuit block 21 Power supply terminal 22 Power supply line 23 Power supply switch 30 Inter-block interface circuit 31 Signal gate means 32 Memory | storage means 33 Signal comparison circuit 40 Inter-block signal control circuit 50 External power supply 60A, 60B, 60C Power line area 110 Main power area 120 Sub power area 130 I / O power area

Claims

アンテナと、
前記アンテナに接続される高周波モジュールと、
前記高周波モジュールに接続されるベースバンドＬＳＩと、
前記ベースバンドＬＳＩに接続される第１のバスと、
第２のバスと、
半導体チップに形成されるマイクロプロセッサとを有し、
前記マイクロプロセッサは、
前記第１のバスに接続される第１のパッドと、
前記第２のバスに接続される第２のパッドと、
前記第１のバスと前記第２のバスの間に接続されるバイパスラインと、
ＣＰＵを含む第１の回路ブロックと、
第１の回路と第２の回路を含む第２の回路ブロックと、
前記第１の回路ブロックと前記第２の回路の間に接続され、前記第１の回路ブロックがスタンバイモードとなる間、前記第２の回路へ入力される前記第１の回路ブロックの信号が遮断されるように前記第１の回路により制御される第３の回路とを含み、
前記ベースバンドＬＳＩは、前記第１の回路ブロックがスタンバイモードとなる期間、前記バイパスラインを用いて前記第２のバスへデータを供給することが可能とされる携帯電話。 An antenna,
A high-frequency module connected to the antenna;
A baseband LSI connected to the high-frequency module;
A first bus connected to the baseband LSI;
A second bus,
A microprocessor formed on a semiconductor chip;
The microprocessor is
A first pad connected to the first bus;
A second pad connected to the second bus;
A bypass line connected between the first bus and the second bus;
A first circuit block including a CPU;
A second circuit block including a first circuit and a second circuit;
Connected between the first circuit block and the second circuit, and the signal of the first circuit block input to the second circuit is cut off while the first circuit block is in a standby mode. And a third circuit controlled by the first circuit,
The baseband LSI is a mobile phone capable of supplying data to the second bus using the bypass line during a period in which the first circuit block is in a standby mode.

前記第２バスに接続される液晶表示パネルを更に備え、
前記第１回路ブロックがスタンバイモードとなる期間、前記ベースバンドＬＳＩは前記バイパスラインおよび前記第２バスを介して前記液晶表示パネルにデータを供給する請求項１に記載の携帯電話。 A liquid crystal display panel connected to the second bus;
2. The mobile phone according to claim 1, wherein the baseband LSI supplies data to the liquid crystal display panel through the bypass line and the second bus during a period in which the first circuit block is in a standby mode.

アンテナと、
前記アンテナに接続される高周波モジュールと、
前記高周波モジュールに接続されるベースバンドＬＳＩと、
半導体チップに形成されるマイクロプロセッサとを有し、
前記マイクロプロセッサは、
前記ベースバンドＬＳＩに接続される第１のパッドと、
第２のパッドと、
前記第１のパッドと前記第２のパッドの間に接続されるバイパスラインと、
ＣＰＵを含む第１の回路ブロックと、
第１の回路と第２の回路を含む第２の回路ブロックと、
前記第１の回路ブロックと前記第２の回路の間に接続され、前記第１回路ブロックへの電圧源からの電圧供給が遮断される第１モードである時、前記第１の回路ブロックの信号の前記第２の回路への入力を遮断するように前記第１の回路により制御される第３の回路とを含み、
前記第１の回路ブロックが前記第１モードとなる期間、前記ベースバンドＬＳＩは、前記バイパスラインを用いて前記第２のパッドへデータを供給することが可能とされる携帯電話。 An antenna,
A high-frequency module connected to the antenna;
A baseband LSI connected to the high-frequency module;
A microprocessor formed on a semiconductor chip;
The microprocessor is
A first pad connected to the baseband LSI;
A second pad;
A bypass line connected between the first pad and the second pad;
A first circuit block including a CPU;
A second circuit block including a first circuit and a second circuit;
A signal of the first circuit block is connected between the first circuit block and the second circuit and is in a first mode in which voltage supply from a voltage source to the first circuit block is cut off. And a third circuit controlled by the first circuit to shut off input to the second circuit,
A mobile phone in which the baseband LSI can supply data to the second pad using the bypass line during a period in which the first circuit block is in the first mode.

液晶表示パネルを更に有し、
前記第１回路ブロックが前記第１モードとなる期間、前記ベースバンドＬＳＩは、前記バイパスラインおよび前記第２のパッドを介して前記液晶表示パネルへデータを供給する請求項３に記載の携帯電話。 A liquid crystal display panel;
4. The mobile phone according to claim 3, wherein the baseband LSI supplies data to the liquid crystal display panel through the bypass line and the second pad during a period in which the first circuit block is in the first mode.