JP5407404B2

JP5407404B2 - 配線基板とその製造方法、チューナモジュール、及び電子機器

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Publication number: JP5407404B2
Application number: JP2009036081A
Authority: JP
Inventors: 修一岡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-02-19
Filing date: 2009-02-19
Publication date: 2014-02-05
Anticipated expiration: 2029-02-19
Also published as: JP2010192722A; US8331103B2; US20100208439A1; CN101814356A; CN101814356B

Description

本発明は、インダクタを内蔵する配線基板とその製造方法、チューナモジュール、及び電子機器に関する。

近年、Ｓｉ（シリコン）やＳｉＧｅ（シリコンゲルマニウム）などの半導体にアナログ高周波回路を集積することで、テレビ放送を受信する機能を実現したシリコンチューナの開発が盛んに行なわれている。シリコンチューナは、これまでのボックス型モジュール「ＣＡＮチューナ」と比べて、容積を大幅に小さくできることが特徴である。ＣＡＮチューナの容積が大きい理由は、シールド用の金属の中にミキサやＰＬＬ（Phase Locked Loop）回路などのＩＣ（Integrated Circuit）のほか、フィルタなどのアナログ部を構成する直径数ｍｍの空芯コイル、バラクタ・ダイオードといった数多くのアナログ部品を実装しているためである。

シリコンチューナは、これらのアナログ部をＩＣに集積することで小型化を実現している。ただし、ＩＣにフィルタ機能を集積する場合は、ＩＣに集積できるコイルの直径が数μｍと小さいため、ＣＡＮチューナと比べてフィルタの性能を高めることが難しくなる。したがって、シリコンチューナを採用するにあたっては、不要な信号をフィルタで十分に除去することが難しいとの理由で、受信感度を高めることが困難になっている。

そこで、シリコンチューナ（ＩＣ）とは別に、巻き線インダクタを外付け部品として基板に実装することにより、受信感度を高める方法も知られている。しかし、外付け部品をプリント配線基板上やインターポーザ基板上に実装すると、シリコンチューナと外付け部品を電気的に接続させるために、シリコンチューナからワイヤーボンドや基板の配線を引き回して接続する必要がある。このため、配線の寄生抵抗、寄生容量、寄生インダクタンス等の影響により、インダクタ特性が劣化してしまうという問題がある。また、外付け部品の部品代や実装費などのコストがチューナのコストに上乗せされるという問題もある。

こうした問題を解消する技術の一つとして、プリント配線基板やインターポーザ基板の配線により、インダクタのコイルを形成する技術が知られている。この技術によれば、配線の引き回し距離を大幅に短くし、寄生抵抗、寄生インダクタンスによるインダクタ特性の劣化を抑制することが可能となる。しかし、この技術を採用した場合は、基板における他の配線との寄生容量が増加してしまい、インダクタの自己共振周波数が低下するという問題がある。

そこで、例えば特許文献１には、「印刷インダクタ付き多層配線板」の構成として、当該多層配線板に内蔵される印刷インダクタの直下又は直上に位置するアース層、配線層又は電源層の一部又は全部を切り欠いた構成が記載されている。この構成においては、切り欠き部の存在によって等価的にアース層、配線層又は電源層と印刷インダクタとの距離を広げることにより、インダクタの寄生容量を低減し、インダクタの自己共振周波数の低下を防止している。

特許第２８９８８１４号公報

しかしながら、近年、プリント配線基板やインターポーザ基板の厚さ（板厚）は急速に薄くなる傾向にある。このため、プリント配線基板に内蔵されるインダクタの上下配線を切り欠くだけでは、自己共振周波数の低下を十分に抑えるだけの寄生容量の低減を見込めなくなってきている。

本発明の目的は、配線基板に内蔵されるインダクタの周波数特性を寄生容量の更なる低減によって向上させることができる技術を提供することにある。

本発明に係る配線基板は、シールド層と、シールド層よりも上層に形成されてインダクタを構成するｎ層（ｎは２以上の整数）のインダクタ配線とを備え、前記ｎ層のインダクタ配線は、同心状に配置され、前記ｎ層のインダクタ配線のうち、前記シールド層に最も近いインダクタ配線の配線面積及び空芯サイズが最も小さく、前記空芯サイズは前記シールド層から離れるにしたがって徐々に大きくなるように、かつ、各層の前記インダクタ配線が平面的にずれているように設定され、ビアを介して相互に接続されている。

本発明に係る配線基板においては、シールド層に最も近いインダクタ配線の配線面積を他のインダクタ配線の配線面積と同じ面積にする場合に比較して、シールド層に最も近いインダクタ配線とシールド層との間に介在する寄生容量が小さくなる。

本発明によれば、シールド層に最も近いインダクタ配線の配線面積を最小とすることにより、当該インダクタ配線とシールド層との間に介在する寄生容量を低減することができる。したがって、配線基板に内蔵されるインダクタの周波数特性を向上させることが可能となる。

本発明の実施の形態に係るチューナモジュールの概略構成を示すもので、（Ａ）は平面図、（Ｂ）は側面図である。本発明の第１の実施の形態に係る配線基板の構成を示す平面図である。図２のＡ−Ａ′断面図である。図２のＢ−Ｂ′断面図である。比較例の構成を示す断面図である。本発明の第２の実施の形態に係る配線基板の構成を示す断面図である。本発明の適用対象となる電子機器の一例を示す斜視図である。

＜１．第１の実施の形態＞
［チューナモジュールの構成］
図１は本発明の実施の形態に係るチューナモジュールの概略構成を示すもので、（Ａ）は平面図、（Ｂ）は側面図である。図示のように、チューナモジュール１は、配線基板２とチューナ素子３とを備えた構成となっている。配線基板２は、複数の配線層を有する多層配線基板を用いて構成されている。配線基板２は、インダクタ（詳細は後述）を内蔵している。チューナ素子３は、チューナ機能を有するＩＣ（チップ）を内蔵するものである。チューナ素子３は配線基板２上に実装されている。配線基板２とチューナ素子３は、接続部４で電気的かつ機械的に接続されている。

［配線基板の構成］
図２は本発明の第１の実施の形態に係る配線基板の構成を示す平面図である。また、図３は図２のＡ−Ａ′断面図であり、図４は図２のＢ−Ｂ′断面図である。

図示のように、配線基板２の下層には、シールド層５が形成されている。シールド層５は、チューナモジュール１を図示しないマザー基板に実装した場合に、当該マザー基板との間で電気的なシールド効果を発揮するものである。シールド層５は、金属等の導電材料（例えば、銅）によって形成されている。シールド層５は、配線基板２の全面に形成されるか、電気的なシールド効果が必要な部分に選択的に形成されるものである。電気的なシールド効果が必要な部分には、インダクタ配線が形成される領域（以下、「インダクタ配線形成領域」とも記す）も含まれる。このため、シールド層５は、少なくともインダクタ配線形成領域の下方に、当該インダクタ配線形成領域の平面積よりも大きく形成されている。

シールド層５の上には、第１の絶縁層６と、第２の絶縁層７と、第３の絶縁層８と、第４の絶縁層９と、第５の絶縁層１０とが、順に積層した状態で形成されている。また、シールド層５の上方には、第１の配線層１１と、第２の配線層１２と、第３の配線層１３と、第４の配線層１４と、第５の配線層１５とが設けられている。各々の絶縁層６、７，８，９，１０は、樹脂等の絶縁材料（例えば、ガラスエポキシ材料）によって形成されている。各々の配線層１１，１２，１３，１４，１５は、金属等の導電材料（例えば、銅）によって形成されている。

シールド層５は、配線基板２の最下層に配置されている。第５の配線層１５は、配線基板２の最上層に配置されている。シールド層５と第５の配線層１５は、それぞれ保護膜１６によって覆われている。保護膜１６は、例えばソルダーレジストを用いて形成されている。

第１の配線層１１は、第１の絶縁層６と第２の絶縁層７の間に形成されるものである。第２の配線層１２は、第２の絶縁層７と第３の絶縁層８の間に形成されるものである。第３の配線層１３は、第３の絶縁層８と第４の絶縁層９の間に形成されるものである。第４の配線層１４は、第４の絶縁層９と第５の絶縁層１０の間に形成されるものである。第５の配線層１５は、最上層の配線層として、第５の絶縁層１０の上面に形成されるものである。第１の配線層１１には配線１７が形成されている。配線１７は、配線基板２の内部に確保されたインダクタ配線形成領域１８の下方で切り欠かれている。このため、インダクタ配線形成領域１８とシールド層５との間には、インダクタ以外の配線が存在せず、絶縁層６，７だけが介在している。

［インダクタの構成］
配線基板２には、シールド層５よりも上層に４層のインダクタ配線２１，２２，２３，２４が形成されている。これらのインダクタ配線２１，２２，２３，２４は、電気的に直列に接続されることにより、１つのインダクタ（コイル）を構成している。インダクタ配線２１，２２，２３，２４はインダクタ配線形成領域１８に形成されている。インダクタ配線２１は第２の配線層１２に形成され、インダクタ配線２２は第３の配線層１３に形成されている。また、インダクタ配線２３は第４の配線層１４に形成され、インダクタ配線２４は第５の配線層１５に形成されている。インダクタ配線２１とインダクタ配線２２は、ビア２６を介して電気的に接続されている。ビア２６は、第３の絶縁層８を貫通する状態で形成されている。ビア２６は、インダクタのコイル部分（巻き線部分）の中心部に設けられている。インダクタ配線２２とインダクタ配線２３は、ビア２７を介して電気的に接続されている。ビア２７は、第４の絶縁層９を貫通する状態で形成されている。ビア２７は、インダクタのコイル部分の外側に設けられている。インダクタ配線２３とインダクタ配線２４は、ビア２８を介して電気的に接続されている。ビア２８は、第５の絶縁層１０を貫通する状態で形成されている。ビア２８は、上記ビア２６と同様に、インダクタのコイル部分の中心部に配置されている。

また、各々のインダクタ配線２１，２２，２３，２４は、平面的に見て、互いに同じ巻き線方向となるように、それぞれに対応する配線層１２，１３，１４，１５に円形の渦巻き状に形成されている。各々のインダクタ配線２１，２２，２３，２４の巻き数（ターン数）は、それぞれ“２”に設定されている。インダクタ配線の巻き数は任意に変更可能である。インダクタ配線２１の一端は、ビア２９の下端に接続されている。ビア２９は、第３の絶縁層８を貫通する状態で形成されている。ビア２９は、インダクタのコイル部分の外側に設けられている。インダクタ配線２１の他端は、ビア２６の下端に接続されている。インダクタ配線２２の一端は、ビア２６の上端に接続されている。インダクタ配線２２の他端は、ビア２７の下端に接続されている。インダクタ配線２３の一端は、ビア２７の上端に接続されている。インダクタ配線２３の他端は、ビア２８の下端に接続されている。インダクタ配線２４の一端は、ビア２８の上端に接続されている。インダクタ配線２４の他端は、端子部３０に接続されている。端子部３０は、インダクタ配線２４とともに、第５の絶縁層１０の上面に形成されている。端子部３０は、インダクタの一方の端子部分を構成するもので、インダクタのコイル部分の外側に設けられている。なお、ここでは端子部３０の真下にビア２７を形成しているが、両者の位置関係を円周方向にずらして設定してもよい。

一方、ビア２９の上端部は、引き出し配線３１を介して、ビア３２の下端部に接続されている。引き出し配線３１は、第３の配線層１３の一部として、インダクタ配線２２とともに、第３の絶縁層８の上面に形成されている。ビア３２は、第４の絶縁層９を貫通する状態で形成されている。ビア３２は、ビア２９と同様に、インダクタのコイル部分の外側に設けられている。ビア３２の上端部は、引き出し配線３３を介して、ビア３４の下端部に接続されている。引き出し配線３３は、第４の配線層１４の一部として、インダクタ配線２３とともに、第４の絶縁層９の上面に形成されている。ビア３４は、第５の絶縁層１０を貫通する状態で形成されている。ビア３４は、ビア２９，３２と同様に、インダクタのコイル部分の外側に設けられている。また、ビア３４の上端部には、端子部３５が形成されている。端子部３５は、インダクタの他方の端子部分を構成するもので、インダクタのコイル部分の外側に設けられている。端子部３５は、インダクタのコイル部分の中心を間に挟んで、端子部３０と反対側に配置されている。

ここで、各々のインダクタ配線２１，２２，２３，２４の空芯サイズを、インダクタのコイル部分の中心から、各々のインダクタ配線の最内周部までの距離（半径）で規定すると、インダクタ配線２１の空芯サイズＲ１は、他のインダクタ配線２２，２３，２４の空芯サイズＲ２，Ｒ３，Ｒ４よりも小さく設定されている。また、インダクタ配線２２，２３，２４の空芯サイズＲ２，Ｒ３，Ｒ４は、すべて同じサイズに設定されている。このため、インダクタを構成する４層のインダクタ配線２１，２２，２３，２４のうち、シールド層５に最も近いインダクタ配線２１の配線面積が最も小さい構成になっている。

［配線基板の製造方法］
上記構成からなる配線基板２は、例えばビルドアップ工法を利用して製造される。その場合は、まず、第３の絶縁層８と配線層１２、配線層１３からなる板状の基材に、孔開け加工（ドリル加工等）・メッキ処理・配線加工を順に行なって、第２の配線層１２（インダクタ配線２１を含む）、第３の配線層１３（インダクタ配線２２、引き出し配線３１を含む）及びビア２６，２９を形成する。これにより、コア基板が得られる。このとき、インダクタ配線２１の配線面積が、インダクタ配線２２の配線面積よりも小さくなるように、インダクタ配線２１の空芯サイズＲ１を、インダクタ配線２２の空芯サイズＲ２よりも小さくする。

次に、コア基板（第３の絶縁層８）の表面と裏面に、それぞれ第２の絶縁層７・配線層１１と第４の絶縁層９・配線層１４をプレス加工する。その後、第２の絶縁層７・配線層１１に孔開け加工（レーザー加工等）を行ない、また、第４の絶縁層９・配線層１４に孔開け加工（レーザー加工等）を行なう。その後、メッキ処理を行なうことでビア２７，３２を形成する。さらに、配線層１１（配線１７を含む）及び配線層１４（インダクタ配線２３、引き出し配線３３を含む）に対して配線加工を行なう。このとき、インダクタ配線２３の配線面積が、インダクタ配線２２の配線面積と等しくなるように、インダクタ配線２３の空芯サイズＲ３を、インダクタ配線２２の空芯サイズＲ２と同じサイズにする。なお、第１の配線層１１と第４の配線層１４は、どちらを先に形成してもよいし、同時に形成しても良い。

次に、第２の絶縁層７・第４の絶縁層９の表面と裏面に、それぞれ第１の絶縁層６・シールド層５と第５の絶縁層１０・配線層１５をプレス加工する。その後、第１の絶縁層６・シールド層５に孔開け加工（レーザー加工等）を行ない、また、第５の絶縁層１０・配線層１１５に孔開け加工（レーザー加工等）を行なう。その後、メッキ処理を行なうことでビア２８，３４を形成する。さらに、シールド層５及び配線層１５（インダクタ配線２４、端子部３０，３５を含む）に対して配線加工を行なう。このとき、インダクタ配線２４の配線面積が、インダクタ配線２３の配線面積と等しくなるように、インダクタ配線２４の空芯サイズＲ４を、インダクタ配線２３の空芯サイズＲ３と同じサイズにする。なお、シールド層５と第５の配線層１５は、どちらを先に形成してもよいし、同時に形成しても良い。その後、シールド層５と第５の配線層１５を覆うように保護膜１６を形成する。以上の工程を経て配線基板２が完成する。

上記構成のインダクタを有する配線基板２において、例えば、インダクタの一方の端子部３０から他方の端子部３５に向けて電流が流れる場合は、次のような経路を辿ることになる。まず、電流は、インダクタの一方の端子部３０からインダクタ配線２４を通ってビア２８に流れる。次に、電流は、インダクタ配線２３を通してビア２７に流れる、次に、電流は、インダクタ配線２２を通ってビア２６に流れる。次に、電流は、インダクタ配線２１を通ってビア２９に流れる。次に、電流は、引き出し配線３１を通ってビア３２に流れる。次に、電流は、引き出し配線３３を通ってビア３４に流れ、他方の端子部３５に到達する。また、インダクタの端子部３５から端子部３０に向けて電流が流れる場合は、これと逆の経路を辿って電流が流れることになる。

その際、シールド層５に最も近いインダクタ配線２１の配線面積を最小とすることにより、図５に示すようにインダクタ配線２１の配線面積を他のインダクタ配線２１，２２，２３の配線面積と同じ面積にする場合に比較して、次のような作用効果が得られる。即ち、シールド層５に対するインダクタ配線２１の対向面積が小さくなるため、シールド層５とインダクタ配線２１との間に介在する寄生容量が小さくなる。したがって、寄生容量の低減によってインダクタの自己共振周波数を高くすることができる。また、４層のインダクタ配線２１，２２，２３，２４のうち、最下層のインダクタ配線２１は、シールド層５との間に生じる寄生容量に最も大きな影響を与える。このため、インダクタ配線２１の配線面積を小さくすることは、他のインダクタ配線２２，２３，２４の配線面積を小さくする場合よりも、寄生容量の低減に大きく寄与するものとなる。

＜２．第２の実施の形態＞
［配線基板の構成］
図６は本発明の第２の実施の形態に係る配線基板の構成を示す断面図である。図６においては、配線基板２の構成として、４層のインダクタ配線２１，２２，２３，２４によって一つのインダクタが構成されている点と、シールド層５に最も近いインダクタ配線２１の配線面積が最も小さい点は、上記第１の実施の形態と共通している。ただし、第２の実施の形態においては、各々のインダクタ配線２１，２２，２３，２４の空芯サイズＲ１，Ｒ２，Ｒ３，Ｒ４の関係が、上記第１の実施の形態の場合と異なっている。

即ち、インダクタ配線２２の空芯サイズＲ２は、インダクタ配線２１の空芯サイズＲ１よりも大きく設定されている。インダクタ配線２３の空芯サイズＲ３は、インダクタ配線２２の空芯サイズＲ２よりも大きく設定されている。インダクタ配線２４の空芯サイズＲ４は、インダクタ配線２３の空芯サイズＲ３よりも大きく設定されている。つまり、４層のインダクタ配線２１，２２，２３，２４の空芯サイズＲ１，Ｒ２，Ｒ３，Ｒ４は、シールド層５から離れるにしたがって徐々に大きくなるように、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４の関係に設定されている。

このように各々のインダクタ配線２１，２２，２３，２４の空芯サイズＲ１，Ｒ２，Ｒ３，Ｒ４を設定した場合は、インダクタの端子部３０，３５の間に電流が流れたときに、配線基板２の基板面と平行なシールド層５に対して斜めに傾いた状態で磁束線が形成される。これに対して、上記図５に示す比較例においては、シールド層５に対して垂直に起立した状態で磁束線が形成される。このため、インダクタの基本構造を変えることなく、インダクタ配線２１からシールド層５までの磁束線の実効的な距離を長く確保することができる。したがって、上記第１の実施の形態と同様の効果に加えて、渦電流損失によるインダクタンス（Ｌ）値の低下を抑えることができる。

なお、上記の各実施の形態においては、インダクタ配線の層数を４層にしているが、本はこれに限らず、インダクタ配線の層数を２層又は３層としてもよいし、５層以上としてもよい。

また、上記の各実施の形態においては、シールド層５に最も近いインダクタ配線２１の配線面積を最小にするために、当該インダクタ配線２１の空芯サイズＲ１を最小にしているが、本発明はこれに限らない。例えば、シールド層５に最も近いインダクタ配線層２１の配線幅を最も狭くすることにより、当該インダクタ配線２１の配線面積を最小としてもよい。

＜３．適用例＞
本発明は、チューナモジュールを用いて放送電波を受信する電子機器に広く適用することが可能である。本発明の適用対象となる電子機器の一例としては、例えば図７に示すように、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を有するテレビジョン受像機１００が挙げられる。この適用例においては、上記のチューナモジュール１が、最終セット製品となるテレビジョン受像機１００に内蔵されることになる。このため、受信感度に優れたテレビジョン受像機１００を実現することが可能となる。

１…チューナモジュール、２…配線基板、３…チューナ素子、５…シールド層、２１，２２，２３，２４…インダクタ配線、Ｒ１，Ｒ２，Ｒ３，Ｒ４…空芯サイズ

Claims

シールド層と、
前記シールド層よりも上層に形成されてインダクタを構成するｎ層（ｎは２以上の整数）のインダクタ配線と
を備え、
前記ｎ層のインダクタ配線は、同心状に配置され、
前記ｎ層のインダクタ配線のうち、前記シールド層に最も近いインダクタ配線の配線面積及び空芯サイズが最も小さく、前記空芯サイズは前記シールド層から離れるにしたがって徐々に大きくなるように、かつ、各層の前記インダクタ配線が平面的にずれているように設定され、ビアを介して相互に接続されている
配線基板。
前記シールド層に最も近いインダクタ配線の配線幅が最も狭い
請求項１記載の配線基板。
シールド層と、
前記シールド層よりも上層に形成されてインダクタを構成するｎ層（ｎは２以上の整数）のインダクタ配線と
を備える配線基板を製造する場合に、
前記ｎ層のインダクタ配線を同心状に配置し、
前記シールド層に最も近いインダクタ配線の配線面積及び空芯サイズが最も小さく、前記空芯サイズは前記シールド層から離れるにしたがって徐々に大きくなるように、かつ、各層のインダクタ配線が平面的にずれているように設定し、
前記ｎ層のインダクタ配線が相互に接続されるようにビアを形成する
配線基板の製造方法。
シールド層と、前記シールド層よりも上層に形成されてインダクタを構成するｎ層（ｎは２以上の整数）のインダクタ配線とを備え、前記ｎ層のインダクタ配線は、同心状に配置され、前記ｎ層のインダクタ配線のうち、前記シールド層に最も近いインダクタ配線の配線面積及び空芯サイズが最も小さく、前記空芯サイズは前記シールド層から離れるにしたがって徐々に大きくなるように、かつ、各層の前記インダクタ配線が平面的にずれているように設定され、ビアを介して相互に接続されている配線基板と、
前記ｎ層のインダクタ配線と電気的に接続する状態で前記配線基板に実装されたチューナ素子と
を備えるチューナモジュール。
シールド層と、前記シールド層よりも上層に形成されてインダクタを構成するｎ層（ｎは２以上の整数）のインダクタ配線とを備え、前記ｎ層のインダクタ配線は、同心状に配置され、前記ｎ層のインダクタ配線のうち、前記シールド層に最も近いインダクタ配線の配線面積及び空芯サイズが最も小さく、前記空芯サイズは前記シールド層から離れるにしたがって徐々に大きくなるように、かつ、各層の前記インダクタ配線が平面的にずれているように設定され、ビアを介して相互に接続されている配線基板と、
前記ｎ層のインダクタ配線と電気的に接続する状態で前記配線基板に実装されたチューナ素子と
を備えるチューナモジュールを用いた
電子機器。