JP5396953B2 - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、ＭＯＳＦＥＴとショットキーダイオードを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。 The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device having a MOSFET and a Schottky diode and a method for manufacturing the same.
環境意識の高まりの中で、電気でモータを動かす電気自動車、もしくは、ハイブリットカーへの期待が高まっている。モータには直流モータと交流モータがあるが、ブラシレスにできる等の利点より、自動車の駆動のためには交流モータを用いた方が効率良い。しかしながら、自動車に備え付けられたバッテリーから流れる電流は直流であるので、直流を交流に直すインバータが必要である。図１９は、最も簡単な単層インバータにて負荷を交流駆動する場合の回路図である。 As environmental awareness grows, expectations for electric cars or hybrid cars that drive motors with electricity are increasing. Although there are a DC motor and an AC motor as motors, it is more efficient to use an AC motor for driving an automobile than the advantage that it can be made brushless. However, since the current flowing from the battery installed in the automobile is a direct current, an inverter that converts the direct current to an alternating current is required. FIG. 19 is a circuit diagram when the load is AC driven by the simplest single-layer inverter.
図１９において、スイッチＳ１、Ｓ４をオン、スイッチＳ２、Ｓ３をオフにした後、スイッチＳ１、Ｓ４をオフ、スイッチＳ２、Ｓ３をオンにするという動作をＴ／２周期で繰り返すと、図２０の波形が生成される。これがインバータの原理である。ここで、従来はスイッチＳ１〜Ｓ４をシリコンのＭＯＳトランジスタで作製していたが、シリコンの代わりにＳｉＣで作製することが検討されている。ＳｉＣは破壊電界強度が高い上に高温動作可能なので、ＳｉＣを用いることにより、トランジスタを小さくできるでけでなく、冷却装置を小型化できるため、インバータの小型化、低コスト化を図ることが可能となる。 In FIG. 19, after the switches S1 and S4 are turned on, the switches S2 and S3 are turned off, and the switches S1 and S4 are turned off and the switches S2 and S3 are turned on in a cycle of T / 2, FIG. A waveform is generated. This is the principle of the inverter. Here, the switches S1 to S4 are conventionally made of silicon MOS transistors. However, it is considered that the switches S1 to S4 are made of SiC instead of silicon. Since SiC has a high breakdown field strength and can operate at high temperatures, using SiC can not only make transistors smaller, but also reduce the size of the cooling device, making it possible to reduce the size and cost of the inverter. It becomes.
図２１は、スイッチＳ１〜Ｓ４をトランジスタに置き換えたときの回路図である。この回路によって図２０の波形を生成するには、スイッチＳ１〜Ｓ４を構成するトランジスタのゲートＧ１〜Ｇ４に対して図２２のような波形で電圧を印加する。 FIG. 21 is a circuit diagram when the switches S1 to S4 are replaced with transistors. In order to generate the waveform of FIG. 20 by this circuit, a voltage is applied with a waveform as shown in FIG. 22 to the gates G1 to G4 of the transistors constituting the switches S1 to S4.
ただし、実際の負荷であるモータはＬ成分が大きいため、負荷にかかる電圧、電流の推移は、図２３（ａ）のようなＬ成分を考慮していないときの波形と異なり、図２３（ｂ）のように立上り・立下りがＬ成分による時定数に応じて遅れた波形になる。モータのＬ成分のためにモータに正の電圧が印加されたとしても、しばらくは逆方向に電流が流れる。また、モータに負の電圧が印加された場合にも、しばらくは逆方向の電流が流れる。この電流のエネルギーを直流電源に帰還させるために、図２４のように各スイッチＳ１〜Ｓ４を構成するトランジスタのソース−ドレイン間に並列にダイオードＤ１〜Ｄ４を接続している。 However, since the motor, which is an actual load, has a large L component, the transition of the voltage and current applied to the load is different from the waveform when the L component is not considered as shown in FIG. As shown in (), the rising and falling waveforms are delayed according to the time constant of the L component. Even if a positive voltage is applied to the motor due to the L component of the motor, a current flows in the opposite direction for a while. Even when a negative voltage is applied to the motor, a reverse current flows for a while. In order to feed back the energy of this current to the DC power source, diodes D1 to D4 are connected in parallel between the source and drain of the transistors constituting the switches S1 to S4 as shown in FIG.
これらのダイオードＤ１〜Ｄ４は高速で応答することが必要であり、ＰＮダイオードでは少数キャリアを制御するため応答時間に問題がある。このため、ＰＮダイオードの代わりに、ショットキーバリアで電位障壁をつくるＳＢＤ（ショットキー・バリア・ダイオード）もしくは、ＳＢＤとＰＮダイオードの組み合わせであるＪＢＳを用いることで、応答速度の問題は解決する。 These diodes D1 to D4 need to respond at high speed, and PN diodes have a problem in response time because minority carriers are controlled. For this reason, the problem of response speed is solved by using SBD (Schottky barrier diode) that creates a potential barrier with a Schottky barrier or JBS that is a combination of SBD and PN diode instead of a PN diode.
半導体と金属の仕事関数の関係より、シリコンより、ＳｉＣのほうがＳＢＤ、ＪＢＳを作り易い。また、ＭＯＳトランジスタと同様、高耐圧、高温動作可能なことより、ＪＢＳもＳｉＣで作製することが望ましい。しかし、ＭＯＳトランジスタとダイオードをＳｉＣでつくると部品点数が多くなり、高コストになる。 From the relationship between the work functions of semiconductors and metals, SiC is easier to produce SBD and JBS than silicon. Also, like a MOS transistor, it is desirable that JBS be made of SiC because it can operate at a high withstand voltage and at a high temperature. However, if the MOS transistor and the diode are made of SiC, the number of parts increases and the cost increases.
そのため、ＭＯＳＦＥＴとＳＢＤを同じ基板に同時に作製するという試みがある。例えば、特許文献１では、トレンチゲート構造のＭＯＳＦＥＴと共にＳＢＤを備えた構造としている。具体的には、ＭＯＳＦＥＴのトレンチゲートがｎ+型ソース領域、ｐ型ベース領域を貫通して、ｎ型ドリフト層まで到達した構造にすると共に、ＳＢＤのアノードコンタクト用のトレンチをＭＯＳＦＥＴのトレンチゲートよりも深く、かつ、ｐ型ベース領域を貫通してｎ型ドリフト層まで到達した構造とし、アノード電極をｎ型ドリフト層に直接接続させている。
For this reason, there is an attempt to simultaneously manufacture a MOSFET and an SBD on the same substrate. For example, in
しかしながら、特許文献１のような構造の場合、ＳＢＤのアノードコンタクト用のトレンチを形成するためだけに別途エッチング工程が必要になるなど、ＳＢＤの製造のみに新たな工程が必要となる。このため、製造工程の簡略化、製造コストの低減が望まれる。
However, in the case of the structure as disclosed in
本発明は上記点に鑑みて、ＭＯＳＦＥＴとＳＢＤとを同じ基板に形成したＳｉＣ半導体装置において製造工程の簡略化が図れるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。 In view of the above, an object of the present invention is to provide a SiC semiconductor device and a method for manufacturing the same, in which a manufacturing process can be simplified in a SiC semiconductor device in which a MOSFET and an SBD are formed on the same substrate.
上記目的を達成するため、請求項１に記載の発明では、ベース領域（３）よりも深く、かつ、ドリフト層（２）に到達するコンタクト用トレンチ（２１）とメサ構造部（１４）を構成する凹部とを共に形成する工程と、コンタクト用トレンチ（２１）内においてドリフト層（２）とショットキー接触させたショットキー電極（２２）を形成することにより、ＳＢＤ（２０）を形成する工程と、を含んでいることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, the contact trench (21) and the mesa structure (14) which are deeper than the base region (3) and reach the drift layer (2) are formed. A step of forming an SBD (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the contact trench (21). It is characterized by containing.
このように、外周領域のメサ構造部（１４）を構成するための凹部とＳＢＤ（２０）のコンタクト用トレンチ（２１）とを同じ工程で形成するようにしている。このため、ＳＢＤ（２０）の形成工程の一部を他の部分の形成工程と同時に行うことが可能となり、ＳＢＤ（２０）を形成するためだけにのみ必要な工程を少なくできる。これにより、ＭＯＳＦＥＴとＳＢＤ（２０）とを同じ基板に形成するＳｉＣ半導体装置において、製造工程の簡略化を図ることが可能となる。 As described above, the recess for forming the mesa structure portion (14) in the outer peripheral region and the contact trench (21) of the SBD (20) are formed in the same process. For this reason, it becomes possible to perform a part of formation process of SBD (20) simultaneously with the formation process of another part, and it can reduce a process required only for forming SBD (20). Thereby, in the SiC semiconductor device in which the MOSFET and the SBD (20) are formed on the same substrate, the manufacturing process can be simplified.
例えば、請求項２に記載したように、コンタクト用トレンチ（２１）および凹部を形成する工程では、セル領域のうちＭＯＳＦＥＴを囲む外縁部において、該ＭＯＳＦＥＴを囲んだ構造にてコンタクト用トレンチ（２１）を形成することができる。
For example, as described in
請求項３に記載の発明では、外周領域において、ドリフト層（２）の表層部に、セル領域を囲む第２導電型のガードリング層（１６）を形成する工程と、コンタクト用トレンチ（２１）の下部に第２導電型層（２３）を形成する工程と、を含み、ガードリング層（１６）と第２導電型層（２３）とを同時に形成することを特徴としている。 According to a third aspect of the present invention, in the outer peripheral region, a step of forming a second conductivity type guard ring layer (16) surrounding the cell region in the surface layer portion of the drift layer (2), and a contact trench (21) Forming a second conductivity type layer (23) underneath, wherein the guard ring layer (16) and the second conductivity type layer (23) are formed simultaneously.
このように、ＳＢＤ（２０）の下方にショットキー電極（２２）と接触する第２導電型層（２３）を形成することにより、ＪＢＳを構成することが可能となる。これにより、第２導電型層（２３）から伸びる空乏層によって耐圧を向上させることができる。また、このような第２導電型層（２３）をガードリング層（１６）と同時に形成しているため、製造工程の簡略化を図ることが可能となる。 As described above, the JBS can be formed by forming the second conductivity type layer (23) in contact with the Schottky electrode (22) below the SBD (20). Thereby, the breakdown voltage can be improved by the depletion layer extending from the second conductivity type layer (23). Further, since the second conductivity type layer (23) is formed at the same time as the guard ring layer (16), the manufacturing process can be simplified.
請求項４に記載の発明では、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第２導電型のディープ層（１０）を形成する工程と、コンタクト用トレンチ（２１）の下部に第２導電型層（２３）を形成する工程と、を含み、ディープ層（１０）と第２導電型層（２３）とを同時に形成することを特徴としている。
In the invention according to
このように、請求項３に記載したガードリング層（１６）に代えてディープ層（１０）と共に第２導電型層（２３）を形成することもできる。
Thus, it can replace with the guard ring layer (16) described in
請求項５に記載の発明では、ＭＯＳＦＥＴに備えられるゲート電極（９）は、一方向に延設されると共に複数本がストライプ状に並べられた構造であり、コンタクト用トレンチ（２１）および凹部を形成する工程では、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間にコンタクト用トレンチ（２１）を形成することを特徴としている。 According to the fifth aspect of the present invention, the gate electrode (9) provided in the MOSFET has a structure extending in one direction and arranged in a plurality of stripes. In the forming step, a contact trench (21) is formed between the gate electrodes (9) provided in the MOSFET in the cell region.
このように、ＳＢＤ（２０）をゲート電極（９）の間に配置しても良い。この場合にも、ＳＢＤ（２０）におけるコンタクト用トレンチ（２１）をメサ構造部（１４）を構成するための凹部と同時に形成することにより、製造工程の簡略化を図ることが可能となる。 Thus, the SBD (20) may be disposed between the gate electrodes (9). Also in this case, it is possible to simplify the manufacturing process by forming the contact trench (21) in the SBD (20) simultaneously with the recess for forming the mesa structure (14).
この場合、請求項６に記載したように、コンタクト用トレンチ（２１）および凹部を形成する工程では、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間において、コンタクト用トレンチ（２１）をゲート電極（９）と平行に形成するようにしても良い。
In this case, as described in
また、請求項７に記載したように、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、ゲート電極（９）に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第２導電型のディープ層（１０）を形成する場合、コンタクト用トレンチ（２１）および凹部を形成する工程では、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間、かつ、ディープ層（１０）同士の間に、コンタクト用トレンチ（２１）を形成するようにしても良い。 According to a seventh aspect of the present invention, in the cell region, the cell layer extends in a direction intersecting the gate electrode (9) below the surface layer portion of the drift layer (2) and the base region (3). In addition, when forming the second conductivity type deep layer (10) having a plurality of stripes arranged in a stripe shape, the step of forming the contact trench (21) and the recess is provided in the MOSFET in the cell region. A contact trench (21) may be formed between the gate electrodes (9) and between the deep layers (10).
さらに、請求項８に記載したように、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、ゲート電極（９）に対して交差する一方向を長手方向とし、該長手方向において複数に分断されて配置された部分を有する第２導電型のディープ層（１０）を形成する場合、コンタクト用トレンチ（２１）および凹部を形成する工程では、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間において、コンタクト用トレンチ（２１）をディープ層（１０）が分断された箇所を通る配置として形成することもできる。
Furthermore, as described in
また、請求項９に記載したように、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、ゲート電極（９）およびコンタクト用トレンチ（２１）に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第２導電型のディープ層（１０）を形成する場合、該ディープ層（１０）を形成する工程では、該ディープ層（１０）のうちコンタクト用トレンチ（２１）と交差する部分の幅をゲート電極（９）と交差する部分の幅よりも狭くしても良い。
Further, as described in
請求項１０に記載の発明では、コンタクト用トレンチ（２１）を形成した後に、該コンタクト用トレンチ（２１）の側面に絶縁構造（２４）を形成する工程を含み、絶縁構造（２４）を形成する工程の後でショットキー電極（２２）を形成する工程を行い、該ショットキー電極（２２）を形成する工程では、ショットキー電極（２２）がコンタクト用トレンチ（２１）のうち絶縁構造（２４）よりも内側に配置されるようにすることを特徴としている。
The invention according to
このように、ショットキー電極（２２）をベース領域（３）から離間させることにより、ショットキー電極（２２）がベース領域（３）の電位に影響を与えることを抑制でき、ＭＯＳＦＥＴの誤動作を防止することが可能となる。 Thus, by separating the Schottky electrode (22) from the base region (3), it is possible to suppress the Schottky electrode (22) from affecting the potential of the base region (3), and to prevent malfunction of the MOSFET. It becomes possible to do.
例えば、請求項１１に記載したように、絶縁構造（２４）を形成する工程は、Ｐｏｌｙ−Ｓｉ層（２４ａ）を形成する工程と、該Ｐｏｌｙ−Ｓｉ層（２４ａ）の表面を熱酸化することで酸化膜（２４ｂ）を形成する工程とを含んだ工程にて行われるが、ゲート絶縁膜（８）を熱酸化にて形成すると共に、Ｐｏｌｙ−Ｓｉ層（２４ａ）の表面の熱酸化を該ゲート絶縁膜（８）の熱酸化と同時に行うようにすれば、より製造工程の簡略化を図ることができる。
For example, as described in
請求項１２に記載の発明では、コンタクト用トレンチ（２１）を形成する工程では、該コンタクト用トレンチ（２１）を部分的に深くする工程を含んでいることを特徴としている。
The invention according to
このように、コンタクト用トレンチ（２１）を部分的に深くすることにより、ショットキー電極（２２）とドリフト層（２）との接触面積を広く取ることが可能となり、ＳＢＤ（２０）の実効面積を増大することが可能となる。 As described above, by partially deepening the contact trench (21), the contact area between the Schottky electrode (22) and the drift layer (2) can be increased, and the effective area of the SBD (20) can be increased. Can be increased.
請求項１３に記載の発明では、コンタクト用トレンチ（２１）を形成する前に、該コンタクト用トレンチ（２１）の開口部の周囲に第１導電型層（２５）を形成する工程を含み、コンタクト用トレンチ（２１）を形成する工程では、該コンタクト用トレンチ（２１）を水素エッチングにて形成することで、第１導電型層（２５）に含まれる第１導電型不純物を拡散させ、コンタクト用トレンチ（２１）の側面に開口部の周囲に形成された第１導電型層（２５）よりも不純物濃度が低い第１導電型層（２６）を形成することを特徴としている。
The invention according to
このように、コンタクト用トレンチ（２１）の形成前に、コンタクト用トレンチ（２１）の開口部の周囲となる予定の領域に第１導電型層（２５）を形成しておけば、コンタクト用トレンチ（２１）を水素エッチングにより形成することで、第１導電型層（２５）内の不純物が拡散してそれよりも不純物濃度が低い第１導電型層（２６）をコンタクト用トレンチ（２１）の側面に形成することができる。これにより、コンタクト用トレンチ（２１）の側面でもショットキー電極（２２）とショットキー接触させられるため、ＳＢＤ（２０）の実効面積を増やすことが可能となる。 As described above, if the first conductivity type layer (25) is formed in a region around the opening of the contact trench (21) before the contact trench (21) is formed, the contact trench is formed. By forming (21) by hydrogen etching, impurities in the first conductivity type layer (25) diffuse and the first conductivity type layer (26) having a lower impurity concentration is formed in the contact trench (21). Can be formed on the side. Thereby, since the Schottky electrode (22) is brought into Schottky contact also on the side surface of the contact trench (21), the effective area of the SBD (20) can be increased.
請求項１４に記載の発明では、コンタクト用トレンチ（２１）を形成する工程では、該コンタクト用トレンチ（２１）を深い部位とそれよりも浅い部位を有する二段構造とし、深い部位はドリフト層（２）まで到達し、浅い部位はベース領域（３）と接した構造とすることを特徴としている。
In the invention according to
このように、ショットキー電極（２２）を二段構造とすれば、コンタクト用トレンチ（２１）のうちの深い部位ではドリフト層（２）とショットキー接触させられ、浅い部位ではベース領域（３）と接触させられる。これにより、ショットキー電極（２２）のうちベース領域（３）と接触させられた場所では、ＰＮダイオードを構成することができる。したがって、反応速度が速いが大電流を流せないＳＢＤ（２０）と、反応速度が悪いが大電流を流せるＰＮダイオードを組み合わせることが可能となり、反応速度が早く、かつ、大電流を流せるダイオード構造にできる。 As described above, when the Schottky electrode (22) has a two-stage structure, the drift layer (2) is brought into Schottky contact at a deep portion of the contact trench (21), and the base region (3) is formed at a shallow portion. Contacted with. As a result, a PN diode can be formed at a place of the Schottky electrode (22) in contact with the base region (3). Therefore, it is possible to combine the SBD (20), which has a high reaction speed but cannot flow a large current, and a PN diode that has a low reaction speed but can flow a large current, resulting in a diode structure that has a high reaction speed and can flow a large current. it can.
請求項１５に記載の発明では、メサ構造部（１４）を構成する凹部内に、ドリフト層（２）とショットキー接触させたショットキー電極（２２）を形成することにより、ＳＢＤ（２０）を形成する工程と、を含んでいることを特徴としている。
In the invention according to
このように、ＳＢＤ（２０）をメサ構造部（１４）の内部に形成することもできる。このようにしても、メサ構造部（１４）を構成するための凹部と共にＳＢＤ（２０）のショットキー電極（２２）のコンタクトを取る部分も形成されるため、請求項１と同様、製造工程の簡略化を図ることが可能となる。 In this way, the SBD (20) can be formed inside the mesa structure (14). Even in this case, since the portion for contacting the Schottky electrode (22) of the SBD (20) is formed together with the concave portion for forming the mesa structure portion (14), the manufacturing process is performed as in the first aspect. Simplification can be achieved.
具体的には、請求項１５に記載の発明では、メサ構造部（１４）における側壁面から凹部の底面に至る第２導電型のリサーフ層（１５）が所定幅にわたって分断された二重リング構造として形成し、二重リング構造の中にショットキー電極（２２）を配置している。また、請求項１６に記載の発明では、外周領域において、ドリフト層（２）の表層部に、リサーフ層（１５）を囲む第２導電型のガードリング層（１６）を形成するのであれば、リサーフ層（１５）とガードリング層（１６）の間にショットキー電極（２２）を配置している。
Specifically, in the invention according to
請求項１７に記載の発明では、ベース領域（３）よりも深く、かつ、ドリフト層（２）に到達し、メサ構造部（１４）を構成する凹部と同じ深さのコンタクト用トレンチ（２１）と、コンタクト用トレンチ（２１）内に形成され、ドリフト層（２）とショットキー接触させたショットキー電極（２２）と、を有するＳＢＤ（２０）が備えられていることを特徴としている。
In the invention described in
このように、外周領域のメサ構造部（１４）を構成するための凹部とＳＢＤ（２０）のコンタクト用トレンチ（２１）とが同じ深さのものは、同時に形成される。したがって、ＳＢＤ（２０）の形成工程の一部を他の部分の形成工程と同時に行うことが可能な構造となり、ＳＢＤ（２０）を形成するためだけにのみ必要な工程を少なくできる。これにより、ＭＯＳＦＥＴとＳＢＤ（２０）とを同じ基板に形成するＳｉＣ半導体装置において、製造工程の簡略化を図ることが可能となる。 As described above, the concave portions for forming the mesa structure portion (14) in the outer peripheral region and the contact trenches (21) of the SBD (20) are formed at the same time. Therefore, a part of the formation process of the SBD (20) can be performed at the same time as the formation process of other parts, and the number of processes necessary only for forming the SBD (20) can be reduced. Thereby, in the SiC semiconductor device in which the MOSFET and the SBD (20) are formed on the same substrate, the manufacturing process can be simplified.
例えば、請求項１８に記載したように、ＳＢＤ（２０）は、セル領域のうちＭＯＳＦＥＴを囲む外縁部において、該ＭＯＳＦＥＴを囲んだ構造とされる。
For example, as described in
請求項１９に記載の発明では、外周領域において、ドリフト層（２）の表層部に、セル領域を囲む第２導電型のガードリング層（１６）が備えられており、コンタクト用トレンチ（２１）の下部に、ガードリング層（１６）と同じ深さの第２導電型層（２３）が備えられていることを特徴としている。 In the invention described in claim 19 , in the outer peripheral region, the surface layer of the drift layer (2) is provided with a second conductivity type guard ring layer (16) surrounding the cell region, and the contact trench (21). The second conductivity type layer (23) having the same depth as that of the guard ring layer (16) is provided in the lower portion.
このように、ＳＢＤ（２０）の下方にショットキー電極（２２）と接触する第２導電型層（２３）を形成することにより、ＪＢＳを構成することが可能となる。これにより、第２導電型層（２３）から伸びる空乏層によって耐圧を向上させることができる。 As described above, the JBS can be formed by forming the second conductivity type layer (23) in contact with the Schottky electrode (22) below the SBD (20). Thereby, the breakdown voltage can be improved by the depletion layer extending from the second conductivity type layer (23).
請求項２０に記載の発明では、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第２導電型のディープ層（１０）が備えられており、コンタクト用トレンチ（２１）の下部に、ディープ層（１０）と同じ深さの第２導電型層（２３）が備えられていることを特徴としている。
In the invention described in
このように、請求項１９に記載したガードリング層（１６）に代えてディープ層（１０）と共に第２導電型層（２３）を形成することもできる。 Thus, it can replace with the guard ring layer (16) described in Claim 19, and can form a 2nd conductivity type layer (23) with a deep layer (10).
また、請求項２１に記載したように、ＭＯＳＦＥＴに備えられるゲート電極（９）が一方向に延設されると共に複数本がストライプ状に並べられた構造である場合、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間にＳＢＤ（２０）が配置された構造とすることもできる。
In addition, as described in
この場合、請求項２２に記載したように、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間において、ＳＢＤ（２０）がゲート電極（９）と平行に配置されるようにすることができる。
In this case, as described in
また、請求項２３に記載したように、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、ゲート電極（９）に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第２導電型のディープ層（１０）が備えられる場合、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間、かつ、ディープ層（１０）同士の間に、ＳＢＤ（２０）が備えられるようにすることができる。
In addition, as described in
さらに、請求項２４に記載したように、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、ゲート電極（９）に対して交差する一方向を長手方向とし、該長手方向において複数に分断されて配置された部分を有する第２導電型のディープ層（１０）が備えられる場合、セル領域のうちＭＯＳＦＥＴに備えられるゲート電極（９）同士の間において、ディープ層（１０）が分断された箇所を通ってＳＢＤ（２０）が備えられるようにすることもできる。
Furthermore, as defined in
また、請求項２５に記載したように、セル領域において、ドリフト層（２）の表層部かつベース領域（３）の下方に、ゲート電極（９）およびコンタクト用トレンチ（２１）に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第２導電型のディープ層（１０）が備えられる場合、該ディープ層（１０）のうちコンタクト用トレンチ（２１）と交差する部分の幅がゲート電極（９）と交差する部分の幅よりも狭くされるようにしても良い。
Further, as described in
請求項２６に記載の発明では、コンタクト用トレンチ（２１）の側面に絶縁構造（２４）が形成されており、ショットキー電極（２２）がコンタクト用トレンチ（２１）のうち絶縁構造（２４）よりも内側に配置されていることを特徴としている。
In the invention according to
このように、ショットキー電極（２２）をベース領域（３）から離間させることにより、ショットキー電極（２２）がベース領域（３）の電位に影響を与えることを抑制でき、ＭＯＳＦＥＴの誤動作を防止することが可能となる。 Thus, by separating the Schottky electrode (22) from the base region (3), it is possible to suppress the Schottky electrode (22) from affecting the potential of the base region (3), and to prevent malfunction of the MOSFET. It becomes possible to do.
例えば、請求項２７に記載したように、絶縁構造（２４）は、コンタクト用トレンチ（２１）の側面に配置されたＰｏｌｙ−Ｓｉ層（２４ａ）と、該Ｐｏｌｙ−Ｓｉ層（２４ａ）の表面に形成された酸化膜（２４ｂ）を含んだ構造とされる。 For example, as described in claim 27 , the insulating structure (24) includes a Poly-Si layer (24a) disposed on a side surface of the contact trench (21), and a surface of the Poly-Si layer (24a). The structure includes the formed oxide film (24b).
請求項２８に記載の発明では、コンタクト用トレンチ（２１）が部分的に深くされていることを特徴としている。 The invention according to claim 28 is characterized in that the contact trench (21) is partially deepened.
このように、コンタクト用トレンチ（２１）を部分的に深くすることにより、ショットキー電極（２２）とドリフト層（２）との接触面積を広く取ることが可能となり、ＳＢＤ（２０）の実効面積を増大することが可能となる。 As described above, by partially deepening the contact trench (21), the contact area between the Schottky electrode (22) and the drift layer (2) can be increased, and the effective area of the SBD (20) can be increased. Can be increased.
請求項２９に記載の発明では、コンタクト用トレンチ（２１）の開口部の周囲に第１導電型層（２５）が形成されていると共に、該コンタクト用トレンチ（２１）の側面に開口部の周囲に形成された第１導電型層（２５）よりも不純物濃度が低い第１導電型層（２６）が形成されていることを特徴としている。 In the invention according to claim 29 , the first conductivity type layer (25) is formed around the opening of the contact trench (21), and the periphery of the opening is formed on the side surface of the contact trench (21). A first conductivity type layer (26) having an impurity concentration lower than that of the first conductivity type layer (25) formed in the step is formed.
このような構造では、コンタクト用トレンチ（２１）の側面でもショットキー電極（２２）とショットキー接触させられるため、ＳＢＤ（２０）の実効面積を増やすことが可能となる。 In such a structure, since the Schottky electrode (22) is brought into Schottky contact also on the side surface of the contact trench (21), the effective area of the SBD (20) can be increased.
請求項３０に記載の発明では、コンタクト用トレンチ（２１）は、深い部位とそれよりも浅い部位を有する二段構造とされ、深い部位はドリフト層（２）まで到達し、浅い部位はベース領域（３）と接した構造とされていることを特徴としている。 In the invention described in claim 30 , the contact trench (21) has a two-stage structure having a deep portion and a shallower portion, the deep portion reaching the drift layer (2), and the shallow portion being the base region. It is characterized in that the structure is in contact with (3).
このように、ショットキー電極（２２）を二段構造とすれば、コンタクト用トレンチ（２１）のうちの深い部位ではドリフト層（２）とショットキー接触させられ、浅い部位ではベース領域（３）と接触させられる。これにより、ショットキー電極（２２）のうちベース領域（３）と接触させられた場所では、ＰＮダイオードを構成することができる。したがって、反応速度が速いが大電流を流せないＳＢＤ（２０）と、反応速度が悪いが大電流を流せるＰＮダイオードを組み合わせることが可能となり、反応速度が早く、かつ、大電流を流せるダイオード構造にできる。 As described above, when the Schottky electrode (22) has a two-stage structure, the drift layer (2) is brought into Schottky contact at a deep portion of the contact trench (21), and the base region (3) is formed at a shallow portion. Contacted with. As a result, a PN diode can be formed at a place of the Schottky electrode (22) in contact with the base region (3). Therefore, it is possible to combine the SBD (20), which has a high reaction speed but cannot flow a large current, and a PN diode that has a low reaction speed but can flow a large current, resulting in a diode structure that has a high reaction speed and can flow a large current. it can.
請求項３１に記載の発明では、メサ構造部（１４）を構成する凹部内に、ドリフト層（２）とショットキー接触させたショットキー電極（２２）が備えられることにより、ＳＢＤ（２０）を形成されていることを特徴としている。 In the invention according to claim 31 , the SBD (20) is provided by providing the Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). It is characterized by being formed.
このように、ＳＢＤ（２０）をメサ構造部（１４）の内部に形成することもできる。このようにしても、メサ構造部（１４）を構成するための凹部と共にＳＢＤ（２０）のショットキー電極（２２）のコンタクトを取る部分も形成されるため、請求項１７と同様の効果を得ることができる。
In this way, the SBD (20) can be formed inside the mesa structure (14). Even if it does in this way, since the part which contacts the Schottky electrode (22) of SBD (20) with the recessed part for comprising a mesa structure part (14) is also formed, the effect similar to
具体的には、請求項３１に記載の発明では、メサ構造部（１４）における側壁面から凹部の底面に至る第２導電型のリサーフ層（１５）を所定幅にわたって分断された二重リング構造とし、ＳＢＤ（２０）が二重リング構造の中に配置されるようにしている。また、請求項３２に記載したように、外周領域において、ドリフト層（２）の表層部に、リサーフ層（１５）を囲む第２導電型のガードリング層（１６）を形成するのであれば、リサーフ層（１５）とガードリング層（１６）の間にＳＢＤ（２０）を配置することもできる。 Specifically, in the invention according to Claim 31 , the double ring structure in which the second conductivity type RESURF layer (15) extending from the side wall surface to the bottom surface of the recess in the mesa structure portion (14) is divided over a predetermined width. and then, so that SBD (20) is positioned within the double ring structure. Further, as described in claim 32 , if the second conductivity type guard ring layer (16) surrounding the RESURF layer (15) is formed on the surface layer portion of the drift layer (2) in the outer peripheral region, An SBD (20) may be disposed between the RESURF layer (15) and the guard ring layer (16).
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
（第１実施形態）
図１は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴとＳＢＤを備えたＳｉＣ半導体装置の正面レイアウト図である。なお、図１は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。
(First embodiment)
FIG. 1 is a front layout view of a SiC semiconductor device including a MOSFET and SBD having an inverted trench gate structure according to the present embodiment. Although FIG. 1 is not a cross-sectional view, hatching is partially shown for easy understanding of the drawing.
また、図２は、図１の破線で囲んだ領域ＲａにおいてＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。また、図３−ａ〜図３−ｄは、図２のＭＯＳＦＥＴの断面図であり、図３−ａは、図２中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図３−ｂは、図２中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図３−ｃは、図２中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図３−ｄは、図２中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。 FIG. 2 is a perspective sectional view of one MOSFET extracted in a region Ra surrounded by a broken line in FIG. 3A to 3D are cross-sectional views of the MOSFET of FIG. 2, and FIG. 3-A is a cross-sectional view taken along line AA in FIG. 2 parallel to the xz plane. 3-b is a cross section when cut in parallel to the xz plane along the line BB in FIG. 2, and FIG. 3-c is a cross section when cut along the line CC in FIG. 2 in parallel with the yz plane. 3D is a cross section when cut in parallel with the yz plane along the line DD in FIG.
図１に示されるように、ＳｉＣ半導体装置は、ＭＯＳＦＥＴが形成されたセル領域と、セル領域を囲むように外周耐圧構造が形成された外周領域とを有して構成されている。 As shown in FIG. 1, the SiC semiconductor device includes a cell region in which a MOSFET is formed and an outer peripheral region in which an outer peripheral withstand voltage structure is formed so as to surround the cell region.
図２および図３−ａ〜図３−ｄに示すように、ｎ+型基板１が半導体基板として用いられいる。このｎ+型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度、かつ、主表面がＳｉ面（つまり基板垂直方向が［０００１］面の方位）のＳｉＣからなる。このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
As shown in FIG. 2 and FIGS. 3A to 3D, an n + type substrate 1 is used as a semiconductor substrate. The n + -
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
A p-
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０15〜５．０×１０16／ｃｍ3厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。
The p-
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
The n + -
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達し、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）となるようにトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
Further, it penetrates the p-
さらに、トレンチ６の表面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に例えば１００ｎｍ程度となっている。
Further, the surface of the
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図２中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図２中のｘ方向に平行に並べられることにより、図１に示されるようにストライプ状の構造とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
In this way, a trench gate structure is configured. This trench gate structure extends with the y direction in FIG. 2 as the longitudinal direction. A plurality of trench gate structures are arranged in parallel in the x direction in FIG. 2 to form a stripe structure as shown in FIG. Further, the n +
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図２中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向、かつ、基板平面に平行方向に延設されたｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ６の底部よりも深くされており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０の幅（図２中のｙ方向寸法）は、０．６〜１．０μｍとされている。このｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3、例えば５．０×１０17／ｃｍ3とされている。このｐ型ディープ層１０は、セル領域の内周部ではトレンチゲート構造の長手方向に沿って複数本平行に並べられることでストライプ状に配置されており、隣り合うｐ型ディープ層１０同士の間隔は、例えば１．５〜３μｍとされている。そして、ｐ型ディープ層１０は、セル領域の外縁部では、トレンチ６の外周まで延設されたのち、所定幅にわたって分断され、さらにその外側において外周領域に至るまで形成されている。
Further, in the n −
なお、セル領域の外縁部、つまりアクティブではない部分までｐ型ディープ層１０の上方にｐ型ベース領域３およびｐ+型コンタクト層５が形成されており、そのアクティブでない部分においてもｐ+型コンタクト層５にソース電極１１が電気的に接続された構造とされている。
Incidentally, the outer edge, i.e. have p-
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
A
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの蓄積型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
Then, on the back side of the n + -type substrate 1 n + -
一方、セル領域のうちＭＯＳＦＥＴを囲んでいる外縁部や外周領域は、以下のように構成されている。図４（ａ）は、図１のＥ−Ｅ’断面図、図４（ｂ）は、図１のＦ−Ｆ’断面図である。 On the other hand, the outer edge and the outer peripheral region surrounding the MOSFET in the cell region are configured as follows. 4A is a cross-sectional view taken along the line E-E ′ of FIG. 1, and FIG. 4B is a cross-sectional view taken along the line F-F ′ of FIG. 1.
図４（ａ）、（ｂ）に示されるように、セル領域のうちＭＯＳＦＥＴを囲んでいる外縁部、つまりセル領域のうちＭＯＳＦＥＴより外周に位置し、かつ、外周領域よりも内側において、ＳＢＤ２０が形成されている。上述したように、本実施形態では、セル領域の外縁部において、ｐ型ディープ層１０をＭＯＳＦＥＴから外周領域に至るまでの間において所定幅にわたって分断した構造としているが、この分断した場所にＳＢＤ２０を形成してある。すなわち、ＭＯＳＦＥＴの外周を一周囲むようにＳＢＤ２０を形成している。
As shown in FIGS. 4A and 4B, the
ＳＢＤ２０は、ｐ型ベース領域３およびｐ+型コンタクト層５を貫通し、ｎ-型ドリフト層２に達するように形成されたコンタクト用トレンチ２１と、コンタクト用トレンチ２１内に形成されることでｎ-型ドリフト層２に対してショットキー接触させられたショットキー電極２２とを有して構成されている。
The
コンタクト用トレンチ２１は、例えば深さが２．１〜２．５μｍ程度とされ、後述するメサ構造部１４と同じ深さとなっている。ショットキー電極２２は、例えば、Ｍｏ、Ｔｉ、Ｎｉもしくはこれらの合金などによって構成され、ＳｉＣとの間の仕事関数に基づいてショットキー障壁を形成する。
The
このように構成されたＳＢＤ２０は、ショットキー電極２２がアノード、ドレイン電極１３がカソードとして機能し、図示しないがショットキー電極２２がソース電極１１と電気的に接続されることにより、ＭＯＳＦＥＴのソース−ドレイン間において並列接続されている。
The
また、外周領域では、セル領域に形成されていたｐ型ベース領域３およびｐ+型コンタクト層５より深く、かつ、ｎ-型ドリフト層２に達する深さ２．１〜２．５μｍ程度の凹部にて構成されたメサ構造部１４が形成されている。セル領域と外周領域との境界部には、メサ構造部１４の段差部の側壁面から底面に至るようにセル領域の外周を囲むｐ型リサーフ層１５が形成されていると共に、ｐ型リサーフ層１５の周囲を囲むように複数にｐ型ガードリング層１６が形成されている。そして、ｐ型リサーフ層１５およびｐ型ガードリング層１６の周囲を囲むようにｎ+型層１７およびｎ+型層１７に電気的に接続された同電位リング電極１８が形成されることで外周耐圧構造が構成されている。
Further, in the outer peripheral region, a recess having a depth of about 2.1 to 2.5 μm which is deeper than the p-
ｐ型リサーフ層１５は、セル領域と外周領域との境界部からセル領域外側に向かって例えば２０μｍ程度張り出すように形成されている。そして、ｐ型リサーフ層１５のうち、メサ構造部１４の段差部の側壁面に形成された部分は、基板水平方向の厚みが０．７μｍ、ｐ型不純物濃度が１×１０17／ｃｍ3程度とされ、メサ構造部１４を構成する凹部の底面に形成された部分は、凹部の底面からの深さが０．７μｍ程度、ｐ型不純物濃度が４×１０17／ｃｍ3程度とされている。そして、上述したように、ｐ型ディープ層１０がｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度とされているため、メサ構造部１４を構成する凹部の底面からのｐ型ディープ層１０とｐ型リサーフ層１５の深さがほぼ同じになる。
The p-
また、上述したように、セル領域の外縁部において、ｐ型ディープ層１０を外周領域に至るまで全域形成している。このため、複数本並んだトレンチゲート構造やｐ型ディープ層１０のうちのストライプ状に配置された部分がｐ型ディープ層１０のうちセル領域の外縁部に形成された部分によって囲まれ、かつ、セル領域と外周領域との境界部においてｐ型ディープ層１０の外縁がｐ型リサーフ層１５と連結された構造となる。
Further, as described above, the p-type
ｐ型ガードリング層１６は、最も内周側に位置するものがｐ型リサーフ層１５から例えば０．５μｍ離れて形成され、径方向の幅が２μｍ、間隔が１μｍとされて例えば６層が順に形成されている。これにより、ガードリング部が構成されている。各ｐ型ガードリング層１６の深さは、例えば０．７μｍとされ、ｐ型不純物濃度は例えば１×１０18／ｃｍ3程度とされている。このような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。
The p-type
次に、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴとＳＢＤ２０を備えたＳｉＣ半導体装置の製造方法について説明する。図５は、本実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。この図に示す断面は、図１のＦ−Ｆ’断面に相当する。以下、この図を参照して説明する。
Next, a manufacturing method of the SiC semiconductor device including the MOSFET having the inverted trench gate structure and the
〔図５（ａ）に示す工程〕
まず、主表面がＳｉ面（つまり基板垂直方向が［０００１］面の方位）のＳｉＣからなるｎ+型基板１を用意したのち、このｎ+型基板１の裏面側にドレイン電極１３を形成する。そして、ｎ+型基板１の表面にＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
[Step shown in FIG. 5A]
First, after preparing an n + type substrate 1 made of SiC whose main surface is an Si plane (that is, the orientation of the substrate perpendicular direction is the [0001] plane), a
〔図５（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク（図示せず）を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０やｐ型ガードリング層１６の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、ｐ型ディープ層１０およびｐ型ガードリング層１６を形成する。その後、マスクを除去する。
[Step shown in FIG. 5B]
After a mask (not shown) made of LTO or the like is formed on the surface of n −
〔図５（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
[Step shown in FIG. 5 (c)]
A p-
〔図５（ｄ）に示す工程〕
ｐ型ベース領域３の上にエッチングマスク（図示せず）を配置した後、コンタクト用トレンチ２１の形成予定領域および外周領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いて外周領域をエッチングし、ｐ型ベース領域３よりも深く、かつ、ｎ-型ドリフト層２に達するように、ｐ型ガードリング層１６を露出させる凹部を形成してメサ構造部１４を形成すると共に、コンタクト用トレンチ２１を形成する。そして、エッチングマスクを除去した後、再びＬＴＯ等で構成されるマスク（図示せず）を成膜し、ｐ型リサーフ層１５の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物のイオン注入および活性化を行うことで、ｐ型リサーフ層１５を形成する。その後、マスクを除去する。さらに、ＬＴＯ等で構成されるマスク（図示せず）を成膜し、ｎ+型層１７の形成予定領域においてマスクを開口させる。そして、マスク上からｎ型不純物のイオン注入および活性化を行うことで、ｎ+型層１７を形成する。
[Step shown in FIG. 5 (d)]
After disposing an etching mask (not shown) on the p-
〔図５（ｅ）に示す工程〕
ｐ型ベース領域３等の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えば窒素）をイオン注入する。そして、注入されたイオンを活性化することで、ｎ+型ソース領域４を形成すると共に、ｐ+型コンタクト層５を形成する。
[Step shown in FIG. 5 (e)]
After forming a mask (not shown) made of, for example, LTO on the p-
さらに、ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクを除去する。
Further, after forming an etching mask (not shown) on the p-
続いて、ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。さらに、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
Subsequently, a
そして、ここでは図示しないが層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成し、さらにＳＢＤ２０の形成予定領域においてもコンタクトホールを形成する。続いて、コンタクトホール内を埋め込むようにＮｉ／Ａｌ等の電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。その後、Ｍｏ、Ｔｉ、Ｎｉもしくはこれらの合金などのショットキー電極材料を成膜したのち、これをパターニングすることでコンタクト用トレンチ２１内にショットキー電極２２を形成する。これにより、図１に示したＳｉＣ半導体装置が完成する。
Although not shown here, after the
以上説明したように、本実施形態のＳｉＣ半導体装置の製造方法によれば、外周領域のメサ構造部１４を構成するための凹部とＳＢＤ２０のコンタクト用トレンチ２１とを同じ工程で形成するようにしている。このため、ＳＢＤ２０の形成工程の一部を他の部分の形成工程と同時に行うことが可能となり、ＳＢＤ２０を形成するためだけにのみ必要な工程を少なくできる。これにより、ＭＯＳＦＥＴとＳＢＤ２０とを同じ基板に形成するＳｉＣ半導体装置において、製造工程の簡略化を図ることが可能となる。
As described above, according to the manufacturing method of the SiC semiconductor device of the present embodiment, the recess for forming the
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳＢＤ２０の下方にｐ型層を加えたものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by adding a p-type layer below the
図６は、本実施形態にかかるＳｉＣ半導体装置の断面図であり、図６（ａ）は図１のＥ−Ｅ’断面、図６（ｂ）は図１のＦ−Ｆ’断面に相当する図である。 6A and 6B are cross-sectional views of the SiC semiconductor device according to the present embodiment. FIG. 6A corresponds to the EE ′ cross section of FIG. 1 and FIG. 6B corresponds to the FF ′ cross section of FIG. FIG.
図６（ａ）、（ｂ）に示すように、本実施形態では、ＳＢＤ２０の下方、つまりコンタクト用トレンチ２１の底面にｐ型層２３を備えた構造としている。このｐ型層２３は、ｐ型ガードリング層１６の形成時に同時に形成されたものであり、ショットキー電極２２と接触し、ｐ型ガードリング層１６と同じ深さかつ同じ不純物濃度で構成されている。
As shown in FIGS. 6A and 6B, in this embodiment, a p-
このように、ＳＢＤ２０の下方にショットキー電極２２と接触するｐ型層２３を形成することにより、ＪＢＳを構成することが可能となる。これにより、ｐ型層２３から伸びる空乏層によって耐圧を向上させることができる。また、このようなｐ型層２３をｐ型ガードリング層１６と同時に形成しているため、第１実施形態と同様の製造工程により、本実施形態のＳｉＣ半導体装置を形成することができる。したがって、製造工程の簡略化を図ることが可能となる。
Thus, by forming the p-
（第２実施形態の変形例）
上記第２実施形態では、ｐ型層２３をｐ型ガードリング層１６と同時に形成したが、ｐ型ディープ層１０と同時に形成することもできる。その場合、図７（ａ）、（ｂ）に示すように、ｐ型層２３は、ｐ型ディープ層１０と同じ深さとなり、またｐ型ディープ層１０と同じ不純物濃度となる。
(Modification of the second embodiment)
In the second embodiment, the p-
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳＢＤ２０の形成位置を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. The SiC semiconductor device of this embodiment is obtained by changing the formation position of the
図８は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴとＳＢＤ２０を備えたＳｉＣ半導体装置の正面レイアウト図である。なお、図８は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図９（ａ）は、図８のＧ−Ｇ’断面図、図９（ｂ）は、図８のＨ−Ｈ’断面図である。
FIG. 8 is a front layout view of the SiC semiconductor device including the MOSFET of the inverted trench gate structure and the
図８および図９（ａ）、（ｂ）に示すように、本実施形態では、ＳＢＤ２０をセル領域ではなく外周領域におけるメサ構造部１４内に形成している。つまり、メサ構造部１４を構成する凹部の一部をコンタクト用トレンチ２１として利用している。具体的には、ＳＢＤ２０は、図８に示すようにセル領域の外周を囲むように形成されている。ｐ型リサーフ層１５は、セル領域を囲み、かつ、セル領域の外周方向に向かって延設されているが、ＳＢＤ２０が形成された領域において、ｐ型リサーフ層１５が所定幅にわたって分断されることで二重リング構造とされ、この中にＳＢＤ２０が配置された構造とされている。
As shown in FIGS. 8 and 9A and 9B, in the present embodiment, the
このように、ＳＢＤ２０をメサ構造部１４の内部に形成することもできる。このようにしても、メサ構造部１４を構成するための凹部と共にＳＢＤ２０のショットキー電極２２のコンタクトを取る部分も形成されるため、第１実施形態と同様に、製造工程の簡略化を図ることが可能となる。
Thus, the
（第３実施形態の変形例）
上記第３実施形態では、ｐ型リサーフ層１５の中にＳＢＤ２０を配置したが、外周領域の耐圧がｐ型ガードリング層１６によって持たせることができるのであれば、図１０（ａ）、（ｂ）に示すように、ＳＢＤ２０よりも外周側にｐ型リサーフ層１５を形成する必要はない。
(Modification of the third embodiment)
In the third embodiment, the
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳＢＤ２０の形成位置を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. The SiC semiconductor device of this embodiment is obtained by changing the formation position of the
図１１は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴとＳＢＤ２０を備えたＳｉＣ半導体装置の正面レイアウト図である。なお、図１１は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図１２（ａ）は、図１１のＩ−Ｉ’断面図、図１２（ｂ）は、図１１のＪ−Ｊ’断面図である。
FIG. 11 is a front layout view of the SiC semiconductor device including the MOSFET of the inversion type trench gate structure and the
図１１、図１２（ａ）、（ｂ）に示すように、本実施形態では、ＳＢＤ２０をＭＯＳＦＥＴの外周ではなく、ＭＯＳＦＥＴの各セル間、つまり各トレンチゲート間に配置しており、トレンチゲートとＳＢＤ２０とを交互に配置した構造としている。
As shown in FIGS. 11, 12A, and 12B, in this embodiment, the
このように、ＳＢＤ２０をトレンチゲート間に配置しても良い。この場合、ＳＢＤ２０におけるコンタクト用トレンチ２１をトレンチゲート間に形成することでＳＢＤ２０を上記のような構造とすることができるが、この場合にも、コンタクト用トレンチ２１をメサ構造部１４を構成するための凹部と同時に形成することにより、製造工程の簡略化を図ることが可能となる。
In this manner, the
（第４実施形態の変形例）
上記第４実施形態では、ＳＢＤ２０をトレンチゲートと交互に配置される構造とした場合について説明したが、すべてのトレンチゲートの間にＳＢＤ２０を配置する必要はない。例えば、トレンチゲート３つに対して１つＳＢＤ２０を備えるような構造としても良い。
(Modification of the fourth embodiment)
In the fourth embodiment, the case where the
また、上記第４実施形態では、図１３（ａ）に示すようにＳＢＤ２０がｐ型ディープ層１０の上にも形成されている構造としているが、図１３（ｂ）に示すようにｐ型ディープ層１０の間にのみＳＢＤ２０が形成されるようにしても良い。逆に、図１３（ｃ）に示すようにｐ型ディープ層１０を複数に分断し、ｐ型ディープ層１０の分断された箇所をＳＢＤ２０が通るようにすることで、ＳＢＤ２０の間にｐ型ディープ層１０が配置されるような構造としても良い。また、図１３（ｄ）に示すようにＳＢＤ２０と交差する部分においてｐ型ディープ層１０を他の領域よりも幅狭にしても良い。なお、これらの場合にも、コンタクト用トレンチ２１をＳＢＤ２０を配置したい位置と対応する場所に形成しておくことで上記各構成とすることができ、コンタクト用トレンチ２１をメサ構造部１４を構成するための凹部と同時に形成することにより、製造工程の簡略化を図ることが可能となる。
In the fourth embodiment, the
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳＢＤ２０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
(Fifth embodiment)
A fifth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by changing the structure of the
図１４は、本実施形態にかかるＳｉＣ半導体装置の断面図であり、図１のＥ−Ｅ’断面に相当する図である。 FIG. 14 is a cross-sectional view of the SiC semiconductor device according to the present embodiment, corresponding to the E-E ′ cross section of FIG. 1.
図１４に示すように、本実施形態では、コンタクト用トレンチ２１の側壁に絶縁構造２４を形成してあり、その絶縁構造２４よりも内側にショットキー電極２２が配置された構造とされることで、ショットキー電極２２がｐ型ベース領域３やｐ+型コンタクト層５から離間させられている。絶縁構造２４は、Ｐｏｌｙ−Ｓｉ層２４ａとＰｏｌｙ−Ｓｉ層２４ａの表面および側面を酸化した酸化膜２４ｂとにより構成されている。このような構造は、コンタクト用トレンチ２１の形成後にＰｏｌｙ−Ｓｉ層２４ａを成膜し、パターニングすることでＰｏｌｙ−Ｓｉ２４ａをコンタクト用トレンチ２１の側面上にのみ残した状態で熱酸化を行うことにより酸化膜２４ｂを形成することにより構成できる。なお、酸化膜２４ｂを形成するための熱酸化を単独の工程として行っても良いが、ゲート酸化膜８の形成工程として行うゲート酸化時に同時にＰｏｌｙ−Ｓｉ層２４ａの表面を形成するようにすれば、より製造工程の簡略化を図ることができる。
As shown in FIG. 14, in this embodiment, an insulating
このような構造のＳｉＣ半導体装置によれば、以下の効果を得ることができる。すなわち、ショットキー電極２２がｐ型ベース領域３に直接接触した構造とされていると、ショットキー電極２２がｐ型ベース領域３の電位に影響を与えることでＭＯＳＦＥＴを誤動作させてしまうことがある。しかしながら、本実施形態では、ショットキー電極２２をｐ型ベース領域３やｐ+型コンタクト層５から離間させてあるため、ショットキー電極２２がｐ型ベース領域３の電位に影響を与えることを抑制でき、ＭＯＳＦＥＴの誤動作を防止することが可能となる。
According to the SiC semiconductor device having such a structure, the following effects can be obtained. That is, if the
（第５実施形態の変形例）
上記第５実施形態では、ＳＢＤ２０のコンタクト用トレンチ２１とメサ構造部１４を構成する凹部とを同じ深さとしているが、コンタクト用トレンチ２１を部分的に深くすることにより、ショットキー電極２２とｎ-型ドリフト層２との接触面積を広く取ることが可能となり、ＳＢＤ２０の実効面積を増大することが可能となる。図１５は、コンタクト用トレンチ２１の中央部を部分的に深くした場合の断面図である。この図に示されるように、コンタクト用トレンチ２１を深くした分、その側面においてショットキー電極２２とｎ-型ドリフト層２との接触面積を広くできる。このような構造は、コンタクト用トレンチ２１の形成工程の際に、その中央部のみが開口するマスクを用いたエッチングを行うことによって構成することもできるが、絶縁構造２４におけるＰｏｌｙ−Ｓｉ層２４ａのパターニングの際に、同時に行えば、製造工程の簡略化を図ることもできる。
(Modification of the fifth embodiment)
In the fifth embodiment, the
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳＢＤ２０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
(Sixth embodiment)
A sixth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by changing the structure of the
図１６は、本実施形態にかかるＳｉＣ半導体装置の断面図であり、図１のＥ−Ｅ’断面に相当する図である。 FIG. 16 is a cross-sectional view of the SiC semiconductor device according to the present embodiment, corresponding to the E-E ′ cross section of FIG. 1.
図１６に示すように、本実施形態では、コンタクト用トレンチ２１の開口部の周囲にｎ+型層２５を形成してあり、その周囲がｎ-型層２６になっている。このような構造とすれば、コンタクト用トレンチ２１の側面でもショットキー電極２２とショットキー接触させられるため、ＳＢＤ２０の実効面積を増やすことが可能となる。このような構造は、コンタクト用トレンチ２１の形成前に、コンタクト用トレンチ２１の開口部の周囲となる予定の領域にｎ+型層２５を形成しておけば、コンタクト用トレンチ２１を水素エッチングにより形成することで、ｎ+型層２５内のｎ型不純物が拡散してｎ-型層２６を形成することができる。ｎ+型層２５の形成工程は独立した工程として行っても良いが、ｎ+型ソース領域４を形成する際に同時にｎ+型層２５形成することで、製造工程の簡略化を図ることが可能となる。
As shown in FIG. 16, in this embodiment, an n + type layer 25 is formed around the opening of the
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳＢＤ２０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
(Seventh embodiment)
A seventh embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by changing the structure of the
図１７は、本実施形態にかかるＳｉＣ半導体装置の断面図であり、図１のＥ−Ｅ’断面に相当する図である。 FIG. 17 is a cross-sectional view of the SiC semiconductor device according to the present embodiment, corresponding to the E-E ′ cross section of FIG. 1.
図１７に示すように、本実施形態では、コンタクト用トレンチ２１を二段構造とし、深い部位はｎ-型ドリフト層２まで到達し、浅い部位はｐ型ベース領域３と接してｎ-型ドリフト層２には到達しない構造としてある。このため、ショットキー電極２２は、コンタクト用トレンチ２１のうちの深い部位ではｎ-型ドリフト層２とショットキー接触させられ、浅い部位ではｐ型ベース領域３と接触させられる。これにより、ショットキー電極２２のうちｐ型ベース領域３と接触させられた場所では、ＰＮダイオードを構成することができる。したがって、反応速度が速いが大電流を流せないＳＢＤ２０と、反応速度が悪いが大電流を流せるＰＮダイオードを組み合わせることが可能となり、反応速度が早く、かつ、大電流を流せるダイオード構造にできる。
As shown in FIG. 17, in this embodiment, the
（他の実施形態）
（１）上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、プレーナ型のＭＯＳＦＥＴであっても良い。
(Other embodiments)
(1) In the first embodiment, an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the conductivity type of each component is reversed. The present invention can also be applied to p-channel type MOSFETs. In the above description, the trench gate structure MOSFET is described as an example, but a planar MOSFET may be used.
（２）上記第１〜第７実施形態に示した構造は単なる一例を示したものであり、適宜設定変更などが可能である。例えば、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成後などとしても構わない。
(2) The structures shown in the first to seventh embodiments are merely examples, and settings can be changed as appropriate. For example, the
（３）上記第１〜第７実施形態では、ｐ型ディープ層１０がトレンチ６の側面の法線方向に伸びる形態について説明したが、トレンチ６の側面に対して一方向に傾斜させたｐ型ディープ層１０を複数本並べた構造、もしくは、トレンチ６の側面の法線方向を中心として一方向に傾斜させたｐ型ディープ層１０を複数本並べたストライプ状にすると共に、その反対方向に傾斜させたｐ型ディープ層１０を複数本並べてストライプ状にし、各ストライプが交差することで格子状とした構造としても構わない。すなわち、少なくともトレンチ６の長手方向に対してｐ型ディープ層１０の長手方向が交差する関係となっていれば良い。
(3) In the first to seventh embodiments, the p-type
（４）上記各実施形態では、外周領域に備えられた外周耐圧構造をｐ型リサーフ層１５やｐ型ガードリング層１６などで構成した場合について説明したが、必ずしもこれらが必要なわけではない。すなわち、一般的に外周耐圧構造として用いられているものであれば、どのような構造のものであっても構わない。
(4) In each of the above embodiments, the case where the outer peripheral withstand voltage structure provided in the outer peripheral region is configured by the p-
（５）上記各実施形態では、反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置に対して本発明を適用した場合について説明した。しかしながら、蓄積型のトレンチゲート構造のＭＯＳＦＥＴに対しても本発明を適用することができる。例えば、トレンチ６内にｎ-型チャネル層を備え、ｎ-型チャネル層の表面にゲート酸化膜８を介してゲート電極９が形成された構造として、蓄積型のトレンチゲート構造のＭＯＳＦＥＴが構成される。このような蓄積型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置に対しても本発明を適用することができる。この場合、上記各実施形態におけるＭＯＳＦＥＴを反転型から蓄積型に置き換えればよい。
(5) In each of the above embodiments, the case where the present invention is applied to a SiC semiconductor device including a MOSFET having an inverted trench gate structure has been described. However, the present invention can also be applied to a MOSFET having a storage type trench gate structure. For example, as a structure in which an n − type channel layer is provided in the
（６）上記各実施形態では、コンタクト用トレンチ２１を形成し、その中にショットキー電極２２を形成した場合について説明したが、図１８に示すように、セル領域の外縁部においてｐ型ベース領域３やｐ+型コンタクト層およびｐ型ディープ層１０を分断するｎ-型層２７を形成しておき、ｎ-型層２６を基板表面から露出させると共に、その上にショットキー電極２２を配置した構造としても良い。このような構造は、ｐ型ベース領域３をエピタキシャル成長にて形成した後、ｎ-型層２６の形成予定領域にｎ型不純物をイオン注入すること、もしくは、ｐ型ディープ層１０の形成後にｎ-型層２６をエピタキシャル成長にて形成し、ｐ型ベース領域３を形成する領域にｐ型不純物をイオン注入して部分的にｎ-型層２６を残すこと等により構成できる。
(6) In each of the above embodiments, the case where the
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
８ ゲート酸化膜
９ ゲート電極
１０ ｐ型ディープ層
１１ ソース電極
１３ ドレイン電極
１４ メサ構造部
１５ ｐ型リサーフ層
１６ ｐ型ガードリング層
２０ ＳＢＤ
２１ コンタクト用トレンチ
２２ ショットキー電極
２３ ｐ型層
２４ 絶縁構造
２５ ｎ+型層
２６ ｎ-型層
1 n + type substrate 2 n − type drift layer 3 p type base region 4 n +
21 trench for
Claims (32)
前記基板（１）の上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）とを有し、
セル領域において、前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、ゲート絶縁膜（８）を介して形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）とを有してなるＭＯＳＦＥＴが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達する凹部にて構成されたメサ構造部（１４）が備えられてなる炭化珪素半導体装置の製造方法であって、
前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達するコンタクト用トレンチ（２１）と前記メサ構造部（１４）を構成する前記凹部とを共に形成する工程と、
前記コンタクト用トレンチ（２１）内において前記ドリフト層（２）とショットキー接触させたショットキー電極（２２）を形成することにより、ショットキーバリアダイオード（２０）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) made of silicon carbide of the second conductivity type formed on the drift layer (2), and silicon carbide of the first conductivity type having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device manufacturing method comprising:
Forming both the contact trench (21) deeper than the base region (3) and reaching the drift layer (2) and the recess constituting the mesa structure (14);
Forming a Schottky barrier diode (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the contact trench (21). A method for manufacturing a silicon carbide semiconductor device.
前記コンタクト用トレンチ（２１）の下部に第２導電型層（２３）を形成する工程と、を含み、
前記ガードリング層（１６）と前記第２導電型層（２３）とを同時に形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。 Forming a second conductivity type guard ring layer (16) surrounding the cell region in a surface layer portion of the drift layer (2) in the outer peripheral region;
Forming a second conductivity type layer (23) below the contact trench (21),
3. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the guard ring layer (16) and the second conductivity type layer (23) are formed simultaneously.
前記コンタクト用トレンチ（２１）の下部に第２導電型層（２３）を形成する工程と、を含み、
前記ディープ層（１０）と前記第２導電型層（２３）とを同時に形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。 In the cell region, a second conductivity type having a portion extending in one direction and having a plurality of stripes arranged in stripes on the surface layer portion of the drift layer (2) and below the base region (3). Forming a deep layer (10);
Forming a second conductivity type layer (23) below the contact trench (21),
The method for manufacturing a silicon carbide semiconductor device according to claim 1 or 2, wherein the deep layer (10) and the second conductivity type layer (23) are formed simultaneously.
前記コンタクト用トレンチ（２１）および前記凹部を形成する工程では、前記セル領域のうち前記ＭＯＳＦＥＴに備えられる前記ゲート電極（９）同士の間に前記コンタクト用トレンチ（２１）を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。 The gate electrode (9) provided in the MOSFET has a structure that extends in one direction and is arranged in a stripe shape,
In the step of forming the contact trench (21) and the recess, the contact trench (21) is formed between the gate electrodes (9) provided in the MOSFET in the cell region. A method for manufacturing a silicon carbide semiconductor device according to claim 1.
前記コンタクト用トレンチ（２１）および前記凹部を形成する工程では、前記セル領域のうち前記ＭＯＳＦＥＴに備えられる前記ゲート電極（９）同士の間、かつ、前記ディープ層（１０）同士の間に、前記コンタクト用トレンチ（２１）を形成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。 In the cell region, the surface layer of the drift layer (2) and the base region (3) are extended in one direction intersecting the gate electrode (9) and a plurality of stripes are formed in a stripe shape. Forming a second conductivity type deep layer (10) having aligned portions;
In the step of forming the contact trench (21) and the recess, the cell electrode is provided between the gate electrodes (9) provided in the MOSFET and between the deep layers (10). The method for manufacturing a silicon carbide semiconductor device according to claim 5, wherein a contact trench is formed.
前記コンタクト用トレンチ（２１）および前記凹部を形成する工程では、前記セル領域のうち前記ＭＯＳＦＥＴに備えられる前記ゲート電極（９）同士の間において、前記コンタクト用トレンチ（２１）を前記ディープ層（１０）が分断された箇所を通る配置として形成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。 In the cell region, one direction intersecting the gate electrode (9) is defined as a longitudinal direction below the surface layer portion of the drift layer (2) and the base region (3), and is divided into a plurality of portions in the longitudinal direction. Forming a deep layer (10) of the second conductivity type having a portion disposed on the substrate,
In the step of forming the contact trench (21) and the recess, the contact trench (21) is placed between the gate electrodes (9) provided in the MOSFET in the cell region and the deep layer (10). The method for manufacturing a silicon carbide semiconductor device according to claim 5, wherein the silicon carbide semiconductor device is formed as an arrangement that passes through the divided portions.
該ディープ層（１０）を形成する工程では、該ディープ層（１０）のうち前記コンタクト用トレンチ（２１）と交差する部分の幅を前記ゲート電極（９）と交差する部分の幅よりも狭くすることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。 In the cell region, it extends in one direction intersecting the gate electrode (9) and the contact trench (21) below the surface layer of the drift layer (2) and below the base region (3). And forming a second conductivity type deep layer (10) having a plurality of portions arranged in a stripe pattern,
In the step of forming the deep layer (10), the width of the portion of the deep layer (10) intersecting with the contact trench (21) is made smaller than the width of the portion intersecting with the gate electrode (9). A method for manufacturing a silicon carbide semiconductor device according to claim 6.
前記絶縁構造（２４）を形成する工程の後で前記ショットキー電極（２２）を形成する工程を行い、該ショットキー電極（２２）を形成する工程では、前記ショットキー電極（２２）が前記コンタクト用トレンチ（２１）のうち前記絶縁構造（２４）よりも内側に配置されるようにすることを特徴とする請求項１ないし９のいずれか１つに記載の炭化珪素半導体装置の製造方法。 After forming the contact trench (21), forming an insulating structure (24) on a side surface of the contact trench (21);
After the step of forming the insulating structure (24), the step of forming the Schottky electrode (22) is performed. In the step of forming the Schottky electrode (22), the Schottky electrode (22) is in contact with the contact. The method for manufacturing a silicon carbide semiconductor device according to any one of claims 1 to 9, wherein the trench (21) is disposed inside the insulating structure (24).
前記コンタクト用トレンチ（２１）を形成する工程では、該コンタクト用トレンチ（２１）を水素エッチングにて形成することで、前記第１導電型層（２５）に含まれる第１導電型不純物を拡散させ、前記コンタクト用トレンチ（２１）の側面に前記開口部の周囲に形成された第１導電型層（２５）よりも不純物濃度が低い第１導電型層（２６）を形成することを特徴とする請求項１ないし９のいずれか１つに記載の炭化珪素半導体装置の製造方法。 Forming a first conductivity type layer (25) around the opening of the contact trench (21) before forming the contact trench (21);
In the step of forming the contact trench (21), the contact trench (21) is formed by hydrogen etching to diffuse the first conductivity type impurity contained in the first conductivity type layer (25). A first conductivity type layer (26) having an impurity concentration lower than that of the first conductivity type layer (25) formed around the opening is formed on a side surface of the contact trench (21). A method for manufacturing a silicon carbide semiconductor device according to claim 1.
前記基板（１）の上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）とを有し、
セル領域において、前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、ゲート絶縁膜（８）を介して形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）とを有してなるＭＯＳＦＥＴが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達する凹部にて構成されたメサ構造部（１４）が備えられてなる炭化珪素半導体装置の製造方法であって、
前記メサ構造部（１４）を構成する前記凹部内に、前記ドリフト層（２）とショットキー接触させたショットキー電極（２２）を形成することにより、ショットキーバリアダイオード（２０）を形成する工程と、を含み、
前記メサ構造部（１４）における側壁面から前記凹部の底面に至る第２導電型のリサーフ層（１５）を形成する工程を含み、
前記リサーフ層（１５）を形成する工程では、前記リサーフ層（１５）を所定幅にわたって分断した二重リング構造として形成し、前記ショットキーバリアダイオード（２０）を形成する工程では、前記二重リング構造の間に前記ショットキー電極（２２）を配置することを特徴とする炭化珪素半導体装置の製造方法。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) made of silicon carbide of the second conductivity type formed on the drift layer (2), and silicon carbide of the first conductivity type having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device manufacturing method comprising:
Forming a Schottky barrier diode (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). and, only including,
Forming a second conductivity type RESURF layer (15) extending from a side wall surface in the mesa structure (14) to a bottom surface of the recess;
In the step of forming the RESURF layer (15), the RESURF layer (15) is formed as a double ring structure divided over a predetermined width, and in the step of forming the Schottky barrier diode (20), the double ring is formed. A method of manufacturing a silicon carbide semiconductor device , wherein the Schottky electrode (22) is arranged between structures .
前記基板（１）の上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）とを有し、
セル領域において、前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、ゲート絶縁膜（８）を介して形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）とを有してなるＭＯＳＦＥＴが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達する凹部にて構成されたメサ構造部（１４）が備えられてなる炭化珪素半導体装置の製造方法であって、
前記メサ構造部（１４）を構成する前記凹部内に、前記ドリフト層（２）とショットキー接触させたショットキー電極（２２）を形成することにより、ショットキーバリアダイオード（２０）を形成する工程と、を含み、
前記メサ構造部（１４）における側壁面から前記凹部の底面に至る第２導電型のリサーフ層（１５）を形成する工程と、
前記外周領域において、前記ドリフト層（２）の表層部に、前記リサーフ層（１５）を囲む第２導電型のガードリング層（１６）を形成する工程とを含み、
前記ショットキーバリアダイオード（２０）を形成する工程では、前記リサーフ層（１５）と前記ガードリング層（１６）の間に前記ショットキー電極（２２）を配置することを特徴とする炭化珪素半導体装置の製造方法。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) made of silicon carbide of the second conductivity type formed on the drift layer (2), and silicon carbide of the first conductivity type having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device manufacturing method comprising:
Forming a Schottky barrier diode (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). And including
Forming a second conductivity type RESURF layer (15) from the side wall surface in the mesa structure portion (14) to the bottom surface of the recess;
Forming a second conductivity type guard ring layer (16) surrounding the RESURF layer (15) in a surface layer portion of the drift layer (2) in the outer peripheral region;
The shot in the step of forming a Schottky barrier diode (20), the shot carbonization silicon you wherein placing the key electrode (22) between the RESURF layer (15) and said guard ring layer (16) A method for manufacturing a semiconductor device.
前記基板（１）の上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）とを有し、
セル領域において、前記ドリフト層（２）の上に形成され、第２導電型の炭化珪素からなるベース領域（３）と、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、ゲート絶縁膜（８）を介して形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）とを有してなるＭＯＳＦＥＴが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達する凹部にて構成されたメサ構造部（１４）が備えられてなる炭化珪素半導体装置であって、
前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達し、前記メサ構造部（１４）を構成する前記凹部と同じ深さのコンタクト用トレンチ（２１）と、
前記コンタクト用トレンチ（２１）内に形成され、前記ドリフト層（２）とショットキー接触させたショットキー電極（２２）と、を有するショットキーバリアダイオード（２０）が備えられていることを特徴とする炭化珪素半導体装置。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) formed on the drift layer (2) and made of second conductivity type silicon carbide, and a first conductivity type silicon carbide having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device,
A contact trench (21) deeper than the base region (3) and reaching the drift layer (2) and having the same depth as that of the recess constituting the mesa structure (14);
A Schottky barrier diode (20) having a Schottky electrode (22) formed in the contact trench (21) and brought into Schottky contact with the drift layer (2) is provided. A silicon carbide semiconductor device.
前記コンタクト用トレンチ（２１）の下部に、前記ガードリング層（１６）と同じ深さの第２導電型層（２３）が備えられていることを特徴とする請求項１７または１８に記載の炭化珪素半導体装置。 In the outer peripheral region, the surface layer portion of the drift layer (2) is provided with a second conductivity type guard ring layer (16) surrounding the cell region,
The carbonization according to claim 17 or 18 , wherein a second conductivity type layer (23) having the same depth as the guard ring layer (16) is provided below the contact trench (21). Silicon semiconductor device.
前記コンタクト用トレンチ（２１）の下部に、前記ディープ層（１０）と同じ深さの第２導電型層（２３）が備えられていることを特徴とする請求項１７または１８に記載の炭化珪素半導体装置。 In the cell region, a second conductivity type having a portion extending in one direction and having a plurality of stripes arranged in stripes on the surface layer portion of the drift layer (2) and below the base region (3). A deep layer (10) is provided,
The silicon carbide according to claim 17 or 18 , wherein a second conductivity type layer (23) having the same depth as that of the deep layer (10) is provided below the contact trench (21). Semiconductor device.
前記セル領域のうち前記ＭＯＳＦＥＴに備えられる前記ゲート電極（９）同士の間に前記ショットキーバリアダイオード（２０）が配置されていることを特徴とする請求項１７に記載の炭化珪素半導体装置。 The gate electrode (9) provided in the MOSFET has a structure that extends in one direction and is arranged in a stripe shape,
The silicon carbide semiconductor device according to claim 17 , wherein the Schottky barrier diode (20) is disposed between the gate electrodes (9) provided in the MOSFET in the cell region.
前記セル領域のうち前記ＭＯＳＦＥＴに備えられる前記ゲート電極（９）同士の間、かつ、前記ディープ層（１０）同士の間に、前記ショットキーバリアダイオード（２０）が備えられていることを特徴とする請求項２１に記載の炭化珪素半導体装置。 In the cell region, the surface layer of the drift layer (2) and the base region (3) are extended in one direction intersecting the gate electrode (9) and a plurality of stripes are formed in a stripe shape. A second conductivity type deep layer (10) having aligned portions is provided;
The Schottky barrier diode (20) is provided between the gate electrodes (9) provided in the MOSFET and between the deep layers (10) in the cell region. The silicon carbide semiconductor device according to claim 21 .
前記セル領域のうち前記ＭＯＳＦＥＴに備えられる前記ゲート電極（９）同士の間において、前記ディープ層（１０）が分断された箇所を通って前記ショットキーバリアダイオード（２０）が備えられていることを特徴とする請求項２１に記載の炭化珪素半導体装置。 In the cell region, one direction intersecting the gate electrode (9) is defined as a longitudinal direction below the surface layer portion of the drift layer (2) and the base region (3), and is divided into a plurality of portions in the longitudinal direction. A second conductivity type deep layer (10) having a portion disposed on the substrate;
The Schottky barrier diode (20) is provided between the gate electrodes (9) provided in the MOSFET in the cell region through a portion where the deep layer (10) is divided. The silicon carbide semiconductor device according to claim 21 , wherein:
該ディープ層（１０）のうち前記コンタクト用トレンチ（２１）と交差する部分の幅が前記ゲート電極（９）と交差する部分の幅よりも狭くされていることを特徴とする請求項２２に記載の炭化珪素半導体装置。 In the cell region, it extends in one direction intersecting the gate electrode (9) and the contact trench (21) below the surface layer of the drift layer (2) and below the base region (3). And a second conductivity type deep layer (10) having a plurality of stripes arranged in stripes,
According to claim 22, characterized in that it is narrower than the width of the portion where the width of a portion intersecting the trenches (21) for the contact intersects the gate electrode (9) of the deep layer (10) Silicon carbide semiconductor device.
前記基板（１）の上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）とを有し、
セル領域において、前記ドリフト層（２）の上に形成され、第２導電型の炭化珪素からなるベース領域（３）と、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、ゲート絶縁膜（８）を介して形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）とを有してなるＭＯＳＦＥＴが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達する凹部にて構成されたメサ構造部（１４）が備えられてなる炭化珪素半導体装置であって、
前記メサ構造部（１４）を構成する前記凹部内に、前記ドリフト層（２）とショットキー接触させたショットキー電極（２２）が備えられることにより、ショットキーバリアダイオード（２０）が備えられており、
前記メサ構造部（１４）における側壁面から前記凹部の底面に至る第２導電型のリサーフ層（１５）を有し、該リサーフ層（１５）は、所定幅にわたって分断された二重リング構造とされ、前記ショットキーバリアダイオード（２０）が前記二重リング構造の間に配置されていることを特徴とする炭化珪素半導体装置。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) formed on the drift layer (2) and made of second conductivity type silicon carbide, and a first conductivity type silicon carbide having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device,
A Schottky barrier diode (20) is provided by providing a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). And
The mesa structure (14) has a second conductivity type RESURF layer (15) extending from a side wall surface to a bottom surface of the recess, and the RESURF layer (15) has a double ring structure divided over a predetermined width. And the Schottky barrier diode (20) is disposed between the double ring structures .
前記基板（１）の上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）とを有し、
セル領域において、前記ドリフト層（２）の上に形成され、第２導電型の炭化珪素からなるベース領域（３）と、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、ゲート絶縁膜（８）を介して形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）とを有してなるＭＯＳＦＥＴが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に到達する凹部にて構成されたメサ構造部（１４）が備えられてなる炭化珪素半導体装置であって、
前記メサ構造部（１４）を構成する前記凹部内に、前記ドリフト層（２）とショットキー接触させたショットキー電極（２２）が備えられることにより、ショットキーバリアダイオード（２０）が備えられており、
前記メサ構造部（１４）における側壁面から前記凹部の底面に至る第２導電型のリサーフ層（１５）と、
前記外周領域において、前記ドリフト層（２）の表層部に、前記リサーフ層（１５）を囲む第２導電型のガードリング層（１６）とを備え、
前記リサーフ層（１５）と前記ガードリング層（１６）の間に前記ショットキーバリアダイオード（２０）が配置されていることを特徴とする炭化珪素半導体装置。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) formed on the drift layer (2) and made of second conductivity type silicon carbide, and a first conductivity type silicon carbide having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device,
A Schottky barrier diode (20) is provided by providing a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). And
A second conductivity type RESURF layer (15) extending from the side wall surface of the mesa structure (14) to the bottom surface of the recess;
In the outer peripheral region, the surface layer portion of the drift layer (2) comprises a second conductivity type guard ring layer (16) surrounding the RESURF layer (15),
The RESURF layer (15) and said Schottky barrier diode (20) carbonization silicon semiconductor device you characterized in that is disposed between the guard ring layer (16).
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