JP5396953B2 - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、MOSFETとショットキーダイオードを有する炭化珪素(以下、SiCという)半導体装置およびその製造方法に関する。 The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device having a MOSFET and a Schottky diode and a method for manufacturing the same.
環境意識の高まりの中で、電気でモータを動かす電気自動車、もしくは、ハイブリットカーへの期待が高まっている。モータには直流モータと交流モータがあるが、ブラシレスにできる等の利点より、自動車の駆動のためには交流モータを用いた方が効率良い。しかしながら、自動車に備え付けられたバッテリーから流れる電流は直流であるので、直流を交流に直すインバータが必要である。図19は、最も簡単な単層インバータにて負荷を交流駆動する場合の回路図である。 As environmental awareness grows, expectations for electric cars or hybrid cars that drive motors with electricity are increasing. Although there are a DC motor and an AC motor as motors, it is more efficient to use an AC motor for driving an automobile than the advantage that it can be made brushless. However, since the current flowing from the battery installed in the automobile is a direct current, an inverter that converts the direct current to an alternating current is required. FIG. 19 is a circuit diagram when the load is AC driven by the simplest single-layer inverter.
図19において、スイッチS1、S4をオン、スイッチS2、S3をオフにした後、スイッチS1、S4をオフ、スイッチS2、S3をオンにするという動作をT/2周期で繰り返すと、図20の波形が生成される。これがインバータの原理である。ここで、従来はスイッチS1〜S4をシリコンのMOSトランジスタで作製していたが、シリコンの代わりにSiCで作製することが検討されている。SiCは破壊電界強度が高い上に高温動作可能なので、SiCを用いることにより、トランジスタを小さくできるでけでなく、冷却装置を小型化できるため、インバータの小型化、低コスト化を図ることが可能となる。 In FIG. 19, after the switches S1 and S4 are turned on, the switches S2 and S3 are turned off, and the switches S1 and S4 are turned off and the switches S2 and S3 are turned on in a cycle of T / 2, FIG. A waveform is generated. This is the principle of the inverter. Here, the switches S1 to S4 are conventionally made of silicon MOS transistors. However, it is considered that the switches S1 to S4 are made of SiC instead of silicon. Since SiC has a high breakdown field strength and can operate at high temperatures, using SiC can not only make transistors smaller, but also reduce the size of the cooling device, making it possible to reduce the size and cost of the inverter. It becomes.
図21は、スイッチS1〜S4をトランジスタに置き換えたときの回路図である。この回路によって図20の波形を生成するには、スイッチS1〜S4を構成するトランジスタのゲートG1〜G4に対して図22のような波形で電圧を印加する。 FIG. 21 is a circuit diagram when the switches S1 to S4 are replaced with transistors. In order to generate the waveform of FIG. 20 by this circuit, a voltage is applied with a waveform as shown in FIG. 22 to the gates G1 to G4 of the transistors constituting the switches S1 to S4.
ただし、実際の負荷であるモータはL成分が大きいため、負荷にかかる電圧、電流の推移は、図23(a)のようなL成分を考慮していないときの波形と異なり、図23(b)のように立上り・立下りがL成分による時定数に応じて遅れた波形になる。モータのL成分のためにモータに正の電圧が印加されたとしても、しばらくは逆方向に電流が流れる。また、モータに負の電圧が印加された場合にも、しばらくは逆方向の電流が流れる。この電流のエネルギーを直流電源に帰還させるために、図24のように各スイッチS1〜S4を構成するトランジスタのソース−ドレイン間に並列にダイオードD1〜D4を接続している。 However, since the motor, which is an actual load, has a large L component, the transition of the voltage and current applied to the load is different from the waveform when the L component is not considered as shown in FIG. As shown in (), the rising and falling waveforms are delayed according to the time constant of the L component. Even if a positive voltage is applied to the motor due to the L component of the motor, a current flows in the opposite direction for a while. Even when a negative voltage is applied to the motor, a reverse current flows for a while. In order to feed back the energy of this current to the DC power source, diodes D1 to D4 are connected in parallel between the source and drain of the transistors constituting the switches S1 to S4 as shown in FIG.
これらのダイオードD1〜D4は高速で応答することが必要であり、PNダイオードでは少数キャリアを制御するため応答時間に問題がある。このため、PNダイオードの代わりに、ショットキーバリアで電位障壁をつくるSBD(ショットキー・バリア・ダイオード)もしくは、SBDとPNダイオードの組み合わせであるJBSを用いることで、応答速度の問題は解決する。 These diodes D1 to D4 need to respond at high speed, and PN diodes have a problem in response time because minority carriers are controlled. For this reason, the problem of response speed is solved by using SBD (Schottky barrier diode) that creates a potential barrier with a Schottky barrier or JBS that is a combination of SBD and PN diode instead of a PN diode.
半導体と金属の仕事関数の関係より、シリコンより、SiCのほうがSBD、JBSを作り易い。また、MOSトランジスタと同様、高耐圧、高温動作可能なことより、JBSもSiCで作製することが望ましい。しかし、MOSトランジスタとダイオードをSiCでつくると部品点数が多くなり、高コストになる。 From the relationship between the work functions of semiconductors and metals, SiC is easier to produce SBD and JBS than silicon. Also, like a MOS transistor, it is desirable that JBS be made of SiC because it can operate at a high withstand voltage and at a high temperature. However, if the MOS transistor and the diode are made of SiC, the number of parts increases and the cost increases.
そのため、MOSFETとSBDを同じ基板に同時に作製するという試みがある。例えば、特許文献1では、トレンチゲート構造のMOSFETと共にSBDを備えた構造としている。具体的には、MOSFETのトレンチゲートがn+型ソース領域、p型ベース領域を貫通して、n型ドリフト層まで到達した構造にすると共に、SBDのアノードコンタクト用のトレンチをMOSFETのトレンチゲートよりも深く、かつ、p型ベース領域を貫通してn型ドリフト層まで到達した構造とし、アノード電極をn型ドリフト層に直接接続させている。
For this reason, there is an attempt to simultaneously manufacture a MOSFET and an SBD on the same substrate. For example, in
しかしながら、特許文献1のような構造の場合、SBDのアノードコンタクト用のトレンチを形成するためだけに別途エッチング工程が必要になるなど、SBDの製造のみに新たな工程が必要となる。このため、製造工程の簡略化、製造コストの低減が望まれる。
However, in the case of the structure as disclosed in
本発明は上記点に鑑みて、MOSFETとSBDとを同じ基板に形成したSiC半導体装置において製造工程の簡略化が図れるSiC半導体装置およびその製造方法を提供することを目的とする。 In view of the above, an object of the present invention is to provide a SiC semiconductor device and a method for manufacturing the same, in which a manufacturing process can be simplified in a SiC semiconductor device in which a MOSFET and an SBD are formed on the same substrate.
上記目的を達成するため、請求項1に記載の発明では、ベース領域(3)よりも深く、かつ、ドリフト層(2)に到達するコンタクト用トレンチ(21)とメサ構造部(14)を構成する凹部とを共に形成する工程と、コンタクト用トレンチ(21)内においてドリフト層(2)とショットキー接触させたショットキー電極(22)を形成することにより、SBD(20)を形成する工程と、を含んでいることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, the contact trench (21) and the mesa structure (14) which are deeper than the base region (3) and reach the drift layer (2) are formed. A step of forming an SBD (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the contact trench (21). It is characterized by containing.
このように、外周領域のメサ構造部(14)を構成するための凹部とSBD(20)のコンタクト用トレンチ(21)とを同じ工程で形成するようにしている。このため、SBD(20)の形成工程の一部を他の部分の形成工程と同時に行うことが可能となり、SBD(20)を形成するためだけにのみ必要な工程を少なくできる。これにより、MOSFETとSBD(20)とを同じ基板に形成するSiC半導体装置において、製造工程の簡略化を図ることが可能となる。 As described above, the recess for forming the mesa structure portion (14) in the outer peripheral region and the contact trench (21) of the SBD (20) are formed in the same process. For this reason, it becomes possible to perform a part of formation process of SBD (20) simultaneously with the formation process of another part, and it can reduce a process required only for forming SBD (20). Thereby, in the SiC semiconductor device in which the MOSFET and the SBD (20) are formed on the same substrate, the manufacturing process can be simplified.
例えば、請求項2に記載したように、コンタクト用トレンチ(21)および凹部を形成する工程では、セル領域のうちMOSFETを囲む外縁部において、該MOSFETを囲んだ構造にてコンタクト用トレンチ(21)を形成することができる。
For example, as described in
請求項3に記載の発明では、外周領域において、ドリフト層(2)の表層部に、セル領域を囲む第2導電型のガードリング層(16)を形成する工程と、コンタクト用トレンチ(21)の下部に第2導電型層(23)を形成する工程と、を含み、ガードリング層(16)と第2導電型層(23)とを同時に形成することを特徴としている。 According to a third aspect of the present invention, in the outer peripheral region, a step of forming a second conductivity type guard ring layer (16) surrounding the cell region in the surface layer portion of the drift layer (2), and a contact trench (21) Forming a second conductivity type layer (23) underneath, wherein the guard ring layer (16) and the second conductivity type layer (23) are formed simultaneously.
このように、SBD(20)の下方にショットキー電極(22)と接触する第2導電型層(23)を形成することにより、JBSを構成することが可能となる。これにより、第2導電型層(23)から伸びる空乏層によって耐圧を向上させることができる。また、このような第2導電型層(23)をガードリング層(16)と同時に形成しているため、製造工程の簡略化を図ることが可能となる。 As described above, the JBS can be formed by forming the second conductivity type layer (23) in contact with the Schottky electrode (22) below the SBD (20). Thereby, the breakdown voltage can be improved by the depletion layer extending from the second conductivity type layer (23). Further, since the second conductivity type layer (23) is formed at the same time as the guard ring layer (16), the manufacturing process can be simplified.
請求項4に記載の発明では、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第2導電型のディープ層(10)を形成する工程と、コンタクト用トレンチ(21)の下部に第2導電型層(23)を形成する工程と、を含み、ディープ層(10)と第2導電型層(23)とを同時に形成することを特徴としている。
In the invention according to
このように、請求項3に記載したガードリング層(16)に代えてディープ層(10)と共に第2導電型層(23)を形成することもできる。
Thus, it can replace with the guard ring layer (16) described in
請求項5に記載の発明では、MOSFETに備えられるゲート電極(9)は、一方向に延設されると共に複数本がストライプ状に並べられた構造であり、コンタクト用トレンチ(21)および凹部を形成する工程では、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間にコンタクト用トレンチ(21)を形成することを特徴としている。 According to the fifth aspect of the present invention, the gate electrode (9) provided in the MOSFET has a structure extending in one direction and arranged in a plurality of stripes. In the forming step, a contact trench (21) is formed between the gate electrodes (9) provided in the MOSFET in the cell region.
このように、SBD(20)をゲート電極(9)の間に配置しても良い。この場合にも、SBD(20)におけるコンタクト用トレンチ(21)をメサ構造部(14)を構成するための凹部と同時に形成することにより、製造工程の簡略化を図ることが可能となる。 Thus, the SBD (20) may be disposed between the gate electrodes (9). Also in this case, it is possible to simplify the manufacturing process by forming the contact trench (21) in the SBD (20) simultaneously with the recess for forming the mesa structure (14).
この場合、請求項6に記載したように、コンタクト用トレンチ(21)および凹部を形成する工程では、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間において、コンタクト用トレンチ(21)をゲート電極(9)と平行に形成するようにしても良い。
In this case, as described in
また、請求項7に記載したように、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、ゲート電極(9)に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第2導電型のディープ層(10)を形成する場合、コンタクト用トレンチ(21)および凹部を形成する工程では、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間、かつ、ディープ層(10)同士の間に、コンタクト用トレンチ(21)を形成するようにしても良い。 According to a seventh aspect of the present invention, in the cell region, the cell layer extends in a direction intersecting the gate electrode (9) below the surface layer portion of the drift layer (2) and the base region (3). In addition, when forming the second conductivity type deep layer (10) having a plurality of stripes arranged in a stripe shape, the step of forming the contact trench (21) and the recess is provided in the MOSFET in the cell region. A contact trench (21) may be formed between the gate electrodes (9) and between the deep layers (10).
さらに、請求項8に記載したように、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、ゲート電極(9)に対して交差する一方向を長手方向とし、該長手方向において複数に分断されて配置された部分を有する第2導電型のディープ層(10)を形成する場合、コンタクト用トレンチ(21)および凹部を形成する工程では、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間において、コンタクト用トレンチ(21)をディープ層(10)が分断された箇所を通る配置として形成することもできる。
Furthermore, as described in
また、請求項9に記載したように、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、ゲート電極(9)およびコンタクト用トレンチ(21)に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第2導電型のディープ層(10)を形成する場合、該ディープ層(10)を形成する工程では、該ディープ層(10)のうちコンタクト用トレンチ(21)と交差する部分の幅をゲート電極(9)と交差する部分の幅よりも狭くしても良い。
Further, as described in
請求項10に記載の発明では、コンタクト用トレンチ(21)を形成した後に、該コンタクト用トレンチ(21)の側面に絶縁構造(24)を形成する工程を含み、絶縁構造(24)を形成する工程の後でショットキー電極(22)を形成する工程を行い、該ショットキー電極(22)を形成する工程では、ショットキー電極(22)がコンタクト用トレンチ(21)のうち絶縁構造(24)よりも内側に配置されるようにすることを特徴としている。
The invention according to
このように、ショットキー電極(22)をベース領域(3)から離間させることにより、ショットキー電極(22)がベース領域(3)の電位に影響を与えることを抑制でき、MOSFETの誤動作を防止することが可能となる。 Thus, by separating the Schottky electrode (22) from the base region (3), it is possible to suppress the Schottky electrode (22) from affecting the potential of the base region (3), and to prevent malfunction of the MOSFET. It becomes possible to do.
例えば、請求項11に記載したように、絶縁構造(24)を形成する工程は、Poly−Si層(24a)を形成する工程と、該Poly−Si層(24a)の表面を熱酸化することで酸化膜(24b)を形成する工程とを含んだ工程にて行われるが、ゲート絶縁膜(8)を熱酸化にて形成すると共に、Poly−Si層(24a)の表面の熱酸化を該ゲート絶縁膜(8)の熱酸化と同時に行うようにすれば、より製造工程の簡略化を図ることができる。
For example, as described in
請求項12に記載の発明では、コンタクト用トレンチ(21)を形成する工程では、該コンタクト用トレンチ(21)を部分的に深くする工程を含んでいることを特徴としている。
The invention according to
このように、コンタクト用トレンチ(21)を部分的に深くすることにより、ショットキー電極(22)とドリフト層(2)との接触面積を広く取ることが可能となり、SBD(20)の実効面積を増大することが可能となる。 As described above, by partially deepening the contact trench (21), the contact area between the Schottky electrode (22) and the drift layer (2) can be increased, and the effective area of the SBD (20) can be increased. Can be increased.
請求項13に記載の発明では、コンタクト用トレンチ(21)を形成する前に、該コンタクト用トレンチ(21)の開口部の周囲に第1導電型層(25)を形成する工程を含み、コンタクト用トレンチ(21)を形成する工程では、該コンタクト用トレンチ(21)を水素エッチングにて形成することで、第1導電型層(25)に含まれる第1導電型不純物を拡散させ、コンタクト用トレンチ(21)の側面に開口部の周囲に形成された第1導電型層(25)よりも不純物濃度が低い第1導電型層(26)を形成することを特徴としている。
The invention according to
このように、コンタクト用トレンチ(21)の形成前に、コンタクト用トレンチ(21)の開口部の周囲となる予定の領域に第1導電型層(25)を形成しておけば、コンタクト用トレンチ(21)を水素エッチングにより形成することで、第1導電型層(25)内の不純物が拡散してそれよりも不純物濃度が低い第1導電型層(26)をコンタクト用トレンチ(21)の側面に形成することができる。これにより、コンタクト用トレンチ(21)の側面でもショットキー電極(22)とショットキー接触させられるため、SBD(20)の実効面積を増やすことが可能となる。 As described above, if the first conductivity type layer (25) is formed in a region around the opening of the contact trench (21) before the contact trench (21) is formed, the contact trench is formed. By forming (21) by hydrogen etching, impurities in the first conductivity type layer (25) diffuse and the first conductivity type layer (26) having a lower impurity concentration is formed in the contact trench (21). Can be formed on the side. Thereby, since the Schottky electrode (22) is brought into Schottky contact also on the side surface of the contact trench (21), the effective area of the SBD (20) can be increased.
請求項14に記載の発明では、コンタクト用トレンチ(21)を形成する工程では、該コンタクト用トレンチ(21)を深い部位とそれよりも浅い部位を有する二段構造とし、深い部位はドリフト層(2)まで到達し、浅い部位はベース領域(3)と接した構造とすることを特徴としている。
In the invention according to
このように、ショットキー電極(22)を二段構造とすれば、コンタクト用トレンチ(21)のうちの深い部位ではドリフト層(2)とショットキー接触させられ、浅い部位ではベース領域(3)と接触させられる。これにより、ショットキー電極(22)のうちベース領域(3)と接触させられた場所では、PNダイオードを構成することができる。したがって、反応速度が速いが大電流を流せないSBD(20)と、反応速度が悪いが大電流を流せるPNダイオードを組み合わせることが可能となり、反応速度が早く、かつ、大電流を流せるダイオード構造にできる。 As described above, when the Schottky electrode (22) has a two-stage structure, the drift layer (2) is brought into Schottky contact at a deep portion of the contact trench (21), and the base region (3) is formed at a shallow portion. Contacted with. As a result, a PN diode can be formed at a place of the Schottky electrode (22) in contact with the base region (3). Therefore, it is possible to combine the SBD (20), which has a high reaction speed but cannot flow a large current, and a PN diode that has a low reaction speed but can flow a large current, resulting in a diode structure that has a high reaction speed and can flow a large current. it can.
請求項15に記載の発明では、メサ構造部(14)を構成する凹部内に、ドリフト層(2)とショットキー接触させたショットキー電極(22)を形成することにより、SBD(20)を形成する工程と、を含んでいることを特徴としている。
In the invention according to
このように、SBD(20)をメサ構造部(14)の内部に形成することもできる。このようにしても、メサ構造部(14)を構成するための凹部と共にSBD(20)のショットキー電極(22)のコンタクトを取る部分も形成されるため、請求項1と同様、製造工程の簡略化を図ることが可能となる。 In this way, the SBD (20) can be formed inside the mesa structure (14). Even in this case, since the portion for contacting the Schottky electrode (22) of the SBD (20) is formed together with the concave portion for forming the mesa structure portion (14), the manufacturing process is performed as in the first aspect. Simplification can be achieved.
具体的には、請求項15に記載の発明では、メサ構造部(14)における側壁面から凹部の底面に至る第2導電型のリサーフ層(15)が所定幅にわたって分断された二重リング構造として形成し、二重リング構造の中にショットキー電極(22)を配置している。また、請求項16に記載の発明では、外周領域において、ドリフト層(2)の表層部に、リサーフ層(15)を囲む第2導電型のガードリング層(16)を形成するのであれば、リサーフ層(15)とガードリング層(16)の間にショットキー電極(22)を配置している。
Specifically, in the invention according to
請求項17に記載の発明では、ベース領域(3)よりも深く、かつ、ドリフト層(2)に到達し、メサ構造部(14)を構成する凹部と同じ深さのコンタクト用トレンチ(21)と、コンタクト用トレンチ(21)内に形成され、ドリフト層(2)とショットキー接触させたショットキー電極(22)と、を有するSBD(20)が備えられていることを特徴としている。
In the invention described in
このように、外周領域のメサ構造部(14)を構成するための凹部とSBD(20)のコンタクト用トレンチ(21)とが同じ深さのものは、同時に形成される。したがって、SBD(20)の形成工程の一部を他の部分の形成工程と同時に行うことが可能な構造となり、SBD(20)を形成するためだけにのみ必要な工程を少なくできる。これにより、MOSFETとSBD(20)とを同じ基板に形成するSiC半導体装置において、製造工程の簡略化を図ることが可能となる。 As described above, the concave portions for forming the mesa structure portion (14) in the outer peripheral region and the contact trenches (21) of the SBD (20) are formed at the same time. Therefore, a part of the formation process of the SBD (20) can be performed at the same time as the formation process of other parts, and the number of processes necessary only for forming the SBD (20) can be reduced. Thereby, in the SiC semiconductor device in which the MOSFET and the SBD (20) are formed on the same substrate, the manufacturing process can be simplified.
例えば、請求項18に記載したように、SBD(20)は、セル領域のうちMOSFETを囲む外縁部において、該MOSFETを囲んだ構造とされる。
For example, as described in
請求項19に記載の発明では、外周領域において、ドリフト層(2)の表層部に、セル領域を囲む第2導電型のガードリング層(16)が備えられており、コンタクト用トレンチ(21)の下部に、ガードリング層(16)と同じ深さの第2導電型層(23)が備えられていることを特徴としている。 In the invention described in claim 19 , in the outer peripheral region, the surface layer of the drift layer (2) is provided with a second conductivity type guard ring layer (16) surrounding the cell region, and the contact trench (21). The second conductivity type layer (23) having the same depth as that of the guard ring layer (16) is provided in the lower portion.
このように、SBD(20)の下方にショットキー電極(22)と接触する第2導電型層(23)を形成することにより、JBSを構成することが可能となる。これにより、第2導電型層(23)から伸びる空乏層によって耐圧を向上させることができる。 As described above, the JBS can be formed by forming the second conductivity type layer (23) in contact with the Schottky electrode (22) below the SBD (20). Thereby, the breakdown voltage can be improved by the depletion layer extending from the second conductivity type layer (23).
請求項20に記載の発明では、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第2導電型のディープ層(10)が備えられており、コンタクト用トレンチ(21)の下部に、ディープ層(10)と同じ深さの第2導電型層(23)が備えられていることを特徴としている。
In the invention described in
このように、請求項19に記載したガードリング層(16)に代えてディープ層(10)と共に第2導電型層(23)を形成することもできる。 Thus, it can replace with the guard ring layer (16) described in Claim 19, and can form a 2nd conductivity type layer (23) with a deep layer (10).
また、請求項21に記載したように、MOSFETに備えられるゲート電極(9)が一方向に延設されると共に複数本がストライプ状に並べられた構造である場合、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間にSBD(20)が配置された構造とすることもできる。
In addition, as described in
この場合、請求項22に記載したように、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間において、SBD(20)がゲート電極(9)と平行に配置されるようにすることができる。
In this case, as described in
また、請求項23に記載したように、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、ゲート電極(9)に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第2導電型のディープ層(10)が備えられる場合、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間、かつ、ディープ層(10)同士の間に、SBD(20)が備えられるようにすることができる。
In addition, as described in
さらに、請求項24に記載したように、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、ゲート電極(9)に対して交差する一方向を長手方向とし、該長手方向において複数に分断されて配置された部分を有する第2導電型のディープ層(10)が備えられる場合、セル領域のうちMOSFETに備えられるゲート電極(9)同士の間において、ディープ層(10)が分断された箇所を通ってSBD(20)が備えられるようにすることもできる。
Furthermore, as defined in
また、請求項25に記載したように、セル領域において、ドリフト層(2)の表層部かつベース領域(3)の下方に、ゲート電極(9)およびコンタクト用トレンチ(21)に対して交差する一方向に延設されると共に複数本がストライプ状に並べられた部分を有する第2導電型のディープ層(10)が備えられる場合、該ディープ層(10)のうちコンタクト用トレンチ(21)と交差する部分の幅がゲート電極(9)と交差する部分の幅よりも狭くされるようにしても良い。
Further, as described in
請求項26に記載の発明では、コンタクト用トレンチ(21)の側面に絶縁構造(24)が形成されており、ショットキー電極(22)がコンタクト用トレンチ(21)のうち絶縁構造(24)よりも内側に配置されていることを特徴としている。
In the invention according to
このように、ショットキー電極(22)をベース領域(3)から離間させることにより、ショットキー電極(22)がベース領域(3)の電位に影響を与えることを抑制でき、MOSFETの誤動作を防止することが可能となる。 Thus, by separating the Schottky electrode (22) from the base region (3), it is possible to suppress the Schottky electrode (22) from affecting the potential of the base region (3), and to prevent malfunction of the MOSFET. It becomes possible to do.
例えば、請求項27に記載したように、絶縁構造(24)は、コンタクト用トレンチ(21)の側面に配置されたPoly−Si層(24a)と、該Poly−Si層(24a)の表面に形成された酸化膜(24b)を含んだ構造とされる。 For example, as described in claim 27 , the insulating structure (24) includes a Poly-Si layer (24a) disposed on a side surface of the contact trench (21), and a surface of the Poly-Si layer (24a). The structure includes the formed oxide film (24b).
請求項28に記載の発明では、コンタクト用トレンチ(21)が部分的に深くされていることを特徴としている。 The invention according to claim 28 is characterized in that the contact trench (21) is partially deepened.
このように、コンタクト用トレンチ(21)を部分的に深くすることにより、ショットキー電極(22)とドリフト層(2)との接触面積を広く取ることが可能となり、SBD(20)の実効面積を増大することが可能となる。 As described above, by partially deepening the contact trench (21), the contact area between the Schottky electrode (22) and the drift layer (2) can be increased, and the effective area of the SBD (20) can be increased. Can be increased.
請求項29に記載の発明では、コンタクト用トレンチ(21)の開口部の周囲に第1導電型層(25)が形成されていると共に、該コンタクト用トレンチ(21)の側面に開口部の周囲に形成された第1導電型層(25)よりも不純物濃度が低い第1導電型層(26)が形成されていることを特徴としている。 In the invention according to claim 29 , the first conductivity type layer (25) is formed around the opening of the contact trench (21), and the periphery of the opening is formed on the side surface of the contact trench (21). A first conductivity type layer (26) having an impurity concentration lower than that of the first conductivity type layer (25) formed in the step is formed.
このような構造では、コンタクト用トレンチ(21)の側面でもショットキー電極(22)とショットキー接触させられるため、SBD(20)の実効面積を増やすことが可能となる。 In such a structure, since the Schottky electrode (22) is brought into Schottky contact also on the side surface of the contact trench (21), the effective area of the SBD (20) can be increased.
請求項30に記載の発明では、コンタクト用トレンチ(21)は、深い部位とそれよりも浅い部位を有する二段構造とされ、深い部位はドリフト層(2)まで到達し、浅い部位はベース領域(3)と接した構造とされていることを特徴としている。 In the invention described in claim 30 , the contact trench (21) has a two-stage structure having a deep portion and a shallower portion, the deep portion reaching the drift layer (2), and the shallow portion being the base region. It is characterized in that the structure is in contact with (3).
このように、ショットキー電極(22)を二段構造とすれば、コンタクト用トレンチ(21)のうちの深い部位ではドリフト層(2)とショットキー接触させられ、浅い部位ではベース領域(3)と接触させられる。これにより、ショットキー電極(22)のうちベース領域(3)と接触させられた場所では、PNダイオードを構成することができる。したがって、反応速度が速いが大電流を流せないSBD(20)と、反応速度が悪いが大電流を流せるPNダイオードを組み合わせることが可能となり、反応速度が早く、かつ、大電流を流せるダイオード構造にできる。 As described above, when the Schottky electrode (22) has a two-stage structure, the drift layer (2) is brought into Schottky contact at a deep portion of the contact trench (21), and the base region (3) is formed at a shallow portion. Contacted with. As a result, a PN diode can be formed at a place of the Schottky electrode (22) in contact with the base region (3). Therefore, it is possible to combine the SBD (20), which has a high reaction speed but cannot flow a large current, and a PN diode that has a low reaction speed but can flow a large current, resulting in a diode structure that has a high reaction speed and can flow a large current. it can.
請求項31に記載の発明では、メサ構造部(14)を構成する凹部内に、ドリフト層(2)とショットキー接触させたショットキー電極(22)が備えられることにより、SBD(20)を形成されていることを特徴としている。 In the invention according to claim 31 , the SBD (20) is provided by providing the Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). It is characterized by being formed.
このように、SBD(20)をメサ構造部(14)の内部に形成することもできる。このようにしても、メサ構造部(14)を構成するための凹部と共にSBD(20)のショットキー電極(22)のコンタクトを取る部分も形成されるため、請求項17と同様の効果を得ることができる。
In this way, the SBD (20) can be formed inside the mesa structure (14). Even if it does in this way, since the part which contacts the Schottky electrode (22) of SBD (20) with the recessed part for comprising a mesa structure part (14) is also formed, the effect similar to
具体的には、請求項31に記載の発明では、メサ構造部(14)における側壁面から凹部の底面に至る第2導電型のリサーフ層(15)を所定幅にわたって分断された二重リング構造とし、SBD(20)が二重リング構造の中に配置されるようにしている。また、請求項32に記載したように、外周領域において、ドリフト層(2)の表層部に、リサーフ層(15)を囲む第2導電型のガードリング層(16)を形成するのであれば、リサーフ層(15)とガードリング層(16)の間にSBD(20)を配置することもできる。 Specifically, in the invention according to Claim 31 , the double ring structure in which the second conductivity type RESURF layer (15) extending from the side wall surface to the bottom surface of the recess in the mesa structure portion (14) is divided over a predetermined width. and then, so that SBD (20) is positioned within the double ring structure. Further, as described in claim 32 , if the second conductivity type guard ring layer (16) surrounding the RESURF layer (15) is formed on the surface layer portion of the drift layer (2) in the outer peripheral region, An SBD (20) may be disposed between the RESURF layer (15) and the guard ring layer (16).
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
(第1実施形態)
図1は、本実施形態にかかる反転型のトレンチゲート構造のMOSFETとSBDを備えたSiC半導体装置の正面レイアウト図である。なお、図1は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。
(First embodiment)
FIG. 1 is a front layout view of a SiC semiconductor device including a MOSFET and SBD having an inverted trench gate structure according to the present embodiment. Although FIG. 1 is not a cross-sectional view, hatching is partially shown for easy understanding of the drawing.
また、図2は、図1の破線で囲んだ領域RaにおいてMOSFETの1セル分を抽出した斜視断面図である。また、図3−a〜図3−dは、図2のMOSFETの断面図であり、図3−aは、図2中のA−A線においてxz平面と平行に切断したときの断面、図3−bは、図2中のB−B線においてxz平面と平行に切断したときの断面、図3−cは、図2中のC−C線においてyz平面と平行に切断したときの断面、図3−dは、図2中のD−D線においてyz平面と平行に切断したときの断面である。 FIG. 2 is a perspective sectional view of one MOSFET extracted in a region Ra surrounded by a broken line in FIG. 3A to 3D are cross-sectional views of the MOSFET of FIG. 2, and FIG. 3-A is a cross-sectional view taken along line AA in FIG. 2 parallel to the xz plane. 3-b is a cross section when cut in parallel to the xz plane along the line BB in FIG. 2, and FIG. 3-c is a cross section when cut along the line CC in FIG. 2 in parallel with the yz plane. 3D is a cross section when cut in parallel with the yz plane along the line DD in FIG.
図1に示されるように、SiC半導体装置は、MOSFETが形成されたセル領域と、セル領域を囲むように外周耐圧構造が形成された外周領域とを有して構成されている。 As shown in FIG. 1, the SiC semiconductor device includes a cell region in which a MOSFET is formed and an outer peripheral region in which an outer peripheral withstand voltage structure is formed so as to surround the cell region.
図2および図3−a〜図3−dに示すように、n+型基板1が半導体基板として用いられいる。このn+型基板1は、リン等のn型不純物濃度が例えば1.0×1019/cm3で厚さ300μm程度、かつ、主表面がSi面(つまり基板垂直方向が[0001]面の方位)のSiCからなる。このn+型基板1の表面にリン等のn型不純物濃度が例えば3.0〜7.0×1015/cm3で厚さ10〜15μm程度のSiCからなるn-型ドリフト層2が形成されている。このn-型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、n-型ドリフト層2のうちn+型基板1側の方がn+型基板1から離れる側よりも高濃度となるようにすると好ましい。例えば、n-型ドリフト層2のうちn+型基板1の表面から3〜5μm程度の部分の不純物濃度が2.0×1015/cm3程度他の部分よりも高くなるようにすると良い。このようにすると、n-型ドリフト層2の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
As shown in FIG. 2 and FIGS. 3A to 3D, an n + type substrate 1 is used as a semiconductor substrate. The n + -
このn-型ドリフト層2の表層部にはp型ベース領域3が形成されていると共に、このp型ベース領域3の上層部分にn+型ソース領域4およびp+型コンタクト層5が形成されている。
A p-
p型ベース領域3は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1015〜5.0×1016/cm3厚さ2.0μm程度で構成されている。n+型ソース領域4は、表層部におけるリン等のn型不純物濃度(表面濃度)が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p+型コンタクト層5は、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度(表面濃度)が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。
The p-
n+型ソース領域4は、後述するトレンチゲート構造の両側に配置されており、p+型コンタクト層5は、n+型ソース領域4を挟んでトレンチゲート構造と反対側に備えられている。
The n + -
また、p型ベース領域3およびn+型ソース領域4を貫通してn-型ドリフト層2に達し、例えば幅が1.4〜2.0μm、深さが2.0μm以上(例えば2.4μm)となるようにトレンチ6が形成されている。このトレンチ6の側面と接するように上述したp型ベース領域3およびn+型ソース領域4が配置されている。
Further, it penetrates the p-
さらに、トレンチ6の表面はゲート酸化膜8にて覆われており、ゲート酸化膜8の表面に形成されたドープトPoly−Siにて構成されたゲート電極9により、トレンチ6内が埋め尽くされている。ゲート酸化膜8は、トレンチ6の内壁表面を熱酸化することで形成されており、ゲート酸化膜8の厚みはトレンチ6の側面側と底部側共に例えば100nm程度となっている。
Further, the surface of the
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図2中のy方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図2中のx方向に平行に並べられることにより、図1に示されるようにストライプ状の構造とされている。また、上述したn+型ソース領域4およびp+型コンタクト層5もトレンチゲート構造の長手方向に沿って延設された構造とされている。
In this way, a trench gate structure is configured. This trench gate structure extends with the y direction in FIG. 2 as the longitudinal direction. A plurality of trench gate structures are arranged in parallel in the x direction in FIG. 2 to form a stripe structure as shown in FIG. Further, the n +
さらに、n-型ドリフト層2のうちp型ベース領域3よりも下方位置において、トレンチゲート構造におけるトレンチ6の側面のうちチャネル領域が構成される部分に対する法線方向(図2中のx方向)、つまりトレンチ6の長手方向に対する垂直方向、かつ、基板平面に平行方向に延設されたp型ディープ層10が備えられている。p型ディープ層10は、トレンチ6の底部よりも深くされており、n-型ドリフト層2の表面からの深さが例えば2.6〜3.0μm程度(p型ベース領域3の底部からの深さが例えば0.6〜1.0μm)とされている。また、p型ディープ層10の幅(図2中のy方向寸法)は、0.6〜1.0μmとされている。このp型ディープ層10におけるボロンもしくはアルミニウム等のp型不純物濃度は、1.0×1017/cm3〜1.0×1019/cm3、例えば5.0×1017/cm3とされている。このp型ディープ層10は、セル領域の内周部ではトレンチゲート構造の長手方向に沿って複数本平行に並べられることでストライプ状に配置されており、隣り合うp型ディープ層10同士の間隔は、例えば1.5〜3μmとされている。そして、p型ディープ層10は、セル領域の外縁部では、トレンチ6の外周まで延設されたのち、所定幅にわたって分断され、さらにその外側において外周領域に至るまで形成されている。
Further, in the n −
なお、セル領域の外縁部、つまりアクティブではない部分までp型ディープ層10の上方にp型ベース領域3およびp+型コンタクト層5が形成されており、そのアクティブでない部分においてもp+型コンタクト層5にソース電極11が電気的に接続された構造とされている。
Incidentally, the outer edge, i.e. have p-
また、n+型ソース領域4およびp+型コンタクト層5の表面やゲート電極9の表面には、ソース電極11やゲート配線(図示せず)が形成されている。ソース電極11およびゲート配線は、複数の金属(例えばNi/Al等)にて構成されており、少なくともn型SiC(具体的にはn+型ソース領域4やnドープの場合のゲート電極9)と接触する部分はn型SiCとオーミック接触可能な金属で構成され、少なくともp型SiC(具体的にはp+型コンタクト層5やpドープの場合のゲート電極9)と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極11およびゲート配線は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn+型ソース領域4およびp+型コンタクト層5と電気的に接触させられ、ゲート配線はゲート電極9と電気的に接触させられている。
A
そして、n+型基板1の裏面側にはn+型基板1と電気的に接続されたドレイン電極13が形成されている。このような構造により、nチャネルタイプの蓄積型のトレンチゲート構造のMOSFETが構成されている。
Then, on the back side of the n + -type substrate 1 n + -
一方、セル領域のうちMOSFETを囲んでいる外縁部や外周領域は、以下のように構成されている。図4(a)は、図1のE−E’断面図、図4(b)は、図1のF−F’断面図である。 On the other hand, the outer edge and the outer peripheral region surrounding the MOSFET in the cell region are configured as follows. 4A is a cross-sectional view taken along the line E-E ′ of FIG. 1, and FIG. 4B is a cross-sectional view taken along the line F-F ′ of FIG. 1.
図4(a)、(b)に示されるように、セル領域のうちMOSFETを囲んでいる外縁部、つまりセル領域のうちMOSFETより外周に位置し、かつ、外周領域よりも内側において、SBD20が形成されている。上述したように、本実施形態では、セル領域の外縁部において、p型ディープ層10をMOSFETから外周領域に至るまでの間において所定幅にわたって分断した構造としているが、この分断した場所にSBD20を形成してある。すなわち、MOSFETの外周を一周囲むようにSBD20を形成している。
As shown in FIGS. 4A and 4B, the
SBD20は、p型ベース領域3およびp+型コンタクト層5を貫通し、n-型ドリフト層2に達するように形成されたコンタクト用トレンチ21と、コンタクト用トレンチ21内に形成されることでn-型ドリフト層2に対してショットキー接触させられたショットキー電極22とを有して構成されている。
The
コンタクト用トレンチ21は、例えば深さが2.1〜2.5μm程度とされ、後述するメサ構造部14と同じ深さとなっている。ショットキー電極22は、例えば、Mo、Ti、Niもしくはこれらの合金などによって構成され、SiCとの間の仕事関数に基づいてショットキー障壁を形成する。
The
このように構成されたSBD20は、ショットキー電極22がアノード、ドレイン電極13がカソードとして機能し、図示しないがショットキー電極22がソース電極11と電気的に接続されることにより、MOSFETのソース−ドレイン間において並列接続されている。
The
また、外周領域では、セル領域に形成されていたp型ベース領域3およびp+型コンタクト層5より深く、かつ、n-型ドリフト層2に達する深さ2.1〜2.5μm程度の凹部にて構成されたメサ構造部14が形成されている。セル領域と外周領域との境界部には、メサ構造部14の段差部の側壁面から底面に至るようにセル領域の外周を囲むp型リサーフ層15が形成されていると共に、p型リサーフ層15の周囲を囲むように複数にp型ガードリング層16が形成されている。そして、p型リサーフ層15およびp型ガードリング層16の周囲を囲むようにn+型層17およびn+型層17に電気的に接続された同電位リング電極18が形成されることで外周耐圧構造が構成されている。
Further, in the outer peripheral region, a recess having a depth of about 2.1 to 2.5 μm which is deeper than the p-
p型リサーフ層15は、セル領域と外周領域との境界部からセル領域外側に向かって例えば20μm程度張り出すように形成されている。そして、p型リサーフ層15のうち、メサ構造部14の段差部の側壁面に形成された部分は、基板水平方向の厚みが0.7μm、p型不純物濃度が1×1017/cm3程度とされ、メサ構造部14を構成する凹部の底面に形成された部分は、凹部の底面からの深さが0.7μm程度、p型不純物濃度が4×1017/cm3程度とされている。そして、上述したように、p型ディープ層10がn-型ドリフト層2の表面からの深さが例えば2.6〜3.0μm程度とされているため、メサ構造部14を構成する凹部の底面からのp型ディープ層10とp型リサーフ層15の深さがほぼ同じになる。
The p-
また、上述したように、セル領域の外縁部において、p型ディープ層10を外周領域に至るまで全域形成している。このため、複数本並んだトレンチゲート構造やp型ディープ層10のうちのストライプ状に配置された部分がp型ディープ層10のうちセル領域の外縁部に形成された部分によって囲まれ、かつ、セル領域と外周領域との境界部においてp型ディープ層10の外縁がp型リサーフ層15と連結された構造となる。
Further, as described above, the p-type
p型ガードリング層16は、最も内周側に位置するものがp型リサーフ層15から例えば0.5μm離れて形成され、径方向の幅が2μm、間隔が1μmとされて例えば6層が順に形成されている。これにより、ガードリング部が構成されている。各p型ガードリング層16の深さは、例えば0.7μmとされ、p型不純物濃度は例えば1×1018/cm3程度とされている。このような構造により、本実施形態にかかるSiC半導体装置が構成されている。
The p-type
次に、本実施形態にかかる反転型のトレンチゲート構造のMOSFETとSBD20を備えたSiC半導体装置の製造方法について説明する。図5は、本実施形態のSiC半導体装置の製造工程を示した断面図である。この図に示す断面は、図1のF−F’断面に相当する。以下、この図を参照して説明する。
Next, a manufacturing method of the SiC semiconductor device including the MOSFET having the inverted trench gate structure and the
〔図5(a)に示す工程〕
まず、主表面がSi面(つまり基板垂直方向が[0001]面の方位)のSiCからなるn+型基板1を用意したのち、このn+型基板1の裏面側にドレイン電極13を形成する。そして、n+型基板1の表面にSiCからなるn-型ドリフト層2をエピタキシャル成長させる。
[Step shown in FIG. 5A]
First, after preparing an n + type substrate 1 made of SiC whose main surface is an Si plane (that is, the orientation of the substrate perpendicular direction is the [0001] plane), a
〔図5(b)に示す工程〕
n-型ドリフト層2の表面にLTOなどで構成されるマスク(図示せず)を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層10やp型ガードリング層16の形成予定領域においてマスクを開口させる。そして、マスク上からp型不純物(例えばボロンやアルミニウム)のイオン注入および活性化を行うことで、p型ディープ層10およびp型ガードリング層16を形成する。その後、マスクを除去する。
[Step shown in FIG. 5B]
After a mask (not shown) made of LTO or the like is formed on the surface of n −
〔図5(c)に示す工程〕
n-型ドリフト層2の表面に、p型不純物層をエピタキシャル成長させることにより、p型ベース領域3を形成する。
[Step shown in FIG. 5 (c)]
A p-
〔図5(d)に示す工程〕
p型ベース領域3の上にエッチングマスク(図示せず)を配置した後、コンタクト用トレンチ21の形成予定領域および外周領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いて外周領域をエッチングし、p型ベース領域3よりも深く、かつ、n-型ドリフト層2に達するように、p型ガードリング層16を露出させる凹部を形成してメサ構造部14を形成すると共に、コンタクト用トレンチ21を形成する。そして、エッチングマスクを除去した後、再びLTO等で構成されるマスク(図示せず)を成膜し、p型リサーフ層15の形成予定領域においてマスクを開口させる。そして、マスク上からp型不純物のイオン注入および活性化を行うことで、p型リサーフ層15を形成する。その後、マスクを除去する。さらに、LTO等で構成されるマスク(図示せず)を成膜し、n+型層17の形成予定領域においてマスクを開口させる。そして、マスク上からn型不純物のイオン注入および活性化を行うことで、n+型層17を形成する。
[Step shown in FIG. 5 (d)]
After disposing an etching mask (not shown) on the p-
〔図5(e)に示す工程〕
p型ベース領域3等の上に、例えばLTO等で構成されるマスク(図示せず)を成膜したのち、フォトリソグラフィ工程を経て、n+型ソース領域4の形成予定領域上においてマスクを開口させる。その後、n型不純物(例えば窒素)をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク(図示せず)を成膜し、フォトリソグラフィ工程を経て、p+型コンタクト層5の形成予定領域上においてマスクを開口させる。その後、p型不純物(例えば窒素)をイオン注入する。そして、注入されたイオンを活性化することで、n+型ソース領域4を形成すると共に、p+型コンタクト層5を形成する。
[Step shown in FIG. 5 (e)]
After forming a mask (not shown) made of, for example, LTO on the p-
さらに、p型ベース領域3、n+型ソース領域4およびp+型コンタクト層5の上に、図示しないエッチングマスクを成膜したのち、トレンチ6の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ6を形成する。この後、エッチングマスクを除去する。
Further, after forming an etching mask (not shown) on the p-
続いて、ゲート酸化膜形成工程を行うことにより、トレンチ6内を含む基板表面全面にゲート酸化膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化(熱酸化)によりゲート酸化膜8を形成する。さらに、ゲート酸化膜8の表面にn型不純物をドーピングしたポリシリコン層を例えば600℃の温度下で440nm程度成膜したのち、エッチバック工程等を行うことにより、トレンチ6内にゲート酸化膜8およびゲート電極9を残す。
Subsequently, a
そして、ここでは図示しないが層間絶縁膜12を成膜したのち、層間絶縁膜12をパターニングしてn+型ソース領域4やp+型コンタクト層5に繋がるコンタクトホールを形成すると共に、ゲート電極9に繋がるコンタクトホールを別断面に形成し、さらにSBD20の形成予定領域においてもコンタクトホールを形成する。続いて、コンタクトホール内を埋め込むようにNi/Al等の電極材料を成膜したのち、これをパターニングすることでソース電極11やゲート配線を形成する。その後、Mo、Ti、Niもしくはこれらの合金などのショットキー電極材料を成膜したのち、これをパターニングすることでコンタクト用トレンチ21内にショットキー電極22を形成する。これにより、図1に示したSiC半導体装置が完成する。
Although not shown here, after the
以上説明したように、本実施形態のSiC半導体装置の製造方法によれば、外周領域のメサ構造部14を構成するための凹部とSBD20のコンタクト用トレンチ21とを同じ工程で形成するようにしている。このため、SBD20の形成工程の一部を他の部分の形成工程と同時に行うことが可能となり、SBD20を形成するためだけにのみ必要な工程を少なくできる。これにより、MOSFETとSBD20とを同じ基板に形成するSiC半導体装置において、製造工程の簡略化を図ることが可能となる。
As described above, according to the manufacturing method of the SiC semiconductor device of the present embodiment, the recess for forming the
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSBD20の下方にp型層を加えたものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by adding a p-type layer below the
図6は、本実施形態にかかるSiC半導体装置の断面図であり、図6(a)は図1のE−E’断面、図6(b)は図1のF−F’断面に相当する図である。 6A and 6B are cross-sectional views of the SiC semiconductor device according to the present embodiment. FIG. 6A corresponds to the EE ′ cross section of FIG. 1 and FIG. 6B corresponds to the FF ′ cross section of FIG. FIG.
図6(a)、(b)に示すように、本実施形態では、SBD20の下方、つまりコンタクト用トレンチ21の底面にp型層23を備えた構造としている。このp型層23は、p型ガードリング層16の形成時に同時に形成されたものであり、ショットキー電極22と接触し、p型ガードリング層16と同じ深さかつ同じ不純物濃度で構成されている。
As shown in FIGS. 6A and 6B, in this embodiment, a p-
このように、SBD20の下方にショットキー電極22と接触するp型層23を形成することにより、JBSを構成することが可能となる。これにより、p型層23から伸びる空乏層によって耐圧を向上させることができる。また、このようなp型層23をp型ガードリング層16と同時に形成しているため、第1実施形態と同様の製造工程により、本実施形態のSiC半導体装置を形成することができる。したがって、製造工程の簡略化を図ることが可能となる。
Thus, by forming the p-
(第2実施形態の変形例)
上記第2実施形態では、p型層23をp型ガードリング層16と同時に形成したが、p型ディープ層10と同時に形成することもできる。その場合、図7(a)、(b)に示すように、p型層23は、p型ディープ層10と同じ深さとなり、またp型ディープ層10と同じ不純物濃度となる。
(Modification of the second embodiment)
In the second embodiment, the p-
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSBD20の形成位置を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. The SiC semiconductor device of this embodiment is obtained by changing the formation position of the
図8は、本実施形態にかかる反転型のトレンチゲート構造のMOSFETとSBD20を備えたSiC半導体装置の正面レイアウト図である。なお、図8は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図9(a)は、図8のG−G’断面図、図9(b)は、図8のH−H’断面図である。
FIG. 8 is a front layout view of the SiC semiconductor device including the MOSFET of the inverted trench gate structure and the
図8および図9(a)、(b)に示すように、本実施形態では、SBD20をセル領域ではなく外周領域におけるメサ構造部14内に形成している。つまり、メサ構造部14を構成する凹部の一部をコンタクト用トレンチ21として利用している。具体的には、SBD20は、図8に示すようにセル領域の外周を囲むように形成されている。p型リサーフ層15は、セル領域を囲み、かつ、セル領域の外周方向に向かって延設されているが、SBD20が形成された領域において、p型リサーフ層15が所定幅にわたって分断されることで二重リング構造とされ、この中にSBD20が配置された構造とされている。
As shown in FIGS. 8 and 9A and 9B, in the present embodiment, the
このように、SBD20をメサ構造部14の内部に形成することもできる。このようにしても、メサ構造部14を構成するための凹部と共にSBD20のショットキー電極22のコンタクトを取る部分も形成されるため、第1実施形態と同様に、製造工程の簡略化を図ることが可能となる。
Thus, the
(第3実施形態の変形例)
上記第3実施形態では、p型リサーフ層15の中にSBD20を配置したが、外周領域の耐圧がp型ガードリング層16によって持たせることができるのであれば、図10(a)、(b)に示すように、SBD20よりも外周側にp型リサーフ層15を形成する必要はない。
(Modification of the third embodiment)
In the third embodiment, the
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSBD20の形成位置を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. The SiC semiconductor device of this embodiment is obtained by changing the formation position of the
図11は、本実施形態にかかる反転型のトレンチゲート構造のMOSFETとSBD20を備えたSiC半導体装置の正面レイアウト図である。なお、図11は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図12(a)は、図11のI−I’断面図、図12(b)は、図11のJ−J’断面図である。
FIG. 11 is a front layout view of the SiC semiconductor device including the MOSFET of the inversion type trench gate structure and the
図11、図12(a)、(b)に示すように、本実施形態では、SBD20をMOSFETの外周ではなく、MOSFETの各セル間、つまり各トレンチゲート間に配置しており、トレンチゲートとSBD20とを交互に配置した構造としている。
As shown in FIGS. 11, 12A, and 12B, in this embodiment, the
このように、SBD20をトレンチゲート間に配置しても良い。この場合、SBD20におけるコンタクト用トレンチ21をトレンチゲート間に形成することでSBD20を上記のような構造とすることができるが、この場合にも、コンタクト用トレンチ21をメサ構造部14を構成するための凹部と同時に形成することにより、製造工程の簡略化を図ることが可能となる。
In this manner, the
(第4実施形態の変形例)
上記第4実施形態では、SBD20をトレンチゲートと交互に配置される構造とした場合について説明したが、すべてのトレンチゲートの間にSBD20を配置する必要はない。例えば、トレンチゲート3つに対して1つSBD20を備えるような構造としても良い。
(Modification of the fourth embodiment)
In the fourth embodiment, the case where the
また、上記第4実施形態では、図13(a)に示すようにSBD20がp型ディープ層10の上にも形成されている構造としているが、図13(b)に示すようにp型ディープ層10の間にのみSBD20が形成されるようにしても良い。逆に、図13(c)に示すようにp型ディープ層10を複数に分断し、p型ディープ層10の分断された箇所をSBD20が通るようにすることで、SBD20の間にp型ディープ層10が配置されるような構造としても良い。また、図13(d)に示すようにSBD20と交差する部分においてp型ディープ層10を他の領域よりも幅狭にしても良い。なお、これらの場合にも、コンタクト用トレンチ21をSBD20を配置したい位置と対応する場所に形成しておくことで上記各構成とすることができ、コンタクト用トレンチ21をメサ構造部14を構成するための凹部と同時に形成することにより、製造工程の簡略化を図ることが可能となる。
In the fourth embodiment, the
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSBD20の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
(Fifth embodiment)
A fifth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by changing the structure of the
図14は、本実施形態にかかるSiC半導体装置の断面図であり、図1のE−E’断面に相当する図である。 FIG. 14 is a cross-sectional view of the SiC semiconductor device according to the present embodiment, corresponding to the E-E ′ cross section of FIG. 1.
図14に示すように、本実施形態では、コンタクト用トレンチ21の側壁に絶縁構造24を形成してあり、その絶縁構造24よりも内側にショットキー電極22が配置された構造とされることで、ショットキー電極22がp型ベース領域3やp+型コンタクト層5から離間させられている。絶縁構造24は、Poly−Si層24aとPoly−Si層24aの表面および側面を酸化した酸化膜24bとにより構成されている。このような構造は、コンタクト用トレンチ21の形成後にPoly−Si層24aを成膜し、パターニングすることでPoly−Si24aをコンタクト用トレンチ21の側面上にのみ残した状態で熱酸化を行うことにより酸化膜24bを形成することにより構成できる。なお、酸化膜24bを形成するための熱酸化を単独の工程として行っても良いが、ゲート酸化膜8の形成工程として行うゲート酸化時に同時にPoly−Si層24aの表面を形成するようにすれば、より製造工程の簡略化を図ることができる。
As shown in FIG. 14, in this embodiment, an insulating
このような構造のSiC半導体装置によれば、以下の効果を得ることができる。すなわち、ショットキー電極22がp型ベース領域3に直接接触した構造とされていると、ショットキー電極22がp型ベース領域3の電位に影響を与えることでMOSFETを誤動作させてしまうことがある。しかしながら、本実施形態では、ショットキー電極22をp型ベース領域3やp+型コンタクト層5から離間させてあるため、ショットキー電極22がp型ベース領域3の電位に影響を与えることを抑制でき、MOSFETの誤動作を防止することが可能となる。
According to the SiC semiconductor device having such a structure, the following effects can be obtained. That is, if the
(第5実施形態の変形例)
上記第5実施形態では、SBD20のコンタクト用トレンチ21とメサ構造部14を構成する凹部とを同じ深さとしているが、コンタクト用トレンチ21を部分的に深くすることにより、ショットキー電極22とn-型ドリフト層2との接触面積を広く取ることが可能となり、SBD20の実効面積を増大することが可能となる。図15は、コンタクト用トレンチ21の中央部を部分的に深くした場合の断面図である。この図に示されるように、コンタクト用トレンチ21を深くした分、その側面においてショットキー電極22とn-型ドリフト層2との接触面積を広くできる。このような構造は、コンタクト用トレンチ21の形成工程の際に、その中央部のみが開口するマスクを用いたエッチングを行うことによって構成することもできるが、絶縁構造24におけるPoly−Si層24aのパターニングの際に、同時に行えば、製造工程の簡略化を図ることもできる。
(Modification of the fifth embodiment)
In the fifth embodiment, the
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSBD20の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
(Sixth embodiment)
A sixth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by changing the structure of the
図16は、本実施形態にかかるSiC半導体装置の断面図であり、図1のE−E’断面に相当する図である。 FIG. 16 is a cross-sectional view of the SiC semiconductor device according to the present embodiment, corresponding to the E-E ′ cross section of FIG. 1.
図16に示すように、本実施形態では、コンタクト用トレンチ21の開口部の周囲にn+型層25を形成してあり、その周囲がn-型層26になっている。このような構造とすれば、コンタクト用トレンチ21の側面でもショットキー電極22とショットキー接触させられるため、SBD20の実効面積を増やすことが可能となる。このような構造は、コンタクト用トレンチ21の形成前に、コンタクト用トレンチ21の開口部の周囲となる予定の領域にn+型層25を形成しておけば、コンタクト用トレンチ21を水素エッチングにより形成することで、n+型層25内のn型不純物が拡散してn-型層26を形成することができる。n+型層25の形成工程は独立した工程として行っても良いが、n+型ソース領域4を形成する際に同時にn+型層25形成することで、製造工程の簡略化を図ることが可能となる。
As shown in FIG. 16, in this embodiment, an n + type layer 25 is formed around the opening of the
(第7実施形態)
本発明の第7実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSBD20の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
(Seventh embodiment)
A seventh embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by changing the structure of the
図17は、本実施形態にかかるSiC半導体装置の断面図であり、図1のE−E’断面に相当する図である。 FIG. 17 is a cross-sectional view of the SiC semiconductor device according to the present embodiment, corresponding to the E-E ′ cross section of FIG. 1.
図17に示すように、本実施形態では、コンタクト用トレンチ21を二段構造とし、深い部位はn-型ドリフト層2まで到達し、浅い部位はp型ベース領域3と接してn-型ドリフト層2には到達しない構造としてある。このため、ショットキー電極22は、コンタクト用トレンチ21のうちの深い部位ではn-型ドリフト層2とショットキー接触させられ、浅い部位ではp型ベース領域3と接触させられる。これにより、ショットキー電極22のうちp型ベース領域3と接触させられた場所では、PNダイオードを構成することができる。したがって、反応速度が速いが大電流を流せないSBD20と、反応速度が悪いが大電流を流せるPNダイオードを組み合わせることが可能となり、反応速度が早く、かつ、大電流を流せるダイオード構造にできる。
As shown in FIG. 17, in this embodiment, the
(他の実施形態)
(1)上記第1実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のMOSFETを例に挙げて説明したが、プレーナ型のMOSFETであっても良い。
(Other embodiments)
(1) In the first embodiment, an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the conductivity type of each component is reversed. The present invention can also be applied to p-channel type MOSFETs. In the above description, the trench gate structure MOSFET is described as an example, but a planar MOSFET may be used.
(2)上記第1〜第7実施形態に示した構造は単なる一例を示したものであり、適宜設定変更などが可能である。例えば、ゲート絶縁膜として熱酸化によるゲート酸化膜8を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極13の形成工程に関しても、ソース電極11の形成後などとしても構わない。
(2) The structures shown in the first to seventh embodiments are merely examples, and settings can be changed as appropriate. For example, the
(3)上記第1〜第7実施形態では、p型ディープ層10がトレンチ6の側面の法線方向に伸びる形態について説明したが、トレンチ6の側面に対して一方向に傾斜させたp型ディープ層10を複数本並べた構造、もしくは、トレンチ6の側面の法線方向を中心として一方向に傾斜させたp型ディープ層10を複数本並べたストライプ状にすると共に、その反対方向に傾斜させたp型ディープ層10を複数本並べてストライプ状にし、各ストライプが交差することで格子状とした構造としても構わない。すなわち、少なくともトレンチ6の長手方向に対してp型ディープ層10の長手方向が交差する関係となっていれば良い。
(3) In the first to seventh embodiments, the p-type
(4)上記各実施形態では、外周領域に備えられた外周耐圧構造をp型リサーフ層15やp型ガードリング層16などで構成した場合について説明したが、必ずしもこれらが必要なわけではない。すなわち、一般的に外周耐圧構造として用いられているものであれば、どのような構造のものであっても構わない。
(4) In each of the above embodiments, the case where the outer peripheral withstand voltage structure provided in the outer peripheral region is configured by the p-
(5)上記各実施形態では、反転型のトレンチゲート構造のMOSFETを備えたSiC半導体装置に対して本発明を適用した場合について説明した。しかしながら、蓄積型のトレンチゲート構造のMOSFETに対しても本発明を適用することができる。例えば、トレンチ6内にn-型チャネル層を備え、n-型チャネル層の表面にゲート酸化膜8を介してゲート電極9が形成された構造として、蓄積型のトレンチゲート構造のMOSFETが構成される。このような蓄積型のトレンチゲート構造のMOSFETを備えたSiC半導体装置に対しても本発明を適用することができる。この場合、上記各実施形態におけるMOSFETを反転型から蓄積型に置き換えればよい。
(5) In each of the above embodiments, the case where the present invention is applied to a SiC semiconductor device including a MOSFET having an inverted trench gate structure has been described. However, the present invention can also be applied to a MOSFET having a storage type trench gate structure. For example, as a structure in which an n − type channel layer is provided in the
(6)上記各実施形態では、コンタクト用トレンチ21を形成し、その中にショットキー電極22を形成した場合について説明したが、図18に示すように、セル領域の外縁部においてp型ベース領域3やp+型コンタクト層およびp型ディープ層10を分断するn-型層27を形成しておき、n-型層26を基板表面から露出させると共に、その上にショットキー電極22を配置した構造としても良い。このような構造は、p型ベース領域3をエピタキシャル成長にて形成した後、n-型層26の形成予定領域にn型不純物をイオン注入すること、もしくは、p型ディープ層10の形成後にn-型層26をエピタキシャル成長にて形成し、p型ベース領域3を形成する領域にp型不純物をイオン注入して部分的にn-型層26を残すこと等により構成できる。
(6) In each of the above embodiments, the case where the
1 n+型基板
2 n-型ドリフト層
3 p型ベース領域
4 n+型ソース領域
8 ゲート酸化膜
9 ゲート電極
10 p型ディープ層
11 ソース電極
13 ドレイン電極
14 メサ構造部
15 p型リサーフ層
16 p型ガードリング層
20 SBD
21 コンタクト用トレンチ
22 ショットキー電極
23 p型層
24 絶縁構造
25 n+型層
26 n-型層
1 n + type substrate 2 n − type drift layer 3 p type base region 4 n +
21 trench for
Claims (32)
前記基板(1)の上に、該基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)とを有し、
セル領域において、前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなるベース領域(3)と、前記ドリフト層(2)よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(4)と、ゲート絶縁膜(8)を介して形成されたゲート電極(9)と、前記ソース領域(4)および前記ベース領域(3)に電気的に接続されるソース電極(11)とを有してなるMOSFETが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達する凹部にて構成されたメサ構造部(14)が備えられてなる炭化珪素半導体装置の製造方法であって、
前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達するコンタクト用トレンチ(21)と前記メサ構造部(14)を構成する前記凹部とを共に形成する工程と、
前記コンタクト用トレンチ(21)内において前記ドリフト層(2)とショットキー接触させたショットキー電極(22)を形成することにより、ショットキーバリアダイオード(20)を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) made of silicon carbide of the second conductivity type formed on the drift layer (2), and silicon carbide of the first conductivity type having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device manufacturing method comprising:
Forming both the contact trench (21) deeper than the base region (3) and reaching the drift layer (2) and the recess constituting the mesa structure (14);
Forming a Schottky barrier diode (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the contact trench (21). A method for manufacturing a silicon carbide semiconductor device.
前記コンタクト用トレンチ(21)の下部に第2導電型層(23)を形成する工程と、を含み、
前記ガードリング層(16)と前記第2導電型層(23)とを同時に形成することを特徴とする請求項1または2に記載の炭化珪素半導体装置の製造方法。 Forming a second conductivity type guard ring layer (16) surrounding the cell region in a surface layer portion of the drift layer (2) in the outer peripheral region;
Forming a second conductivity type layer (23) below the contact trench (21),
3. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the guard ring layer (16) and the second conductivity type layer (23) are formed simultaneously.
前記コンタクト用トレンチ(21)の下部に第2導電型層(23)を形成する工程と、を含み、
前記ディープ層(10)と前記第2導電型層(23)とを同時に形成することを特徴とする請求項1または2に記載の炭化珪素半導体装置の製造方法。 In the cell region, a second conductivity type having a portion extending in one direction and having a plurality of stripes arranged in stripes on the surface layer portion of the drift layer (2) and below the base region (3). Forming a deep layer (10);
Forming a second conductivity type layer (23) below the contact trench (21),
The method for manufacturing a silicon carbide semiconductor device according to claim 1 or 2, wherein the deep layer (10) and the second conductivity type layer (23) are formed simultaneously.
前記コンタクト用トレンチ(21)および前記凹部を形成する工程では、前記セル領域のうち前記MOSFETに備えられる前記ゲート電極(9)同士の間に前記コンタクト用トレンチ(21)を形成することを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。 The gate electrode (9) provided in the MOSFET has a structure that extends in one direction and is arranged in a stripe shape,
In the step of forming the contact trench (21) and the recess, the contact trench (21) is formed between the gate electrodes (9) provided in the MOSFET in the cell region. A method for manufacturing a silicon carbide semiconductor device according to claim 1.
前記コンタクト用トレンチ(21)および前記凹部を形成する工程では、前記セル領域のうち前記MOSFETに備えられる前記ゲート電極(9)同士の間、かつ、前記ディープ層(10)同士の間に、前記コンタクト用トレンチ(21)を形成することを特徴とする請求項5に記載の炭化珪素半導体装置の製造方法。 In the cell region, the surface layer of the drift layer (2) and the base region (3) are extended in one direction intersecting the gate electrode (9) and a plurality of stripes are formed in a stripe shape. Forming a second conductivity type deep layer (10) having aligned portions;
In the step of forming the contact trench (21) and the recess, the cell electrode is provided between the gate electrodes (9) provided in the MOSFET and between the deep layers (10). The method for manufacturing a silicon carbide semiconductor device according to claim 5, wherein a contact trench is formed.
前記コンタクト用トレンチ(21)および前記凹部を形成する工程では、前記セル領域のうち前記MOSFETに備えられる前記ゲート電極(9)同士の間において、前記コンタクト用トレンチ(21)を前記ディープ層(10)が分断された箇所を通る配置として形成することを特徴とする請求項5に記載の炭化珪素半導体装置の製造方法。 In the cell region, one direction intersecting the gate electrode (9) is defined as a longitudinal direction below the surface layer portion of the drift layer (2) and the base region (3), and is divided into a plurality of portions in the longitudinal direction. Forming a deep layer (10) of the second conductivity type having a portion disposed on the substrate,
In the step of forming the contact trench (21) and the recess, the contact trench (21) is placed between the gate electrodes (9) provided in the MOSFET in the cell region and the deep layer (10). The method for manufacturing a silicon carbide semiconductor device according to claim 5, wherein the silicon carbide semiconductor device is formed as an arrangement that passes through the divided portions.
該ディープ層(10)を形成する工程では、該ディープ層(10)のうち前記コンタクト用トレンチ(21)と交差する部分の幅を前記ゲート電極(9)と交差する部分の幅よりも狭くすることを特徴とする請求項6に記載の炭化珪素半導体装置の製造方法。 In the cell region, it extends in one direction intersecting the gate electrode (9) and the contact trench (21) below the surface layer of the drift layer (2) and below the base region (3). And forming a second conductivity type deep layer (10) having a plurality of portions arranged in a stripe pattern,
In the step of forming the deep layer (10), the width of the portion of the deep layer (10) intersecting with the contact trench (21) is made smaller than the width of the portion intersecting with the gate electrode (9). A method for manufacturing a silicon carbide semiconductor device according to claim 6.
前記絶縁構造(24)を形成する工程の後で前記ショットキー電極(22)を形成する工程を行い、該ショットキー電極(22)を形成する工程では、前記ショットキー電極(22)が前記コンタクト用トレンチ(21)のうち前記絶縁構造(24)よりも内側に配置されるようにすることを特徴とする請求項1ないし9のいずれか1つに記載の炭化珪素半導体装置の製造方法。 After forming the contact trench (21), forming an insulating structure (24) on a side surface of the contact trench (21);
After the step of forming the insulating structure (24), the step of forming the Schottky electrode (22) is performed. In the step of forming the Schottky electrode (22), the Schottky electrode (22) is in contact with the contact. The method for manufacturing a silicon carbide semiconductor device according to any one of claims 1 to 9, wherein the trench (21) is disposed inside the insulating structure (24).
前記コンタクト用トレンチ(21)を形成する工程では、該コンタクト用トレンチ(21)を水素エッチングにて形成することで、前記第1導電型層(25)に含まれる第1導電型不純物を拡散させ、前記コンタクト用トレンチ(21)の側面に前記開口部の周囲に形成された第1導電型層(25)よりも不純物濃度が低い第1導電型層(26)を形成することを特徴とする請求項1ないし9のいずれか1つに記載の炭化珪素半導体装置の製造方法。 Forming a first conductivity type layer (25) around the opening of the contact trench (21) before forming the contact trench (21);
In the step of forming the contact trench (21), the contact trench (21) is formed by hydrogen etching to diffuse the first conductivity type impurity contained in the first conductivity type layer (25). A first conductivity type layer (26) having an impurity concentration lower than that of the first conductivity type layer (25) formed around the opening is formed on a side surface of the contact trench (21). A method for manufacturing a silicon carbide semiconductor device according to claim 1.
前記基板(1)の上に、該基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)とを有し、
セル領域において、前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなるベース領域(3)と、前記ドリフト層(2)よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(4)と、ゲート絶縁膜(8)を介して形成されたゲート電極(9)と、前記ソース領域(4)および前記ベース領域(3)に電気的に接続されるソース電極(11)とを有してなるMOSFETが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達する凹部にて構成されたメサ構造部(14)が備えられてなる炭化珪素半導体装置の製造方法であって、
前記メサ構造部(14)を構成する前記凹部内に、前記ドリフト層(2)とショットキー接触させたショットキー電極(22)を形成することにより、ショットキーバリアダイオード(20)を形成する工程と、を含み、
前記メサ構造部(14)における側壁面から前記凹部の底面に至る第2導電型のリサーフ層(15)を形成する工程を含み、
前記リサーフ層(15)を形成する工程では、前記リサーフ層(15)を所定幅にわたって分断した二重リング構造として形成し、前記ショットキーバリアダイオード(20)を形成する工程では、前記二重リング構造の間に前記ショットキー電極(22)を配置することを特徴とする炭化珪素半導体装置の製造方法。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) made of silicon carbide of the second conductivity type formed on the drift layer (2), and silicon carbide of the first conductivity type having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device manufacturing method comprising:
Forming a Schottky barrier diode (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). and, only including,
Forming a second conductivity type RESURF layer (15) extending from a side wall surface in the mesa structure (14) to a bottom surface of the recess;
In the step of forming the RESURF layer (15), the RESURF layer (15) is formed as a double ring structure divided over a predetermined width, and in the step of forming the Schottky barrier diode (20), the double ring is formed. A method of manufacturing a silicon carbide semiconductor device , wherein the Schottky electrode (22) is arranged between structures .
前記基板(1)の上に、該基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)とを有し、
セル領域において、前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなるベース領域(3)と、前記ドリフト層(2)よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(4)と、ゲート絶縁膜(8)を介して形成されたゲート電極(9)と、前記ソース領域(4)および前記ベース領域(3)に電気的に接続されるソース電極(11)とを有してなるMOSFETが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達する凹部にて構成されたメサ構造部(14)が備えられてなる炭化珪素半導体装置の製造方法であって、
前記メサ構造部(14)を構成する前記凹部内に、前記ドリフト層(2)とショットキー接触させたショットキー電極(22)を形成することにより、ショットキーバリアダイオード(20)を形成する工程と、を含み、
前記メサ構造部(14)における側壁面から前記凹部の底面に至る第2導電型のリサーフ層(15)を形成する工程と、
前記外周領域において、前記ドリフト層(2)の表層部に、前記リサーフ層(15)を囲む第2導電型のガードリング層(16)を形成する工程とを含み、
前記ショットキーバリアダイオード(20)を形成する工程では、前記リサーフ層(15)と前記ガードリング層(16)の間に前記ショットキー電極(22)を配置することを特徴とする炭化珪素半導体装置の製造方法。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) made of silicon carbide of the second conductivity type formed on the drift layer (2), and silicon carbide of the first conductivity type having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device manufacturing method comprising:
Forming a Schottky barrier diode (20) by forming a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). And including
Forming a second conductivity type RESURF layer (15) from the side wall surface in the mesa structure portion (14) to the bottom surface of the recess;
Forming a second conductivity type guard ring layer (16) surrounding the RESURF layer (15) in a surface layer portion of the drift layer (2) in the outer peripheral region;
The shot in the step of forming a Schottky barrier diode (20), the shot carbonization silicon you wherein placing the key electrode (22) between the RESURF layer (15) and said guard ring layer (16) A method for manufacturing a semiconductor device.
前記基板(1)の上に、該基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)とを有し、
セル領域において、前記ドリフト層(2)の上に形成され、第2導電型の炭化珪素からなるベース領域(3)と、前記ドリフト層(2)よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(4)と、ゲート絶縁膜(8)を介して形成されたゲート電極(9)と、前記ソース領域(4)および前記ベース領域(3)に電気的に接続されるソース電極(11)とを有してなるMOSFETが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達する凹部にて構成されたメサ構造部(14)が備えられてなる炭化珪素半導体装置であって、
前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達し、前記メサ構造部(14)を構成する前記凹部と同じ深さのコンタクト用トレンチ(21)と、
前記コンタクト用トレンチ(21)内に形成され、前記ドリフト層(2)とショットキー接触させたショットキー電極(22)と、を有するショットキーバリアダイオード(20)が備えられていることを特徴とする炭化珪素半導体装置。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) formed on the drift layer (2) and made of second conductivity type silicon carbide, and a first conductivity type silicon carbide having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device,
A contact trench (21) deeper than the base region (3) and reaching the drift layer (2) and having the same depth as that of the recess constituting the mesa structure (14);
A Schottky barrier diode (20) having a Schottky electrode (22) formed in the contact trench (21) and brought into Schottky contact with the drift layer (2) is provided. A silicon carbide semiconductor device.
前記コンタクト用トレンチ(21)の下部に、前記ガードリング層(16)と同じ深さの第2導電型層(23)が備えられていることを特徴とする請求項17または18に記載の炭化珪素半導体装置。 In the outer peripheral region, the surface layer portion of the drift layer (2) is provided with a second conductivity type guard ring layer (16) surrounding the cell region,
The carbonization according to claim 17 or 18 , wherein a second conductivity type layer (23) having the same depth as the guard ring layer (16) is provided below the contact trench (21). Silicon semiconductor device.
前記コンタクト用トレンチ(21)の下部に、前記ディープ層(10)と同じ深さの第2導電型層(23)が備えられていることを特徴とする請求項17または18に記載の炭化珪素半導体装置。 In the cell region, a second conductivity type having a portion extending in one direction and having a plurality of stripes arranged in stripes on the surface layer portion of the drift layer (2) and below the base region (3). A deep layer (10) is provided,
The silicon carbide according to claim 17 or 18 , wherein a second conductivity type layer (23) having the same depth as that of the deep layer (10) is provided below the contact trench (21). Semiconductor device.
前記セル領域のうち前記MOSFETに備えられる前記ゲート電極(9)同士の間に前記ショットキーバリアダイオード(20)が配置されていることを特徴とする請求項17に記載の炭化珪素半導体装置。 The gate electrode (9) provided in the MOSFET has a structure that extends in one direction and is arranged in a stripe shape,
The silicon carbide semiconductor device according to claim 17 , wherein the Schottky barrier diode (20) is disposed between the gate electrodes (9) provided in the MOSFET in the cell region.
前記セル領域のうち前記MOSFETに備えられる前記ゲート電極(9)同士の間、かつ、前記ディープ層(10)同士の間に、前記ショットキーバリアダイオード(20)が備えられていることを特徴とする請求項21に記載の炭化珪素半導体装置。 In the cell region, the surface layer of the drift layer (2) and the base region (3) are extended in one direction intersecting the gate electrode (9) and a plurality of stripes are formed in a stripe shape. A second conductivity type deep layer (10) having aligned portions is provided;
The Schottky barrier diode (20) is provided between the gate electrodes (9) provided in the MOSFET and between the deep layers (10) in the cell region. The silicon carbide semiconductor device according to claim 21 .
前記セル領域のうち前記MOSFETに備えられる前記ゲート電極(9)同士の間において、前記ディープ層(10)が分断された箇所を通って前記ショットキーバリアダイオード(20)が備えられていることを特徴とする請求項21に記載の炭化珪素半導体装置。 In the cell region, one direction intersecting the gate electrode (9) is defined as a longitudinal direction below the surface layer portion of the drift layer (2) and the base region (3), and is divided into a plurality of portions in the longitudinal direction. A second conductivity type deep layer (10) having a portion disposed on the substrate;
The Schottky barrier diode (20) is provided between the gate electrodes (9) provided in the MOSFET in the cell region through a portion where the deep layer (10) is divided. The silicon carbide semiconductor device according to claim 21 , wherein:
該ディープ層(10)のうち前記コンタクト用トレンチ(21)と交差する部分の幅が前記ゲート電極(9)と交差する部分の幅よりも狭くされていることを特徴とする請求項22に記載の炭化珪素半導体装置。 In the cell region, it extends in one direction intersecting the gate electrode (9) and the contact trench (21) below the surface layer of the drift layer (2) and below the base region (3). And a second conductivity type deep layer (10) having a plurality of stripes arranged in stripes,
According to claim 22, characterized in that it is narrower than the width of the portion where the width of a portion intersecting the trenches (21) for the contact intersects the gate electrode (9) of the deep layer (10) Silicon carbide semiconductor device.
前記基板(1)の上に、該基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)とを有し、
セル領域において、前記ドリフト層(2)の上に形成され、第2導電型の炭化珪素からなるベース領域(3)と、前記ドリフト層(2)よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(4)と、ゲート絶縁膜(8)を介して形成されたゲート電極(9)と、前記ソース領域(4)および前記ベース領域(3)に電気的に接続されるソース電極(11)とを有してなるMOSFETが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達する凹部にて構成されたメサ構造部(14)が備えられてなる炭化珪素半導体装置であって、
前記メサ構造部(14)を構成する前記凹部内に、前記ドリフト層(2)とショットキー接触させたショットキー電極(22)が備えられることにより、ショットキーバリアダイオード(20)が備えられており、
前記メサ構造部(14)における側壁面から前記凹部の底面に至る第2導電型のリサーフ層(15)を有し、該リサーフ層(15)は、所定幅にわたって分断された二重リング構造とされ、前記ショットキーバリアダイオード(20)が前記二重リング構造の間に配置されていることを特徴とする炭化珪素半導体装置。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) formed on the drift layer (2) and made of second conductivity type silicon carbide, and a first conductivity type silicon carbide having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device,
A Schottky barrier diode (20) is provided by providing a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). And
The mesa structure (14) has a second conductivity type RESURF layer (15) extending from a side wall surface to a bottom surface of the recess, and the RESURF layer (15) has a double ring structure divided over a predetermined width. And the Schottky barrier diode (20) is disposed between the double ring structures .
前記基板(1)の上に、該基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)とを有し、
セル領域において、前記ドリフト層(2)の上に形成され、第2導電型の炭化珪素からなるベース領域(3)と、前記ドリフト層(2)よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(4)と、ゲート絶縁膜(8)を介して形成されたゲート電極(9)と、前記ソース領域(4)および前記ベース領域(3)に電気的に接続されるソース電極(11)とを有してなるMOSFETが備えられていると共に、
前記セル領域を囲む外周領域に、前記ベース領域(3)よりも深く、かつ、前記ドリフト層(2)に到達する凹部にて構成されたメサ構造部(14)が備えられてなる炭化珪素半導体装置であって、
前記メサ構造部(14)を構成する前記凹部内に、前記ドリフト層(2)とショットキー接触させたショットキー電極(22)が備えられることにより、ショットキーバリアダイオード(20)が備えられており、
前記メサ構造部(14)における側壁面から前記凹部の底面に至る第2導電型のリサーフ層(15)と、
前記外周領域において、前記ドリフト層(2)の表層部に、前記リサーフ層(15)を囲む第2導電型のガードリング層(16)とを備え、
前記リサーフ層(15)と前記ガードリング層(16)の間に前記ショットキーバリアダイオード(20)が配置されていることを特徴とする炭化珪素半導体装置。 A first conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type having a lower impurity concentration than the substrate (1) on the substrate (1);
In the cell region, a base region (3) formed on the drift layer (2) and made of second conductivity type silicon carbide, and a first conductivity type silicon carbide having a higher concentration than the drift layer (2). Electrically connected to the source region (4), the gate electrode (9) formed through the gate insulating film (8), the source region (4) and the base region (3). And a source electrode (11) having a MOSFET,
A silicon carbide semiconductor provided with a mesa structure portion (14) formed by a recess that is deeper than the base region (3) and reaches the drift layer (2) in an outer peripheral region surrounding the cell region A device,
A Schottky barrier diode (20) is provided by providing a Schottky electrode (22) in Schottky contact with the drift layer (2) in the recess constituting the mesa structure (14). And
A second conductivity type RESURF layer (15) extending from the side wall surface of the mesa structure (14) to the bottom surface of the recess;
In the outer peripheral region, the surface layer portion of the drift layer (2) comprises a second conductivity type guard ring layer (16) surrounding the RESURF layer (15),
The RESURF layer (15) and said Schottky barrier diode (20) carbonization silicon semiconductor device you characterized in that is disposed between the guard ring layer (16).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009067930A JP5396953B2 (en) | 2009-03-19 | 2009-03-19 | Silicon carbide semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009067930A JP5396953B2 (en) | 2009-03-19 | 2009-03-19 | Silicon carbide semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010225615A JP2010225615A (en) | 2010-10-07 |
JP5396953B2 true JP5396953B2 (en) | 2014-01-22 |
Family
ID=43042549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009067930A Expired - Fee Related JP5396953B2 (en) | 2009-03-19 | 2009-03-19 | Silicon carbide semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5396953B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9786778B1 (en) | 2016-05-30 | 2017-10-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
CN109119479A (en) * | 2018-09-04 | 2019-01-01 | 深圳市福来过科技有限公司 | A kind of power device and preparation method thereof |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9153443B2 (en) | 2011-04-05 | 2015-10-06 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating same |
JP5482745B2 (en) * | 2011-08-10 | 2014-05-07 | 株式会社デンソー | Silicon carbide semiconductor device and manufacturing method thereof |
JP2013201286A (en) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | Semiconductor element |
JP5991020B2 (en) * | 2012-05-18 | 2016-09-14 | 株式会社豊田中央研究所 | Semiconductor device mainly composed of silicon carbide single crystal |
JP6104523B2 (en) * | 2012-06-07 | 2017-03-29 | 株式会社日立製作所 | Manufacturing method of semiconductor device |
JP2014086431A (en) * | 2012-10-19 | 2014-05-12 | Nissan Motor Co Ltd | Semiconductor device and method of manufacturing the same |
JP5954140B2 (en) | 2012-11-29 | 2016-07-20 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
JP2014157896A (en) | 2013-02-15 | 2014-08-28 | Toyota Central R&D Labs Inc | Semiconductor device and manufacturing method of the same |
JP6075120B2 (en) * | 2013-03-01 | 2017-02-08 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
JP6244762B2 (en) | 2013-09-12 | 2017-12-13 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
JP6231396B2 (en) | 2014-02-10 | 2017-11-15 | トヨタ自動車株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP6291988B2 (en) | 2014-04-15 | 2018-03-14 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
JP6021032B2 (en) | 2014-05-28 | 2016-11-02 | パナソニックIpマネジメント株式会社 | Semiconductor device and manufacturing method thereof |
JP6217708B2 (en) * | 2015-07-30 | 2017-10-25 | トヨタ自動車株式会社 | Semiconductor device and manufacturing method thereof |
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JP6508369B2 (en) * | 2018-02-07 | 2019-05-08 | 住友電気工業株式会社 | Silicon carbide semiconductor device and method of manufacturing the same |
JP7243094B2 (en) * | 2018-09-11 | 2023-03-22 | 富士電機株式会社 | semiconductor equipment |
CN112786587B (en) * | 2019-11-08 | 2022-09-09 | 株洲中车时代电气股份有限公司 | Silicon carbide MOSFET device and cellular structure thereof |
CN111900208A (en) * | 2020-06-30 | 2020-11-06 | 西安电子科技大学 | Silicon carbide UMOSFET device integrated with novel JBS (patterned junction barrier layer) etching process and preparation method thereof |
WO2022190456A1 (en) * | 2021-03-11 | 2022-09-15 | 株式会社デンソー | Field-effect transistor, and method for manufacturing same |
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CN114284344B (en) * | 2021-12-23 | 2023-04-28 | 电子科技大学 | Silicon carbide junction barrier Schottky diode for optimizing current distribution |
CN114284343B (en) * | 2021-12-23 | 2023-04-07 | 电子科技大学 | Silicon carbide junction barrier Schottky diode suitable for high temperature environment |
JPWO2023199570A1 (en) * | 2022-04-14 | 2023-10-19 |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2009-03-19 JP JP2009067930A patent/JP5396953B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2010225615A (en) | 2010-10-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130425 |
|
A131 | Notification of reasons for refusal |
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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