JP5396911B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法に関する。

近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。

しかし、化合物半導体装置には、電極を構成する金属と化合物半導体との間のコンタクト抵抗が高いという問題がある。特に、上記のようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮ層がＧａＮ層と金属電極との間に介在し、ＡｌＧａＮのバンドギャップはＧａＮのそれよりも広い。このため、ＡｌＧａＮ層が障壁として機能してしまい、コンタクト抵抗が１０^-5Ωｃｍ^-2台よりも大きくなっている。

電子走行層及び電子供給層の表面をＮ極性である（０００−１）面とした反転型ＨＥＭＴによれば、コンタクト抵抗を１０^-6Ωｃｍ^-2台まで低減させることができる。これは、（０００−１）面ではピエゾ分極及び自発分極の方向が（０００１）面とは逆向きになり、二次元電子ガスがＡｌＧａＮ層上に位置するＧａＮ層の下面近傍に発生するためである。即ち、ＡｌＧａＮ層のバンドギャップの影響を受けず、また二次元電子ガスと金属電極との距離が小さくなるため、コンタクト抵抗が小さくなるのである。

しかしながら、表面が（０００−１）面のＧａＮ層及びＡｌＧａＮ層には残留キャリアが導入されやすい。このため、コンタクト抵抗を低減できても、高い出力を得にくくなってしまう。

また、反転型ＨＥＭＴでは、二次元電子ガスがＡｌＧａＮ層下に発生するＨＥＭＴと比較して、ゲートリーク電流が２桁以上高くなってしまう。これは、二次元電子ガスがＡｌＧａＮ層下に発生するＨＥＭＴでは、ＡｌＧａＮ層がショットキー障壁として機能するが、反転型ＨＥＭＴでは、二次元電子ガスが発生するＧａＮ層とゲート電極とが直接接して、ショットキー障壁が低下するためである。例えば、ゲート電極にＮｉが用いられた場合、Ａｌの比率が０．２３のＡｌＧａＮのショットキー障壁が約１．３ｅＶであるのに対し、ＧａＮのショットキー障壁は約１．０ｅＶである。

更に、反転型ＨＥＭＴでは、二次元電子ガスが化合物半導体層の積層体の表面に近く位置するため、表面準位に起因して生じる電流コラプスとよばれる電流の変動が生じやすく、この点でも、十分な出力が得られない。

特開２００６−２６９５３４号公報 特開２００６−２６１１７９号公報 特許第３８４８５４８号公報

本発明の目的は、ゲートリーク電流の増加及び出力の低下を抑制しながら、コンタクト抵抗を低減することができる化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様には、電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたゲート電極と、前記ゲート電極を間に挟んで形成され、前記電子走行層に電圧を印加するソース電極及びドレイン電極と、前記ソース電極と前記電子走行層との間の電流経路に位置し、前記ソース電極と接するＧａＮの第１の化合物半導体層と、前記ドレイン電極と前記電子走行層との間の電流経路に位置し、前記ドレイン電極と接するＧａＮの第２の化合物半導体層と、が設けられている。更に、前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層より格子定数が小さく、引張歪みが生じている第３の化合物半導体層と、前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層より格子定数が小さく、引張歪みが生じている第４の化合物半導体層と、が設けられている。前記電子走行層の表面は（０００１）面であり、前記第１の化合物半導体層及び前記第２の化合物半導体層の表面は（０００−１）面である。

化合物半導体装置の製造方法の一態様では、電子走行層上方に電子供給層を形成し、前記電子供給層上方にゲート電極を形成し、前記電子走行層に電圧を印加するソース電極及びドレイン電極を、前記ゲート電極を間に挟んで形成する。また、前記ソース電極と前記電子走行層との間の電流経路に位置し、前記ソース電極と接するＧａＮの第１の化合物半導体層を形成し、前記ドレイン電極と前記電子走行層との間の電流経路に位置し、前記ドレイン電極と接するＧａＮの第２の化合物半導体層を形成する。更に、前記第１の化合物半導体層の下方に、前記第１の化合物半導体層より格子定数が小さく、引張歪みが生じている第３の化合物半導体層を形成し、前記第２の化合物半導体層の下方に、前記第２の化合物半導体層より格子定数が小さく、引張歪みが生じている第４の化合物半導体層を形成する。前記電子走行層の表面を（０００１）面とし、前記第１の化合物半導体層及び前記第２の化合物半導体層の表面を（０００−１）面とする。

上記の化合物半導体装置等によれば、ソース電極及びドレイン電極の下方に適切な第１、第２の化合物半導体層が存在するため、ゲートリーク電流の増加及び出力の低下を抑制しながら、コンタクト抵抗を低減することができる。

第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴのレイアウトを示す図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図３Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図３Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図７Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図７Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図７Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第３の実施形態の変形例の構造を示す断面図である。 第１の実施形態の変形例の構造を示す断面図である。 第３の実施形態の他の変形例の構造を示す断面図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。また、図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）のレイアウトを示す図である。

第１の実施形態では、図１に示すように、サファイア基板等の基板１上に、ＡｌＮ層２が形成されている。ＡｌＮ層２の厚さは、１０ｎｍ〜３０ｎｍ程度（例えば１０ｎｍ）である。ＡｌＮ層２には、夫々がソース、ドレインに対応するように開口部２ｂが形成されている。ＡｌＮ層２上にノンドープのｉ−ＧａＮ層３ａが形成され、開口部２ｂから露出した基板１上にノンドープのｉ−ＧａＮ層３ｂが形成されている。ｉ−ＧａＮ層３ａの表面はＧａ極性の（０００１）面であり、ｉ−ＧａＮ層３ｂの表面はＮ極性の（０００−１）面である。また、ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂの厚さは、０．５μｍ〜５.０μｍ程度（例えば２μｍ）である。ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂの厚さと比較するとＡｌＮ層２の厚さが無視し得る程度に小さいため、ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂの表面はほとんど平坦になっている。

ｉ−ＧａＮ層３ａ上に、ノンドープのｉ−ＡｌＧａＮ層４ａ、ｎ型のｎ−ＡｌＧａＮ層５ａ及びｎ型のｎ−ＧａＮ層６ａがこの順で形成されている。ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａの表面は、ｉ−ＧａＮ層３ａと同様に、Ｇａ極性の（０００１）面である。

ｉ−ＧａＮ層３ｂ上に、ノンドープのｉ−ＡｌＧａＮ層４ｂ、ｎ型のｎ−ＡｌＧａＮ層５ｂ及びｎ型のｎ−ＧａＮ層６ｂがこの順で形成されている。ｉ−ＡｌＧａＮ層４ｂ、ｎ−ＡｌＧａＮ層５ｂ及びｎ−ＧａＮ層６ｂの表面は、ｉ−ＧａＮ層３ｂと同様に、Ｎ極性の（０００−１）面である。本実施形態では、ｎ−ＧａＮ層６ｂが第１、第２の化合物半導体層に相当し、ｎ−ＡｌＧａＮ層５ｂ及びｉ−ＡｌＧａＮ層４ｂの積層体が第３、第４の化合物半導体層に相当する。

ｉ−ＡｌＧａＮ層４ａ及びｉ−ＡｌＧａＮ層４ｂの厚さは、２ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）である。また、ｉ−ＡｌＧａＮ層４ａ及びｉ−ＡｌＧａＮ層４ｂの組成は、例えばＡｌ_0.2Ｇａ_0.8Ｎで表わされる。

ｎ−ＡｌＧａＮ層５ａ及びｎ−ＡｌＧａＮ層５ｂの厚さは、２ｎｍ〜５０ｎｍ程度（例えば３０ｎｍ）である。また、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＡｌＧａＮ層５ｂの組成は、例えばＡｌ_0.2Ｇａ_0.8Ｎで表わされる。ｎ型不純物としては、例えばＳｉが１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）ドーピングされている。

ｎ−ＧａＮ層６ａ及びｎ−ＧａＮ層６ｂの厚さは、２ｎｍ〜１０ｎｍ程度（例えば１０ｎｍ）である。また、ｎ型不純物としては、例えばＳｉが１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）ドーピングされている。

そして、ｎ−ＧａＮ層６ｂ上にソース電極１１ｓ及びドレイン電極１１ｄが形成されている。ソース電極１１ｓ及びドレイン電極１１ｄには、例えばＴｉ層と、その上に形成されたＡｌ層とが含まれている。また、ソース電極１１ｓ及びドレイン電極１１ｄを覆うパッシベーション膜７が全面に形成されている。パッシベーション膜７には、ソース電極１１ｓ及びドレイン電極１１ｄの間に位置するゲート電極用の開口部７ｇが形成されており、この開口部７ｇから露出したｎ−ＧａＮ層６ａ上にゲート電極１１ｇが形成されている。パッシベーション膜７上に、ゲート電極１１ｇを覆うパッシベーション膜８が形成されている。パッシベーション膜７及び８としては、例えばシリコン窒化膜が形成されている。

なお、基板１の表面側から見たレイアウトは、例えば図２のようになる。つまり、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの平面形状が櫛歯状となっており、ソース電極１１ｓ及びドレイン電極１１ｄが交互に配置されている。そして、これらの間にゲート電極１１ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図１に示す断面図は、図２中のＩ−Ｉ線に沿った断面図である。また、活性領域１０にｉ−ＧａＮ層３ａ及び３ｂ、並びにｉ−ＡｌＧａＮ層４ａ及び４ｂ等が含まれており、活性領域１０の周囲がイオン注入又はメサエッチング等により不活性領域とされている。

このように構成された第１の実施形態では、図１に示すように、ソース電極１１ｓ及びドレイン電極１１ｄの下方では、ｎ−ＧａＮ層６ｂのｎ−ＡｌＧａＮ層５ｂとの界面の近傍に二次元電子ガスが発生する。これは、ｉ−ＧａＮ層３ｂ、ｉ−ＡｌＧａＮ層４ｂ、ｎ−ＡｌＧａＮ層５ｂ及びｎ−ＧａＮ層６ｂの表面がＮ極性の（０００−１）面であり、ｎ−ＧａＮ層６ｂ下方に位置するｎ−ＡｌＧａＮ層５ｂ及びｉ−ＡｌＧａＮ層４ｂの格子定数がｎ−ＧａＮ層６ｂのそれよりも小さく、ｎ−ＡｌＧａＮ層５ｂに引張歪みが生じているからである。そして、ｎ−ＧａＮ層６ｂのｎ−ＡｌＧａＮ層５ｂとの界面の近傍に二次元電子ガスが発生するため、ソース電極１１ｓ及びドレイン電極１１ｄと二次元電子ガスとの間に、障壁として機能するＡｌＧａＮ層が存在しない。従って、オーミック電極であるソース電極１１ｓ及びドレイン電極１１ｄのコンタクト抵抗が、従来の反転型ＨＥＭＴと同程度まで低くなる。

その一方で、ソース電極１１ｓとドレイン電極１１ｄとの間では、ｉ−ＧａＮ層３ａのｉ−ＡｌＧａＮ層４ａとの界面の近傍に二次元電子ガスが発生する。これは、ｉ−ＧａＮ層３ａ、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａの表面がＧａ極性の（０００１）面だからである。そして、ｉ−ＡｌＧａＮ層４ａ及びｎ−ＡｌＧａＮ層５ａが電子供給層として機能し、ｉ−ＧａＮ層３ａの一部（表層部）が電子走行層として機能する。この結果、ドレイン電極１１ｄとゲート電極１１ｇ下方の二次元電子ガスとの間を、ｎ−ＧａＮ層６ｂ（第２の化合物半導体層）を介して電流が流れ、ゲート電極１１ｇ下方の二次元電子ガスとソース電極１１ｓとの間を、ｎ−ＧａＮ層６ｂ（第１の化合物半導体層）を介して電流が流れる。また、ｉ−ＧａＮ層３ａのｉ−ＡｌＧａＮ層４ａとの界面の近傍に二次元電子ガスが発生するため、ゲート電極１１ｇと二次元電子ガスとの間のｎ−ＡｌＧａＮ層５ａ及びｉ−ＡｌＧａＮ層４ａが障壁として機能する。従って、ゲートリーク電流は生じにくい。また、二次元電子ガスは、化合物半導体層の積層体の表面に位置するｎ−ＧａＮ層６ａから離間しており、また、表面が（０００１）面のｉ−ＧａＮ層３ａ、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａには残留キャリアが生じにくいため、高い出力を得ることが可能である。

このように、第１の実施形態によれば、ゲートリーク電流を抑え、高い出力を確保しながら、ソース電極１１ｓ及びドレイン電極１１ｄのコンタクト抵抗を低減することができる。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図３Ａ乃至図３Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

第１の実施形態では、先ず、図３Ａ（ａ）に示すように、基板１上にＡｌＮ層２を、例えばスパッタリング法等により形成する。次いで、開口部２ｂを形成する領域を露出するレジストパターンをマスクとして用いて、ＡｌＮ層２のエッチングを行うことにより、図３Ａ（ｂ）に示すように、ＡｌＮ層２に開口部２ｂを形成する。その後、開口部２ｂから露出している基板１上及びＡｌＮ層２上に、例えば分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法等により、ノンドープのｉ−ＧａＮ層を成長させる。このとき、原料としては、例えば固体Ｇａ及びＮＨ₃ガスを用いる。この結果、図３Ａ（ｃ）に示すように、開口部２ｂから露出している基板１上に、表面がＮ極性で（０００−１）面のｉ−ＧａＮ層３ｂが形成されると共に、ＡｌＮ層２上に、表面がＧａ極性で（０００１）面のｉ−ＧａＮ層３ａが形成される。

ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂの下面には、ＡｌＮ層２の有無に伴う段差があるが、ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂの厚さと比較するとＡｌＮ層２の厚さが無視し得る程度に小さい。このため、ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂの表面はほとんど平坦になる。

続いて、ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂ上に、例えばＭＢＥ法等により、ノンドープのｉ−ＡｌＧａＮ層、ｎ型のｎ−ＡｌＧａＮ層及びｎ型のｎ−ＧａＮ層をこの順で成長させる。この結果、図３Ｂ（ｄ）に示すように、ｉ−ＧａＮ層３ａ上に、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａがこの順で形成され、ｉ−ＧａＮ層３ｂ上に、ｉ−ＡｌＧａＮ層４ｂ、ｎ−ＡｌＧａＮ層５ｂ及びｎ−ＧａＮ層６ｂがこの順で形成される。

次いで、図３Ｂ（ｅ）に示すように、ｎ−ＧａＮ層６ａを挟む２個のｎ−ＧａＮ層６ｂ上に、夫々ソース電極１１ｓ及びドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄの形成に当たっては、例えば、ｎ−ＧａＮ層６ｂを露出するレジストパターンをｎ−ＧａＮ層６ａ上に形成し、その後、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。そして、レジストパターンを除去する。つまり、ソース電極１１ｓ及びドレイン電極１１ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。続いて、窒素雰囲気中にて６００℃で熱処理を行い、ソース電極１１ｓ及びドレイン電極１１ｄのオーミックコンタクトを確立する。

次いで、図３Ｂ（ｆ）に示すように、例えばプラズマ増速化学気相成長（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）法により、ソース電極１１ｓ及びドレイン電極１１ｄを覆うパッシベーション膜７をｎ−ＧａＮ層６ａ上に形成する。

その後、図３Ｃ（ｇ）に示すように、パッシベーション膜７に、ゲート電極用の開口部７ｇを形成する。開口部７ｇの形成に当たっては、例えば、開口部７ｇを形成する領域を露出するレジストパターンをパッシベーション膜７上に形成し、このレジストパターンをマスクとして用いてパッシベーション膜７をエッチングする。開口部７ｇの形成後には、開口部７ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇの形成に当たっては、例えば、開口部７ｇを露出するレジストパターンをパッシベーション膜７上に形成し、その後、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。そして、レジストパターンを除去する。つまり、ゲート電極１１ｇの形成でも、例えば蒸着及びリフトオフの技術を用いる。

続いて、図３Ｃ（ｈ）に示すように、例えばＰＥＣＶＤ法により、ゲート電極１１ｇを覆うパッシベーション膜８をパッシベーション膜７上に形成する。

その後、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第１の実施形態では、ゲート電極１１ｇにショットキー型構造が採用されているのに対し、第２の実施形態では、ゲート電極１１ｇにＭＩＳ（metal-insulator-semiconductor）構造が採用されている。他の構成は第１の実施形態と同様である。

このような第２の実施形態によれば、第１の実施形態と比較して、より一層ゲートリーク電流を低減することができる。なお、第１の実施形態は、高速動作の点で第２の実施形態よりも優れている。

このような第２の実施形態を製造する際には、先ず、第１の実施形態と同様にして、パッシベーション膜７の形成までの処理を行い、その後、図５に示すように、開口部７ｇを形成することなく、ゲート電極１１ｇをパッシベーション膜７上に形成する。続いて、第１の実施形態と同様に、パッシベーション膜８を形成すればよい。

（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第３の実施形態では、図６に示すように、サファイア基板等の基板１上に、ＡｌＮ層２が形成されている。ＡｌＮ層２上にノンドープのｉ−ＧａＮ層３ａが形成され、開口部２ｂから露出した基板１上にノンドープのｉ−ＧａＮ層３ｂが形成されている。ｉ−ＧａＮ層３ａの表面はＧａ極性の（０００１）面であり、ｉ−ＧａＮ層３ｂの表面はＮ極性の（０００−１）面である。

ｉ−ＧａＮ層３ａ上に、ノンドープのｉ−ＡｌＧａＮ層２１ａ及びノンドープのｉ−ＧａＮ層２２ａがこの順で形成されている。ｉ−ＡｌＧａＮ層２１ａ及びｉ−ＧａＮ層２２ａの表面は、ｉ−ＧａＮ層３ａと同様に、Ｇａ極性の（０００１）面である。

ｉ−ＧａＮ層３ｂ上に、ノンドープのｉ−ＡｌＧａＮ層２１ｂ及びノンドープのｉ−ＧａＮ層２２ｂがこの順で形成されている。ｉ−ＡｌＧａＮ層２１ｂ及びｉ−ＧａＮ層２２ｂの表面は、ｉ−ＧａＮ層３ａと同様に、Ｎ極性の（０００−１）面である。本実施形態では、ｉ−ＧａＮ層２２ｂが第１、第２の化合物半導体層に相当し、ｉ−ＡｌＧａＮ層２１ｂが第３、第４の化合物半導体層に相当する。

ｉ−ＡｌＧａＮ層２１ａ及びｉ−ＡｌＧａＮ層２１ｂの厚さは、１０ｎｍ〜１００ｎｍ程度（例えば５０ｎｍ）である。また、ｉ−ＡｌＧａＮ層２１ａ及びｉ−ＡｌＧａＮ層２１ｂの組成は、例えばＡｌ_0.1Ｇａ_0.9Ｎで表わされる。

ｉ−ＧａＮ層２２ａ及びｉ−ＧａＮ層２２ｂの厚さは、２０ｎｍ〜１００ｎｍ程度（例えば５０ｎｍ）である。

ｉ−ＧａＮ層２２ａ上に、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａがこの順で形成されている。ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａの表面は、ｉ−ＧａＮ層３ａと同様に、Ｇａ極性の（０００１）面である。

本実施形態では、ｉ−ＡｌＧａＮ層４ｂ、ｎ−ＡｌＧａＮ層５ｂ及びｎ−ＧａＮ層６ｂは形成されておらず、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａに、ｉ−ＧａＮ層２２ｂを露出する開口部３１ｓ及び３１ｄが形成されている。そして、開口部３１ｓ内にソース電極１１ｓが形成され、開口部３１ｄ内にドレイン電極１１ｄが形成されている。つまり、ソース電極１１ｓ及びドレイン電極１１ｄは、ｉ−ＧａＮ層２２ｂと接している。

また、第１の実施形態と同様に、ソース電極１１ｓ及びドレイン電極１１ｄを覆うパッシベーション膜７が全面に形成されている。パッシベーション膜７には、ソース電極１１ｓ及びドレイン電極１１ｄの間に位置するゲート電極用の開口部７ｇが形成されており、この開口部７ｇから露出したｎ−ＧａＮ層６ａ上にゲート電極１１ｇが形成されている。パッシベーション膜７上に、ゲート電極１１ｇを覆うパッシベーション膜８が形成されている。

このように構成された第１の実施形態では、図１に示すように、ソース電極１１ｓ及びドレイン電極１１ｄの下方では、ｉ−ＧａＮ層２２ｂのｉ−ＡｌＧａＮ層２１ｂとの界面の近傍に二次元電子ガスが発生する。これは、ｉ−ＧａＮ層３ｂ、ｉ−ＡｌＧａＮ層２１ｂ及びｉ−ＧａＮ層２２ｂの表面がＮ極性の（０００−１）面だからである。そして、ｉ−ＧａＮ層２２ｂのｉ−ＡｌＧａＮ層２１ｂとの界面の近傍に二次元電子ガスが発生するため、ソース電極１１ｓ及びドレイン電極１１ｄと二次元電子ガスとの間に、障壁として機能するＡｌＧａＮ層が存在しない。従って、オーミック電極であるソース電極１１ｓ及びドレイン電極１１ｄのコンタクト抵抗が、従来の反転型ＨＥＭＴと同程度まで低くなる。

その一方で、ソース電極１１ｓとドレイン電極１１ｄとの間では、ｉ−ＧａＮ層２２ａのｉ−ＡｌＧａＮ層４ａとの界面の近傍に二次元電子ガスが発生する。これは、ｉ−ＧａＮ層３ａ、ｉ−ＡｌＧａＮ層２１ａ、ｉ−ＧａＮ層２２ａ、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａの表面がＧａ極性の（０００１）面だからである。そして、ｉ−ＡｌＧａＮ層４ａ及びｎ−ＡｌＧａＮ層５ａが電子供給層として機能し、ｉ−ＧａＮ層２２ａの一部（表層部）が電子走行層として機能する。また、ｉ−ＧａＮ層２２ａのｉ−ＡｌＧａＮ層４ａとの界面の近傍に二次元電子ガスが発生するため、ゲート電極１１ｇと二次元電子ガスとの間のｎ−ＡｌＧａＮ層５ａ及びｉ−ＡｌＧａＮ層４ａが障壁として機能する。従って、ゲートリーク電流は生じにくい。また、二次元電子ガスは、化合物半導体層の積層体の表面に位置するｎ−ＧａＮ層６ａから離間しており、また、表面が（０００１）面のｉ−ＧａＮ層３ａ、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａには残留キャリアが生じにくいため、高い出力を得ることが可能である。

更に、本実施形態では、図６に示すように、ソース電極１１ｓ及びドレイン電極１１ｄの下方で二次元電子ガスが発生するｉ−ＧａＮ層２２ｂと、ソース電極１１ｓ及びドレイン電極１１ｄの間で二次元電子ガスが発生するｉ−ＧａＮ層２２ａとが隣接し、これらの間にＡｌＧａＮ層が存在しない。このため、第１の実施形態と比較して、ソース電極１１ｓ及びドレイン電極１１ｄの間の抵抗が低くなる。

次に、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図７Ａ乃至図７Ｄは、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

第３の実施形態では、先ず、第１の実施形態と同様にして、ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂの形成までの処理を行う。次いで、ｉ−ＧａＮ層３ａ及びｉ−ＧａＮ層３ｂ上に、例えばＭＢＥ法等により、ノンドープのｉ−ＡｌＧａＮ層及びノンドープのｉ−ＧａＮ層をこの順で成長させる。この結果、図７Ａ（ａ）に示すように、ｉ−ＧａＮ層３ａ上に、ｉ−ＡｌＧａＮ層２１ａ及びｉ−ＧａＮ層２２ａがこの順で形成され、ｉ−ＧａＮ層３ｂ上に、ｉ−ＡｌＧａＮ層２１ｂ及びｉ−ＧａＮ層２２ｂがこの順で形成される。

その後、第１の実施形態と同様にして、ｉ−ＧａＮ層２２ａ及びｉ−ＧａＮ層２２ｂ上に、例えばＭＢＥ法等により、ノンドープのｉ−ＡｌＧａＮ層、ｎ型のｎ−ＡｌＧａＮ層及びｎ型のｎ−ＧａＮ層をこの順で成長させる。この結果、図７Ｂ（ｂ）に示すように、ｉ−ＧａＮ層２２ａ上に、ｉ−ＡｌＧａＮ層４ａ、ｎ−ＡｌＧａＮ層５ａ及びｎ−ＧａＮ層６ａがこの順で形成され、ｉ−ＧａＮ層２２ｂ上に、ｉ−ＡｌＧａＮ層４ｂ、ｎ−ＡｌＧａＮ層５ｂ及びｎ−ＧａＮ層６ｂがこの順で形成される。

続いて、ｉ−ＡｌＧａＮ層４ｂ、ｎ−ＡｌＧａＮ層５ｂ及びｎ−ＧａＮ層６ｂをエッチングすることにより、図７Ｂ（ｃ）に示すように、ソース電極１１ｓ用の開口部３１ｓ及びドレイン電極１１ｄ用の開口部３１ｄを形成する。このエッチングに当たっては、例えば、開口部３１ｓ及び３１ｄを形成する領域を露出するレジストパターンをｎ−ＧａＮ層６ａ上に形成し、このレジストパターンをマスクとして用いて塩素系ガスを用いたドライエッチングを行う。

次いで、図７Ｃ（ｄ）に示すように、開口部３１ｓ内にソース電極１１ｓを形成し、開口部３１ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄの形成では、第１の実施形態と同様に、例えば蒸着及びリフトオフの技術を用いる。その後、窒素雰囲気中にて６００℃で熱処理を行い、ソース電極１１ｓ及びドレイン電極１１ｄのオーミックコンタクトを確立する。

続いて、図７Ｃ（ｅ）に示すように、例えばＰＥＣＶＤ法により、ソース電極１１ｓ及びドレイン電極１１ｄを覆うパッシベーション膜７をｎ−ＧａＮ層６ａ上に形成する。

次いで、図７Ｄ（ｆ）に示すように、パッシベーション膜７に、ゲート電極用の開口部７ｇを形成し、開口部７ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇの形成でも、第１の実施形態と同様に、例えば蒸着及びリフトオフの技術を用いる。

続いて、図７Ｄ（ｇ）に示すように、例えばＰＥＣＶＤ法により、ゲート電極１１ｇを覆うパッシベーション膜８をパッシベーション膜７上に形成する。

その後、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

なお、第３の実施形態においても、図８に示すように、ゲート電極１１ｇにＭＩＳ構造が採用されてもよい。

また、第３の実施形態に、第１の実施形態と同様に、ｉ−ＡｌＧａＮ層４ｂ、ｎ−ＡｌＧａＮ層５ｂ及びｎ−ＧａＮ層６ｂが設けられていてもよく、また、ｉ−ＡｌＧａＮ層２１ａ及び２１ｂが設けられていなくてもよい。

また、いずれの実施形態においても、平面視で、ｉ−ＧａＮ層３ａとｉ−ＧａＮ層３ｂとの界面が、ソース電極１１ｓ及びドレイン電極１１ｄのゲート電極１１ｇ側の縁と一致している必要はない。例えば、第１の実施形態であれば、図９に示すように、ｉ−ＧａＮ層３ａとｉ−ＧａＮ層３ｂとの界面が、ソース電極１１ｓ及びドレイン電極１１ｄのゲート電極１１ｇ側の縁よりもゲート電極１１ｇ側に位置していてもよい。なお、上記界面が上記縁よりもゲート電極１１ｇから離間して位置していてもよいが、ゲート電極１１ｇ側に位置している方が好ましい。これは、ソース電極１１ｓ及びドレイン電極１１ｄのコンタクト抵抗を効果的に低下させるためである。他の実施形態でも同様である。

更に、第３の実施形態では、図１０に示すように、平面視で、開口部３１ｓの縁及びソース電極１１ｓの縁が互いに一致している必要はなく、同様に、開口部３１ｄの縁及びドレイン電極１１ｄの縁が互いに一致している必要はない。つまり、開口部３１ｓの縁及びソース電極１１ｓの縁の間、並びに開口部３１ｄの縁及びドレイン電極１１ｄの縁の間に、例えばパッシベーション膜７が入り込んでいてもよい。

なお、これらのＧａＮ系ＨＥＭＴは、例えば無線通信の基地局に含まれる高出力増幅器に用いることができる。また、電源用途として、ＤＣ−ＤＣコンバータ、ＡＣ−ＡＣコンバータ、ＡＣ−ＤＣコンバータ、高周波電源等に使用することができる。電源用途では、ＧａＮの高耐圧、低損失及び高速スイッチングの特性を活かして、高周波化による受動部品の小型化及び素子数の低減等が可能となり、また、熱抵抗低減によるヒートシンクの小型化等が可能となる。そして、これらにより、電力変換装置の小型化、軽量化及び低コスト化が実現できる。

また、各化合物半導体層の材料は限定されない。例えば、ＧａＮ、ＡｌＮ又はＩｎＮ等の窒化物半導体を単独で用いてもよく、また、これらの二種以上の混晶を用いてもよい。また、基板としてはサファイア基板が好ましいが、他の基板を用いてもよい。

また、化合物半導体層の成長条件も特に限定されない。ＧａＮ系化合物半導体層については、種々のエピタキシャル横方向成長（ＥＬＯ：epitaxial lateral overgrowth）技術が開発されている。例えば、ハイドライド気相成長（ＨＶＰＥ：hydride vapor phase epitaxy）法に基づくＦＩＥＬＯ（facet-initiated ELO）技術、及び有機金属気相成長（ＭＯＶＰＥ：metal-organic vapor phase epitaxy）法に基づくＦＡＣＥＬＯ（facet-controlled ELO）技術等が開発されている。

また、化合物半導体層上に形成する半導体素子はＨＥＭＴに限定されない。例えば、ＩＧＢＴ（insulated gate bipolar transistor）を形成してもよい。

１：基板
２：ＡｌＮ層
２ｂ：開口部
３ａ、３ｂ：ｉ−ＧａＮ層
４ａ、４ｂ：ｉ−ＡｌＧａＮ層
５ａ、５ｂ：ｎ−ＡｌＧａＮ層
６ａ、６ｂ：ｎ−ＧａＮ層
７、８：パッシベーション膜
８：ｉ−ＡｌＧａＮ層
１０：活性領域
１１ｄ：ドレイン電極
１１ｇ：ゲート電極
１１ｓ：ソース電極
２１ａ、２１ｂ：ｉ−ＡｌＧａＮ層
２２ａ、２２ｂ：ｉ−ＧａＮ層
３１ｓ、３１ｄ：開口部

Claims (6)

1. 電子走行層と、
   前記電子走行層上方に形成された電子供給層と、
   前記電子供給層上方に形成されたゲート電極と、
   前記ゲート電極を間に挟んで形成され、前記電子走行層に電圧を印加するソース電極及びドレイン電極と、
   前記ソース電極と前記電子走行層との間の電流経路に位置し、前記ソース電極と接するＧａＮの第１の化合物半導体層と、
   前記ドレイン電極と前記電子走行層との間の電流経路に位置し、前記ドレイン電極と接するＧａＮの第２の化合物半導体層と、
   前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層より格子定数が小さく、引張歪みが生じている第３の化合物半導体層と、
   前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層より格子定数が小さく、引張歪みが生じている第４の化合物半導体層と、
   を有し、
   前記電子走行層の表面は（０００１）面であり、
   前記第１の化合物半導体層及び前記第２の化合物半導体層の表面は（０００−１）面であることを特徴とする化合物半導体装置。
2. 前記電子走行層、前記電子供給層、前記第１の化合物半導体層、及び前記第２の化合物半導体層は、窒化物半導体からなることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記窒化物半導体は、ＧａＮ、ＡｌＮ及びＩｎＮからなる群から選択された一種又は二種以上の混晶からなることを特徴とする請求項２に記載の化合物半導体装置。
4. 前記第１の化合物半導体層及び前記第２の化合物半導体層は、前記電子走行層と直接接していることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
5. 前記第３の化合物半導体層及び前記第４の化合物半導体層はＡｌＧａＮ層であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
6. 電子走行層上方に電子供給層を形成する工程と、
   前記電子供給層上方にゲート電極を形成する工程と、
   前記電子走行層に電圧を印加するソース電極及びドレイン電極を、前記ゲート電極を間に挟んで形成する工程と、
   前記ソース電極と前記電子走行層との間の電流経路に位置し、前記ソース電極と接するＧａＮの第１の化合物半導体層を形成する工程と、
   前記ドレイン電極と前記電子走行層との間の電流経路に位置し、前記ドレイン電極と接するＧａＮの第２の化合物半導体層を形成する工程と、
   前記第１の化合物半導体層の下方に、前記第１の化合物半導体層より格子定数が小さく、引張歪みが生じている第３の化合物半導体層を形成する工程と、
   前記第２の化合物半導体層の下方に、前記第２の化合物半導体層より格子定数が小さく、引張歪みが生じている第４の化合物半導体層を形成する工程と、
   を有し、
   前記電子走行層の表面を（０００１）面とし、
   前記第１の化合物半導体層及び前記第２の化合物半導体層の表面を（０００−１）面とすることを特徴とする化合物半導体装置の製造方法。

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