以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図1は、本発明の一実施形態に係る固体撮像装置1を備えた医療用X線撮像システム100の構成を示す図である。本実施形態のX線撮像システム100は、主に歯科医療におけるパノラマ撮影、セファロ撮影、CT撮影といった撮像モードを備えており、被検者の顎部のX線像を撮像する。X線撮像システム100は、固体撮像装置1とX線発生装置106とを備えており、X線発生装置106から出力されて被写体A(すなわち被検者の顎部)を透過したX線を固体撮像装置1により撮像する。
X線発生装置106は、被写体Aに向けてX線を発生する。X線発生装置106から発生したX線の照射野は、一次スリット板106bによって制御される。X線発生装置106にはX線管が内蔵されており、そのX線管の管電圧、管電流および通電時間などの条件が調整されることによって、被写体AへのX線照射量が制御される。また、X線発生装置106は、一次スリット板106bの開口範囲が制御されることで、或る撮像モードのときに所定の拡がり角でX線を出力し、別の撮像モードではこの所定の拡がり角より狭い拡がり角でX線を出力することができる。
固体撮像装置1は、2次元配列された複数の画素を有するCMOS型の固体撮像装置であり、被写体Aを通過したX線像を電気的な画像データDに変換する。固体撮像装置1の前方には、X線入射領域を制限する二次スリット板107が設けられる。
X線撮像システム100は、旋回アーム104を更に備えている。旋回アーム104は、X線発生装置106と固体撮像装置1とを互いに対向させるように保持して、CT撮影やパノラマ撮影の際にこれらを被写体Aの周りに旋回させる。また、セファロ撮影やリニア断層撮影の際には、固体撮像装置1及びX線発生装置106を被写体Aに対して直線変位させるためのスライド機構113が設けられる。旋回アーム104は、回転テーブルを構成するアームモータ109によって駆動され、その回転角度が角度センサ112によって検出される。また、アームモータ109は、XYテーブル114の可動部に搭載され、回転中心が水平面内で任意に調整される。
固体撮像装置1から出力される画像データDは、CPU(中央処理装置)121にいったん取り込まれた後、フレームメモリ122に格納される。フレームメモリ122に格納された画像データから、所定の演算処理によって任意の断層面に沿った断層画像やパノラマ画像、セファロ画像等が再生される。再生されたこれらの画像は、ビデオメモリ124に出力され、DA変換器125によってアナログ信号に変換された後、CRT(陰極線管)などの画像表示部126によって表示され、各種診断に供される。
CPU121には、信号処理に必要なワークメモリ123が接続され、さらにパネルスイッチやX線照射スイッチ等を備えた操作パネル119が接続されている。また、CPU121は、アームモータ109を駆動するモータ駆動回路111、一次スリット板106b及び二次スリット板107の開口範囲を制御するスリット制御回路115及び116、並びにX線発生装置106を制御するX線制御回路118にそれぞれ接続され、さらに、固体撮像装置1を駆動するためのクロック信号を出力する。X線制御回路118は、固体撮像装置1により撮像された信号に基づいて、被写体へのX線照射量を帰還制御する。
図2は、被写体A(被検者の頭部)の上方から見て、固体撮像装置1及びX線発生装置106が被写体Aに対して直線変位する様子を示す図である。セファロ撮影の際、固体撮像装置1及びX線発生装置106は、スライド機構113によって、被写体Aを挟んだ両側において互いに対向した状態を維持しつつ同一方向(図中の矢印B)に直線移動しながら、被写体AにX線を照射し、被写体Aを通過したX線像の撮像を連続して行う。
図3及び図4は、本実施形態における固体撮像装置1の構成を示す図である。図3は固体撮像装置1の平面図である。図4(a)は図3のIVa−IVa線に沿った固体撮像装置1の側断面図であり、図4(b)は図3のIVb−IVb線に沿った固体撮像装置1の側断面図である。なお、図3及び図4には、理解を容易にするためXYZ直交座標系を併せて示している。
図3及び図4(a)に示すように、固体撮像装置1は半導体基板3A(第1の基板)および半導体基板3B(第2の基板)を備えており、この二枚の半導体基板3A,3Bによって一つの撮像領域が構成されている。固体撮像装置1の撮像領域に要求される大きさはその撮像用途により様々であるが、歯科の診断におけるX線撮影では、セファロ撮影において撮像領域の長手方向の幅が22cm以上といった長尺のものが要求される。そこで、本実施形態のように、固体撮像装置1に要求される寸法より短い二枚の半導体基板3A、3Bを長尺方向に並べ、それぞれの画素配列10A,10Bを合わせて一つの撮像領域として使用(いわゆるタイリング)することによって、要求寸法を満足することができる。なお、このように二枚の半導体基板3A、3Bを並べて使用する場合、これらの画素配列の境界部分(継ぎ目)にはX線像が撮像されない領域(デッドエリアC)が生じてしまう。これは、半導体基板3A及び3Bそれぞれの端部と、これらの半導体基板3A,3B上に作製される画素配列10A,10Bそれぞれの端部との隙間をなくすことが製造上困難であることに因る。
固体撮像装置1は、半導体基板3Aの主面にそれぞれ作り込まれた画素配列10A(第1の画素配列)および走査シフトレジスタ30Aと、半導体基板3Bの主面にそれぞれ作り込まれた画素配列10B(第2の画素配列)および走査シフトレジスタ30Bとを備えている。また、固体撮像装置1は信号出力部20を更に備えており、この信号出力部20は、半導体基板3Aの主面に作り込まれた複数の信号読出部21A〜21Hと、半導体基板3Bの主面に作り込まれた複数の信号読出部21I〜21Lと、各信号読出部21A〜21Lに対応する複数のアナログ/ディジタル(A/D)変換器22A〜22Lと、各A/D変換器22A〜22Lに対応する複数のFIFO(First-In-First-Out)データバッファ23A〜23Lとを有している。
また、固体撮像装置1は、平板状の基材2、シンチレータ4A,4BおよびX線遮蔽部材5を備えている。上述した半導体基板3A,3Bは基材2に貼り付けられ、シンチレータ4A及び4Bは半導体基板3A上及び半導体基板3B上にそれぞれ配置されている。シンチレータ4A及び4Bは、入射したX線に応じてシンチレーション光を発生してX線像を光像へと変換し、この光像を画素配列10A及び10Bへそれぞれ出力する。シンチレータ4A,4Bは画素配列10A,10Bを覆うようにそれぞれ設置されるか、或いは画素配列10A,10B上に蒸着によりそれぞれ設けられる。X線遮蔽部材5は、X線の透過率が極めて低い鉛等の材料からなる。X線遮蔽部材5は、半導体基板3A,3Bの周縁部、特に走査シフトレジスタ30A,30B並びに信号読出部21A〜21Lが配置された領域を覆っており、走査シフトレジスタ30A,30B並びに信号読出部21A〜21LへのX線の入射を防止する。
画素配列10Aは、M×NA個の画素P(図4(a),(b)を参照)がM行NA列に2次元配列されることにより構成されている。また、画素配列10Bは、M×NB個の画素PがM行NB列に2次元配列されることにより構成されている。なお、図3において、列方向はX軸方向と一致し、行方向はY軸方向と一致する。M,NA,NBそれぞれは2以上の整数であり、NA>NBを満たす。また、画素配列10A,10Bにおける行方向の画素Pの数(NA+NB)は、列方向の画素Pの数Mより多いことが好ましい。その場合、画素配列10A及び10Bからなる撮像領域は、行方向(Y軸方向)を長手方向とし、列方向(X軸方向)を短手方向とする長方形状を呈する。各画素Pは、例えば100μmピッチで配列されており、PPS方式のものであって共通の構成を有している。
ここで、図3において、画素配列10Aに含まれるNA列のうち最も左端に位置する列(すなわちY座標が最も小さい列)を第1列とし、反対側の右端に位置する列を第NA列とする。また、同図において、画素配列10Bに含まれるNB列のうち最も左端に位置する列(Y座標が最も小さい列)を第1列とし、反対側の右端に位置する列を第NB列とする。この場合、本実施形態では画素配列10Bの第1列と画素配列10Aの第NA列とが互いに沿うように画素配列10A及び10Bが配置される。
また、画素配列10Aの第1列を含む一又は複数の連続した列はX線遮蔽部材5によって覆われていて、入射X線から遮蔽された不感領域となっている。すなわち、これらの列には光が入射せず電荷が発生しないので、撮像には寄与しない。同様に、画素配列10Bの第NB列を含む一又は複数の連続した列もまたX線遮蔽部材5によって覆われており、不感領域となっている。したがって、画素配列10A,10Bにおいては、X線遮蔽部材5によって覆われたこれらの画素列を除く他の画素列によって撮像の為の有効な領域が構成される。換言すれば、固体撮像装置1における有効撮像領域は、X線遮蔽部材5の開口5aによって規定される。
信号出力部20は、各画素Pから出力された電荷の量に応じた電圧値を保持し、その保持した電圧値をディジタル値に変換してデータバスDBへ出力する。複数の信号読出部21A〜21Hは、一つの信号読出部につき画素配列10Aにおける二以上の画素列に対応して設けられており、対応する画素列の各画素Pから出力された電荷の量に応じた電圧値を保持し、この電圧値を対応するA/D変換器22A〜22Hへそれぞれ出力する。同様に、複数の信号読出部21I〜21Lは、一つの信号読出部につき画素配列10Bにおける二以上の画素列に対応して設けられており、対応する画素列の各画素Pから出力された電荷の量に応じた電圧値を保持し、この電圧値を対応するA/D変換器22I〜22Lへそれぞれ出力する。このとき、走査シフトレジスタ30A及び30Bは、各画素Pに蓄積された電荷が行毎に信号読出部21A〜21Lへ順次出力されるように各画素Pを制御する。
複数のA/D変換器22A〜22Lは、対応する信号読出部21A〜21Lから出力された電圧値を入力し、その入力した電圧値(アナログ値)に対してA/D変換処理を施し、その入力電圧値に応じたディジタル値を生成する。複数のA/D変換器22A〜22Lは、生成したディジタル値を当該A/D変換器22A〜22Lに対応するFIFOデータバッファ23A〜23Lへ出力する。
複数のFIFOデータバッファ23A〜23Lは、画素配列10Aに含まれるNA列、および画素配列10Bに含まれるNB列のそれぞれに対応する全てのディジタル値が揃った後、該ディジタル値をデータバスDBへ出力する。このとき、FIFOデータバッファ23A〜23Fは、画素配列10Aの第1列から第n列(2≦n<NA)までの各列に対応するディジタル値(図3の境界線Eより左側に配置された6個のFIFOデータバッファ23A〜23Fに格納されたディジタル値)を順次にデータバスDBへ出力する。そして、この出力動作と並行して、FIFOデータバッファ23G〜23Lは、画素配列10Aの第(n+1)列から、第NA列および画素配列10Bの第1列を経て第NB列までの各列に対応するディジタル値(図3の境界線Eより右側に配置された6個のFIFOデータバッファ23G〜23Lに格納されたディジタル値)を順次にデータバスDBへ出力する。すなわち、データバスDBを制御するCPU等の処理装置から見た場合、境界線Eより左側に配置された6個のFIFOデータバッファ23A〜23Fが一つの出力ポートを構成し、境界線Eより右側に配置された6個のFIFOデータバッファ23G〜23Lが別の出力ポートを構成する。
続いて、本実施形態に係る固体撮像装置1の詳細な構成について説明する。図5は、固体撮像装置1の内部構成を示す図であって、複数の信号読出部21A〜21Lのうち一つの信号読出部に対応する画素配列10A(10B)の部分(画素ブロック)を代表して示している。画素配列10A(10B)における当該画素ブロックは、画素P1,i〜PM,kがM行(k−i+1)列に2次元配列されて成る。画素Pm,jは第m行第j列に位置する。ここで、i,kは1以上の整数であり、1≦i<k≦NA(またはNB)を満たす。また、mは1以上M以下の各整数であり、jはi以上k以下の各整数である。第m行の(k−i+1)個の画素Pm,i〜Pm,kそれぞれは、第m行選択用配線LV,mにより走査シフトレジスタ30A(または30B)と接続されている。なお、図5において、走査シフトレジスタ30A及び30Bは制御部6に含まれている。第j列のM個の画素P1,j〜PM,jそれぞれの出力端は、第j列読出用配線LO,jにより、信号読出部21A〜21Lの積分回路Sjと接続されている。
信号読出部21A〜21Lのそれぞれは、(k−i+1)個の積分回路Si〜Skおよび(k−i+1)個の保持回路Hi〜Hkを含む。各積分回路Sjは共通の構成を有している。また、各保持回路Hjは共通の構成を有している。各積分回路Sjは、読出用配線LO,jと接続された入力端を有し、この入力端に入力された電荷を蓄積して、その蓄積電荷量に応じた電圧値を出力端から保持回路Hjへ出力する。(k−i+1)個の積分回路Si〜Skそれぞれは、リセット用配線LRにより制御部6と接続され、また、ゲイン設定用配線LGにより制御部6と接続されている。各保持回路Hjは、積分回路Sjの出力端と接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線Loutへ出力する。(k−i+1)個の保持回路Hi〜Hkそれぞれは、保持用配線LHにより制御部6と接続されている。また、各保持回路Hjは、第j列選択用配線LH,jにより制御部6の読出シフトレジスタ31A(または31B)と接続されている。
A/D変換器22A〜22Lは、(k−i+1)個の保持回路Hi〜Hkそれぞれから電圧出力用配線Loutへ出力される電圧値を入力し、その入力した電圧値(アナログ値)に対してA/D変換処理を行い、その入力電圧値に応じたディジタル値をFIFOデータバッファ23A〜23Lへそれぞれ出力する。
制御部6の走査シフトレジスタ30A(30B)は、第m行選択制御信号Vsel(m)を第m行選択用配線LV,mへ出力して、この第m行選択制御信号Vsel(m)を第m行の(k−i+1)個の画素Pm,i〜Pm,kそれぞれに与える。M個の行選択制御信号Vsel(1)〜Vsel(M)は順次に有意値とされる。また、制御部6の読出シフトレジスタ31A(31B)は、第j列選択制御信号Hsel(j)を第j列選択用配線LH,jへ出力して、この第j列選択制御信号Hsel(j)を保持回路Hjに与える。(k−i+1)個の列選択制御信号Hsel(i)〜Hsel(k)も順次に有意値とされる。
また、制御部6は、リセット制御信号Resetをリセット用配線LRへ出力して、このリセット制御信号Resetを(k−i+1)個の積分回路Si〜Skそれぞれに与える。制御部6は、ゲイン設定信号Gainをゲイン設定用配線LGへ出力して、このゲイン設定信号Gainを(k−i+1)個の積分回路Si〜Skそれぞれに与える。制御部6は、保持制御信号Holdを保持用配線LHへ出力して、この保持制御信号Holdを(k−i+1)個の保持回路Hi〜Hkそれぞれに与える。さらに、制御部6は、図示してはいないが、A/D変換器22A〜22LにおけるA/D変換処理をも制御する。
図6は、固体撮像装置1の上記画素ブロックに含まれる画素Pm,j、積分回路Sjおよび保持回路Hjそれぞれの回路図である。ここでは、画素P1,i〜PM,kを代表して画素Pm,jの回路図を示し、(k−i+1)個の積分回路Si〜Skを代表して積分回路Sjの回路図を示し、また、(k−i+1)個の保持回路Hi〜Hkを代表して保持回路Hjの回路図を示す。すなわち、第m行第j列の画素Pm,jおよび第j列読出用配線LO,jに関連する回路部分を示す。
画素Pm,jは、フォトダイオードPDおよび読出用スイッチSW1を含む。フォトダイオードPDのアノード端子は接地され、フォトダイオードPDのカソード端子は読出用スイッチSW1を介して第j列読出用配線LO,jと接続されている。フォトダイオードPDは、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。読出用スイッチSW1は、制御部6から第m行選択用配線LV,mを通った第m行選択制御信号Vsel(m)が与えられる。第m行選択制御信号Vsel(m)は、画素配列10Aにおける第m行のNA個の画素Pm,1〜Pm,NA、および画素配列10Bにおける第m行のNB個の画素Pm,1〜Pm,NBそれぞれの読出用スイッチSW1の開閉動作を指示するものである。
この画素Pm,jでは、第m行選択制御信号Vsel(m)がローレベルであるときに読出用スイッチSW1が開いて、フォトダイオードPDで発生した電荷は第j列読出用配線LO,jへ出力されることなく接合容量部に蓄積される。一方、第m行選択制御信号Vsel(m)がハイレベルであるときに読出用スイッチSW1が閉じて、それまでフォトダイオードPDで発生して接合容量部に蓄積されていた電荷は、読出用スイッチSW1を経て第j列読出用配線LO,jへ出力される。
第j列読出用配線LO,jは、画素配列10A(または10B)における第j列のM個の画素P1,j〜PM,jそれぞれの読出用スイッチSW1と接続されている。第j列読出用配線LO,jは、M個の画素P1,j〜PM,jのうちの何れかの画素のフォトダイオードPDで発生した電荷を、該画素の読出用スイッチSW1を介して読み出して、積分回路Sjへ転送する。
積分回路Sjは、アンプA2,積分用容量素子C21,積分用容量素子C22,放電用スイッチSW21およびゲイン設定用スイッチSW22を含む。積分用容量素子C21および放電用スイッチSW21は、互いに並列的に接続されて、アンプA2の入力端子と出力端子との間に設けられている。また、積分用容量素子C22およびゲイン設定用スイッチSW22は、互いに直列的に接続されて、ゲイン設定用スイッチSW22がアンプA2の入力端子側に接続されるようにアンプA2の入力端子と出力端子との間に設けられている。アンプA2の入力端子は、第j列読出用配線LO,jと接続されている。
放電用スイッチSW21には、制御部6からリセット用配線LRを経たリセット制御信号Resetが与えられる。リセット制御信号Resetは、画素配列10Aに対応するNA個の積分回路S1〜SNA、および画素配列10Bに対応するNB個の積分回路S1〜SNBそれぞれの放電用スイッチSW21の開閉動作を指示するものである。ゲイン設定用スイッチSW22は、制御部6からゲイン設定用配線LGを経たゲイン設定信号Gainが与えられる。ゲイン設定信号Gainは、画素配列10Aに対応するNA個の積分回路S1〜SNA、および画素配列10Bに対応するNB個の積分回路S1〜SNBそれぞれのゲイン設定用スイッチSW22の開閉動作を指示するものである。
この積分回路Sjでは、積分用容量素子C21,C22およびゲイン設定用スイッチSW22は、容量値が可変である帰還容量部を構成している。すなわち、ゲイン設定信号Gainがローレベルであってゲイン設定用スイッチSW22が開いているときには、帰還容量部の容量値は積分用容量素子C21の容量値と等しい。一方、ゲイン設定信号Gainがハイレベルであってゲイン設定用スイッチSW22が閉じているときには、帰還容量部の容量値は、積分用容量素子C21,C22それぞれの容量値の和と等しい。リセット制御信号Resetがハイレベルであるときに、放電用スイッチSW21が閉じて、帰還容量部が放電され、積分回路Sjから出力される電圧値が初期化される。一方、リセット制御信号Resetがローレベルであるときに、放電用スイッチSW21が開いて、入力端に入力された電荷が帰還容量部に蓄積され、その蓄積電荷量に応じた電圧値が積分回路Sjから出力される。
保持回路Hjは、入力用スイッチSW31,出力用スイッチSW32および保持用容量素子C3を含む。保持用容量素子C3の一端は接地されている。保持用容量素子C3の他端は、入力用スイッチSW31を介して積分回路Sjの出力端と接続され、出力用スイッチSW32を介して電圧出力用配線Loutと接続されている。入力用スイッチSW31には、制御部6から保持用配線LHを通った保持制御信号Holdが与えられる。保持制御信号Holdは、画素配列10Aに対応するNA個の保持回路H1〜HNA、および画素配列10Bに対応するNB個の保持回路H1〜HNBそれぞれの入力用スイッチSW31の開閉動作を指示する信号である。出力用スイッチSW32には、制御部6から第j列選択用配線LH,jを通った第j列選択制御信号Hsel(j)が与えられる。第j列選択制御信号Hsel(j)は、保持回路Hjの出力用スイッチSW32の開閉動作を指示する信号である。
この保持回路Hjでは、保持制御信号Holdがハイレベルからローレベルに転じると、入力用スイッチSW31が閉状態から開状態に転じて、そのときに入力端に入力されている電圧値が保持用容量素子C3に保持される。また、第j列選択制御信号Hsel(j)がハイレベルであるときに、出力用スイッチSW32が閉じて、保持用容量素子C3に保持されている電圧値が電圧出力用配線Loutへ出力される。
制御部6は、画素配列10A(または10B)における第m行の(k−i+1)個の画素Pm,i〜Pm,kそれぞれの受光強度に応じた電圧値を出力するに際して、リセット制御信号Resetにより、(k−i+1)個の積分回路Si〜Skそれぞれの放電用スイッチSW21を一旦閉じた後に開くよう指示した後、第m行選択制御信号Vsel(m)により、画素配列10A(10B)における第m行の(k−i+1)個の画素Pm,i〜Pm,kそれぞれの読出用スイッチSW1を所定期間に亘り閉じるよう指示する。制御部6は、その所定期間に、保持制御信号Holdにより、(k−i+1)個の保持回路Hi〜Hkそれぞれの入力用スイッチSW31を閉状態から開状態に転じるよう指示する。そして、制御部6は、その所定期間の後に、列選択制御信号Hsel(i)〜Hsel(k)により、(k−i+1)個の保持回路Hi〜Hkそれぞれの出力用スイッチSW32を順次に一定期間だけ閉じるよう指示する。制御部6は、以上のような制御を各行について順次に行う。
このように、制御部6は、画素配列10A(10B)の各画素ブロックに含まれる画素P1,i〜PM,kそれぞれの読出用スイッチSW1の開閉動作を制御するとともに、信号読出部21A〜21Lにおける電圧値の保持動作および出力動作を制御する。これにより、制御部6は、M×(k−i+1)個の画素P1,i〜PM,kそれぞれのフォトダイオードPDで発生した電荷の量に応じた電圧値を各フレーム毎に信号読出部21A〜21Lから繰り返し出力させる。
次に、固体撮像装置1の動作について詳細に説明する。固体撮像装置1では、制御部6による制御の下で、M個の行選択制御信号Vsel(1)〜Vsel(M)、(NA+NB)個の列選択制御信号Hsel(1)〜Hsel(NA)及びHsel(1)〜Hsel(NB)、リセット制御信号Reset並びに保持制御信号Holdそれぞれが所定のタイミングでレベル変化することにより、画素配列10A及び10Bに入射された光の像を撮像してフレームデータを得ることができる。なお、以下の説明においては、ゲイン設定用スイッチSW22は、閉じているものとする。
図7は、画素配列10Aの第1列〜第n列(図3に示した境界線Eより左側の画素配列)に含まれる画素ブロックの動作と、この画素ブロックに対応する信号出力部20の動作とを説明するタイミングチャートである。この図には、上から順に、(a)積分回路Si〜Skそれぞれの放電用スイッチSW21の開閉動作を指示するリセット制御信号Reset、(b)当該画素ブロックにおける第1行の画素P1,i〜P1,kそれぞれの読出用スイッチSW1の開閉動作を指示する第1行選択制御信号Vsel(1)、(c)当該画素ブロックにおける第2行の画素P2,i〜P2,kそれぞれの読出用スイッチSW1の開閉動作を指示する第2行選択制御信号Vsel(2)、ならびに、(d)保持回路Hi〜Hkそれぞれの入力用スイッチSW31の開閉動作を指示する保持制御信号Holdが示されている。
また、この図には、更に続いて順に、(e)保持回路Hiの出力用スイッチSW32の開閉動作を指示する第i列選択制御信号Hsel(i)、(f)保持回路Hjの出力用スイッチSW32の開閉動作を指示する第j列選択制御信号Hsel(j)、(g)保持回路Hk−2の出力用スイッチSW32の開閉動作を指示する第(k−2)列選択制御信号Hsel(k−2)、(h)保持回路Hk−1の出力用スイッチSW32の開閉動作を指示する第(k−1)列選択制御信号Hsel(k−1)、および、(i)保持回路Hkの出力用スイッチSW32の開閉動作を指示する第k列選択制御信号Hsel(k)が示されている。
第1行の(k−i+1)個の画素P1,i〜P1,kそれぞれのフォトダイオードPDで発生し接合容量部に蓄積された電荷の読出しは、以下のようにして行われる。時刻t10前には、M個の行選択制御信号Vsel(1)〜Vsel(M)、(k−i+1)個の列選択制御信号Hsel(i)〜Hsel(k)、リセット制御信号Resetおよび保持制御信号Holdそれぞれは、ローレベルとされている。
時刻t10から時刻t11までの期間、制御部6からリセット用配線LRに出力されるリセット制御信号Resetがハイレベルとなり、これにより、(k−i+1)個の積分回路Si〜Skそれぞれにおいて、放電用スイッチSW21が閉じて、積分用容量素子C21,C22が放電される。また、時刻t11より後の時刻t12から時刻t15までの期間、制御部6から第1行選択用配線LV,1に出力される第1行選択制御信号Vsel(1)がハイレベルとなり、これにより、当該画素ブロックにおける第1行の(k−i+1)個の画素P1,i〜P1,kそれぞれの読出用スイッチSW1が閉じる。
この期間(t12〜t15)内において、時刻t13から時刻t14までの期間、制御部6から保持用配線LHへ出力される保持制御信号Holdがハイレベルとなり、これにより、(k−i+1)個の保持回路Hi〜Hkそれぞれにおいて入力用スイッチSW31が閉じる。
期間(t12〜t15)内では、第1行の各画素P1,jの読出用スイッチSW1が閉じており、各積分回路Sjの放電用スイッチSW21が開いている。したがって、それまでに画素P1,jのフォトダイオードPDで発生して接合容量部に蓄積されていた電荷は、その画素P1,jの読出用スイッチSW1および第j列読出用配線LO,jを通って、積分回路Sjの積分用容量素子C21,C22に転送されて蓄積される。そして、各積分回路Sjの積分用容量素子C21,C22に蓄積されている電荷の量に応じた電圧値が積分回路Sjの出力端から出力される。
その期間(t12〜t15)内の時刻t14に、保持制御信号Holdがハイレベルからローレベルに転じることにより、(k−i+1)個の保持回路Hi〜Hkそれぞれにおいて、入力用スイッチSW31が閉状態から開状態に転じ、そのときに積分回路Sjの出力端から出力されて保持回路Hjの入力端に入力されている電圧値が保持用容量素子C3に保持される。
そして、期間(t12〜t15)の後、制御部6から列選択用配線LH,i〜LH,kに出力される列選択制御信号Hsel(i)〜Hsel(k)が、Hsel(k)から開始して逆順に(すなわち、列番が降順となる順序で)一定期間だけハイレベルとなり、これにより、(k−i+1)個の保持回路Hi〜Hkそれぞれの出力用スイッチSW32が逆順に一定期間だけ閉じて、各保持回路Hjの保持用容量素子C3に保持されている電圧値は出力用スイッチSW32を経て電圧出力用配線Loutへ逆順でもって出力される。この電圧出力用配線Loutへ出力される電圧値Voutは、第1行の(k−i+1)個の画素P1,i〜P1,kそれぞれのフォトダイオードPDにおける受光強度を表すものである。(k−i+1)個の保持回路Hi〜Hkそれぞれから逆順で出力された電圧値はA/D変換器22A〜22Lのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
続いて、第2行の(k−i+1)個の画素P2,i〜P2,kそれぞれのフォトダイオードPDで発生し接合容量部に蓄積された電荷の読出しが以下のようにして行われる。
前述した動作において列選択制御信号Hsel(k)がハイレベルとなる時刻t20から、列選択制御信号Hsel(i)が一度ハイレベルになってからローレベルとなる時刻より後の時刻t21までの期間、制御部6からリセット用配線LRに出力されるリセット制御信号Resetがハイレベルとなり、これにより、(k−i+1)個の積分回路Si〜Skそれぞれにおいて、放電用スイッチSW21が閉じて、積分用容量素子C21,C22が放電される。また、時刻t21より後の時刻t22から時刻t25までの期間、制御部6から第2行選択用配線LV,2に出力される第2行選択制御信号Vsel(2)がハイレベルとなり、これにより、当該画素ブロックにおける第2行の(k−i+1)個の画素P2,i〜P2,kそれぞれの読出用スイッチSW1が閉じる。
この期間(t22〜t25)内において、時刻t23から時刻t24までの期間、制御部6から保持用配線LHへ出力される保持制御信号Holdがハイレベルとなり、これにより、(k−i+1)個の保持回路Hi〜Hkそれぞれにおいて入力用スイッチSW31が閉じる。
そして、期間(t22〜t25)の後に、制御部6から列選択用配線LH,i〜LH,kに出力される列選択制御信号Hsel(i)〜Hsel(k)がHsel(k)から開始して逆順に一定期間だけハイレベルとなり、これにより、(k−i+1)個の保持回路Hi〜Hkそれぞれの出力用スイッチSW32が逆順で一定期間だけ閉じる。以上のようにして、第2行の(k−i+1)個の画素P2,i〜P2,kそれぞれのフォトダイオードPDにおける受光強度を表す電圧値Voutが電圧出力用配線Loutへ出力される。(k−i+1)個の保持回路Hi〜Hkそれぞれから逆順でもって出力された電圧値はA/D変換器22A〜22Lのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
図8は、画素配列10Aの第(n+1)列〜第NA列、および画素配列10Bの第1列〜第NB列(図3に示した境界線Eより右側の画素配列)に含まれる画素ブロックの動作と、この画素ブロックに対応する信号出力部20の動作とを説明するタイミングチャートである。この図には、上から順に、(a)リセット制御信号Reset、(b)第1行選択制御信号Vsel(1)、(c)第2行選択制御信号Vsel(2)、及び(d)保持制御信号Holdが示されている。なお、これらの信号の動作は図7(a)〜(d)に示したものと同一であり、画素P1,i〜PM,k、積分回路Si〜Sk、および保持回路Hi〜Hkの動作もまた、保持回路Hi〜Hkの出力順を除いて上述した動作と同様なので、これらに関する詳細な説明を省略する。
また、この図には、更に続いて順に、(e)保持回路Hiの出力用スイッチSW32の開閉動作を指示する第i列選択制御信号Hsel(i)、(f)保持回路Hi+1の出力用スイッチSW32の開閉動作を指示する第(i+1)列選択制御信号Hsel(i+1)、(g)保持回路Hi+2の出力用スイッチSW32の開閉動作を指示する第(i+2)列選択制御信号Hsel(i+2)、(h)保持回路Hjの出力用スイッチSW32の開閉動作を指示する第j列選択制御信号Hsel(j)、および、(i)保持回路Hkの出力用スイッチSW32の開閉動作を指示する第k列選択制御信号Hsel(k)が示されている。
第1行の(k−i+1)個の画素P1,i〜P1,kそれぞれのフォトダイオードPDで発生し接合容量部に蓄積された電荷の読出しが行われ、各保持回路Hjの保持用容量素子C3に保持される期間(t10〜t15)の後、制御部6から列選択用配線LH,i〜LH,kに出力される列選択制御信号Hsel(i)〜Hsel(k)が、Hsel(i)から開始して正順に(すなわち、列番が昇順となる順序で)一定期間だけハイレベルとなり、これにより、(k−i+1)個の保持回路Hi〜Hkそれぞれの出力用スイッチSW32が正順に一定期間だけ閉じて、各保持回路Hjの保持用容量素子C3に保持されている電圧値は出力用スイッチSW32を経て電圧出力用配線Loutへ正順でもって出力される。(k−i+1)個の保持回路Hi〜Hkそれぞれから正順で出力された電圧値はA/D変換器22A〜22Lのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
続いて、第2行の(k−i+1)個の画素P2,i〜P2,kそれぞれのフォトダイオードPDで発生し接合容量部に蓄積された電荷の読出しが行われ、各保持回路Hjの保持用容量素子C3に保持される期間(t21〜t25)の後、制御部6から列選択用配線LH,i〜LH,kに出力される列選択制御信号Hsel(i)〜Hsel(k)がHsel(i)から開始して正順に一定期間だけハイレベルとなり、これにより、(k−i+1)個の保持回路Hi〜Hkそれぞれの出力用スイッチSW32が正順で一定期間だけ閉じる。以上のようにして、第2行の(k−i+1)個の画素P2,i〜P2,kそれぞれのフォトダイオードPDにおける受光強度を表す電圧値Voutが電圧出力用配線Loutへ出力される。(k−i+1)個の保持回路Hi〜Hkそれぞれから正順でもって出力された電圧値はA/D変換器22A〜22Lのいずれかに入力されて、その入力電圧値に応じたディジタル値に変換される。
図7及び図8に示した第1行および第2行についての動作に続いて、以降、第3行から第M行まで同様の動作が行われて、1回の撮像で得られる画像を表すフレームデータが得られる。また、第M行について動作が終了すると、再び第1行から第M行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが得られる。このように、一定周期で同様の動作を繰り返すことで、当該画素ブロックが受光した光像の2次元強度分布を表す電圧値Voutが電圧出力用配線Loutへ出力されて、繰り返してフレームデータが得られる。
続いて、FIFOデータバッファ23A〜23Lの動作について説明する。図9は、画素配列10Aの第1列〜第n列(図3に示した境界線Eより左側の画素配列)に含まれる画素ブロックに対応して設けられたFIFOデータバッファ23A〜23Fの入出力動作を説明するタイミングチャートである。この図には、上から順に、(a)A/D変換器22A〜22FからFIFOデータバッファ23A〜23Fにディジタル値が書き込まれるタイミング、(b)FIFOデータバッファ23Aに記憶されたディジタル値が読み出されるタイミング、(c)FIFOデータバッファ23Bに記憶されたディジタル値が読み出されるタイミング、(d)FIFOデータバッファ23Cに記憶されたディジタル値が読み出されるタイミング、(e)FIFOデータバッファ23Dに記憶されたディジタル値が読み出されるタイミング、(f)FIFOデータバッファ23Eに記憶されたディジタル値が読み出されるタイミング、および(g)FIFOデータバッファ23Fに記憶されたディジタル値が読み出されるタイミングが示されている。
図9(a)に示すように、A/D変換器22A〜22FからFIFOデータバッファ23A〜23Fへのディジタル値の書き込み動作は、FIFOデータバッファ23A〜23Fのそれぞれにおいて同時に並行して行われる。そして、画素配列10A,10Bを構成する第1行〜第M行のうち、第m行に対応するディジタル値をFIFOデータバッファ23A〜23Fへ書き込む動作が開始されるタイミング(図中の時刻t30)とほぼ同じタイミングで、その前の第(m−1)行に対応するディジタル値が、FIFOデータバッファ23A〜23FからデータバスDB(図3参照)を介して読み出され始める。
このとき、FIFOデータバッファ23A〜23Fに記憶されたディジタル値は、FIFOデータバッファ23Fから開始してFIFOデータバッファ23Aまで、画素配列10A,10Bの列番号と逆順で読み出される。具体的には、FIFOデータバッファ23Fからの読み出し動作(図9(g))が終了した後にFIFOデータバッファ23Eからの読み出し動作が開始され(図9(f))、FIFOデータバッファ23Eからの読み出し動作が終了した後にFIFOデータバッファ23Dからの読み出し動作が開始され(図9(e))、以降、FIFOデータバッファ23Aの読み出しが終了するまで(図9(b))、各FIFOデータバッファからディジタル値がこの順で読み出される。
前述したように、信号読出部21A〜21Fのそれぞれにおいて保持されている各列毎の電圧値は、対応するA/D変換器22A〜22Fへ列番号とは逆の順序でもって出力される。そして、A/D変換器22A〜22Fから出力されたディジタル値は同時に並行してFIFOデータバッファ23A〜23Fへ書き込まれ、データバスDBを介してディジタル値が読み出される際にも、この順序でもって(すなわち列番号とは逆順で)読み出される。したがって、上記のようにFIFOデータバッファ23Fから読み出しを開始することにより、信号出力部20は、画素配列10Aの第1列から第n列までの各列に対応するディジタル値を、第n列から開始して第1列まで順次に、列番号とは逆順で出力することとなる。
FIFOデータバッファ23A〜23Fは、このようにして第(m−1)行に対応するディジタル値をデータバスDBへ出力したのち、該ディジタル値の出力動作と並行して入力した第m行に対応するディジタル値を、図中の時刻t31(第m+1行に対応するディジタル値をFIFOデータバッファ23A〜23Fへ書き込む動作が開始されるタイミング)とほぼ同じタイミングで、且つ第(m−1)行に対応するディジタル値を出力した際と同じ順序で、データバスDBへ出力する。このような動作が第1行から第M行まで行われることにより、フレームデータがデータバスDBへ出力される。また、第M行について動作が終了すると、再び第1行から第M行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが出力される。
図10は、画素配列10Aの第(n+1)列〜第NA列および画素配列10Bの第1列〜第NB列(図3に示した境界線Eより右側の画素配列)に含まれる画素ブロックに対応して設けられたFIFOデータバッファ23G〜23Lの入出力動作を説明するタイミングチャートである。この図には、上から順に、(a)A/D変換器22G〜22LからFIFOデータバッファ23G〜23Lにディジタル値が書き込まれるタイミング、(b)FIFOデータバッファ23Gに記憶されたディジタル値が読み出されるタイミング、(c)FIFOデータバッファ23Hに記憶されたディジタル値が読み出されるタイミング、(d)FIFOデータバッファ23Iに記憶されたディジタル値が読み出されるタイミング、(e)FIFOデータバッファ23Jに記憶されたディジタル値が読み出されるタイミング、(f)FIFOデータバッファ23Kに記憶されたディジタル値が読み出されるタイミング、および(g)FIFOデータバッファ23Lに記憶されたディジタル値が読み出されるタイミングが示されている。
図10(a)に示すように、A/D変換器22G〜22LからFIFOデータバッファ23G〜23Lへのディジタル値の書き込み動作は、FIFOデータバッファ23G〜23Lのそれぞれにおいて同時に並行して行われる。そして、画素配列10A,10Bを構成する第1行〜第M行のうち、第m行に対応するディジタル値をFIFOデータバッファ23G〜23Lへ書き込む動作が開始されるタイミング(図中の時刻t30)とほぼ同じタイミングで、その前の第(m−1)行に対応するディジタル値が、FIFOデータバッファ23G〜23LからデータバスDB(図3参照)を介して読み出され始める。
このとき、FIFOデータバッファ23G〜23Lに記憶されたディジタル値は、FIFOデータバッファ23Gから開始してFIFOデータバッファ23Lまで、画素配列10A,10Bの列番号に対して正順で読み出される。具体的には、FIFOデータバッファ23Gからの読み出し動作(図10(b))が終了した後にFIFOデータバッファ23Hからの読み出し動作が開始され(図10(c))、FIFOデータバッファ23Hからの読み出し動作が終了した後にFIFOデータバッファ23Iからの読み出し動作が開始され(図10(d))、以降、FIFOデータバッファ23Lの読み出しが終了するまで(図10(g))、各FIFOデータバッファからディジタル値がこの順で読み出される。
前述したように、信号読出部21G〜21Lのそれぞれにおいて保持されている各列毎の電圧値は、対応するA/D変換器22G〜22Lへ列番号に対して正順でもって出力される。そして、A/D変換器22G〜22Lから出力されたディジタル値は同時に並行してFIFOデータバッファ23G〜23Lへ書き込まれ、データバスDBを介してディジタル値が読み出される際にも、この順序でもって(すなわち列番号に対し正順で)読み出される。したがって、上記のようにFIFOデータバッファ23Gから読み出しを開始することにより、信号出力部20は、画素配列10Aの第(n+1)列から、第NA列および画素配列10Bの第1列を経て第NB列までの各列に対応するディジタル値を正順で、すなわち画素配列10Aの第1列ないし第n列の各列に対応するディジタル値の出力順序とは逆の順序でもって順次に出力する。
FIFOデータバッファ23G〜23Lは、このようにして第(m−1)行に対応するディジタル値をデータバスDBへ出力したのち、該ディジタル値の出力動作と並行して入力した第m行に対応するディジタル値を、図中の時刻t31(第m+1行に対応するディジタル値をFIFOデータバッファ23G〜23Lへ書き込む動作が開始されるタイミング)とほぼ同じタイミングで、且つ第(m−1)行に対応するディジタル値を出力した際と同じ順序で、データバスDBへ出力する。このような動作が第1行から第M行まで行われることにより、フレームデータがデータバスDBへ出力される。また、第M行について動作が終了すると、再び第1行から第M行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが出力される。
以上に説明した本実施形態の固体撮像装置1により得られる効果について、従来の固体撮像装置における課題とともに説明する。一般的に、固体撮像装置の画素配列に要求される大きさはその撮像用途により様々であるが、例えば歯科の診断におけるセファロ撮影においては、固体撮像装置の画素配列は22cm以上の長尺であることが要求される。セファロ撮影では患者の頭蓋骨及び上下顎骨の位置関係を把握し、どの部位を抜歯するか、或いは患者の矯正治療が簡単か難しいか等の情報を得るが、そのような情報を得るためには画素配列の上下方向の幅が成人の頭部のほぼ全体をカバーする必要があるからである。
しかし、このような長尺の画素配列が要求されると、固体撮像装置の生産に用いられる半導体ウェハの直径によっては、単一の基板上に当該画素配列を作製することが困難な場合がある。このような場合、画素配列に要求される寸法より短い二枚の基板を長尺方向に並べ、それぞれの画素配列を合わせて一つの固体撮像装置として使用(いわゆるタイリング)することによって、要求寸法を満足することができる。
しかしながら、二枚の基板を並べて使用する場合、図3に示したように画素配列同士の境界部分(継ぎ目)にデッドエリアCが生じてしまう。そして、撮像用途によっては、このようなデッドエリアCの位置に制限がある場合がある。歯科診断におけるX線撮影の場合、図11(a)に示されるように二つの画素配列110A,110Bが上下方向にタイリングされて水平方向に平行移動しながら撮像を行うが、画素配列110A,110Bの上下方向の幅が互いに等しい場合、同図に示すように画素配列110Aと画素配列110Bとの境界部分が被写体Aの耳の辺りを通過することとなる。なお、図中に示す領域FA及びFBは、それぞれ画素配列110A及び110Bによる撮像範囲を示している。セファロ撮影においては、図11(a)に示した被写体Aの顎から耳を含む辺りまでの領域Gに関する情報が重要であるが、画素配列110Aと画素配列110Bとの境界部分が領域Gの内部を通過することはこの領域Gに関する情報の欠落に繋がり、好ましくない。したがって、このような場合には、図11(b)に示すように、二つ画素配列120A,120Bそれぞれの長尺方向の幅を互いに異ならせることにより、画素配列同士の境界部分すなわちデッドエリアの移動経路を領域Gから除くことができる。
また、タイリングされる二つの画素配列の長尺方向の幅を互いに異ならせることには、次のような利点もある。図12(a)は、シリコンウェハWにおいて、長尺方向の幅が広い複数の画素配列120Aおよび長尺方向の幅が狭い複数の画素配列120Bの面付けを行った様子を示す図である。また、図12(b)は、シリコンウェハWにおいて長尺方向の幅が等しい複数の画素配列110の面付けを行った様子を示す図である。これらの図から明らかなように、長尺方向の幅が等しい複数の画素配列110を面付けするよりも、長尺方向の幅が広い複数の画素配列120Aと、長尺方向の幅が狭い複数の画素配列120Bとを組み合わせて面付けするほうが、シリコンウェハWにおける無駄な部分を少なくし、より効率的に画素配列を取り出すことができる。
ここで、上述したタイリング方式を実現する為に、PPS方式の固体撮像装置を構成する二枚の基板をそれぞれの画素配列の行方向に並置した場合、各基板の画素配列の長尺方向の幅が互いに異なると、各基板の画素配列の列数が互いに異なることとなり、以下に説明する問題が生じる。
いま、長尺方向の幅が広い一方の画素配列が、列数が互いに等しい8つの画素ブロックを有するものとし、長尺方向の幅が狭い他方の画素配列が、列数が互いに等しい4つの画素ブロックを有するものとする。図13(a)〜(h)は、一方の画素配列の8つの画素ブロックにそれぞれ対応する8個のFIFOデータバッファ(1)〜(8)からディジタル値が出力されるタイミングの一例を示すタイミングチャートであり、図13(i)〜(l)は、他方の画素配列の4つの画素ブロックにそれぞれ対応する4個のFIFOデータバッファ(9)〜(12)からディジタル値が出力されるタイミングの一例を示すタイミングチャートである。通常、一方の基板上に形成された画素配列に対応するFIFOデータバッファ(1)〜(8)によって一つの出力ポートPa1を構成し、他方の基板上に形成された画素配列に対応するFIFOデータバッファ(9)〜(12)によって他の一つの出力ポートPa2を構成することが一般的であるが、そのような構成とした場合、各出力ポートPa1,Pa2から並行してディジタル値を出力する際に、全てのディジタル値を出力し終えるまでに要する時間が各出力ポートPa1,Pa2で異なる。図13に示す例では、時刻t40において出力ポートPa1のFIFOデータバッファ(1)および出力ポートPa2のFIFOデータバッファ(9)が出力動作を開始しているが、出力ポートPa1の方が出力ポートPa2よりFIFOデータバッファの数が多い為、出力ポートPa1の出力動作が終了する時刻t42は出力ポートPa2の出力動作が終了する時刻t41より遅くなる。したがって、時刻t41〜t42の間、出力ポートPa2は待ち状態とならざるを得ず、一フレームの撮像に要する時間が長くなってしまう。
このような問題点は、一方の出力ポートに含まれる画素配列の列数(FIFOデータバッファの数)と、他方の出力ポートに含まれる画素配列の列数(FIFOデータバッファの数)とを近づける(好ましくは、等しくする)ことにより解決される。例えば、図14に示すように、一方の出力ポートPb1に6個のFIFOデータバッファ(1)〜(6)を割り付け、これと同数のFIFOデータバッファ(7)〜(12)を他方の出力ポートPb2に割り付けることにより、全てのディジタル値を出力し終えるまでに要する時間を各出力ポートPb1,Pb2で等しくすることができる。図14に示す例では、時刻t50において出力ポートPb1のFIFOデータバッファ(1)および出力ポートPb2のFIFOデータバッファ(7)が出力動作を開始しており、出力ポートPb1の出力動作が終了する時刻t51は出力ポートPb2の出力動作が終了する時刻と同じになる。
このような点に鑑み、本実施形態の固体撮像装置1においては、信号出力部20のFIFOデータバッファ23A〜23Lが、各画素Pで発生した電荷の量に応じたディジタル値をデータバスDBへ出力する際、画素配列10Aの第n列以前の各列(すなわち第1列から第n列まで)に対応するディジタル値をFIFOデータバッファ23A〜23Fから、第(n+1)列以降の各列および画素配列10Bの第1列ないし第NB列(すなわち、画素配列10Aの第(n+1)列から第NA列および画素配列10Bの第1列を経て第NB列まで)に対応するディジタル値をFIFOデータバッファ23G〜23Lから、それぞれ並行して出力する。このように、列数が多い画素配列10Aの第1列と第NA列との間の列(第n列)を境に出力動作を分割してディジタル値を並行して出力させることにより、分割された一方の領域(図3における境界線Eより左側の領域)の列数と、分割された他方の領域(図3における境界線Eより右側の領域)の列数とを互いに同じか或いは近い列数とすることができる。
したがって、本実施形態に係る固体撮像装置1によれば、例えば画素配列10Aの第1列ないし第NA列からディジタル値を出力させ、これと並行して画素配列10Bの第1列ないし第NB列からディジタル値を出力させる方式と比較して、出力動作における待ち時間をゼロに近づけることができ、一フレームの撮像に要する時間を効果的に短縮できる。
このような効果は、画素配列10Aにおける第1列ないし第n列の列数が、画素配列10Aにおける第(n+1)列ないし第NA列の列数と画素配列10Bにおける第1列ないし第NB列の列数との和に等しい場合に、特に顕著となる。すなわち、第n列を境に分割された一方の領域(図3における境界線Eより左側の領域)の列数と、他方の領域(図3における境界線Eより右側の領域)の列数とを等しくすることにより、ディジタル値の出力動作における待ち時間がほぼゼロとなり、一フレームの撮像に要する時間をより効果的に短縮できる。
また、本実施形態に係る固体撮像装置1では、画素配列10Aの第1列を含む一又は複数の連続した列、および画素配列10Bの第NB列を含む一又は複数の連続した列が、X線遮蔽部材5によって入射X線から遮蔽された不感領域となっている(例えば図4(b)を参照)。信号出力部20から出力されるディジタル値のうち、この不感領域に含まれる画素と対応するディジタル値は、X線像とは関係のない無効データとなる。
このような場合、第n列を境に分割された一方の領域におけるディジタル値の出力順と、他方の領域におけるディジタル値の出力順とを同じ順序とすると、次のような不都合が生じる。すなわち、図14において、X線遮蔽部材5に起因する無効データは符号Q1,Q2で示される箇所に存在するが、同図のように各列のディジタル値の出力順を双方共に正順(昇順)とすると、一方のポートPb1からは無効データQ1が最初に出力され、他方のポートPb2からは無効データQ2が最後に出力されることとなる。このように、ディジタル値の出力順序における無効データQ1,Q2の位置が各出力ポートPb1,Pb2で互いに異なると、他の電子回路にてリアルタイム処理を行う際の障壁となりうる。
このような問題点に対し、本実施形態に係る固体撮像装置1では、第n列を境に分割された一方の領域(図3における境界線Eより左側の領域)におけるディジタル値の出力順と他方の領域(図3における境界線Eより右側の領域)におけるディジタル値の出力順とが、互いに逆順となっている(図7(e)〜(i)、図8(e)〜(i)、図9(b)〜(g)、および図10(b)〜(g)を参照)。すなわち、信号出力部20は、画素配列10Aの第1列から第n列までの各列に対応するディジタル値を、第n列から開始して第1列まで順次に出力させるとともに、画素配列10Aの第(n+1)列から、第NA列および画素配列10Bの第1列を経て第NB列までの各列に対応するディジタル値を、画素配列10Aの第1列ないし第n列とは逆の順序でもって順次に出力させている。
図15は、各FIFOデータバッファ23A〜23Lからのこのようなディジタル値の出力順を示すタイミングチャートである。図15(a)〜(f)はFIFOデータバッファ23A〜23Fにおける出力タイミングを示しており、図9(b)〜(g)と対応している。また、図15(g)〜(l)はFIFOデータバッファ23G〜23Lにおける出力タイミングを示しており、図10(b)〜(g)と対応している。同図を参照すると、時刻t60において出力ポートPc1のFIFOデータバッファ23Fおよび出力ポートPc2のFIFOデータバッファ23Gが出力動作を開始しており、時刻t61において、FIFOデータバッファ23Aおよび23Lの読み出しが完了することにより出力ポートPc1,Pc2の出力動作が終了している。このような順序でもって信号出力部20がディジタル値を出力することにより、各出力ポートPc1,Pc2からの無効データQ1,Q2の出力タイミングを互いに一致させることができるので、他の電子回路にてリアルタイム処理を容易に行うことができる。
なお、本実施形態に係る固体撮像装置1では、半導体基板3Aおよび3Bを並置することで画素配列10A,10Bのタイリングを行っているが、タイリングの方式としては例えば次のようなものがある。例えば図16(a)に示すように、膜状のシンチレータ4A,4Bが表面にそれぞれ蒸着された半導体基板3A,3Bを同一平面上で隣接させて並べる。この方式では、シンチレータ4A,4Bは半導体基板3A,3Bの側面(エッジ)に少し回り込むので、デッドエリアCの幅は、画素配列10A,10Bそれぞれの最も端に位置する画素Pから半導体基板3A,3Bそれぞれのエッジまでの距離と、半導体基板3A,3Bのエッジにそれぞれ回り込んだシンチレータ4A,4Bの当該部分の厚さと、半導体基板3A,3Bの間に確保される隙間(クリアランス)とによって決定される。
また、図16(b)は、図16(a)と同様に同一平面上に半導体基板3A,3Bを隣接させて並べる方式を示しているが、半導体基板3A,3Bが並置された後にシンチレータ4A,4Bが一括して蒸着されている点で図16(a)に示した方式とは異なる。図16(b)に示す方式では、半導体基板3A,3Bを並べた後にシンチレータ4A,4Bを蒸着するので、図16(a)に示した方式と比較して、半導体基板3A,3Bのエッジへのシンチレータ4A,4Bの回り込みがない分だけデッドエリアCの幅を狭くすることができる。
また、図16(c)は、半導体基板3Aの端部に半導体基板3Bの端部が重なるように半導体基板3A,3Bを並べる方式を示している。この方式では、半導体基板3A,3Bの画素配列10A,10Bの一端の水平方向位置が互いに一致するように半導体基板3A,3Bを配置するとよい。これにより、デッドエリアCを極めて狭くすることができる。
本発明による固体撮像装置は、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、信号出力部20が画素配列10Aの第1列から第n列までの各列に対応するディジタル値を逆順でもって順次に出力させ、画素配列10Aの第(n+1)列から画素配列10Bの第NB列までの各列に対応するディジタル値を正順でもって順次に出力させている。画素配列10A,10Bの各列に対応するディジタル値の出力順はこれに限られず、画素配列10Aの第1列から第n列までの各列に対応するディジタル値を正順でもって順次に出力させるとともに、画素配列10Aの第(n+1)列から画素配列10Bの第NB列までの各列に対応するディジタル値を逆順でもって順次に出力させてもよい。この場合、図15に示した無効データQ1,Q2の出力タイミングは共に各行毎のデータの先頭(時刻t60の直後)となるが、各出力ポートPc1,Pc2からの無効データQ1,Q2の出力タイミングが互いに一致するので、本発明の固体撮像装置による効果を好適に得ることができる。また、各出力ポートからのデータを、一のデータバスに同時に流すように記述しているが、各出力ポート毎に分離したデータバスを設けてもよいし、それぞれが各出力ポートに接続された2本のデータバスを並列して設けてもよい。