JP5394461B2 - Method for manufacturing optical semiconductor element - Google Patents
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Description
本発明は、フリップチップ実装に適した接続電極を有する光半導体素子の製造方法に関する。 The present invention relates to a method of manufacturing an optical semiconductor element with a connection electrode which is suitable for flip-chip mounting.
発光ダイオード(LED)は、白色化の実現、および、発光効率の急激な上昇などの技術的発展を背景に、広く一般に用いられるようになった。例としては、一般家庭用の照明および自動車用のヘッドライトなどが挙げられる。 Background of the Invention Light emitting diodes (LEDs) have come to be widely used against the background of technological developments such as the realization of whitening and a rapid increase in luminous efficiency. Examples include general household lighting and automobile headlights.
発光効率、製造効率および製造コストなどの観点から、現在主流となっているLEDの構造は次のような構造である。絶縁性透明基板(サファイア基板など)上に、n型およびp型の窒化ガリウム系化合物半導体を積層する。その後、p型層の一部をエッチングすることにより、n型層およびp型層の表面が段差を有する状態で形成される。n型層およびp型層の表面に電極を形成し、フリップチップ実装する。LEDから放射される光は絶縁性透明基板を透過し照射される。 From the viewpoints of light emission efficiency, manufacturing efficiency, manufacturing cost, and the like, the structures of LEDs that are currently mainstream are as follows. N-type and p-type gallium nitride compound semiconductors are stacked on an insulating transparent substrate (such as a sapphire substrate). Thereafter, a part of the p-type layer is etched, so that the surfaces of the n-type layer and the p-type layer are formed with steps. Electrodes are formed on the surfaces of the n-type layer and the p-type layer, and are flip-chip mounted. The light emitted from the LED is irradiated through the insulating transparent substrate.
LEDにとって、p極およびn極の導通状態が均一であることが消費電力を低減するため、および、耐久性を向上させるために重要である。したがって、フリップチップ実装するLEDにおいて、接続電極の形成技術は重要な技術である。特許文献1には、真空蒸着法とリフトオフとによって、段差を有するLEDチップ上に電極を形成する技術が開示されている。特許文献2には、無電解メッキを利用して、段差を有する光半導体素子上に電極を形成する技術が開示されている。
For an LED, it is important for the p-pole and n-pole conduction states to be uniform in order to reduce power consumption and improve durability. Therefore, in the LED to be flip-chip mounted, the connection electrode formation technique is an important technique.
しかしながら、特許文献1および2は、同じ膜厚の電極が形成されるため、LEDおよび光半導体素子が有する段差を解消できない。したがって、膜厚の厚い電極を形成してフリップチップ実装時に電極を押しつぶす、または、上記段差に対して大きな半田ボールを用いて段差を吸収する、などの方法が行われている。これらの方法では、上記段差を吸収しフリップチップ実装することは可能であるが、導通状態を均一にすることはできない。
However,
一方、電気メッキを行う際に、形成されるメッキ層の厚みと開口径との間に相関関係があることを利用する技術が特許文献3に開示されている。表面高さが異なる半導体基板において、ピラー形成部の開口径を変化させることにより、高さの異なるピラーを形成する。このことにより、半導体基板表面上の段差を相殺しフリップチップ実装する。しかし、この技術では、半導体基板表面上の段差を吸収することができるが、半導体基板表面上の段差を吸収するために導電性ピラー(接続電極)が制約されてしまう。 On the other hand, Patent Document 3 discloses a technique that utilizes the fact that there is a correlation between the thickness of a plating layer to be formed and the opening diameter when performing electroplating. In semiconductor substrates having different surface heights, pillars having different heights are formed by changing the opening diameter of the pillar forming portion. As a result, the step on the surface of the semiconductor substrate is canceled and flip chip mounting is performed. However, although this technique can absorb the step on the surface of the semiconductor substrate, the conductive pillar (connection electrode) is limited to absorb the step on the surface of the semiconductor substrate.
本発明は上記の課題に鑑みてなされてものであり、その目的は、フリップチップ実装に適した互いに段差の無い第1の接続電極および第2の接続電極を、各接続電極の寸法に制約を受けることなく形成することができる光半導体素子の製造方法を提供することにある。 The present invention has been made in view of the above problems, its object is a first connecting electrode and the second connection electrode no step together suitable for flip-chip mounting, constraints on the dimensions of the connection electrodes It is an object of the present invention to provide a method for manufacturing an optical semiconductor element that can be formed without being subjected to the above.
本発明の一態様に係る光半導体素子は、上記の課題を解決するために、
第1の導電型の半導体からなる第1の半導体層と、
第2の導電型の半導体からなり、上記第1の半導体層の上面の一部に形成された第2の半導体層と、
上記第1の半導体層の上面における他の一部に形成された第1の電極と、
上記第2の半導体層の上面に形成され、上記第1の電極の上面よりも高い位置にある上面を有する第2の電極と、
上記第1の電極の上面に形成された第1の接続電極と、
上記第2の電極の上面に形成された第2の接続電極と、
上記第1の半導体層の表面と上記第2の半導体層の表面とを覆う絶縁性の保護膜であって、上記第1の半導体層の表面の一部を露出させる開口部を有する保護膜とを備えていることを特徴としている。
In order to solve the above problems, an optical semiconductor device according to an aspect of the present invention is provided.
A first semiconductor layer made of a first conductivity type semiconductor;
A second semiconductor layer made of a semiconductor of the second conductivity type and formed on a part of the upper surface of the first semiconductor layer;
A first electrode formed on another part of the upper surface of the first semiconductor layer;
A second electrode formed on the upper surface of the second semiconductor layer and having an upper surface at a position higher than the upper surface of the first electrode;
A first connection electrode formed on the upper surface of the first electrode;
A second connection electrode formed on the upper surface of the second electrode;
An insulating protective film covering the surface of the first semiconductor layer and the surface of the second semiconductor layer, the protective film having an opening exposing a part of the surface of the first semiconductor layer; It is characterized by having.
本発明の一態様に係る光半導体素子の製造方法は、上記の課題を解決するために、
基板と、当該基板の上面に形成された、第1の導電型の半導体からなる第1の半導体層と、第2の導電型の半導体からなり、上記第1の半導体層の上面の一部に形成された第2の半導体層と、上記第1の半導体層の上面における他の一部に形成された第1の電極と、上記第2の半導体層の上面に形成され、上記第1の電極の上面よりも高い位置にある上面を有する第2の電極と、上記第1の半導体層の表面と上記第2の半導体層の表面とを覆う絶縁性の保護膜であって、上記第1の半導体層の表面の一部を露出させる開口部を有する保護膜とを備えている光半導体基板の上面の全面に、導電性のカレントフィルムを形成する工程と、
上記カレントフィルムを形成した後、上記光半導体基板を電気メッキすることによって、上記第1の電極の上面に第1の接続電極を形成し、かつ、上記第2の電極の上面に第2の接続電極を形成する工程とを備えており、
上記第1の半導体層と上記カレントフィルムとは、上記開口部を介して導通されていることによって、上記第1の電極と上記開口部との間に並列回路を形成し、
上記第1の接続電極および第2の接続電極を形成する工程において、上記並列回路が形成されていることによって、上記第1の電極に流れるメッキ電流は、上記第2の電極に流れるメッキ電流より大きい。
In order to solve the above problems, a method for manufacturing an optical semiconductor element according to an aspect of the present invention is provided.
A substrate, a first semiconductor layer made of a first conductivity type semiconductor formed on the upper surface of the substrate, and a semiconductor of a second conductivity type, formed on a part of the upper surface of the first semiconductor layer The formed second semiconductor layer, the first electrode formed on the other part of the upper surface of the first semiconductor layer, and the first electrode formed on the upper surface of the second semiconductor layer. An insulating protective film covering the second electrode having an upper surface higher than the upper surface of the first electrode, the surface of the first semiconductor layer, and the surface of the second semiconductor layer, Forming a conductive current film on the entire upper surface of the optical semiconductor substrate having a protective film having an opening that exposes part of the surface of the semiconductor layer;
After forming the current film, the optical semiconductor substrate is electroplated to form a first connection electrode on the upper surface of the first electrode, and a second connection is formed on the upper surface of the second electrode. A step of forming an electrode ,
The first semiconductor layer and the current film are electrically connected through the opening, thereby forming a parallel circuit between the first electrode and the opening.
In the step of forming the first connection electrode and the second connection electrode, since the parallel circuit is formed, the plating current flowing through the first electrode is greater than the plating current flowing through the second electrode. large.
上記の構成によれば、本発明の一態様に係る光半導体素子では、保護膜が、第1の半導体層の表面と第2の半導体層の表面とを覆っている。また、保護膜は、第1の半導体層の表面の一部を露出させる開口部を有している。 According to the above configuration, in the optical semiconductor element according to one embodiment of the present invention, the protective film covers the surface of the first semiconductor layer and the surface of the second semiconductor layer. The protective film has an opening that exposes a part of the surface of the first semiconductor layer.
当該構成の光半導体素子を製造する際、電気メッキを使用することによって、第1の接続電極および第2の接続電極を形成する。具体的には、光半導体基板の上面の全面にカレントフィルムを形成し、次いで第1および第2の電極上を開口したフォトレジストパターンを形成し、それからメッキ電流を光半導体素子に印加する。 When manufacturing the optical semiconductor element having such a configuration, the first connection electrode and the second connection electrode are formed by using electroplating. Specifically, a current film is formed on the entire upper surface of the optical semiconductor substrate, then a photoresist pattern having openings on the first and second electrodes is formed, and then a plating current is applied to the optical semiconductor element.
ここで、第1の電極とカレントフィルムとは直接導通している。また、第1の電極と導通している第1の半導体層が、保護膜の開口部を通じて、カレントフィルムと導通している。これらのことから、第1の電極からは、カレントフィルムおよび第1の半導体層の両方にメッキ電流が流れることとなる。 Here, the first electrode and the current film are in direct conduction. Further, the first semiconductor layer that is electrically connected to the first electrode is electrically connected to the current film through the opening of the protective film. Therefore, a plating current flows from the first electrode to both the current film and the first semiconductor layer.
一方、第2の電極はカレントフィルムと直接導通しているが、第2の電極と導通する第2の半導体層は、カレントフィルムには導通していない。このことから、第2の電極からは、カレントフィルムにメッキ電流が流れるのみとなる。 On the other hand, the second electrode is in direct conduction with the current film, but the second semiconductor layer in conduction with the second electrode is not in conduction with the current film. From this, the plating current only flows to the current film from the second electrode.
以上のように、光半導体基板を電気メッキするとき、流れるメッキ電流は第1の電極側>第2の電極側となる。この結果、光半導体素子に流れるメッキ電流のパラメータを制御することによって、第1の電極と第2の電極との段差を吸収した、互いに段差のない第1の接続電極および第2の接続電極を形成することができる。その際、メッキ電流のパラメータを制御さえすればよいので、第1の接続電極および第2の接続電極の寸法に何ら制約はない。 As described above, when electroplating the optical semiconductor substrate, the flowing plating current is such that the first electrode side> the second electrode side. As a result, by controlling the parameter of the plating current flowing in the optical semiconductor element, the first connection electrode and the second connection electrode having no step are absorbed by absorbing the step between the first electrode and the second electrode. Can be formed. At this time, since it is only necessary to control the parameter of the plating current, there are no restrictions on the dimensions of the first connection electrode and the second connection electrode.
したがって、本発明の一態様に係る光半導体素子の製造方法によれば、フリップチップ実装に適した互いに段差の無い第1の接続電極および第2の接続電極を、各接続電極の寸法に制約を受けることなく形成することができる。また、本発明の一態様に係る光半導体素子によれば、フリップチップ実装に適した互いに段差の無い第1の接続電極および第2の接続電極を備えた光半導体素子を実現することができる。 Therefore, according to the method for manufacturing an optical semiconductor element according to one aspect of the present invention, the first connection electrode and the second connection electrode, which are suitable for flip chip mounting and have no step, are restricted in the dimensions of the connection electrodes. Can be formed without receiving. In addition, according to the optical semiconductor element of one embodiment of the present invention, an optical semiconductor element including the first connection electrode and the second connection electrode that are suitable for flip chip mounting and has no step difference can be realized.
また、本発明の一態様に係る光半導体素子では、さらに、
上記開口部の表面積は、電気メッキによって互いに段差の無い上記第1の接続電極および第2の接続電極を形成できる表面積であることが好ましい。
In the optical semiconductor device according to one embodiment of the present invention,
The surface area of the opening is preferably a surface area that can form the first connection electrode and the second connection electrode without any step by electroplating.
上記の構成によれば、本発明の一態様に係る光半導体素子を製造する際、互いに段差のない第1の接続電極および第2の接続電極を確実に形成することができる。 According to said structure, when manufacturing the optical semiconductor element which concerns on 1 aspect of this invention, the 1st connection electrode and 2nd connection electrode without a level | step difference can be formed reliably.
また、本発明の一態様に係る光半導体素子では、さらに、
上記第1の半導体層における上記開口部に対応する位置には、溝が形成されていることが好ましい。
In the optical semiconductor device according to one embodiment of the present invention,
It is preferable that a groove is formed at a position corresponding to the opening in the first semiconductor layer.
上記の構成によれば、溝のところで光半導体素子を割ることによって、第1の半導体層に欠陥を生じさせることなく、光半導体素子を所定の大きさに分割することができる。 According to the above configuration, by dividing the optical semiconductor element at the groove, the optical semiconductor element can be divided into a predetermined size without causing a defect in the first semiconductor layer.
また、本発明の一態様に係る光半導体素子では、さらに、
上記溝の表面積は、電気メッキによって互いに段差の無い上記第1の接続電極および第2の接続電極を形成できる表面積であることが好ましい。
In the optical semiconductor device according to one embodiment of the present invention,
The surface area of the groove is preferably a surface area that can form the first connection electrode and the second connection electrode without any step by electroplating.
上記の構成によれば、本発明の一態様に係る光半導体素子を製造する際、互いに段差のない第1の接続電極および第2の接続電極を確実に形成することができる。 According to said structure, when manufacturing the optical semiconductor element which concerns on 1 aspect of this invention, the 1st connection electrode and 2nd connection electrode without a level | step difference can be formed reliably.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
パルス状のメッキ電流を流すことによって、光半導体素子を電気メッキすることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
The optical semiconductor element is preferably electroplated by passing a pulsed plating current.
上記の構成によれば、メッキ電流の各種パラメータを制御することによって、第1の電極におけるメッキレートと、第2の電極におけるメッキレートとの比率を、効率よく制御することができる。 According to said structure, the ratio of the plating rate in a 1st electrode and the plating rate in a 2nd electrode can be controlled efficiently by controlling the various parameters of a plating current.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形の周期が0.1〜100秒の範囲内にあることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
The period of the pulse waveform is preferably in the range of 0.1 to 100 seconds.
上記の構成によれば、第1の電極におけるメッキレートと、第2の電極におけるメッキレートとの比率を、効率よく制御することができる。その理由は次の通りである。光半導体基板にメッキ電流を印加すると、メッキ液抵抗の過渡的変化が30秒以内に収束する。そのため、パルス波形が0.1〜100秒の範囲内にあれば、パルス波形を可変させることの効果を得ることができる。 According to said structure, the ratio of the plating rate in a 1st electrode and the plating rate in a 2nd electrode can be controlled efficiently. The reason is as follows. When a plating current is applied to the optical semiconductor substrate, the transient change in plating solution resistance converges within 30 seconds. Therefore, if the pulse waveform is in the range of 0.1 to 100 seconds, the effect of varying the pulse waveform can be obtained.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形のDUTY比が80%以上であることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
It is preferable that the DUTY ratio of the pulse waveform is 80% or more.
上記の構成によれば、第1の電極におけるメッキレートと、第2の電極におけるメッキレートとの比率を、効率よく制御することができる。 According to said structure, the ratio of the plating rate in a 1st electrode and the plating rate in a 2nd electrode can be controlled efficiently.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形の一周期ごとの電流の停止時間が2秒以下であることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
It is preferable that the current stop time for each cycle of the pulse waveform is 2 seconds or less.
上記の構成によれば、第1の電極におけるメッキレートと、第2の電極におけるメッキレートとの比率を、効率よく制御することができる。 According to said structure, the ratio of the plating rate in a 1st electrode and the plating rate in a 2nd electrode can be controlled efficiently.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記カレントフィルムのシート抵抗が、10〜1000mΩ/□の範囲内にあることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
The sheet resistance of the current film is preferably in the range of 10 to 1000 mΩ / □.
上記の構成によれば、カレントフィルムのシート抵抗が、10〜1000mΩ/□の範囲内にある。ここで、光半導体基板における第1の半導体層のシート抵抗が1〜20Ω/□の範囲内にある。したがって、第1の電極側においてメッキ電流が流れる経路の合成抵抗と、第2の電極側においてメッキ電流が流れる経路の合成抵抗との差を、第1の電極側における当該合成抵抗の10%にすることができる。その結果、第1の電極におけるメッキレートと、第2の電極におけるメッキレートとの比率を、効率よく制御することができる。 According to said structure, the sheet resistance of a current film exists in the range of 10-1000 mohm / square. Here, the sheet resistance of the first semiconductor layer in the optical semiconductor substrate is in the range of 1 to 20Ω / □. Therefore, the difference between the combined resistance of the path through which the plating current flows on the first electrode side and the combined resistance of the path through which the plating current flows on the second electrode side is 10% of the combined resistance on the first electrode side. can do. As a result, the ratio between the plating rate of the first electrode and the plating rate of the second electrode can be controlled efficiently.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記カレントフィルムを形成する工程において形成された上記カレントフィルムの膜厚に応じて、上記接続電極を形成する工程における上記第1の電極と上記第2の電極とのメッキレート比が決まることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
It is preferable that the plating rate ratio between the first electrode and the second electrode in the step of forming the connection electrode is determined according to the film thickness of the current film formed in the step of forming the current film. .
上記の構成によればカレントフィルムの膜厚を変化させることによって、メッキレート比を変化させることができる。したがって、カレントフィルムの膜厚を適当な値にすることによって、互いに段差のない第1の接続電極と第2の接続電極を形成することができる。 According to the above configuration, the plating rate ratio can be changed by changing the film thickness of the current film. Therefore, by setting the film thickness of the current film to an appropriate value, it is possible to form the first connection electrode and the second connection electrode having no step.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形のメッキ電流によってメッキされる表面における当該メッキ電流の電流密度が、臨界電流密度の下限値から上限値の範囲を満たす範囲であることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
It is preferable that the current density of the plating current on the surface to be plated by the plating current having the pulse waveform satisfies the range from the lower limit value to the upper limit value of the critical current density.
上記の構成によれば、正常な形状の第1の接続電極および第2の接続電極を形成することができる。また、この範囲において電流密度を変化させることによって、メッキレート比を変化させることができる。したがって、電流密度を適当な値にすることによって、互いに段差のない第1の接続電極と第2の接続電極を形成することができる。 According to said structure, the 1st connection electrode and 2nd connection electrode of a normal shape can be formed. Also, the plating rate ratio can be changed by changing the current density in this range. Therefore, by setting the current density to an appropriate value, it is possible to form the first connection electrode and the second connection electrode having no step.
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記光半導体素子を電気メッキする際に、金、銀、白金、銅、パラジウム、ニッケル、半田、およびこれらの合金から任意に選択される金属を用いることが好ましい。
In the method for manufacturing an optical semiconductor element according to one aspect of the present invention,
When electroplating the optical semiconductor element, it is preferable to use a metal arbitrarily selected from gold, silver, platinum, copper, palladium, nickel, solder, and alloys thereof.
上記の構成によれば、オーミック特性がより良好であり、かつフリップチップ実装に適した第1の接続電極および第2の接続電極を備えた光半導体素子を製造することができる。 According to said structure, the optical semiconductor element provided with the 1st connection electrode with a more favorable ohmic characteristic and suitable for flip chip mounting and the 2nd connection electrode can be manufactured.
本発明は、フリップチップ実装に適した互いに段差の無い第1の接続電極および第2の接続電極を、各接続電極の寸法に制約を受けることなく形成することができる光半導体素子の製造方法を提供する。 The present invention relates to a method of manufacturing an optical semiconductor element capable of forming a first connection electrode and a second connection electrode, which are suitable for flip chip mounting, without any step difference, without being restricted by the dimensions of each connection electrode. To provide .
以下、本発明の実施の形態について、図1〜図8を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS.
〔実施形態1〕
(光半導体素子10の構成)
本発明の一実施形態に係る光半導体素子10について、図1を参照しながら説明する。
(Configuration of optical semiconductor element 10)
An
図1に、本発明の一実施形態にかかる光半導体素子10の構成を示す概略図を示す。光半導体素子10は、絶縁性透明基板11の上面に第1導電型半導体層12が形成されている。さらに、第1導電型半導体層12の上面の一部には、第2導電型半導体層13が形成されている。本実施形態においては、絶縁性透明基板11としてサファイア基板11を用いる。本実施形態においては、第1導電型半導体層12はおよび第2導電型半導体層13は、n型およびp型の窒化ガリウム系化合物半導体からなるとして説明する。したがって、第1導電型半導体層12はn型層12であり、第2導電型半導体層13はp型層13である。本実施形態において、サファイア基板11上に窒化ガリウム系化合物半導体からなるn型層およびp型層を形成した光半導体基板をp−n接合ウェハと呼ぶ。
FIG. 1 is a schematic diagram showing a configuration of an
n型層12およびp型層13の上面の一部には、n型層12の上面の一部に開口部21を備えた絶縁性の保護膜15が設けられている。さらに、n型層12において開口部21に対応する領域には溝22が形成されている(図1参照)。
An insulating protective film 15 having an opening 21 in a part of the upper surface of the n-
n型層12の上面の一部およびp型層13の上面の一部には、n極電極(第1の電極)14aおよびp極電極(第2の電極)14bが設けられている。n極電極14aおよびp極電極14bは同一の金属からなり、同一の厚みを有している。n型層12の上面にp型層13が形成されているため、n型層12およびp型層13の上面は段差を有している。したがって、n極電極14aおよびp極電極14bの上面も段差を有している。
An n-pole electrode (first electrode) 14 a and a p-pole electrode (second electrode) 14 b are provided on part of the upper surface of the n-
n極電極14aおよびp極電極14bの上面を含む上記p−n接合ウェハの全面には、二層からなるカレントフィルム33が設けられている。カレントフィルム33は導電性を有しておりは、電気メッキによってバンプを形成する際に、メッキ電流を流すための導電層として働く。カレントフィルム33は、下層カレントフィルム31および上層カレントフィルム32からなる。
A current film 33 composed of two layers is provided on the entire surface of the pn junction wafer including the upper surfaces of the n-electrode 14a and the p-electrode 14b. The current film 33 has conductivity, and functions as a conductive layer for passing a plating current when bumps are formed by electroplating. The current film 33 includes a lower layer
カレントフィルム33を介して、n極電極14aおよびp極電極14bの上には、n極バンプ52(第1の接続電極)およびp極バンプ51(第2の接続電極)が電気メッキによって形成される。n極バンプ52およびp極バンプ51は、それぞれ異なった厚みに形成されている。n極バンプ52の厚みはp極バンプ51の厚みより厚く形成され、n型層12およびp型層13の上面が有する段差を解消する。したがって、n極バンプ52およびp極バンプ51の上面は同一の高さに形成される。
Via the current film 33, an n-pole bump 52 (first connection electrode) and a p-pole bump 51 (second connection electrode) are formed on the n-pole electrode 14a and the p-pole electrode 14b by electroplating. The The n-pole bump 52 and the p-pole bump 51 are formed to have different thicknesses. The n-pole bump 52 is formed to have a thickness greater than that of the p-pole bump 51, and eliminates the level difference between the upper surfaces of the n-
n極バンプ52およびp極バンプ51の上面は同一の高さに形成されているので、本発明の一実施形態にかかる光半導体素子10は好適にフリップチップ実装することが可能である。詳しくは後述するが、n極バンプ52およびp極バンプ51の厚みは、n極電極14aおよびp極電極14bの面積には依存せずに制御することができる。したがって、光半導体素子10において、n極電極14aおよびp極電極14bの上に形成されるn極バンプ52およびp極バンプ51の寸法を制約されることなく、半導体基板表面上の段差を吸収することができる。
Since the top surfaces of the n-pole bump 52 and the p-pole bump 51 are formed at the same height, the
なお、本実施形態においては、第1導電型半導体層としてn型層を用い、第2導電型半導体層としてp型層を用いているが、逆の構成とすることもできる。すなわち、第1導電型半導体層としてp型層を用い、第2導電型半導体層としてn型層を用いてもよい。 In the present embodiment, an n-type layer is used as the first conductive type semiconductor layer and a p-type layer is used as the second conductive type semiconductor layer. That is, a p-type layer may be used as the first conductive semiconductor layer, and an n-type layer may be used as the second conductive semiconductor layer.
(光半導体素子10の作製方法)
(1)カレントフィルムの形成
光半導体素子10の作製方法について、図2を参照しながら説明する。光半導体素子10の作製には、サファイア基板11上に窒化ガリウム系化合物半導体からなるn型層およびp型層を形成した上記p−n接合ウェハを用いる。上記p−n接合ウェハのp型層13を選択的にエッチングし、n型層12を露出させる。この工程では、従来と同様の公知の技術を用いればよい。なお、上記p−n接合ウェハ上には複数の光半導体素子10を形成するが、図2においては、複数の光半導体素子10のうちの1つを図示している。
(Method for Manufacturing Optical Semiconductor Element 10)
(1) Formation of Current Film A method for producing the
露出したn型層12の上面とエッチングされずに残されたp型層13の上面とに、ニッケルと金とからなる積層構造のn極電極14aおよびp極電極14bを形成する。n極電極14aおよびp極電極14bとして、ニッケルと金とからなる積層構造を用いることによって、n型層12とn極電極14aとの接触界面、および、p型層13とp極電極14bと接触界面において良好なオーミック特性を得ることができる。Ni(ニッケル)とAu(金)とからなる積層構造の形成には、スパッタリング法、真空蒸着法などの技術を用いることができる。電極形成など工程におけるパターニングには、例えばフォトリソグラフィー法を用いることができる。
On the exposed upper surface of the n-
n極電極14aおよびp極電極14bを形成した後、絶縁性の保護膜15となるSiO2(酸化ケイ素)を、n型層12およびp型層13の上面に形成する。保護膜15を形成した後、n極電極14aおよびp極電極14bの一部、および、開口部21からは保護膜15を除去する。さらにn型層12のみを選択的にエッチングし、開口部21に対応した領域に溝22を形成する。この状態を図2(a)に示す。
After the n-electrode 14a and the p-electrode 14b are formed, SiO 2 (silicon oxide) to be the insulating protective film 15 is formed on the upper surfaces of the n-
開口部21および溝22の形状は、光半導体素子10を上面視した際に、開口部21が光半導体素子10の周囲を囲み、個々の光半導体素子10を分離する形状に形成されていることがより好ましい。
The shape of the opening 21 and the groove 22 is such that, when the
開口部21を備える保護膜15と溝22とを形成した後、メッキ電流を流すためのカレントフィルム33を形成する。図2(b)に示すように、カレントフィルム33は下層カレントフィルム31および上層カレントフィルム32からなる。下層カレントフィルム31を構成する材質としては、例えばTiWが好適である。TiWを下層カレントフィルム31として設けることによって、n型層12と上層カレントフィルム32との間における原子の拡散を抑制することができる。同様に、n極電極14aおよびp極電極14bと上層カレントフィルム32との間における原子の拡散を抑制することができる。TiWは、例えばスパッタリング法によって堆積することができる。
After the protective film 15 having the opening 21 and the groove 22 are formed, a current film 33 for flowing a plating current is formed. As shown in FIG. 2B, the current film 33 includes a lower layer
上層カレントフィルム32を構成する材質は、バンプを形成するメッキ金属と同一の金属を用いる。上層カレントフィルム32にバンプを形成するメッキ金属と同一の金属を用いることによって、カレントフィルムを介してのn極電極14aおよびp極電極14bとバンプとの密着性が高まり、光半導体素子10の耐久性も高まる。本実施形態において、バンプを構成する材質としてAuを用いるため、上層カレントフィルム32を構成する材質にもAuを用いる。上層カレントフィルム32は、例えばスパッタリング法によって堆積することができる。
As the material constituting the upper layer
カレントフィルム33を形成したとき、保護膜15、n極電極14aおよびp極電極14bが形成されている領域においては、カレントフィルム33とn型層12とは直接接触しない(図2(b)参照)。一方、開口部21が設けられていることによって、カレントフィルム33は、開口部21および溝22の内側にも形成される。開口部21および溝22の内側にまでカレントフィルム33が形成されることによって、カレントフィルム33とn型層12とが直接接触し、電気的に導通する状態になる。詳しくは後述するが、開口部21においてカレントフィルム33とn型層12とが導通していることによって、電気メッキによってn極電極14aおよびp極電極14bの上に、厚みの異なるバンプを形成することが可能となる。
When the current film 33 is formed, the current film 33 and the n-
カレントフィルム33を形成した素子上に、フォトレジスト41を例えばスピンコート法により塗布する(図2(c)参照)。その後、フォトリソグラフィー法を用いて、n極電極14aおよびp極電極14bに対応した位置に、フォトレジスト41の開口部であるバンプ形成パターン42を形成する(図2(d)参照)。
On the element on which the current film 33 is formed, a photoresist 41 is applied by, eg, spin coating (see FIG. 2C). Thereafter, bump
(2)電気メッキによるバンプ形成
バンプ形成パターン42を形成した後に、電気メッキによりn極バンプ52およびp極バンプ51を形成する。光半導体素子10の作製において、p−n接合ウェハを用いている。上記p−n接合ウェハの上面に形成されるカレントフィルム33は、光半導体素子10が作製される領域のみではなく、上記p−n接合ウェハの外周部にまで形成される。外部電源の陰極30を上記p−n接合ウェハの外周部のカレントフィルム33に接続することにより、カレントフィルム33が電気メッキにおける一方の電極とする。
(2) Bump formation by electroplating After forming the
メッキする金属と同一の材質、または、適当な材質からなる陽極板81に、外部電源の陽極80を接続することによって、電気メッキにおけるもう一方の電極とする。本実施形態では、陽極板81としてPt(白金)の板を用いている。 By connecting an anode 80 of an external power source to an anode plate 81 made of the same material as the metal to be plated or an appropriate material, the other electrode in electroplating is obtained. In the present embodiment, a Pt (platinum) plate is used as the anode plate 81.
陰極30が接続された上記p−n接合ウェハおよび陽極80が接続された陽極板81をメッキ液に浸漬し、外部電源よりメッキ電流を流す。本実施形態では、金からなるバンプを形成するため、金メッキ液を用いる。メッキ液の温度およびメッキ液が含む金属イオン濃度などの物理条件は、電気メッキの最中に変動しないように管理されている。 The pn junction wafer to which the cathode 30 is connected and the anode plate 81 to which the anode 80 is connected are immersed in a plating solution, and a plating current is supplied from an external power source. In this embodiment, a gold plating solution is used to form bumps made of gold. Physical conditions such as the temperature of the plating solution and the concentration of metal ions contained in the plating solution are controlled so as not to fluctuate during electroplating.
電気メッキにより形成される膜のメッキレートは、メッキされる領域に流れるメッキ電流の電流値(より正確には電流密度)に依存する。ここで、n極電極14aおよびp極電極14bに流れる電流値の大小関係について説明する。 The plating rate of the film formed by electroplating depends on the current value (more precisely, current density) of the plating current flowing in the area to be plated. Here, the magnitude relationship between the current values flowing through the n-pole electrode 14a and the p-pole electrode 14b will be described.
陰極30から開口部21までの電流経路は、n極電極14aとp極電極14bとにとって共通である。したがって、n極電極14aおよびp極電極14bに流れる電流値は、開口部21からn極電極14aまでの電流経路および開口部21からp極電極14bまでの電流経路に依存する。 The current path from the cathode 30 to the opening 21 is common to the n-pole electrode 14a and the p-pole electrode 14b. Therefore, the value of the current flowing through the n-pole electrode 14a and the p-pole electrode 14b depends on the current path from the opening 21 to the n-pole electrode 14a and the current path from the opening 21 to the p-pole electrode 14b.
開口部21とn極電極14aとの間に形成される電流経路を考えるとき、開口部21および溝22を介して、カレントフィルム33およびn型層12は導通している。加えて、n型層12の上面とn極電極14aとも導通している。したがって、陰極30とn極電極14aとの間の電流回路は、カレントフィルム33とn型層12とからなる並列回路である(図3参照)。
When considering a current path formed between the opening 21 and the n-pole electrode 14 a, the current film 33 and the n-
一方、p極電極14bとn型層12との間には、p型層13が存在している(図1参照)。n型層12とp型層13との接触界面にはp−n接合層が形成されている。電気メッキに際してn極電極14aおよびp極電極14bの間に生じる電位差は、上記p−n接合層の障壁高さと比較して十分に小さい。したがって、p型層13を介してn型層12とp極電極14bとは導通しない。したがって、開口部21とp極電極14bとの間に形成される電流経路はカレントフィルム33のみによる直列回路となる(図3参照)。
On the other hand, the p-
カレントフィルム33のみによる直列回路の抵抗値と、カレントフィルム33とn型層12とからなる並列回路の抵抗値との大小関係を比較した場合、カレントフィルム33とn型層12とからなる並列回路の抵抗値の方が小さくなる。よって、開口部21からn極電極14aまでの抵抗値は開口部21からp極電極14bまでの抵抗値より小さくなる。したがって、陰極30とn極電極14aとの間の抵抗値は、陰極30とp極電極14bとの間の抵抗値より小さくなる。
When comparing the magnitude relationship between the resistance value of the series circuit composed only of the current film 33 and the resistance value of the parallel circuit composed of the current film 33 and the n-
抵抗値と電流値とは反比例の関係にあるから、n極電極14aとメッキ液との間には、p極電極14bとメッキ液との間より大きなメッキ電流が流れる。この結果、n極電極14a上には、p極バンプ51より厚みが厚いn極バンプ52が形成さる(図2(e)参照)。 Since the resistance value and the current value are in an inversely proportional relationship, a larger plating current flows between the n-electrode 14a and the plating solution than between the p-electrode 14b and the plating solution. As a result, an n-pole bump 52 thicker than the p-pole bump 51 is formed on the n-pole electrode 14a (see FIG. 2E).
p極バンプ51およびn極バンプ52の厚みは、n型層12の上面にp型層13が形成されていることに起因する段差を解消するように形成される。その結果、p極バンプ51とn極バンプ52との上面は同一の高さに形成される。n極バンプ51およびp極バンプ52の厚みの制御方法については後述する。
The thicknesses of the p-pole bump 51 and the n-pole bump 52 are formed so as to eliminate a step caused by the p-
本実施形態においては、n極バンプ52およびp極バンプ51の材質としてAuを用いた。しかし、Au以外の材質としてAg(銀)、Pt(白金)、Cu(銅)、Pd(パラジウム)、Ni(ニッケル)、半田、および、これらからなる合金をn極バンプ52およびp極バンプ51の材質として任意に用いることもできる。n極バンプ52およびp極バンプ51を構成する材質と上層カレントフィルム32を構成する材質とは同一であることがより好ましい。したがって、Ag、Pt、Cu、Pd、Ni、半田、および、これらからなる合金を上層カレントフィルム32の材質として用いることもできる。
In the present embodiment, Au is used as the material for the n-pole bump 52 and the p-pole bump 51. However, as materials other than Au, Ag (silver), Pt (platinum), Cu (copper), Pd (palladium), Ni (nickel), solder, and alloys made of these are used for the n-pole bump 52 and the p-pole bump 51. Any material can be used. More preferably, the material constituting the n-pole bump 52 and the p-pole bump 51 and the material constituting the upper layer
n極バンプ52およびp極バンプ51の材質としてAu、Ag、Pt、Cu、Pd、Ni、半田、および、これらからなる合金を用いることによって、光半導体素子10をフリップチップ実装した際に、良好なオーミック特性を得ることができる。
By using Au, Ag, Pt, Cu, Pd, Ni, solder, and an alloy made of these as materials of the n-pole bump 52 and the p-pole bump 51, it is good when the
n極バンプ52およびp極バンプ51を形成したのち、有機溶剤を用いてフォトレジスト41を除去する(図2(f)参照)。その結果、p極電極14b上にはカレントフィルム33を介してp極バンプ51が形成され、n極電極14a上にはカレントフィルム33を介してn極バンプ52が形成される。 After forming the n-pole bump 52 and the p-pole bump 51, the photoresist 41 is removed using an organic solvent (see FIG. 2F). As a result, a p-pole bump 51 is formed on the p-pole electrode 14b via the current film 33, and an n-pole bump 52 is formed on the n-pole electrode 14a via the current film 33.
その後、図2(f)の状態である素子からカレントフィルム33を除去することによって、図2(g)に示すように光半導体素子10が完成する。カレントフィルム33を除去するためには、図2(f)の状態である素子を、下層カレントフィルム31および上層カレントフィルム32を構成する金属をエッチング可能なエッチング液に浸漬すればよい。
Thereafter, the current film 33 is removed from the element in the state of FIG. 2F, whereby the
最後に、上記p−n接合ウェハを分割することによって、個々の光半導体素子10を上記p−n接合ウェハより切り出す。光半導体素子10が溝22を備えていることによって、上記p−n接合ウェハを所定の大きさに分割する際に、n型層12に欠陥を生成することなく分割することを可能にする。
Finally, the
以上の作製方法によって、p極バンプ51とn極バンプ52との上面が同一の高さに形成された、フリップチップ実装に好適な光半導体素子10を提供できる。p極バンプ51およびn極バンプ52の厚みは、p極電極14bおよびn極電極14aに流れるメッキ電流の電流値によって制御する。したがって、本発明の一実施形態に係る光半導体素子の製造方法において、p極バンプ51およびn極バンプ52の寸法は制約されない。
By the above manufacturing method, the
(バンプの厚み制御方法)
p極バンプ51およびn極バンプ52の厚みを制御する方法について、図1〜7を参照しながら説明する。
(Bump thickness control method)
A method for controlling the thicknesses of the p-pole bump 51 and the n-pole bump 52 will be described with reference to FIGS.
(1)メッキ電流回路
光半導体素子10の作製において、p−n接合ウェハを用いている。陰極30が接続された上記p−n接合ウェハおよび陽極80が接続された陽極板81をメッキ液に浸漬し、外部電源よりメッキ電流を流すことによって電気メッキする。この時の、メッキ電流回路の等価回路を図3に示す。
(1) Plating current circuit In the production of the
上記p−n接合ウェハに設けられたカレントフィルム33と陰極30とは、実際は一箇所で接続されている。しかし、カレントフィルム33は上記p−n接合ウェハの全領域に設けられているため、1組のn極電極14aおよびp極電極14bに着目した場合、n極電極14aおよびp極電極14bと陰極30との電流経路は無数に存在する。本実施形態では、説明を簡単にするために、図2に示す断面図に対応する形で図3を図示した。図2(d)の状態の素子において、n極電極14aおよびp極電極14bからカレントフィルム33の左右両端へメッキ電流は流れる。このことを示すために、図3において2つの陰極30が開口部21の外側に描いてある。 The current film 33 and the cathode 30 provided on the pn junction wafer are actually connected at one place. However, since the current film 33 is provided in the entire region of the pn junction wafer, when focusing on one set of the n-pole electrode 14a and the p-pole electrode 14b, the n-pole electrode 14a, the p-pole electrode 14b, and the cathode There are an infinite number of current paths to 30. In the present embodiment, FIG. 3 is shown in a form corresponding to the cross-sectional view shown in FIG. In the element in the state of FIG. 2D, a plating current flows from the n-pole electrode 14a and the p-pole electrode 14b to the left and right ends of the current film 33. To show this, two cathodes 30 are drawn outside the opening 21 in FIG.
陽極80と陽極板81とについても、実際は一箇所で接続されている。しかし、陰極30と対応させる形とするために、陽極80も陽極板81の両端に存在するように図示している(図3参照)。 The anode 80 and the anode plate 81 are also actually connected at one place. However, in order to make it correspond to the cathode 30, the anode 80 is also shown so as to exist at both ends of the anode plate 81 (see FIG. 3).
陰極30は、上記p−n接合ウェハの外周部においてカレントフィルム33に接続されている。上記p−n接合ウェハには、複数の光半導体素子10が作製できるようにパターンが配置されている。したがって、上記p−n接合ウェハには、複数の開口部21および溝22が設けられており、それぞれの開口部21および溝22においてカレントフィルム33とn型層12とは導通している。したがって、陰極30から開口部21までの電流経路はカレントフィルム33およびn型層12からなる。しかし、説明を簡略化するために、陰極30から開口部21までの電流経路は省略し、抵抗成分はないものとして図3に示している。なお、溝22も説明の簡略化のため図3には図示していない。
The cathode 30 is connected to the current film 33 at the outer periphery of the pn junction wafer. A pattern is arranged on the pn junction wafer so that a plurality of
n極電極14aおよびp極電極14bと陽極板81とは、メッキ液を介して導通している。図3において、メッキ液の抵抗値はRbathである。 The n-electrode 14a and the p-electrode 14b and the anode plate 81 are electrically connected via a plating solution. In FIG. 3, the resistance value of the plating solution is R bath .
図3に示す2つの開口部21は、図2(d)における2つの開口部21に対応している。図2(d)において、2つの開口部21および溝22の間にはカレントフィルム33が設けられており、カレントフィルム33の途中にn極電極14aおよびp極電極14bが存在する。すなわち、2つの開口部21および溝22とn極電極14aとp極電極14bとは、それぞれカレントフィルム33を介して導通している。図3における14aおよび14bは、n極電極14aおよびp極電極14bを示し、Rcfがカレントフィルム33の抵抗値を表す。 The two openings 21 shown in FIG. 3 correspond to the two openings 21 in FIG. In FIG. 2D, a current film 33 is provided between the two openings 21 and the groove 22, and an n-pole electrode 14 a and a p-pole electrode 14 b exist in the middle of the current film 33. That is, the two openings 21 and the groove 22, the n-pole electrode 14a and the p-pole electrode 14b are electrically connected through the current film 33, respectively. In FIG. 3, 14 a and 14 b indicate the n-pole electrode 14 a and the p-pole electrode 14 b, and R cf represents the resistance value of the current film 33.
メッキ電流はカレントフィルム33を流れると同時に、開口部21および溝22を介してn型層12にも流れる。開口部21においてカレントフィルム33およびn型層12が接触する界面には、接続抵抗Ropが存在する。開口部21および溝22の表面積が大きいほど、カレントフィルム33およびn型層12の接触面積が増えるためRopは減少する。図3において、R1がn型層12の抵抗値である。メッキ電流がカレントフィルム33およびn型層12を流れることによって、n極電極14aと開口部21との間には並列回路が形成される(図3参照)。一方、p極電極14bと開口部21とはカレントフィルム33のみを介して導通している。
The plating current flows through the current film 33 and also flows into the n-
n極電極14aと開口部21との間にはRcfとR1とRopとからなる並列回路が形成され、p極電極14bと開口部21との間には、Rcfのみからなる直列回路が形成される。したがって、n極電極14aと開口部21との間の抵抗値は、p極電極14bと開口部21との間の抵抗値より小さい。 A parallel circuit composed of R cf , R 1 and R op is formed between the n-pole electrode 14 a and the opening 21, and a series composed of only R cf is formed between the p-pole electrode 14 b and the opening 21. A circuit is formed. Therefore, the resistance value between the n-pole electrode 14 a and the opening 21 is smaller than the resistance value between the p-pole electrode 14 b and the opening 21.
n極電極14aにはp極電極14bよりも大きなメッキ電流が流れることになり、その結果、n極電極14aにおけるメッキレートは、p極電極14bにおけるメッキレートよりも高くなる。その結果、n極バンプ52の厚みはp極バンプ51の厚みよりも厚くなる。本実施形態において、n極電極14aにおけるメッキレートとp極電極14bにおけるメッキレートとの比をメッキレート比と呼ぶ。 A plating current larger than that of the p-electrode 14b flows through the n-electrode 14a. As a result, the plating rate of the n-electrode 14a is higher than the plating rate of the p-electrode 14b. As a result, the n-pole bump 52 is thicker than the p-pole bump 51. In the present embodiment, the ratio of the plating rate at the n-electrode 14a and the plating rate at the p-electrode 14b is referred to as the plating rate ratio.
(2)メッキレート比の制御
n極電極14aと開口部21との間の抵抗値と、p極電極14bと開口部21との間の抵抗値とに差を付けることによって、n極電極14aおよびp極電極14bに流れるメッキ電流に差を付ける。このように、n極電極14aと開口部21との間の抵抗値と、p極電極14bと開口部21との間の抵抗値とを制御することによって、n極電極14aおよびp極電極14bにおけるメッキレートを制御することができる。n極電極14aと開口部21との間の抵抗値およびp極電極14bと開口部21との間の抵抗値における抵抗値の差は、n極電極14aと開口部21との間の抵抗値の10%程度であることがより好ましい。その結果、n極電極14aにおけるメッキレートと、p極電極14bにおけるメッキレートとの比率を、効率よく制御することができる。
(2) Control of the plating rate ratio By making a difference between the resistance value between the n-electrode 14a and the opening 21 and the resistance value between the p-electrode 14b and the opening 21, the n-electrode 14a The plating current flowing through the p-electrode 14b is differentiated. In this way, the n-pole electrode 14a and the p-pole electrode 14b are controlled by controlling the resistance value between the n-pole electrode 14a and the opening 21 and the resistance value between the p-pole electrode 14b and the opening 21. The plating rate can be controlled. The difference in resistance value between the n-pole electrode 14a and the opening 21 and the resistance value between the p-pole electrode 14b and the opening 21 is the resistance value between the n-pole electrode 14a and the opening 21. More preferably, it is about 10%. As a result, the ratio between the plating rate at the n-electrode 14a and the plating rate at the p-electrode 14b can be controlled efficiently.
光半導体素子10の作製に用いるp−n接合ウェハにおけるn型層12のシート抵抗は、1〜20Ω/□である。したがって、カレントフィルム33のシート抵抗は10mΩ/□〜1000mΩ/□の範囲内であることが好ましく、さらには、50mΩ/□から200mΩ/□であることがより好ましい。カレントフィルム33のシート抵抗は、カレントフィルム33の膜厚に依存する。当該膜厚を厚くするとシート抵抗が小さくなり、当該膜厚を薄くするとシート抵抗が大きくなる。
The sheet resistance of the n-
このように、カレントフィルム33の膜厚をパラメータとしてカレントフィルム33のシート抵抗を制御することができる。カレントフィルム33のシート抵抗を上記の範囲に設定することによって、n極電極14aと開口部21との間の抵抗値およびp極電極14bと開口部21との間の抵抗値における抵抗値の差を10%程度に設定することができる。 Thus, the sheet resistance of the current film 33 can be controlled using the film thickness of the current film 33 as a parameter. By setting the sheet resistance of the current film 33 within the above range, the difference between the resistance value between the n-pole electrode 14a and the opening 21 and the resistance value between the p-pole electrode 14b and the opening 21 is determined. Can be set to about 10%.
カレントフィルム33のシート抵抗が小さい場合、メッキ電流の多くがカレントフィルム33を流れる。よって、n極電極14aとp極電極14bとを流れるそれぞれのメッキ電流の差が小さくなり、メッキレート比は1に近い値になる。カレントフィルム33のシート抵抗が大きい場合、n型層12を流れるメッキ電流が増加し、n極電極14aとp極電極14bとを流れるそれぞれのメッキ電流の差が大きくなる。よって、メッキレート比は1より大きな値となる。このように、カレントフィルム33の膜厚を変換させることによって、メッキレート比を変化させることができる。したがって、カレントフィルム33の膜厚を適当な値にすることによって、互いに段差のないp極バンプ51およびn極バンプ52を形成することができる。
When the sheet resistance of the current film 33 is small, most of the plating current flows through the current film 33. Therefore, the difference between the plating currents flowing through the n-pole electrode 14a and the p-pole electrode 14b is reduced, and the plating rate ratio is close to 1. When the sheet resistance of the current film 33 is large, the plating current flowing through the n-
n極電極14aと開口部21との間の抵抗値と、p極電極14bと開口部21との間の抵抗値とに差を付ける別の方法として、カレントフィルム33およびn型層12の接続抵抗であるRopを変化させてもよい。RcfおよびR1が同一の場合でも、Ropが大きいければn極電極14aと開口部21との間の抵抗値は大きくなる。逆に、Ropが小さければn極電極14aと開口部21との間の抵抗値も小さくなる。その一方、Ropを変化させてもp極電極14bと開口部21との間の抵抗値は変化しない。Ropは、開口部21および溝22の表面積に依存しているので、当該表面積を変化させることによって、n極電極14aと開口部21との間の抵抗値およびp極電極14bと開口部21との間の抵抗値の比を変化させることができる。言い換えれば、開口部21のパターン寸法を任意の大きさに設計することによって、メッキレート比を制御することができる(図6参照)。図6の開口部の面積比とは、n型層12が形成されている領域の面積に対して、開口部21の表面積が占める割合である。
As another method of making a difference between the resistance value between the n-pole electrode 14a and the opening 21 and the resistance value between the p-pole electrode 14b and the opening 21, the connection of the current film 33 and the n-
以上のように、開口部21の表面積は、電気メッキによって互いに段差の無いp極バンプ51およびn極バンプ52を形成できる表面積であることが好ましい。この構成によれば、光半導体素子1を製造する際、互いに段差のないp極バンプ51およびn極バンプ52を確実に形成することができる。
As described above, the surface area of the opening 21 is preferably a surface area that can form the p-pole bump 51 and the n-pole bump 52 without any step by electroplating. According to this configuration, when the
また、溝22の表面積は、電気メッキによって互いに段差の無いp極バンプ51およびn極バンプ52を形成できる表面積であることが好ましい。この構成によれば、光半導体素子1を製造する際、互いに段差のないp極バンプ51およびn極バンプ52を確実に形成することができる。
Moreover, it is preferable that the surface area of the groove | channel 22 is a surface area which can form the p pole bump 51 and the n pole bump 52 without a level | step difference mutually by electroplating. According to this configuration, when the
n極電極14aおよびp極電極14bに流れるメッキ電流を制御することによって、n極バンプ52およびp極バンプ51におけるメッキレート比を変化させることができることはこれまでに述べた。しかし、n型層12およびp型層13の段差を解消し、n極バンプ52およびp極バンプ51の上面を同一の高さにするためには、より精密なメッキレート比の制御が求められる。
As described above, the plating rate ratio in the n-pole bump 52 and the p-pole bump 51 can be changed by controlling the plating current flowing through the n-pole electrode 14a and the p-pole electrode 14b. However, in order to eliminate the level difference between the n-
より精密にメッキレート比を制御するために、本願の一実施形態に係る光半導体素子の製造方法では、メッキ電流の駆動波形をパルス波形とする。パルス波形のパルス周期を変化させることによって、メッキレート比を制御することが可能である。 In order to control the plating rate ratio more precisely, in the method of manufacturing an optical semiconductor element according to one embodiment of the present application, the driving waveform of the plating current is a pulse waveform. The plating rate ratio can be controlled by changing the pulse period of the pulse waveform.
n極電極14aおよびp極電極14bの上面における段差をDとし、所望するp極バンプ51の高さをHとする。n極電極14aにおけるメッキレートのp極電極14bにおけるメッキレートに対する比をメッキレート比をRとする。この時、p極バンプ51およびn極バンプ52の上面が同一の高さに形成されるために必要なメッキレート比Rは次式で表される。
R=(H+D)/H
メッキレート比のパルス周期依存性は、例えば図4に示す図のようにあらかじめ測定しておけばよい。あらかじめ測定しておいたメッキレート比のパルス周期依存性を用いて、光半導体素子10のバンプ形成に際して求められるRに対応するメッキ電流のパルス周期を選定する。このように選定したパルス周期を用いてバンプ形成を行うことで、p極バンプ51およびn極バンプ52の上面が同一の高さに形成された光半導体素子10を得ることができる。
A step on the upper surfaces of the n-electrode 14a and the p-electrode 14b is D, and a desired height of the p-electrode bump 51 is H. The ratio of the plating rate in the n-electrode 14a to the plating rate in the p-electrode 14b is R. At this time, the plating rate ratio R necessary for forming the upper surfaces of the p-pole bump 51 and the n-pole bump 52 at the same height is expressed by the following equation.
R = (H + D) / H
The dependence of the plating rate ratio on the pulse period may be measured in advance as shown in FIG. Using the pulse period dependency of the plating rate ratio measured in advance, the pulse period of the plating current corresponding to R required for bump formation of the
メッキ電流の駆動波形をパルス波形にすることによって、メッキレート比の精密制御が可能になることに加えて、形成されるバンプが焼けメッキと呼ばれる異常なメッキ状態となることを防ぐことができる。図5に、p極バンプ51およびn極バンプ152を示す。p極バンプ51は正常に形成されたバンプを示し、n極バンプ152は焼けメッキと呼ばれる状態になったバンプの例を示している。焼けメッキは、大電流のメッキ電流を長時間流すことによって形成されたメッキに生じやすい異常である。本実施形態に係る光半導体素子の製造方法において、n極電極14aにはp極電極14bよりも大きな電流が流れる。n極電極14aに大きなメッキ電流が流れる状態において、駆動波形を直流波形とした場合、形成されるバンプが焼けメッキとなる可能性がある。メッキ電流の駆動波形をパルス波形にすることによって、この可能性を排除できる。 By making the driving waveform of the plating current into a pulse waveform, in addition to enabling precise control of the plating rate ratio, it is possible to prevent the formed bumps from being in an abnormal plating state called burn plating. FIG. 5 shows the p-pole bump 51 and the n-pole bump 152. The p-pole bump 51 is a normally formed bump, and the n-pole bump 152 is an example of a bump that is in a state called burn plating. Burn plating is an anomaly that is likely to occur in plating formed by passing a large plating current for a long time. In the method for manufacturing an optical semiconductor device according to this embodiment, a larger current flows through the n-pole electrode 14a than the p-pole electrode 14b. In the state where a large plating current flows through the n-electrode 14a, if the drive waveform is a DC waveform, the formed bumps may be burnt plated. This possibility can be eliminated by making the driving waveform of the plating current into a pulse waveform.
(3)パルス周期
本発明の一実施形態に係る光半導体素子の製造方法において、メッキ電流の駆動波形はパルス波形であり、パルス周期は0.1秒から100秒の範囲であることがより好ましい。図4に示すメッキレート比のパルス周期依存性から分かるように、パルス周期が0.1秒から100秒の範囲においてメッキレート比は、パルス周期に大きな依存性を示す。よって、メッキ電流のパルス周期を0.1秒〜100秒の範囲内に設定することによって、所望のメッキレート比を得ることができる。
(3) Pulse Cycle In the method for manufacturing an optical semiconductor device according to one embodiment of the present invention, the plating current drive waveform is a pulse waveform, and the pulse cycle is more preferably in the range of 0.1 to 100 seconds. . As can be seen from the dependence of the plating rate ratio on the pulse period shown in FIG. 4, the plating rate ratio shows a great dependence on the pulse period when the pulse period is in the range of 0.1 to 100 seconds. Therefore, a desired plating rate ratio can be obtained by setting the plating current pulse period within the range of 0.1 to 100 seconds.
メッキ電流の印加直後は、n極電極14aおよびp極電極14bの表面に電気二重層が形成される。メッキ電流の印加直後より電気二重層にはメッキ電流(非ファラデー電流)が充電される過渡状態になり、約30秒後にはメッキ電流の電流値は一定の値に収束する。このメッキ状態の過渡状態を利用することによって、本発明の一実施形態に係る光半導体素子の製造方法においてはメッキレート比を制御する。メッキ電流をパルス波形とすることによって、メッキ電流の過渡状態を繰り返し利用することができる。したがって、確実にメッキレート比を制御することができる。 Immediately after application of the plating current, an electric double layer is formed on the surfaces of the n-electrode 14a and the p-electrode 14b. Immediately after application of the plating current, the electric double layer is in a transient state in which the plating current (non-Faraday current) is charged, and after about 30 seconds, the current value of the plating current converges to a constant value. By utilizing the transient state of the plating state, the plating rate ratio is controlled in the method of manufacturing an optical semiconductor device according to the embodiment of the present invention. By making the plating current into a pulse waveform, the transient state of the plating current can be used repeatedly. Therefore, the plating rate ratio can be reliably controlled.
(4)DUTY比
本発明の一実施形態に係る光半導体素子の製造方法において、パルス周期におけるDUTY比が80%以上、または、パルス周期におけるメッキ電流の停止時間が2秒以下であることがより好ましい。光半導体素子を製造するにあたって、スループットの観点より、電気メッキによるバンプ形成に要する時間(メッキ時間とする)は短い方が好ましい。メッキ時間を短縮するという観点では、直流波形を用いた電気メッキ(直流メッキとする)が好ましいが、メッキレート比を制御することができない。さらには、メッキ電流が定常的に流れることに起因して焼けメッキとなる可能性がある。電気メッキにパルス波形のメッキ電流を用いて、パルス波形におけるDUTY比を80%以上に設定することによって、メッキレート比の制御が可能なことに加えて、メッキ時間の増加を直流メッキの場合に対して20%以内に抑えることができる。スループットを高めるためには、DUTY比を高めることが望ましいが、100%に近い値に設定することによって焼けメッキが生じる可能性が高まる。DUTY比の上限値は100%より小さい値で、かつ、焼けメッキが生じる可能性を排除できる値である。
(4) DUTY ratio In the method for manufacturing an optical semiconductor device according to one embodiment of the present invention, the DUTY ratio in the pulse period is 80% or more, or the plating current stop time in the pulse period is 2 seconds or less preferable. In manufacturing an optical semiconductor element, it is preferable that the time required for bump formation by electroplating (referred to as plating time) is short from the viewpoint of throughput. From the viewpoint of shortening the plating time, electroplating using a DC waveform (DC plating) is preferable, but the plating rate ratio cannot be controlled. Furthermore, there is a possibility that burn plating occurs due to the constant flow of the plating current. In addition to being able to control the plating rate ratio by setting the DUTY ratio in the pulse waveform to 80% or more by using a plating current of a pulse waveform for electroplating, an increase in plating time is achieved in the case of DC plating. On the other hand, it can be suppressed within 20%. In order to increase the throughput, it is desirable to increase the DUTY ratio. However, by setting the value to a value close to 100%, there is a higher possibility that burn plating will occur. The upper limit value of the DUTY ratio is a value smaller than 100%, and is a value that can eliminate the possibility of burnt plating.
また、パルス波形の一周期におけるメッキ電流の停止時間が2秒以下とすることによって、メッキレート比の制御を可能としスループットの低下を最小限に抑えたうえで、焼けメッキの形成を防ぐことができる。メッキ電流の停止時間の下限値は0秒より大きな値で、かつ、焼けメッキが生じる可能性を排除できる値である。 In addition, by setting the plating current stop time in one cycle of the pulse waveform to 2 seconds or less, it is possible to control the plating rate ratio and minimize the decrease in throughput and prevent the formation of burnt plating. it can. The lower limit value of the plating current stop time is a value greater than 0 seconds, and is a value that can eliminate the possibility of burnt plating.
(5)メッキ電流密度
本発明の一実施形態に係る光半導体素子の製造方法において、パルス波形を有するメッキ電流の電流密度を可変することによって、メッキレート比が変化する。言い換えると、メッキレート比を制御するためのパラメータとして、メッキ電流の電流密度を用いることができる。
(5) Plating current density In the method for manufacturing an optical semiconductor device according to one embodiment of the present invention, the plating rate ratio is changed by varying the current density of the plating current having a pulse waveform. In other words, the current density of the plating current can be used as a parameter for controlling the plating rate ratio.
良好なメッキを生成できる電流密度の範囲は、電気メッキに用いるメッキ液の種類、および、メッキ液のpH、温度、攪拌の有無に代表されるメッキ浴条件に依存し変化する。しかしながら、電流密度を変化させることによって、メッキレート比を制御する場合は、電流密度が臨界電流密度の下限値から上限値までの範囲を満たす範囲であればよい。言い換えると、電流密度の範囲が、臨界電流密度の下限値から上限値までの範囲以内であればよい。 The range of current density at which good plating can be generated varies depending on the type of plating solution used for electroplating and the plating bath conditions typified by the pH, temperature, and presence / absence of stirring of the plating solution. However, when the plating rate ratio is controlled by changing the current density, the current density may be in a range satisfying the range from the lower limit value to the upper limit value of the critical current density. In other words, the current density range may be within the range from the lower limit value to the upper limit value of the critical current density.
臨界電流密度とは、電気メッキによって被膜を生成する際に、正常な被膜を生成する電流密度の上限および下限のことを言う。電気メッキした際の電流密度が臨界電流密度の加減を下回ると光沢メッキが発生し、一方、上回ると焼けメッキ(表面の変色、色ムラ)が発生する。いずれも好ましくないので、さける必要がある。 The critical current density means an upper limit and a lower limit of a current density that generates a normal film when a film is generated by electroplating. When the current density at the time of electroplating is less than the critical current density, bright plating occurs. On the other hand, burn plating (discoloration of the surface, uneven color) occurs. Neither is desirable, and it is necessary to avoid them.
電気メッキした際の電流密度が臨界電密度の下限値より大きいことによって、被メッキ面であるn極電極14aおよびp極電極14bにメッキを正常に生成することができる。また、電流密度が臨界電流密度の上限値より小さいことによって、焼けメッキと呼ばれる異常なメッキ状態の生成を防止することができる。これらにより、正常な形状のp極バンプ51およびn極バンプ52を形成することができる。また、臨界電流密度の下限値から上限値までの範囲において電流密度を適当な値にすることによって、互いに段差のないp極バンプ51およびn極バンプ52を形成することができる。 When the current density at the time of electroplating is larger than the lower limit value of the critical electric density, plating can be normally generated on the n-electrode 14a and the p-electrode 14b that are the surfaces to be plated. Further, since the current density is smaller than the upper limit value of the critical current density, it is possible to prevent generation of an abnormal plating state called burn plating. As a result, the p-shaped bump 51 and the n-polar bump 52 having a normal shape can be formed. Further, by setting the current density to an appropriate value in the range from the lower limit value to the upper limit value of the critical current density, the p-pole bump 51 and the n-pole bump 52 having no step can be formed.
〔実施例1〕
本発明の一実施形態に係る光半導体素子10の製造方法における、メッキレート比のパルス周期依存性の測定結果を図4に示す。光半導体素子10の作製方法は、図2に示した作製方法に準じている。図2(a)〜(d)までの工程を経たのち、電気メッキによるバンプ形成を行った(図2(e)参照)。そのバンプ形成の際に、パルス波形であるメッキ電流のパルス周波数を0.1秒から1000秒までの範囲で変化させ、n極バンプ52の厚みとp極バンプ51の厚みとの比をメッキレート比として図4に示した。
[Example 1]
FIG. 4 shows the measurement result of the pulse period dependency of the plating rate ratio in the method for manufacturing the
図4において実測値を白抜きの丸で示した。波線は、実測値をフィッティングした結果として得られた曲線である。直流メッキによって得られたメッキレート比を、実線で図示している。 In FIG. 4, the measured values are indicated by white circles. A wavy line is a curve obtained as a result of fitting an actual measurement value. The plating rate ratio obtained by direct current plating is shown by a solid line.
図4の結果から明らかなように、メッキ電流のパルス周期が0.1秒から100秒の範囲において、メッキレート比が約1.00から約1.25まで大きく変化している。したがって、メッキ電流のパルス周期を0.1秒から100秒の範囲から選択することにより、適切なメッキレート比を得ることができる。 As is apparent from the results of FIG. 4, the plating rate ratio varies greatly from about 1.00 to about 1.25 when the pulse period of the plating current is in the range of 0.1 to 100 seconds. Accordingly, an appropriate plating rate ratio can be obtained by selecting the pulse period of the plating current from the range of 0.1 to 100 seconds.
メッキ電流のパルス周期を決定するためには、まず、n極電極14aとp極電教14bとの段差および形成したいp極バンプ51の厚みより必要とされるメッキレート比を決定する。その後、上記必要とされるメッキレート比に対応するパルス周期を図4から読み取ればよい。 In order to determine the pulse period of the plating current, first, the required plating rate ratio is determined from the step between the n-electrode 14a and the p-electrode 14b and the thickness of the p-electrode bump 51 to be formed. Thereafter, the pulse period corresponding to the required plating rate ratio may be read from FIG.
〔実施例2〕
本発明の一実施形態に係る半導体素子10の製造方法において、開口部21の面積比率とメッキレート比との関係を測定した実験結果を、図6に示す。本実施例におけるメッキ条件は以下の通りである。
・メッキ液:EEJA製ノンシアンタイプ金メッキ液
・メッキ浴温度:52℃
・メッキ電流密度:直流6mA/cm2
・被メッキ物:光半導体素子作成用ウェハー(6インチ)
上記の条件下で、開口部21のないウエハ(開口比率0%)と開口部21を形成したウエハ(開口比率6%)とを用いて、電気メッキを行った。この結果、図6に示すように、開口部21の面積比率が0%(開口比率0%)の場合はメッキレート比が約1.00になり、開口部21の面積比率が6%(開口比率6%)の場合はメッキレート比が約1.30になる結果を得た。このように、開口部21の面積比率を変えることによって、メッキレート比を制御できることが明らかになった。
[Example 2]
FIG. 6 shows an experimental result of measuring the relationship between the area ratio of the opening 21 and the plating rate ratio in the method for manufacturing the
・ Plating solution: EEJA non-cyan type gold plating solution ・ Plating bath temperature: 52 ° C
・ Plating current density:
・ Plating object: Wafer for optical semiconductor device creation (6 inches)
Under the above conditions, electroplating was performed using a wafer without an opening 21 (opening
〔実施例3〕
本発明の一実施形態に係る光半導体素子10の製造方法において、メッキレート比の電流密度依存性を測定した結果を図7に示す。本実施例におけるメッキ条件は、以下の通りである。
・メッキ液:EEJA製ノンシアンタイプ金メッキ液
・メッキ浴温度:52℃
・パルス周期:1秒
・DUTY比:80%
・被メッキ物:光半導体素子作成用ウェハー(6インチ)
・メッキ電流:3.5mA/cm2から11mA/cm2の範囲で可変
上記メッキ条件における臨界電流密度の範囲は、2mA/cm2から8mA/cm2である。メッキ電流の電流密度を、3.5mA/cm2から11mA/cm2の範囲で変化させ電気メッキを行った。臨界電流密度の範囲を超える条件でも電気メッキを行ったのは、形成されるバンプに対する電流密度の影響を確認するためである。実験の結果、得られたメッキレート比はおよそ1.45から1.10の範囲で変化し、メッキレート比と電流密度との間には明確な負の相関関係があった(図7)。また、臨界電流密度の範囲内において、メッキ電流の電流密度を変化させることによって、所望のメッキレート比を得ることができることが明らかになった。
Example 3
FIG. 7 shows the results of measuring the current density dependence of the plating rate ratio in the method for manufacturing the
・ Plating solution: EEJA non-cyan type gold plating solution ・ Plating bath temperature: 52 ° C
・ Pulse period: 1 second ・ DUTY ratio: 80%
・ Plating object: Wafer for optical semiconductor device creation (6 inches)
Plating current: range of the critical current density of 3.5mA / cm 2 in the range of 11 mA / cm 2 in the variable the plating condition is 8 mA / cm 2 from 2 mA / cm 2. Electroplating was performed by changing the current density of the plating current in the range of 3.5 mA / cm 2 to 11 mA / cm 2 . The reason why electroplating was performed even under conditions exceeding the range of the critical current density is to confirm the influence of the current density on the formed bump. As a result of the experiment, the obtained plating rate ratio changed in the range of about 1.45 to 1.10, and there was a clear negative correlation between the plating rate ratio and the current density (FIG. 7). It has also been clarified that a desired plating rate ratio can be obtained by changing the current density of the plating current within the range of the critical current density.
〔実施例4〕
本発明の一実施形態に係る半導体素子10の製造方法において、カレントフィルム33のシート抵抗とメッキレート比との関係を測定した実験結果を、図8に示す。本実施例におけるメッキ条件は以下の通りである。
・メッキ液:EEJA製ノンシアンタイプ金メッキ液
・メッキ浴温度:50℃
・メッキ電流密度:直流6mA/cm2
・被メッキ物:光半導体素子作成用ウェハー(6インチ)
上記の条件下で、カレントフィルム33のシート抵抗の値を様々に変えて、メッキレート比を測定した。シート抵抗の値を変える際には、カレントフィルム33の膜厚を変えた。実験の結果、シート抵抗が10mΩ/□以上の場合、シート抵抗が高ければ高いほどメッキレート比もより高くなる結果を得た。すなわち、シート抵抗とメッキレート比とには正の相関関係が見いだされた。このように、カレントフィルム33のシート抵抗を変えることによって、メッキレート比を制御できることが明らかになった。なお、シート抵抗が200mΩ/□以上の場合は、n極に焼けメッキが発生する結果となった。
Example 4
FIG. 8 shows the experimental results of measuring the relationship between the sheet resistance of the current film 33 and the plating rate ratio in the method for manufacturing the
・ Plating solution: EEJA non-cyanide type gold plating solution ・ Plating bath temperature: 50 ℃
・ Plating current density:
・ Plating object: Wafer for optical semiconductor device creation (6 inches)
Under the above conditions, the value of the sheet resistance of the current film 33 was changed variously, and the plating rate ratio was measured. When changing the value of the sheet resistance, the film thickness of the current film 33 was changed. As a result of the experiment, when the sheet resistance was 10 mΩ / □ or more, the higher the sheet resistance, the higher the plating rate ratio. That is, a positive correlation was found between the sheet resistance and the plating rate ratio. Thus, it has become clear that the plating rate ratio can be controlled by changing the sheet resistance of the current film 33. When the sheet resistance was 200 mΩ / □ or more, burnt plating occurred at the n pole.
〔実施形態2〕
本発明の一実施形態に係る光半導体素子60について図9および10を参照して説明する。なお、実施形態1と同様の部材については同一の部材番号を付し、その説明を省略する。
[Embodiment 2]
An optical semiconductor device 60 according to an embodiment of the present invention will be described with reference to FIGS. In addition, the same member number is attached | subjected about the member similar to
(光半導体素子60)
光半導体素子60は実施形態1に係る光半導体素子10の変形例である。光半導体素子10と光半導体素子60を比較して異なる点は、光半導体素子60が備えるn型層62(第1導電型半導体層)および光半導体素子10が備えるn型層12の形状である(図9参照)。光半導体素子60が備えるn型層62は、保護膜15が備える開口部21に対応する領域において特別な構造をもたない。すなわち、開口部21に対応する領域において、n型層62の上面は平面である。
(Optical semiconductor element 60)
The optical semiconductor element 60 is a modification of the
n型層の形状以外の構成は、光半導体素子10および光半導体素子60において共通である。
The configuration other than the shape of the n-type layer is common to the
n極バンプ52の厚みはp極バンプ51の厚みより厚く形成され、n型層12およびp型層13の上面が有する段差を解消する。n極バンプ52およびp極バンプ51の上面は同一の高さに形成されているので、本発明の一実施形態にかかる光半導体素子60は好適にフリップチップ実装することが可能である。
The n-pole bump 52 is formed to have a thickness greater than that of the p-pole bump 51, and eliminates the level difference between the upper surfaces of the n-
(光半導体素子60の作製方法)
光半導体素子60の作製方法について、図10を参照しながら説明する。作製方法に関しても、光半導体素子60と光半導体素子10とは同様である。
(Method for Manufacturing Optical Semiconductor Element 60)
A method for manufacturing the optical semiconductor element 60 will be described with reference to FIGS. Regarding the manufacturing method, the optical semiconductor element 60 and the
サファイア基板11上にn型層62およびp型層13が堆積されているp−n接合ウェハより、p型層13の一部を残してn型層62を選択的にエッチングする。n型層62およびp型層13の上面にn極電極14aおよびp極電極14bを形成し、n型層62の上面の一部に開口部21を備える保護膜15を形成する(図10(a)参照)。このとき、n型層62は溝を備えておらず、n型層62の上面は平面である。
From the pn junction wafer in which the n-type layer 62 and the p-
次に、下層カレントフィルム31および上層カレントフィルム32を順次形成し、カレントフィルム33とする(図10(b))。
Next, a lower layer
カレントフィルム33を形成した後、順次以下の工程を行う。フォトレジスト41を塗布する(図10(c)参照)。フォトリソグラフィー法によりバンプ形成パターン42を形成する(図10(d))。パルス波形の駆動電流を用いた電気メッキによりp極バンプ51およびn極バンプ52を形成する(図10(e)参照)。有機溶剤を用いてフォトレジスト41を除去する(図10(f)参照)。不要な部分のカレントフィルム33をエッチングし除去する(図10(g)参照)。以上の工程によって光半導体素子60が完成する。
After forming the current film 33, the following steps are sequentially performed. Photoresist 41 is applied (see FIG. 10C). A
カレントフィルム33を形成した際に、n型層62の上面は平面であっても開口部21を介してカレントフィルム33とn型層62とは接触し導通する。したがって、開口部21からn極電極14aまでの電流経路は、カレントフィルム33とn型層62とから構成される並列回路となる。一方、開口部21からp極電極14bまでの電流経路は、カレントフィルム33のみとなる。 When the current film 33 is formed, the current film 33 and the n-type layer 62 are brought into contact with each other through the opening 21 even if the upper surface of the n-type layer 62 is flat. Therefore, the current path from the opening 21 to the n-pole electrode 14 a is a parallel circuit composed of the current film 33 and the n-type layer 62. On the other hand, the current path from the opening 21 to the p-electrode 14b is only the current film 33.
したがって、開口部21からn極電極14aまでの抵抗値は開口部21からp極電極14bまでの抵抗値より小さくなる。n極電極14aにはp極電極14bより大きなメッキ電流が流れために、n極電極14aにおけるメッキレートはp極電極14bにおけるメッキレートより高くなる。 Therefore, the resistance value from the opening 21 to the n-pole electrode 14a is smaller than the resistance value from the opening 21 to the p-pole electrode 14b. Since a plating current larger than that of the p-electrode 14b flows through the n-electrode 14a, the plating rate at the n-electrode 14a is higher than the plating rate at the p-electrode 14b.
電気メッキの駆動波形にパルス波形を用いて、パルス周期を変化させることによって、n極電極14aにおけるメッキレートとp極電極14bにおけるメッキレートとのメッキレート比を制御することができる。したがって、光半導体素子60はn極バンプ52およびp極バンプ51の寸法を制約されることなく、半導体基板表面上の段差を吸収することができ、フリップチップ実装に適した光半導体素子となる。 By using the pulse waveform as the driving waveform for electroplating and changing the pulse period, the plating rate ratio between the plating rate at the n-electrode 14a and the plating rate at the p-electrode 14b can be controlled. Therefore, the optical semiconductor element 60 can absorb the level difference on the surface of the semiconductor substrate without restricting the dimensions of the n-pole bump 52 and the p-pole bump 51, and is an optical semiconductor element suitable for flip-chip mounting.
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.
本発明は、発光ダイオード(LED)などの光半導体素子として、幅広く利用できる。また、このような光半導体素子を製造する方法としても利用できる。 The present invention can be widely used as an optical semiconductor element such as a light emitting diode (LED). Moreover, it can utilize also as a method of manufacturing such an optical semiconductor element.
10 光半導体素子
11 サファイア基板(絶縁性透明基板)
12 n型層(第1導電型半導体層)
13 p型層(第2導電型半導体層)
14a n極電極(第1の電極)
14b p極電極(第2の電極)
15 保護膜
21 開口部
22 溝
30 陰極
31 下層カレントフィルム
32 上層カレントフィルム
33 カレントフィルム
41 フォトレジスト
42 バンプ形成パターン
51 p極バンプ(第2の接続電極)
52 n極バンプ(第1の接続電極)
60 光半導体素子
62 n型層(第1導電型半導体層)
80 陽極
81 陽極板
152 n極バンプ
10 Optical semiconductor element 11 Sapphire substrate (insulating transparent substrate)
12 n-type layer (first conductivity type semiconductor layer)
13 p-type layer (second conductivity type semiconductor layer)
14a n-pole electrode (first electrode)
14b p-electrode (second electrode)
15 Protective film 21 Opening 22 Groove 30
52 n-pole bump (first connection electrode)
60 optical semiconductor element 62 n-type layer (first conductivity type semiconductor layer)
80 Anode 81 Anode plate 152 n-pole bump
Claims (9)
上記カレントフィルムを形成した後、上記光半導体基板を電気メッキすることによって、上記第1の電極の上面に第1の接続電極を形成し、かつ、上記第2の電極の上面に第2の接続電極を形成する工程とを備えており、
上記第1の半導体層と上記カレントフィルムとは、上記開口部を介して導通されていることによって、上記第1の電極と上記開口部との間に並列回路を形成し、
上記第1の接続電極および第2の接続電極を形成する工程において、上記並列回路が形成されていることによって、上記第1の電極に流れるメッキ電流は、上記第2の電極に流れるメッキ電流より大きいことを特徴とする光半導体素子の製造方法。 A substrate, a first semiconductor layer made of a first conductivity type semiconductor formed on the upper surface of the substrate, and a semiconductor of a second conductivity type, formed on a part of the upper surface of the first semiconductor layer The formed second semiconductor layer, the first electrode formed on the other part of the upper surface of the first semiconductor layer, and the first electrode formed on the upper surface of the second semiconductor layer. An insulating protective film covering the second electrode having an upper surface higher than the upper surface of the first electrode, the surface of the first semiconductor layer, and the surface of the second semiconductor layer, Forming a conductive current film on the entire upper surface of the optical semiconductor substrate having a protective film having an opening that exposes part of the surface of the semiconductor layer;
After forming the current film, the optical semiconductor substrate is electroplated to form a first connection electrode on the upper surface of the first electrode, and a second connection is formed on the upper surface of the second electrode. A step of forming an electrode ,
The first semiconductor layer and the current film are electrically connected through the opening, thereby forming a parallel circuit between the first electrode and the opening.
In the step of forming the first connection electrode and the second connection electrode, since the parallel circuit is formed, the plating current flowing through the first electrode is greater than the plating current flowing through the second electrode. A manufacturing method of an optical semiconductor element characterized by being large .
When electroplating the optical semiconductor element, gold, silver, platinum, copper, palladium, nickel, solder, and light according to claim 1, characterized in that a metal that is arbitrarily selected from these alloys A method for manufacturing a semiconductor device.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011208041A JP5394461B2 (en) | 2011-06-28 | 2011-09-22 | Method for manufacturing optical semiconductor element |
TW101110651A TWI459595B (en) | 2011-06-28 | 2012-03-27 | Optical semiconductor device and manufacturing method of optical semiconductor device |
KR1020120031893A KR101254460B1 (en) | 2011-06-28 | 2012-03-28 | Optical semiconductor device and manufacturing method of optical semiconductor device |
CN201210088419.8A CN102856458B (en) | 2011-06-28 | 2012-03-29 | Photosemiconductor element and method for manufacturing photosemiconductor element |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011143561 | 2011-06-28 | ||
JP2011143561 | 2011-06-28 | ||
JP2011208041A JP5394461B2 (en) | 2011-06-28 | 2011-09-22 | Method for manufacturing optical semiconductor element |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013033893A JP2013033893A (en) | 2013-02-14 |
JP5394461B2 true JP5394461B2 (en) | 2014-01-22 |
Family
ID=47789513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011208041A Active JP5394461B2 (en) | 2011-06-28 | 2011-09-22 | Method for manufacturing optical semiconductor element |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5394461B2 (en) |
KR (1) | KR101254460B1 (en) |
TW (1) | TWI459595B (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6229406B2 (en) * | 2013-09-27 | 2017-11-15 | 日亜化学工業株式会社 | Semiconductor light emitting device and manufacturing method thereof |
CN107408604B (en) * | 2015-04-03 | 2019-07-09 | 创光科学株式会社 | Nitride-based semiconductor ultraviolet ray emitting element and nitride-based semiconductor ultraviolet rays emitting apparatus |
JP6970346B2 (en) | 2018-09-25 | 2021-11-24 | 日亜化学工業株式会社 | Manufacturing method of semiconductor device |
JP2020120080A (en) * | 2019-01-28 | 2020-08-06 | 株式会社村田製作所 | Semiconductor element |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2581299B2 (en) * | 1990-10-19 | 1997-02-12 | 日本電気株式会社 | Method for manufacturing semiconductor device having bump electrode |
JP3116534B2 (en) * | 1992-04-09 | 2000-12-11 | 富士電機株式会社 | Method for manufacturing flip chip of integrated circuit device |
WO1998034285A1 (en) * | 1997-01-31 | 1998-08-06 | Matsushita Electronics Corporation | Light emitting element, semiconductor light emitting device, and method for manufacturing them |
JPH1197391A (en) * | 1997-09-16 | 1999-04-09 | Ebara Corp | Method of electroplating semiconductor wafer wiring |
JP3795007B2 (en) * | 2002-11-27 | 2006-07-12 | 松下電器産業株式会社 | Semiconductor light emitting device and manufacturing method thereof |
JP2005338696A (en) * | 2004-05-31 | 2005-12-08 | Nec Corp | Optical component and its manufacturing method |
DE112005003841B4 (en) * | 2004-12-14 | 2016-03-03 | Seoul Viosys Co., Ltd. | Light emitting device with a plurality of light emitting cells |
JP2008262953A (en) * | 2007-04-10 | 2008-10-30 | Sharp Corp | Method of manufacturing semiconductor device |
JP5426124B2 (en) * | 2008-08-28 | 2014-02-26 | 株式会社東芝 | Semiconductor light emitting device manufacturing method and semiconductor light emitting device |
JP4799606B2 (en) * | 2008-12-08 | 2011-10-26 | 株式会社東芝 | Optical semiconductor device and method for manufacturing optical semiconductor device |
-
2011
- 2011-09-22 JP JP2011208041A patent/JP5394461B2/en active Active
-
2012
- 2012-03-27 TW TW101110651A patent/TWI459595B/en active
- 2012-03-28 KR KR1020120031893A patent/KR101254460B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
TW201301563A (en) | 2013-01-01 |
JP2013033893A (en) | 2013-02-14 |
KR20130007411A (en) | 2013-01-18 |
TWI459595B (en) | 2014-11-01 |
KR101254460B1 (en) | 2013-04-12 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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