JP5380041B2

JP5380041B2 - マルチフェーズ型ｄｃ／ｄｃコンバータ

Info

Publication number: JP5380041B2
Application number: JP2008279574A
Authority: JP
Inventors: 智幸御木; 浩二西川; 圭亮門脇
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-10-30
Filing date: 2008-10-30
Publication date: 2014-01-08
Anticipated expiration: 2028-10-30
Also published as: JP2010110106A

Description

本発明は、マルチフェーズ型ＤＣ／ＤＣコンバータに関するものである。

図５は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示す回路ブロック図である。本図に示すように、本従来例のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの出力位相を互いにずらして駆動するように駆動信号Ｓ１〜Ｓｍを生成する制御回路２００と、を有して成り、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされていた。

また、上記のマルチフェーズ型ＤＣ／ＤＣコンバータにおいて、制御回路２００は、出力電圧Ｖｏｕｔと所定の基準電圧Ｖｒｅｆとを比較して比較信号を出力するコンパレータ２０１と、前記比較信号をトリガとして所定のパルス幅を有するパルス信号Ｓ０を生成するパルス信号生成部２０２と、パルス信号Ｓ０のパルスを順次分配して駆動信号Ｓ１〜Ｓｍを生成するパルス分配部２０３と、を有して成り、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍをそれぞれオン時間固定方式で駆動する構成とされていた。

なお、上記に関連する従来技術の一例としては、下記の特許文献１や特許文献２を挙げることができる。
特開２００３−２８４３３３号公報特開２００７−１１６８３４号公報

確かに、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータであれば、シングルフェーズ型ＤＣ／ＤＣコンパレータに比べて負荷に大電流を出力することができるので、消費電流の大きい負荷（ＣＰＵ［Central Processing Unit］など）の電源として、好適に用いることが可能である。

しかしながら、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータでは、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍをそれぞれオン時間固定方式で駆動するに際して、各フェーズを同時に駆動することができず、各フェーズのオンデューティが最大でも（１００／ｍ）［％］以下に制限されるため、急激な出力電流Ｉｏｕｔの増大が生じた場合には、出力電圧Ｖｏｕｔが目標値から低下してしまう、という課題があった。

図６は、従来課題を説明するためのタイミングチャートである。なお、図６では説明を簡単とするために、ｍ＝２の場合を例示している。

本発明は、上記の問題点に鑑み、急激な出力電流の増大が生じた場合であっても、出力電圧の低下を抑制することが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することを目的とする。

上記目的を達成するために、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータ用の制御回路は、並列接続された複数のＤＣ／ＤＣコンバータ回路をそれぞれオン時間固定方式で駆動する制御回路であって、前記複数のＤＣ／ＤＣコンバータ回路から電力の供給を受ける負荷の状態を検出し、その検出結果に基づいて、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動するか、互いに揃えて駆動するかを切り替える負荷状態検出部を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る制御回路において、前記負荷状態検出部は、前記負荷に供給される出力電流を監視し、その急激な増大を検出したときに、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いに揃えて駆動する構成（第２の構成）にするとよい。

また、上記第１の構成から成る制御回路において、前記負荷状態検出部は、前記負荷に供給される出力電圧を監視し、その急激な低下を検出したときに、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いに揃えて駆動する構成（第３の構成）にするとよい。

また、上記第１の構成から成る制御回路において、前記負荷状態検出部は、前記負荷の動作モードを切り替えるための制御信号を監視し、前記負荷が重負荷状態とされたときに前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いに揃えて駆動する構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る制御回路は、前記複数のＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと；前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と；前記パルス信号のパルスを順次分配して、前記複数のＤＣ／ＤＣコンバータ回路に各々供給する駆動信号を生成するパルス分配部と；を有して成り、前記負荷状態検出部は、前記負荷の状態に基づいて、前記パルス分配部におけるパルス分配処理を制御する構成（第５の構成）にするとよい。

また、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路と、前記複数のＤＣ／ＤＣコンバータ回路をそれぞれオン時間固定方式で駆動する上記第１〜第５いずれかの構成から成る制御回路と、を有して成り、前記複数のＤＣ／ＤＣコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成する構成（第６の構成）とされている。

本発明によれば、急激な出力電流の増大が生じた場合でも、出力電圧の低下を抑制することが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することが可能となる。

図１は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。図１に示したように、本実施形態のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍをそれぞれオン時間固定方式で駆動する制御回路２０と、を有して成り、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされている。

ＤＣ／ＤＣコンバータ回路１０−ｋ（ただし１≦ｋ≦ｍ）は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨｋ、ＮＬｋと、インダクタＬｋと、ドライバＤＲＶｋと、を有して成る。トランジスタＮＨｋ、ＮＬｋは、入力電圧Ｖｉｎの印加端と接地端との間に直列接続されており、互いの接続ノードは、インダクタＬｋの一端に接続されている。インダクタＬｋの他端は、出力電圧Ｖｏｕｔの出力端に接続されている。出力電圧Ｖｏｕｔの出力端と接地端との間には、キャパシタＣ１が接続されている。トランジスタＮＨｋ、ＮＬｋのゲートは、ドライバＤＲＶｋのゲート信号出力端に各々接続されている。

ドライバＤＲＶｋは、制御回路２０から入力される駆動信号Ｓｋに基づいて、トランジスタＮＨｋ、ＮＬｋのゲート信号を各々生成する。本実施形態に即してより具体的に述べると、ドライバＤＲＶｋは、駆動信号Ｓｋがハイレベルであるときに、ハイサイドのトランジスタＮＨｋをオンとして、ローサイドのトランジスタＮＬｋをオフとするように、逆に、駆動信号Ｓｋがローレベルであるときに、ハイサイドのトランジスタＮＨｋをオフとして、ローサイドのトランジスタＮＬｋをオフとするように、トランジスタＮＨｋ、ＮＬｋのゲート信号を各々生成する。ただし、駆動信号Ｓｋの論理レベルとトランジスタＮＨｋ、ＮＬｋのオン／オフ状態との上記関係はあくまで例示であって、逆でも構わない。

一方、制御回路２０は、コンパレータ２１と、パルス信号生成部２２と、パルス分配部２３と、負荷状態検出部２４と、を有して成る。

コンパレータ２１は、反転入力端（−）に入力される出力電圧Ｖｏｕｔ（ここでは、出力電圧Ｖｏｕｔの分圧電圧も含むものとする）と、非反転入力端（＋）に入力される所定の基準電圧Ｖｒｅｆと、を比較して比較信号を出力する。すなわち、比較信号の論理レベルは、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高いときにローレベルとなり、逆に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなる。

パルス信号生成部２２は、上記した比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号Ｓ０を生成する。

パルス分配部２３は、パルス信号Ｓ０のパルスを順次分配して駆動信号Ｓ１〜Ｓｍを生成する。なお、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ってから駆動信号Ｓｋ（ただし１≦ｋ≦ｍ）が所定のオン時間にわたってハイレベルとされている間、ＤＣ／ＤＣコンバータ回路１０−ｋでは、ハイサイドのトランジスタＮＨｋがオンとされ、ローサイドのトランジスタＮＬｋがオフされるので、出力電圧Ｖｏｕｔは上昇する。その後、駆動信号Ｓｋがローレベルに戻されると、ＤＣ／ＤＣコンバータ回路１０−ｋでは、ハイサイドのトランジスタＮＨｋがオフとされて、ローサイドのトランジスタＮＬｋがオンとされるので、出力電圧Ｖｏｕｔは徐々に低下していく。以後も、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るレベルまで低下する度に、駆動フェーズを順次切り替えながら、上述した動作が繰り返される。

負荷状態検出部２４は、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍから電力の供給を受ける負荷（図１では図示せず）の状態を検出し、その検出結果に基づいて、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いにずらして駆動するか、互いに揃えて駆動するかを切り替える。本実施形態に即して具体的に述べると、負荷状態検出部２４は、パルス分配部２３におけるパルス分配処理を制御するための負荷状態検出信号ＤＥＴを生成し、これをパルス分配部２３に送出する構成とされている。なお、負荷状態検出信号ＤＥＴは、負荷の急変を検出した場合にハイレベルとされ、その余の場合にローレベルとされる２値信号である。

図２は、パルス分配部２３の出力段の一例を示す図である。なお、図２では、説明を簡単とするために、２系統の駆動信号Ｓ１、Ｓ２のみを出力する構成を例示している。図２に示すように、本構成例のパルス分配部２３は、その出力段を形成する回路要素として、論理積演算器２３１、２３２と、論理和演算器２３３、２３４と、を有して成る。

論理積演算器２３１は、負荷状態検出信号ＤＥＴと駆動信号Ｓ２との論理積演算信号ＡＮＤ１を出力する。論理積演算器２３２は、負荷状態検出信号ＤＥＴと駆動信号Ｓ１との論理積演算信号ＡＮＤ２を出力する。論理和演算器２３３は、駆動信号Ｓ１と論理積演算信号ＡＮＤ１との論理和演算信号ＯＲ１をドライバＤＲＶ１に出力する。論理和演算器２３４は、駆動信号Ｓ２と論理積演算信号ＡＮＤ２との論理和演算信号ＯＲ２をドライバＤＲＶ２に出力する。

上記構成から成るパルス分配部２３の出力段において、負荷状態検出信号ＤＥＴがローレベルである場合、論理積演算信号ＡＮＤ１、ＡＮＤ２は、駆動信号Ｓ１、Ｓ２に依ることなく、いずれもローレベルとなるので、論理和演算信号ＯＲ１、ＯＲ２は、それぞれ、駆動信号Ｓ１、Ｓ２をスルー出力したものとなる。一方、負荷状態検出信号ＤＥＴがハイレベルである場合、論理積演算信号ＡＮＤ１、ＡＮＤ２は、それぞれ、駆動信号Ｓ２、Ｓ１をスルー出力したものとなるので、論理和演算信号ＯＲ１、ＯＲ２は、いずれも、駆動信号Ｓ１、Ｓ２を加算出力したもの（パルス信号Ｓ０に相当）となる。

すなわち、パルス分配部２３は、負荷状態検出信号ＤＥＴがハイレベルである場合に、パルス信号Ｓ０のパルスを順次分配して生成された駆動信号Ｓ１、Ｓ２から、パルス信号Ｓ０を生成し直し、これを駆動信号Ｓ１、Ｓ２としてドライバＤＲＶ１、ＤＲＶ２に各々出力する構成とされている。ただし、本発明の構成はこれに限定されるものではなく、パルス分配部２３は、負荷状態検出信号ＤＥＴがハイレベルである場合に、パルス分配処理自体を停止し、パルス信号Ｓ０に何ら処理を施すことなく、これをドライバＤＲＶ１、ＤＲＶ２にスルー出力する構成としても構わない。

図３は、負荷状態に応じたパルス分配制御の一例を示すタイミングチャートであり、上から順番に、出力電流Ｉｏｕｔ、出力電圧Ｖｏｕｔ、負荷状態検出信号ＤＥＴ、パルス信号Ｓ０、及び、駆動信号Ｓ１、Ｓ２の挙動を示している。なお、図３では、説明を簡単とするために、２系統の駆動信号Ｓ１、Ｓ２のみを出力する構成を例示している。

出力電圧Ｖｏｕｔが徐々に低下して基準電圧Ｖｒｅｆ（図中の一点鎖線）を下回ると、コンパレータ２１の比較信号（図３では不図示）がローレベルからハイレベルに立ち上がる。パルス信号生成部２２は、上記比較信号の立上がり時点から、所定のオン時間が経過するまでの間、パルス信号Ｓ０をハイレベルに立ち上げ、その後パルス信号Ｓ０をローレベルに立ち下げる。すなわち、パルス信号生成部２２では、比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号Ｓ０が生成される。

時刻ｔ１以前、ないし、時刻ｔ２以降では、負荷の急変（負荷に供給する出力電流Ｉｏｕｔの急激な増大）が生じておらず、負荷状態検出部２４で生成される負荷状態検出信号ＤＥＴがローレベルに維持されているため、パルス分配部２３は、パルス信号Ｓ０のパルスを２系統に順次分配して駆動信号Ｓ１、Ｓ２を生成し、これをドライバＤＲＶ１、ＤＲＶ２に出力する。その結果、ＤＣ／ＤＣコンバータ回路１０−１、１０−２は、その出力位相を互いにずらした形で駆動される。

一方、時刻ｔ１〜ｔ２では、負荷の急変が生じた結果、負荷状態検出信号ＤＥＴがハイレベルとされているので、パルス分配部２３は、先述したように、パルス信号Ｓ０を駆動信号Ｓ１、Ｓ２としてドライバＤＲＶ１、ＤＲＶ２に各々出力する。その結果、ＤＣ／ＤＣコンバータ回路１０−１、１０−２は、その出力位相を互いに揃えた形で駆動される。

このように、負荷状態の検出結果に応じて、ＤＣ／ＤＣコンバータ回路１０−１、１０−２の出力位相を互いにずらして駆動するのか、互いに揃えて駆動するのかを切り替える構成であれば、負荷急変時にのみ、ハイサイドのトランジスタＮＨ１〜ＮＨｍを全て同時にオンさせることができるようになるので、オン時間固定方式での駆動制御を行いつつ、必要に応じて各フェーズのオンデューティを１００［％］（ないしはその近傍）まで高めることが可能となる。従って、本実施形態のマルチフェーズ型ＤＣ／ＤＣコンバータであれば、急激な出力電流Ｉｏｕｔの増大が生じた場合であっても、出力電圧Ｖｏｕｔの低下を抑制することが可能となる。

なお、負荷状態検出部２４は、図４Ａに示すように、負荷に供給される出力電流Ｉｏｕｔを監視し、その急激な増大（単位時間当たりの電流増加量が所定の閾値に達したこと）を検出したときに、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いに揃えて駆動する構成にするとよい。

また、負荷状態検出部２４は、図４Ｂに示すように、負荷に供給される出力電圧Ｖｏｕｔを監視し、その急激な低下（単位時間当たりの電圧低下量が所定の閾値に達したこと）を検出したときに、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いに揃えて駆動する構成としてもよい。

このような構成とすることにより、外部からの制御信号を要することなく、負荷の急変を自ら検出して、上記の切替制御を行うことが可能となる。

また、負荷状態検出部２４は、図４Ｃに示すように、負荷の動作モードを切り替えるための制御信号ＭＯＤＥを監視し、負荷が重負荷状態とされたとき（例えば、負荷であるＣＰＵ［Central Processing Unit］がスリープモードからスタンバイモードに切り替えられたとき）にＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いに揃えて駆動する構成としてもよい。

このような構成とすることにより、電流計や電圧計などの付加要素を要することなく、上記の切替制御を行うことが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍに含まれるハイサイドスイッチとして、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨ１〜ＮＨｍを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。

また、上記実施形態では、コンパレータ２１の比較信号からパルス信号Ｓ０を生成し、そのパルスを順次分配することで、ｍ系統の駆動信号Ｓ１〜Ｓｍを生成する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、上記比較信号のパルスを順次分配することでｍ系統の比較信号を生成しておき、これらｍ系統の比較信号から駆動信号Ｓ１〜Ｓｍを生成する構成（すなわち、図１のパルス信号生成部２２とパルス分配部２３の接続順序を逆転させた構成）としても構わない。

また、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍとして、降圧回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、昇圧回路を用いても構わない。

本発明は、ＣＰＵなどの電源として用いられるマルチフェーズ型ＤＣ／ＤＣコンバータに好適な技術であり、特に負荷急変時の過渡応答特性を改善する技術として有用である。

は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。は、パルス分配部２３の出力段の一例を示す図である。は、負荷状態に応じたパルス分配制御を示すタイミングチャートである。は、負荷状態検出手法の第１例を示す図である。は、負荷状態検出手法の第２例を示す図である。は、負荷状態検出手法の第３例を示す図である。は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示すブロック図である。は、従来課題を説明するためのタイミングチャートである。

符号の説明

１０−１〜１０−ｍＤＣ／ＤＣコンバータ回路
２０制御回路
２１コンパレータ
２２パルス信号生成部
２３パルス分配部
２３１、２３２論理積演算器
２３３、２３４論理和演算器
２４負荷状態検出部
ＤＲＶ１〜ＤＲＶｍドライバ
ＮＨ１〜ＮＨｍＮチャネル型ＭＯＳ電界効果トランジスタ（ハイサイド）
ＮＬ１〜ＮＬｍＮチャネル型ＭＯＳ電界効果トランジスタ（ローサイド）
Ｌ１〜Ｌｍインダクタ
Ｃ１キャパシタ

Claims

出力を共通に接続された複数のＤＣ／ＤＣコンバータ回路と、
前記複数のＤＣ／ＤＣコンバータ回路から電力の供給を受ける負荷の状態を検出し、負荷状態検出信号を出力する負荷状態検出部と、
前記複数のＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと、
前記比較信号に基づいてオン時間が固定されたパルス信号を生成するパルス信号生成部と、
前記負荷状態検出信号に基づいて、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動するか、互いに揃えて駆動するかを切り替えるように、前記パルス信号のパルスを前記複数のＤＣ／ＤＣコンバータ回路の駆動信号として順次分配するパルス分配部と、
を有し、
前記パルス分配部の出力段は、
前記負荷状態検出信号と第２駆動信号との第１論理積演算信号を出力する第１論理積演算器と、
前記負荷状態検出信号と第１駆動信号との第２論理積演算信号を出力する第２論理積演算器と、
前記第１駆動信号と前記第１論理積演算信号との第１論理和演算信号を出力する第１論理和演算器と、
前記第２駆動信号と前記第２論理積演算信号との第２論理和演算信号を出力する第２論理和演算器と、
を含み、
前記第１駆動信号及び前記第２駆動信号は、それぞれ、前記パルス信号のパルスを順次分配して生成され、
前記第１論理和演算信号及び前記第２論理和演算信号は、それぞれ、前記第１駆動信号及び前記第２駆動信号に代えて前記複数のＤＣ／ＤＣコンバータ回路に出力される、
ことを特徴とするマルチフェーズ型ＤＣ／ＤＣコンバータ。
前記負荷状態検出部は、前記負荷に供給される出力電流を監視し、
前記パルス分配部は、前記負荷状態検出信号に応じて、前記出力電流の急激な増大を検出したときに、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いに揃えて駆動するように、前記パルス信号のパルス分配処理を行うことを特徴とする請求項１に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
前記負荷状態検出部は、前記負荷に供給される出力電圧を監視し、
前記パルス分配部は、前記負荷状態検出信号に応じて、前記出力電圧の急激な低下を検出したときに、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いに揃えて駆動するように、前記パルス信号のパルス分配処理を行うことを特徴とする請求項１に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
前記負荷状態検出部は、前記負荷の動作モードを切り替えるための制御信号を監視し、
前記パルス分配部は、前記負荷状態検出信号に応じて、前記負荷が重負荷状態とされたことを検出したときに、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いに揃えて駆動するように、前記パルス信号のパルス分配処理を行うことを特徴とする請求項１に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。