JP5378722B2 - Nonvolatile memory device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To achieve a nonvolatile memory device which is highly integrated, can operate at a high speed and can substitute for an EEPROM or an MONOS type nonvolatile memory including a polycrystal silicon as a floating electrode. <P>SOLUTION: A memory cell MC consisting of an access transistor ATr and a memory element ME electrically connected between a pair of source and drain regions of the access transistor ATr, includes a plurality of memory cell blocks MB sharing a source and drain region between adjacent memory cells MC and connected in series. A selecting transistor STr is connected between one end of a memory cell block MB and a source line SL, and a bit line BL is connected to the other end of the memory cell block MB. The memory element ME is disposed over a slit on a local wiring formed so as to have the slit of &ge;100 nm on its one part. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、不揮発性記憶装置およびその製造技術に関し、特に、金属酸化膜の絶縁体状態と金属状態とにより決まる抵抗値を不揮発に記憶し、この抵抗値の差を記憶情報とするＲＲＡＭ（Resistive Random Access Memory）、または相変化膜の結晶状態と非晶質状態とにより決まる抵抗値を不揮発に記憶し、この抵抗値の差を記憶情報とするＰＲＡＭ（Phase Change Random Access Memory）を備えた不揮発性記憶装置およびその製造に適用して有効な技術に関するものである。   The present invention relates to a nonvolatile memory device and a manufacturing technique thereof, and in particular, a resistance value determined by an insulator state and a metal state of a metal oxide film is stored in a nonvolatile manner, and an RRAM (Resistive Random Access Memory), or a nonvolatile memory provided with a PRAM (Phase Change Random Access Memory) that stores a resistance value determined by a crystalline state and an amorphous state of the phase change film in a nonvolatile manner and uses a difference between the resistance values as storage information The present invention relates to an effective technology applied to a sexual memory device and its manufacture.

例えば特開２００４−２７２９７５号公報（特許文献１）には、半導体基板上に形成されたトランジスタのソース・ドレイン端子間に電圧印加によって抵抗値が変化する可変抵抗素子とを接続してなるメモリセルを、複数直列接続してメモリセル直列部を形成し、メモリセル直列部の少なくとも一端に選択トランジスタを設けてなるメモリセルブロックを複数配置して構成されたメモリセルアレイを有するＮＡＮＤ型メモリセルユニットが開示されている。   For example, Japanese Unexamined Patent Application Publication No. 2004-272975 (Patent Document 1) discloses a memory cell in which a variable resistance element whose resistance value is changed by voltage application between the source and drain terminals of a transistor formed on a semiconductor substrate. Are connected in series to form a memory cell serial portion, and a NAND type memory cell unit having a memory cell array configured by arranging a plurality of memory cell blocks each including a selection transistor at least one end of the memory cell serial portion It is disclosed.

また、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステイト・サーキット（IEEE Journal of Solid-State Circuits），Ｖｏｌ．３３，Ｎｏ．５，Ｍａｙ，１９９８年，ｐｐ．７８７−７９２（非特許文献１）には、１つのトランジスタと１つの強誘電体材料からなる記憶素子（Ferroelectric Capacitor）とを並列接続してなるメモリセルを、複数個直列接続して構成されるＦＲＡＭ（Chain Ferroelectric Random Access Memory）を備えた不揮発性記憶装置が記載されている。
特開２００４−２７２９７５号公報 D. Takashima and I. Kunishima, “High-Density Chain Ferroelectric Random Access Memory (Chain FRAM),” IEEE J. Solid-State Circuits, vol. 33, pp. 787-792, May 1998. Also, IEEE Journal of Solid-State Circuits, Vol. 33, no. 5, May, 1998, p. 787-792 (Non-Patent Document 1) includes a plurality of memory cells connected in series with one transistor and a memory element (Ferroelectric Capacitor) made of a ferroelectric material connected in parallel. A non-volatile memory device having a FRAM (Chain Ferroelectric Random Access Memory) is described.
JP 2004-272975 A D. Takashima and I. Kunishima, “High-Density Chain Ferroelectric Random Access Memory (Chain FRAM),” IEEE J. Solid-State Circuits, vol. 33, pp. 787-792, May 1998.

電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。   As an electrically rewritable nonvolatile memory, an EEPROM (Electrically Erasable Programmable Read Only Memory) using polycrystalline silicon as a floating electrode is mainly used. However, in the EEPROM of this structure, if any part of the oxide film surrounding the floating gate electrode has a defect, the charge storage layer is a conductor, so all charges stored in the storage node are lost due to abnormal leakage. May end up. In particular, it is considered that this problem will become more prominent when miniaturization progresses and the degree of integration improves.

そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り囲む酸化膜のどこか一部に欠陥が生じても電荷蓄積層の電荷が全て抜けてしまうことがないため、集積度の向上によりデータ保持が劣化するなどの問題を回避することができる。しかしながら、ＭＯＮＯＳ型不揮発性メモリセルは、書込みおよび消去にミリ秒単位の時間を要するという課題が存在する。そのため、信頼性を低下させることなく高集積化および高速化を実現することのできる構造またはアレイ構成を備える不揮発性メモリセルが望まれている。   Therefore, in recent years, attention has been focused on MONOS (Metal Oxide Nitride Oxide Silicon) type nonvolatile memory cells using a nitride film as a charge storage layer. In this case, since charges that contribute to data storage are accumulated in the discrete traps of the nitride film, which is an insulator, even if a defect occurs in any part of the oxide film surrounding the accumulation node, all charges in the charge accumulation layer are lost. Therefore, it is possible to avoid problems such as deterioration of data retention due to improvement in the degree of integration. However, the MONOS type nonvolatile memory cell has a problem that it takes a time of milliseconds for writing and erasing. Therefore, a non-volatile memory cell having a structure or an array configuration that can achieve high integration and high speed without reducing reliability is desired.

本発明の目的は、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭやＭＯＮＯＳ型不揮発性メモリセルに代わる、高集積で、かつ高速に動作する不揮発性記憶装置を実現することのできる技術を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a technology capable of realizing a highly integrated and high-speed non-volatile memory device in place of an EEPROM or MONOS type non-volatile memory cell using polycrystalline silicon as a floating electrode. is there.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in this application, an embodiment of a representative one will be briefly described as follows.

この実施の形態は、ゲート電極が第１方向に沿って形成されたワード線の一部からなるアクセストランジスタと、アクセストランジスタの一対のソース・ドレイン領域間に電気的に接続され、抵抗値の差によって記憶情報を判断する記憶素子とからなるメモリセルが、隣接するメモリセル間で前記ソース・ドレイン領域を共有して複数個直列に接続されて構成されるメモリセルブロックを備えるＮＡＮＤ型の不揮発性記憶装置である。メモリセルブロックの一方の端部に位置するアクセストランジスタとソース線との間に選択トランジスタが接続され、選択トランジスタのソース領域はソース線と電気的に接続され、選択トランジスタのドレイン領域はメモリセルブロックの一方の端部に位置するアクセストランジスタの一方のソース・ドレイン領域と共有し、メモリセルブロックの他方の端部に位置するアクセストランジスタの一方のソース・ドレイン領域が、第１方向と直交する第２方向に沿って形成されたビット線と電気的に接続されている。また、記憶素子は、その一部に１００ｎｍ以下の幅のスリットを有して第２方向に沿って形成され、アクセストランジスタの一対のソース・ドレイン領域に電気的に接続する電極上に、スリットを跨いで配置されている。   In this embodiment, a gate electrode is electrically connected between a part of a word line formed along a first direction and a pair of source / drain regions of the access transistor, and a resistance value difference NAND type non-volatile memory comprising a memory cell block configured by connecting a plurality of memory cells, each of which includes a storage element that determines storage information, in series, sharing the source / drain region between adjacent memory cells It is a storage device. A selection transistor is connected between the access transistor located at one end of the memory cell block and the source line, the source region of the selection transistor is electrically connected to the source line, and the drain region of the selection transistor is the memory cell block Shared with one source / drain region of the access transistor located at one end of the memory cell, and one source / drain region of the access transistor located at the other end of the memory cell block is perpendicular to the first direction. It is electrically connected to bit lines formed along two directions. The memory element has a slit having a width of 100 nm or less in a part thereof and is formed along the second direction, and the slit is formed on the electrode electrically connected to the pair of source / drain regions of the access transistor. It is arranged across.

また、この実施の形態は、第１方向に沿って延在する第１ワード線および第２ワード線と、第１方向に沿って延在するソース線と、第１方向と直交する第２方向に沿って延在するビット線と、第１アクセストランジスタおよび抵抗値の差によって記憶情報を判断する第１記憶素子から構成される第１メモリセルと、第２アクセストランジスタおよび抵抗値の差によって記憶情報を判断する第２記憶素子とから構成される第２メモリセルとを含み、第１アクセストランジスタのソース領域と第２アクセストランジスタのソース領域とを共有するＮＯＲ型の不揮発性記憶装置である。第１アクセストランジスタのゲート電極は第１ワード線の一部により構成され、第２アクセストランジスタのゲート電極は第２ワード線の一部により構成され、第１アクセストランジスタと第２アクセストランジスタとが共有するソース領域はソース線の一部によって構成され、第１メモリセルのドレイン領域とビット線との間に第１記憶素子が接続され、第２メモリセルのドレイン領域とビット線との間に第２記憶素子が接続されている。また、第１記憶素子は、ビット線と第１アクセストランジスタのドレイン領域との間に形成されて、その一部に１００ｎｍ以下の幅のスリットを有して第２方向に沿って形成された電極上に、スリットを跨いで配置され、第２記憶素子は、ビット線と第２アクセストランジスタのドレイン領域との間に形成されて、その一部に１００ｎｍ以下の幅のスリットを有して第２方向に沿って形成された電極上に、スリットを跨いで配置されている。   In this embodiment, the first word line and the second word line extending along the first direction, the source line extending along the first direction, and the second direction orthogonal to the first direction. A first memory cell including a bit line extending along the first access element and a first storage element that determines storage information based on the difference between the first access transistor and the resistance value; and a storage based on the difference between the second access transistor and the resistance value A NOR type nonvolatile memory device including a second memory cell including a second memory element that determines information and sharing a source region of the first access transistor and a source region of the second access transistor. The gate electrode of the first access transistor is constituted by a part of the first word line, the gate electrode of the second access transistor is constituted by a part of the second word line, and the first access transistor and the second access transistor are shared. The source region to be formed is constituted by a part of the source line, the first storage element is connected between the drain region of the first memory cell and the bit line, and the first memory element is connected between the drain region of the second memory cell and the bit line. Two storage elements are connected. The first memory element is formed between the bit line and the drain region of the first access transistor, and has an electrode formed along the second direction with a slit having a width of 100 nm or less in a part thereof. The second memory element is formed between the bit line and the drain region of the second access transistor, and has a slit having a width of 100 nm or less in a part thereof. On the electrode formed along the direction, it is arranged across the slit.

また、この実施の形態は、抵抗値の差によって記憶情報を判断する記憶素子を備える不揮発性記憶装置の製造方法である。まず、半導体基板の主面上にゲート絶縁膜、ゲート電極および一対のソース・ドレイン領域からなるアクセストランジスタを形成した後、アクセストランジスタを覆う層間絶縁膜を形成し、この層間絶縁膜に一対のソース・ドレイン領域にそれぞれ達する２つの接続孔を形成する。次に、この２つの接続孔の内部にそれぞれプラグ電極を形成した後、半導体基板の主面上に導体膜を堆積し、この導体膜を加工して、一対のソース・ドレイン領域にそれぞれ電気的に接続する２つのプラグ電極に電気的に接続し、その一部に１００ｎｍ以下の幅のスリットが形成された電極を形成する。次に、半導体基板の主面上にバリア層および記憶素子用材料を順次堆積し、この記憶素子用材料およびバリア層を順次加工して、スリットを跨ぐ記憶素子を形成する。   In addition, this embodiment is a method for manufacturing a nonvolatile memory device including a memory element that determines memory information based on a difference in resistance value. First, after forming an access transistor comprising a gate insulating film, a gate electrode and a pair of source / drain regions on the main surface of the semiconductor substrate, an interlayer insulating film covering the access transistor is formed, and a pair of sources is formed on the interlayer insulating film. Two connection holes reaching the drain region are formed. Next, after forming plug electrodes inside the two connection holes, a conductor film is deposited on the main surface of the semiconductor substrate, and the conductor film is processed to electrically connect the pair of source / drain regions to each other. The electrode is electrically connected to two plug electrodes connected to the electrode, and a slit having a width of 100 nm or less is formed in a part thereof. Next, a barrier layer and a memory element material are sequentially deposited on the main surface of the semiconductor substrate, and the memory element material and the barrier layer are sequentially processed to form a memory element straddling the slit.

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by one embodiment of a representative one will be briefly described as follows.

高集積で、かつ高速に動作することのできる不揮発性記憶装置を実現することができる。   A nonvolatile memory device that is highly integrated and can operate at high speed can be realized.

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other, and one is the other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。   Further, in the drawings used in the following embodiments, hatching may be added to make the drawings easy to see even if they are plan views. In the following embodiments, a MISFET (Metal Insulator Semiconductor Field Effect Transistor) representing a field effect transistor is abbreviated as MIS, and an n-channel type MISFET is abbreviated as nMIS. In the following embodiments, the term “wafer” is mainly a Si (Silicon) single crystal wafer. However, not only that, but also an SOI (Silicon On Insulator) wafer and an integrated circuit are formed thereon. Insulating film substrate or the like. The shape includes not only a circle or a substantially circle but also a square, a rectangle and the like.

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。   In all the drawings for explaining the following embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
本実施の形態１による不揮発性メモリセルの互いに異なる構造を有する３つの記憶素子を図１〜図３を用いて説明する。 (Embodiment 1)
Three memory elements having different structures of the nonvolatile memory cell according to the first embodiment will be described with reference to FIGS.

本実施の形態１による不揮発性メモリセルの第１の記憶素子が形成された領域の要部平面図を図１（ａ）に示し、図１（ａ）のＡ−Ａ′線における要部断面図を図１（ｂ）に示す。   FIG. 1A is a plan view of a main part of a region where the first memory element of the nonvolatile memory cell according to the first embodiment is formed, and a cross-sectional view of the main part taken along the line AA ′ of FIG. The figure is shown in FIG.

図１（ａ）および（ｂ）に示すように、半導体基板１上に絶縁膜ＩＳＯを介して同一層からなる２つのローカル配線ＬＭが、例えば１００ｎｍ以下の間隔（スリット）を設けて形成されており、このスリットを跨いで半導体基板１の主面に沿うように記憶素子ＭＥ１が形成されている。ローカル配線ＬＭは、例えばＮｉ、Ｗ、Ｃｕ、ＴｉＮ、ＮｉＰｔ、Ｃｏ、ＦｅＣｏなどから構成されている。また、記憶素子ＭＥ１は、ＲＲＡＭ（記憶素子に金属酸化膜を利用した抵抗変化型不揮発性メモリ）の場合は、例えばＮｉＯ、ＣｕＯ２、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３などにより構成され、ＰＲＡＭ（記憶素子に相変化膜を利用した相変化型不揮発性メモリ）の場合は、例えばＧＳＴ（ＧｅＳｂＴｅ）、ＳｂＳｅ、ＧｅＴｅ、Ｎが添加されたＧＳＴ、ＩｎがドープされたＧＳＴなどにより構成される。あるいは、ＳｒＺｒＯ３、ＳｒＴｉＯ３などのペロブスカイト材料、ＭＲＡＭ（Magnetic ＲＡＭ）またはＦｅＲＡＭ（Ferroelectric ＲＡＭ）で用いられる材料、例えばＭｇＯなどを記憶素子ＭＥ１に用いることもできる。記憶素子ＭＥ１の厚さは、例えば１０ｎｍであり、記憶素子ＭＥ１の幅がローカル配線ＬＭの幅よりも細く形成されている。記憶素子ＭＥ１の幅を細くして、記憶素子ＭＥ１とローカル配線ＬＭとの接触面積を小さくすることにより、電流密度を増加させることができる。また、記憶素子ＭＥ１とローカル配線ＬＭとの間にはバリア層５が形成されている。バリア層５は、例えばＣｕ、ＴａＯ、ＣｒＯ、ＭｇＯ、Ａｌ２Ｏ３などにより構成される。 As shown in FIGS. 1A and 1B, two local wirings LM made of the same layer are formed on a semiconductor substrate 1 with an interval (slit) of 100 nm or less, for example, via an insulating film ISO. The memory element ME1 is formed along the main surface of the semiconductor substrate 1 across the slit. The local wiring LM is made of, for example, Ni, W, Cu, TiN, NiPt, Co , FeCo, or the like. Further, when the memory element ME1 is an RRAM (resistance variable nonvolatile memory using a metal oxide film as a memory element), for example, NiO, CuO 2 , TiO 2 , HfO 2 , ZrO 2 , Al 2 O 3, etc. In the case of a PRAM (phase change nonvolatile memory using a phase change film as a memory element), for example, GST (GeSbTe), SbSe, GeTe, GST doped with N, GST doped with In, etc. Composed. Alternatively, a perovskite material such as SrZrO 3 or SrTiO 3 , a material used in MRAM (Magnetic RAM) or FeRAM (Ferroelectric RAM), such as MgO, may be used for the memory element ME1. The thickness of the memory element ME1 is, for example, 10 nm, and the width of the memory element ME1 is smaller than the width of the local wiring LM. By reducing the width of the memory element ME1 and reducing the contact area between the memory element ME1 and the local wiring LM, the current density can be increased. A barrier layer 5 is formed between the memory element ME1 and the local wiring LM. The barrier layer 5 is made of, for example, Cu, TaO, CrO, MgO, Al 2 O 3 or the like.

本実施の形態１による不揮発性メモリセルの第２の記憶素子が形成された領域の要部平面図を図２に示す。   FIG. 2 shows a plan view of a main part of a region where the second memory element of the nonvolatile memory cell according to the first embodiment is formed.

図２に示すように、前述した記憶素子ＭＥ１と同様に、半導体基板１上に絶縁膜を介して同一層からなる２つのローカル配線ＬＭが、例えば１００ｎｍ以下の間隔（スリット）を設けて形成されており、このスリットを跨いで半導体基板１の主面に沿うように記憶素子ＭＥ２が形成されている。記憶素子ＭＥ２が前述した記憶素子ＭＥ１と相違する点は、記憶素子ＭＥ２とローカル配線ＬＭとが接続する部分において、ローカル配線ＬＭの幅が記憶素子ＭＥ２の幅よりも細く形成されていることである。これによっても前述した記憶素子ＭＥ１と同様に、記憶素子ＭＥ２とローカル配線ＬＭとの接触面積を小さくできるので、電流密度を増加させることができる。   As shown in FIG. 2, similarly to the memory element ME1 described above, two local wirings LM made of the same layer are formed on the semiconductor substrate 1 via an insulating film with an interval (slit) of, for example, 100 nm or less. The memory element ME2 is formed along the main surface of the semiconductor substrate 1 across the slit. The memory element ME2 is different from the memory element ME1 described above in that the width of the local wiring LM is narrower than the width of the memory element ME2 in a portion where the memory element ME2 and the local wiring LM are connected. . This also makes it possible to reduce the contact area between the memory element ME2 and the local wiring LM, similarly to the memory element ME1 described above, so that the current density can be increased.

本実施の形態１による不揮発性メモリセルの第３の記憶素子が形成された領域の要部平面図を図３に示す。   FIG. 3 shows a plan view of a main part of a region where the third memory element of the nonvolatile memory cell according to the first embodiment is formed.

図３に示すように、前述した記憶素子ＭＥ１と同様に、半導体基板１上に絶縁膜を介して同一層からなる２つのローカル配線ＬＭが、例えば１００ｎｍ以下の間隔（スリット）を設けて形成されており、このスリットを跨いで半導体基板１の主面に沿うように記憶素子ＭＥ３が形成されている。記憶素子ＭＥ３が前述した記憶素子ＭＥ１と相違する点は、記憶素子ＭＥ３がローカル配線ＬＭに接続するプラグ電極４上に達し、さらにローカル配線ＬＭの端部にまで延びて形成されていることである。記憶素子ＭＥ３の幅はローカル配線ＬＭの幅よりも細く形成されているが、記憶素子ＭＥ３を長くして記憶素子ＭＥ３の面積を大きくすることにより、前述した記憶素子ＭＥ１よりも記憶素子ＭＥ３の加工を容易にすることができる。   As shown in FIG. 3, two local wirings LM made of the same layer are formed on the semiconductor substrate 1 with an interval (slit) of 100 nm or less, for example, on the semiconductor substrate 1 via an insulating film, as in the memory element ME1 described above. The memory element ME3 is formed along the main surface of the semiconductor substrate 1 across the slit. The memory element ME3 is different from the memory element ME1 described above in that the memory element ME3 reaches the plug electrode 4 connected to the local wiring LM and further extends to the end of the local wiring LM. . The width of the memory element ME3 is formed to be narrower than the width of the local wiring LM. However, the memory element ME3 is made longer to increase the area of the memory element ME3, thereby processing the memory element ME3 than the memory element ME1 described above. Can be made easier.

次に、本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの基本構造を図４および図５を用いて説明する。図４はメモリセルアレイの一部の基本等価回路図、図５はメモリセルアレイの一部の断面模式図である。   Next, the basic structure of the NAND cell array constituting the nonvolatile memory cell according to the first embodiment will be described with reference to FIGS. 4 is a basic equivalent circuit diagram of a part of the memory cell array, and FIG. 5 is a schematic sectional view of a part of the memory cell array.

図４および図５に示すように、メモリセルＭＣは、記憶素子ＭＥとｎＭＩＳからなるアクセストランジスタ（データの１ビットを選択するｎＭＩＳ）ＡＴｒとを並列に接続して形成されており、さらに、このメモリセルＭＣを複数個直列接続してメモリセルブロックＭＢを形成し、メモリセルブロックＭＢの一方の端部に選択トランジスタＳＴｒを接続している。本実施の形態１によるメモリセルアレイでは、メモリセルブロックＭＢの一方の端部を選択トランジスタＳＴｒを介してソース線ＳＬに接続し、メモリセルブロックＭＢの他方の端部をデータの読み出し／書込みを行うビット線ＢＬに接続している。   As shown in FIGS. 4 and 5, the memory cell MC is formed by connecting a storage element ME and an access transistor (nMIS for selecting one bit of data) ATr composed of nMIS in parallel. A plurality of memory cells MC are connected in series to form a memory cell block MB, and a selection transistor STr is connected to one end of the memory cell block MB. In the memory cell array according to the first embodiment, one end of the memory cell block MB is connected to the source line SL via the selection transistor STr, and the other end of the memory cell block MB is read / written. It is connected to the bit line BL.

各アクセストランジスタＡＴｒのゲートＧはそれぞれ異なるワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬ（ｎ−１）によって駆動され、ワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬ（ｎ−１）のレベルによって各アクセストランジスタＡＴｒのＯＮ・ＯＦＦ状態が切り替わる。例えばワード線ＷＬ１，ＷＬ２，・・・，〜ＷＬ（ｎ−１）をｈｉｇｈレベルにするとワード線ＷＬ１，ＷＬ２，・・・，ＷＬ（ｎ−１）が接続された各アクセストランジスタＡＴｒに電流が流れ、ワード線ＷＬ０をｌｏｗレベルにするとワード線ＷＬ０が接続されたアクセストランジスタＡＴｒに並列に接続された記憶素子ＭＥが選択されて、この記憶素子ＭＥに電流が流れる。また、選択トランジスタＳＴｒのゲートＧはブロック選択線ＢＳによって駆動され、ブロック選択線ＢＳのレベルによって選択トランジスタＳＴｒのＯＮ・ＯＦＦ状態が切り替わり、選択トランジスタＳＴｒがＯＮ状態のメモリセルブロックＭＢが選択状態となる。   The gate G of each access transistor ATr is driven by a different word line WL0, WL1, WL2,..., WL (n−1), and the word lines WL0, WL1, WL2,. Depending on the level, the ON / OFF state of each access transistor ATr is switched. For example, if the word lines WL1, WL2,... ˜WL (n−1) are set to a high level, a current is supplied to each access transistor ATr connected to the word lines WL1, WL2,. When the word line WL0 is set to the low level, the memory element ME connected in parallel to the access transistor ATr to which the word line WL0 is connected is selected, and a current flows through the memory element ME. The gate G of the selection transistor STr is driven by the block selection line BS, and the ON / OFF state of the selection transistor STr is switched according to the level of the block selection line BS, so that the memory cell block MB in which the selection transistor STr is ON is in the selected state. Become.

前述したように、本実施の形態１によるメモリセルアレイでは、図４および図５に示したように、メモリセルブロックＭＢ内のアクセストランジスタＡＴｒは、そのメモリセルブロックＭＢ外の隣接する選択トランジスタＳＴｒとソース線ＳＬを共有している。また、図６に示すように、選択トランジスタＳＴｒのドレイン側（選択トランジスタＳＴｒのドレインＤとビット線ＢＬとの間）に記憶素子ＭＥが付く構造となっている。このような構造とすることにより、選択トランジスタＳＴｒのソース側（選択トランジスタＳＴｒのソースＳとソース線ＳＬとの間）に記憶素子ＭＥが付く構造よりも読み出し電流が増加するので、高速動作を可能にすることができる。   As described above, in the memory cell array according to the first embodiment, as shown in FIGS. 4 and 5, the access transistor ATr in the memory cell block MB is connected to the adjacent select transistor STr outside the memory cell block MB. The source line SL is shared. Further, as shown in FIG. 6, the storage element ME is attached to the drain side of the selection transistor STr (between the drain D of the selection transistor STr and the bit line BL). With such a structure, the read current increases compared to the structure in which the memory element ME is provided on the source side of the selection transistor STr (between the source S and the source line SL of the selection transistor STr), so that high-speed operation is possible. Can be.

以下に、選択トランジスタのドレイン側に記憶素子を付ける理論根拠について図７および図８に示す回路図を用いて説明する。図７はｎＭＩＳのドレイン側に記憶素子を接続した回路図、図８はｎＭＩＳのソース側に記憶素子を接続した回路図である。   Hereinafter, the rationale for attaching a memory element to the drain side of the selection transistor will be described with reference to circuit diagrams shown in FIGS. FIG. 7 is a circuit diagram in which a storage element is connected to the drain side of the nMIS, and FIG. 8 is a circuit diagram in which the storage element is connected to the source side of the nMIS.

ｎＭＩＳの飽和の式は、式（１）で表され、
Ｉｄ＝β（Ｖｇｓ−Ｖｔｈ）２ 式（１）
ＶｔｈのＶｂｂ依存は、式（２）で表される。 The nMIS saturation equation is expressed by equation (1).
Id = β (Vgs−Vth) 2 formula (1)
Vth dependency on Vbb is expressed by equation (2).

Ｖｔｈ＝Ｖｔｈｏ＋Ｋ√（|Ｖｂｓ|−２φＦ） 式（２）
従って、図７に示すｎＭＩＳのドレイン側に記憶素子を接続した回路では、ドレイン電流は式（３）で表されるので、
Ｉｄ＝β（Ｖｇｓ−Ｖｔｈ）２ 式（３）
ｎＭＩＳのドレイン側に記憶素子を接続した場合のドレイン電流Ｉｄの理論式が変わるわけではない。 Vth = Vtho + K√ (| Vbs | −2φ F ) Formula (2)
Therefore, in the circuit in which the storage element is connected to the drain side of the nMIS shown in FIG.
Id = β (Vgs−Vth) 2 formula (3)
The theoretical formula of the drain current Id when the storage element is connected to the drain side of the nMIS does not change.

一方、図８に示すｎＭＩＳのソース側に記憶素子を接続した回路では、式（１）において、ＶｄがＲ×Ｉｄ電圧分上昇して、Ｖｇｓが小さくなる。また、式（２）において、ＶｂｓはＲ×Ｉｄ電圧分印加されることと同等となり、Ｖｔｈが上昇する。上記２つの効果により、ｎＭＩＳのソース側に記憶素子を接続した場合のドレイン電流は、ドレイン側に記憶素子を接続した前者の場合に比べて減少し、高速動作に不利である。   On the other hand, in the circuit in which the memory element is connected to the source side of the nMIS shown in FIG. 8, Vd is increased by R × Id voltage and Vgs is reduced in the equation (1). In the formula (2), Vbs is equivalent to being applied by the R × Id voltage, and Vth increases. Due to the above two effects, the drain current when the storage element is connected to the source side of the nMIS is reduced compared to the former case where the storage element is connected to the drain side, which is disadvantageous for high-speed operation.

次に、本実施の形態１による不揮発性メモリセルのデータ書込み動作、データ消去動作、データ読み出し動作およびスタンバイ動作の一例を図９〜図１２に示す等価回路図を用いて説明する。図９〜図１２には、選択ブロック（Selected Block）のメモリセルと選択トランジスタ、およびこれに隣接する非選択ブロック（Unselected Block）の選択トランジスタを示している。ここでは、ＰＲＡＭを採用した不揮発性メモリセルを例示する。   Next, an example of data write operation, data erase operation, data read operation and standby operation of the nonvolatile memory cell according to the first embodiment will be described with reference to equivalent circuit diagrams shown in FIGS. 9 to 12 show a memory cell and a selection transistor of a selected block (Selected Block), and a selection transistor of an unselected block (Unselected Block) adjacent thereto. Here, a nonvolatile memory cell employing PRAM is exemplified.

図９は、データ書込み時の電圧設定を示す等価回路図である。選択ブロック内のデータが書き込まれるメモリセル（Selected Cell）のアクセストランジスタのゲート（ワード線）に０〜−０．５Ｖを印加し、データが書き込まれないメモリセルのアクセストランジスタのゲート（ワード線）および選択トランジスタのゲート（ブロック選択線）に１．５Ｖを印加する。さらにビット線ＢＬに１．８Ｖを印加することにより、メモリセル（Selected Cell）のアクセストランジスタに並列に接続された記憶素子に電流が流れて、例えば約５ｎｓの速度でデータが書き込まれる。また、このとき、非選択ブロック内の選択トランジスタのゲート（ブロック選択線）には０〜−１．５Ｖが印加される。これにより、非選択ブロック内のメモリセル部の記憶素子が書き込まれることを防ぐ。   FIG. 9 is an equivalent circuit diagram illustrating voltage setting at the time of data writing. The gate (word line) of the access transistor of the memory cell to which data is not written by applying 0 to −0.5 V to the gate (word line) of the access transistor of the memory cell (Selected Cell) to which data in the selected block is written. Further, 1.5 V is applied to the gate (block selection line) of the selection transistor. Further, by applying 1.8 V to the bit line BL, a current flows through the memory element connected in parallel to the access transistor of the memory cell (Selected Cell), and data is written at a speed of about 5 ns, for example. At this time, 0 to -1.5 V is applied to the gate (block selection line) of the selection transistor in the non-selected block. This prevents the memory element of the memory cell portion in the non-selected block from being written.

図１０は、データ消去時の電圧設定を示す等価回路図である。選択ブロック内のデータが消去されるメモリセル（Selected Cell）のアクセストランジスタのゲート（ワード線）に０〜−０．５Ｖを印加し、データが消去されないメモリセルのアクセストランジスタのゲート（ワード線）および選択トランジスタのゲート（ブロック選択線）に１．５Ｖを印加する。さらにビット線ＢＬに０．８Ｖを印加することにより、メモリセル（Selected Cell）のアクセストランジスタに並列に接続された記憶素子に電流が流れて、例えば約２μｓの速度でデータが消去される。また、このとき、非選択ブロック内の選択トランジスタのゲート（ブロック選択線）には０〜−１．５Ｖが印加される。これにより、非選択ブロック内のメモリセル部の記憶素子が書き込まれることを防ぐ。   FIG. 10 is an equivalent circuit diagram showing voltage setting at the time of data erasing. The gate (word line) of the access transistor of the memory cell in which data is not erased by applying 0 to −0.5 V to the gate (word line) of the access transistor of the memory cell (Selected Cell) from which data in the selected block is erased. Further, 1.5 V is applied to the gate (block selection line) of the selection transistor. Further, by applying 0.8 V to the bit line BL, a current flows through the memory element connected in parallel to the access transistor of the memory cell (Selected Cell), and data is erased at a speed of about 2 μs, for example. At this time, 0 to -1.5 V is applied to the gate (block selection line) of the selection transistor in the non-selected block. This prevents the memory element of the memory cell portion in the non-selected block from being written.

図１１は、データ読み出し時の電圧設定を示す等価回路図である。選択ブロック内のデータが読み出されるメモリセル（Selected Cell）のアクセストランジスタのゲート（ワード線）に０〜−０．５Ｖを印加し、データが読み出されないメモリセルのアクセストランジスタのゲート（ワード線）および選択トランジスタのゲート（ブロック選択線）に１．５Ｖを印加する。さらにビット線ＢＬに０．２Ｖを印加することにより、メモリセル（Selected Cell）のアクセストランジスタに並列に接続された記憶素子に微小電流を流して、この記憶素子の抵抗値（高抵抗または低抵抗）により“１”／“０”を、例えば約２〜３ｎｓで判断する。記憶素子には微小電流を流しているので、記憶素子の破壊を防ぐことができる。また、このとき、非選択ブロック内の選択トランジスタのゲート（ブロック選択線）には０〜−１．５Ｖが印加される。これにより、非選択ブロック内のメモリセル部の記憶素子が書き込まれることを防ぐ。   FIG. 11 is an equivalent circuit diagram illustrating voltage setting at the time of data reading. The gate (word line) of the access transistor of the memory cell from which data is not read by applying 0 to -0.5 V to the gate (word line) of the access transistor of the memory cell (Selected Cell) from which data in the selected block is read. Further, 1.5 V is applied to the gate (block selection line) of the selection transistor. Further, by applying 0.2 V to the bit line BL, a minute current is caused to flow through the memory element connected in parallel to the access transistor of the memory cell (Selected Cell), and the resistance value (high resistance or low resistance) of this memory element ) To determine “1” / “0” in about 2 to 3 ns, for example. Since a minute current flows through the memory element, the memory element can be prevented from being destroyed. At this time, 0 to -1.5 V is applied to the gate (block selection line) of the selection transistor in the non-selected block. This prevents the memory element of the memory cell portion in the non-selected block from being written.

図１２は、メモリセルのスタンバイ時の電圧設定を示す等価回路図である。スタンバイモード時のブロック内メモリセルのアクセストランジスタのゲート（ワード線）全てに１．５Ｖを印加し、選択ブロック内の記憶素子に電流が流れ込み、書込みや消去が行なわれることを防いでいる。また、このゲート（ワード線）全てに１．５Ｖを印加している理由として、メモリセルのデータ書込み、データ消去またはデータ読み出しに備えるということがある。さらに、このスタンバイモード時のブロック内選択トランジスタのゲート（ブロック選択線）には０〜−０．５Ｖが印加されて、選択ブロック内の記憶素子に電流がながれることを防いでいる。   FIG. 12 is an equivalent circuit diagram showing voltage setting during standby of the memory cell. In the standby mode, 1.5 V is applied to all the gates (word lines) of the access transistors of the memory cells in the block to prevent current from flowing into the storage elements in the selected block, thereby preventing writing and erasing. The reason why 1.5 V is applied to all the gates (word lines) is to prepare for data writing, data erasing or data reading of the memory cell. Furthermore, 0 to −0.5 V is applied to the gate (block selection line) of the selection transistor in the block in the standby mode, thereby preventing a current from flowing to the storage element in the selection block.

次に、本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの詳細な構造を図１３〜図１６を用いて説明する。図１３〜図１５はメモリセルアレイの一部の要部平面図（図１３は基板からプラグ電極までの各層を重ねた要部平面図、図１４は図１３と同じ平面領域であって、図１３よりも上層のプラグ電極から第１層配線までの各層を重ねた要部平面図、図１５は図１４と同じ平面領域であって、図１４よりも上層の第１層配線から第２層配線までの各層を重ねた要部平面図）、図１６はメモリセルアレイの一部の要部断面図である。ここでは、メモリセルブロックを構成する複数のメモリセルのうち、ワード線ＷＬ０，ＷＬ１に接続されたゲートを有するアクセストランジスタから構成される２つのメモリセルとブロック選択線ＢＳに接続されたゲートを有する１つの選択トランジスタを例に挙げて説明する。   Next, the detailed structure of the NAND type cell array constituting the nonvolatile memory cell according to the first embodiment will be described with reference to FIGS. 13 to 15 are plan views of main parts of a part of the memory cell array (FIG. 13 is a plan view of main parts in which layers from the substrate to the plug electrode are overlaid, and FIG. 14 is the same plane area as FIG. FIG. 15 is a plan view of the same part as FIG. 14 in which the layers from the upper layer plug electrode to the first layer wiring are stacked, and FIG. 15 is the same plane region as FIG. FIG. 16 is a partial cross-sectional view of a part of the memory cell array. Here, out of a plurality of memory cells constituting the memory cell block, two memory cells constituted by access transistors having gates connected to the word lines WL0 and WL1 and gates connected to the block selection line BS are provided. A description will be given by taking one select transistor as an example.

半導体基板１は、例えばｐ型のシリコン単結晶からなり、この半導体基板１にはｐウェルＰＷｍが形成されている。このｐウェルＰＷｍはｐ型不純物、例えばＢが導入されてなり、図示はしないが、ここには、上記メモリセルアレイの他、周辺回路用の素子等も形成されている。このｐウェルＰＷｍは、その下層に形成された埋め込みｎウェルＮＷｍと、ｐウェルＰＷｍの側部側に形成されたｎウェル（図示は省略）とに取り囲まれており、半導体基板１から電気的に分離されている。その埋め込みｎウェルＮＷｍおよびｎウェルはｎ型不純物、例えばＰまたはＡｓが半導体基板１に導入されて形成されてなり、半導体基板１上の他の素子からのノイズが半導体基板１を通じてｐウェルＰＷｍに侵入するのを抑制または防止したり、ｐウェルＰＷｍの電位を半導体基板１とは独立して所定の値に設定したりする機能を備えている。   The semiconductor substrate 1 is made of, for example, p-type silicon single crystal, and a p-well PWm is formed in the semiconductor substrate 1. The p well PWm is doped with a p-type impurity, for example, B, and although not shown, in addition to the memory cell array, elements for peripheral circuits and the like are also formed. The p-well PWm is surrounded by a buried n-well NWm formed in the lower layer and an n-well (not shown) formed on the side of the p-well PWm. It is separated. The buried n-well NWm and n-well are formed by introducing an n-type impurity such as P or As into the semiconductor substrate 1, and noise from other elements on the semiconductor substrate 1 passes through the semiconductor substrate 1 to the p-well PWm. It has a function of suppressing or preventing intrusion or setting the potential of the p well PWm to a predetermined value independently of the semiconductor substrate 1.

半導体基板１の主面には、例えば溝型の分離部（トレンチアイソレーション）ＳＧＩが形成されている。この分離部ＳＧＩは、メモリセルアレイではメモリセルブロック間を電気的に分離するように、半導体基板１に掘られた平面帯状の溝内に絶縁膜が埋め込まれて形成されている。分離部ＳＧＩの絶縁膜は、例えば酸化シリコン等からなり、その上面は半導体基板１の主面とほぼ一致するように平坦にされている。なお、図１３では、分離部ＳＧＩに囲まれた領域を活性領域ＡＲとして示している。   On the main surface of the semiconductor substrate 1, for example, a groove-type isolation part (trench isolation) SGI is formed. In the memory cell array, the isolation portion SGI is formed by embedding an insulating film in a planar belt-shaped groove dug in the semiconductor substrate 1 so as to electrically isolate memory cell blocks. The insulating film of the separation portion SGI is made of, for example, silicon oxide, and the upper surface thereof is flattened so as to substantially coincide with the main surface of the semiconductor substrate 1. In FIG. 13, a region surrounded by the isolation portion SGI is shown as an active region AR.

アクセストランジスタＡＴｒの一対のソース・ドレイン領域６は、例えば相対的に低濃度のｎ−型の半導体領域７と、そのｎ−型の半導体領域７よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域８とを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域７は、アクセストランジスタＡＴｒのチャネル領域側に配置され、ｎ＋型の半導体領域８は、アクセストランジスタＡＴｒのチャネル領域側からｎ−型の半導体領域７分だけ離れた位置に配置されている。 The pair of source / drain regions 6 of the access transistor ATr includes, for example, a relatively low concentration n − type semiconductor region 7, and a relatively high concentration n having a higher impurity concentration than the n − type semiconductor region 7. + Type semiconductor region 8 (LDD (Lightly Doped Drain) structure). The n − type semiconductor region 7 is arranged on the channel region side of the access transistor ATr, and the n + type semiconductor region 8 is located away from the channel region side of the access transistor ATr by the n − type semiconductor region 7. Has been placed.

一対のソース・ドレイン領域６の間の半導体基板１の主面上には、ゲート絶縁膜９を介してゲート電極１０が形成されており、このゲート電極１０は、第１方向に延在するワード線ＷＬ０，ＷＬ１の一部で形成されている。ゲート絶縁膜９は、例えば酸化シリコン等からなり、ゲート電極１０は、例えばｎ型の低抵抗多結晶シリコン等からなる。さらに、ゲート電極１０の上面には、例えばコバルトシリサイド等のようなシリサイド層１１が形成されている。シリサイド層１１を形成することによりゲート電極１０の低抵抗化を図ることができる。このシリサイド層１１は、ソース・ドレイン領域６を構成するｎ＋型の半導体領域８の上面にも形成されている。さらに、ゲート電極１０の側面には、例えば酸化シリコン等からなるサイドウォール１２が形成されている。 On the main surface of the semiconductor substrate 1 between the pair of source / drain regions 6, a gate electrode 10 is formed via a gate insulating film 9, and the gate electrode 10 is a word extending in the first direction. It is formed by a part of the lines WL0 and WL1. The gate insulating film 9 is made of, for example, silicon oxide, and the gate electrode 10 is made of, for example, n-type low-resistance polycrystalline silicon. Further, a silicide layer 11 such as cobalt silicide is formed on the upper surface of the gate electrode 10. By forming the silicide layer 11, the resistance of the gate electrode 10 can be reduced. The silicide layer 11 is also formed on the upper surface of the n + type semiconductor region 8 constituting the source / drain region 6. Further, a sidewall 12 made of, for example, silicon oxide is formed on the side surface of the gate electrode 10.

アクセストランジスタＡＴｒは、層間絶縁膜１３により覆われており、この層間絶縁膜１３を介して、アクセストランジスタＡＴｒの上方に記憶素子ＭＥが配置され、アクセストランジスタＡＴｒと記憶素子ＭＥとが並列に接続されている。すなわち、層間絶縁膜１３にはアクセストランジスタＡＴｒのソース・ドレイン領域６上にシリサイド層１１に達する接続孔３が形成されている。この接続孔３の内部に埋め込まれたプラグ電極４を介して、第１方向と直交する第２方向に延在するローカル配線ＬＭがソース・ドレイン領域６と電気的に接続されている。このローカル配線ＬＭには、ゲート電極１０の上方において１００ｎｍ以下の幅のスリット１４が第１方向に沿って設けられており、このスリット１４を跨いで記憶素子ＭＥが形成されている。記憶素子ＭＥとローカル配線ＬＭとの間にはバリア層５が形成されている。記憶素子ＭＥには、金属酸化膜（ＲＲＡＭ）または相変改膜（ＰＲＡＭ）を採用することができるが、例えば金属酸化膜（ＲＲＡＭ）を採用した場合は、記憶素子ＭＥは、例えばＮｉＯ、ローカル配線ＬＭは、例えば厚さが１００ｎｍ以下のＮｉ、記憶素子ＭＥとローカル配線ＬＭとの間に形成されるバリア層５は、例えば厚さが２〜３ｎｍのＴａＯを例示することができる。   Access transistor ATr is covered with interlayer insulating film 13, and storage element ME is arranged above access transistor ATr via this interlayer insulating film 13, and access transistor ATr and storage element ME are connected in parallel. ing. That is, the connection hole 3 reaching the silicide layer 11 is formed in the interlayer insulating film 13 on the source / drain region 6 of the access transistor ATr. The local wiring LM extending in the second direction orthogonal to the first direction is electrically connected to the source / drain region 6 through the plug electrode 4 embedded in the connection hole 3. In the local wiring LM, a slit 14 having a width of 100 nm or less is provided in the first direction above the gate electrode 10, and a memory element ME is formed across the slit 14. A barrier layer 5 is formed between the memory element ME and the local wiring LM. For the memory element ME, a metal oxide film (RRAM) or a phase change film (PRAM) can be adopted. For example, when a metal oxide film (RRAM) is adopted, the memory element ME is, for example, NiO, local The wiring LM can be exemplified by Ni having a thickness of 100 nm or less, and the barrier layer 5 formed between the memory element ME and the local wiring LM can be exemplified by TaO having a thickness of 2 to 3 nm, for example.

メモリセルアレイのメモリセルブロックでは、複数の前述したメモリセルが隣接して直列に接続されており、隣接する２つのメモリセルにおいて、１つのソース・ドレイン領域６を共有して使用している。これにより、１ビット当たりのメモリセルサイズを小さくすることができる。図１３〜図１５において１点破線で囲まれた領域が１ビット（１Ｃｅｌｌ）を示している。設計ルールで決められた最小加工寸法をＦとすると、ワード線の延在方向（第１方向）に沿ったピッチは２Ｆ、ビット線の延在方向（第２方向）であってソース・ドレイン領域６間のチャネル長方向に沿ったピッチは２Ｆとなり、単位メモリセル面積を４Ｆ２とすることができる。 In the memory cell block of the memory cell array, a plurality of the aforementioned memory cells are adjacently connected in series, and one adjacent source / drain region 6 is shared between two adjacent memory cells. As a result, the memory cell size per bit can be reduced. In FIGS. 13 to 15, a region surrounded by a one-dot broken line indicates one bit (1 cell). If the minimum processing dimension determined by the design rule is F, the pitch along the word line extending direction (first direction) is 2F, the bit line extending direction (second direction), and the source / drain regions The pitch along the channel length direction between 6 is 2F, and the unit memory cell area can be 4F 2 .

メモリセルブロックの一方の端部に位置するアクセストランジスタＡＴｒには、選択トランジスタＳＴｒが接続されている。選択トランジスタＳＴｒは、前述したアクセストランジスタＡＴｒと同様の構造を有しており、選択トランジスタＳＴｒのドレイン領域１５Ｄと、メモリセルブロックの一方の端部に位置するアクセストランジスタＡＴｒのソース・ドレイン領域６とを共有している。選択トランジスタＳＴｒは、層間絶縁膜１３により覆われており、層間絶縁膜１３には選択トランジスタＳＴｒのソース領域１５Ｓ上のシリサイド層１１に達する接続孔３が形成されている。この接続孔３の内部に埋め込まれたプラグ電極４を介して、選択トランジスタＳＴｒのソース領域１５Ｓは第１層目の配線Ｍ１からなるソース線ＳＬと電気的に接続されている。   A selection transistor STr is connected to the access transistor ATr located at one end of the memory cell block. The selection transistor STr has the same structure as the access transistor ATr described above, and includes a drain region 15D of the selection transistor STr and a source / drain region 6 of the access transistor ATr located at one end of the memory cell block. Sharing. The selection transistor STr is covered with an interlayer insulating film 13, and a connection hole 3 reaching the silicide layer 11 on the source region 15S of the selection transistor STr is formed in the interlayer insulating film 13. The source region 15S of the selection transistor STr is electrically connected to the source line SL made of the first layer wiring M1 through the plug electrode 4 embedded in the connection hole 3.

また、メモリセルブロックの他方の端部に位置するアクセストランジスタＡＴｒには、ビット線ＢＬが接続されている。すなわち、このアクセストランジスタＡＴｒの一方のソース・ドレイン領域６にはプラグ電極４を介してローカル配線ＬＭが電気的に接続され、このローカル配線ＬＭに接続する第１層目の配線Ｍ１およびプラグ電極１６を介して第２方向に延在する第２層目の配線Ｍ２からなるビット線ＢＬが接続されている。第１層目の配線Ｍ１、プラグ電極１６および第２層目の配線Ｍ２は、例えばシングルダマシン法により形成される銅からなる。なお、銅膜（例えば第１層目の配線Ｍ１の主導電部を構成するＣｕめっき膜２１ｂ）が形成されている溝内の側壁および底面には、銅が層間膜（例えばストッパ絶縁膜１９ａと配線形成用絶縁膜１９ｂとからなる層間絶縁膜および層間絶縁膜１３）へ拡散することを防止するバリアメタル膜（例えば第１層目の配線Ｍ１に用いられるバリアメタル膜２１ａ）が形成されている。   A bit line BL is connected to the access transistor ATr located at the other end of the memory cell block. That is, the local wiring LM is electrically connected to the one source / drain region 6 of the access transistor ATr via the plug electrode 4, and the first layer wiring M 1 and the plug electrode 16 connected to the local wiring LM. A bit line BL composed of the second layer wiring M2 extending in the second direction is connected to the bit line BL. The first layer wiring M1, the plug electrode 16, and the second layer wiring M2 are made of, for example, copper formed by a single damascene method. In addition, copper is formed between the interlayer film (for example, the stopper insulating film 19a and the like) on the side wall and the bottom surface in the groove where the copper film (for example, the Cu plating film 21b constituting the main conductive portion of the first layer wiring M1) is formed. A barrier metal film (for example, a barrier metal film 21a used for the first-layer wiring M1) that prevents diffusion to the interlayer insulating film and the interlayer insulating film 13) formed of the wiring forming insulating film 19b is formed. .

次に、本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの製造方法を図１７〜図２４を用いて説明する。図１７〜図２４には、前述した図１６と同じ箇所の要部断面図を示しており、ワード線ＷＬ０，ＷＬ１に接続されたゲートを有するアクセストランジスタから構成される２つのメモリセルとブロック選択線ＢＳに接続されたゲートを有する１つの選択トランジスタを用いてメモリセルアレイの製造方法を説明する。   Next, a manufacturing method of the NAND cell array constituting the nonvolatile memory cell according to the first embodiment will be described with reference to FIGS. 17 to 24 are cross-sectional views of the main part of the same portion as FIG. 16 described above, and two memory cells composed of access transistors having gates connected to word lines WL0 and WL1 and block selection. A method for manufacturing a memory cell array using one select transistor having a gate connected to the line BS will be described.

まず、図１７に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。   First, as shown in FIG. 17, the main surface of a semiconductor substrate (planar substantially circular semiconductor thin plate called a semiconductor wafer at this stage) 1 is disposed so as to be surrounded by, for example, a groove-shaped element isolation portion SGI. Formed active regions and the like. That is, after an isolation groove is formed at a predetermined position of the semiconductor substrate 1, an insulating film made of, for example, silicon oxide is deposited on the main surface of the semiconductor substrate 1, and further, the insulating film is insulated so as to remain only in the isolation groove. The element isolation part SGI is formed by polishing the film by a CMP (Chemical Mechanical Polishing) method or the like.

次に、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷｍおよびｎウェルを形成する。続いて半導体基板１の主面にｐ型不純物、例えばＢをイオン注入法により導入することにより、半導体基板１の主面にアクセストランジスタＡＴｒおよび選択トランジスタＳＴｒのチャネル形成用のｐ型の半導体領域を形成する。   Next, a predetermined impurity is selectively introduced into a predetermined portion of the semiconductor substrate 1 with a predetermined energy by an ion implantation method or the like, thereby forming a buried n well NWm, a p well PWm, and an n well. Subsequently, by introducing a p-type impurity, for example, B, into the main surface of the semiconductor substrate 1 by ion implantation, a p-type semiconductor region for channel formation of the access transistor ATr and the selection transistor STr is formed on the main surface of the semiconductor substrate 1. Form.

次に、半導体基板１に対して熱酸化処理を施すことにより、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜９を形成する。続いて、半導体基板１の主面上に、例えば低抵抗多結晶シリコンからなる導体膜をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導体膜の厚さは、例えば１４０ｎｍ程度である。その後、導体膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜からなるアクセストランジスタＡＴｒおよび選択トランジスタＳＴｒのゲート電極１０を形成する。ゲート電極１０のゲート長は、例えば４５〜１８０ｎｍ程度である。   Next, by subjecting the semiconductor substrate 1 to thermal oxidation, a gate insulating film 9 made of, for example, silicon oxide and having a thickness of about 1 to 5 nm is formed on the main surface of the semiconductor substrate 1. Subsequently, a conductor film made of, for example, low-resistance polycrystalline silicon is deposited on the main surface of the semiconductor substrate 1 by a CVD (Chemical Vapor Deposition) method. The thickness of the conductor film is, for example, about 140 nm. Thereafter, the conductor film is patterned by lithography and dry etching techniques to form the access transistor ATr and the gate electrode 10 of the selection transistor STr made of the conductor film. The gate length of the gate electrode 10 is, for example, about 45 to 180 nm.

次に、半導体基板１の主面にｎ型不純物、例えばＡｓをイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域７をゲート電極１０に対して自己整合的に形成する。続いて、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックすることにより、ゲート電極１０の側面にサイドウォール１２を形成する。その後、半導体基板１の主面にｎ型不純物、例えばＰまたはＡｓをイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域８をゲート電極１０およびサイドウォール１２に対して自己整合的に形成する。これにより、ｎ−型の半導体領域７およびｎ＋型の半導体領域８からなるアクセストランジスタＡＴｒのソース・ドレイン領域６と、選択トランジスタＳＴｒのソース領域１５Ｓおよびドレイン領域１５Ｄとが形成される。 Next, an n − type semiconductor region 7 is formed in the main surface of the semiconductor substrate 1 in a self-aligned manner with respect to the gate electrode 10 by ion implantation of an n-type impurity, for example, As, into the main surface of the semiconductor substrate 1. . Subsequently, an insulating film made of, for example, silicon oxide is deposited on the main surface of the semiconductor substrate 1 by a CVD method, and then this insulating film is etched back by an anisotropic dry etching method to thereby form a side surface of the gate electrode 10. A sidewall 12 is formed on the substrate. Thereafter, an n-type impurity, for example, P or As is ion-implanted into the main surface of the semiconductor substrate 1, so that the n + -type semiconductor region 8 is formed on the main surface of the semiconductor substrate 1 with respect to the gate electrode 10 and the sidewall 12. Form consistently. Thereby, the source / drain region 6 of the access transistor ATr composed of the n − type semiconductor region 7 and the n + type semiconductor region 8 and the source region 15S and the drain region 15D of the selection transistor STr are formed.

次に、ゲート電極１０の上面およびｎ＋型の半導体領域８の表面にシリサイド層１１、例えばコバルトシリサイド（ＣｏＳｉ２）層を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。 Next, a silicide layer 11, for example, a cobalt silicide (CoSi 2 ) layer, is formed on the upper surface of the gate electrode 10 and the surface of the n + -type semiconductor region 8 by a self-alignment method, for example, a salicide (Salicide: Self Align silicide) process.

次に、図１８に示すように、半導体基板１の主面上に、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）からなる層間絶縁膜１３をプラズマＣＶＤ法により形成した後、リソグラフィ技術によりレジストパターンＲＰ１を形成し、このレジストパターンＲＰ１をマスクとしたドライエッチング技術により層間絶縁膜１３を加工して、ｎ＋型の半導体領域８上のシリサイド層１１に達する接続孔３を形成する。 Next, as shown in FIG. 18, an interlayer insulating film 13 made of, for example, TEOS (Tetra Ethyl Ortho Silicate) is formed on the main surface of the semiconductor substrate 1 by a plasma CVD method, and then a resist pattern RP1 is formed by a lithography technique. Then, the interlayer insulating film 13 is processed by the dry etching technique using the resist pattern RP1 as a mask, and the connection hole 3 reaching the silicide layer 11 on the n + type semiconductor region 8 is formed.

次に、図１９に示すように、レジストパターンＲＰ１を除去した後、半導体基板１の主面上に導体膜を堆積し、さらにその導体膜が接続孔３の内部のみに残されるように導体膜をＣＭＰ法等によって研磨することで、プラグ電極４を形成する。プラグ電極４は、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア層と、そのバリア層に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。   Next, as shown in FIG. 19, after removing the resist pattern RP <b> 1, a conductor film is deposited on the main surface of the semiconductor substrate 1, and the conductor film is left only inside the connection hole 3. Is polished by a CMP method or the like to form the plug electrode 4. Plug electrode 4 has a relatively thin barrier layer made of, for example, a laminated film of titanium and titanium nitride, and a relatively thick conductor film made of tungsten, aluminum, or the like formed so as to be surrounded by the barrier layer. ing.

次に、図２０に示すように、半導体基板１の主面上に、例えばＮｉからなる導体膜をスパッタリング法により堆積した後、リソグラフィ技術によりレジストパターンＲＰ２を形成し、このレジストパターンＲＰ２をマスクとしたドライエッチング技術により導体膜を加工して、アクセストランジスタＡＴｒのソース・ドレイン領域６（ｎ＋型の半導体領域８）と電気的に接続するプラグ電極４に接続して、ローカル配線ＬＭを形成する。 Next, as shown in FIG. 20, after a conductor film made of, for example, Ni is deposited on the main surface of the semiconductor substrate 1 by a sputtering method, a resist pattern RP2 is formed by a lithography technique, and this resist pattern RP2 is used as a mask. The conductor film is processed by the dry etching technique, and is connected to the plug electrode 4 electrically connected to the source / drain region 6 (n + type semiconductor region 8) of the access transistor ATr to form the local wiring LM. .

次に、図２１に示すように、レジストパターンＲＰ２を除去した後、半導体基板１の主面上に、例えばＴａＯからなるバリア層用材料およびＮｉＯからなる記憶素子用材料を、例えばスパッタリング法、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法により順次堆積した後、リソグラフィ技術によりレジストパターンＲＰ３を形成し、このレジストパターンＲＰ３をマスクとしたドライエッチング技術により記憶素子用材料およびバリア層用材料を順次加工して、記憶素子ＭＥおよびバリア層５を形成する。記憶素子ＭＥおよびバリア層５は、アクセストランジスタＡＴｒのゲート電極１０の上方に形成される。   Next, as shown in FIG. 21, after removing the resist pattern RP2, on the main surface of the semiconductor substrate 1, for example, a barrier layer material made of TaO and a memory element material made of NiO are formed by, for example, sputtering or CVD. Then, a resist pattern RP3 is formed by a lithography technique, and a memory element material and a barrier layer material are sequentially processed by a dry etching technique using the resist pattern RP3 as a mask. Thus, the memory element ME and the barrier layer 5 are formed. Memory element ME and barrier layer 5 are formed above gate electrode 10 of access transistor ATr.

次に、図２２に示すように、レジストパターンＲＰ３を除去した後、半導体基板１の主面上にストッパ絶縁膜１９ａおよび配線形成用絶縁膜１９ｂを順次形成する。ストッパ絶縁膜１９ａは配線形成用絶縁膜１９ｂへの溝加工の際にエッチングストッパとなる膜であり、配線形成用絶縁膜１９ｂに対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１９ａは、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、配線形成用絶縁膜１９ｂは、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。   Next, as shown in FIG. 22, after removing the resist pattern RP <b> 3, a stopper insulating film 19 a and a wiring forming insulating film 19 b are sequentially formed on the main surface of the semiconductor substrate 1. The stopper insulating film 19a is a film that becomes an etching stopper when the groove is formed in the wiring forming insulating film 19b, and a material having an etching selectivity with respect to the wiring forming insulating film 19b is used. The stopper insulating film 19a can be a silicon nitride film formed by, for example, a plasma CVD method, and the wiring forming insulating film 19b can be, for example, a silicon oxide film formed by a plasma CVD method.

次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、リソグラフィ技術およびドライエッチング技術によりストッパ絶縁膜１９ａおよび配線形成用絶縁膜１９ｂの所定の領域に配線溝２０を形成する。配線溝２０は、例えば選択トランジスタＳＴｒのソース領域１５Ｓ（ｎ＋型の半導体領域８）と電気的に接続するプラグ電極４上、およびメモリセルブロックの端部に位置し、ビット線ＢＬが接続されるアクセストランジスタＡＴｒに備わるローカル配線ＬＭ上に形成される。続いて、半導体基板１の主面上にバリアメタル膜２１ａを形成する。バリアメタル膜２１ａは、例えばＴｉＮ膜、Ｔａ膜またはＴａＮ膜等である。続いて、ＣＶＤ法またはスパッタリングによりバリアメタル膜２１ａ上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法によりシード層上にＣｕめっき膜２１ｂを形成する。Ｃｕめっき膜２１ｂにより配線溝２０の内部を埋め込む。続いて、配線溝２０以外の領域のＣｕめっき膜２１ｂ、シード層およびバリアメタル膜２１ａをＣＭＰ法により除去して、Ｃｕを主導電材料とする第１層目の配線Ｍ１を形成する。 Next, the first layer wiring M1 is formed by a single damascene method. First, wiring grooves 20 are formed in predetermined regions of the stopper insulating film 19a and the wiring forming insulating film 19b by lithography and dry etching techniques. For example, the wiring trench 20 is located on the plug electrode 4 electrically connected to the source region 15S (n + -type semiconductor region 8) of the selection transistor STr and at the end of the memory cell block, and is connected to the bit line BL. Formed on the local wiring LM provided in the access transistor ATr. Subsequently, a barrier metal film 21 a is formed on the main surface of the semiconductor substrate 1. The barrier metal film 21a is, for example, a TiN film, a Ta film, or a TaN film. Subsequently, a Cu seed layer (not shown) is formed on the barrier metal film 21a by CVD or sputtering, and a Cu plating film 21b is formed on the seed layer by electrolytic plating. The inside of the wiring groove 20 is buried with the Cu plating film 21b. Subsequently, the Cu plating film 21b, the seed layer, and the barrier metal film 21a in a region other than the wiring trench 20 are removed by CMP to form a first layer wiring M1 using Cu as a main conductive material.

次に、図２３に示すように、半導体基板１の主面上にストッパ絶縁膜２２ａおよびビア形成用絶縁膜２２ｂを順次形成し、これらの所定の領域にビア２３を形成した後、前述した第１層目の配線Ｍ１の製造工程と同様にして、シングルダマシン法によりビア２３の内部にＣｕを主導電材料とするプラグ電極２４を形成する。   Next, as shown in FIG. 23, the stopper insulating film 22a and the via forming insulating film 22b are sequentially formed on the main surface of the semiconductor substrate 1, and the vias 23 are formed in these predetermined regions. Similar to the manufacturing process of the first-layer wiring M1, a plug electrode 24 containing Cu as a main conductive material is formed inside the via 23 by a single damascene method.

さらに、図２４に示すように、半導体基板１の主面上にストッパ絶縁膜および配線溝形成用絶縁膜を順次形成し、これらの所定の領域に配線溝を形成した後、前述した第１層目の配線Ｍ１の製造工程と同様にして、シングルダマシン法によりこの配線溝の内部にバリアメタル膜２５ａおよびＣｕめっき膜２５ｂを埋め込み、Ｃｕを主導電材料とする第２層目の配線Ｍ２を形成する。第２層目の配線Ｍ２により、例えばビット線ＢＬを形成することができる。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。   Further, as shown in FIG. 24, a stopper insulating film and a wiring groove forming insulating film are sequentially formed on the main surface of the semiconductor substrate 1, and after forming a wiring groove in these predetermined regions, the first layer described above is formed. Similar to the manufacturing process of the first wiring M1, a barrier metal film 25a and a Cu plating film 25b are embedded in the wiring groove by a single damascene method, and a second-layer wiring M2 using Cu as the main conductive material is formed. To do. For example, the bit line BL can be formed by the second layer wiring M2. Thereafter, a semiconductor device having a nonvolatile memory is manufactured through a normal manufacturing process of the semiconductor device.

なお、本実施の形態１では、例えば前述した図１（ｂ）に示すように、所定の間隔（スリット）を設けて２つのローカル配線ＬＭが配置され、このスリットを跨ぎ、バリア層５を介して記憶素子ＭＥ（ＭＥ１）が形成されている。しかし、記憶素子ＭＥとローカル配線ＬＭとの合わせずれが生じた場合は、記憶素子ＭＥとローカル配線ＬＭとの接触面積が変わるため、記憶素子ＭＥの抵抗値にばらつきが生じることが考えられる。そこで、図２５に示すように、ローカル配線ＬＭを構成する導体膜上に絶縁膜２７を形成し、この絶縁膜２７をハードマスクとして上記導体膜をパターニングしてローカル配線ＬＭを形成する。これにより、記憶素子ＭＥとローカル配線ＬＭとの接触面積は、ローカル配線ＬＭの膜厚のみに依存することになり、記憶素子ＭＥとローカル配線ＬＭとの合わせずれが生じても、記憶素子ＭＥの抵抗値のばらつきを抑えることができる。   In the first embodiment, for example, as shown in FIG. 1B described above, two local wirings LM are arranged at a predetermined interval (slit), and the barrier layer 5 is interposed across the slit. Thus, the memory element ME (ME1) is formed. However, when a misalignment between the memory element ME and the local wiring LM occurs, the contact area between the memory element ME and the local wiring LM changes, so that it is considered that the resistance value of the memory element ME varies. Therefore, as shown in FIG. 25, an insulating film 27 is formed on the conductor film constituting the local wiring LM, and the conductor film is patterned using the insulating film 27 as a hard mask to form the local wiring LM. As a result, the contact area between the memory element ME and the local wiring LM depends only on the film thickness of the local wiring LM, and even if misalignment between the memory element ME and the local wiring LM occurs, Variation in resistance value can be suppressed.

このように、本実施の形態１によれば、アクセストランジスタＡＴｒと記憶素子ＭＥとを並列に接続して構成したメモリセルＭＣを複数個直列接続してメモリセルブロックＭＢを形成し、メモリセルブロックＭＢの一方の端部とソース線ＳＬとの間に選択トランジスタＳＴｒを接続し、メモリセルブロックＭＢの他方の端部とビット線ＢＬとを接続することにより、メモリセルブロックＭＢの一方の端部とビット線ＢＬとの間に選択トランジスタＳＴｒを接続した場合よりも読み出し電流が増加して、高速動作が可能となる。   As described above, according to the first embodiment, a plurality of memory cells MC configured by connecting the access transistor ATr and the storage element ME in parallel are connected in series to form the memory cell block MB. One end of the memory cell block MB is connected by connecting the select transistor STr between one end of the MB and the source line SL and connecting the other end of the memory cell block MB to the bit line BL. As compared with the case where the selection transistor STr is connected between the bit line BL and the bit line BL, the read current is increased and high-speed operation becomes possible.

また、記憶素子ＭＥに金属酸化膜または相変化膜を用いることにより、メモリセルＭＣのデータ書込み動作、データ読み出し動作、データ消去動作等において、メモリセルＭＣに印加する電圧を１．５Ｖ以下とすることができる。また、金属酸化膜または相変化膜からなる記憶素子ＭＥを細く加工したことにより電流集中が可能となり、上記１．５Ｖ以下の印加電圧においてもナノ秒単位の動作速度を得ることができる。   Further, by using a metal oxide film or a phase change film for the memory element ME, the voltage applied to the memory cell MC in the data write operation, data read operation, data erase operation, etc. of the memory cell MC is set to 1.5 V or less. be able to. Further, the memory element ME made of a metal oxide film or a phase change film is thinly processed, so that current concentration is possible, and an operation speed in nanosecond units can be obtained even at an applied voltage of 1.5 V or less.

また、メモリセルＭＣを構成する記憶素子ＭＥを半導体基板１の主面に沿うように形成することによって、メモリセルアレイ領域の凹凸が緩和されるので平坦化プロセスが容易となり、さらに記憶素子ＭＥに金属酸化膜または相変化膜を用いても、その微細加工が容易となるので、メモリセルアレイの高密度化を図ることができ、また製造歩留まりを向上させることができる。   Further, by forming the memory element ME constituting the memory cell MC along the main surface of the semiconductor substrate 1, the unevenness of the memory cell array region is alleviated, thereby facilitating a planarization process. Even if an oxide film or a phase change film is used, the microfabrication is facilitated, so that the density of the memory cell array can be increased and the manufacturing yield can be improved.

（実施の形態２）
本実施の形態２によるメモリセルのアクセストランジスタの構造は、前述した実施の形態１と同様であるが、記憶素子の構造が前述した実施の形態１と相違する。すなわち、前述した実施の形態１では、記憶素子ＭＥの両端に接続される電極にローカル配線ＬＭを用いたのに対して、本実施の形態２では、第１層目の配線Ｍ１を用いる。 (Embodiment 2)
The structure of the access transistor of the memory cell according to the second embodiment is the same as that of the first embodiment described above, but the structure of the memory element is different from that of the first embodiment. That is, in the first embodiment described above, the local wiring LM is used for the electrodes connected to both ends of the memory element ME, whereas in the second embodiment, the first layer wiring M1 is used.

本実施の形態２による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの他のメモリセルを図２６および図２７を用いて説明する。図２６および図２７はメモリセルアレイの一部の要部断面図である。   Another memory cell of the NAND type cell array constituting the nonvolatile memory cell according to the second embodiment will be described with reference to FIGS. FIG. 26 and FIG. 27 are cross-sectional views of main parts of a part of the memory cell array.

図２６に示す本実施の形態２によるメモリセルは、記憶素子ＭＥの両端に接続される電極に第１層目の配線Ｍ１を用いており、さらに、記憶素子ＭＥと第１層目の配線Ｍ１との間には、スパッタリング法、ＣＶＤ法またはＡＬＤ法によりバリア層５が形成されている。例えばＲＲＡＭを採用する場合、記憶素子ＭＥは、例えばＮｉＯ、第１層目の配線Ｍ１と記憶素子ＭＥとの間に形成されるバリア層５は、例えば厚さが２〜３ｎｍのＴａＯを例示することができる。   The memory cell according to the second embodiment shown in FIG. 26 uses the first layer wiring M1 for the electrodes connected to both ends of the memory element ME, and further, the memory element ME and the first layer wiring M1. Between these, the barrier layer 5 is formed by a sputtering method, a CVD method or an ALD method. For example, when RRAM is adopted, the memory element ME is exemplified by NiO, and the barrier layer 5 formed between the first layer wiring M1 and the memory element ME is exemplified by TaO having a thickness of 2 to 3 nm, for example. be able to.

また、図２７に示す本実施の形態２による他のメモリセルは、記憶素子ＭＥの両端に接続される電極に第１層目の配線Ｍ１を用いており、さらに、記憶素子ＭＥと第１層目の配線Ｍ１との間には、第１層目の配線Ｍ１の構成素材を酸化させることにより得られるバリア層２８が形成されている。例えばＲＲＡＭを採用する場合、記憶素子ＭＥは、例えばＮｉＯ、第１層目の配線Ｍ１と記憶素子ＭＥとの間に形成されるバリア層２８は、例えば厚さが２〜３ｎｍのＣｕＯを例示することができる。   In addition, another memory cell according to the second embodiment shown in FIG. 27 uses the first-layer wiring M1 for the electrodes connected to both ends of the memory element ME, and further includes the memory element ME and the first layer. A barrier layer 28 obtained by oxidizing the constituent material of the first layer wiring M1 is formed between the first wiring M1. For example, when RRAM is employed, the memory element ME is exemplified by NiO, and the barrier layer 28 formed between the first layer wiring M1 and the memory element ME is exemplified by CuO having a thickness of 2 to 3 nm, for example. be able to.

このように、本実施の形態２によれば、記憶素子ＭＥの両端に接続される電極に第１層目の配線Ｍ１を用いることによりローカル配線ＬＭが不要となり、ローカル配線ＬＭの形成に係る製造工程を減らすことができるので、不揮発性メモリセルの製造ＴＡＴを短縮することができる。   As described above, according to the second embodiment, the use of the first layer wiring M1 for the electrodes connected to both ends of the memory element ME eliminates the need for the local wiring LM, and manufacture related to the formation of the local wiring LM. Since the number of steps can be reduced, the manufacturing TAT of the nonvolatile memory cell can be shortened.

（実施の形態３）
本実施の形態３による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの構造を図２８に示すメモリセルアレイの一部の基本回路図を用いて説明する。 (Embodiment 3)
The structure of the NAND type cell array constituting the nonvolatile memory cell according to the third embodiment will be described with reference to a partial basic circuit diagram of the memory cell array shown in FIG.

前述した実施の形態１によるメモリセルアレイでは、メモリセルブロックＭＢの一方の端部とソース線ＳＬとの間に選択トランジスタＳＴｒを配置し、その選択トランジスタＳＴｒのソース領域をソース線ＳＬに接続し、メモリセルブロックＭＢの他方の端部をデータの読み出し／書込みを行うビット線ＢＬに接続している。   In the memory cell array according to the first embodiment described above, the selection transistor STr is disposed between one end of the memory cell block MB and the source line SL, and the source region of the selection transistor STr is connected to the source line SL. The other end of the memory cell block MB is connected to a bit line BL for reading / writing data.

本実施の形態３によるメモリセルアレイでは、図２８に示すように、前述した実施の形態１によるメモリセルと同様に、メモリセルＭＣは、記憶素子ＭＥとｎＭＩＳからなるアクセストランジスタ（データの１ビットを選択するｎＭＩＳ）ＡＴｒとを並列に接続して形成されており、さらに、このメモリセルＭＣを複数個直列接続してメモリセルブロックＭＢを形成しているが、メモリセルブロックＭＢの両方の端部に選択トランジスタＳＴｒ０，ＳＴｒ１を接続している。すなわち、本実施の形態３によるメモリセルアレイでは、メモリセルブロックＭＢの一方の端部とソース線ＳＬとの間に選択トランジスタＳＴｒ０を接続し、メモリセルブロックＭＢの他方の端部とデータの読み出し／書込みを行うビット線ＢＬとの間に選択トランジスタＳＴｒ１を接続している。   In the memory cell array according to the third embodiment, as shown in FIG. 28, as with the memory cell according to the first embodiment described above, the memory cell MC has an access transistor (one bit of data is made up of a storage element ME and an nMIS). NMIS) ATr to be selected are connected in parallel, and a plurality of memory cells MC are connected in series to form a memory cell block MB. Both end portions of the memory cell block MB are formed. The selection transistors STr0 and STr1 are connected to each other. That is, in the memory cell array according to the third embodiment, the select transistor STr0 is connected between one end of the memory cell block MB and the source line SL, and data read / write is performed between the other end of the memory cell block MB. A selection transistor STr1 is connected between the bit line BL for writing.

このように、本実施の形態３によれば、メモリセルブロックＭＢが選択されていない場合、その選択されていないメモリセルブロックＭＢの両端の選択トランジスタＳＴｒ０，ＳＴｒ１のブロック選択線ＢＳをＯＦＦ状態とすることにより、非選択ブロック内の記憶素子に電流が流れ込み、書込み、消去されることをさらに防ぐことができる。   Thus, according to the third embodiment, when the memory cell block MB is not selected, the block selection lines BS of the selection transistors STr0 and STr1 at both ends of the unselected memory cell block MB are turned off. By doing so, it is possible to further prevent the current from flowing into the memory element in the non-selected block and being written or erased.

（実施の形態４）
本実施の形態４による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの構造を図２９に示すメモリセルアレイの一部の要部平面図（基板からプラグ電極までの各層を重ねた要部平面図）を用いて説明する。 (Embodiment 4)
29 is a plan view of a part of a part of the memory cell array shown in FIG. 29 (a plan view of a relevant part in which the layers from the substrate to the plug electrode are overlapped) showing the structure of the NAND type cell array constituting the nonvolatile memory cell according to the fourth embodiment. It explains using.

前述した実施の形態１によるメモリセルアレイでは、メモリセルブロックＭＢの一方の端部に選択トランジスタＳＴｒを接続し、さらにその選択トランジスタＳＴｒのドレイン領域１５ＤをメモリセルブロックＭＢの一方の端部のアクセストランジスタＡＴｒのソース・ドレイン領域６と共有し、その選択トランジスタＳＴｒのソース領域１５Ｓを第１層目の配線Ｍ１からなるソース線ＳＬに接続している。この例ではメモリセルブロックＭＢで８ｂｉｔ（ＷＬ０〜ＷＬ７）を実現している。   In the memory cell array according to the first embodiment described above, the selection transistor STr is connected to one end of the memory cell block MB, and the drain region 15D of the selection transistor STr is connected to the access transistor at one end of the memory cell block MB. The source region 15S of the selection transistor STr is shared with the source / drain region 6 of the ATr, and is connected to the source line SL formed of the first layer wiring M1. In this example, 8 bits (WL0 to WL7) are realized in the memory cell block MB.

本実施の形態４によるメモリアレイでは、図２９に示すように、前述した実施の形態１と同様に、メモリセルブロックＭＢの一方の端部に選択トランジスタＳＴｒを接続し、さらにその選択トランジスタＳＴｒのドレイン領域１５ＤをメモリセルブロックＭＢの一方の端部のアクセストランジスタＡＴｒのソース・ドレイン領域６と共有し、その選択トランジスタＳＴｒのソース領域１５Ｓをソース線ＳＬに接続しているが、ソース線ＳＬを半導体基板１に形成された半導体領域２９により構成している。   In the memory array according to the fourth embodiment, as shown in FIG. 29, the selection transistor STr is connected to one end of the memory cell block MB as in the first embodiment, and the selection transistor STr The drain region 15D is shared with the source / drain region 6 of the access transistor ATr at one end of the memory cell block MB, and the source region 15S of the selection transistor STr is connected to the source line SL. A semiconductor region 29 is formed in the semiconductor substrate 1.

このように、本実施の形態４によれば、不揮発性メモリセルの高集積化に伴い、第１層目の配線Ｍ１によるソース線ＳＬの配置が難しくなった場合でも、半導体領域２９により構成するソース線ＳＬを採用することができる。   As described above, according to the fourth embodiment, the semiconductor region 29 is configured even when the placement of the source line SL by the first-layer wiring M1 becomes difficult due to the high integration of the nonvolatile memory cells. A source line SL can be employed.

（実施の形態５）
本実施の形態５による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの構造を図３０に示すメモリセルの要部断面図を用いて説明する。 (Embodiment 5)
The structure of the NAND type cell array constituting the nonvolatile memory cell according to the fifth embodiment will be described with reference to a fragmentary cross-sectional view of the memory cell shown in FIG.

前述した実施の形態１によるメモリセルＭＣでは、記憶素子ＭＥの両端は、アクセストランジスタＡＴｒのソース・ドレイン領域６の表面のシリサイド層１１に接続するプラグ電極４を介してローカル配線ＬＭに接続している。これによって記憶素子ＭＥの両端がアクセストランジスタＡＴｒのソース・ドレイン領域６と電気的に接続している。   In the memory cell MC according to the first embodiment described above, both ends of the memory element ME are connected to the local wiring LM via the plug electrode 4 connected to the silicide layer 11 on the surface of the source / drain region 6 of the access transistor ATr. Yes. Thus, both ends of the memory element ME are electrically connected to the source / drain region 6 of the access transistor ATr.

本実施の形態５によるメモリセルＭＣでは、図３０に示すように、プラグ電極４を介さずに、アクセストランジスタＡＴｒのソース・ドレイン領域６の表面のシリサイド層１１に接続するローカル配線ＬＭを形成し、このローカル配線ＬＭからなる電極に記憶素子ＭＥの両端を接続している。すなわち、アクセストランジスタＡＴｒのゲート電極１０を覆う絶縁膜３１に、ソース・ドレイン領域６の表面のシリサイド層１１に達する接続孔３２が形成され、この接続孔３２を通じて１００ｎｍ以下の間隔（スリット）を有するローカル配線ＬＭを形成することによって、記憶素子ＭＥの両端とアクセストランジスタＡＴｒのソース・ドレイン領域６とを電気的に接続している。さらに、アクセストランジスタＡＴｒのソース・ドレイン領域６の表面のシリサイド層１１に接続するローカル配線ＬＭを介してプラグ電極４が形成されており、このプラグ電極４に接続する第１層目の配線Ｍ１によりビット線ＢＬが形成されている。   In the memory cell MC according to the fifth embodiment, as shown in FIG. 30, a local wiring LM connected to the silicide layer 11 on the surface of the source / drain region 6 of the access transistor ATr is formed without passing through the plug electrode 4. The both ends of the memory element ME are connected to the electrode formed of the local wiring LM. That is, a connection hole 32 reaching the silicide layer 11 on the surface of the source / drain region 6 is formed in the insulating film 31 covering the gate electrode 10 of the access transistor ATr, and has an interval (slit) of 100 nm or less through the connection hole 32. By forming the local wiring LM, both ends of the memory element ME and the source / drain region 6 of the access transistor ATr are electrically connected. Further, a plug electrode 4 is formed through a local wiring LM connected to the silicide layer 11 on the surface of the source / drain region 6 of the access transistor ATr, and a first layer wiring M1 connected to the plug electrode 4 is used. A bit line BL is formed.

このように、本実施の形態５によれば、第１層目の配線Ｍ１によりビット線ＢＬを形成することができるので、前述した実施の形態１よりも配線層を１層減らすことができて、不揮発性メモリセルの製造ＴＡＴを短縮することができる。   As described above, according to the fifth embodiment, since the bit line BL can be formed by the first layer wiring M1, the wiring layer can be reduced by one layer compared to the first embodiment described above. The manufacturing TAT of the nonvolatile memory cell can be shortened.

（実施の形態６）
本実施の形態６による不揮発性メモリセルを構成するＮＯＲ型セルアレイの等価回路図を図３１（ａ）および（ｂ）に示す。図３１（ａ）はメモリセルアレイの全体の等価回路図、図３１（ｂ）はメモリセルアレイの部分的な等価回路図である。ここでは、ソースを共有する２つのメモリセルＭ００，Ｍ１０を例に挙げてメモリアレイ構成の詳細を説明するが、これら以外のソースを共有する２つのメモリセルについても同様である。 (Embodiment 6)
FIGS. 31A and 31B show equivalent circuit diagrams of a NOR type cell array constituting the nonvolatile memory cell according to the sixth embodiment. FIG. 31A is an equivalent circuit diagram of the entire memory cell array, and FIG. 31B is a partial equivalent circuit diagram of the memory cell array. Here, the details of the memory array configuration will be described by taking two memory cells M00 and M10 sharing a source as an example, but the same applies to two memory cells sharing other sources.

本実施の形態６によるメモリアレイ構成では、ソース線ＳＬ０を共有し、対称の位置にある２つのメモリセルＭ００およびメモリセルＭ１０に対して別個のワード線ＷＬ０およびワード線ＷＬ１をそれぞれ接続する。すなわち、メモリセルＭ００のゲートはワード線ＷＬ０に接続され、メモリセルＭ１０のゲートはワード線ＷＬ１に接続されて、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域（図３１（ｂ）中、点線で囲んだ１つの領域）のチャネル長方向の幅に対して１本のメタル配線（ワード線ＷＬ０またはワード線ＷＬ１）が配置される。   In the memory array configuration according to the sixth embodiment, source line SL0 is shared, and separate word line WL0 and word line WL1 are connected to two memory cells M00 and M10 at symmetrical positions, respectively. That is, the gate of the memory cell M00 is connected to the word line WL0, and the gate of the memory cell M10 is connected to the word line WL1, and an area occupied by one memory cell M00 (or memory cell M10) (FIG. 31B). One metal wiring (word line WL0 or word line WL1) is arranged with respect to the width in the channel length direction of one area surrounded by a dotted line.

これに対して、２つのメモリセルＭ００およびメモリセルＭ１０においてビット線ＢＬ０を共有することにより、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域のチャネル幅方向の幅に対して１本のメタル配線（ビット線ＢＬ０）が配置されるので、チャネル幅方向の幅はメタル配線の最小ピッチとすることができる。   On the other hand, by sharing the bit line BL0 between the two memory cells M00 and M10, one line is provided for the width in the channel width direction of the region occupied by one memory cell M00 (or memory cell M10). Since the metal wiring (bit line BL0) is arranged, the width in the channel width direction can be set to the minimum pitch of the metal wiring.

次に、本実施の形態６による不揮発性メモリセルを構成するＮＯＲ型セルアレイの詳細な構造を図３２〜図３４を用いて説明する。図３２および図３３はメモリセルアレイの一部の要部平面図（図３２は基板からプラグ電極までの各層を重ねた要部平面図、図３３は図３２と同じ平面領域であって、図３２よりも上層のプラグ電極から第２層目の配線までの各層を重ねた要部平面図）、図３４はメモリセルアレイの一部の要部断面図である。   Next, the detailed structure of the NOR type cell array constituting the nonvolatile memory cell according to the sixth embodiment will be described with reference to FIGS. 32 and 33 are plan views of a part of the memory cell array (FIG. 32 is a plan view of the principal part in which the layers from the substrate to the plug electrode are overlapped, and FIG. 33 is the same planar area as FIG. FIG. 34 is a fragmentary cross-sectional view of a part of a memory cell array. FIG. 34 is a fragmentary cross-sectional view of a part of the memory cell array.

図３２〜図３４に示すように、前述した実施の形態１において説明したメモリセルＭＣと同様に、各メモリセルＭ００，Ｍ１０は、記憶素子ＭＥとｎＭＩＳからなるアクセストランジスタＮＴｒとにより構成されている。なお、記憶素子ＭＥおよびアクセストランジスタＮＴｒは、それぞれ前述した実施の形態１において説明したメモリセルＭＣを構成する記憶素子ＭＥおよびアクセストランジスタＡＴｒと同様であるため、ここでの説明は省略する。   As shown in FIGS. 32 to 34, like the memory cell MC described in the first embodiment, each of the memory cells M00 and M10 includes a storage element ME and an access transistor NTr made of nMIS. . Note that the memory element ME and the access transistor NTr are the same as the memory element ME and the access transistor ATr that constitute the memory cell MC described in the first embodiment, respectively, and thus description thereof is omitted here.

隣接する２つのアクセストランジスタＮＴｒは、それぞれのソース領域３０Ｓおよびドレイン領域３０Ｄを有しているが、ソース領域３０Ｓ（ソース線ＳＬ０）を共有している。アクセストランジスタＮＴｒは、層間絶縁膜１３により覆われており、この層間絶縁膜１３を介して、アクセストランジスタＮＴｒの上方に記憶素子ＭＥが配置され、アクセストランジスタＮＴｒと記憶素子ＭＥとが直列に接続されている。すなわち、層間絶縁膜１３にはアクセストランジスタＮＴｒのドレイン領域３０Ｄ上のシリサイド層１１に達する接続孔３が形成されており、この接続孔３の内部に埋め込まれたプラグ電極４を介して、第２方向に延在するローカル配線ＬＭがドレイン領域３０Ｄに電気的に接続されている。このローカル配線ＬＭには、ゲート電極１０の上方において１００ｎｍ以下の幅のスリット１４が設けられており、このスリット１４を跨いで半導体基板１の主面に沿うように記憶素子ＭＥが形成されている。ローカル配線ＬＭと記憶素子ＭＥとの間にはバリア層５が形成されている。記憶素子ＭＥには、金属酸化膜（ＲＲＡＭ）または相変化膜（ＰＲＡＭ）を採用することができるが、例えば金属酸化膜（ＲＲＡＭ）を採用した場合は、記憶素子ＭＥは、例えばＮｉＯ、ローカル配線ＬＭは、例えば厚さが１００ｎｍ以下のＮｉ、記憶素子ＭＥとローカル配線ＬＭとの間に形成されるバリア層５は、例えば厚さが２〜３ｎｍのＴａＯを例示することができる。   Two adjacent access transistors NTr each have a source region 30S and a drain region 30D, but share the source region 30S (source line SL0). The access transistor NTr is covered with an interlayer insulating film 13, and the storage element ME is disposed above the access transistor NTr via the interlayer insulating film 13, and the access transistor NTr and the storage element ME are connected in series. ing. In other words, the connection hole 3 reaching the silicide layer 11 on the drain region 30D of the access transistor NTr is formed in the interlayer insulating film 13, and the second electrode is connected via the plug electrode 4 embedded in the connection hole 3. A local wiring LM extending in the direction is electrically connected to the drain region 30D. The local wiring LM is provided with a slit 14 having a width of 100 nm or less above the gate electrode 10, and the memory element ME is formed so as to extend along the main surface of the semiconductor substrate 1 across the slit 14. . A barrier layer 5 is formed between the local wiring LM and the memory element ME. For the memory element ME, a metal oxide film (RRAM) or a phase change film (PRAM) can be adopted. For example, when a metal oxide film (RRAM) is adopted, the memory element ME is, for example, NiO, local wiring LM may be exemplified by Ni having a thickness of 100 nm or less, and the barrier layer 5 formed between the storage element ME and the local wiring LM may be exemplified by TaO having a thickness of 2 to 3 nm, for example.

隣接する２つのアクセストランジスタＮＴｒのそれぞれの記憶素子ＭＥに共通するローカル配線ＬＭには、第１層目の配線Ｍ１が接続されており、さらに、この第１層目の配線Ｍ１に接続するプラグ電極１６を介して第２方向に延在する第２層目の配線Ｍ２からなるビット線ＢＬが接続されている。第１層目の配線Ｍ１、プラグ電極１６および第２層目の配線Ｍ２は、例えばシングルダマシン法により形成される銅からなる。   The local wiring LM common to the memory elements ME of the two adjacent access transistors NTr is connected to the first-layer wiring M1, and the plug electrode connected to the first-layer wiring M1. 16 is connected to a bit line BL including a second-layer wiring M2 extending in the second direction. The first layer wiring M1, the plug electrode 16, and the second layer wiring M2 are made of, for example, copper formed by a single damascene method.

図３２および図３３において１点破線で囲まれた領域が１ビット（１Ｃｅｌｌ）を示している。設計ルールで決められた最小加工寸法をＦとすると、前述したように、隣接するアクセストランジスタＮＴｒのソース領域３０Ｓを共有とし、またチャネル幅方向の幅はメタル配線の最小ピッチとすることができることから、ワード線ＷＬの延在方向（第１方向）であってチャネル幅方向に沿ったピッチは２Ｆ、ビット線ＢＬの延在方向（第２方向）であってソース領域３０Ｓとドレイン領域３０Ｄとの間のチャネル長方向に沿ったピッチは３Ｆとなり、単位メモリセル面積は６Ｆ２となる。 In FIG. 32 and FIG. 33, a region surrounded by a one-dot broken line indicates one bit (1 cell). Assuming that the minimum processing dimension determined by the design rule is F, as described above, the source region 30S of the adjacent access transistor NTr can be shared, and the width in the channel width direction can be the minimum pitch of the metal wiring. The pitch along the channel width direction in the extending direction of the word line WL (first direction) is 2F, and the extending direction of the bit line BL (second direction) between the source region 30S and the drain region 30D. pitch 3F next along the channel length direction between the unit memory cell area becomes 6F 2.

次に、本実施の形態６による不揮発性メモリセルのデータ消去動作、データ書込み動作およびデータ読み出し動作の一例を図３５（ａ）、（ｂ）および（ｃ）に示すメモリセルの等価回路図を用いて説明する。ここでは、ＰＲＡＭを採用した不揮発性メモリセルを例示する。   Next, an equivalent circuit diagram of the memory cell shown in FIGS. 35A, 35B, and 35C is shown as an example of the data erase operation, data write operation, and data read operation of the nonvolatile memory cell according to the sixth embodiment. It explains using. Here, a nonvolatile memory cell employing PRAM is exemplified.

図３５（ａ）は、データ消去時の電圧設定を示すメモリセルの等価回路図である。アクセストランジスタＮＴｒのゲート（ワード線ＷＬ）に１．５Ｖを印加し、ビット線ＢＬに約０．８Ｖを印加することにより、アクセストランジスタＮＴｒに接続された記憶素子ＭＥに約１００μＡの電流が流れて、記憶素子ＭＥが約２〜３μｓの速度で結晶化してデータが消去される。   FIG. 35A is an equivalent circuit diagram of the memory cell showing the voltage setting at the time of data erasing. By applying 1.5 V to the gate (word line WL) of the access transistor NTr and applying about 0.8 V to the bit line BL, a current of about 100 μA flows through the memory element ME connected to the access transistor NTr. The memory element ME is crystallized at a rate of about 2 to 3 μs and data is erased.

図３５（ｂ）は、データ書込み時の電圧設定を示すメモリセルの等価回路図である。アクセストランジスタＮＴｒのゲート（ワード線ＷＬ）に１．５Ｖを印加し、ビット線ＢＬに約１．２Ｖを印加することにより、アクセストランジスタＮＴｒに接続された記憶素子ＭＥに約２００μＡの電流が流れて、記憶素子ＭＥが数１０ｎｓの速度で非晶質化してデータが書き込まれる。   FIG. 35B is an equivalent circuit diagram of the memory cell showing the voltage setting at the time of data writing. By applying 1.5 V to the gate (word line WL) of the access transistor NTr and applying about 1.2 V to the bit line BL, a current of about 200 μA flows through the memory element ME connected to the access transistor NTr. The memory element ME becomes amorphous at a speed of several tens of ns and data is written.

図３５（ｃ）は、データ読み出し時の電圧設定を示すメモリセルの等価回路図である。アクセストランジスタＮＴｒのゲート（ワード線ＷＬ）に１．５Ｖを印加し、ビット線ＢＬに０．２〜０．５Ｖを印加し、微少電流をこの記憶素子ＭＥに流すことで抵抗値（高抵抗または低抵抗）により“１”／“０”を、例えば約２〜３ｎｓで判断する。   FIG. 35C is an equivalent circuit diagram of the memory cell showing the voltage setting at the time of data reading. By applying 1.5 V to the gate (word line WL) of the access transistor NTr, applying 0.2 to 0.5 V to the bit line BL, and passing a minute current through the memory element ME, the resistance value (high resistance or “1” / “0” is determined by, for example, about 2 to 3 ns.

次に、アクセストランジスタの構造は前述した図３４に示したアクセストランジスタの構造と同様であるが、記憶素子の構造が前述した図３４に示した記憶素子の構造と異なる２つのメモリセル構造について図３６および図３７を用いて説明する。図３６および図３７はメモリセルアレイの一部の要部断面図である。   Next, the structure of the access transistor is the same as the structure of the access transistor shown in FIG. 34 described above, but the structure of the memory element is two memory cell structures different from the structure of the memory element shown in FIG. This will be described with reference to FIG. 36 and FIG. FIG. 36 and FIG. 37 are fragmentary cross-sectional views of a part of the memory cell array.

図３６に示す本実施の形態６による他のメモリセルは、記憶素子ＭＥの両端に接続される電極に第１層目の配線Ｍ１を用いており、さらに、記憶素子ＭＥと第１層目の配線Ｍ１との間には、スパッタリング法、ＣＶＤ法またはＡＬＤ法によりバリア層５が形成されている。例えばＲＲＡＭを採用する場合、記憶素子ＭＥは、例えばＮｉＯ、第１層目の配線Ｍ１と記憶素子ＭＥとの間に形成されるバリア層５は、例えば厚さが２〜３ｎｍのＴａＯを例示することができる。   In another memory cell according to the sixth embodiment shown in FIG. 36, the first layer wiring M1 is used for the electrodes connected to both ends of the storage element ME. Furthermore, the storage element ME and the first layer A barrier layer 5 is formed between the wiring M1 by a sputtering method, a CVD method, or an ALD method. For example, when RRAM is adopted, the memory element ME is exemplified by NiO, and the barrier layer 5 formed between the first layer wiring M1 and the memory element ME is exemplified by TaO having a thickness of 2 to 3 nm, for example. be able to.

また、図３７に示す本実施の形態６による他のメモリセルは、記憶素子ＭＥの両端に接続される電極に第１層目の配線Ｍ１を用いており、さらに、記憶素子ＭＥと第１層目の配線Ｍ１との間には、第１層目の配線Ｍ１の構成素材を酸化させることにより得られるバリア層２８が形成されている。例えばＲＲＡＭを採用する場合、記憶素子ＭＥは、例えばＮｉＯ、第１層目の配線Ｍ１と記憶素子ＭＥとの間に形成されるバリア層２８は、例えば厚さが２〜３ｎｍのＣｕＯを例示することができる。   In another memory cell according to the sixth embodiment shown in FIG. 37, the first layer wiring M1 is used for the electrodes connected to both ends of the storage element ME. Further, the storage element ME and the first layer A barrier layer 28 obtained by oxidizing the constituent material of the first layer wiring M1 is formed between the first wiring M1. For example, when RRAM is employed, the memory element ME is exemplified by NiO, and the barrier layer 28 formed between the first layer wiring M1 and the memory element ME is exemplified by CuO having a thickness of 2 to 3 nm, for example. be able to.

このように、本実施の形態６によれば、ＮＯＲ型不揮発性メモリにおいて、単位メモリセル面積を６Ｆ２とすることができるので、メモリセルアレイ領域の面積を縮小することができる。 Thus, according to the sixth embodiment, in the NOR type nonvolatile memory, the unit memory cell area can be set to 6F 2 , so that the area of the memory cell array region can be reduced.

また、記憶素子ＭＥに金属酸化膜または相変化膜を用いることにより、メモリセルのデータ書込み動作、データ読み出し動作、データ消去動作等において、メモリセルに印加する電圧を１．５Ｖ以下とすることができる。また、金属酸化膜または相変化膜からなる記憶素子ＭＥを細く加工したことにより電流集中が可能となり、上記１．５Ｖ以下の印加電圧においてもナノ秒単位の動作速度を得ることができる。   In addition, by using a metal oxide film or a phase change film for the memory element ME, the voltage applied to the memory cell in a data write operation, a data read operation, a data erase operation, or the like of the memory cell can be 1.5 V or less. it can. Further, the memory element ME made of a metal oxide film or a phase change film is thinly processed, so that current concentration is possible, and an operation speed in nanosecond units can be obtained even at an applied voltage of 1.5 V or less.

また、メモリセルを構成する記憶素子ＭＥを半導体基板１の主面に沿うように形成することによって、メモリセルアレイ領域の凹凸が緩和されるので平坦化プロセスが容易となり、さらに記憶素子ＭＥに金属酸化膜または相変化膜を用いても、その微細加工が容易となるので、メモリセルアレイの高密度化を図ることができ、また製造歩留まりを向上させることができる。   Further, by forming the memory element ME constituting the memory cell so as to be along the main surface of the semiconductor substrate 1, the unevenness of the memory cell array region is alleviated, thereby facilitating a flattening process. Even if a film or a phase change film is used, microfabrication is facilitated, so that the density of the memory cell array can be increased and the manufacturing yield can be improved.

また、記憶素子ＭＥの両端に接続される電極に第１層目の配線Ｍ１を用いた場合はローカル配線ＬＭが不要となり、ローカル配線ＬＭの形成に係る製造工程を減らすことができるので、不揮発性メモリセルの製造ＴＡＴを短縮することができる。   Further, when the first layer wiring M1 is used for the electrodes connected to both ends of the memory element ME, the local wiring LM becomes unnecessary, and the manufacturing process related to the formation of the local wiring LM can be reduced. Memory cell manufacturing TAT can be shortened.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、コンピュータ、携帯端末またはデジタル家電などに用いられる不揮発性メモリに適用することができる。   The present invention can be applied to a nonvolatile memory used in a computer, a portable terminal, a digital home appliance, or the like.

本実施の形態１による不揮発性メモリセルの第１の記憶素子を説明する図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ′線における要部断面図である。4A and 4B are diagrams illustrating a first memory element of the nonvolatile memory cell according to the first embodiment, where FIG. 5A is a plan view of a main part, and FIG. It is. 本実施の形態１による不揮発性メモリセルの第２の記憶素子を示す要部平面図である。FIG. 6 is a main part plan view showing a second memory element of the nonvolatile memory cell according to Embodiment 1; 本実施の形態１による不揮発性メモリセルの第３の記憶素子を示す要部平面図である。FIG. 6 is a main part plan view showing a third memory element of the nonvolatile memory cell according to the first embodiment. 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す基本等価回路図である。FIG. 3 is a basic equivalent circuit diagram showing a part of a NAND type cell array constituting the nonvolatile memory cell according to the first embodiment. 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す断面模式図である。FIG. 3 is a schematic cross-sectional view showing a part of a NAND cell array constituting the nonvolatile memory cell according to the first embodiment. 本実施の形態１による不揮発性メモリセルの等価回路図である。3 is an equivalent circuit diagram of the nonvolatile memory cell according to the first embodiment. FIG. 電界効果トランジスタのドレイン側に記憶素子を接続した基本回路図である。It is a basic circuit diagram in which a memory element is connected to the drain side of a field effect transistor. 電界効果トランジスタのソース側に記憶素子を接続した基本回路図である。It is a basic circuit diagram in which a memory element is connected to the source side of a field effect transistor. 本実施の形態１による不揮発性メモリセルのデータ書込み動作を説明するメモリセルアレイの等価回路図である。FIG. 4 is an equivalent circuit diagram of a memory cell array for explaining a data write operation of a nonvolatile memory cell according to the first embodiment. 本実施の形態１による不揮発性メモリセルのデータ消去動作を説明するメモリセルアレイの等価回路図である。3 is an equivalent circuit diagram of a memory cell array for explaining a data erasing operation of the nonvolatile memory cell according to the first embodiment; FIG. 本実施の形態１による不揮発性メモリセルのデータ読み出し動作を説明するメモリセルアレイの等価回路図である。3 is an equivalent circuit diagram of a memory cell array for explaining a data read operation of the nonvolatile memory cell according to the first embodiment; FIG. 本実施の形態１による不揮発性メモリセルのスタンバイ動作を説明するメモリセルアレイの等価回路図である。3 is an equivalent circuit diagram of a memory cell array for explaining a standby operation of a nonvolatile memory cell according to the first embodiment; FIG. 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す要部平面図（基板からプラグ電極までの各層を重ねた要部平面図）である。FIG. 3 is a main part plan view showing a part of a NAND type cell array constituting the nonvolatile memory cell according to the first embodiment (main part plan view in which layers from a substrate to a plug electrode are stacked); 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す要部平面図（プラグ電極から第１層配線までの各層を重ねた要部平面図）である。FIG. 3 is a main part plan view (a main part plan view in which layers from a plug electrode to a first layer wiring are overlapped) showing a part of a NAND type cell array constituting the nonvolatile memory cell according to the first embodiment; 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す要部平面図（第１層配線から第２層配線までの各層を重ねた要部平面図）である。FIG. 3 is a main part plan view (a main part plan view in which layers from a first layer wiring to a second layer wiring are overlapped) showing a part of a NAND type cell array constituting the nonvolatile memory cell according to the first embodiment; 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す要部断面図である。FIG. 3 is a main part sectional view showing a part of a NAND cell array constituting the nonvolatile memory cell according to the first embodiment; 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの製造方法を説明するアクセストランジスタおよび選択トランジスタの要部断面図である。FIG. 7 is a cross-sectional view of main parts of an access transistor and a select transistor for explaining a method for manufacturing a NAND type cell array constituting the nonvolatile memory cell according to the first embodiment. 図１７に続く、メモリセルアレイの製造工程中の図１７と同じ箇所の要部断面図である。FIG. 18 is a principal part cross-sectional view of the same place as in FIG. 17 in the process of manufacturing the memory cell array, following FIG. 17; 図１８に続く、メモリセルアレイの製造工程中の図１７と同じ箇所の要部断面図である。FIG. 19 is an essential part cross-sectional view of the same place as that in FIG. 17 in the process of manufacturing the memory cell array, following FIG. 18; 図１９に続く、メモリセルアレイの製造工程中の図１７と同じ箇所の要部断面図である。FIG. 20 is an essential part cross-sectional view of the same place as that in FIG. 17 in the process of manufacturing the memory cell array, following FIG. 19; 図２０に続く、メモリセルアレイの製造工程中の図１７と同じ箇所の要部断面図である。FIG. 21 is a principal part cross-sectional view of the same place as in FIG. 17 in the process of manufacturing the memory cell array, following FIG. 20; 図２１に続く、メモリセルアレイの製造工程中の図１７と同じ箇所の要部断面図である。FIG. 22 is a principal part cross-sectional view of the same place as in FIG. 17 in the process of manufacturing the memory cell array, following FIG. 21; 図２２に続く、メモリセルアレイの製造工程中の図１７と同じ箇所の要部断面図である。FIG. 23 is an essential part cross-sectional view of the same place as that in FIG. 17 in the process of manufacturing the memory cell array, following FIG. 22; 図２３に続く、メモリセルアレイの製造工程中の図１７と同じ箇所の要部断面図である。FIG. 24 is a principal part cross-sectional view of the same place as in FIG. 17 in the process of manufacturing the memory cell array, following FIG. 23; 本実施の形態１による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの他の記憶素子を示す断面模式図である。FIG. 10 is a schematic cross-sectional view showing another memory element of the NAND cell array constituting the nonvolatile memory cell according to the first embodiment. 本実施の形態２による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す要部断面図である。FIG. 10 is a main-portion cross-sectional view showing a part of a NAND-type cell array constituting a nonvolatile memory cell according to a second embodiment. 本実施の形態２による不揮発性メモリセルを構成する他のＮＡＮＤ型セルアレイの一部を示す要部断面図である。It is principal part sectional drawing which shows a part of other NAND type cell array which comprises the non-volatile memory cell by this Embodiment 2. FIG. 本実施の形態３による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す基本回路図である。It is a basic circuit diagram showing a part of a NAND type cell array constituting a nonvolatile memory cell according to a third embodiment. 本実施の形態４による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイの一部を示す要部平面図（基板からプラグ電極までの各層を重ねた要部平面図）である。FIG. 7 is a main part plan view showing a part of a NAND type cell array constituting a nonvolatile memory cell according to a fourth embodiment (main part plan view in which layers from a substrate to a plug electrode are stacked); 本実施の形態５による不揮発性メモリセルを構成するＮＡＮＤ型セルアレイのメモリセルを示す要部断面図である。FIG. 10 is a fragmentary cross-sectional view showing a memory cell of a NAND type cell array constituting a nonvolatile memory cell according to a fifth embodiment. 本実施の形態６による不揮発性メモリセルを構成するＮＯＲ型セルアレイを説明する図であり、（ａ）はメモリセルアレイの全体の等価回路図、（ｂ）はメモリセルアレイの部分的な等価回路図である。7A and 7B are diagrams for explaining a NOR type cell array constituting a nonvolatile memory cell according to a sixth embodiment, where FIG. 7A is an equivalent circuit diagram of the entire memory cell array, and FIG. 7B is a partial equivalent circuit diagram of the memory cell array; is there. 本実施の形態６による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部平面図（基板からプラグ電極までの各層を重ねた要部平面図）である。FIG. 16 is a main part plan view showing a part of a NOR type cell array constituting a nonvolatile memory cell according to a sixth embodiment (main part plan view in which layers from a substrate to a plug electrode are stacked); 本実施の形態６による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部平面図（プラグ電極から第２層目の配線までの各層を重ねた要部平面図）である。FIG. 28 is a main part plan view showing a part of a NOR type cell array constituting a nonvolatile memory cell according to a sixth embodiment (main part plan view in which layers from a plug electrode to a second layer wiring are stacked); 本実施の形態６による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部断面図である。It is principal part sectional drawing which shows a part of NOR type cell array which comprises the non-volatile memory cell by this Embodiment 6. 本実施の形態６による不揮発性メモリセルを構成するＮＯＲ型セルアレイの各動作を説明する図であり、（ａ）はデータ消去動作を説明するメモリセルの等価回路図、（ｂ）はデータ書込み動作を説明するメモリセルの等価回路図および（ｃ）はデータ読み出し動作を説明するメモリセルの等価回路図である。FIG. 17 is a diagram for explaining each operation of the NOR type cell array constituting the nonvolatile memory cell according to the sixth embodiment, where (a) is an equivalent circuit diagram of the memory cell explaining the data erasing operation, and (b) is a data writing operation. (C) is an equivalent circuit diagram of the memory cell for explaining the data read operation. 本実施の形態６による不揮発性メモリセルを構成する他のＮＯＲ型セルアレイの一部を示す要部断面図である。It is principal part sectional drawing which shows a part of other NOR type cell array which comprises the non-volatile memory cell by this Embodiment 6. 本実施の形態６による不揮発性メモリセルを構成する他のＮＯＲ型セルアレイの一部を示す要部断面図である。It is principal part sectional drawing which shows a part of other NOR type cell array which comprises the non-volatile memory cell by this Embodiment 6.

符号の説明Explanation of symbols

１ 半導体基板
３ 接続孔
４ プラグ電極
５ バリア層
６ ソース・ドレイン領域
７，８ 半導体領域
９ ゲート絶縁膜
１０ ゲート電極
１１ シリサイド層
１２ サイドウォール
１３ 層間絶縁膜
１４ スリット
１５Ｄ ドレイン領域
１５Ｓ ソース領域
１６ プラグ電極
１９ａ ストッパ絶縁膜
１９ｂ 配線形成用絶縁膜
２０ 配線溝
２１ａ バリアメタル膜
２１ｂ Ｃｕめっき膜
２２ａ ストッパ絶縁膜
２２ｂ ビア形成用絶縁膜
２３ ビア
２４ プラグ電極
２５ａ バリアメタル膜
２５ｂ Ｃｕめっき膜
２７ 絶縁膜
２８ バリア層
２９ 半導体領域
３０Ｄ ドレイン領域
３０Ｓ ソース領域
３１ 絶縁膜
３２ 接続孔
ＡＴｒ アクセストランジスタ
ＡＲ 活性領域
ＢＬ，ＢＬ０，ＢＬ１，ＢＬ（ｊ−１） ビット線
ＢＳ ブロック選択線
Ｄ ドレイン
Ｇ ゲート
ＩＳＯ 絶縁膜
ＬＭ ローカル配線
Ｍ１，Ｍ２ 配線
Ｍ００，Ｍ１０ メモリセル
ＭＢ メモリセルブロック
ＭＣ メモリセル
ＭＥ，ＭＥ１，ＭＥ２，ＭＥ３ 記憶素子
ＮＴｒ アクセストランジスタ
ＮＷｍ ｎウェル
ＰＷｍ ｐウェル
ＲＰ１，ＲＰ２，ＲＰ３ レジストパターン
Ｓ ソース
ＳＧＩ 素子分離部
ＳＬ，ＳＬ０，ＳＬ（ｋ−１） ソース線
ＳＴｒ，ＳＴｒ０，ＳＴｒ１ 選択トランジスタ
ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７ ワード線
ＷＬ（ｉ−１），ＷＬ（ｎ−１） ワード線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 3 Connection hole 4 Plug electrode 5 Barrier layer 6 Source / drain region 7, 8 Semiconductor region 9 Gate insulating film 10 Gate electrode 11 Silicide layer 12 Side wall 13 Interlayer insulating film 14 Slit 15D Drain region 15S Source region 16 Plug electrode 19a Stopper insulating film 19b Wiring forming insulating film 20 Wiring groove 21a Barrier metal film 21b Cu plating film 22a Stopper insulating film 22b Via forming insulating film 23 Via 24 Plug electrode 25a Barrier metal film 25b Cu plating film 27 Insulating film 28 Barrier layer 29 Semiconductor region 30D Drain region 30S Source region 31 Insulating film 32 Connection hole ATr Access transistor AR Active region BL, BL0, BL1, BL (j-1) Bit line BS Block selection line D Drain G Gate ISO Insulating film LM Cal wiring M1, M2 wiring M00, M10 memory cell MB memory cell block MC memory cell ME, ME1, ME2, ME3 memory element NTr access transistor
NWm n well PWm p well RP1, RP2, RP3 resist pattern S source SGI element isolation part SL, SL0, SL (k-1) source line STr, STr0, STr1 selection transistors WL0, WL1, WL2, WL3, WL4, WL5 WL6, WL7 Word line WL (i-1), WL (n-1) Word line

Claims (22)

半導体基板上に、ゲート電極が第１方向に沿って形成されたワード線の一部からなるアクセストランジスタと、前記アクセストランジスタの一対のソース・ドレイン領域間に電気的に接続され、抵抗値の差によって記憶情報を判断する記憶素子とからなるメモリセルが、隣接する前記メモリセル間で前記ソース・ドレイン領域を共有して複数個直列に接続されて構成されるメモリセルブロックを備える不揮発性記憶装置であって、
前記メモリセルブロックの一方の端部に位置する前記アクセストランジスタとソース線との間に選択トランジスタが接続され、前記選択トランジスタのソース領域は前記ソース線と電気的に接続され、前記選択トランジスタのドレイン領域は前記メモリセルブロックの一方の端部に位置する前記アクセストランジスタの一方のソース・ドレイン領域と共有し、
前記メモリセルブロックの他方の端部に位置する前記アクセストランジスタの一方のソース・ドレイン領域が、前記第１方向と直交する第２方向に沿って形成されたビット線と電気的に接続されており、
前記アクセストランジスタを覆う層間絶縁膜と、前記アクセストランジスタの一対のソース・ドレイン領域にそれぞれ達して前記層間絶縁膜に形成された２つの接続孔と、２つの前記接続孔の内部にそれぞれ埋め込まれた２つのプラグ電極と、２つの前記プラグ電極間に電気的に接続され、前記第２方向に沿って形成された電極とをさらに含み、
前記電極に前記第１方向に沿ってスリットが形成され、前記スリットを跨いで前記記憶素子が配置されており、
前記電極はローカル配線であり、
前記ローカル配線に第１層目の配線が電気的に接続され、前記第１層目の配線にプラグ電極を介して第２層目の配線が接続され、前記ソース線は前記第１層目の配線により構成され、前記ビット線は前記第２層目の配線により構成されていることを特徴とする不揮発性記憶装置。 An access transistor having a gate electrode formed along a first direction on a semiconductor substrate and electrically connected between a pair of source / drain regions of the access transistor and a difference in resistance value A non-volatile memory device comprising a memory cell block configured by connecting a plurality of memory cells, each of which includes a memory element that determines stored information, in series, sharing the source / drain region between the adjacent memory cells Because
A selection transistor is connected between the access transistor located at one end of the memory cell block and a source line, a source region of the selection transistor is electrically connected to the source line, and a drain of the selection transistor The region is shared with one source / drain region of the access transistor located at one end of the memory cell block,
It said one source-drain region of the access transistor located on the other end of the memory cell blocks are connected to the first direction and the second bit line formed along a direction in electrical perpendicular ,
An interlayer insulating film covering the access transistor, two connection holes formed in the interlayer insulating film reaching the pair of source / drain regions of the access transistor, and embedded in the two connection holes, respectively Two plug electrodes, and an electrode electrically connected between the two plug electrodes and formed along the second direction,
A slit is formed in the electrode along the first direction, and the memory element is disposed across the slit,
The electrode is a local wiring,
A first layer wiring is electrically connected to the local wiring, a second layer wiring is connected to the first layer wiring through a plug electrode, and the source line is connected to the first layer wiring. A non-volatile memory device comprising a wiring, wherein the bit line is composed of the second layer wiring . 半導体基板上に、ゲート電極が第１方向に沿って形成されたワード線の一部からなるアクセストランジスタと、前記アクセストランジスタの一対のソース・ドレイン領域間に電気的に接続され、抵抗値の差によって記憶情報を判断する記憶素子とからなるメモリセルが、隣接する前記メモリセル間で前記ソース・ドレイン領域を共有して複数個直列に接続されて構成されるメモリセルブロックを備える不揮発性記憶装置であって、An access transistor having a gate electrode formed along a first direction on a semiconductor substrate and electrically connected between a pair of source / drain regions of the access transistor and a difference in resistance value A non-volatile memory device comprising a memory cell block configured by connecting a plurality of memory cells, each of which includes a memory element that determines stored information, in series, sharing the source / drain region between the adjacent memory cells Because
前記メモリセルブロックの一方の端部に位置する前記アクセストランジスタとソース線との間に選択トランジスタが接続され、前記選択トランジスタのソース領域は前記ソース線と電気的に接続され、前記選択トランジスタのドレイン領域は前記メモリセルブロックの一方の端部に位置する前記アクセストランジスタの一方のソース・ドレイン領域と共有し、A selection transistor is connected between the access transistor located at one end of the memory cell block and a source line, a source region of the selection transistor is electrically connected to the source line, and a drain of the selection transistor The region is shared with one source / drain region of the access transistor located at one end of the memory cell block,
前記メモリセルブロックの他方の端部に位置する前記アクセストランジスタの一方のソース・ドレイン領域が、前記第１方向と直交する第２方向に沿って形成されたビット線と電気的に接続されており、One source / drain region of the access transistor located at the other end of the memory cell block is electrically connected to a bit line formed along a second direction orthogonal to the first direction. ,
前記アクセストランジスタを覆う層間絶縁膜と、前記アクセストランジスタの一対のソース・ドレイン領域にそれぞれ達して前記層間絶縁膜に形成された２つの接続孔と、２つの前記接続孔の内部にそれぞれ埋め込まれた２つのプラグ電極と、２つの前記プラグ電極間に電気的に接続され、前記第２方向に沿って形成された電極とをさらに含み、An interlayer insulating film covering the access transistor, two connection holes formed in the interlayer insulating film reaching the pair of source / drain regions of the access transistor, and embedded in the two connection holes, respectively Two plug electrodes, and an electrode electrically connected between the two plug electrodes and formed along the second direction,
前記電極に前記第１方向に沿ってスリットが形成され、前記スリットを跨いで前記記憶素子が配置されており、A slit is formed in the electrode along the first direction, and the memory element is disposed across the slit,
前記電極は第１層目の配線により構成されており、The electrode is composed of a first layer wiring,
前記第１層目の配線にプラグ電極を介して第２層目の配線が接続され、前記ソース線は前記第１層目の配線により構成され、前記ビット線は前記第２層目の配線により構成されることを特徴とする不揮発性記憶装置。A second layer wiring is connected to the first layer wiring through a plug electrode, the source line is constituted by the first layer wiring, and the bit line is formed by the second layer wiring. A non-volatile storage device comprising: 請求項１または２記載の不揮発性記憶装置において、前記スリットの幅は１００ｎｍ以下であることを特徴とする不揮発性記憶装置。 3. The nonvolatile memory device according to claim 1 , wherein the slit has a width of 100 nm or less. 請求項１または２記載の不揮発性記憶装置において、前記記憶素子と前記電極との間にバリア層が形成されていることを特徴とする不揮発性記憶装置。 3. The nonvolatile memory device according to claim 1 , wherein a barrier layer is formed between the memory element and the electrode. 請求項１または２記載の不揮発性記憶装置において、前記記憶素子は、ＮｉＯ、ＣｕＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＧｅＳｂＴｅ、ＳｂＳｅ、ＧｅＴｅ、Ｎが添加されたＧｅＳｂＴｅ、ＩｎがドープされたＧｅＳｂＴｅ、ＳｒＺｒＯ３、ＳｒＴｉＯ３またはＭｇＯにより構成されることを特徴とする不揮発性記憶装置。 3. The nonvolatile memory device according to claim 1 , wherein the storage element includes GeSbTe, In to which NiO, CuO, TiO 2 , HfO 2 , ZrO 2 , Al 2 O 3 , GeSbTe, SbSe, GeTe, and N are added. A nonvolatile memory device comprising GeSbTe, SrZrO 3 , SrTiO 3, or MgO doped with MgO. 請求項１または２記載の不揮発性記憶装置において、前記電極は、Ｎｉ、Ｗ、Ｃｕ、ＴｉＮ、ＮｉＰｔ、ＣｏまたはＦｅＣｏにより構成されることを特徴とする不揮発性記憶装置。 In the nonvolatile memory device according to claim 1 or 2, wherein the electrode is, Ni, W, Cu, TiN, NiPt, nonvolatile memory device C o or is characterized by being composed of FeCo. 請求項４記載の不揮発性記憶装置において、前記バリア層は、Ｃｕ、ＣｕＯ、ＴａＯ、ＣｒＯ、ＭｇＯまたはＡｌ２Ｏ３により構成されることを特徴とする不揮発性記憶装置。 5. The nonvolatile memory device according to claim 4, wherein the barrier layer is made of Cu, CuO, TaO, CrO, MgO, or Al 2 O 3 . 請求項１または２記載の不揮発性記憶装置において、さらに、前記メモリセルブロックの他方の端部に位置する前記アクセストランジスタと前記ビット線との間に第２の選択トランジスタが接続され、
前記第２の選択トランジスタのドレイン領域は前記ビット線と電気的に接続され、前記第２の選択トランジスタのソース領域は前記メモリセルブロックの他方の端部に位置する前記アクセストランジスタの一方のソース・ドレイン領域と共有することを特徴とする不揮発性記憶装置。 3. The nonvolatile memory device according to claim 1, further comprising a second selection transistor connected between the access transistor located at the other end of the memory cell block and the bit line,
The drain region of the second select transistor is electrically connected to the bit line, and the source region of the second select transistor is one source of the access transistor located at the other end of the memory cell block. A non-volatile memory device shared with a drain region. 半導体基板上に、第１方向に沿って延在する第１ワード線および第２ワード線と、前記第１方向に沿って延在するソース線と、前記第１方向と直交する第２方向に沿って延在するビット線と、第１アクセストランジスタおよび抵抗値の差によって記憶情報を判断する第１記憶素子から構成される第１メモリセルと、第２アクセストランジスタおよび抵抗値の差によって記憶情報を判断する第２記憶素子とから構成される第２メモリセルとを含み、
前記第１アクセストランジスタのソース領域と前記第２アクセストランジスタのソース領域とは共有され、
前記第１アクセストランジスタのゲート電極は前記第１ワード線の一部により構成され、前記第２アクセストランジスタのゲート電極は前記第２ワード線の一部により構成され、前記第１アクセストランジスタと前記第２アクセストランジスタとが共有するソース領域は前記ソース線の一部によって構成され、前記第１メモリセルのドレイン領域と前記ビット線との間に前記第１記憶素子が接続され、前記第２メモリセルのドレイン領域と前記ビット線との間に前記第２記憶素子が接続されており、
前記第１および第２アクセストランジスタを覆う層間絶縁膜と、前記第１アクセストランジスタのドレイン領域に達して前記層間絶縁膜に形成された第１接続孔と、前記第１接続孔の内部に埋め込まれた第１プラグ電極と、前記第２アクセストランジスタのドレイン領域に達して前記層間絶縁膜に形成された第２接続孔と、前記第２接続孔の内部に埋め込まれた第２プラグ電極と、前記第１プラグ電極と前記第２プラグ電極とに電気的に接続し、前記第２方向に沿って形成された第１電極と、前記第１電極に電気的に接続する第２電極と、前記第１プラグ電極と前記第２電極との間に位置する前記第１電極に前記第１方向に沿って形成された第１スリットと、前記第２プラグ電極と前記第２電極との間に位置する前記第１電極に前記第１方向に沿って形成された第２スリットと、前記第１スリットを跨いで形成された前記第１記憶素子と、前記第２スリットを跨いで形成された前記第２記憶素子とを有しており、
前記第１電極はローカル配線により構成され、前記第２電極は第１層目の配線により構成され、前記第１層目の配線にプラグ電極を介して第２層目の配線が接続され、前記第２層目の配線により前記ビット線は構成されていることを特徴とする不揮発性記憶装置。 On a semiconductor substrate, a first word line and a second word line extending along a first direction, a source line extending along the first direction, and a second direction orthogonal to the first direction A bit line extending along the first memory cell and a first memory cell configured to determine stored information based on the difference between the first access transistor and the resistance value; and storage information based on the difference between the second access transistor and the resistance value. A second memory cell configured with a second memory element for determining
A source region of the first access transistor and a source region of the second access transistor are shared;
The gate electrode of the first access transistor is constituted by a part of the first word line, the gate electrode of the second access transistor is constituted by a part of the second word line, and the first access transistor and the first A source region shared by two access transistors is constituted by a part of the source line, the first memory element is connected between the drain region of the first memory cell and the bit line, and the second memory cell The second storage element is connected between the drain region of the first bit line and the bit line ;
An interlayer insulating film covering the first and second access transistors, a first connection hole formed in the interlayer insulating film reaching the drain region of the first access transistor, and embedded in the first connection hole A first plug electrode; a second connection hole formed in the interlayer insulating film so as to reach a drain region of the second access transistor; a second plug electrode embedded in the second connection hole; A first electrode electrically connected to the first plug electrode and the second plug electrode and formed along the second direction; a second electrode electrically connected to the first electrode; A first slit formed along the first direction in the first electrode located between one plug electrode and the second electrode, and located between the second plug electrode and the second electrode; The first direction on the first electrode A second slit formed along, has said said first storage element formed across the first slit, which is formed across the second slit and the second storage element,
The first electrode is constituted by a local wiring, the second electrode is constituted by a first layer wiring, and a second layer wiring is connected to the first layer wiring through a plug electrode, The non-volatile memory device, wherein the bit line is constituted by a second layer wiring . 請求項９記載の不揮発性記憶装置において、前記第１および第２スリットの幅は１００ｎｍ以下であることを特徴とする不揮発性記憶装置。 10. The nonvolatile memory device according to claim 9 , wherein the first and second slits have a width of 100 nm or less. 請求項９記載の不揮発性記憶装置において、前記第１記憶素子と前記第１電極との間および前記第２記憶素子と前記第１電極との間にバリア層が形成されていることを特徴とする不揮発性記憶装置。 10. The nonvolatile memory device according to claim 9 , wherein a barrier layer is formed between the first memory element and the first electrode and between the second memory element and the first electrode. Non-volatile storage device. 請求項９記載の不揮発性記憶装置において、前記第１および第２記憶素子は、ＮｉＯ、ＣｕＯ２、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＧｅＳｂＴｅ、ＳｂＳｅ、ＧｅＴｅ、Ｎが添加されたＧｅＳｂＴｅ、ＩｎがドープされたＧｅＳｂＴｅ、ＳｒＺｒＯ３、ＳｒＴｉＯ３またはＭｇＯにより構成されることを特徴とする不揮発性記憶装置。 The nonvolatile memory device according to claim 9 , wherein the first and second memory elements are added with NiO, CuO 2 , TiO 2 , HfO 2 , ZrO 2 , Al 2 O 3 , GeSbTe, SbSe, GeTe, and N. A non-volatile memory device comprising GeSbTe, InS doped GeSbTe, SrZrO 3 , SrTiO 3 or MgO. 請求項９記載の不揮発性記憶装置において、前記第１電極は、Ｎｉ、Ｗ、Ｃｕ、ＴｉＮ、ＮｉＰｔ、ＣｏまたはＦｅＣｏにより構成されることを特徴とする不揮発性記憶装置。 In the nonvolatile memory device according to claim 9, wherein the first electrode is, Ni, W, Cu, TiN, NiPt, nonvolatile memory device C o or is characterized by being composed of FeCo. 請求項１１記載の不揮発性記憶装置において、前記バリア層は、Ｃｕ、ＣｕＯ、ＴａＯ、ＣｒＯ、ＭｇＯまたはＡｌ２Ｏ３により構成されることを特徴とする不揮発性記憶装置。 12. The nonvolatile memory device according to claim 11 , wherein the barrier layer is made of Cu, CuO, TaO, CrO, MgO, or Al 2 O 3 . 以下の製造工程を含むことを特徴とする不揮発性記憶装置の製造方法：
（ａ）半導体基板の主面上にゲート絶縁膜、ゲート電極および一対のソース・ドレイン領域からなるアクセストランジスタを形成する工程、
（ｂ）前記アクセストランジスタを覆う層間絶縁膜を形成し、前記一対のソース・ドレイン領域にそれぞれ達する２つの接続孔を前記層間絶縁膜に形成する工程、
（ｃ）２つの前記接続孔の内部にそれぞれ導体膜を埋め込み、２つのプラグ電極を形成する工程、
（ｄ）前記半導体基板の主面上に導体膜を堆積し、前記導体膜を加工して、２つの前記プラグ電極に接続し、第１方向に沿ってスリットが形成された電極を形成する工程、
（ｅ）前記半導体基板の主面上にバリア層および記憶素子用材料を順次堆積し、前記記憶素子用材料および前記バリア層を順次加工して、前記スリットを跨ぐ記憶素子を形成する工程。 A non-volatile memory device manufacturing method comprising the following manufacturing steps:
(A) forming an access transistor comprising a gate insulating film, a gate electrode, and a pair of source / drain regions on the main surface of the semiconductor substrate;
(B) forming an interlayer insulating film covering the access transistor, and forming two connection holes reaching the pair of source / drain regions in the interlayer insulating film,
(C) a step of embedding a conductor film in each of the two connection holes to form two plug electrodes;
(D) A step of depositing a conductor film on the main surface of the semiconductor substrate, processing the conductor film, connecting to the two plug electrodes, and forming an electrode in which a slit is formed along the first direction. ,
(E) A step of sequentially depositing a barrier layer and a memory element material on the main surface of the semiconductor substrate, and sequentially processing the memory element material and the barrier layer to form a memory element straddling the slit. 以下の製造工程を含むことを特徴とする不揮発性記憶装置の製造方法：
（ａ）半導体基板の主面上にゲート絶縁膜、ゲート電極および一対のソース・ドレイン領域からなるアクセストランジスタを形成する工程、
（ｂ）前記アクセストランジスタを覆う層間絶縁膜を形成し、前記一対のソース・ドレイン領域にそれぞれ達する２つの接続孔を前記層間絶縁膜に形成する工程、
（ｃ）２つの前記接続孔の内部にそれぞれ導体膜を埋め込み、２つのプラグ電極を形成する工程、
（ｄ）前記半導体基板の主面上に導体膜を堆積し、前記導体膜を加工して、２つの前記プラグ電極に接続し、第１方向に沿ってスリットが形成された第１層目の配線を形成する工程、
（ｅ）前記第１層目の配線の表面を酸化処理した後、前記半導体基板の主面上に記憶素子用材料を順次堆積し、前記記憶素子用材料を加工して、前記スリットを跨ぐ記憶素子を形成する工程。 A non-volatile memory device manufacturing method comprising the following manufacturing steps:
(A) forming an access transistor comprising a gate insulating film, a gate electrode, and a pair of source / drain regions on the main surface of the semiconductor substrate;
(B) forming an interlayer insulating film covering the access transistor, and forming two connection holes reaching the pair of source / drain regions in the interlayer insulating film,
(C) a step of embedding a conductor film in each of the two connection holes to form two plug electrodes;
(D) depositing a conductor film on the main surface of the semiconductor substrate, processing the conductor film, connecting to the two plug electrodes, and a first layer having slits formed in the first direction; Forming a wiring;
(E) After oxidizing the surface of the first layer wiring, the memory element material is sequentially deposited on the main surface of the semiconductor substrate, the memory element material is processed, and the memory straddling the slit is stored. Forming the element; 請求項１５または１６記載の不揮発性記憶装置の製造方法において、前記スリットの幅は１００ｎｍ以下であることを特徴とする不揮発性記憶装置の製造方法。 17. The method for manufacturing a nonvolatile memory device according to claim 15 , wherein the slit has a width of 100 nm or less. 請求項１５または１６記載の不揮発性記憶装置の製造方法において、前記記憶素子は、ＮｉＯ、ＣｕＯ２、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＧｅＳｂＴｅ、ＳｂＳｅ、ＧｅＴｅ、Ｎが添加されたＧｅＳｂＴｅ、ＩｎがドープされたＧｅＳｂＴｅ、ＳｒＺｒＯ３、ＳｒＴｉＯ３またはＭｇＯにより構成されることを特徴とする不揮発性記憶装置の製造方法。 17. The method of manufacturing a nonvolatile memory device according to claim 15 , wherein the storage element is added with NiO, CuO 2 , TiO 2 , HfO 2 , ZrO 2 , Al 2 O 3 , GeSbTe, SbSe, GeTe, and N. A method of manufacturing a nonvolatile memory device, comprising GeSbTe, GeSbTe doped with InS, SrZrO 3 , SrTiO 3, or MgO. 請求項１５記載の不揮発性記憶装置の製造方法において、前記バリア層は、Ｃｕ、ＣｕＯ、ＴａＯ、ＣｒＯ、ＭｇＯまたはＡｌ２Ｏ３により構成されることを特徴とする不揮発性記憶装置の製造方法。 16. The method for manufacturing a nonvolatile memory device according to claim 15 , wherein the barrier layer is made of Cu, CuO, TaO, CrO, MgO, or Al 2 O 3 . 請求項１５記載の不揮発性記憶装置の製造方法において、前記電極はローカル配線または第１層目の配線により構成されることを特徴とする不揮発性記憶装置の製造方法。 16. The method of manufacturing a nonvolatile memory device according to claim 15 , wherein the electrode is configured by a local wiring or a first layer wiring. 請求項２０記載の不揮発性記憶装置の製造方法において、前記ローカル配線は、Ｎｉ、Ｗ、Ｃｕ、ＴｉＮ、ＮｉＰｔ、ＣｏまたはＦｅＣｏにより構成されることを特徴とする不揮発性記憶装置の製造方法。 The method of manufacturing a nonvolatile memory device according to claim 20, wherein preparation of said local interconnect, Ni, W, Cu, TiN, NiPt, nonvolatile memory device C o or is characterized by being composed of FeCo Method. 請求項１６または２０記載の不揮発性記憶装置の製造方法において、前記第１層目の配線は、Ｃｕにより構成されることを特徴とする不揮発性記憶装置の製造方法。 21. The method of manufacturing a nonvolatile memory device according to claim 16 , wherein the first layer wiring is made of Cu.
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