JP5369234B2

JP5369234B2 - Power converter

Info

Publication number: JP5369234B2
Application number: JP2012517224A
Authority: JP
Inventors: 守坂本; 明史小杉
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2010-05-28
Filing date: 2011-05-17
Publication date: 2013-12-18
Anticipated expiration: 2031-05-17
Also published as: WO2011148828A1; JPWO2011148828A1

Abstract

The maximum power point in the output of a natural-energy power generator can be tracked with an inexpensive configuration. A power conversion device has: a D/D converter circuit for DC/DC converting the output voltage from a DC power supply having the maximum power point; a voltage detection circuit for outputting an output signal having a voltage corresponding to the output voltage of the D/D converter circuit; a constant voltage control circuit for controlling the D/D converter circuit according to the difference between the voltage of the output signal from the voltage detection circuit and a reference voltage; and an adjustment circuit for, when the voltage of the output signal from the voltage detection circuit decreases regardless of the control by the constant voltage control circuit, carrying out the operation of forcibly narrowing the voltage difference between the voltage of the output signal from the voltage detection circuit and the reference voltage during a time interval set by a timer.

Description

本発明は、最大電力点を有する直流電源に対する電力変換装置に関する。 The present invention relates to a power conversion device for a DC power supply having a maximum power point.

図１（ａ）に一般的な太陽電池の出力電流−出力電圧特性、図１（ｂ）に出力電流−出力電力特性を示す。図１（ａ）に示すように、太陽電池の出力電圧は、出力電流が増加すると徐々に減少するが、出力電流が所定の値を超えると急激に減少するような特性を有している。このような特性から、図１（ｂ）に示すように、出力電力Ｐ（＝出力電圧Ｖ×出力電流Ｉ）は、出力電流が所定の値になるまでは増加するが、所定の値を超えると急激に減少する。電圧を基準に考えた場合にも、所定の電圧値を超えると急激に出力電力Ｐが減少することになる。 FIG. 1A shows an output current-output voltage characteristic of a general solar cell, and FIG. 1B shows an output current-output power characteristic. As shown in FIG. 1A, the output voltage of the solar cell has a characteristic that gradually decreases as the output current increases, but rapidly decreases when the output current exceeds a predetermined value. From such characteristics, as shown in FIG. 1B, the output power P (= output voltage V × output current I) increases until the output current reaches a predetermined value, but exceeds the predetermined value. And decreases rapidly. Even when the voltage is considered as a reference, the output power P rapidly decreases when a predetermined voltage value is exceeded.

このような特性を有する太陽電池などの直流電源から出力される電力を効率的に利用するためには、電力極大値である最大電力点において蓄電池などの負荷に電力を伝えることが必要となる。すなわち、最大電力点追跡（Maximum Power Point Tracking）制御が必要となり、そのための技術が幾つか存在している。 In order to efficiently use power output from a DC power source such as a solar battery having such characteristics, it is necessary to transmit power to a load such as a storage battery at the maximum power point at which the power is maximum. That is, maximum power point tracking control is required, and there are several techniques for this purpose.

例えば特開昭６３−５７８０７号公報には、太陽電池の出力電圧と出力電流を検出し、出力電圧の微分値を利用した最大点追尾方法が開示されている。この技術は、最大電力点での微分値がゼロであることを利用する方法で、現動作点での制御信号に微少変位を与えたときの電圧及び電流を検出し、アナログデジタル（Ａ／Ｄ）変換した後、演算により電力の微分値を求め、この電力の微分値がゼロになるように制御する。この技術には、Ａ／Ｄ変換や演算のためにマイコンやＤＳＰ(Digital Signal Processor）が必要となるため、高価となる。 For example, Japanese Patent Application Laid-Open No. 63-57807 discloses a maximum point tracking method that detects the output voltage and output current of a solar cell and uses the differential value of the output voltage. This technique utilizes the fact that the differential value at the maximum power point is zero, detects the voltage and current when a slight displacement is applied to the control signal at the current operating point, and analog / digital (A / D) ) After conversion, a differential value of power is obtained by calculation, and control is performed so that this differential value of power becomes zero. This technology is expensive because it requires a microcomputer and a DSP (Digital Signal Processor) for A / D conversion and computation.

また、特開昭６２−８５３１２号公報には、いわゆる山登り法での最大電力点追尾方法が開示されている。この方法は、２点の電圧及び電流値を測定し、各点での電力を算出した後、電力値を比較し、電力値が大きい方に制御点を移動して行き、制御点移動方向が交互に上昇下降する点で安定させる制御方法である。この制御方法では、制御点の移動量分、最大電力点を挟んで、変動をし続けることになり、移動量を大きく出来ない。また、移動量を小さくしすぎると、最大電力点付近まで制御点を移動するのに時間がかかり、太陽電池の出力電力特性の変化に追従できなくなってしまう。 Japanese Patent Laid-Open No. 62-85312 discloses a maximum power point tracking method using a so-called hill-climbing method. In this method, the voltage and current values at two points are measured, the power at each point is calculated, the power values are compared, the control point is moved to the higher power value, and the control point moving direction is It is a control method that stabilizes at the point of alternately rising and falling. In this control method, the amount of movement cannot be increased because the amount of movement of the control point continues to fluctuate across the maximum power point. If the movement amount is too small, it takes time to move the control point to the vicinity of the maximum power point, and it becomes impossible to follow the change in the output power characteristics of the solar cell.

さらに、特開平７−０７２９４１号公報では、３点以上の電圧電流点を検出しそれぞれの電力を算出した後近似式にて最大電力点を推測し、この推測点で制御する方法が開示されている。この方法は、太陽電池の特性変化に従って、３点以上の電圧電流値から各々の電力を算出し、近似式で暫定最大電力点を見つけ出す手法である。しかし、この方法によれば、少なくとも１点の電圧電流点が最大電力点を越えたところの点であり、且つ少なくとも１点の電圧電流点が最大電力点を越えていないところの点である必要がある。従って、このような電圧電流点に制御点を移動させる必要があり、そのための制御回路が複雑且つ高価になる。 Furthermore, Japanese Patent Laid-Open No. 7-072941 discloses a method in which three or more voltage / current points are detected, the respective powers are calculated, the maximum power point is estimated by an approximate expression, and control is performed at this estimated point. Yes. This method is a method of calculating each power from three or more voltage / current values according to a change in characteristics of the solar cell and finding a provisional maximum power point by an approximate expression. However, according to this method, it is necessary that at least one voltage current point exceeds the maximum power point, and at least one voltage current point does not exceed the maximum power point. There is. Therefore, it is necessary to move the control point to such a voltage / current point, and the control circuit for that purpose becomes complicated and expensive.

また、特開平７−１２９２６４号公報には、太陽電池の出力電圧と電力変換部の出力電流の変動傾向から動作点位置を検出して最大電力点を追尾する方法が開示されている。この方法では、太陽電池の出力電圧と電力変換部の出力電流の変動傾向から、電力変換部を制御する指令値に対し、ΔＶだけ増減させるため、電力変換部の出力変化量は、デジタル的な変動をすることになる。このことは、太陽電池の、日射量変化等による特性変化に対し、ΔＶが大きければ、電力変換部の出力変化量が大きくなるためばたつきが発生し、ΔＶが小さければ、安定するのに時間がかかることになり、固定のΔＶでは、素早く且つ安定に制御できないという問題がある。また、変動傾向から太陽電池の動作位置を検出した後、指令値を変化させるため、遅延が大きくなり応答性が悪い。 Japanese Laid-Open Patent Publication No. 7-129264 discloses a method of tracking the maximum power point by detecting the operating point position from the fluctuation tendency of the output voltage of the solar cell and the output current of the power converter. In this method, because the output voltage of the solar cell and the output current of the power conversion unit tend to fluctuate by ΔV with respect to the command value for controlling the power conversion unit, the output change amount of the power conversion unit is digital. Will fluctuate. This is because, with respect to the characteristic change of the solar cell due to changes in the amount of solar radiation, etc., if ΔV is large, the output change amount of the power conversion unit will be large, so flapping will occur. If ΔV is small, it will take time to stabilize Therefore, there is a problem that the fixed ΔV cannot be controlled quickly and stably. Further, since the command value is changed after detecting the operating position of the solar cell from the fluctuation tendency, the delay becomes large and the responsiveness is poor.

特開昭６３−５７８０７号公報JP-A 63-57807 特開昭６２−８５３１２号公報JP-A-62-85312 特開平７−０７２９４１号公報Japanese Patent Application Laid-Open No. 7-072941 特開平７−１２９２６４号公報JP 7-129264 A

上で述べたように、従来技術には、気象状況等に応じて出力電力が変動する太陽電池や風力発電機などの直流電源の出力における最大電力点を高速に追跡する安価な電力変換装置は開示されていない。 As mentioned above, in the conventional technology, an inexpensive power conversion device that quickly tracks the maximum power point in the output of a DC power source such as a solar cell or a wind power generator whose output power fluctuates according to weather conditions or the like is provided. Not disclosed.

従って、本発明の目的は、気象状況等に出力電力が応じて変動する太陽電池や風力発電機などの直流電源の出力における最大電力点を追跡できる安価な電力変換装置を提供することである。 Accordingly, an object of the present invention is to provide an inexpensive power conversion device that can track the maximum power point in the output of a DC power source such as a solar battery or a wind power generator whose output power fluctuates according to weather conditions or the like.

また、本発明の他の目的は、気象状況等に応じて出力電力が変動する太陽電池や風力発電機などの直流電源の出力における最大電力点を高速に追跡できる電力変換装置を提供することである。 Another object of the present invention is to provide a power converter that can quickly track the maximum power point in the output of a DC power source such as a solar battery or a wind power generator whose output power varies depending on weather conditions or the like. is there.

本発明の一側面に係る電力変換装置は、（Ａ）最大電力点を有する直流電源からの出力電圧をＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路と、（Ｂ）Ｄ／Ｄコンバータ回路の出力電圧に応じた電圧の出力信号を出力する電圧検出回路と、（Ｃ）電圧検出回路の出力信号の電圧と基準となる目標電圧との差に応じて、Ｄ／Ｄコンバータ回路を制御する定電圧制御回路と、（Ｄ）定電圧制御回路による制御にも拘わらず電圧検出回路の出力信号の電圧が低下すると、電圧検出回路の出力信号の電圧と目標電圧との電位差を強制的に狭める動作をタイマー設定時間の間実施する調整回路とを有する。 A power conversion device according to one aspect of the present invention includes (A) a D / D converter circuit that performs DC / DC conversion on an output voltage from a DC power supply having a maximum power point, and (B) an output voltage of the D / D converter circuit. And (C) constant voltage control for controlling the D / D converter circuit in accordance with the difference between the voltage of the output signal of the voltage detection circuit and the reference target voltage. When the voltage of the output signal of the voltage detection circuit drops despite the control of the circuit and (D) constant voltage control circuit, the timer forcibly narrows the potential difference between the voltage of the output signal of the voltage detection circuit and the target voltage. And an adjustment circuit that is implemented for a set time.

最大電力点を有する直流電源の場合、定電圧制御回路が直流電源の電力供給能力を超えて電力を引き出そうとしてＤ／Ｄコンバータ回路を駆動すると、定電圧制御回路による制御にも拘わらずＤ／Ｄコンバータ回路の出力電圧が低下して、電圧検出回路の出力信号の電圧も低下する。このように電圧検出回路の出力信号の電圧が低下すると、上で述べたように調整回路が動作するので、定電圧制御回路は、自らの制御の効果が現れたと判断して、Ｄ／Ｄコンバータ回路の駆動を、電圧検出回路の出力信号の電圧低下前の状態程度に戻す。すなわち、Ｄ／Ｄコンバータ回路の目標出力電圧が引き下げられたような現象が生じて、直流電源から引き出す電力も直流電源の電力供給能力よりも減少するので、Ｄ／Ｄコンバータ回路の出力電圧は上昇することになる。このような動作が繰り返されて、最大電力点の追跡が行われる。また、このような回路は、安価な回路素子のみで構成することができる。なお、タイマー設定時間を適切に設定すれば、上記電位差を強制的に狭める幅も適切に設定され、最大電力点の高速な追跡が可能となる。 In the case of a DC power supply having a maximum power point, when the constant voltage control circuit drives the D / D converter circuit to draw power beyond the power supply capability of the DC power supply, the D / D is controlled regardless of the control by the constant voltage control circuit. The output voltage of the D converter circuit decreases, and the voltage of the output signal of the voltage detection circuit also decreases. When the voltage of the output signal of the voltage detection circuit decreases in this way, the adjustment circuit operates as described above. Therefore, the constant voltage control circuit determines that the effect of its own control has appeared, and the D / D converter The drive of the circuit is returned to the level before the voltage drop of the output signal of the voltage detection circuit. That is, a phenomenon occurs in which the target output voltage of the D / D converter circuit is lowered, and the power drawn from the DC power supply is also reduced from the power supply capability of the DC power supply, so that the output voltage of the D / D converter circuit increases. Will do. Such an operation is repeated to track the maximum power point. In addition, such a circuit can be configured only with inexpensive circuit elements. If the timer setting time is set appropriately, the width for forcibly narrowing the potential difference is also set appropriately, and the maximum power point can be tracked at high speed.

また、上で述べた調整回路が、Ｄ／Ｄコンバータ回路に含まれるスイッチのスイッチングを制御する信号のデューティー比が検出レベルに達した状態を検出するデューティー比最大検出回路と、デューティー比最大検出回路からの検出信号に応じて、タイマー設定時間の間電圧検出回路の出力信号の電圧を上昇させる動作又は目標電圧を低下させる動作を行う電圧調整回路とを有するようにしてもよい。 Further, the adjustment circuit described above includes a duty ratio maximum detection circuit for detecting a state in which a duty ratio of a signal for controlling switching of a switch included in the D / D converter circuit has reached a detection level, and a maximum duty ratio detection circuit And a voltage adjustment circuit that performs an operation of increasing the voltage of the output signal of the voltage detection circuit or an operation of decreasing the target voltage in accordance with the detection signal from the timer.

このようにデューティー比最大検出回路を導入することによって、直流電源から過剰に電力を引き出している状況を簡単に特定できるようになる。 By introducing the maximum duty ratio detection circuit in this way, it becomes possible to easily identify the situation in which excessive power is drawn from the DC power supply.

さらに、上で述べた電圧調整回路が、デューティー比最大検出回路からの検出信号に応じて、タイマー設定時間の間、放電回路からの放電に切り換える回路を有するようにしてもよい。放電回路の時定数によって滑らかに調整が行われる。 Further, the voltage adjustment circuit described above may include a circuit that switches to discharge from the discharge circuit for a timer set time in accordance with a detection signal from the maximum duty ratio detection circuit. Adjustment is smoothly performed according to the time constant of the discharge circuit.

また、上で述べた電圧調整回路が、電圧検出回路の出力信号の極性を反転させる第１の反転回路と、第１の反転回路の出力信号の電圧を、デューティー比最大検出回路からの検出信号に応じて、タイマー設定時間の間引き下げる反転信号調整回路と、反転信号調整回路によって電圧が引き下げられた第１の反転回路の出力信号の極性を反転させる第２の反転回路とを有するようにしてもよい。このようにすれば、電圧検出回路の出力信号の電圧を適切に調整することができるようになる。 In addition, the voltage adjustment circuit described above uses the first inversion circuit that inverts the polarity of the output signal of the voltage detection circuit and the voltage of the output signal of the first inversion circuit as the detection signal from the maximum duty ratio detection circuit. And a second inverting circuit for inverting the polarity of the output signal of the first inverting circuit whose voltage is lowered by the inverting signal adjusting circuit. Also good. In this way, the voltage of the output signal of the voltage detection circuit can be adjusted appropriately.

さらに、本電力変換装置は、電圧検出回路の出力信号の電圧の増加に応じて検出レベルを上昇させ、電圧検出回路の出力信号の電圧の減少に応じて検出レベルを下降させる検出レベル補正回路をさらに有するようにしてもよい。このようにすれば、直流電源の出力が変動する際にも、適切に最大電力点追跡が可能となる。 Further, the power converter includes a detection level correction circuit that increases the detection level according to an increase in the voltage of the output signal of the voltage detection circuit and decreases the detection level according to a decrease in the voltage of the output signal of the voltage detection circuit. You may make it have further. This makes it possible to appropriately track the maximum power point even when the output of the DC power supply fluctuates.

また、本電力変換装置は、電圧検出回路の出力信号の電圧の増加に応じてタイマー設定時間が短くなるように、さらに、電圧検出回路の出力信号の電圧の減少に応じてタイマー設定時間が長くなるように、タイマー設定時間を変化させるタイマー設定時間補正回路をさらに有するようにしてもよい。このようにすれば、直流電源の出力が変動する際にも、適切に最大電力点追跡が可能となる。 In addition, the power conversion device further shortens the timer setting time as the voltage of the output signal of the voltage detection circuit increases, and further increases the timer setting time as the voltage of the output signal of the voltage detection circuit decreases. As described above, a timer setting time correction circuit for changing the timer setting time may be further included. This makes it possible to appropriately track the maximum power point even when the output of the DC power supply fluctuates.

また、本電力変換装置は、直流電源からの出力電圧に応じた電圧の出力信号を出力する第２電圧検出回路と、第２電圧検出回路からの出力信号の電圧の増加に応じて検出レベルを上昇させ、第２電圧検出回路からの出力信号の電圧の減少に応じて検出レベルを下降させる第２検出レベル補正回路とをさらに有するようにしてもよい。このようにすれば、直流電源の出力が変動する際にも、正確に最大電力点追跡が可能となる。 In addition, the power converter includes a second voltage detection circuit that outputs an output signal having a voltage corresponding to the output voltage from the DC power supply, and a detection level that is set according to an increase in the voltage of the output signal from the second voltage detection circuit. A second detection level correction circuit that raises and lowers the detection level in response to a decrease in the voltage of the output signal from the second voltage detection circuit may be provided. This makes it possible to accurately track the maximum power point even when the output of the DC power supply fluctuates.

さらに、上で述べたような電力変換装置を複数備え、当該複数の電力変換装置に含まれる一つの電力変換装置と複数の直流電源に含まれる一つの直流電源とが、１対１で接続されており、複数の電力変換装置の出力が接続されている電力システムを採用するようにしても良い。このような電力システムであれば、各直流電源の状況に応じて電力変換制御が行われるようになるので、簡単な構成でシステム全体として効率的に制御が行えるようになる。なお、複数の電力変換装置のそれぞれの出力電流が加算されて、蓄電池や負荷などに供給される。 Further, a plurality of power conversion devices as described above are provided, and one power conversion device included in the plurality of power conversion devices and one DC power source included in the plurality of DC power sources are connected in a one-to-one relationship. A power system in which outputs of a plurality of power conversion devices are connected may be employed. With such a power system, power conversion control is performed according to the status of each DC power supply, and therefore, the entire system can be efficiently controlled with a simple configuration. In addition, each output current of a some power converter device is added, and it supplies to a storage battery, load, etc.

さらに、上で述べたような電力変換装置を複数備え、当該複数の電力変換装置に含まれる一つの電力変換装置と複数の直流電源に含まれる一つの直流電源とが、１対１で接続されており、電力変換装置の正極側出力を上位の電力変換装置の負極側出力に接続し、電力変換装置の負極側出力を下位の電力変換装置の正極側出力に接続し、最上位の電力変換装置の正極側出力を負荷側に接続し、最下位の電力変換装置の負極側出力を接地するような電力システムを採用してもよい。このような電力システムであれば、各直流電源の状況に応じて電力変換制御が行われるようになるので、簡単な構成でシステム全体として効率的に制御が行えるようになる。なお、複数の電力変換装置のそれぞれの出力電圧は加算されて、蓄電池や負荷などに供給される。 Further, a plurality of power conversion devices as described above are provided, and one power conversion device included in the plurality of power conversion devices and one DC power source included in the plurality of DC power sources are connected in a one-to-one relationship. Connect the positive output of the power converter to the negative output of the upper power converter, connect the negative output of the power converter to the positive output of the lower power converter, and You may employ | adopt the electric power system which connects the positive electrode side output of an apparatus to the load side, and earth | grounds the negative electrode side output of the lowest power converter. With such a power system, power conversion control is performed according to the status of each DC power supply, and therefore, the entire system can be efficiently controlled with a simple configuration. In addition, each output voltage of a some power converter device is added, and it supplies to a storage battery, load, etc.

以下、上で述べた本発明の一側面をさらに具体的に説明するが、本発明は以下の説明に限定されるものではない。 Hereinafter, one aspect of the present invention described above will be described more specifically, but the present invention is not limited to the following description.

図1(a)及び(b)は、太陽電池の特性を表す模式図である。FIGS. 1 (a) and 1 (b) are schematic diagrams showing characteristics of solar cells. 図2は、第１の実施の形態に係るシステムの機能ブロック図である。FIG. 2 is a functional block diagram of the system according to the first embodiment. 図3は、第２の実施の形態に係るシステムの機能ブロック図である。FIG. 3 is a functional block diagram of a system according to the second embodiment. 図4は、目標電圧調整回路の機能ブロック図である。FIG. 4 is a functional block diagram of the target voltage adjustment circuit. 図5(a)及び(b)は、太陽電池の特性を表す模式図である。5 (a) and 5 (b) are schematic diagrams showing the characteristics of the solar cell. 図6(a)乃至(e)は、第２の実施の形態に係るシステムの動作を説明するための波形図である。6A to 6E are waveform diagrams for explaining the operation of the system according to the second embodiment. 図7は、第２の実施の形態の実施例に係る回路例を示す図である。FIG. 7 is a diagram illustrating a circuit example according to an example of the second embodiment. 図8は、第２の実施の形態の実施例に係る回路例を示す図である。FIG. 8 is a diagram illustrating a circuit example according to an example of the second embodiment. 図9(a)乃至(h)は、第２の実施の形態の実施例の動作を説明するための波形図である。FIGS. 9A to 9H are waveform diagrams for explaining the operation of the example of the second embodiment. 図10(a)乃至(k)は、第２の実施の形態の実施例の動作を説明するための波形図である。FIGS. 10A to 10K are waveform diagrams for explaining the operation of the example of the second embodiment. 図11は、第３の実施の形態に係るシステムの機能ブロック図である。FIG. 11 is a functional block diagram of a system according to the third embodiment. 図12は、第３の実施の形態における補正指示回路の機能ブロック図である。FIG. 12 is a functional block diagram of the correction instruction circuit according to the third embodiment. 図13(a)乃至(e)は、第３の実施の形態の実施例に係る回路の動作を表す波形図である。FIGS. 13A to 13E are waveform diagrams showing the operation of the circuit according to the example of the third embodiment. 図14は、第３の実施の形態に係る回路例を示す図である。FIG. 14 is a diagram illustrating a circuit example according to the third embodiment. 図15は、第３の実施の形態に係る回路例を示す図である。FIG. 15 is a diagram illustrating a circuit example according to the third embodiment. 図16(a)乃至(h)は、第３の実施の形態に係る回路例の動作を説明するための波形図である。FIGS. 16A to 16H are waveform diagrams for explaining the operation of the circuit example according to the third embodiment. 図17(a)乃至(k)は、第３の実施の形態に係る回路例の動作を説明するための波形図である。FIGS. 17A to 17K are waveform diagrams for explaining the operation of the circuit example according to the third embodiment. 図18は、第４の実施の形態に係るシステムの機能ブロック図である。FIG. 18 is a functional block diagram of a system according to the fourth embodiment. 図19(a)及び(b)は、日照量によって太陽電池のＩ−Ｖ特性及びＩ−Ｐ特性が変化することを説明するための図である。FIGS. 19A and 19B are diagrams for explaining that the IV characteristics and the IP characteristics of the solar cell change depending on the amount of sunlight. 図20は、最大電力とデューティー比との関係を表す図である。FIG. 20 is a diagram illustrating the relationship between the maximum power and the duty ratio. 図21は、デューティー比と出力電圧Ｖpvと出力電流Ｉpvとの関係を説明するための図である。FIG. 21 is a diagram for explaining the relationship among the duty ratio, the output voltage Vpv, and the output current Ipv. 図22(a)及び(b)は、デューティー比と出力電圧Ｖpvと出力電流Ｉpvとの関係を説明するための図である。22A and 22B are diagrams for explaining the relationship among the duty ratio, the output voltage Vpv, and the output current Ipv. 図23は、出力電圧検出回路の出力電圧Ｖo_fbとデューティー比の検出レベルに相当する電圧Ｖ_Dutyとの関係を表す図である。FIG. 23 is a diagram illustrating the relationship between the output voltage Vo_fb of the output voltage detection circuit and the voltage V_Duty corresponding to the detection level of the duty ratio. 図24は、ＤｕｔｙＭａｘ検出レベル補正回路の機能ブロック図である。FIG. 24 is a functional block diagram of the DutyMax detection level correction circuit. 図25は、出力電圧検出回路の出力電圧Ｖo_fbとタイマー設定時間に対応する電圧Ｖ_timeとの関係を表す図である。FIG. 25 is a diagram illustrating the relationship between the output voltage Vo_fb of the output voltage detection circuit and the voltage V_time corresponding to the timer setting time. 図26は、目標電圧変更量補正回路の機能ブロック図である。FIG. 26 is a functional block diagram of the target voltage change amount correction circuit. 図27(a)及び(b)は、日照量が減少する場合の動作を説明するための図である。FIGS. 27 (a) and 27 (b) are diagrams for explaining the operation when the amount of sunshine decreases. 図28(a)及び(b)は、日照量が増加する場合の動作を説明するための図である。28 (a) and 28 (b) are diagrams for explaining the operation when the amount of sunshine increases. 図29は、第４の実施の形態に係る回路例を示す図である。FIG. 29 is a diagram illustrating a circuit example according to the fourth embodiment. 図30は、第４の実施の形態に係る回路例を示す図である。FIG. 30 is a diagram illustrating a circuit example according to the fourth embodiment. 図31は、第４の実施の形態に係る回路例を示す図である。FIG. 31 is a diagram illustrating a circuit example according to the fourth embodiment. 図32は、第４の実施の形態に係る回路例を示す図である。FIG. 32 is a diagram illustrating a circuit example according to the fourth embodiment. 図33(a)乃至(e)は、ＤｕｔｙＭａｘ検出レベル補正回路等の動作を説明するための図である。FIGS. 33A to 33E are diagrams for explaining the operation of the DutyMax detection level correction circuit and the like. 図34(a)乃至(c)は、ＤｕｔｙＭａｘ検出レベル補正回路等の動作を説明するための図である。FIGS. 34A to 34C are diagrams for explaining the operation of the DutyMax detection level correction circuit and the like. 図35(a)乃至(e)は、目標電圧変更量補正回路の動作を説明するための図である。FIGS. 35A to 35E are diagrams for explaining the operation of the target voltage change amount correction circuit. 図36(a)乃至(c)は、目標電圧変更量補正回路の動作を説明するための図である。36A to 36C are diagrams for explaining the operation of the target voltage change amount correction circuit. 図37は、第４の実施の形態の変形に係るシステムの機能ブロック図である。FIG. 37 is a functional block diagram of a system according to a modification of the fourth embodiment. 図38は、ＶpvとＶ_Dutyの関係を表す図である。FIG. 38 is a diagram illustrating the relationship between Vpv and V_Duty. 図39は、Ｖpv_fbとＶ_Dutyの設定例を示す図である。FIG. 39 is a diagram illustrating a setting example of Vpv_fb and V_Duty. 図40は、第４の実施の形態の変形に係るシステムにおけるＤｕｔｙＭａｘ検出レベル補正回路の機能ブロック図である。FIG. 40 is a functional block diagram of the DutyMax detection level correction circuit in the system according to the modification of the fourth embodiment. 図41は、第４の実施の形態の変形に係る回路例を示す図である。FIG. 41 is a diagram illustrating a circuit example according to a modification of the fourth embodiment. 図42は、第４の実施の形態の変形におけるＤｕｔｙＭａｘ検出レベル補正回路の回路例を示す図である。FIG. 42 is a diagram illustrating a circuit example of a DutyMax detection level correction circuit according to a modification of the fourth embodiment. 図43(a)及び(c)は、第４の実施の形態の変形におけるＤｕｔｙＭａｘ検出レベル補正回路の動作を説明するための波形図である。FIGS. 43A and 43C are waveform diagrams for explaining the operation of the DutyMax detection level correction circuit in the modification of the fourth embodiment. 図44は、第５の実施の形態に係るシステムの機能ブロック図である。FIG. 44 is a functional block diagram of a system according to the fifth embodiment. 図45は、第５の実施の形態に係るシステムにおけるＤｕｔｙＭａｘ検出レベル補正回路の機能ブロック図である。FIG. 45 is a functional block diagram of the DutyMax detection level correction circuit in the system according to the fifth embodiment. 図46は、第５の実施の形態に係るシステムにおける補正指示量補正回路及び補正指示回路の機能ブロック図である。FIG. 46 is a functional block diagram of the correction instruction amount correction circuit and the correction instruction circuit in the system according to the fifth embodiment. 図47は、第５の実施の形態に係る回路例を示す図である。FIG. 47 is a diagram illustrating a circuit example according to the fifth embodiment. 図48は、第５の実施の形態の変形に係るシステムの機能ブロック図である。FIG. 48 is a functional block diagram of a system according to a modification of the fifth embodiment. 図49は、第６の実施の形態に係るシステムの機能ブロック図である。FIG. 49 is a functional block diagram of a system according to the sixth embodiment. 図50は、第６の実施の形態に係るシステムにおける第２目標電圧変更量補正回路の機能ブロック図である。FIG. 50 is a functional block diagram of the second target voltage change amount correction circuit in the system according to the sixth embodiment. 図51は、第６の実施の形態に係るシステムにおける第２目標電圧変更量補正回路の第１の例を示す図である。FIG. 51 is a diagram illustrating a first example of the second target voltage change amount correction circuit in the system according to the sixth embodiment. 図52は、出力電圧検出回路の出力電圧Ｖo_fbとタイマー設定時間に対応する電圧Ｖ_timeとの関係を表す図である。FIG. 52 is a diagram illustrating the relationship between the output voltage Vo_fb of the output voltage detection circuit and the voltage V_time corresponding to the timer setting time. 図53(a)乃至(e)は、出力電圧検出回路の出力電圧Ｖo_fbが変化した場合の効果を説明するための図である。FIGS. 53A to 53E are diagrams for explaining the effect when the output voltage Vo_fb of the output voltage detection circuit changes. 図54は、第６の実施の形態に係るシステムにおける第２目標電圧変更量補正回路の第２の例を示す図である。FIG. 54 is a diagram illustrating a second example of the second target voltage change amount correction circuit in the system according to the sixth embodiment. 図55は、第６の実施の形態に係るシステムにおける第２目標電圧変更量補正回路の第３の例を示す図である。FIG. 55 is a diagram showing a third example of the second target voltage change amount correction circuit in the system according to the sixth embodiment. 図56は、第６の実施の形態に係るシステムにおける第２目標電圧変更量補正回路の第４の例を示す図である。FIG. 56 is a diagram showing a fourth example of the second target voltage change amount correction circuit in the system according to the sixth embodiment. 図57は、第７の実施の形態に係るシステムの機能ブロック図である。FIG. 57 is a functional block diagram of a system according to the seventh embodiment. 図58は、第８の実施の形態に係るシステムの機能ブロック図である。FIG. 58 is a functional block diagram of a system according to the eighth embodiment. 図59は、第２補正指示量補正回路の機能ブロック図である。FIG. 59 is a functional block diagram of the second correction instruction amount correction circuit. 図60は、第９の実施の形態に係るシステムの機能ブロック図である。FIG. 60 is a functional block diagram of a system according to the ninth embodiment. 図61は、複数の太陽電池及び電力変換装置を含む太陽電池システムの一例を示す図である。FIG. 61 is a diagram showing an example of a solar cell system including a plurality of solar cells and a power conversion device. 図62は、複数の太陽電池及び電力変換装置を含む太陽電池システムの他の例を示す図である。FIG. 62 is a diagram showing another example of a solar cell system including a plurality of solar cells and a power conversion device. 図63は、複数の太陽電池及び電力変換装置を含む太陽電池システムの他の例を示す図である。FIG. 63 is a diagram showing another example of a solar cell system including a plurality of solar cells and a power conversion device. 図64は、接続方法を説明するための図である。FIG. 64 is a diagram for explaining a connection method. 図65は、複数の太陽電池及び電力変換装置を含む太陽電池システムの他の例を示す図である。FIG. 65 is a diagram showing another example of a solar cell system including a plurality of solar cells and a power conversion device.

［実施の形態１］
図２に、本実施の形態に係る電力変換装置を含むシステムの一例を示す。すなわち、図２に示すシステムは、太陽電池システムであって、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置２００と、電力変換装置２００の出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００は、従来と同じである。また、負荷Ａ乃至Ｃは、Ｄ／Ｄコンバータ回路付きの装置やＤ／Ａインバータ回路付きの装置などであり、これらも従来と同じである。なお、太陽電池１００は一例であって、例えば風力発電機などの他の自然エネルギー発電機であってもよい。[Embodiment 1]
FIG. 2 shows an example of a system including the power conversion device according to the present embodiment. That is, the system shown in FIG. 2 is a solar cell system, and is connected to the output of the solar cell 100, the power conversion device 200 that performs power conversion on the output from the solar cell 100, and the output of the power conversion device 200. A load storage battery 300 and various loads A to C. The solar cell 100 and the load storage battery 300 are the same as the conventional one. Further, the loads A to C are a device with a D / D converter circuit, a device with a D / A inverter circuit, and the like, and these are the same as conventional ones. Note that the solar cell 100 is an example, and may be another natural energy generator such as a wind power generator.

電力変換装置２００は、（Ａ）太陽電池１００からの出力電圧をＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路２１０と、（Ｂ）Ｄ／Ｄコンバータ回路２１０の出力電圧に応じた電圧の出力信号を出力する出力電圧検出回路２２０と、（Ｃ）出力電圧検出回路２２０の出力信号の電圧と目標電圧との差に応じて、Ｄ／Ｄコンバータ回路２１０を制御する定電圧制御回路２３０と、（Ｄ）定電圧制御回路２３０による制御にも拘わらず（例えば、駆動レベルが検出レベルより高いにも拘わらず）出力電圧検出回路２２０の出力信号の電圧が低下すると、出力電圧検出回路２２０の出力信号の電圧と目標電圧との電位差を強制的に狭める動作をタイマー設定時間の間実施する調整回路２４０とを有する。 The power conversion device 200 includes (A) a D / D converter circuit 210 that DC / DC converts an output voltage from the solar cell 100, and (B) an output signal having a voltage corresponding to the output voltage of the D / D converter circuit 210. (C) a constant voltage control circuit 230 that controls the D / D converter circuit 210 according to the difference between the output signal voltage of the output voltage detection circuit 220 and the target voltage; ) When the voltage of the output signal of the output voltage detection circuit 220 decreases despite the control by the constant voltage control circuit 230 (for example, although the drive level is higher than the detection level), the output signal of the output voltage detection circuit 220 And an adjustment circuit 240 that performs an operation for forcibly narrowing the potential difference between the voltage and the target voltage for a timer set time.

太陽電池１００のような最大電力点を有する直流電源の場合、定電圧制御回路２３０が、太陽電池１００の電力供給能力を超えて電力を引き出そうとしてＤ／Ｄコンバータ回路２１０を駆動すると、定電圧制御回路２３０による制御にも拘わらずＤ／Ｄコンバータ回路２１０の出力電圧が低下して、出力電圧検出回路２２０の出力信号の電圧も低下する。 In the case of a DC power supply having a maximum power point such as the solar battery 100, when the constant voltage control circuit 230 drives the D / D converter circuit 210 in an attempt to extract power beyond the power supply capability of the solar battery 100, the constant voltage Despite the control by the control circuit 230, the output voltage of the D / D converter circuit 210 decreases, and the voltage of the output signal of the output voltage detection circuit 220 also decreases.

このように出力電圧検出回路２２０の出力信号の電圧が低下すると、調整回路２４０は、出力電圧検出回路２２０の出力信号の電圧と目標電圧との電位差を強制的に狭める動作をタイマー設定時間の間実施する。そうすると、定電圧制御回路２３０は、自らの制御の効果が現れたと判断して、Ｄ／Ｄコンバータ回路２１０の駆動を、出力電圧検出回路２２０の出力信号の電圧低下前程度の状態に戻す。すなわち、Ｄ／Ｄコンバータ回路２１０の目標出力電圧があたかも引き下げられたような現象が生じる。そうすると、太陽電池１００から引き出す電力もその電力供給能力よりも減少するので、Ｄ／Ｄコンバータ回路２１０の出力電圧は上昇することになる。 When the voltage of the output signal of the output voltage detection circuit 220 decreases in this way, the adjustment circuit 240 performs an operation for forcibly narrowing the potential difference between the voltage of the output signal of the output voltage detection circuit 220 and the target voltage during the timer set time. carry out. Then, the constant voltage control circuit 230 determines that the effect of its own control has appeared, and returns the drive of the D / D converter circuit 210 to the state before the voltage drop of the output signal of the output voltage detection circuit 220. That is, a phenomenon occurs in which the target output voltage of the D / D converter circuit 210 is lowered. As a result, the power drawn from the solar cell 100 is also reduced below its power supply capability, so that the output voltage of the D / D converter circuit 210 increases.

このような動作が繰り返されて、太陽電池１００の最大電力点の追跡が行われる。また、このような電力変換装置は、マイクロプロセッサやＤＳＰ（Digital Signal Processor）などの高価な素子を用いずに構成できるため、安価に構成できる。 Such an operation is repeated to track the maximum power point of the solar cell 100. Moreover, since such a power converter can be configured without using an expensive element such as a microprocessor or a DSP (Digital Signal Processor), it can be configured at low cost.

［実施の形態２］
図３に、本発明の第２の実施の形態に係るシステムの機能ブロック図を示す。図３に示すシステムは、太陽電池システムであって、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置４００と、電力変換装置４００の出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどが接続されている。太陽電池１００及び負荷蓄電池３００は、従来と同じである。また、負荷Ａ乃至Ｃは、Ｄ／Ｄコンバータ回路付きの装置やＤ／Ａインバータ回路付きの装置などであり、これらも従来と同じである。以下の実施の形態でも同様である。なお、太陽電池１００は一例であって例えば風力発電機などの他の自然エネルギー発電機であってもよい。[Embodiment 2]
FIG. 3 shows a functional block diagram of a system according to the second embodiment of the present invention. The system shown in FIG. 3 is a solar cell system, and includes a solar cell 100, a power conversion device 400 that performs power conversion on the output from the solar cell 100, and a load connected to the output of the power conversion device 400. The storage battery 300 and various loads A to C are connected. The solar cell 100 and the load storage battery 300 are the same as the conventional one. Further, the loads A to C are a device with a D / D converter circuit, a device with a D / A inverter circuit, and the like, and these are the same as conventional ones. The same applies to the following embodiments. Note that the solar cell 100 is an example, and may be another natural energy generator such as a wind power generator.

電力変換装置４００は、（Ａ）スイッチを有し、太陽電池１００からの出力電圧をスイッチのスイッチングによりＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路４１０と、（Ｂ）Ｄ／Ｄコンバータ回路４１０の出力電圧に応じた電圧の出力信号を出力する出力電圧検出回路４２０と、（Ｃ）出力電圧検出回路４２０の出力信号の電圧Ｖo_fbと目標電圧との差に応じて、Ｄ／Ｄコンバータ回路４１０を制御する定電圧制御回路４３０と、（Ｄ）定電圧制御回路４３０から出力され且つＤ／Ｄコンバータ回路４１０のスイッチのオンオフを指示するスイッチング信号のデューティー比Ｄutyが検出レベル（ここでは、ＤｕｔｙＭａｘ設定電圧Ｖ_dutyに対応するレベル）となっている状態を検出するＤｕｔｙＭａｘ検出回路４４０と、（Ｅ）初期目標電圧Ｖref_1をそのまま目標電圧Ｖ_Vrefとして出力するか、ＤｕｔｙＭａｘ検出回路４４０の検出信号に応じて初期目標電圧をタイマー設定時間（電圧Ｖ_timeで決まる期間）の間調整して目標電圧Ｖ_Vrefを生成して、定電圧制御回路４３０へ出力する目標電圧調整回路４５０とを有する。 The power conversion apparatus 400 includes (A) a switch, and converts the output voltage from the solar cell 100 into DC / DC by switching the switch, and (B) the output of the D / D converter circuit 410. An output voltage detection circuit 420 that outputs an output signal of a voltage corresponding to the voltage, and (C) controls the D / D converter circuit 410 according to the difference between the voltage Vo_fb of the output signal of the output voltage detection circuit 420 and the target voltage And (D) the duty ratio Duty of the switching signal output from the constant voltage control circuit 430 and instructing on / off of the switch of the D / D converter circuit 410 is detected level (in this case, DutyMax set voltage V_duty A DutyMax detection circuit 440 for detecting a state of a level corresponding to (E) and an initial target voltage Vr ef_1 is output as it is as the target voltage V_Vref, or the initial target voltage is adjusted during the timer set time (period determined by the voltage V_time) according to the detection signal of the DutyMax detection circuit 440 to generate the target voltage V_Vref, and the constant voltage And a target voltage adjusting circuit 450 for outputting to the control circuit 430.

また、図４に目標電圧調整回路４５０の機能ブロック図を示す。目標電圧調整回路４５０は、ＤｕｔｙＭａｘ検出回路４４０からのＤｕｔｙＭａｘ検出信号に応答して信号Ｖ_latchを出力するラッチ回路４５１と、ＤｕｔｙＭａｘ検出信号をラッチ回路４５１が受信してからタイマー設定時間（例えばコンデンサにチャージを始めて当該コンデンサの電圧がタイマー設定電圧Ｖ_timeに到達までの時間）を計測してその後リセット信号Ｖ_RSをラッチ回路４５１に出力することで信号Ｖ_latchの出力を停止させるリセットタイマー回路４５２と、信号Ｖ_latchが出力されていない場合には初期目標電圧Ｖref_1を目標電圧Ｖ_Vrefとして出力し、信号Ｖ_latchが出力されている間目標電圧Ｖ_Vrefを引き下げるように調整する目標電圧補正回路４５３とを有する。 FIG. 4 is a functional block diagram of the target voltage adjustment circuit 450. The target voltage adjustment circuit 450 outputs a signal V_latch in response to the DutyMax detection signal from the DutyMax detection circuit 440, and a timer setting time (for example, charges the capacitor) after the latch circuit 451 receives the DutyMax detection signal. And the reset timer circuit 452 for stopping the output of the signal V_latch by outputting the reset signal V_RS to the latch circuit 451 and measuring the time until the voltage of the capacitor reaches the timer setting voltage V_time. When not output, the target voltage correction circuit 453 outputs the initial target voltage Vref_1 as the target voltage V_Vref and adjusts the target voltage V_Vref to be lowered while the signal V_latch is output.

次に、図５及び図６を用いて、図３及び図４に示した電力変換装置４００の動作について説明する。なお、太陽電池１００からの出力電力をＰpv、電力変換装置４００の出力電圧をＶo、出力電力をＰout、定電圧制御回路４３０からＤｕｔｙＭａｘ検出回路４４０への出力をＤｕｔｙ、初期目標電圧をＶref_1、目標電圧調整回路４５０から定電圧制御回路４３０への出力電圧をＶ_Vrefと表すものとする。 Next, the operation of the power conversion apparatus 400 shown in FIGS. 3 and 4 will be described with reference to FIGS. 5 and 6. The output power from the solar cell 100 is Ppv, the output voltage of the power converter 400 is Vo, the output power is Pout, the output from the constant voltage control circuit 430 to the DutyMax detection circuit 440 is Duty, the initial target voltage is Vref_1, the target The output voltage from the voltage adjustment circuit 450 to the constant voltage control circuit 430 is represented as V_Vref.

図５（ａ）は、図１（ｂ）と基本的には同じであり、太陽電池１００の出力電流Ｉと出力電力Ｐの関係を表す図である。もう一度説明すると、電流Ｉpv_maxまでは出力電流Ｉを増加させると出力電力Ｐ自体も増加し、電流Ｉpv_maxにおいて出力電力Ｐは最大電力点Ｐpv_maxとなり、電流Ｉpv_max以上となった場合には出力電力Ｐは急激に減少する。すなわち、電流Ｉpv_max以上となると、出力電力Ｐが急激に減少するというのは、出力電圧Ｖも低下していることを表している。 FIG. 5A is basically the same as FIG. 1B, and shows the relationship between the output current I and the output power P of the solar cell 100. To explain again, when the output current I is increased up to the current Ipv_max, the output power P itself also increases. At the current Ipv_max, the output power P becomes the maximum power point Ppv_max, and when the current Ipv_max is greater than or equal to the current Ipv_max, To decrease. That is, when the current Ipv_max is exceeded, the sudden decrease in the output power P indicates that the output voltage V is also decreasing.

ここで、電流Ｉpv_maxより大幅に低い電流値に対応する電力点をＡとし、電流Ｉpv_max以上の近傍の電流値に対応する電力点をＢとし、電流Ｉpv_max以下の近傍の電流値に対応する電力点をＣとする。なお、電力点Ｂに完全に一致しないがほぼ同じ電流値の電力点をＢ2、Ｂ3といったように表す。また、電力点Ｃに完全に一致しないがほぼ同じ電流値の電力点をＣ2、Ｃ3といったように表す。さらに、最大電力点Ｐpv_maxを簡単にＭと表すものとする。 Here, a power point corresponding to a current value significantly lower than the current Ipv_max is A, a power point corresponding to a current value in the vicinity of the current Ipv_max or more is B, and a power point corresponding to a current value in the vicinity of the current Ipv_max or less. Is C. Note that power points that do not completely coincide with the power point B but have substantially the same current value are represented as B2 and B3. In addition, power points that do not completely coincide with the power point C but have substantially the same current value are represented as C2, C3, and the like. Further, the maximum power point Ppv_max is simply expressed as M.

なお、図５（ｂ）は、図１（ａ）と全く同じである。 FIG. 5B is exactly the same as FIG.

図６（ａ）乃至（ｅ）は、本実施の形態に係る電力変換装置４００の動作を表す。なお、以下で動作を説明するための波形図においては、横軸は時間を表し、縦軸は電圧［Ｖ］を表す。但し、電力の場合にはＷ、デューティー比の場合には％の場合がある。図６（ａ）は、太陽電池１００からの出力電力Ｐpv、電力変換装置４００の出力電力Ｐoutの時間変化を表している。なお、電力変換装置４００による損失があるので、必ずＰpv＞Ｐoutの関係が成り立つ。比較のため、最大電力点Ｐpv_maxも示されている。また、図６（ｂ）は、電力変換装置４００の出力電圧Ｖoの時間変化を表す。図６（ｃ）は、目標電圧調整回路４５０からの目標電圧Ｖ_Vrefの時間変化を表す。比較のため初期目標電圧Ｖref_1も示されている。図６（ｄ）は、定電圧制御回路４３０の出力Ｄｕｔｙの時間変化を表す。なお、出力Ｄｕｔｙについて予め定められた最大値ＤｕｔｙＭａｘ（すなわち検出レベルの一例）も比較のため示されている。図６（ｅ）は、ラッチ回路４５１が出力する信号Ｖ_latchの時間変化を表す。 6A to 6E show the operation of the power conversion apparatus 400 according to the present embodiment. In the waveform diagrams for explaining the operation below, the horizontal axis represents time and the vertical axis represents voltage [V]. However, in the case of electric power, it may be W, and in the case of duty ratio, it may be%. FIG. 6A shows temporal changes in the output power Ppv from the solar cell 100 and the output power Pout of the power conversion device 400. Since there is a loss due to the power conversion device 400, the relationship Ppv> Pout is always established. For comparison, the maximum power point Ppv_max is also shown. FIG. 6B shows the change over time of the output voltage Vo of the power converter 400. FIG. 6C shows the change over time of the target voltage V_Vref from the target voltage adjustment circuit 450. An initial target voltage Vref_1 is also shown for comparison. FIG. 6D shows the time change of the output duty of the constant voltage control circuit 430. Note that a maximum value DutyMax (that is, an example of a detection level) predetermined for the output duty is also shown for comparison. FIG. 6E shows a time change of the signal V_latch output from the latch circuit 451.

まず、太陽電池１００からの出力電力が、電力点Ａより小さい電力から電力点Ａを超えて電力点Ｍに到達するまでについては、Ｄ／Ｄコンバータ回路４１０と出力電圧検出回路４２０と定電圧制御回路４３０とが通常どおり動作する。すなわち、目標電圧調整回路４５０では何もせずに初期目標電圧Ｖref_1がそのまま出力され（図６（ｃ））、Ｖ_Vref＝Ｖref_1であって、出力電圧検出回路４２０の出力Ｖo_fbとの差に応じて定電圧制御回路４３０は、Ｄ／Ｄコンバータ回路４１０のスイッチにスイッチングを行わせる。 First, the D / D converter circuit 410, the output voltage detection circuit 420, and the constant voltage control are performed until the output power from the solar battery 100 reaches the power point M from the power smaller than the power point A to the power point A. Circuit 430 operates normally. That is, the target voltage adjustment circuit 450 outputs the initial target voltage Vref_1 as it is without doing anything (FIG. 6C), and V_Vref = Vref_1, which is determined according to the difference from the output Vo_fb of the output voltage detection circuit 420. The voltage control circuit 430 causes the switch of the D / D converter circuit 410 to perform switching.

具体的には、電力点Ａを超えて太陽電池１００から電力を引き出そうとすると、Ｄ／Ｄコンバータ回路４１０をそれまでと同じように駆動するだけでは出力電圧検出回路４２０の出力Ｖo_fbが下がってしまうので、定電圧制御回路４３０は、図６（ｄ）に示すように、Ｄ／Ｄコンバータ回路４１０のスイッチに対するスイッチングパルスのデューティー比及びＤｕｔｙの電圧を徐々に上げるように動作する。このようにすれば、図６（ｂ）に示すように、電力変換装置４００の出力電圧Ｖoが一定に維持される。 Specifically, if power is drawn from the solar cell 100 beyond the power point A, the output Vo_fb of the output voltage detection circuit 420 is lowered simply by driving the D / D converter circuit 410 as before. Therefore, as shown in FIG. 6D, the constant voltage control circuit 430 operates so as to gradually increase the duty ratio of the switching pulse with respect to the switch of the D / D converter circuit 410 and the duty voltage. If it does in this way, as shown in Drawing 6 (b), output voltage Vo of power converter 400 will be maintained constant.

その後、太陽電池１００から引き出す電力が電力点Ｍに達すると、図６（ａ）に示すように、太陽電池１００からの出力電力Ｐpvは低下するので、それにつられて電力変換装置４００の出力電力Ｐoutも低下する。また、図５（ｂ）からも分かるように、出力電圧Ｖoも低下してしまう。そうすると、定電圧制御回路４３０は、Ｖoに応じたＶo_fbとＶ_Vrefの差が大きくなったことを検出して、Ｄ／Ｄコンバータ回路４１０のスイッチに対するスイッチングパルスのデューティー比及び信号Ｄｕｔｙの電圧を検出レベルＤｕｔｙＭａｘまで上昇させる。これが太陽電池１００から引き出す電力が電力点Ｂに達したあたりで発生する。 Thereafter, when the power drawn from the solar cell 100 reaches the power point M, the output power Ppv from the solar cell 100 decreases as shown in FIG. 6A, and accordingly, the output power Pout of the power conversion device 400 is reduced. Also decreases. Further, as can be seen from FIG. 5B, the output voltage Vo also decreases. Then, the constant voltage control circuit 430 detects that the difference between Vo_fb and V_Vref corresponding to Vo becomes large, and detects the duty ratio of the switching pulse to the switch of the D / D converter circuit 410 and the voltage of the signal Duty. Raise to DutyMax. This occurs when the power drawn from the solar cell 100 reaches the power point B.

なお、図６（ａ）に示すように、定電圧制御回路４３０がＤ／Ｄコンバータ回路４１０を駆動し過ぎると太陽電池１００から引き出される電力も低下して、当該電力と太陽電池１００の実際の出力電力Ｐpvとが、電力点Ｂで釣り合うことになる。 As shown in FIG. 6A, when the constant voltage control circuit 430 drives the D / D converter circuit 410 too much, the power drawn from the solar cell 100 also decreases, and the power and the actual power of the solar cell 100 are reduced. The output power Ppv is balanced at the power point B.

このような状況が発生すると、ＤｕｔｙＭａｘ検出回路４４０は、信号Ｄｕｔｙの電圧が検出レベルＤｕｔｙＭａｘに達したことを検出して、目標電圧調整回路４５０に検出信号を出力する。目標電圧調整回路４５０のラッチ回路４５１は、ＤｕｔｙＭａｘ検出回路４４０からの検出信号に応じて、図６（ｅ）に示すように、信号Ｖ_latchをハイにし始め、本実施の形態では所定のタイマー設定時間の間ハイを維持する（ここでは時刻Ｌ１まで）。そうすると、目標電圧調整回路４５０の目標電圧補正回路４５３は、信号Ｖ_latchがハイの間目標電圧Ｖ_Vrefを引き下げるように動作する。これによって、図６（ｃ）に示すように、Ｖ_Vrefが初期目標電圧Ｖref_1から下降する。 When such a situation occurs, the DutyMax detection circuit 440 detects that the voltage of the signal Duty has reached the detection level DutyMax, and outputs a detection signal to the target voltage adjustment circuit 450. In response to the detection signal from the DutyMax detection circuit 440, the latch circuit 451 of the target voltage adjustment circuit 450 starts to make the signal V_latch high as shown in FIG. Is kept high during this time (until time L1 here). Then, the target voltage correction circuit 453 of the target voltage adjustment circuit 450 operates so as to lower the target voltage V_Vref while the signal V_latch is high. As a result, as shown in FIG. 6C, V_Vref falls from the initial target voltage Vref_1.

また、図６（ｄ）に示すように、定電圧制御回路４３０は、Ｖoに応じたＶo_fbとＶ_Vrefの差が小さくなったことを検出して、Ｄ／Ｄコンバータ回路４１０のスイッチに対するスイッチングパルスのデューティー比及び信号Ｄｕｔｙの電圧を引き下げる。そうすると、定電圧制御回路４３０によるＤ／Ｄコンバータ回路４１０の駆動により太陽電池１００から引き出される電流が減少する。 Further, as shown in FIG. 6D, the constant voltage control circuit 430 detects that the difference between Vo_fb and V_Vref corresponding to Vo becomes small, and generates a switching pulse for the switch of the D / D converter circuit 410. The duty ratio and the signal Duty voltage are reduced. As a result, the current drawn from the solar cell 100 by driving the D / D converter circuit 410 by the constant voltage control circuit 430 decreases.

本実施の形態では、信号Ｖ_latchがハイになっている間は目標電圧Ｖ_Vrefが引き下げられるので、図６（ｂ）に示すように電力変換装置４００の出力電圧Ｖoも下がるため、図６（ａ）に示すように出力電力Ｐoutも下降する。 In the present embodiment, since the target voltage V_Vref is lowered while the signal V_latch is high, the output voltage Vo of the power converter 400 is also lowered as shown in FIG. As shown, the output power Pout also decreases.

太陽電池１００の出力電力Ｐpvは、Ｄ／Ｄコンバータ回路４１０による過駆動がなくなるので、最大電力点Ｍに戻る段階では増加する。しかし、目標電圧Ｖ_Vrefを引き下げることによってＤ／Ｄコンバータ回路４１０の駆動がより小さくなって引き出される電流が少なくなり過ぎてしまうので、出力電力Ｐpvは最大電力点Ｍを過ぎて再度減少する。 Since the overdrive by the D / D converter circuit 410 is eliminated, the output power Ppv of the solar cell 100 increases when returning to the maximum power point M. However, by lowering the target voltage V_Vref, the drive of the D / D converter circuit 410 becomes smaller and the current drawn becomes too small, so that the output power Ppv decreases again past the maximum power point M.

一方、目標電圧調整回路４５０による目標電圧Ｖ_Vrefの調整が終了すると、目標電圧Ｖ_Vrefは徐々に上昇する。これに応じて電力変換装置４００の出力電力Ｖo及び出力電力Ｐout、Ｄ／Ｄコンバータ回路４１０のスイッチに対するスイッチングパルスのデューティー比及びＤｕｔｙの電圧も徐々に上昇する。目標電圧Ｖ_Vrefの上昇には時定数（例えばＣＲによる充電の時定数）があり急激に上昇するわけではないので、上でも述べたように出力電力Ｐpvは最大電力点Ｍを過ぎて電力点Ｃに到達してしまう。電力点Ｃでは、太陽電池１００の出力電力ＰpvとＤ／Ｄコンバータ回路４１０の駆動レベルで必要となる電力とが釣り合うことになる。 On the other hand, when the adjustment of the target voltage V_Vref by the target voltage adjustment circuit 450 is completed, the target voltage V_Vref gradually increases. In response to this, the output power Vo and output power Pout of the power converter 400, the duty ratio of the switching pulse to the switch of the D / D converter circuit 410, and the duty voltage also gradually increase. The increase of the target voltage V_Vref has a time constant (for example, the time constant of charging by CR) and does not increase rapidly. Therefore, as described above, the output power Ppv passes the maximum power point M and reaches the power point C. Will reach. At the power point C, the output power Ppv of the solar cell 100 and the power required at the drive level of the D / D converter circuit 410 are balanced.

この後、図６（ｄ）に示すように、定電圧制御回路４３０は、Ｖoに応じたＶo_fbと目標電圧Ｖ_Vrefとの差に応じてＤ／Ｄコンバータ回路４１０を駆動して太陽電池１００からより多くの電力を引き出すように、Ｄ／Ｄコンバータ回路４１０のスイッチに対するスイッチングパルスのデューティー比及び信号Ｄｕｔｙの電圧を上昇させる。 Thereafter, as shown in FIG. 6 (d), the constant voltage control circuit 430 drives the D / D converter circuit 410 according to the difference between Vo_fb corresponding to Vo and the target voltage V_Vref and starts from the solar cell 100. The duty ratio of the switching pulse to the switch of the D / D converter circuit 410 and the voltage of the signal Duty are increased so as to draw a large amount of power.

そうすると、図６（ａ）に示すように、太陽電池１００の出力電力Ｐpvは上昇して再度電力点Ｍに達する。この後の動作は、最初に電力点Ｍに達した後とほぼ同じになる。但し、図６（ｃ）に示すように、目標電圧Ｖ_Vrefは、初期目標電圧Ｖref_1に戻っておらず、電力変換装置４００の出力電圧Ｖoも目標値に達していないので、動作としては同じでも目標電圧Ｖ_Vrefの引き下げ幅などは若干異なってくる。このように完全に同じ動作ではないので、電力点ＣではなくＣ1やＣ2、電力点ＢではなくＢ1やＢ2で、図５（ａ）のカーブ上動作を切り替えることになる。 Then, as shown in FIG. 6A, the output power Ppv of the solar cell 100 increases and reaches the power point M again. The subsequent operation is almost the same as that after the power point M is first reached. However, as shown in FIG. 6C, the target voltage V_Vref has not returned to the initial target voltage Vref_1, and the output voltage Vo of the power converter 400 has not reached the target value. The reduction width of the voltage V_Vref is slightly different. Since the operations are not completely the same as described above, the operation on the curve in FIG. 5A is switched at C1 and C2 instead of the power point C and at B1 and B2 instead of the power point B.

また、スイッチングパルスのデューティー比及び信号Ｄｕｔｙの電圧が検出レベルに達すると、ラッチ回路４５１の出力Ｖ_latchが本実施の形態では所定のタイマー設定時間の間ハイとなるという動作も同様に実施され、その都度目標電圧Ｖ_Vrefが引き下げられるように調整される。 In addition, when the duty ratio of the switching pulse and the voltage of the signal Duty reach the detection level, an operation in which the output V_latch of the latch circuit 451 becomes high for a predetermined timer setting time in the present embodiment is similarly performed. Each time the target voltage V_Vref is adjusted to be lowered.

結局のところ、最大電力点をはさんで電力点Ｂ又はその近傍と電力点Ｃ又はその近傍間を行き来することになる。すなわち、最大電力点追跡が可能となっている。上で述べた動作は、太陽電池１００の発電電力がほぼ一定であることを前提としている。 After all, the power point B or its vicinity and the power point C or its vicinity are moved back and forth across the maximum power point. That is, maximum power point tracking is possible. The operation described above is based on the premise that the generated power of the solar cell 100 is substantially constant.

なお、電力点Ｂと電力点Ｃの差は、出力電力や出力電圧に応じて決まるが、Ｄ／Ｄコンバータ回路４１０などを含む制御系のゲイン調整で調整することができる。すなわち、より最大電力点近傍で動作させることができる。 The difference between power point B and power point C is determined according to the output power and output voltage, but can be adjusted by gain adjustment of a control system including D / D converter circuit 410 and the like. That is, it can be operated near the maximum power point.

［実施の形態２の実施例］
図７及び図８に本実施の形態に係る具体的回路例を示す。[Example of Embodiment 2]
7 and 8 show specific circuit examples according to the present embodiment.

図７は、太陽電池１００の具体的回路例とＤ／Ｄコンバータ回路４１０の具体的回路例と出力電圧検出回路４２０の具体的回路例と蓄電池３００の具体的回路例と定電圧制御回路４３０の具体的回路例とを示している。 7 shows a specific circuit example of the solar battery 100, a specific circuit example of the D / D converter circuit 410, a specific circuit example of the output voltage detection circuit 420, a specific circuit example of the storage battery 300, and a constant voltage control circuit 430. A specific circuit example is shown.

太陽電池１００は、電流源Ｉccと、ダイオードＤ１と、抵抗Ｒ１及びＲ２とを含む。電流源Ｉccの正極側端子には、ダイオードＤ１のアノードと抵抗Ｒ１の一端及びＲ２の一端が接続されており、電流源Ｉccの負極側端子は、ダイオードＤ１のカソードと抵抗Ｒ２の他端と共にグランドに接続されている。抵抗Ｒ１の他端はＤ／Ｄコンバータ回路４１０に接続されている。 Solar cell 100 includes a current source Icc, a diode D1, and resistors R1 and R2. The anode of the diode D1 and one end of the resistor R1 and one end of R2 are connected to the positive terminal of the current source Icc, and the negative terminal of the current source Icc is grounded together with the cathode of the diode D1 and the other end of the resistor R2. It is connected to the. The other end of the resistor R1 is connected to the D / D converter circuit 410.

図７におけるＤ／Ｄコンバータ回路４１０は昇圧チョッパ回路として示されているが、ハーフブリッジ回路方式、フルブリッジ回路方式、プッシュプル回路方式、フォワード回路方式、フライバック方式、降圧型チョッパ回路、ＳＥＰＩＣやＣｕｋコンバータやＺｅｔａコンバータ等の昇降圧回路などで、絶縁型、非絶縁型を用途に応じて選択できる。 Although the D / D converter circuit 410 in FIG. 7 is shown as a step-up chopper circuit, a half-bridge circuit method, a full-bridge circuit method, a push-pull circuit method, a forward circuit method, a flyback method, a step-down chopper circuit, a SEPIC, With a buck-boost circuit such as a Cuk converter or a Zeta converter, an insulating type or a non-insulating type can be selected according to the application.

Ｄ／Ｄコンバータ回路４１０は、逆流防止用のダイオードＤ２及びＤ３と、電解コンデンサＣ１と、コンデンサＣ２と、コイルＬ１と、定電圧制御回路４３０によりスイッチングされるＦＥＴ（Ｓ１）と、抵抗Ｒ３とを有する。ダイオードＤ２のアノードは、太陽電池１００の抵抗Ｒ１に接続されており、ダイオードＤ２のカソードは、電解コンデンサＣ１の＋端子とコイルＬ１の一端とに接続されている。電解コンデンサＣ１の−端子は接地されている。コイルＬ１の他端は、ＦＥＴ（Ｓ１）のドレイン端子と、ダイオードＤ３のアノードとに接続されている。ＦＥＴ（Ｓ１）のソース端子は接地されており、ＦＥＴ（Ｓ１）のゲート端子は、抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端は、定電圧制御回路４３０の駆動信号発生回路４３２の出力に接続されている。ダイオードＤ３のカソードは、コンデンサＣ２の一端と出力電圧検出回路４２０とに接続されている。コンデンサＣ２の他端は接地されている。 The D / D converter circuit 410 includes diodes D2 and D3 for preventing backflow, an electrolytic capacitor C1, a capacitor C2, a coil L1, an FET (S1) switched by the constant voltage control circuit 430, and a resistor R3. Have. The anode of the diode D2 is connected to the resistor R1 of the solar cell 100, and the cathode of the diode D2 is connected to the + terminal of the electrolytic capacitor C1 and one end of the coil L1. The negative terminal of the electrolytic capacitor C1 is grounded. The other end of the coil L1 is connected to the drain terminal of the FET (S1) and the anode of the diode D3. The source terminal of the FET (S1) is grounded, and the gate terminal of the FET (S1) is connected to one end of the resistor R3. The other end of the resistor R3 is connected to the output of the drive signal generation circuit 432 of the constant voltage control circuit 430. The cathode of the diode D3 is connected to one end of the capacitor C2 and the output voltage detection circuit 420. The other end of the capacitor C2 is grounded.

出力電圧検出回路４２０は、抵抗分割にてフィードバック電圧を検出するための抵抗Ｒ４及びＲ５を含む。抵抗Ｒ４の一端は、Ｄ／Ｄコンバータ回路４１０と蓄電池３００とに接続されている。抵抗Ｒ４の他端は、抵抗Ｒ５の一端と定電圧制御回路４３０の電圧誤差検出回路４３１とに接続されている。抵抗Ｒ５の他端は接地されている。 Output voltage detection circuit 420 includes resistors R4 and R5 for detecting a feedback voltage by resistance division. One end of the resistor R4 is connected to the D / D converter circuit 410 and the storage battery 300. The other end of the resistor R4 is connected to one end of the resistor R5 and the voltage error detection circuit 431 of the constant voltage control circuit 430. The other end of the resistor R5 is grounded.

蓄電池３００と、負荷Ａ乃至Ｃに相当するＤＣ／ＡＣインバータ回路、ＤＣ／ＤＣコンバータ回路及び他の負荷とは、従来と同じであり、これ以上の説明を省略する。 The storage battery 300, the DC / AC inverter circuit corresponding to the loads A to C, the DC / DC converter circuit, and other loads are the same as those in the prior art, and further description thereof is omitted.

定電圧制御回路４３０は、例えばＰＩＤ制御回路であり、電圧誤差検出回路４３１と、駆動信号発生回路４３２とを含む。 The constant voltage control circuit 430 is a PID control circuit, for example, and includes a voltage error detection circuit 431 and a drive signal generation circuit 432.

電圧誤差検出回路４３１は、出力電圧検出回路４２０に接続されており、抵抗Ｒ１１乃至Ｒ１４と、コンデンサＣ１１及びＣ１２と、オペアンプ４３１１とを有する。出力電圧検出回路４２０の出力は抵抗Ｒ１１及びＲ１２の一端に接続され、抵抗Ｒ１１の他端はコンデンサＣ１１の一端に接続され、コンデンサＣ１１の他端と抵抗Ｒ１２の他端とは、オペアンプ４３１１の負極側入力端子に接続されている。また、オペアンプ４３１１の負極側入力端子には、コンデンサＣ１２の一端及び抵抗Ｒ１３の一端が接続されており、コンデンサＣ１２の他端は抵抗Ｒ１４の一端に接続され、抵抗Ｒ１４の他端と抵抗Ｒ１３の他端とはオペアンプ４３１１の出力端子に接続される。さらに、オペアンプ４３１１の正極側入力端子には、接続端子Ａを介して目標電圧補正回路４５３の出力が接続されている。 The voltage error detection circuit 431 is connected to the output voltage detection circuit 420 and includes resistors R11 to R14, capacitors C11 and C12, and an operational amplifier 4311. The output of the output voltage detection circuit 420 is connected to one ends of the resistors R11 and R12, the other end of the resistor R11 is connected to one end of the capacitor C11, and the other end of the capacitor C11 and the other end of the resistor R12 are the negative electrode of the operational amplifier 4311. Is connected to the side input terminal. Also, one end of the capacitor C12 and one end of the resistor R13 are connected to the negative input terminal of the operational amplifier 4311. The other end of the capacitor C12 is connected to one end of the resistor R14, and the other end of the resistor R14 and the resistor R13 are connected. The other end is connected to the output terminal of the operational amplifier 4311. Further, the output of the target voltage correction circuit 453 is connected to the positive input terminal of the operational amplifier 4311 via the connection terminal A.

駆動信号発生回路４３２は、コンパレータ４３２１と三角波発生器４３２２とを含む。コンパレータ４３２１の正極側入力端子には、電圧誤差検出回路４３１の出力端子が接続されており、コンパレータ４３２１の負極側入力端子には、三角波発生器４３２２が接続されている。コンパレータ４３２１の出力端子は、Ｄ／Ｄコンバータ回路４１０のＦＥＴ（Ｓ１）のゲート端子に接続される。オペアンプ４３１１の出力端子及びコンパレータ４３２１の正極側入力端子は、接続端子Ｂを介してＤｕｔｙＭａｘ検出回路４４０に接続されている。 Drive signal generation circuit 432 includes a comparator 4321 and a triangular wave generator 4322. The output terminal of the voltage error detection circuit 431 is connected to the positive input terminal of the comparator 4321, and the triangular wave generator 4322 is connected to the negative input terminal of the comparator 4321. The output terminal of the comparator 4321 is connected to the gate terminal of the FET (S1) of the D / D converter circuit 410. The output terminal of the operational amplifier 4311 and the positive input terminal of the comparator 4321 are connected to the DutyMax detection circuit 440 via the connection terminal B.

次に、図８に、本実施の形態に係るＤｕｔｙＭａｘ検出回路４４０と目標電圧調整回路４５０との具体的回路例を示す。 Next, FIG. 8 shows a specific circuit example of the DutyMax detection circuit 440 and the target voltage adjustment circuit 450 according to the present embodiment.

ＤｕｔｙＭａｘ検出回路４４０は、コンパレータ４４１と、抵抗Ｒ１５と、電圧Ｖ_Dutyを出力する直流電源Ｖ_Dutyとを有する。コンパレータ４４１の正極側入力端子は、電圧誤差検出回路４３１のオペアンプ４３１１の出力端子に接続されており、コンパレータ４４１の負極側入力端子は、直流電源Ｖ_Dutyの正極側端子に接続されている。直流電源Ｖ_Dutyの負極端子は接地されている。コンパレータ４４１の出力は、抵抗Ｒ１５の一端及びラッチ回路４５１のＦＥＴ（Ｓ２）のゲート端子に接続されており、抵抗Ｒ１５の他端は接地されている。 The DutyMax detection circuit 440 includes a comparator 441, a resistor R15, and a DC power supply V_Duty that outputs a voltage V_Duty. The positive input terminal of the comparator 441 is connected to the output terminal of the operational amplifier 4311 of the voltage error detection circuit 431, and the negative input terminal of the comparator 441 is connected to the positive terminal of the DC power supply V_Duty. The negative terminal of the DC power supply V_Duty is grounded. The output of the comparator 441 is connected to one end of the resistor R15 and the gate terminal of the FET (S2) of the latch circuit 451, and the other end of the resistor R15 is grounded.

目標電圧調整回路４５０は、ラッチ回路４５１と目標電圧補正回路４５３とリセットタイマー回路４５２とを有する。 The target voltage adjustment circuit 450 includes a latch circuit 451, a target voltage correction circuit 453, and a reset timer circuit 452.

ラッチ回路４５１は、抵抗Ｒ１６及びＲ１７と、ＦＥＴ（Ｓ２）及び（Ｓ３）と、ＮＡＮＤ回路４５１１及び４５１２とを有する。ＦＥＴ（Ｓ２）のゲート端子は、ＤｕｔｙＭａｘ検出回路４４０の出力に接続されており、ＦＥＴ（Ｓ２）のソース端子は接地されており、ＦＥＴ（Ｓ２）のドレイン端子は抵抗Ｒ１７を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ２）のドレイン端子はＮＡＮＤ回路４５１１の第１の入力端子にも接続されている。The latch circuit 451 includes resistors R16 and R17, FETs (S2) and (S3), and NAND circuits 4511 and 4512. The gate terminal of the FET (S2) is connected to the output of the DutyMax detection circuit 440, the source terminal of the FET (S2) is grounded, and the drain terminal of the FET (S2) is connected to the power supply _Vcc via the resistor R17. It is connected to the. The drain terminal of the FET (S2) is also connected to the first input terminal of the NAND circuit 4511.

ＦＥＴ（Ｓ３）のゲート端子はリセットタイマー回路４５２の出力に接続されており、ＦＥＴ（Ｓ３）のソース端子は接地されており、ＦＥＴ（Ｓ３）のドレイン端子は抵抗Ｒ１６を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ３）のドレイン端子はＮＡＮＤ回路４５１２の第２の入力端子にも接続されている。The gate terminal of the FET (S3) is connected to the output of the reset timer circuit 452, the source terminal of the FET (S3) is grounded, and the drain terminal of the FET (S3) is connected to the power source _Vcc via the resistor R16. It is connected. The drain terminal of the FET (S3) is also connected to the second input terminal of the NAND circuit 4512.

ＮＡＮＤ回路４５１１の第２の入力端子には、ＮＡＮＤ回路４５１２の出力端子が接続されており、ＮＡＮＤ回路４５１２の第１の入力端子には、ＮＡＮＤ回路４５１１の出力端子が接続されている。このようなＮＡＮＤ回路を用いたラッチ回路は周知であり、ＡＮＤ回路等を用いる他の回路構成を採用することも可能である。また、ＮＡＮＤ回路４５１１の出力は、目標電圧補正回路４５３とリセットタイマー回路４５２とに接続されている。 The output terminal of the NAND circuit 4512 is connected to the second input terminal of the NAND circuit 4511, and the output terminal of the NAND circuit 4511 is connected to the first input terminal of the NAND circuit 4512. Such a latch circuit using a NAND circuit is well known, and other circuit configurations using an AND circuit or the like can be adopted. The output of the NAND circuit 4511 is connected to the target voltage correction circuit 453 and the reset timer circuit 452.

リセットタイマー回路４５２は、コンパレータ４５２１及び４５２２と、抵抗Ｒ３１乃至Ｒ３５と、コンデンサＣ２１と、電圧Ｖ_timeを出力する直流電源Ｖ_timeとを有する。コンパレータ４５２１の正極側入力端子は、ラッチ回路４５１の出力に接続されており、コンパレータ４５２１の負極側入力端子は、抵抗Ｒ３１の一端及び抵抗Ｒ３２の一端に接続されている。抵抗Ｒ３１の他端は電源Ｖ_ccに接続されており、抵抗Ｒ３２の他端は接地されている。コンパレータ４５２１の出力端子は、抵抗Ｒ３３の一端及び抵抗Ｒ３４の一端に接続されており、抵抗Ｒ３３の他端は接地されている。抵抗Ｒ３４の他端は、コンデンサＣ２１の一端及びコンパレータ４５２２の正極側入力端子に接続されている。コンデンサＣ２１の他端は接地されている。コンパレータ４５２２の負極側入力端子は、直流電源Ｖ_timeの正極側端子に接続されている。直流電源Ｖ_timeの負極側端子は接地されている。コンパレータ４５２２の出力端子は、抵抗Ｒ３５の一端とラッチ回路４５１のＦＥＴ（Ｓ３）のゲート端子とに接続されている。The reset timer circuit 452 includes comparators 4521 and 4522, resistors R31 to R35, a capacitor C21, and a DC power source V_time that outputs a voltage V_time. The positive input terminal of the comparator 4521 is connected to the output of the latch circuit 451, and the negative input terminal of the comparator 4521 is connected to one end of the resistor R31 and one end of the resistor R32. The other end of the resistor R31 is connected to the power source _Vcc , and the other end of the resistor R32 is grounded. The output terminal of the comparator 4521 is connected to one end of the resistor R33 and one end of the resistor R34, and the other end of the resistor R33 is grounded. The other end of the resistor R34 is connected to one end of the capacitor C21 and the positive input terminal of the comparator 4522. The other end of the capacitor C21 is grounded. The negative side input terminal of the comparator 4522 is connected to the positive side terminal of the DC power source V_time. The negative terminal of the DC power source V_time is grounded. The output terminal of the comparator 4522 is connected to one end of the resistor R35 and the gate terminal of the FET (S3) of the latch circuit 451.

目標電圧補正回路４５３は、抵抗Ｒ１８乃至Ｒ２１と、ＦＥＴ（Ｓ４）と、コンデンサＣ１４とを有する。ＦＥＴ（Ｓ４）のゲート端子は、ラッチ回路４５１の出力と抵抗Ｒ２０の一端とに接続されている。抵抗Ｒ２０の他端は接地されている。ＦＥＴ（Ｓ４）のソース端子も接地されている。ＦＥＴ（Ｓ４）のドレイン端子は、抵抗Ｒ１８を介して電源Ｖ_ccに接続されている。ＦＥＴ（Ｓ４）のドレイン端子は、抵抗Ｒ１９及びＲ２１の一端にも接続されている。抵抗Ｒ１９の他端は接地されている。抵抗Ｒ２１の他端は、コンデンサＣ１４の一端と電圧誤差検出回路４３１のコンパレータ４３１１の正極側入力端子に接続されている。コンデンサＣ１４の他端は接地されている。The target voltage correction circuit 453 includes resistors R18 to R21, an FET (S4), and a capacitor C14. The gate terminal of the FET (S4) is connected to the output of the latch circuit 451 and one end of the resistor R20. The other end of the resistor R20 is grounded. The source terminal of the FET (S4) is also grounded. The drain terminal of the FET (S4) is connected to the power source V _cc through a resistor R18. The drain terminal of the FET (S4) is also connected to one ends of the resistors R19 and R21. The other end of the resistor R19 is grounded. The other end of the resistor R21 is connected to one end of the capacitor C14 and the positive input terminal of the comparator 4311 of the voltage error detection circuit 431. The other end of the capacitor C14 is grounded.

定電圧制御回路４３０自体の動作は基本的に通常どおりであるが、目標電圧Ｖ_Vrefが可変であるから、その部分についての動作は異なる。図８に示したＤｕｔｙＭａｘ検出回路４４０のコンパレータ４４１は、駆動信号発生回路４３２に対する入力信号Ａ1_Outの電圧と、駆動信号発生回路４３２の出力であるスイッチングパルスＰulのデューティー比についての検出レベルに相当する電圧Ｖ_Duty（例えば当該デューティー比が最大となる際に駆動信号発生回路４３２に入力される入力信号Ａ1_Outの電圧とほぼ同一の電圧）とを比較する。そして、入力信号Ａ1_Outの電圧が電圧Ｖ_Dutyより高くなると、コンパレータ４４１は、信号Ｖ_setをハイにして出力する。そうすると、ラッチ回路４５１のＦＥＴ（Ｓ２）がオンになり、ＮＡＮＤ回路４５１１の一方の入力がローになる。従って、ＮＡＮＤ回路４５１１の出力はハイになる。すなわち、信号Ｖ_latchがハイになる。また、ＦＥＴ（Ｓ３）はオフのままなので、ＮＡＮＤ回路４５１２の一方の入力はハイであり、ＮＡＮＤ回路４５１２の出力はローとなっている。 The operation of the constant voltage control circuit 430 itself is basically the same as usual, but since the target voltage V_Vref is variable, the operation for that portion is different. The comparator 441 of the DutyMax detection circuit 440 shown in FIG. 8 is a voltage corresponding to the detection level for the voltage of the input signal A1_Out to the drive signal generation circuit 432 and the duty ratio of the switching pulse Pul that is the output of the drive signal generation circuit 432. V_Duty (for example, a voltage substantially the same as the voltage of the input signal A1_Out input to the drive signal generation circuit 432 when the duty ratio becomes maximum) is compared. When the voltage of the input signal A1_Out becomes higher than the voltage V_Duty, the comparator 441 sets the signal V_set to high and outputs it. Then, the FET (S2) of the latch circuit 451 is turned on, and one input of the NAND circuit 4511 becomes low. Accordingly, the output of the NAND circuit 4511 becomes high. That is, the signal V_latch becomes high. Since the FET (S3) remains off, one input of the NAND circuit 4512 is high and the output of the NAND circuit 4512 is low.

なお、信号Ｖ_latchがローの状態においては、電源Ｖ_ccの電圧Ｖ_ccを抵抗Ｒ１８及びＲ１９で抵抗分割した電圧がコンデンサＣ１４に印加されて、電荷がチャージされる。従って、フルチャージされていれば、初期目標電圧Ｖref_1＝｛Ｒ１９／（Ｒ１８＋Ｒ１９）｝×Ｖ_ccとなる。なお、式中Ｒ１９及びＲ１８は、抵抗Ｒ１９及びＲ１８の抵抗値を表すものとする。When the signal V_latch is low, a voltage obtained by dividing the voltage V _cc of the power source V _cc by the resistors R18 and R19 is applied to the capacitor C14, and the electric charge is charged. Therefore, if the battery is fully charged, the initial target voltage Vref_1 = {R19 / (R18 + R19)} × _Vcc . In the formula, R19 and R18 represent resistance values of the resistors R19 and R18.

信号Ｖ_latchがハイになると、ＦＥＴ（Ｓ４）がオンになる。そうすると、抵抗Ｒ１８及びＲ１９の接続点が接地されることになりコンデンサＣ１４からの放電が開始され、抵抗Ｒ２１及びコンデンサＣ１４の接続点の電圧である目標電圧Ｖ_Vrefは徐々に低下することになる。 When the signal V_latch goes high, the FET (S4) is turned on. Then, the connection point between the resistors R18 and R19 is grounded, and the discharge from the capacitor C14 is started. The target voltage V_Vref, which is the voltage at the connection point between the resistor R21 and the capacitor C14, gradually decreases.

また、信号Ｖ_latchがハイになると、リセットタイマー回路４５２のコンパレータ４５２１の出力がオンになる。そうすると、コンデンサＣ２１へのチャージが開始される。コンデンサＣ２１の電圧が直流電源Ｖ_timeの出力電圧Ｖ_timeに達すると、コンパレータ４５２２の出力がハイになる。すなわち、信号Ｖ_RSがハイになる。なお、このコンデンサＣ２１の容量を適切に設計すれば、直流電源Ｖ_timeの出力電圧Ｖ_timeに達するまでの固定時間を所望の時間に設定できる。 When the signal V_latch becomes high, the output of the comparator 4521 of the reset timer circuit 452 is turned on. Then, charging to the capacitor C21 is started. When the voltage of the capacitor C21 reaches the output voltage V_time of the DC power supply V_time, the output of the comparator 4522 becomes high. That is, the signal V_RS becomes high. If the capacity of the capacitor C21 is appropriately designed, a fixed time until the output voltage V_time of the DC power source V_time is reached can be set to a desired time.

なお、信号Ｖ_setが途中ハイとローで変化してもＮＡＮＤ回路４５１２の出力がローである限り、ＮＡＮＤ回路４５１１の出力はハイのままとなる。 Note that even if the signal V_set changes between high and low on the way, the output of the NAND circuit 4511 remains high as long as the output of the NAND circuit 4512 is low.

一方、信号Ｖ_RSがハイになると、ラッチ回路４５１のＦＥＴ（Ｓ３）がオンになり、ＮＡＮＤ回路４５１２の入力がローになるので、ＮＡＮＤ回路４５１１の出力がハイになる。この際、ＦＥＴ（Ｓ２）がオンになっていなければ、結局のところＮＡＮＤ回路４５１１の出力はローになる。 On the other hand, when the signal V_RS becomes high, the FET (S3) of the latch circuit 451 is turned on and the input of the NAND circuit 4512 becomes low, so that the output of the NAND circuit 4511 becomes high. At this time, if the FET (S2) is not turned on, the output of the NAND circuit 4511 eventually becomes low.

ＮＡＮＤ回路４５１１の出力がローになると、リセットタイマー回路４５２のコンパレータ４５２１はオフになるので、コンデンサＣ２１のチャージが停止され放電が始まり、コンデンサＣ２１の電圧がＶ_timeを下回るとコンパレータ４５２２の出力Ｖ_RSもローになる。 When the output of the NAND circuit 4511 becomes low, the comparator 4521 of the reset timer circuit 452 is turned off, so that the charging of the capacitor C21 is stopped and discharging starts, and when the voltage of the capacitor C21 falls below V_time, the output V_RS of the comparator 4522 is also low. become.

次に、図７及び図８に示した回路の動作を図９及び図１０を用いて説明する。なお、基本的な動作については図６（ａ）乃至（ｅ）で説明したので、ポイントとなる部分だけを説明する。 Next, the operation of the circuit shown in FIGS. 7 and 8 will be described with reference to FIGS. Since the basic operation has been described with reference to FIGS. 6A to 6E, only the point portion will be described.

まず、図５（ａ）の電力点Ａなどにおいて十分太陽電池１００から電力供給が可能である状態における動作を図９（ａ）乃至（ｈ）を用いて説明する。なお、図９（ａ）乃至（ｈ）は、ある短い時間の動作を示しており、図７及び図８に示した回路の基本的な動作説明を行うための図である。 First, an operation in a state where power can be sufficiently supplied from the solar cell 100 at the power point A in FIG. 5A will be described with reference to FIGS. 9A to 9H. FIGS. 9A to 9H show an operation for a short time, and are diagrams for explaining the basic operation of the circuits shown in FIGS.

図９（ａ）は、駆動信号発生回路４３２の出力であるスイッチングパルスＰulを表している。この間、デューティー比はほぼ一定となっており、図９（ｂ）に示すＤ／Ｄコンバータ回路４１０の出力電圧Ｖoも、図９（ｃ）に示す出力電圧検出回路４２０の出力信号Ｖo_fbも、図中は大げさに示されているが、スイッチングに応じて多少リプルが発生する程度の変動だけで、Ｄ／Ｄコンバータ回路４１０の出力信号Ｖoの電圧の平均値Ｖo_aveも一定となっている。なお、図９（ａ）乃至（ｈ）の状態では、ＤｕｔｙＭａｘ検出回路４４０と目標電圧調整回路４５０とは動作しておらず、初期目標電圧Ｖref_1が目標電圧調整回路４５０の出力電圧Ｖ_Vrefとなっている。 FIG. 9A shows the switching pulse Pul that is the output of the drive signal generation circuit 432. During this time, the duty ratio is substantially constant. The output voltage Vo of the D / D converter circuit 410 shown in FIG. 9B and the output signal Vo_fb of the output voltage detection circuit 420 shown in FIG. Although the inside is shown exaggeratedly, the average value Vo_ave of the voltage of the output signal Vo of the D / D converter circuit 410 is also constant only by the fluctuation to such an extent that ripples are generated according to switching. 9A to 9H, the DutyMax detection circuit 440 and the target voltage adjustment circuit 450 are not operating, and the initial target voltage Vref_1 becomes the output voltage V_Vref of the target voltage adjustment circuit 450. Yes.

図９（ｃ）に示すように、電圧誤差検出回路４３１は、Ｖo_fbとＶ_Vrefの比較を行い、図９（ｄ）に示すように、Ｖo_fbとＶ_Vrefとの差を反転させた電圧の出力信号Ａ1_Outを出力する。図９（ａ）乃至（ｈ）の状態では、この出力信号Ａ1_Outの電圧は、ＤｕｔｙＭａｘ検出回路４４０の検出レベル（例えばデューティー比最大に対応する電圧Ｖ_duty）より低い電圧となっているので、上で述べたようにＤｕｔｙＭａｘ検出回路４４０と目標電圧調整回路４５０とは動作しない。動作しない状態を図９（ｅ）乃至（ｈ）に示している。すなわち、出力信号Ａ1_Outの電圧は常にＶ_Dutyより低いので、図９（ｅ）に示すように、ＤｕｔｙＭａｘ検出回路４４０のコンパレータ４４１の出力側信号Ｖ_setもリセットタイマー回路４５２の出力Ｖ_RSもゼロのままになる。当然、コンパレータ４５２１の出力もオフのままなので、図９（ｆ）に示すように、コンデンサＣ２１の電圧ＣＭＰ２_oもゼロのままになり、図９（ｇ）に示すように、ラッチ回路４５１の出力Ｖ_latchもゼロのままである。従って、上でも述べ且つ図９（ｈ）に示すように、初期目標電圧Ｖref_1がそのまま目標電圧調整回路４５０の出力電圧Ｖ_Vrefとなっている。 As shown in FIG. 9C, the voltage error detection circuit 431 compares Vo_fb and V_Vref, and as shown in FIG. 9D, the voltage output signal A1_Out is obtained by inverting the difference between Vo_fb and V_Vref. Is output. In the states of FIGS. 9A to 9H, the voltage of the output signal A1_Out is lower than the detection level of the DutyMax detection circuit 440 (for example, the voltage V_duty corresponding to the maximum duty ratio). As described above, the DutyMax detection circuit 440 and the target voltage adjustment circuit 450 do not operate. The non-operating state is shown in FIGS. 9 (e) to 9 (h). That is, since the voltage of the output signal A1_Out is always lower than V_Duty, the output side signal V_set of the comparator 441 of the DutyMax detection circuit 440 and the output V_RS of the reset timer circuit 452 remain zero as shown in FIG. . Naturally, since the output of the comparator 4521 remains off, the voltage CMP2_o of the capacitor C21 also remains zero as shown in FIG. 9 (f), and the output V_latch of the latch circuit 451 as shown in FIG. 9 (g). Remains zero. Therefore, as described above and as shown in FIG. 9H, the initial target voltage Vref_1 is directly used as the output voltage V_Vref of the target voltage adjustment circuit 450.

次に、図１０（ａ）乃至（ｋ）を用いて、Ｄ／Ｄコンバータ回路４１０の出力Ｖoが低下し始めた場合の動作について説明する。なお、図１０（ａ）乃至（ｋ）は、本実施の形態の特徴を強調するように描かれているので、実際とは多少異なる部分もある。 Next, the operation when the output Vo of the D / D converter circuit 410 starts to decrease will be described with reference to FIGS. 10A to 10K are drawn so as to emphasize the features of the present embodiment, there are some differences from the actual ones.

上で説明し且つ図１０（ａ）及び（ｂ）に示すように、太陽電池１００からの電力供給が減少するか又は最大電力点を超えてＤ／Ｄコンバータ回路４１０が電力を引き出そうとすると、Ｄ／Ｄコンバータ回路４１０のＦＥＴ（Ｓ１）のゲート端子に対するスイッチングパルスＰulのデューティー比は検出レベル（例えば最大）となる一方、Ｄ／Ｄコンバータ回路４１０の出力Ｖoは低下してしまう。図１０（ｃ）に示すように、出力Ｖoが低下すると、出力電圧検出回路４２０の出力Ｖo_fbも低下する。 As described above and shown in FIGS. 10 (a) and (b), if the power supply from the solar cell 100 decreases or the D / D converter circuit 410 attempts to draw power beyond the maximum power point, While the duty ratio of the switching pulse Pul to the gate terminal of the FET (S1) of the D / D converter circuit 410 becomes a detection level (for example, maximum), the output Vo of the D / D converter circuit 410 decreases. As shown in FIG. 10C, when the output Vo decreases, the output Vo_fb of the output voltage detection circuit 420 also decreases.

一方、電圧誤差検出回路４３１は、現在のＶ_Vrefとの差を反転させるため、出力電圧検出回路４２０のＶo_fbが低下するならば、電圧誤差検出回路４３１の出力Ａ1_Outは反対に上昇することになる。そうすると、図１０（ｄ）に示すように、ＦＥＴ（Ｓ１）に対するスイッチングの周期の中で、電圧誤差検出回路４３１の出力Ａ1_Outの電圧が、スイッチングパルスの検出レベルに相当する電圧Ｖ_Duty（例えばデューティー比の最大値に相当する電圧）を上回ることになる。 On the other hand, since the voltage error detection circuit 431 inverts the difference from the current V_Vref, if the Vo_fb of the output voltage detection circuit 420 decreases, the output A1_Out of the voltage error detection circuit 431 increases on the contrary. Then, as shown in FIG. 10 (d), the voltage of the output A1_Out of the voltage error detection circuit 431 is a voltage V_Duty (for example, duty ratio) corresponding to the detection level of the switching pulse in the switching period for the FET (S1). (The voltage corresponding to the maximum value of).

本実施の形態では、電圧誤差検出回路４３１の出力Ａ1_Outが電圧Ｖ_Dutyを超えると、図１０（ｅ）に示すように、その超えている時間だけＤｕｔｙＭａｘ検出回路４４０から検出信号Ｖ_setが出力される。そうすると、図１０（ｇ）に示すようにラッチ回路４５１は、信号Ｖ_latchをハイにする。信号Ｖ_latchがハイになっている期間は、同じく信号Ｖ_latchがハイになることによって上昇し始めるコンデンサＣ２１の電圧ＣＭＰ２_oが所定の電圧Ｖ_timeに到達するまでの期間である。より詳しくは、電圧ＣＭＰ２_oが所定の電圧Ｖ_timeに達すると、図１０（ｅ）に示すように信号Ｖ_RSがハイになるので、これに応じて信号Ｖ_latchはローになる。なお、電圧ＣＭＰ２_oは、信号Ｖ_latchがローになると急速に低下する。 In the present embodiment, when the output A1_Out of the voltage error detection circuit 431 exceeds the voltage V_Duty, as shown in FIG. 10E, the detection signal V_set is output from the DutyMax detection circuit 440 for the time exceeding the voltage V_Duty. Then, as shown in FIG. 10G, the latch circuit 451 makes the signal V_latch high. The period during which the signal V_latch is high is a period until the voltage CMP2_o of the capacitor C21 that starts to rise as the signal V_latch becomes high reaches the predetermined voltage V_time. More specifically, when the voltage CMP2_o reaches the predetermined voltage V_time, the signal V_RS becomes high as shown in FIG. 10 (e), and accordingly, the signal V_latch becomes low. Note that the voltage CMP2_o rapidly decreases when the signal V_latch goes low.

さらに、目標電圧補正回路４５３は、信号Ｖ_latchがハイになっている期間中、コンデンサＣ１４からの放電が行われるので、図１０（ｈ）に示すように、その期間中目標電圧Ｖ_Vrefは低下することになる。その後は、コンデンサＣ１４へ電荷のチャージが行われるため、徐々にＶ_Vrefは上昇することになる。 Further, since the target voltage correction circuit 453 is discharged from the capacitor C14 while the signal V_latch is high, the target voltage V_Vref decreases during that period as shown in FIG. 10 (h). become. Thereafter, since the capacitor C14 is charged with electric charge, V_Vref gradually increases.

従って、結局のところ図１０（ｉ）に示すように、電圧誤差検出回路４３１の出力Ａ1_Outは、一度検出レベルＶ＿Dutyを超えると急激に低下させられ、Ａ1_Out2として示されるように、その後徐々に電圧は上昇するようになる。この際、図１０（ｊ）に示すように、電圧Ａ1_Out2が三角波信号ＶＴＷ_1の電圧より高い期間、Ｄ／Ｄコンバータ回路４１０のＦＥＴ（Ｓ１）のスイッチングパルスＰul2がハイになる。すなわち、一旦スイッチングパルスＰul2のハイの期間は非常に短くなるが、Ａ1_Out2の上昇に応じて徐々に長くなる。ということで、図１０（ｊ）に示すようなスイッチングパルスＰul2でＤ／Ｄコンバータ回路４１０を駆動することになり、電力変換装置４００の出力電圧Ｖoは、図１０（ｋ）に示すように変化する。すなわち、出力電圧Ｖoは急激に減少することはなく、平均的にはある程度のレベルで多少増減することになる。 Therefore, after all, as shown in FIG. 10 (i), the output A1_Out of the voltage error detection circuit 431 is drastically lowered once the detection level V_Duty is exceeded, and thereafter, the voltage gradually decreases as indicated by A1_Out2. To rise. At this time, as shown in FIG. 10 (j), the switching pulse Pul2 of the FET (S1) of the D / D converter circuit 410 becomes high while the voltage A1_Out2 is higher than the voltage of the triangular wave signal VTW_1. That is, once the high period of the switching pulse Pul2 becomes very short, it gradually becomes longer as A1_Out2 increases. Therefore, the D / D converter circuit 410 is driven by the switching pulse Pul2 as shown in FIG. 10 (j), and the output voltage Vo of the power converter 400 changes as shown in FIG. 10 (k). To do. That is, the output voltage Vo does not decrease rapidly, but on average, it slightly increases or decreases at a certain level.

このように、信号Ｖ_latchがハイの所定時間だけ、急激に目標電圧Ｖ_Vrefを引き下げているので、定電圧制御回路４３０からすると、電力変換装置４００の出力Ｖoが低下しても、出力電圧検出回路４２０の出力Ｖo_fbの電圧と基準電圧Ｖ_Vrefとの差が小さくなったように見える。すなわち、定電圧制御回路４３０からすれば、制御の効果があったものと判断でき、Ｄ／Ｄコンバータ回路４１０の駆動レベルを落とすようになる。そうすれば、太陽電池１００の供給電力とＤ／Ｄコンバータ回路４１０によって引き出される電力とが早期に釣り合うようになる。その後は、太陽電池１００からの電力供給状態に応じて上で述べたものと同様の動作を繰り返せば、最大電力点を追跡していることになる。 Thus, since the target voltage V_Vref is suddenly lowered for a predetermined time when the signal V_latch is high, even if the output Vo of the power converter 400 decreases from the constant voltage control circuit 430, the output voltage detection circuit 420. It appears that the difference between the output voltage Vo_fb and the reference voltage V_Vref is reduced. That is, the constant voltage control circuit 430 can determine that the control effect has been achieved, and the drive level of the D / D converter circuit 410 is lowered. If it does so, the electric power supplied by the solar cell 100 and the electric power drawn out by the D / D converter circuit 410 will come to an early balance. After that, if the same operation as described above is repeated according to the power supply state from the solar cell 100, the maximum power point is tracked.

このように高価なプロセッサなどを用いることなく安価な素子のみで最大電力点追跡が可能となる。 In this way, the maximum power point tracking can be performed with only an inexpensive element without using an expensive processor or the like.

なお、上で述べた各回路の構成は一例であって、同様の機能を実現する様々な変形が可能である。 Note that the configuration of each circuit described above is an example, and various modifications for realizing the same function are possible.

［実施の形態３］
図１１に、第３の実施の形態に係るシステムの機能ブロック図を示す。図１１に示すシステムは、太陽電池システムであって、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置５００と、電力変換装置５００の出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００並びに負荷Ａ乃至Ｃは、第２の実施の形態と同様である。[Embodiment 3]
FIG. 11 shows a functional block diagram of a system according to the third embodiment. The system shown in FIG. 11 is a solar cell system, and includes a solar cell 100, a power conversion device 500 that performs power conversion on the output from the solar cell 100, and a load connected to the output of the power conversion device 500. It has a storage battery 300 and various loads A to C. Solar cell 100, load storage battery 300, and loads A to C are the same as in the second embodiment.

電力変換装置５００は、（Ａ）スイッチを有し、太陽電池１００からの出力電圧をスイッチのスイッチングによりＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路５１０と、（Ｂ）Ｄ／Ｄコンバータ回路５１０の出力電圧に応じた電圧の出力信号を電圧検出信号補正回路５３０に出力する出力電圧検出回路５２０と、（Ｃ）補正指示回路５６０からの出力に従って出力電圧検出回路５２０からの検出信号の電圧Ｖo_fbを補正して、補正後の検出信号Ｖo_fb_3を出力する電圧検出信号補正回路５３０と、（Ｄ）固定の目標電圧Ｖ_Vrefと電圧検出信号補正回路５３０からの補正後検出信号の電圧Ｖo_fb_3との差に応じて、Ｄ／Ｄコンバータ回路５１０を制御する定電圧制御回路５４０と、（Ｅ）定電圧制御回路５４０から出力され且つＤ／Ｄコンバータ回路５１０のスイッチのオンオフを指示するスイッチングパルスのデューティー比Ｄutyが検出レベルに相当する電圧Ｖ_Dutyとなっている状態を検出するＤｕｔｙＭａｘ検出回路５５０と、（Ｆ）ＤｕｔｙＭａｘ検出回路５５０からの検出信号に応じてタイマー設定時間（具体的には電圧Ｖ_timeで決まる期間）の間、電圧検出信号補正回路５３０に対して補正の指示Ｖ_latchを出力する補正指示回路５６０とを有する。 The power conversion apparatus 500 includes (A) a switch, and a D / D converter circuit 510 that DC / DC converts an output voltage from the solar cell 100 by switching the switch, and (B) an output of the D / D converter circuit 510. An output voltage detection circuit 520 that outputs an output signal of a voltage corresponding to the voltage to the voltage detection signal correction circuit 530, and (C) corrects the voltage Vo_fb of the detection signal from the output voltage detection circuit 520 according to the output from the correction instruction circuit 560. Then, according to the voltage detection signal correction circuit 530 that outputs the detection signal Vo_fb_3 after correction, and (D) the difference between the fixed target voltage V_Vref and the voltage Vo_fb_3 of the detection signal after correction from the voltage detection signal correction circuit 530. A constant voltage control circuit 540 for controlling the D / D converter circuit 510; and (E) a D / D converter circuit 5 output from the constant voltage control circuit 540 and In accordance with a detection signal from the DutyMax detection circuit 550 and (F) DutyMax detection circuit 550 for detecting a state in which the duty ratio Duty of the switching pulse instructing on / off of the switch 0 is a voltage V_Duty corresponding to the detection level A correction instruction circuit 560 that outputs a correction instruction V_latch to the voltage detection signal correction circuit 530 during a timer setting time (specifically, a period determined by the voltage V_time).

図１２に、補正指示回路５６０の機能ブロック図を示す。補正指示回路５６０は、ＤｕｔｙＭａｘ検出回路５５０からの検出信号に応じて所定期間ハイになる信号Ｖ_latchを、電圧検出信号補正回路５３０に出力するラッチ回路５６１と、ラッチ回路５６１からの信号Ｖ_latchがハイになるとタイマー設定電圧Ｖ_timeに応じた所定時間を計測して、当該所定時間経過後にラッチ回路５６１にリセット信号Ｖ_RSを出力して信号Ｖ_latchをローに変化させるリセットタイマー回路５６２とを有する。 FIG. 12 shows a functional block diagram of the correction instruction circuit 560. The correction instruction circuit 560 outputs a signal V_latch that goes high for a predetermined period according to the detection signal from the DutyMax detection circuit 550 to the voltage detection signal correction circuit 530, and the signal V_latch from the latch circuit 561 goes high. In this case, a reset timer circuit 562 that measures a predetermined time according to the timer setting voltage V_time, outputs a reset signal V_RS to the latch circuit 561 and changes the signal V_latch to low after the predetermined time has elapsed.

図１１及び図１２に示した電力変換装置５００の動作は、基本的には第２の実施の形態の電力変換装置４００とほぼ同じである。但し、本実施の形態では、目標電圧Ｖ_Vrefを調整するのではなく、目標電圧Ｖ_Vrefは固定で、出力電圧検出回路５２０の検出信号の電圧が調整の対象となる。調整は、本実施の形態では所定期間（すなわち、タイマー設定電圧Ｖ_timeに応じて信号Ｖ_latchがハイになっている期間）中、出力電圧検出回路５２０の検出信号を上昇させるような調整である。 The operation of the power conversion apparatus 500 shown in FIGS. 11 and 12 is basically the same as that of the power conversion apparatus 400 of the second embodiment. However, in this embodiment, the target voltage V_Vref is not adjusted, but the target voltage V_Vref is fixed, and the voltage of the detection signal of the output voltage detection circuit 520 is the object of adjustment. In this embodiment, the adjustment is such that the detection signal of the output voltage detection circuit 520 is raised during a predetermined period (that is, a period in which the signal V_latch is high according to the timer setting voltage V_time).

より具体的には、Ｄ／Ｄコンバータ回路５１０が太陽電池１００から電流を引き出しすぎて出力電圧が低下するような状態では、定電圧制御回路５４０により、スイッチングパルスのデューティー比を所定の検出レベル（例えば最大値）にして、さらに電圧を引き上げようとする。これに対して、ＤｕｔｙＭａｘ検出回路５５０は、スイッチングパルスのデューティー比が所定の検出レベルとなっている状態を検出すると、補正指示回路５６０に検出信号を出力する。補正指示回路５６０のラッチ回路５６１は、ＤｕｔｙＭａｘ検出回路５５０からの検出信号に応じて信号Ｖ_latchをハイに変更すると共に、リセットタイマー回路５６２からのリセット信号Ｖ_RSを受けるまで信号Ｖ_latchをハイに維持する。信号Ｖ_latchがハイになると、ハイの期間中、電圧検出信号補正回路５３０は、出力電圧検出回路５２０からの出力電圧Ｖo_fbを上昇させるように調整する。そうすると、固定の目標電圧Ｖ_Vrefとの差が狭められ、定電圧制御回路５４０によるＤ／Ｄコンバータ回路５１０による駆動レベルが引き下げられる。 More specifically, in a state in which the D / D converter circuit 510 draws too much current from the solar cell 100 and the output voltage decreases, the constant voltage control circuit 540 sets the duty ratio of the switching pulse to a predetermined detection level ( For example, the maximum value is set, and the voltage is further increased. On the other hand, when the DutyMax detection circuit 550 detects a state in which the duty ratio of the switching pulse is at a predetermined detection level, the DutyMax detection circuit 550 outputs a detection signal to the correction instruction circuit 560. The latch circuit 561 of the correction instruction circuit 560 changes the signal V_latch to high according to the detection signal from the DutyMax detection circuit 550 and maintains the signal V_latch high until the reset signal V_RS from the reset timer circuit 562 is received. When the signal V_latch becomes high, the voltage detection signal correction circuit 530 adjusts the output voltage Vo_fb from the output voltage detection circuit 520 to increase during the high period. Then, the difference from the fixed target voltage V_Vref is narrowed, and the drive level by the D / D converter circuit 510 by the constant voltage control circuit 540 is lowered.

図１３（ａ）乃至（ｅ）に、図１１及び図１２に示した電力変換装置５００の動作を説明するための波形図を示す。図１３（ａ）（ｂ）（ｄ）及び（ｅ）は、第２の実施の形態の場合と同じである。本実施の形態では、上でも述べたように、図１３（ｅ）に示すＶ_latchがハイになっている期間、定電圧制御回路５４０への入力電圧Ｖo_fb_3を上昇させている。通常、電力変換装置５００の出力電圧Ｖoが図１３（ｂ）に示すように低下する場合には定電圧制御回路５４０への入力電圧Ｖo_fb_3も低下するが、本実施の形態では上昇させて、固定の目標電圧Ｖ_Vrefとの差を狭めることによって、定電圧制御回路５４０によるＤ／Ｄコンバータ回路５１０の駆動レベルを調整している。このように定電圧制御回路５４０への入力電圧Ｖo_fb_3を調整することによって、第２の実施の形態と同様に、太陽電池１００の最大電力点を安価な回路素子で追跡させることができるようになる。 FIGS. 13A to 13E are waveform diagrams for explaining the operation of the power conversion apparatus 500 shown in FIGS. 11 and 12. 13A, 13B, 13D, and 13E are the same as those in the second embodiment. In this embodiment, as described above, the input voltage Vo_fb_3 to the constant voltage control circuit 540 is raised during the period when V_latch shown in FIG. Normally, when the output voltage Vo of the power conversion device 500 decreases as shown in FIG. 13B, the input voltage Vo_fb_3 to the constant voltage control circuit 540 also decreases. However, in this embodiment, it is increased and fixed. The drive level of the D / D converter circuit 510 by the constant voltage control circuit 540 is adjusted by narrowing the difference from the target voltage V_Vref. Thus, by adjusting the input voltage Vo_fb_3 to the constant voltage control circuit 540, the maximum power point of the solar cell 100 can be traced by an inexpensive circuit element, as in the second embodiment. .

［実施の形態３の実施例］
第３の実施の形態における具体的回路例を図１４及び図１５に示す。なお、太陽電池１００は第２の実施の形態と同じであり、Ｄ／Ｄコンバータ回路５１０は第２の実施の形態におけるＤ／Ｄコンバータ回路４１０と同じであり、出力電圧検出回路５２０は第２の実施の形態における出力電圧検出回路４２０と同じであり、蓄電池３００は第２の実施の形態と同じであるので、説明は省略する。[Example of Embodiment 3]
Specific circuit examples according to the third embodiment are shown in FIGS. The solar cell 100 is the same as in the second embodiment, the D / D converter circuit 510 is the same as the D / D converter circuit 410 in the second embodiment, and the output voltage detection circuit 520 is the second. The output voltage detection circuit 420 is the same as that of the second embodiment, and the storage battery 300 is the same as that of the second embodiment.

定電圧制御回路５４０は、例えばＰＩＤ制御回路であり、電圧誤差検出回路５４１と、駆動信号発生回路５４２とを含む。 The constant voltage control circuit 540 is a PID control circuit, for example, and includes a voltage error detection circuit 541 and a drive signal generation circuit 542.

電圧誤差検出回路５４１は、電圧検出信号補正回路５３０の出力に端子Ｄを介して接続されており、抵抗Ｒ４１乃至Ｒ４４と、コンデンサＣ４１及びＣ４２と、オペアンプ５４１１とを有する。電圧検出信号補正回路５３０の出力は抵抗Ｒ４１及びＲ４２の一端に接続され、抵抗Ｒ４１の他端はコンデンサＣ４１の一端に接続され、コンデンサＣ４１の他端と抵抗Ｒ４２の他端とは、オペアンプ５４１１の負極側入力端子に接続されている。 The voltage error detection circuit 541 is connected to the output of the voltage detection signal correction circuit 530 via a terminal D, and includes resistors R41 to R44, capacitors C41 and C42, and an operational amplifier 5411. The output of the voltage detection signal correction circuit 530 is connected to one ends of resistors R41 and R42, the other end of the resistor R41 is connected to one end of the capacitor C41, and the other end of the capacitor C41 and the other end of the resistor R42 are connected to the operational amplifier 5411. Connected to the negative input terminal.

また、オペアンプ５４１１の負極側入力端子は、コンデンサＣ４２の一端及び抵抗Ｒ４３の一端と接続されており、コンデンサＣ４２の他端は抵抗Ｒ４４の一端に接続され、抵抗Ｒ４４の他端と抵抗Ｒ４３の他端とはオペアンプ５４１１の出力端子に接続される。さらに、オペアンプ５４１１の正極側入力端子には、固定の基準電圧Ｖ_Vrefを出力する直流電源Ｖ_Vrefの正極側端子が接続されている。なお、直流電源Ｖ_Vrefの負極側端子は接地されている。 The negative input terminal of the operational amplifier 5411 is connected to one end of the capacitor C42 and one end of the resistor R43, the other end of the capacitor C42 is connected to one end of the resistor R44, and the other end of the resistor R44 and the other end of the resistor R43. The end is connected to the output terminal of the operational amplifier 5411. Furthermore, the positive input terminal of the operational amplifier 5411 is connected to the positive terminal of the DC power supply V_Vref that outputs a fixed reference voltage V_Vref. Note that the negative terminal of the DC power supply V_Vref is grounded.

駆動信号発生回路５４２は、コンパレータ５４２１と三角波発生器５４２２とを含む。コンパレータ５４２１の正極側入力端子には、電圧誤差検出回路５４１の出力端子が接続されており、コンパレータ５４２１の負極側入力端子には、三角波発生器５４２２が接続されている。コンパレータ５４２１の出力端子は、Ｄ／Ｄコンバータ回路５１０のＦＥＴ（Ｓ１）のゲート端子に接続される。 Drive signal generation circuit 542 includes a comparator 5421 and a triangular wave generator 5422. The output terminal of the voltage error detection circuit 541 is connected to the positive input terminal of the comparator 5421, and the triangular wave generator 5422 is connected to the negative input terminal of the comparator 5421. The output terminal of the comparator 5421 is connected to the gate terminal of the FET (S1) of the D / D converter circuit 510.

また、ＤｕｔｙＭａｘ検出回路５５０は、第２の実施の形態におけるＤｕｔｙＭａｘ検出回路４４０とほぼ同じであり、コンパレータ５５１と、抵抗Ｒ１５と、電圧Ｖ_Dutyを出力する直流電源Ｖ_Dutyとを有する。コンパレータ５５１の正極側入力端子は、電圧誤差検出回路５４１のオペアンプ５４１１の出力端子に接続されており、コンパレータ５５１の負極側入力端子は、直流電源Ｖ_Dutyの正極側端子に接続されている。直流電源Ｖ_Dutyの負極側端子は接地されている。コンパレータ５５１の出力は、抵抗Ｒ１５の一端及びラッチ回路５６１のＦＥＴ（Ｓ２）のゲート端子に接続されており、抵抗Ｒ１５の他端は接地されている。 The DutyMax detection circuit 550 is substantially the same as the DutyMax detection circuit 440 in the second embodiment, and includes a comparator 551, a resistor R15, and a DC power supply V_Duty that outputs a voltage V_Duty. The positive input terminal of the comparator 551 is connected to the output terminal of the operational amplifier 5411 of the voltage error detection circuit 541, and the negative input terminal of the comparator 551 is connected to the positive terminal of the DC power supply V_Duty. The negative terminal of the DC power supply V_Duty is grounded. The output of the comparator 551 is connected to one end of the resistor R15 and the gate terminal of the FET (S2) of the latch circuit 561, and the other end of the resistor R15 is grounded.

ラッチ回路５６１は、第２の実施の形態におけるラッチ回路４５１とほぼ同じであり、抵抗Ｒ１６及びＲ１７と、ＦＥＴ（Ｓ２）及び（Ｓ３）と、ＮＡＮＤ回路５６１１及び５６１２とを有する。ＦＥＴ（Ｓ２）のゲート端子は、ＤｕｔｙＭａｘ検出回路５５０の出力に接続されており、ＦＥＴ（Ｓ２）のソース端子は接地されており、ＦＥＴ（Ｓ２）のドレイン端子は抵抗Ｒ１７を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ２）のドレイン端子はＮＡＮＤ回路５６１１の第１の入力端子にも接続されている。The latch circuit 561 is substantially the same as the latch circuit 451 in the second embodiment, and includes resistors R16 and R17, FETs (S2) and (S3), and NAND circuits 5611 and 5612. The gate terminal of the FET (S2) is connected to the output of the DutyMax detection circuit 550, the source terminal of the FET (S2) is grounded, and the drain terminal of the FET (S2) is connected to the power source _Vcc via the resistor R17. It is connected to the. The drain terminal of the FET (S2) is also connected to the first input terminal of the NAND circuit 5611.

ＦＥＴ（Ｓ３）のゲート端子はリセットタイマー回路５６２の出力に接続されており、ＦＥＴ（Ｓ３）のソース端子は接地されており、ＦＥＴ（Ｓ３）のドレイン端子は抵抗Ｒ１６を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ３）のドレイン端子はＮＡＮＤ回路５６１２の第２の入力端子にも接続されている。The gate terminal of the FET (S3) is connected to the output of the reset timer circuit 562, the source terminal of the FET (S3) is grounded, and the drain terminal of the FET (S3) is connected to the power source _Vcc via the resistor R16. It is connected. The drain terminal of the FET (S3) is also connected to the second input terminal of the NAND circuit 5612.

ＮＡＮＤ回路５６１１の第２の入力端子には、ＮＡＮＤ回路５６１２の出力端子が接続されており、ＮＡＮＤ回路５６１２の第１の入力端子には、ＮＡＮＤ回路５６１１の出力端子が接続されている。このようなＮＡＮＤ回路を用いたラッチ回路は周知であり、ＡＮＤ回路等を用いる他の回路構成を採用することも可能である。また、ＮＡＮＤ回路５６１１の出力は、電圧検出信号補正回路５３０とリセットタイマー回路５６２とに接続されている。 The output terminal of the NAND circuit 5612 is connected to the second input terminal of the NAND circuit 5611, and the output terminal of the NAND circuit 5611 is connected to the first input terminal of the NAND circuit 5612. Such a latch circuit using a NAND circuit is well known, and other circuit configurations using an AND circuit or the like can be adopted. The output of the NAND circuit 5611 is connected to the voltage detection signal correction circuit 530 and the reset timer circuit 562.

リセットタイマー回路５６２は、コンパレータ５６２１及び５６２２と、抵抗Ｒ３１乃至Ｒ３５と、コンデンサＣ２３と、電圧Ｖ_timeを出力する直流電源Ｖ_timeとを有する。コンパレータ５６２１の正極側入力端子は、ラッチ回路５６１の出力に接続されており、コンパレータ５６２１の負極側入力端子は、抵抗Ｒ３１の一端及び抵抗Ｒ３２の一端に接続されている。抵抗Ｒ３１の他端は電源Ｖ_ccに接続されており、抵抗Ｒ３２の他端は接地されている。コンパレータ５６２１の出力端子は、抵抗Ｒ３３の一端及び抵抗Ｒ３４の一端に接続されており、抵抗Ｒ３３の他端は接地されている。抵抗Ｒ３４の他端は、コンデンサＣ２３の一端及びコンパレータ５６２２の正極側入力端子に接続されている。コンデンサＣ２３の他端は接地されている。コンパレータ５６２２の負極側入力端子は、直流電源Ｖ_timeの正極側端子に接続されている。直流電源Ｖ_timeの負極側端子は接地されている。コンパレータ５６２２の出力端子は、抵抗Ｒ３５の一端とラッチ回路５６１のＦＥＴ（Ｓ３）のゲート端子とに接続されている。抵抗Ｒ３５の他端は接地されている。The reset timer circuit 562 includes comparators 5621 and 5622, resistors R31 to R35, a capacitor C23, and a DC power source V_time that outputs a voltage V_time. The positive input terminal of the comparator 5621 is connected to the output of the latch circuit 561, and the negative input terminal of the comparator 5621 is connected to one end of the resistor R31 and one end of the resistor R32. The other end of the resistor R31 is connected to the power source _Vcc , and the other end of the resistor R32 is grounded. The output terminal of the comparator 5621 is connected to one end of the resistor R33 and one end of the resistor R34, and the other end of the resistor R33 is grounded. The other end of the resistor R34 is connected to one end of the capacitor C23 and the positive input terminal of the comparator 5622. The other end of the capacitor C23 is grounded. The negative side input terminal of the comparator 5622 is connected to the positive side terminal of the DC power source V_time. The negative terminal of the DC power source V_time is grounded. The output terminal of the comparator 5622 is connected to one end of the resistor R35 and the gate terminal of the FET (S3) of the latch circuit 561. The other end of the resistor R35 is grounded.

電圧検出信号補正回路５３０は、オペアンプ５３１及び５３２と、比較電圧Ｖ_Vrefを出力する２つの直流電源Ｖ_Vrefと、抵抗Ｒ５１乃至Ｒ５７と、コンデンサＣ４３と、ＦＥＴ（Ｓ５）とを有する。 The voltage detection signal correction circuit 530 includes operational amplifiers 531 and 532, two DC power supplies V_Vref that outputs a comparison voltage V_Vref, resistors R51 to R57, a capacitor C43, and an FET (S5).

抵抗Ｒ５１の一端は、出力電圧検出回路５２０の出力に接続端子Ｃを介して接続されており、抵抗Ｒ５１の他端は、抵抗Ｒ５２の一端及びオペアンプ５３１の負極側入力端子に接続されている。オペアンプ５３１の正極側入力端子には、直流電源Ｖ_Vrefの正極側端子が接続されており、直流電源Ｖ_Vrefの負極側端子は接地されている。抵抗Ｒ５２の他端はオペアンプ５３１の出力端子と抵抗Ｒ５５の一端と抵抗Ｒ５３の一端とコンデンサＣ４３の一端と接続されている。 One end of the resistor R51 is connected to the output of the output voltage detection circuit 520 via the connection terminal C, and the other end of the resistor R51 is connected to one end of the resistor R52 and the negative input terminal of the operational amplifier 531. The positive input terminal of the operational amplifier 531 is connected to the positive terminal of the DC power supply V_Vref, and the negative terminal of the DC power supply V_Vref is grounded. The other end of the resistor R52 is connected to the output terminal of the operational amplifier 531, one end of the resistor R55, one end of the resistor R53, and one end of the capacitor C43.

抵抗Ｒ５３の他端は、抵抗Ｒ５４の一端とオペアンプ５３２の負極側入力端子とに接続されている。オペアンプ５３２の正極側入力端子には、直流電源Ｖ_Vrefの正極側端子が接続されており、直流電源Ｖ_Vrefの負極側端子は接地されている。抵抗Ｒ５４の他端はオペアンプ５３２の出力端子と定電圧制御回路５４０の電圧誤差検出回路５４１の入力とに接続されている。電圧誤差検出回路５４１の入力とは接続端子Ｄを介して接続されている。 The other end of the resistor R53 is connected to one end of the resistor R54 and the negative input terminal of the operational amplifier 532. The positive input terminal of the operational amplifier 532 is connected to the positive terminal of the DC power supply V_Vref, and the negative terminal of the DC power supply V_Vref is grounded. The other end of the resistor R54 is connected to the output terminal of the operational amplifier 532 and the input of the voltage error detection circuit 541 of the constant voltage control circuit 540. The input of the voltage error detection circuit 541 is connected via the connection terminal D.

さらに、コンデンサＣ４３の他端は接地されており、抵抗Ｒ５５の他端は抵抗Ｒ５６の一端とＦＥＴ（Ｓ５）のドレイン端子とに接続されている。抵抗Ｒ５６の他端は接地されている。ＦＥＴ（Ｓ５）のゲート端子は、ラッチ回路５６１の出力及び抵抗Ｒ５７の一端に接続されており、ＦＥＴ（Ｓ５）のソース端子は接地されている。抵抗Ｒ５７の他端も接地されている。 Furthermore, the other end of the capacitor C43 is grounded, and the other end of the resistor R55 is connected to one end of the resistor R56 and the drain terminal of the FET (S5). The other end of the resistor R56 is grounded. The gate terminal of the FET (S5) is connected to the output of the latch circuit 561 and one end of the resistor R57, and the source terminal of the FET (S5) is grounded. The other end of the resistor R57 is also grounded.

ＤｕｔｙＭａｘ検出回路５５０のコンパレータ５５１は、駆動信号発生回路５４２に対する入力信号Ａ1_Outの電圧と、駆動信号発生回路５４２の出力であるスイッチングパルスＰulのデューティー比の所定の検出レベルに相当する電圧Ｖ_Duty（例えばデューティー比が最大となる際に駆動信号発生回路５４２に入力される入力信号Ａ1_Outの電圧とほぼ同一の電圧）とを比較する。そして、入力信号Ａ1_Outの電圧が電圧Ｖ_Dutyより高くなると、コンパレータ５５１は、検出信号Ｖ_setを出力する。 The comparator 551 of the DutyMax detection circuit 550 includes a voltage V_Duty (for example, duty) corresponding to a predetermined detection level of the duty ratio of the input signal A1_Out to the drive signal generation circuit 542 and the output of the drive signal generation circuit 542 and the switching pulse Pul. The voltage of the input signal A1_Out input to the drive signal generation circuit 542 when the ratio is maximized is compared with the voltage). When the voltage of the input signal A1_Out becomes higher than the voltage V_Duty, the comparator 551 outputs the detection signal V_set.

そうすると、ラッチ回路５６１のＦＥＴ（Ｓ２）がオンになり、ＮＡＮＤ回路５６１１の一方の入力がローになる。従って、ＮＡＮＤ回路５６１１の出力はハイになる。すなわち、信号Ｖ_latchがハイになる。また、ＦＥＴ（Ｓ３）はオフのままなので、ＮＡＮＤ回路５６１２の一方の入力はハイであり、ＮＡＮＤ回路５６１２の出力はローとなっている。 Then, the FET (S2) of the latch circuit 561 is turned on, and one input of the NAND circuit 5611 becomes low. Accordingly, the output of the NAND circuit 5611 becomes high. That is, the signal V_latch becomes high. Since the FET (S3) remains off, one input of the NAND circuit 5612 is high and the output of the NAND circuit 5612 is low.

なお、信号Ｖ_latchがローの状態においては、ＦＥＴ（Ｓ５）がオフであるから、オペアンプ５３１の出力側に影響はない。すなわち、オペアンプ５３１により、出力電圧検出回路５２０の出力電圧Ｖo_fbを反転させ、反転後の出力電圧Ｖo_fb_2を、さらにオペアンプ５３２によりさらに反転させて、出力電圧Ｖo_fbとほぼ同じ電圧Ｖo_fb_3を定電圧制御回路５４０に出力する。なお、コンデンサＣ４３には電荷がチャージされる。 Note that, when the signal V_latch is low, the FET (S5) is off, so that the output side of the operational amplifier 531 is not affected. That is, the output voltage Vo_fb of the output voltage detection circuit 520 is inverted by the operational amplifier 531, the inverted output voltage Vo_fb_2 is further inverted by the operational amplifier 532, and the voltage Vo_fb_3 substantially the same as the output voltage Vo_fb is set to the constant voltage control circuit 540. Output to. The capacitor C43 is charged with electric charge.

一方、信号Ｖ_latchがハイになると、ＦＥＴ（Ｓ５）がオンになる。そうすると、抵抗Ｒ５５及びＲ５６の接続点が接地されることになりコンデンサＣ４３からの放電が開始され、それにつられてオペアンプ５３１の出力電圧Ｖo_fb_2は強制的に引き下げられる。そうすると、逆にオペアンプ５３２により出力電圧Ｖo_fb_2は反転されるので、定電圧制御回路５４０への入力となる電圧Ｖo_fb_3は強制的に引き上げられることになる。 On the other hand, when the signal V_latch becomes high, the FET (S5) is turned on. As a result, the connection point between the resistors R55 and R56 is grounded, and the discharge from the capacitor C43 is started. Accordingly, the output voltage Vo_fb_2 of the operational amplifier 531 is forcibly lowered. Then, since the output voltage Vo_fb_2 is inverted by the operational amplifier 532, the voltage Vo_fb_3 that is input to the constant voltage control circuit 540 is forcibly raised.

なお、信号Ｖ_latchがハイになると、リセットタイマー回路５６２のコンパレータ５６２１の出力がハイになる。そうすると、コンデンサＣ２３へのチャージが開始される。コンデンサＣ２３の電圧が直流電源Ｖ_timeの出力電圧Ｖ_timeに達すると、コンパレータ５６２２の出力がハイになる。すなわち、信号Ｖ_RSがハイになる。なお、このコンデンサＣ２３の容量を適切に設計すれば、直流電源Ｖ_timeの出力電圧Ｖ_timeに達するまでの固定時間を所望の時間に設定できる。 Note that when the signal V_latch becomes high, the output of the comparator 5621 of the reset timer circuit 562 becomes high. Then, charging to the capacitor C23 is started. When the voltage of the capacitor C23 reaches the output voltage V_time of the DC power supply V_time, the output of the comparator 5622 becomes high. That is, the signal V_RS becomes high. If the capacity of the capacitor C23 is appropriately designed, the fixed time until the output voltage V_time of the DC power source V_time is reached can be set to a desired time.

なお、信号Ｖ_setが途中ハイとローで変化してもＮＡＮＤ回路５６１２の出力がローである限り、ＮＡＮＤ回路５６１１の出力はハイのままとなる。 Note that even if the signal V_set changes between high and low on the way, the output of the NAND circuit 5611 remains high as long as the output of the NAND circuit 5612 is low.

一方、信号Ｖ_RSがハイになると、ラッチ回路５６１のＦＥＴ（Ｓ３）がオンになり、ＮＡＮＤ回路５６１２の入力がローになるので、ＮＡＮＤ回路５６１１の出力がハイになる。この際、ＦＥＴ（Ｓ２）がオンになっていなければ、結局のところＮＡＮＤ回路５６１１の出力はローになる。 On the other hand, when the signal V_RS becomes high, the FET (S3) of the latch circuit 561 is turned on and the input of the NAND circuit 5612 becomes low, so that the output of the NAND circuit 5611 becomes high. At this time, if the FET (S2) is not turned on, the output of the NAND circuit 5611 eventually becomes low.

ＮＡＮＤ回路５６１１の出力がローになると、リセットタイマー回路５６２のコンパレータ５６２１はオフになるので、コンデンサＣ２３のチャージが停止され放電が始まり、コンデンサＣ２３の電圧がＶ_timeを下回るとコンパレータ５６２２の出力Ｖ_RSもローになる。 When the output of the NAND circuit 5611 becomes low, the comparator 5621 of the reset timer circuit 562 is turned off. Therefore, the charging of the capacitor C23 is stopped and discharging starts. When the voltage of the capacitor C23 falls below V_time, the output V_RS of the comparator 5622 is also low. become.

次に、図１４及び図１５に示した回路の動作を図１６及び図１７を用いて説明する。なお、ここではポイントとなる部分だけを説明する。 Next, the operation of the circuit shown in FIGS. 14 and 15 will be described with reference to FIGS. Here, only the point part will be described.

まず、図５（ａ）の電力点Ａなどにおいて十分太陽電池１００から電力供給が可能である状態における動作を図１６（ａ）乃至（ｈ）を用いて説明する。なお、図１６（ａ）乃至（ｈ）は、ある短い時間の動作を示しており、図１４及び図１５に示した回路の基本的な動作説明を行うための図である。 First, an operation in a state where power can be sufficiently supplied from the solar cell 100 at the power point A in FIG. 5A will be described with reference to FIGS. FIGS. 16A to 16H show an operation for a short time, and are diagrams for explaining the basic operation of the circuit shown in FIGS.

図１６（ａ）は、駆動信号発生回路５４２の出力であるスイッチングパルスＰulを表している。この間デューティー比はほぼ一定となっており、図１６（ｂ）に示すＤ／Ｄコンバータ回路５１０の出力電圧Ｖoも、図１６（ｃ）に示す出力電圧検出回路５２０の出力信号Ｖo_fbも、図中は大げさに示されているが、スイッチングに応じて多少リプルが発生する程度の変動だけで、Ｄ／Ｄコンバータ回路５１０の出力信号Ｖoの電圧の平均値Ｖo_aveも一定となっている。なお、図１６（ａ）乃至（ｈ）の状態では、ＤｕｔｙＭａｘ検出回路５５０と補正指示回路５６０と電圧検出信号補正回路５３０の補正処理部分とは動作しておらず、出力電圧検出回路５２０の出力電圧Ｖo_fbと電圧検出信号補正回路５３０の出力電圧Ｖo_fb_3とはほぼ同じとなっている。また図１６（ｈ）に示すように、電圧検出信号補正回路５３０のオペアンプ５３１は出力電圧検出回路５２０の出力電圧Ｖo_fbを反転させているので、電圧Ｖo_fb_2は出力電圧Ｖo_fb_3及びＶo_fbとは逆の波形となっている。 FIG. 16A shows the switching pulse Pul that is the output of the drive signal generation circuit 542. During this time, the duty ratio is substantially constant. The output voltage Vo of the D / D converter circuit 510 shown in FIG. 16B and the output signal Vo_fb of the output voltage detection circuit 520 shown in FIG. However, the average value Vo_ave of the voltage of the output signal Vo of the D / D converter circuit 510 is constant only by a fluctuation that causes a slight ripple according to switching. 16A to 16H, the DutyMax detection circuit 550, the correction instruction circuit 560, and the correction processing portion of the voltage detection signal correction circuit 530 are not operating, and the output of the output voltage detection circuit 520 is not operated. The voltage Vo_fb and the output voltage Vo_fb_3 of the voltage detection signal correction circuit 530 are substantially the same. Further, as shown in FIG. 16H, since the operational amplifier 531 of the voltage detection signal correction circuit 530 inverts the output voltage Vo_fb of the output voltage detection circuit 520, the voltage Vo_fb_2 has a waveform opposite to that of the output voltages Vo_fb_3 and Vo_fb. It has become.

図１６（ｃ）に示すように、電圧誤差検出回路５４１は、Ｖo_fb_3とＶ_Vrefの比較を行い、図１６（ｄ）に示すように、Ｖo_fb_3とＶ_Vrefとの差を反転させた電圧の出力信号Ａ1_Outを出力する。図１６（ａ）乃至（ｈ）の状態では、この出力信号Ａ1_Outの電圧は、ＤｕｔｙＭａｘ検出回路５５０における検出レベルに相当する電圧Ｖ_Dutyより低い電圧となっているので、上で述べたようにＤｕｔｙＭａｘ検出回路５５０は動作しない。動作しない状態を図１６（ｅ）乃至（ｇ）に示している。すなわち、出力信号Ａ1_Outの電圧は常にＶ_Dutyより低いので、ＤｕｔｙＭａｘ検出回路５５０のコンパレータ５５１の出力信号Ｖ_setもリセットタイマー回路５６２の出力Ｖ_RSもゼロのままになる。当然、コンパレータ５６２１の出力もオフのままなので、図１６（ｆ）に示すように、コンデンサＣ２３の電圧ＣＭＰ２_oもゼロのままになり、図１６（ｇ）に示すように、ラッチ回路５６１の出力Ｖ_latchもゼロのままである。 As shown in FIG. 16C, the voltage error detection circuit 541 compares Vo_fb_3 and V_Vref, and as shown in FIG. 16D, the voltage output signal A1_Out is obtained by inverting the difference between Vo_fb_3 and V_Vref. Is output. In the states of FIGS. 16A to 16H, the voltage of the output signal A1_Out is lower than the voltage V_Duty corresponding to the detection level in the DutyMax detection circuit 550. Therefore, as described above, the DutyMax detection is performed. Circuit 550 does not operate. FIGS. 16E to 16G show a state in which the device does not operate. That is, since the voltage of the output signal A1_Out is always lower than V_Duty, the output signal V_set of the comparator 551 of the DutyMax detection circuit 550 and the output V_RS of the reset timer circuit 562 remain zero. Naturally, since the output of the comparator 5621 remains off, the voltage CMP2_o of the capacitor C23 also remains zero as shown in FIG. 16 (f), and the output V_latch of the latch circuit 561 as shown in FIG. 16 (g). Remains zero.

次に、図１７（ａ）乃至（ｋ）を用いて、Ｄ／Ｄコンバータ回路５１０の出力Ｖoが低下し始めた場合の動作について説明する。なお、図１７（ａ）乃至（ｋ）は、本実施の形態の特徴を強調するように描かれているので、実際とは多少異なる部分もある。 Next, the operation when the output Vo of the D / D converter circuit 510 starts to decrease will be described with reference to FIGS. Note that FIGS. 17A to 17K are drawn so as to emphasize the features of the present embodiment, and therefore there are some differences from the actual ones.

上で説明し且つ図１７（ａ）及び（ｂ）に示すように、太陽電池１００からの電力供給が減少するか又は最大電力点を超えてＤ／Ｄコンバータ回路５１０が電力を引き出そうとすると、Ｄ／Ｄコンバータ回路５１０のＦＥＴ（Ｓ１）のゲート端子に対するスイッチングパルスＰulのデューティー比は所定の検出レベル（例えば最大）となる一方、Ｄ／Ｄコンバータ回路５１０の出力Ｖoは低下してしまう。図１７（ｃ）に示すように、出力Ｖoが低下すると、出力電圧検出回路５２０の出力Ｖo_fbも低下する。 As described above and shown in FIGS. 17 (a) and (b), if the power supply from the solar cell 100 decreases or exceeds the maximum power point, the D / D converter circuit 510 attempts to draw power. While the duty ratio of the switching pulse Pul to the gate terminal of the FET (S1) of the D / D converter circuit 510 becomes a predetermined detection level (for example, maximum), the output Vo of the D / D converter circuit 510 is lowered. As shown in FIG. 17C, when the output Vo decreases, the output Vo_fb of the output voltage detection circuit 520 also decreases.

一方、電圧誤差検出回路５４１は、現在のＶ_Vrefとの差を反転させるため、出力電圧検出回路５２０のＶo_fbが低下するならば、電圧誤差検出回路５４１の出力Ａ1_Outは反対に上昇することになる。そうすると、図１７（ｄ）に示すように、ＦＥＴ（Ｓ１）に対するスイッチングの周期の中で、電圧誤差検出回路５４１の出力Ａ1_Outの電圧が、スイッチングパルスＰulのデューティー比の検出レベルに相当する電圧Ｖ_Duty（例えばデューティー比の最大値に相当する電圧）を上回ることになる。 On the other hand, since the voltage error detection circuit 541 inverts the difference from the current V_Vref, if the Vo_fb of the output voltage detection circuit 520 decreases, the output A1_Out of the voltage error detection circuit 541 increases on the contrary. Then, as shown in FIG. 17D, the voltage V_Duty in which the voltage of the output A1_Out of the voltage error detection circuit 541 corresponds to the detection level of the duty ratio of the switching pulse Pul in the switching period for the FET (S1). (For example, a voltage corresponding to the maximum value of the duty ratio).

本実施の形態では、電圧誤差検出回路５４１の出力Ａ1_Outの電圧が電圧Ｖ_Dutyを超えると、図１７（ｅ）に示すように、その超えている時間だけＤｕｔｙＭａｘ検出回路５５０から検出信号Ｖ_setが出力される。そうすると、図１７（ｇ）に示すようにラッチ回路５６１は、信号Ｖ_latchをハイにする。信号Ｖ_latchがハイになっている期間は、同じく信号Ｖ_latchがハイになることによって上昇し始めるコンデンサＣ２３の電圧ＣＭＰ２_oが所定の電圧Ｖ_timeに到達するまでの期間である。より詳しくは、電圧ＣＭＰ２_oが所定の電圧Ｖ_timeに達すると、図１７（ｅ）に示すように信号Ｖ_RSがハイになるので、これに応じて信号Ｖ_latchはローになる。なお、電圧ＣＭＰ２_oは、信号Ｖ_latchがローになると急速に低下する。 In this embodiment, when the voltage of the output A1_Out of the voltage error detection circuit 541 exceeds the voltage V_Duty, the detection signal V_set is output from the DutyMax detection circuit 550 for the time exceeding the voltage V_Duty, as shown in FIG. The Then, as shown in FIG. 17G, the latch circuit 561 sets the signal V_latch to high. The period during which the signal V_latch is high is a period until the voltage CMP2_o of the capacitor C23 that starts to rise as the signal V_latch becomes high reaches the predetermined voltage V_time. More specifically, when the voltage CMP2_o reaches the predetermined voltage V_time, the signal V_RS becomes high as shown in FIG. 17 (e), and accordingly, the signal V_latch becomes low. Note that the voltage CMP2_o rapidly decreases when the signal V_latch goes low.

さらに、電圧検出信号補正回路５３０のコンパレータ５３１の出力電圧Ｖo_fb_2は、図１７（ｈ）に示すように、コンデンサＣ４３の放電に応じて信号Ｖ_latchがオンの期間中強制的に引き下げられる。そうすると、電圧検出信号補正回路５３０のコンパレータ５３２の出力電圧Ｖo_fb_3は、逆に強制的に引き上げられることになる。 Further, as shown in FIG. 17H, the output voltage Vo_fb_2 of the comparator 531 of the voltage detection signal correction circuit 530 is forcibly lowered in accordance with the discharge of the capacitor C43 while the signal V_latch is on. Then, the output voltage Vo_fb_3 of the comparator 532 of the voltage detection signal correction circuit 530 is forcibly raised.

従って、結局のところ図１７（ｉ）に示すように、電圧誤差検出回路５４１の出力Ａ1_Outは、一度検出レベルＶ＿Dutyを超えると急激に低下させられ、Ａ1_Out2として示されるように、その後徐々に電圧は上昇するようになる。この際、図１７（ｊ）に示すように、電圧Ａ1_Out2が三角波信号ＶＴＷ_1の電圧より高い期間、Ｄ／Ｄコンバータ回路５１０のＦＥＴ（Ｓ１）のスイッチングパルスＰul2がハイになる。すなわち、一旦スイッチングパルスＰul2のハイの期間は非常に短くなるが、コンデンサＣ４３のチャージに伴うＡ1_Out2の上昇に応じて徐々に長くなる。ということで、図１７（ｊ）に示すようなスイッチングパルスＰul2で駆動することになり、電力変換装置５００の出力電圧Ｖoは、図１７（ｋ）に示すように変化する。すなわち、出力電圧Ｖoは急激に減少することはなく、平均的にはある程度のレベルで多少増減することになる。 Therefore, after all, as shown in FIG. 17 (i), the output A1_Out of the voltage error detection circuit 541 is suddenly lowered once the detection level V_Duty is exceeded, and then the voltage gradually increases as indicated by A1_Out2. To rise. At this time, as shown in FIG. 17J, the switching pulse Pul2 of the FET (S1) of the D / D converter circuit 510 becomes high during a period in which the voltage A1_Out2 is higher than the voltage of the triangular wave signal VTW_1. That is, once the high period of the switching pulse Pul2 becomes very short, it gradually becomes longer as A1_Out2 rises as the capacitor C43 is charged. Therefore, the driving is performed with the switching pulse Pul2 as shown in FIG. 17 (j), and the output voltage Vo of the power conversion device 500 changes as shown in FIG. 17 (k). That is, the output voltage Vo does not decrease rapidly, but on average, it slightly increases or decreases at a certain level.

このように、信号Ｖ_latchがハイの所定時間だけ、急激に出力電圧検出回路５２０の出力に応じた電圧Ｖo_fb_3を引き上げているので、定電圧制御回路５４０からすると、電力変換装置５００の出力Ｖoが低下しても、出力電圧検出回路５２０の出力電圧Ｖo_fbと固定の目標電圧Ｖ_Vrefとの差があたかも小さくなったように見える。すなわち、定電圧制御回路５４０からすれば、制御の効果があったものと判断でき、Ｄ／Ｄコンバータ回路５１０の駆動レベルを落とすようになる。そうすれば、太陽電池１００の供給電力とＤ／Ｄコンバータ回路５１０によって引き出される電力とが早期に釣り合うようになる。その後は、太陽電池１００からの電力供給状態に応じて上で述べたものと同様の動作を繰り返せば、最大電力点を追跡していることになる。 Thus, since the voltage Vo_fb_3 corresponding to the output of the output voltage detection circuit 520 is suddenly increased for a predetermined time when the signal V_latch is high, the output Vo of the power conversion device 500 decreases from the constant voltage control circuit 540. Even so, it appears that the difference between the output voltage Vo_fb of the output voltage detection circuit 520 and the fixed target voltage V_Vref has become smaller. That is, the constant voltage control circuit 540 can determine that the control effect has been achieved, and the drive level of the D / D converter circuit 510 is lowered. Then, the power supplied from the solar cell 100 and the power drawn by the D / D converter circuit 510 can be balanced at an early stage. After that, if the same operation as described above is repeated according to the power supply state from the solar cell 100, the maximum power point is tracked.

［実施の形態４］
第４の実施の形態は、第２の実施の形態の変形である。[Embodiment 4]
The fourth embodiment is a modification of the second embodiment.

図１８に、本発明の第４の実施の形態に係るシステムの機能ブロック図を示す。図１８に示すシステムは、太陽電池システムであって、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置６００と、電力変換装置６００の出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００、並びに負荷Ａ乃至Ｃは、第２の実施の形態と同じである。 FIG. 18 shows a functional block diagram of a system according to the fourth embodiment of the present invention. The system shown in FIG. 18 is a solar cell system, and includes a solar cell 100, a power conversion device 600 that performs power conversion on the output from the solar cell 100, and a load connected to the output of the power conversion device 600. It has a storage battery 300 and various loads A to C. The solar cell 100, the load storage battery 300, and the loads A to C are the same as those in the second embodiment.

電力変換装置６００は、（Ａ）スイッチを有し、太陽電池１００からの出力電圧をスイッチのスイッチングによりＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路６１０と、（Ｂ）Ｄ／Ｄコンバータ回路６１０の出力電圧に応じた電圧の出力信号を出力する出力電圧検出回路６２０と、（Ｃ）出力電圧検出回路６２０の出力信号の電圧Ｖo_fbと目標電圧Ｖ_Vrefとの差に応じて、Ｄ／Ｄコンバータ回路６１０を制御する定電圧制御回路６３０と、（Ｄ）定電圧制御回路６３０から出力され且つＤ／Ｄコンバータ回路６１０のスイッチのオンオフを指示するスイッチング信号のデューティー比ＤutyがＤｕｔｙＭａｘ検出レベル補正回路６６０によって設定された検出レベルとなっている状態を検出するＤｕｔｙＭａｘ検出回路６４０と、（Ｅ）初期目標電圧Ｖref_1をそのまま目標電圧Ｖ_Vrefとして出力するか、ＤｕｔｙＭａｘ検出回路６４０の検出信号に応じて初期目標電圧を、目標電圧変更量補正回路６７０によって設定される時間の間調整して目標電圧Ｖ_Vrefを生成して、定電圧制御回路６３０へ出力する目標電圧調整回路６５０と、（Ｆ）出力電圧検出回路６２０からの出力Ｖo_fbに応じて、ＤｕｔｙＭａｘ検出回路６４０の検出レベルを補正するＤｕｔｙＭａｘ検出レベル補正回路６６０と、（Ｇ）出力電圧検出回路６２０からの出力Ｖo_fbに応じて、目標電圧調整回路６５０の調整時間を補正する目標電圧変更量補正回路６７０と、（Ｈ）ＤｕｔｙＭａｘ検出レベル補正回路６６０及び目標電圧変更量補正回路６７０で用いる信号を生成する発振回路６８０とを有する。 The power conversion apparatus 600 includes (A) a switch, and a D / D converter circuit 610 that performs DC / DC conversion on an output voltage from the solar cell 100 by switching of the switch, and (B) an output of the D / D converter circuit 610. An output voltage detection circuit 620 that outputs an output signal of a voltage corresponding to the voltage; and (C) a D / D converter circuit 610 according to the difference between the voltage Vo_fb of the output signal of the output voltage detection circuit 620 and the target voltage V_Vref. The duty ratio Duty of the switching signal output from the constant voltage control circuit 630 to be controlled and (D) the switching signal output from the constant voltage control circuit 630 and instructing on / off of the switch of the D / D converter circuit 610 is set by the DutyMax detection level correction circuit 660 A DutyMax detection circuit 640 for detecting a state at a detected level, and (E) an initial target power Vref_1 is output as the target voltage V_Vref as it is, or the initial target voltage is adjusted according to the detection signal of the DutyMax detection circuit 640 for the time set by the target voltage change amount correction circuit 670 to generate the target voltage V_Vref. A target voltage adjustment circuit 650 that outputs to the constant voltage control circuit 630; (F) a DutyMax detection level correction circuit 660 that corrects the detection level of the DutyMax detection circuit 640 according to the output Vo_fb from the output voltage detection circuit 620; (G) a target voltage change amount correction circuit 670 that corrects the adjustment time of the target voltage adjustment circuit 650 according to the output Vo_fb from the output voltage detection circuit 620; (H) a DutyMax detection level correction circuit 660 and a target voltage change amount. And an oscillation circuit 680 that generates a signal used in the correction circuit 670.

本実施の形態では、第２の実施の形態とは異なり、ＤｕｔｙＭａｘ検出回路６４０で用いるスイッチングパルスのデューティー比の検出レベルを適応的に変更するＤｕｔｙＭａｘ検出レベル補正回路６６０を導入している。これは、図１９（ａ）及び（ｂ）に示すように、例えば太陽電池１００に対する日照量に応じてＩ−Ｖ特性及びＩ−Ｐ特性が変化するためである。より具体的には、日照量が多い場合、Ｉ−Ｖ特性は例えば曲線ｐ１で表され、Ｉ−Ｐ特性は例えば曲線ｐ２で表される。また、日照量がやや減少すると、Ｉ−Ｖ特性は例えば曲線ｑ１で表され、Ｉ−Ｐ特性は例えばｑ２で表される。さらに、日照量がさらに減少すると、Ｉ−Ｖ特性は例えば曲線ｒ１で表され、Ｉ−Ｐ特性は例えばｒ２で表される。このように日照量が減少すると供給できる電流量が減少しており、最大電力点もＭ１、Ｍ２そしてＭｎと減少していることが分かる。そして、このような各最大電力点におけるスイッチングパルスのデューティー比は一致しないことも分かった。 In the present embodiment, unlike the second embodiment, a DutyMax detection level correction circuit 660 that adaptively changes the detection level of the duty ratio of the switching pulse used in the DutyMax detection circuit 640 is introduced. This is because, as shown in FIGS. 19A and 19B, for example, the IV characteristics and the IP characteristics change according to the amount of sunlight with respect to the solar cell 100. More specifically, when the amount of sunshine is large, the IV characteristic is represented by a curve p1, for example, and the IP characteristic is represented by a curve p2, for example. When the amount of sunshine is slightly reduced, the IV characteristic is represented by, for example, a curve q1, and the IP characteristic is represented by, for example, q2. Furthermore, when the amount of sunshine further decreases, the IV characteristic is represented by, for example, a curve r1, and the IP characteristic is represented by, for example, r2. Thus, it can be seen that when the amount of sunshine decreases, the amount of current that can be supplied decreases, and the maximum power point also decreases with M1, M2, and Mn. It was also found that the duty ratio of the switching pulse at each maximum power point does not match.

このことを図２０に示す。図２０において横軸は最大電力［Ｗ］を表し、縦軸はＤｕｔｙ比を表す。菱形のプロットを繋いだ曲線ｂは、ある太陽電池１００及び電力変換装置６００の組み合わせについての実際の最大電力とＤｕｔｙ比との対応関係を示しており、直線ａはその線形近似曲線を表している。このように十分に直線近似ができるような関係が、最大電力とＤｕｔｙ比との間には存在する。 This is shown in FIG. In FIG. 20, the horizontal axis represents the maximum power [W], and the vertical axis represents the duty ratio. A curve b connecting the rhombus plots shows the correspondence between the actual maximum power and the duty ratio for a combination of a certain solar cell 100 and the power conversion device 600, and the straight line a represents the linear approximation curve. . In this way, there is a relationship between the maximum power and the duty ratio that allows sufficient linear approximation.

また、Ｄｕｔｙ比と太陽電池１００の出力電圧Ｖpvと出力電流Ｉpvとの関係は以下のように表される。具体的には、図２１に示すように太陽電池１００の出力電圧をＶpv、出力電流Ｉpvとして、コイルＬ１に流れる電流をＩLとして、ダイオードＤ２における電圧降下をＶfとする。また、図２２（ａ）に示すように、デューティー比をｔ_on／Ｔsと表すものとする。そうすると、コイルＬ１に流れる電流ＩLは、図２２（ｂ）に模式的に示すようにスイッチングパルスＰulがオンになっている間に最大Ｉpeakに達するように増加する三角波となる。そして、１周期Ｔs内でコンデンサＣ１に流れ込む電流Ｉpvの総和Ａ１と、スイッチングパルスＰulのオンの期間中にコイルＬ１に流れる電流ＩLの総和Ａ２とは、太陽電池１００の供給電力とＤ／Ｄコンバータ回路６１０による駆動電力とが釣り合っている場合には等しくなる。従って、以下のような式で表される。
Ａ２＝１／２×Ｉpeak×ｔ_on
Ａ１＝Ｉpv×Ｔs
Ｉpeak＝（Ｖpv−Ｖf）／Ｌ×ｔ_on The relationship between the duty ratio, the output voltage Vpv of the solar cell 100, and the output current Ipv is expressed as follows. Specifically, as shown in FIG. 21, the output voltage of the solar cell 100 is Vpv, the output current Ipv, the current flowing through the coil L1 is IL, and the voltage drop in the diode D2 is Vf. Further, as shown in FIG. 22A, the duty ratio is represented as t _on / Ts. Then, the current IL flowing through the coil L1 becomes a triangular wave that increases to reach the maximum Ipeak while the switching pulse Pul is on, as schematically shown in FIG. The total A1 of the current Ipv flowing into the capacitor C1 within one cycle Ts and the total A2 of the current IL flowing through the coil L1 during the ON period of the switching pulse Pul are the power supplied to the solar cell 100 and the D / D converter. It becomes equal when the driving power by the circuit 610 is balanced. Therefore, it is expressed by the following formula.
A2 = 1/2 × Ipeak × t on
A1 = Ipv × Ts
Ipeak = (Vpv-Vf) / L × t on

Ａ１＝Ａ２であるから、上記式を組み合わせると以下のようになる。
（Ｖpv−Ｖf）／（２Ｌ）×ｔ_on ²＝Ｉpv×Ｔs
（Ｄｕｔｙ）²＝（ｔ_on／Ｔｓ）²
＝Ｉpv×２Ｌ／（Ｖpv−Ｖf）／ＴsSince A1 = A2, the above formula is combined as follows.
(Vpv-Vf) / (2L ) × t on 2 = Ipv × Ts
(Duty) ² = (t _on / Ts) ²
= Ipv × 2L / (Vpv−Vf) / Ts

ここで、最大電力時の電圧Ｖpvmax及び電流Ｉpvmaxであれば、以下のように表される。 Here, the voltage Vpvmax and the current Ipvmax at the maximum power are expressed as follows.

このような関係式からＤｕｔｙを設定する。このような関係式に従えば、太陽電池１００の出力電圧Ｖpvを検出することになるが、第２の実施の形態では太陽電池１００の出力電圧Ｖpvを検出して制御を行っておらず、Ｄ／Ｄコンバータ回路４１０の出力電圧Ｖoを検出している。典型的には、Ｄ／Ｄコンバータ回路の損失分だけ下がるが、Ｄ／Ｄコンバータ回路の出力電圧Ｖoは、太陽電池１００の出力電圧Ｖpvに比例しており、太陽電池１００の出力電圧Ｖpvの代わりに用いても精度上大きな問題はない。例えば、図２３に示すように、出力電圧検出回路６２０の出力電圧Ｖo_fbに応じて、最大電力時のＤｕｔｙに応じた電圧Ｖ_Dutyを変化させる。具体的には、電圧Ｖo_fbに比例するような電圧Ｖ_Dutyを設定する。 The duty is set from such a relational expression. According to such a relational expression, the output voltage Vpv of the solar cell 100 is detected, but in the second embodiment, the control is not performed by detecting the output voltage Vpv of the solar cell 100, and D The output voltage Vo of the / D converter circuit 410 is detected. Typically, the loss is reduced by the loss of the D / D converter circuit, but the output voltage Vo of the D / D converter circuit is proportional to the output voltage Vpv of the solar cell 100, and instead of the output voltage Vpv of the solar cell 100. There is no problem in accuracy even if it is used for the above. For example, as shown in FIG. 23, the voltage V_Duty corresponding to the duty at the maximum power is changed according to the output voltage Vo_fb of the output voltage detection circuit 620. Specifically, a voltage V_Duty that is proportional to the voltage Vo_fb is set.

すなわち、ＤｕｔｙＭａｘ検出レベル補正回路６６０は、図２３に示すように、出力電圧検出回路６２０の出力電圧Ｖo_fbに応じて電圧Ｖ_Dutyを生成して、ＤｕｔｙＭａｘ検出回路６４０に出力する。 That is, as shown in FIG. 23, the DutyMax detection level correction circuit 660 generates the voltage V_Duty according to the output voltage Vo_fb of the output voltage detection circuit 620 and outputs it to the DutyMax detection circuit 640.

ＤｕｔｙＭａｘ検出レベル補正回路６６０の構成例を図２４に示す。ＤｕｔｙＭａｘ検出レベル補正回路６６０は、発振回路６８０からの信号を加工して鋸波を生成する第１比較鋸波生成回路６６２と、出力電圧検出回路６２０の出力電圧Ｖo_fbと第１比較鋸波生成回路６６２の出力とを比較する比較器６６１と、比較器６６１からの比較結果を表す信号からＤｕｔｙＭａｘ検出回路６４０における検出レベルに相当する電圧Ｖ_Dutyを生成する検出レベル生成回路６６３とを有する。 An example of the configuration of the DutyMax detection level correction circuit 660 is shown in FIG. The DutyMax detection level correction circuit 660 includes a first comparison sawtooth wave generation circuit 662 that processes a signal from the oscillation circuit 680 to generate a sawtooth wave, an output voltage Vo_fb of the output voltage detection circuit 620, and a first comparison sawtooth wave generation circuit. A comparator 661 that compares the output of 662, and a detection level generation circuit 663 that generates a voltage V_Duty corresponding to the detection level in the DutyMax detection circuit 640 from a signal representing the comparison result from the comparator 661.

このようなＤｕｔｙＭａｘ検出レベル補正回路６６０では、発振回路６８０及び第１比較鋸波生成回路６６２により、三角波を生成して比較器６６１に出力する。比較器６６１は、この三角波と出力電圧検出回路６２０の出力電圧Ｖo_fbとを比較し、例えば出力電圧Ｖo_fbの上昇に応じてローの期間が短くなり、出力電圧Ｖo_fbの下降に応じてオフの時間が長くなるような信号を検出レベル生成回路６６３に出力する。検出レベル生成回路６６３は、比較器６６１からの信号に応じて、ローが短ければＶ_Dutyが高くなり、ローが長ければＶ_Dutyが低くなるように平滑化して、Ｖ_DutyをＤｕｔｙＭａｘ検出回路６４０に出力する。 In such a DutyMax detection level correction circuit 660, the oscillation circuit 680 and the first comparison sawtooth wave generation circuit 662 generate a triangular wave and output it to the comparator 661. The comparator 661 compares this triangular wave with the output voltage Vo_fb of the output voltage detection circuit 620. For example, the low period becomes shorter as the output voltage Vo_fb rises, and the off time becomes shorter as the output voltage Vo_fb falls. A signal that becomes longer is output to the detection level generation circuit 663. According to the signal from the comparator 661, the detection level generation circuit 663 smoothes the V_Duty so that V_Duty becomes high if the row is short, and V_Duty becomes low if the row is long, and outputs V_Duty to the DutyMax detection circuit 640.

さらに、本実施の形態では、Ｄ／Ｄコンバータ回路６１０の出力電圧Ｖoに応じて、目標電圧Ｖ_Vrefを調整する期間についても変化させる。 Further, in the present embodiment, the period for adjusting the target voltage V_Vref is also changed in accordance with the output voltage Vo of the D / D converter circuit 610.

すなわち、第２の実施の形態では、太陽電池１００の供給電力が下がると、それに応じて目標電圧Ｖ_Vrefを下げるような構成を採用している。そして、このＶ_Vrefの下げる量は、目標電圧調整回路４５０内のリセットタイマー回路におけるタイマー設定電圧Ｖ_timeの値により決まるようになっている。 That is, in the second embodiment, a configuration is adopted in which the target voltage V_Vref is lowered accordingly when the power supplied to the solar cell 100 decreases. The amount by which V_Vref is lowered is determined by the value of the timer setting voltage V_time in the reset timer circuit in the target voltage adjustment circuit 450.

ところが、Ｖ_timeが固定値であると、目標電圧Ｖ_Vrefの調整期間、すなわちコンデンサＣの放電時間が固定になり、コンデンサＣの電圧の高低に依存することになる。すなわち、電圧が高いときは大きく下がり、電圧が低いときは少ししか下がらない。 However, if V_time is a fixed value, the adjustment period of the target voltage V_Vref, that is, the discharge time of the capacitor C is fixed, and depends on the voltage level of the capacitor C. That is, the voltage drops greatly when the voltage is high, and decreases only slightly when the voltage is low.

そのため、Ｖ_timeの設定値によっては、Ｖ_Vrefが高いときには下がり過ぎることで最大電力点から大きく外れ、Ｖ_Vrefが低いときには下がり幅が少な過ぎて最大電力点に戻るのに時間がかかってしまうという問題がある。すなわち、効率よく太陽電池１００から電力が取り出せなくなる。 Therefore, depending on the set value of V_time, when V_Vref is high, it falls too far from the maximum power point, and when V_Vref is low, the fall width is too small and it takes time to return to the maximum power point. . That is, power cannot be taken out from the solar cell 100 efficiently.

従って、Ｖo_fbが高い場合にはＶ_timeを小さい値にして、すなわちＶ_Vrefを調整する時間を短くし、Ｖo_fbが低い場合にはＶ_timeを大きい値にして、すなわちＶ_Vrefを調整する時間を長くして、最大電力点へできるだけ早期に復帰できるようにする。このため、例えば図２５に示すようにＶo_fbに応じてＶ_timeを設定するようにする。すなわち、Ｖo_fbに対する比例係数を負の所定値に設定するものである。 Therefore, when Vo_fb is high, V_time is set to a small value, that is, the time for adjusting V_Vref is shortened. When Vo_fb is low, V_time is set to a large value, that is, the time for adjusting V_Vref is set to be long. To be able to return to the power point as soon as possible. For this reason, for example, as shown in FIG. 25, V_time is set according to Vo_fb. That is, the proportionality coefficient for Vo_fb is set to a negative predetermined value.

本実施の形態における目標電圧変更量補正回路６７０は、図２５に示すような関係に従って、出力電圧検出回路６２０の出力電圧Ｖo_fbに応じた電圧Ｖ_timeを生成して、目標電圧調整回路６５０に出力する。 The target voltage change amount correction circuit 670 in the present embodiment generates a voltage V_time corresponding to the output voltage Vo_fb of the output voltage detection circuit 620 according to the relationship shown in FIG. 25 and outputs the voltage V_time to the target voltage adjustment circuit 650. .

また、目標電圧変更量補正回路６７０は、例えば図２６に示すような構成を有する。なお、図２６では、目標電圧調整回路６５０の構成も示す。 The target voltage change amount correction circuit 670 has a configuration as shown in FIG. 26, for example. FIG. 26 also shows the configuration of the target voltage adjustment circuit 650.

目標電圧調整回路６５０は、（ａ）ＤｕｔｙＭａｘ検出回路６４０からのＤｕｔｙＭａｘ検出信号に応答して信号Ｖ_latchを出力するラッチ回路６５１と、（ｂ）ＤｕｔｙＭａｘ検出信号をラッチ回路６５１が受信してから、目標電圧変更量補正回路６７０によって設定された電圧Ｖ_timeに応じたタイマー設定時間（例えばコンデンサにチャージを始めて当該コンデンサの電圧がタイマー設定値Ｖ_timeに到達までの時間）を計測してその後リセット信号Ｖ_RSをラッチ回路６５１に出力することで信号Ｖ_latchの出力を停止させるリセットタイマー回路６５２と、（ｃ）信号Ｖ_latchが出力されていない場合には初期目標電圧Ｖref_1を目標電圧Ｖ_Vrefとして出力し、信号Ｖ_latchが出力されている間目標電圧Ｖ_Vrefを引き下げるように調整する目標電圧補正回路６５３とを有する。 The target voltage adjustment circuit 650 includes: (a) a latch circuit 651 that outputs a signal V_latch in response to the DutyMax detection signal from the DutyMax detection circuit 640; and (b) a target circuit after the latch circuit 651 receives the DutyMax detection signal. The timer setting time (for example, the time until the capacitor voltage reaches the timer setting value V_time after charging the capacitor is measured) according to the voltage V_time set by the voltage change amount correction circuit 670 is measured, and then the reset signal V_RS is latched A reset timer circuit 652 that stops the output of the signal V_latch by outputting to the circuit 651, and (c) when the signal V_latch is not output, the initial target voltage Vref_1 is output as the target voltage V_Vref, and the signal V_latch is output Target voltage correction to adjust the target voltage V_Vref to lower Circuit 653.

目標電圧変更量補正回路６７０は、発振回路６８０からの信号を加工して鋸波を生成する第２比較鋸波生成回路６７２と、出力電圧検出回路６２０の出力電圧Ｖo_fbと第２比較鋸波生成回路６７２の出力とを比較する比較器６７１と、比較器６７１からの比較結果を表す信号からリセットタイマー回路６５２で用いるタイマー設定時間に対応するタイマー設定電圧Ｖ_timeを生成するタイマーレベル生成回路６７３とを有する。 The target voltage change amount correction circuit 670 processes a signal from the oscillation circuit 680 to generate a sawtooth wave, a second comparison sawtooth wave generation circuit 672, an output voltage Vo_fb of the output voltage detection circuit 620, and a second comparison sawtooth wave generation. A comparator 671 that compares the output of the circuit 672, and a timer level generation circuit 673 that generates a timer setting voltage V_time corresponding to the timer setting time used in the reset timer circuit 652 from a signal representing the comparison result from the comparator 671. Have.

本実施の形態における電力変換装置６００内のＤ／Ｄコンバータ回路６１０、出力電圧検出回路６２０、定電圧制御回路６３０、ＤｕｔｙＭａｘ検出回路６４０及び目標電圧調整回路６５０の動作は、第２の実施の形態と同様であるから説明を省略する。 The operations of the D / D converter circuit 610, the output voltage detection circuit 620, the constant voltage control circuit 630, the DutyMax detection circuit 640, and the target voltage adjustment circuit 650 in the power conversion device 600 in the present embodiment are the second embodiment. Since it is the same as that of FIG.

また、ＤｕｔｙＭａｘ検出レベル補正回路６６０は、発振回路６８０からの信号と出力電圧検出回路６２０の出力電圧Ｖo_fbとを用いて図２３に示すような関係に従ってＤｕｔｙＭａｘ検出回路６４０の検出レベルに相当する電圧Ｖ_Dutyを調整する。さらに、目標電圧変更量補正回路６７０は、発振回路６８０からの信号と出力電圧検出回路６２０の出力電圧Ｖo_fbとを用いて図２５に示すような関係に従って目標電圧調整回路６５０のタイマー設定時間に対応する電圧Ｖ_timeを調整する。 Further, the DutyMax detection level correction circuit 660 uses the signal from the oscillation circuit 680 and the output voltage Vo_fb of the output voltage detection circuit 620 in accordance with a relationship as shown in FIG. 23, and a voltage V_Duty corresponding to the detection level of the DutyMax detection circuit 640. Adjust. Further, the target voltage change amount correction circuit 670 uses the signal from the oscillation circuit 680 and the output voltage Vo_fb of the output voltage detection circuit 620 to cope with the timer set time of the target voltage adjustment circuit 650 according to the relationship shown in FIG. The voltage V_time to be adjusted is adjusted.

例えば図２７（ａ）及び（ｂ）（太陽電池１００のＩ−Ｖ特性及びＩ−Ｐ特性）に示すように、日照量が減少すると、日照量が多い場合の特性曲線ｇの動作点（１）から日照量が少ない場合の特性曲線ｈの動作点（２）へ動作点が移動する。この際、Ｄ／Ｄコンバータ回路６１０の駆動レベルは同じであるから瞬間的に太陽電池１００から引き出される電流Ｉpvは同じであり、急激に電圧Ｖpv及び電力Ｐpvが落ちることになる。なお、動作点（１）では、ＤｕｔｙＭａｘ検出レベルがＶ_Duty_1であるものとする。 For example, as shown in FIGS. 27A and 27B (IV characteristics and IP characteristics of the solar cell 100), when the amount of sunlight decreases, the operating point (1) of the characteristic curve g when the amount of sunlight is large. ) To the operating point (2) of the characteristic curve h when the amount of sunshine is small. At this time, since the drive level of the D / D converter circuit 610 is the same, the current Ipv drawn instantaneously from the solar cell 100 is the same, and the voltage Vpv and the power Ppv drop suddenly. Note that at the operating point (1), the DutyMax detection level is V_Duty_1.

そうすると、出力電圧検出回路６２０の出力電圧Ｖo_fbは急激に落ちるため、それに応じてＤｕｔｙＭａｘ検出レベルはＶ_Duty_2（＜Ｖ_Duty_1）に下がる。これによって、Ｄ／Ｄコンバータ回路６１０の駆動レベルをより低下させる方向に働く。そうすると、動作点は動作点（３）に移動する。このように最大電力点を超えても電圧Ｖpvは上がり、出力電圧検出回路６２０の出力電圧Ｖo_fbも上がる。そうすると今度はＤｕｔｙＭａｘ検出レベルも上がることになる。そうすると今度はＤ／Ｄコンバータ回路６１０の駆動レベルを上げる方向に働くので、動作点は最大電力点方向に移動し始める。このようにして最大電力点付近で動作するように制御される。 Then, the output voltage Vo_fb of the output voltage detection circuit 620 drops rapidly, and accordingly, the DutyMax detection level falls to V_Duty_2 (<V_Duty_1). Thus, the driving level of the D / D converter circuit 610 is further lowered. Then, the operating point moves to the operating point (3). Thus, even when the maximum power point is exceeded, the voltage Vpv increases and the output voltage Vo_fb of the output voltage detection circuit 620 also increases. Then, the DutyMax detection level will also increase. Then, since this works in the direction of increasing the drive level of the D / D converter circuit 610, the operating point starts to move in the direction of the maximum power point. In this way, control is performed so as to operate near the maximum power point.

また、図２８（ａ）及び（ｂ）（太陽電池１００のＩ−Ｖ特性及びＩ−Ｐ特性）に示すように、日照量が増加すると、日照量が少ない場合の特性曲線ｈの動作点（４）から日照量が多い場合の特性曲線ｇの動作点（５）へ動作点が移動する。そうすると、Ｄ／Ｄコンバータ回路６１０の駆動レベルは同じであるから瞬間的に太陽電池１００から引き出される電流Ｉpvは増加し、電圧Ｖpv及び電力Ｐpvも増加することになる。なお、動作点（４）では、ＤｕｔｙＭａｘ検出レベルがＶ_Duty_4であるものとする。 As shown in FIGS. 28A and 28B (IV characteristics and IP characteristics of the solar cell 100), when the amount of sunshine increases, the operating point of the characteristic curve h when the amount of sunshine is small ( The operating point moves from 4) to the operating point (5) of the characteristic curve g when the amount of sunshine is large. Then, since the drive level of the D / D converter circuit 610 is the same, the current Ipv drawn from the solar cell 100 instantaneously increases, and the voltage Vpv and the power Ppv also increase. Note that at the operating point (4), the DutyMax detection level is V_Duty_4.

そうすると、出力電圧検出回路６２０の出力電圧Ｖo_fbは増加するため、それに応じてＤｕｔｙＭａｘ検出レベルはＶ_Duty_5（＞Ｖ_Duty_4）に上がる。そうすると、Ｖo_fbとＶ_Dutyとの差が広がるのでＤ／Ｄコンバータ回路６１０の駆動レベルをより上昇させる方向に働く。そうすると、動作点は動作点（６）に移動する。すなわち、駆動レベルが高くなりすぎて電力Ｐpvも電圧Ｖpvも電流Ｉpvも下がってしまう。そうすると、出力電圧検出回路６２０の出力電圧Ｖo_fbも下がるので、今度はＤｕｔｙＭａｘ検出レベルも下がる。そうするとＤ／Ｄコンバータ回路６１０の駆動レベルを下げる方向に働くので、動作点は最大電力点方向に移動し始める。このようにして電力最大点付近で動作するように制御される。 Then, the output voltage Vo_fb of the output voltage detection circuit 620 increases, and accordingly, the DutyMax detection level increases to V_Duty_5 (> V_Duty_4). Then, since the difference between Vo_fb and V_Duty widens, the drive level of the D / D converter circuit 610 is further increased. Then, the operating point moves to the operating point (6). That is, the drive level becomes too high, and the power Ppv, the voltage Vpv, and the current Ipv are lowered. As a result, the output voltage Vo_fb of the output voltage detection circuit 620 also decreases, and this time the DutyMax detection level also decreases. As a result, the drive level of the D / D converter circuit 610 is lowered, so that the operating point starts to move toward the maximum power point. In this way, control is performed so as to operate near the power maximum point.

以上のように、本実施の形態によれば、日照量の増減があっても最大電力点追跡を適切且つ高速に実施することができるようになる。 As described above, according to the present embodiment, the maximum power point tracking can be performed appropriately and at high speed even when the amount of sunlight is increased or decreased.

［実施の形態４の実施例］
第４の実施の形態は第２の実施の形態の変形であり、図７に示した太陽電池１００、Ｄ／Ｄコンバータ回路４１０、出力電圧検出回路４２０、蓄電池３００及び定電圧制御回路４３０は、本実施の形態における太陽電池１００、Ｄ／Ｄコンバータ回路６１０、出力電圧検出回路６２０、蓄電池３００及び定電圧制御回路６３０の具体的回路と同じである。[Example of Embodiment 4]
The fourth embodiment is a modification of the second embodiment. The solar cell 100, the D / D converter circuit 410, the output voltage detection circuit 420, the storage battery 300, and the constant voltage control circuit 430 shown in FIG. This is the same as the specific circuit of solar cell 100, D / D converter circuit 610, output voltage detection circuit 620, storage battery 300, and constant voltage control circuit 630 in the present embodiment.

ＤｕｔｙＭａｘ検出回路６４０、目標電圧調整回路６５０、ＤｕｔｙＭａｘ検出レベル補正回路６６０、目標電圧変更量補正回路６７０及び発振回路６８０の構成例については図２９乃至図３２を用いて説明する。 Configuration examples of the DutyMax detection circuit 640, the target voltage adjustment circuit 650, the DutyMax detection level correction circuit 660, the target voltage change amount correction circuit 670, and the oscillation circuit 680 will be described with reference to FIGS.

図２９に示すように、目標電圧調整回路６５０は、ラッチ回路６５１と、目標電圧補正回路６５３と、リセットタイマー回路６５２とを有する。ラッチ回路６５１及び目標電圧補正回路６５３とは、図８に示したラッチ回路４５１及び目標電圧補正回路４５３と同じなので説明を省略する。 As shown in FIG. 29, the target voltage adjustment circuit 650 includes a latch circuit 651, a target voltage correction circuit 653, and a reset timer circuit 652. The latch circuit 651 and the target voltage correction circuit 653 are the same as the latch circuit 451 and the target voltage correction circuit 453 shown in FIG.

一方、リセットタイマー回路６５２は、ほぼリセットタイマー回路４５２と同じであり、コンパレータ６５２１及び６５２２と、抵抗Ｒ３１乃至Ｒ３５と、コンデンサＣ２１とを有する。コンパレータ６５２１の正極側入力端子は、ラッチ回路６５１の出力に接続されており、コンパレータ６５２１の負極側入力端子は、抵抗Ｒ３１の一端及び抵抗Ｒ３２の一端に接続されている。抵抗Ｒ３１の他端は電源Ｖ_ccに接続されており、抵抗Ｒ３２の他端は接地されている。コンパレータ６５２１の出力端子は、抵抗Ｒ３３の一端及び抵抗Ｒ３４の一端に接続されており、抵抗Ｒ３３の他端は接地されている。抵抗Ｒ３４の他端は、コンデンサＣ２１の一端及びコンパレータ６５２２の正極側入力端子に接続されている。コンデンサＣ２１の他端は接地されている。コンパレータ６５２２の負極側入力端子は、端子Ｆを介して目標電圧変更量補正回路６７０のタイマーレベル生成回路６７３の出力に接続されている。コンパレータ６５２２の出力端子は、抵抗Ｒ３５の一端とラッチ回路６５１のＦＥＴ（Ｓ３）のゲート端子とに接続されている。Ｒ３５の他端は接地されている。On the other hand, the reset timer circuit 652 is substantially the same as the reset timer circuit 452, and includes comparators 6521 and 6522, resistors R31 to R35, and a capacitor C21. The positive input terminal of the comparator 6521 is connected to the output of the latch circuit 651, and the negative input terminal of the comparator 6521 is connected to one end of the resistor R31 and one end of the resistor R32. The other end of the resistor R31 is connected to the power source _Vcc , and the other end of the resistor R32 is grounded. The output terminal of the comparator 6521 is connected to one end of the resistor R33 and one end of the resistor R34, and the other end of the resistor R33 is grounded. The other end of the resistor R34 is connected to one end of the capacitor C21 and the positive input terminal of the comparator 6522. The other end of the capacitor C21 is grounded. The negative input terminal of the comparator 6522 is connected to the output of the timer level generation circuit 673 of the target voltage change amount correction circuit 670 via the terminal F. The output terminal of the comparator 6522 is connected to one end of the resistor R35 and the gate terminal of the FET (S3) of the latch circuit 651. The other end of R35 is grounded.

また、ＤｕｔｙＭａｘ検出回路６４０はコンパレータ６４１及び抵抗Ｒ１５を含む。コンパレータ６４１の正極側入力端子は、電圧誤差検出回路４３１の出力に接続されており、コンパレータ６４１の負極側入力端子は、ＤｕｔｙＭａｘ検出レベル補正回路６６０の出力に接続されている。コンパレータ６４１の出力端子は、抵抗Ｒ１５の一端とラッチ回路６５１のＦＥＴ（Ｓ２）のゲート端子と接続されている。抵抗Ｒ１５の他端は接地されている。 The DutyMax detection circuit 640 includes a comparator 641 and a resistor R15. The positive input terminal of the comparator 641 is connected to the output of the voltage error detection circuit 431, and the negative input terminal of the comparator 641 is connected to the output of the DutyMax detection level correction circuit 660. The output terminal of the comparator 641 is connected to one end of the resistor R15 and the gate terminal of the FET (S2) of the latch circuit 651. The other end of the resistor R15 is grounded.

図２９に示した回路の動作は、検出レベルに相当する電圧Ｖ_Dutyが変化する部分及びタイマー設定時間に対応する電圧Ｖ_timeが変化する部分以外は第２の実施の形態と同じである。 The operation of the circuit shown in FIG. 29 is the same as that of the second embodiment except for the part where the voltage V_Duty corresponding to the detection level changes and the part where the voltage V_time corresponding to the timer setting time changes.

図３０に示すように、ＤｕｔｙＭａｘ検出レベル補正回路６６０は、比較器６６１、検出レベル生成回路６６３及び第１比較鋸波生成回路６６２を含む。 As shown in FIG. 30, the DutyMax detection level correction circuit 660 includes a comparator 661, a detection level generation circuit 663, and a first comparison sawtooth wave generation circuit 662.

比較器６６１は、コンパレータ６６１１を有する。コンパレータ６６１１の正極側入力端子は、出力電圧検出回路６２０の出力に接続されており、コンパレータ６６１１の負極側入力端子は、第１比較鋸波生成回路６６２の出力に接続されている。コンパレータ６６１１の出力端子は、検出レベル生成回路６６３の入力に接続されている。 The comparator 661 includes a comparator 6611. The positive input terminal of the comparator 6611 is connected to the output of the output voltage detection circuit 620, and the negative input terminal of the comparator 6611 is connected to the output of the first comparison sawtooth wave generation circuit 662. The output terminal of the comparator 6611 is connected to the input of the detection level generation circuit 663.

また、検出レベル生成回路６６３は、抵抗Ｒ７２及びＲ７３とコンデンサＣ６２とを有する。コンパレータ６６１１の出力は、抵抗Ｒ７２の一端及び抵抗Ｒ７３の一端に接続されている。抵抗Ｒ７２の他端は接地されている。抵抗Ｒ７３の他端は、コンデンサＣ６２の一端と、ＤｕｔｙＭａｘ検出回路６４０とに接続されている。ＤｕｔｙＭａｘ検出回路６４０とは端子Ｇを介して接続される。コンデンサＣ６２の他端は接地されている。 The detection level generation circuit 663 includes resistors R72 and R73 and a capacitor C62. The output of the comparator 6611 is connected to one end of the resistor R72 and one end of the resistor R73. The other end of the resistor R72 is grounded. The other end of the resistor R73 is connected to one end of the capacitor C62 and the DutyMax detection circuit 640. The DutyMax detection circuit 640 is connected via a terminal G. The other end of the capacitor C62 is grounded.

第１比較鋸波生成回路６６２は、コンパレータ６６２１及び６６２４と、抵抗Ｒ６１乃至Ｒ７１及びＲ２６９と、コンデンサＣ６１と、ＦＥＴ（Ｓ１１）乃至（Ｓ１４）と、ＮＡＮＤ回路６６２２及び６６２３とを有する。 The first comparison sawtooth wave generation circuit 662 includes comparators 6621 and 6624, resistors R61 to R71 and R269, a capacitor C61, FETs (S11) to (S14), and NAND circuits 6622 and 6623.

コンパレータ６６２１の正極側入力端子は、端子Ｈを介して発振回路６８０の出力と接続され、コンパレータ６６２１の負極側入力端子は、抵抗Ｒ６１の一端と抵抗Ｒ６２の一端とに接続される。抵抗Ｒ６１の他端は電源Ｖ_ccに接続されている。抵抗Ｒ６２の他端は接地されている。コンパレータ６６２１の出力は、抵抗Ｒ６３の一端及びＦＥＴ（Ｓ１１）のゲート端子に接続されており、抵抗Ｒ６３の他端は接地されている。The positive input terminal of the comparator 6621 is connected to the output of the oscillation circuit 680 via the terminal H, and the negative input terminal of the comparator 6621 is connected to one end of the resistor R61 and one end of the resistor R62. The other end of the resistor R61 is connected to the power source _Vcc . The other end of the resistor R62 is grounded. The output of the comparator 6621 is connected to one end of the resistor R63 and the gate terminal of the FET (S11), and the other end of the resistor R63 is grounded.

ＦＥＴ（Ｓ１１）のソース端子は接地されており、ＦＥＴ（Ｓ１１）のドレイン端子は抵抗Ｒ６５を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ１１）のドレイン端子はＮＡＮＤ回路６６２２の第１の入力端子にも接続されている。The source terminal of the FET (S11) is grounded, and the drain terminal of the FET (S11) is connected to the power source _Vcc via the resistor R65. The drain terminal of the FET (S11) is also connected to the first input terminal of the NAND circuit 6622.

ＦＥＴ（Ｓ１２）のゲート端子はコンパレータ６６２４の出力端子に接続されており、ＦＥＴ（Ｓ１２）のソース端子は接地されており、ＦＥＴ（Ｓ１２）のドレイン端子は抵抗Ｒ６４を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ１２）のドレイン端子はＮＡＮＤ回路６６２３の第２の入力端子にも接続されている。The gate terminal of the FET (S12) is connected to the output terminal of the comparator 6624, the source terminal of the FET (S12) is grounded, and the drain terminal of the FET (S12) is connected to the power supply _Vcc via the resistor R64. Has been. The drain terminal of the FET (S12) is also connected to the second input terminal of the NAND circuit 6623.

ＮＡＮＤ回路６６２２の第２の入力端子には、ＮＡＮＤ回路６６２３の出力端子が接続されており、ＮＡＮＤ回路６６２３の第１の入力端子には、ＮＡＮＤ回路６６２２の出力端子が接続されている。このようなＮＡＮＤ回路を用いたラッチ回路は周知であり、ＡＮＤ回路等を用いる他の回路構成を採用することも可能である。また、ＮＡＮＤ回路６６２２の出力は、抵抗Ｒ６６の一端とＦＥＴ（Ｓ１３）のゲート端子とに接続されている。抵抗Ｒ６６の他端は接地されている。 The output terminal of the NAND circuit 6623 is connected to the second input terminal of the NAND circuit 6622, and the output terminal of the NAND circuit 6622 is connected to the first input terminal of the NAND circuit 6623. Such a latch circuit using a NAND circuit is well known, and other circuit configurations using an AND circuit or the like can be adopted. The output of the NAND circuit 6622 is connected to one end of the resistor R66 and the gate terminal of the FET (S13). The other end of the resistor R66 is grounded.

ＦＥＴ（Ｓ１３）のソース端子は接地されており、ＦＥＴ（Ｓ１３）のドレイン端子は抵抗Ｒ６７の一端とＦＥＴ（Ｓ１４）のゲート端子とに接続されている。抵抗Ｒ６７の他端は電源Ｖ_ccに接続されている。ＦＥＴ（Ｓ１４）のソース端子は接地されており、ＦＥＴ（Ｓ１４）のドレイン端子は、抵抗Ｒ６８の一端と抵抗Ｒ２６９の一端とに接続されている。抵抗Ｒ６８の他端は電源Ｖ_ccに接続されている。抵抗Ｒ２６９の他端は、コンデンサＣ６１の一端とコンパレータ６６２４の正極側入力端子と比較器６６１のコンパレータ６６１１の負極側入力端子とに接続されている。コンデンサＣ６１の他端は接地されている。コンパレータ６６２４の負極側入力端子は、抵抗Ｒ６９の一端と抵抗Ｒ７０の一端とに接続されている。抵抗Ｒ７０の他端は接地されており、抵抗Ｒ６９の他端は電源Ｖ_ccに接続されている。コンパレータ６６２４の出力端子は、抵抗Ｒ７１の一端及びＦＥＴ（Ｓ１２）のゲート端子に接続されている。抵抗Ｒ７１の他端は接地されている。The source terminal of the FET (S13) is grounded, and the drain terminal of the FET (S13) is connected to one end of the resistor R67 and the gate terminal of the FET (S14). The other end of the resistor R67 is connected to the power source _Vcc . The source terminal of the FET (S14) is grounded, and the drain terminal of the FET (S14) is connected to one end of the resistor R68 and one end of the resistor R269. The other end of the resistor R68 is connected to the power source _Vcc . The other end of the resistor R269 is connected to one end of the capacitor C61, the positive input terminal of the comparator 6624, and the negative input terminal of the comparator 6611 of the comparator 661. The other end of the capacitor C61 is grounded. The negative input terminal of the comparator 6624 is connected to one end of the resistor R69 and one end of the resistor R70. The other end of the resistor R70 is grounded, and the other end of the resistor R69 is connected to the power source _Vcc . The output terminal of the comparator 6624 is connected to one end of the resistor R71 and the gate terminal of the FET (S12). The other end of the resistor R71 is grounded.

図３１に示すように、発振回路６８０は、ダイオードＤ１１乃至１４と、インバータ６８１及び６８２と、抵抗Ｒ７４乃至Ｒ７７と、コンデンサＣ６３及びＣ６４とを有する。 As shown in FIG. 31, the oscillation circuit 680 includes diodes D11 to D14, inverters 681 and 682, resistors R74 to R77, and capacitors C63 and C64.

発振回路６８０の出力は、ダイオードＤ１１のアノードとダイオードＤ１２のカソードの接続点となっており、この接続点にはさらにインバータ６８１の入力と抵抗Ｒ７４の一端とが接続されている。ダイオードＤ１２のアノードは接地されており、ダイオードＤ１１のカソードは電源Ｖ_ccに接続されている。抵抗Ｒ７４の他端は、抵抗Ｒ７５の一端とコンデンサＣ６３の一端とに接続されている。 The output of the oscillation circuit 680 is a connection point between the anode of the diode D11 and the cathode of the diode D12, and the input of the inverter 681 and one end of the resistor R74 are further connected to this connection point. The anode of the diode D12 is grounded, and the cathode of the diode D11 is connected to the power source _Vcc . The other end of the resistor R74 is connected to one end of the resistor R75 and one end of the capacitor C63.

また、インバータ６８１の出力は、抵抗Ｒ７５の他端とコンデンサＣ６４の一端とに接続されている。コンデンサＣ６３の他端と抵抗Ｒ７６の一端とは、インバータ６８２の出力に接続されている。抵抗Ｒ７６の他端はコンデンサＣ６４の他端と抵抗Ｒ７７の一端とに接続されている。ダイオードＤ１３のアノードとダイオードＤ１４のカソードの接続点には、抵抗Ｒ７７の他端とインバータ６８２の入力とが接続されている。ダイオードＤ１３のカソードは電源Ｖ_ccに接続されている。ダイオードＤ１４のアノードは接地されている。The output of the inverter 681 is connected to the other end of the resistor R75 and one end of the capacitor C64. The other end of the capacitor C63 and one end of the resistor R76 are connected to the output of the inverter 682. The other end of the resistor R76 is connected to the other end of the capacitor C64 and one end of the resistor R77. The other end of the resistor R77 and the input of the inverter 682 are connected to the connection point between the anode of the diode D13 and the cathode of the diode D14. The cathode of the diode D13 is connected to the power supply _Vcc . The anode of the diode D14 is grounded.

図３２に示すように、目標電圧変更量補正回路６７０は、比較器６７１、タイマーレベル生成回路６７３及び第２比較鋸波生成回路６７２を含む。 As shown in FIG. 32, the target voltage change amount correction circuit 670 includes a comparator 671, a timer level generation circuit 673, and a second comparison sawtooth wave generation circuit 672.

比較器６７１は、コンパレータ６７１１を有する。コンパレータ６７１１の負極側入力端子は、出力電圧検出回路６２０の出力に接続されており、コンパレータ６７１１の正極側入力端子は、第２比較鋸波生成回路６７２の出力に接続されている。 The comparator 671 has a comparator 6711. The negative input terminal of the comparator 6711 is connected to the output of the output voltage detection circuit 620, and the positive input terminal of the comparator 6711 is connected to the output of the second comparison sawtooth wave generation circuit 672.

また、タイマーレベル生成回路６７３は、抵抗Ｒ１７２及びＲ１７３とコンデンサＣ１６２とを有する。コンパレータ６７１１の出力は、抵抗Ｒ１７２の一端及び抵抗Ｒ１７３の一端に接続されている。抵抗Ｒ１７２の他端は接地されている。抵抗Ｒ１７３の他端は、コンデンサＣ１６２の一端と、目標電圧調整回路６５０のリセットタイマー回路６５２とに接続されている。目標電圧調整回路６５０のリセットタイマー回路６５２とは端子Ｆを介して接続される。 The timer level generation circuit 673 includes resistors R172 and R173 and a capacitor C162. The output of the comparator 6711 is connected to one end of the resistor R172 and one end of the resistor R173. The other end of the resistor R172 is grounded. The other end of the resistor R173 is connected to one end of the capacitor C162 and the reset timer circuit 652 of the target voltage adjustment circuit 650. The reset timer circuit 652 of the target voltage adjustment circuit 650 is connected via a terminal F.

第２比較鋸波生成回路６７２は、コンパレータ６７２１及び６７２４と、抵抗Ｒ１６１乃至Ｒ１７１及びＲ３６９と、コンデンサＣ１６１と、ＦＥＴ（Ｓ１１１）乃至（Ｓ１１４）と、ＮＡＮＤ回路６７２２及び６７２３とを有する。 The second comparison sawtooth wave generation circuit 672 includes comparators 6721 and 6724, resistors R161 to R171 and R369, a capacitor C161, FETs (S111) to (S114), and NAND circuits 6722 and 6723.

コンパレータ６７２１の正極側入力端子は、端子Ｈを介して発振回路６８０の出力と接続され、コンパレータ６７２１の負極側入力端子は、抵抗Ｒ１６１の一端と抵抗Ｒ１６２の一端とに接続される。抵抗Ｒ１６１の他端は電源Ｖ_ccに接続されている。抵抗Ｒ１６２の他端は接地されている。コンパレータ６７２１の出力は、抵抗Ｒ１６３の一端及びＦＥＴ（Ｓ１１１）のゲート端子に接続されており、抵抗Ｒ１６３の他端は接地されている。The positive input terminal of the comparator 6721 is connected to the output of the oscillation circuit 680 via the terminal H, and the negative input terminal of the comparator 6721 is connected to one end of the resistor R161 and one end of the resistor R162. The other end of the resistor R161 is connected to the power source _Vcc . The other end of the resistor R162 is grounded. The output of the comparator 6721 is connected to one end of the resistor R163 and the gate terminal of the FET (S111), and the other end of the resistor R163 is grounded.

ＦＥＴ（Ｓ１１１）のソース端子は接地されており、ＦＥＴ（Ｓ１１１）のドレイン端子は抵抗Ｒ１６５を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ１１１）のドレイン端子はＮＡＮＤ回路６７２２の第１の入力端子にも接続されている。The source terminal of the FET (S 111) is grounded, and is connected to the power supply V _cc and the drain terminal via the resistor R165 of the FET (S 111). The drain terminal of the FET (S111) is also connected to the first input terminal of the NAND circuit 6722.

ＦＥＴ（Ｓ１１２）のゲート端子はコンパレータ６７２４の出力端子に接続されており、ＦＥＴ（Ｓ１１２）のソース端子は接地されており、ＦＥＴ（Ｓ１１２）のドレイン端子は抵抗Ｒ１６４を介して電源Ｖ_ccに接続されている。また、ＦＥＴ（Ｓ１１２）のドレイン端子はＮＡＮＤ回路６７２３の第２の入力端子にも接続されている。The gate terminal of the FET (S112) is connected to the output terminal of the comparator 6724, the source terminal of the FET (S112) is grounded, connected to the power supply V _cc and the drain terminal via the resistor R164 of the FET (S112) Has been. The drain terminal of the FET (S112) is also connected to the second input terminal of the NAND circuit 6723.

ＮＡＮＤ回路６７２２の第２の入力端子には、ＮＡＮＤ回路６７２３の出力端子が接続されており、ＮＡＮＤ回路６７２３の第２の入力端子には、ＮＡＮＤ回路６７２２の出力端子が接続されている。また、ＮＡＮＤ回路６７２２の出力は、抵抗Ｒ１６６の一端とＦＥＴ（Ｓ１１３）のゲート端子とに接続されている。抵抗Ｒ１６６の他端は接地されている。 The output terminal of the NAND circuit 6723 is connected to the second input terminal of the NAND circuit 6722, and the output terminal of the NAND circuit 6722 is connected to the second input terminal of the NAND circuit 6723. The output of the NAND circuit 6722 is connected to one end of the resistor R166 and the gate terminal of the FET (S113). The other end of the resistor R166 is grounded.

ＦＥＴ（Ｓ１１３）のソース端子は接地されており、ＦＥＴ（Ｓ１１３）のドレイン端子は抵抗Ｒ１６７の一端とＦＥＴ（Ｓ１１４）のゲート端子とに接続されている。抵抗Ｒ１６７の他端は電源Ｖ_ccに接続されている。ＦＥＴ（Ｓ１１４）のソース端子は接地されており、ＦＥＴ（Ｓ１１４）のドレイン端子は、抵抗Ｒ１６８の一端と抵抗Ｒ３６９の一端とに接続されている。抵抗Ｒ１６８の他端は電源Ｖ_ccに接続されている。抵抗Ｒ３６９の他端は、コンデンサＣ１６１の一端とコンパレータ６７２４の正極側入力端子と比較器６７１のコンパレータ６７１１の正極側入力端子とに接続されている。コンデンサＣ１６１の他端は接地されている。コンパレータ６７２４の負極側入力端子は、抵抗Ｒ１６９の一端と抵抗Ｒ１７０の一端とに接続されている。抵抗Ｒ１７０の他端は接地されており、抵抗Ｒ１６９の他端は電源Ｖ_ccに接続されている。コンパレータ６７２４の出力端子は、抵抗Ｒ１７１の一端及びＦＥＴ（Ｓ１１２）のゲート端子に接続されている。抵抗Ｒ１７１の他端は接地されている。The source terminal of the FET (S113) is grounded, and the drain terminal of the FET (S113) is connected to one end of the resistor R167 and the gate terminal of the FET (S114). The other end of the resistor R167 is connected to the power source _Vcc . The source terminal of the FET (S114) is grounded, and the drain terminal of the FET (S114) is connected to one end of the resistor R168 and one end of the resistor R369. The other end of the resistor R168 is connected to the power source _Vcc . The other end of the resistor R369 is connected to one end of the capacitor C161, the positive input terminal of the comparator 6724, and the positive input terminal of the comparator 6711 of the comparator 671. The other end of the capacitor C161 is grounded. The negative input terminal of the comparator 6724 is connected to one end of the resistor R169 and one end of the resistor R170. The other end of the resistor R170 is grounded, and the other end of the resistor R169 is connected to the power source _Vcc . The output terminal of the comparator 6724 is connected to one end of the resistor R171 and the gate terminal of the FET (S112). The other end of the resistor R171 is grounded.

図３３及び図３４に図３０及び図３１に示した回路の波形図を示す。図３３（ａ）は、発振回路６８０の出力ＯＳＣ＿１を示す。波形のほぼ中央が０Ｖであり、抵抗Ｒ６２及びＲ６１の抵抗値をＲ６２及びＲ６１とすると、電源電圧Ｖ_cc×Ｒ６２／（Ｒ６１＋Ｒ６２）が閾値となっている。発振回路６８０の出力ＯＳＣ＿１が、この閾値を超えるか否かがコンパレータ６６２１で判断され、図３３（ｂ）に示すように閾値を超えたところで信号Ｖ_SET_Dはハイになる。さらに、第１比較鋸波生成回路６６２はラッチ回路を含んでおり、図３３（ｃ）に示すようにＮＡＮＤ回路６６２２の出力Ｖ_latch_Dもハイになる。そして図３３（ｄ）に示すように、コンデンサＣ６１の電荷のチャージが進み、電圧Ｖ_tri_Dも上昇する。抵抗Ｒ６９及びＲ７０の抵抗値をＲ６９及びＲ７０と表すとして、電圧Ｖ_tri_Dが、電源電圧Ｖ_cc×Ｒ７０／（Ｒ６９＋Ｒ７０）に達するまで上昇すると、図３３（ｅ）に示すようにリセット信号Ｖ_RS_Dが出力されて、ＦＥＴ（Ｓ１２）がオンになる。そうすると、ＮＡＮＤ回路６６２２の出力Ｖ_latch_Dはローに変化し、コンデンサＣ６１からの放電が開始されるので電圧Ｖ_tri_Dも減少する。このような処理が繰り返される。33 and 34 show waveform diagrams of the circuits shown in FIGS. 30 and 31. FIG. FIG. 33A shows the output OSC_1 of the oscillation circuit 680. FIG. When the center of the waveform is 0 V and the resistance values of the resistors R62 and R61 are R62 and R61, the power supply voltage V _cc × R62 / (R61 + R62) is a threshold value. The comparator 6621 determines whether or not the output OSC_1 of the oscillation circuit 680 exceeds this threshold value, and the signal V_SET_D becomes high when the threshold value is exceeded as shown in FIG. Further, the first comparison sawtooth wave generation circuit 662 includes a latch circuit, and the output V_latch_D of the NAND circuit 6622 becomes high as shown in FIG. Then, as shown in FIG. 33 (d), the charge of the capacitor C61 proceeds, and the voltage V_tri_D also increases. Assuming that the resistance values of the resistors R69 and R70 are represented as R69 and R70, when the voltage V_tri_D rises until it reaches the power supply voltage _Vcc × R70 / (R69 + R70), a reset signal V_RS_D is output as shown in FIG. FET (S12) is turned on. Then, the output V_latch_D of the NAND circuit 6622 changes to low, and the discharge from the capacitor C61 is started, so that the voltage V_tri_D also decreases. Such a process is repeated.

一方、コンパレータ６６１１は、図３４（ａ）に示すように、出力電圧検出回路６２０の出力Ｖo_fbと第１比較鋸波生成回路６６２の出力Ｖ_tri_Dとを比較する。そうすると、図３４（ｃ）に示すように、コンパレータ６６１１の出力は、Ｖ_tri_Dの方が高い電圧の期間にローとなる。この矩形波は、検出レベル生成回路６６３によって平滑化されて、図３４（ｂ）に示すような検出レベルに相当する電圧Ｖ_Dutyとして出力される。実線と点線とで示されているように、出力電圧検出回路６２０の出力Ｖo_fbが実線であれば、図３４（ｃ）に示すようにＣＭＰ_oのローの期間は短くなり、図３４（ｂ）に示すように出力Ｖ_Dutyは上昇する。一方、出力電圧検出回路６２０の出力Ｖo_fbが点線（＝Ｖo_fb2）であれば、図３４（ｃ）に示すようにＣＭＰ_oのローの期間が長くなり、図３４（ｂ）に示すように出力Ｖ_Dutyは下降する。なお、図３４（ｂ）中Ｖ_Duty_aveはＶo_fbに対応するＶ_Dutyの平均値を表しており、Ｖ_Duty_ave2はＶo_fb2に対応するＶ_Dutyの平均値を表している。 On the other hand, the comparator 6611 compares the output Vo_fb of the output voltage detection circuit 620 with the output V_tri_D of the first comparison sawtooth wave generation circuit 662 as shown in FIG. Then, as shown in FIG. 34C, the output of the comparator 6611 becomes low during a period in which V_tri_D is higher. This rectangular wave is smoothed by the detection level generation circuit 663 and output as a voltage V_Duty corresponding to the detection level as shown in FIG. If the output Vo_fb of the output voltage detection circuit 620 is a solid line as shown by a solid line and a dotted line, the CMP_o low period is shortened as shown in FIG. As shown, the output V_Duty increases. On the other hand, if the output Vo_fb of the output voltage detection circuit 620 is a dotted line (= Vo_fb2), the CMP_o low period becomes longer as shown in FIG. 34C, and the output V_Duty becomes higher as shown in FIG. Descend. In FIG. 34B, V_Duty_ave represents the average value of V_Duty corresponding to Vo_fb, and V_Duty_ave2 represents the average value of V_Duty corresponding to Vo_fb2.

図３５及び図３６に図３１及び図３２に示した回路の波形図を示す。図３５（ａ）は、発振回路６８０の出力ＯＳＣ＿１を示す。波形のほぼ中央が０Ｖであり、抵抗Ｒ１６２及びＲ１６１の抵抗値をＲ１６２及びＲ１６１とすると、電源電圧Ｖ_cc×Ｒ１６２／（Ｒ１６１＋Ｒ１６２）が閾値となっている。発振回路６８０の出力ＯＳＣ＿１が、この閾値を超えるか否かがコンパレータ６７２１で判断され、図３５（ｂ）に示すように閾値を超えたところで信号Ｖ_SET_Tはハイになる。さらに、第２比較鋸波発生回路６７２はラッチ回路を含んでおり、図３５（ｃ）に示すようにＮＡＮＤ回路６７２２の出力Ｖ_latch_Tもハイになる。そして図３５（ｄ）に示すように、コンデンサＣ１６１の電荷のチャージが進み、電圧Ｖ_tri_Tも上昇する。抵抗Ｒ１７０及びＲ１６９の抵抗値をＲ１７０及びＲ１６９とすると、電圧Ｖ_tri_Tが、電源電圧Ｖ_cc×Ｒ１７０／（Ｒ１６９＋Ｒ１７０）に達するまで上昇すると、図３５（ｅ）に示すようにリセット信号Ｖ_RS_Tが出力されて、ＦＥＴ（Ｓ１１２）がオンになる。そうすると、ＮＡＮＤ回路６７２２の出力Ｖ_latch_Tはローに変化し、コンデンサＣ１６１からの放電が開始されるので電圧Ｖ_tri_Tも減少する。このような処理が繰り返される。Ｖ_tri_DとＶ_tri_Tの波形が少々異なるのは、コンデンサＣ６１とコンデンサＣ１６１の容量が違うためである。35 and 36 show waveform diagrams of the circuits shown in FIGS. 31 and 32. FIG. FIG. 35A shows the output OSC_1 of the oscillation circuit 680. FIG. When the center of the waveform is 0 V and the resistance values of the resistors R162 and R161 are R162 and R161, the power supply voltage V _cc × R162 / (R161 + R162) is a threshold value. The comparator 6721 determines whether or not the output OSC_1 of the oscillation circuit 680 exceeds this threshold value, and the signal V_SET_T becomes high when the threshold value is exceeded as shown in FIG. Further, the second comparison sawtooth wave generation circuit 672 includes a latch circuit, and the output V_latch_T of the NAND circuit 6722 becomes high as shown in FIG. Then, as shown in FIG. 35D, the charge of the capacitor C161 is charged, and the voltage V_tri_T is also increased. Assuming that the resistance values of the resistors R170 and R169 are R170 and R169, when the voltage V_tri_T rises until it reaches the power supply voltage _Vcc × R170 / (R169 + R170), a reset signal V_RS_T is output as shown in FIG. , FET (S112) is turned on. Then, the output V_latch_T of the NAND circuit 6722 changes to low, and the discharge from the capacitor C161 is started, so that the voltage V_tri_T also decreases. Such a process is repeated. The waveforms of V_tri_D and V_tri_T are slightly different because the capacities of the capacitor C61 and the capacitor C161 are different.

一方、コンパレータ６７１１では、図３６（ａ）に示すように、出力電圧検出回路６２０の出力Ｖo_fbと第２比較鋸波生成回路６７２の出力Ｖ_tri_Tとを比較する。そうすると、図３６（ｃ）に示すように、コンパレータ６７１１の出力は、Ｖ_tri_Tの方が高い電圧の期間にハイとなる。この点もＤｕｔｙＭａｘ検出レベル補正回路６６０と異なる点である。この矩形波は、タイマーレベル生成回路６７３によって平滑化されて、図３６（ｂ）に示すようなタイマー設定時間に対応する電圧Ｖ_timeとして出力される。実線と点線とで示されているように、出力電圧検出回路６２０の出力Ｖo_fbが実線であれば、図３６（ｃ）に示すようにＣＭＰ３_oのハイの期間は短くなり、図３６（ｂ）に示すように出力Ｖ_timeは下降する。一方、出力電圧検出回路６２０の出力Ｖo_fbが点線（＝Ｖo_fb2）であれば、図３６（ｃ）に示すようにＣＭＰ３_oのハイの期間が長くなり、図３６（ｂ）に示すように出力Ｖ_timeは上昇する。なお、図３６（ｂ）中Ｖ_time_aveはＶo_fbに対応するＶ_timeの平均値を表しており、Ｖ_time_ave2はＶo_fb2に対応するＶ_timeの平均値を表している。 On the other hand, the comparator 6711 compares the output Vo_fb of the output voltage detection circuit 620 with the output V_tri_T of the second comparison sawtooth wave generation circuit 672 as shown in FIG. Then, as shown in FIG. 36 (c), the output of the comparator 6711 becomes high during a period in which V_tri_T is higher. This point is also different from the DutyMax detection level correction circuit 660. This rectangular wave is smoothed by the timer level generation circuit 673 and output as a voltage V_time corresponding to the timer set time as shown in FIG. If the output Vo_fb of the output voltage detection circuit 620 is a solid line as shown by the solid line and the dotted line, the high period of CMP3_o is shortened as shown in FIG. As shown, the output V_time falls. On the other hand, if the output Vo_fb of the output voltage detection circuit 620 is a dotted line (= Vo_fb2), the high period of CMP3_o becomes longer as shown in FIG. 36C, and the output V_time becomes higher as shown in FIG. To rise. In FIG. 36B, V_time_ave represents an average value of V_time corresponding to Vo_fb, and V_time_ave2 represents an average value of V_time corresponding to Vo_fb2.

このように図２３及び図２５を実際に実装することができるようになる。 Thus, FIG. 23 and FIG. 25 can be actually mounted.

その他の回路の動作は第２の実施の形態と同じであるから、説明を省略する。 Since other circuit operations are the same as those in the second embodiment, the description thereof is omitted.

［実施の形態４の変形］
第４の実施の形態でも述べたように、ＤｕｔｙＭａｘ検出回路６４０の検出レベルは、太陽電池１００の出力電力Ｐpvに応じて変化させることが好ましい。従って、第４の実施の形態の変形に係る太陽電池システムの機能ブロック図を図３７に示す。[Modification of Embodiment 4]
As described in the fourth embodiment, the detection level of the DutyMax detection circuit 640 is preferably changed according to the output power Ppv of the solar cell 100. Therefore, FIG. 37 shows a functional block diagram of a solar cell system according to a modification of the fourth embodiment.

太陽電池システムは、太陽電池１００と、太陽電池１００からの出力電圧を検出する太陽電池出力電圧検出回路８００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置７００と、電力変換装置７００の出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００、並びに負荷Ａ乃至Ｃは、第２の実施の形態と同じである。 The solar cell system includes a solar cell 100, a solar cell output voltage detection circuit 800 that detects an output voltage from the solar cell 100, a power conversion device 700 that performs power conversion on the output from the solar cell 100, and power conversion A load storage battery 300 connected to the output of the apparatus 700 and various loads A to C are included. The solar cell 100, the load storage battery 300, and the loads A to C are the same as those in the second embodiment.

電力変換装置７００は、（Ａ）スイッチを有し、太陽電池１００からの出力電圧をスイッチのスイッチングによりＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路６１０と、（Ｂ）Ｄ／Ｄコンバータ回路６１０の出力電圧に応じた電圧の出力信号を出力する出力電圧検出回路６２０と、（Ｃ）出力電圧検出回路６２０の出力信号の電圧Ｖo_fbと目標電圧Ｖ_Vrefとの差に応じて、Ｄ／Ｄコンバータ回路６１０を制御する定電圧制御回路６３０と、（Ｄ）定電圧制御回路６３０から出力され且つＤ／Ｄコンバータ回路６１０のスイッチのオンオフを指示するスイッチング信号のデューティー比ＤutyがＤｕｔｙＭａｘ検出レベル補正回路７６０によって設定された検出レベルとなっている状態を検出するＤｕｔｙＭａｘ検出回路６４０と、（Ｅ）初期目標電圧Ｖref_1をそのまま目標電圧Ｖ_Vrefとして出力するか、ＤｕｔｙＭａｘ検出回路６４０の検出信号に応じて初期目標電圧を、目標電圧変更量補正回路６７０によって設定されるタイマー設定時間の間調整して目標電圧Ｖ_Vrefを生成して、定電圧制御回路６３０へ出力する目標電圧調整回路６５０と、（Ｆ）太陽電池出力電圧検出回路８００からの出力Ｖpv_fbに応じて、ＤｕｔｙＭａｘ検出回路６４０の検出レベルを補正するＤｕｔｙＭａｘ検出レベル補正回路７６０と、（Ｇ）出力電圧検出回路６２０からの出力Ｖo_fbに応じて、目標電圧調整回路６５０の調整時間を補正する目標電圧変更量補正回路６７０と、（Ｈ）ＤｕｔｙＭａｘ検出レベル補正回路７６０及び目標電圧変更量補正回路６７０で用いる信号を生成する発振回路６８０とを有する。 The power conversion device 700 includes (A) a switch, and a D / D converter circuit 610 that DC / DC converts an output voltage from the solar cell 100 by switching the switch, and (B) an output of the D / D converter circuit 610. An output voltage detection circuit 620 that outputs an output signal of a voltage corresponding to the voltage; and (C) a D / D converter circuit 610 according to the difference between the voltage Vo_fb of the output signal of the output voltage detection circuit 620 and the target voltage V_Vref. The duty ratio Duty of the switching signal output from the constant voltage control circuit 630 to be controlled and (D) the switching signal output from the constant voltage control circuit 630 and instructing on / off of the switch of the D / D converter circuit 610 is set by the DutyMax detection level correction circuit 760 A DutyMax detection circuit 640 for detecting a state at a detected level, and (E) an initial target power Vref_1 is output as the target voltage V_Vref as it is, or the initial target voltage is adjusted according to the detection signal of the DutyMax detection circuit 640 for the timer setting time set by the target voltage change amount correction circuit 670 to generate the target voltage V_Vref Then, the target voltage adjustment circuit 650 output to the constant voltage control circuit 630, and (F) DutyMax detection level correction for correcting the detection level of the DutyMax detection circuit 640 according to the output Vpv_fb from the solar cell output voltage detection circuit 800. A circuit 760, (G) a target voltage change amount correction circuit 670 for correcting the adjustment time of the target voltage adjustment circuit 650 in accordance with the output Vo_fb from the output voltage detection circuit 620, (H) a DutyMax detection level correction circuit 760, And an oscillation circuit 680 that generates a signal used in the target voltage change amount correction circuit 670. .

このように、太陽電池出力電圧検出回路８００を導入したため、この太陽電池出力電圧検出回路８００からの出力電圧Ｖpv_fbを用いるようにＤｕｔｙＭａｘ検出レベル補正回路７６０を変更したＤｕｔｙＭａｘ検出レベル補正回路７６０を導入している。 As described above, since the solar cell output voltage detection circuit 800 is introduced, the DutyMax detection level correction circuit 760 in which the DutyMax detection level correction circuit 760 is changed to use the output voltage Vpv_fb from the solar cell output voltage detection circuit 800 is introduced. ing.

図２０には最大電力ＰpvとＤｕｔｙの関係を示したが、最大電力が決まればそのときの電圧Ｖpvmaxと電流Ｉpvmaxは一意に決まる。従って、太陽電池の出力電圧Ｖpvに応じてＤｕｔｙを決定すればよい。さらに、Ｄｕｔｙと検出レベルに相当する電圧Ｖ_Dutyとの間には一定の関係があるので、太陽電池の出力電圧Ｖpvと電圧Ｖ_Dutyとの関係も導き出すことができる。ある太陽電池１００及び電力変換装置７００では、Ｖpv_fbとＶ_Dutyとの間には、図３８で菱形点列で示すような関係が見出された。図３８において横軸は太陽電池１００の出力電圧Ｖpvを表し、縦軸はＶ_Dutyを表す。太陽電池の出力電圧Ｖpvと電圧Ｖ_Dutyとの関係は、正方形点を繋ぐ近似直線で示すように線形性が高い。従って、例えば図３９に示すように、ＤｕｔｙＭａｘ検出レベル補正回路７６０が、太陽電池出力電圧検出回路８００の出力電圧Ｖpv_fbに比例した電圧Ｖ_Dutyを出力するようにすれば、日照量に応じて適切に検出レベルを設定することができるようになる。 FIG. 20 shows the relationship between the maximum power Ppv and the duty. When the maximum power is determined, the voltage Vpvmax and the current Ipvmax at that time are uniquely determined. Accordingly, the duty may be determined according to the output voltage Vpv of the solar cell. Furthermore, since there is a certain relationship between the duty and the voltage V_Duty corresponding to the detection level, the relationship between the output voltage Vpv of the solar cell and the voltage V_Duty can also be derived. In a certain solar cell 100 and power conversion device 700, a relationship as shown by a rhombus dot sequence in FIG. 38 was found between Vpv_fb and V_Duty. In FIG. 38, the horizontal axis represents the output voltage Vpv of the solar cell 100, and the vertical axis represents V_Duty. The relationship between the output voltage Vpv and the voltage V_Duty of the solar cell is highly linear as shown by the approximate straight line connecting the square points. Therefore, for example, as shown in FIG. 39, if the DutyMax detection level correction circuit 760 outputs a voltage V_Duty proportional to the output voltage Vpv_fb of the solar cell output voltage detection circuit 800, it can be detected appropriately according to the amount of sunlight. You can set the level.

ＤｕｔｙＭａｘ検出レベル補正回路７６０の構成を図４０に示すが、基本的には第４の実施の形態と同じである。すなわち、ＤｕｔｙＭａｘ検出レベル補正回路７６０は、発振回路６８０からの信号を加工して鋸波を生成する第３比較鋸波生成回路７６２と、太陽電池出力電圧検出回路８００の出力電圧Ｖpv_fbと第３比較鋸波生成回路７６２の出力とを比較する比較器７６１と、比較器７６１からの比較結果を表す信号からＤｕｔｙＭａｘ検出回路６４０における検出レベルに相当する電圧Ｖ_Dutyを生成する検出レベル生成回路７６３とを有する。 The configuration of the DutyMax detection level correction circuit 760 is shown in FIG. 40, but is basically the same as that of the fourth embodiment. That is, the DutyMax detection level correction circuit 760 processes the signal from the oscillation circuit 680 to generate a sawtooth wave, a third comparison sawtooth wave generation circuit 762, and a third comparison with the output voltage Vpv_fb of the solar cell output voltage detection circuit 800. A comparator 761 that compares the output of the sawtooth wave generation circuit 762 and a detection level generation circuit 763 that generates a voltage V_Duty corresponding to the detection level in the DutyMax detection circuit 640 from a signal representing the comparison result from the comparator 761. .

このようなＤｕｔｙＭａｘ検出レベル補正回路７６０では、発振回路６８０及び第３比較鋸波生成回路７６２により、三角波を生成して比較回路７６１に出力する。比較回路７６１は、この三角波と太陽電池出力電圧検出回路８００の出力電圧Ｖpv_fbとを比較し、例えば電圧Ｖpv_fbの上昇に応じてローの期間が短くなり、出力電圧Ｖpv_fbの下降に応じてローの時間が長くなるような信号を検出レベル生成回路７６３に出力する。検出レベル生成回路７６３は、比較回路７６１からの信号に応じて、ローが短ければＶ_Dutyが高くなり、ローが長ければＶ_Dutyが低くなるように平滑化して、Ｖ_DutyをＤｕｔｙＭａｘ検出回路６４０に出力する。 In such a DutyMax detection level correction circuit 760, the oscillation circuit 680 and the third comparison sawtooth wave generation circuit 762 generate a triangular wave and output it to the comparison circuit 761. The comparison circuit 761 compares this triangular wave with the output voltage Vpv_fb of the solar cell output voltage detection circuit 800. For example, the low period becomes shorter as the voltage Vpv_fb increases, and the low time corresponds to the decrease in the output voltage Vpv_fb. Is output to the detection level generation circuit 763. According to the signal from the comparison circuit 761, the detection level generation circuit 763 performs smoothing so that V_Duty is high when the low is short and V_Duty is low when the low is long, and outputs V_Duty to the DutyMax detection circuit 640.

このようにすれば、第４の実施の形態と同様の効果を得ることができるようになる。 In this way, the same effect as that of the fourth embodiment can be obtained.

［実施の形態４の変形の実施例］
ここでは第４の実施の形態の実施例とは異なる部分のみを示す。図４１に、太陽電池１００、太陽電池出力電圧検出回路８００、Ｄ／Ｄコンバータ回路６１０、出力電圧検出回路６２０、蓄電池３００及び定電圧制御回路６３０を示す。但し、太陽電池１００及び蓄電池３００は第２の実施の形態と同じであるので説明を省略する。また、Ｄ／Ｄコンバータ回路６１０も図７に示したＤ／Ｄコンバータ回路４１０と同じであり、出力電圧検出回路６２０も図７に示した出力電圧検出回路４２０と同じであるから、これ以上の説明は省略する。さらに、定電圧制御回路６３０に含まれる電圧誤差検出回路４３１及び駆動信号発生回路４３２は、図７における電圧誤差検出回路４３１及び駆動信号発生回路４３２と同じであるから、これ以上の説明は省略する。[Example of Modification of Embodiment 4]
Here, only the parts different from the example of the fourth embodiment are shown. FIG. 41 shows a solar cell 100, a solar cell output voltage detection circuit 800, a D / D converter circuit 610, an output voltage detection circuit 620, a storage battery 300, and a constant voltage control circuit 630. However, since the solar cell 100 and the storage battery 300 are the same as those in the second embodiment, description thereof is omitted. The D / D converter circuit 610 is the same as the D / D converter circuit 410 shown in FIG. 7, and the output voltage detection circuit 620 is also the same as the output voltage detection circuit 420 shown in FIG. Description is omitted. Further, the voltage error detection circuit 431 and the drive signal generation circuit 432 included in the constant voltage control circuit 630 are the same as the voltage error detection circuit 431 and the drive signal generation circuit 432 in FIG. .

太陽電池出力電圧検出回路８００は、抵抗Ｒ８１及びＲ８２を含む。そして、太陽電池１００の抵抗Ｒ１に、抵抗Ｒ８１の一端が接続され、抵抗Ｒ８１の他端は抵抗Ｒ８２の一端に接続され、抵抗Ｒ８２の他端は接地されている。そして、抵抗Ｒ８１と抵抗Ｒ８２の接続点の電圧がＶpv_fbとして接続端子Ｊを介してＤｕｔｙＭａｘ検出レベル補正回路７６０の比較器７６１に出力される。このように、太陽電池出力電圧検出回路８００は、太陽電池１００の出力電圧Ｖpvを抵抗Ｒ８１と抵抗Ｒ８２とで抵抗分割している。 Solar cell output voltage detection circuit 800 includes resistors R81 and R82. One end of the resistor R81 is connected to the resistor R1 of the solar cell 100, the other end of the resistor R81 is connected to one end of the resistor R82, and the other end of the resistor R82 is grounded. Then, the voltage at the connection point between the resistor R81 and the resistor R82 is output as Vpv_fb to the comparator 761 of the DutyMax detection level correction circuit 760 via the connection terminal J. Thus, the solar cell output voltage detection circuit 800 resistance-divides the output voltage Vpv of the solar cell 100 by the resistor R81 and the resistor R82.

また、図４２に、ＤｕｔｙＭａｘ検出レベル補正回路７６０の構成を示す。基本的には、図３０に示したＤｕｔｙＭａｘ検出レベル補正回路６６０と同じである。異なっている部分は、比較器７６１に含まれるコンパレータ７６１１の正極側入力端子に、太陽電池出力電圧検出回路８００の出力が接続端子Ｊを介して接続されている部分だけである。参照符号は異なっているが回路構成自体はこれ以上の相違はない。 FIG. 42 shows the configuration of the DutyMax detection level correction circuit 760. This is basically the same as the DutyMax detection level correction circuit 660 shown in FIG. The only difference is that the output of the solar cell output voltage detection circuit 800 is connected to the positive input terminal of the comparator 7611 included in the comparator 761 via the connection terminal J. Although the reference numerals are different, there is no further difference in the circuit configuration itself.

ＤｕｔｙＭａｘ検出レベル補正回路７６０の動作を表す波形図を図４３に示す。但し、太陽電池出力電圧検出回路８００の出力電圧Ｖpv_fbは、出力電圧検出回路６２０の出力電圧Ｖo_fbとは多少波形が異なる。これはＦＥＴ（Ｓ１）のスイッチングに応じて電圧が多少下がるようにリプルが生成されているためである。しかし動作自体は同じである。図４３（ａ）に示すように、第３比較鋸波生成回路７６２からの出力電圧Ｖ_tri_Dと電圧Ｖpv_fbとを比較して、図４３（ｃ）に示すように出力電圧Ｖ_tri_Dが電圧Ｖpv_fbを上回る期間、コンパレータ７６１１の出力ＣＭＰ_oはローになる。この出力ＣＭＰ_oは検出レベル生成回路７６３で平滑化されて、図４３（ｂ）に示すような検出レベルに相当する電圧Ｖ_Dutyが生成される。このようにＣＭＰ_oがローの期間Ｖ_Dutyは下降する。なお、Ｖpv_fbが上昇すればＣＭＰ_oがローとなる期間が短くなりＶ_Dutyは上昇し、Ｖpv_fbが下降すればＣＭＰ_oがローとなる期間が長くなりＶ_Dutyは下降するという点は、図３４と同じである。 A waveform diagram representing the operation of the DutyMax detection level correction circuit 760 is shown in FIG. However, the output voltage Vpv_fb of the solar battery output voltage detection circuit 800 is slightly different in waveform from the output voltage Vo_fb of the output voltage detection circuit 620. This is because the ripple is generated so that the voltage drops somewhat according to the switching of the FET (S1). However, the operation itself is the same. As shown in FIG. 43A, the output voltage V_tri_D from the third comparison sawtooth wave generation circuit 762 is compared with the voltage Vpv_fb, and as shown in FIG. 43C, the output voltage V_tri_D exceeds the voltage Vpv_fb. The output CMP_o of the comparator 7611 goes low. The output CMP_o is smoothed by the detection level generation circuit 763 to generate a voltage V_Duty corresponding to the detection level as shown in FIG. Thus, the period V_Duty during which CMP_o is low falls. Note that when Vpv_fb rises, the period during which CMP_o goes low is shortened and V_Duty rises, and when Vpv_fb falls, the period during which CMP_o goes low becomes long and V_Duty falls, as in FIG.

なお、Ｖ_timeの調整については、第４の実施の形態の実施例と同じように出力電圧検出回路６２０の出力電圧Ｖo_fbに基づき行われるので、回路として変更部分はない。Ｖ_timeについては、Ｖo_fbに応じた処理に用いられるので、Ｖo_fbに応じて調整される方が好ましい。 Since the adjustment of V_time is performed based on the output voltage Vo_fb of the output voltage detection circuit 620 as in the example of the fourth embodiment, there is no change in the circuit. Since V_time is used for processing according to Vo_fb, it is preferable to adjust according to Vo_fb.

その他の回路は第２の実施の形態及び第４の実施の形態と同じであり、効果についても同様である。 Other circuits are the same as those in the second and fourth embodiments, and the effects are also the same.

［実施の形態５］
本実施の形態は、第３の実施の形態の変形である。この変形は、第４の実施の形態において第２の実施の形態に加えた変形と同様のものである。[Embodiment 5]
This embodiment is a modification of the third embodiment. This modification is the same as the modification added to the second embodiment in the fourth embodiment.

図４４に示すように、本実施の形態に係る太陽電池システムは、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置９００と、電力変換装置９００の出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００並びに負荷Ａ乃至Ｃは、第２の実施の形態と同様である。 As shown in FIG. 44, the solar cell system according to the present embodiment is connected to solar cell 100, power conversion device 900 that performs power conversion on the output from solar cell 100, and the output of power conversion device 900. A load storage battery 300 and various loads A to C. Solar cell 100, load storage battery 300, and loads A to C are the same as in the second embodiment.

電力変換装置９００は、（Ａ）スイッチを有し、太陽電池１００からの出力電圧をスイッチのスイッチングによりＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路９１０と、（Ｂ）Ｄ／Ｄコンバータ回路９１０の出力電圧に応じた電圧の出力信号を電圧検出信号補正回路９３０に出力する出力電圧検出回路９２０と、（Ｃ）補正指示回路９６０からの出力に従って出力電圧検出回路９２０からの検出信号の電圧Ｖo_fbを補正して、補正後の検出信号Ｖo_fb_3を出力する電圧検出信号補正回路９３０と、（Ｄ）固定の目標電圧Ｖ_Vrefと電圧検出信号補正回路９３０からの補正後検出信号の電圧Ｖo_fb_3との差に応じて、Ｄ／Ｄコンバータ回路９１０を制御する定電圧制御回路９４０と、（Ｅ）定電圧制御回路９４０から出力され且つＤ／Ｄコンバータ回路９１０のスイッチのオンオフを指示するスイッチングパルスのデューティー比ＤutyがＤｕｔｙＭａｘ検出レベル補正回路９７０によって設定された検出レベルとなっている状態を検出するＤｕｔｙＭａｘ検出回路９５０と、（Ｆ）ＤｕｔｙＭａｘ検出回路９５０からの検出信号に応じてタイマー設定時間（具体的には電圧Ｖ_timeで決まる期間）の間、電圧検出信号補正回路９３０に対して補正の指示Ｖ_latchを出力する補正指示回路９６０と、（Ｇ）出力電圧検出回路９２０からの出力Ｖo_fbに応じて、ＤｕｔｙＭａｘ検出回路９５０の検出レベルを補正するＤｕｔｙＭａｘ検出レベル補正回路９７０と、（Ｈ）出力電圧検出回路９２０からの出力Ｖo_fbに応じて、補正指示回路９６０におけるタイマー設定時間に対応する電圧Ｖ_timeを補正する補正指示量補正回路９８０と、（Ｉ）ＤｕｔｙＭａｘ検出レベル補正回路９７０及び補正指示量補正回路９８０で用いる信号を生成する発振回路９９０とを有する。 The power conversion device 900 includes (A) a switch, and a D / D converter circuit 910 that DC / DC converts the output voltage from the solar cell 100 by switching the switch, and (B) an output of the D / D converter circuit 910. An output voltage detection circuit 920 that outputs an output signal of a voltage corresponding to the voltage to the voltage detection signal correction circuit 930, and (C) corrects the voltage Vo_fb of the detection signal from the output voltage detection circuit 920 according to the output from the correction instruction circuit 960. Then, according to the voltage detection signal correction circuit 930 that outputs the detection signal Vo_fb_3 after correction, and (D) the difference between the fixed target voltage V_Vref and the voltage Vo_fb_3 of the detection signal after correction from the voltage detection signal correction circuit 930. A constant voltage control circuit 940 for controlling the D / D converter circuit 910; and (E) a D / D converter circuit 9 output from the constant voltage control circuit 940 and A duty-max detection circuit 950 for detecting a state in which the duty ratio Duty of the switching pulse instructing on / off of the switch of 0 is a detection level set by the duty-max detection level correction circuit 970, and (F) from the duty-max detection circuit 950 A correction instruction circuit 960 that outputs a correction instruction V_latch to the voltage detection signal correction circuit 930 during a timer setting time (specifically, a period determined by the voltage V_time) according to the detection signal; and (G) output voltage detection. A DutyMax detection level correction circuit 970 that corrects the detection level of the DutyMax detection circuit 950 according to the output Vo_fb from the circuit 920, and (H) a timer in the correction instruction circuit 960 according to the output Vo_fb from the output voltage detection circuit 920. Correction to correct the voltage V_time corresponding to the set time And the extensive correction circuit 980, and an oscillation circuit 990 for generating a signal for use in (I) DUTYmax detection level correction circuit 970 and the correction instruction amount correction circuit 980.

第３の実施の形態に対して追加されたのはＤｕｔｙＭａｘ検出レベル補正回路９７０と補正指示量補正回路９８０と発振回路９９０とである。ＤｕｔｙＭａｘ検出レベル補正回路９７０は、第４の実施の形態におけるＤｕｔｙＭａｘ検出レベル補正回路６６０と同じである。すなわち、図４５に示すように、ＤｕｔｙＭａｘ検出レベル補正回路９７０は、発振回路９９０からの信号を加工して鋸波を生成する第１比較鋸波生成回路６６２と、出力電圧検出回路９２０の出力電圧Ｖo_fbと第１比較鋸波生成回路６６２の出力とを比較する比較器６６１と、比較器６６１からの比較結果を表す信号からＤｕｔｙＭａｘ検出回路９５０における検出レベルに相当する電圧Ｖ_Dutyを生成する検出レベル生成回路６６３とを有する。 Added to the third embodiment are a DutyMax detection level correction circuit 970, a correction instruction amount correction circuit 980, and an oscillation circuit 990. The DutyMax detection level correction circuit 970 is the same as the DutyMax detection level correction circuit 660 in the fourth embodiment. That is, as shown in FIG. 45, the DutyMax detection level correction circuit 970 processes the signal from the oscillation circuit 990 to generate a sawtooth wave, and the output voltage of the output voltage detection circuit 920. A comparator 661 that compares Vo_fb with the output of the first comparison sawtooth wave generation circuit 662, and a detection level generation that generates a voltage V_Duty corresponding to the detection level in the DutyMax detection circuit 950 from the signal representing the comparison result from the comparator 661 Circuit 663.

また、補正指示量補正回路９８０は、第４の実施の形態における目標電圧変更量補正回路６７０の構成と同じである。すなわち、図４６に示すように、補正指示量補正回路９８０は、発振回路９９０からの信号を加工して鋸波を生成する第２比較鋸波生成回路６７２と、出力電圧検出回路９２０の出力電圧Ｖo_fbと第２比較鋸波生成回路６７２の出力とを比較する比較器６７１と、比較器６７１からの比較結果を表す信号からリセットタイマー回路９６２で用いるタイマー設定時間に対応するタイマー設定電圧Ｖ_timeを生成するタイマーレベル生成回路６７３とを有する。なお、図４６にも示すように、補正指示回路９６０は、図１２に示した第３の実施の形態における補正指示回路５６０の構成とほぼ同じである。すなわち、補正指示回路９６０は、ＤｕｔｙＭａｘ検出回路９５０からの検出信号に応じて所定期間ハイになる信号Ｖ_latchを、電圧検出信号補正回路９３０に出力するラッチ回路５６１と、ラッチ回路５６１からの信号Ｖ_latchがハイになると補正指示量補正回路９８０から出力されるタイマー設定電圧Ｖ_timeに応じた所定時間を計測して、当該所定時間経過後にラッチ回路５６１にリセット信号Ｖ_RSを出力して信号Ｖ_latchをローに変化させるリセットタイマー回路９６２とを有する。 Further, the correction instruction amount correction circuit 980 has the same configuration as the target voltage change amount correction circuit 670 in the fourth embodiment. That is, as shown in FIG. 46, the correction instruction amount correction circuit 980 processes the signal from the oscillation circuit 990 to generate a sawtooth wave, and the output voltage of the output voltage detection circuit 920. A comparator 671 that compares Vo_fb and the output of the second comparison sawtooth wave generation circuit 672, and a timer setting voltage V_time corresponding to the timer setting time used in the reset timer circuit 962 from the signal representing the comparison result from the comparator 671 And a timer level generation circuit 673. As shown in FIG. 46, the correction instruction circuit 960 has substantially the same configuration as the correction instruction circuit 560 in the third embodiment shown in FIG. That is, the correction instruction circuit 960 outputs a signal V_latch that is high for a predetermined period according to a detection signal from the DutyMax detection circuit 950 to the voltage detection signal correction circuit 930 and a signal V_latch from the latch circuit 561. When it becomes high, a predetermined time corresponding to the timer setting voltage V_time output from the correction instruction amount correction circuit 980 is measured, and after the predetermined time has elapsed, the reset signal V_RS is output to the latch circuit 561 to change the signal V_latch to low. A reset timer circuit 962.

このように基本的な動作は第３の実施の形態と同じであり、第３の実施の形態に対して追加された回路の動作は第４の実施の形態において追加された回路の動作と同じになる。 Thus, the basic operation is the same as that of the third embodiment, and the operation of the circuit added to the third embodiment is the same as the operation of the circuit added in the fourth embodiment. become.

［実施の形態５の実施例］
図１４に示した太陽電池１００、Ｄ／Ｄコンバータ回路５１０、出力電圧検出回路５２０、蓄電池３００及び定電圧制御回路５４０は、本実施の形態における太陽電池１００、Ｄ／Ｄコンバータ回路９１０、出力電圧検出回路９２０、蓄電池３００及び定電圧制御回路９４０の具体的回路と同じである。従って図示を省略する。[Example of Embodiment 5]
The solar cell 100, the D / D converter circuit 510, the output voltage detection circuit 520, the storage battery 300, and the constant voltage control circuit 540 shown in FIG. 14 are the solar cell 100, the D / D converter circuit 910, and the output voltage in this embodiment. The specific circuits of the detection circuit 920, the storage battery 300, and the constant voltage control circuit 940 are the same. Therefore, illustration is abbreviate | omitted.

図４７に、ＤｕｔｙＭａｘ検出回路９５０と、ラッチ回路５６１及びリセットタイマー回路９６２を有する補正指示回路９６０と、電圧検出信号補正回路９３０とを示す。ラッチ回路５６１は、図１５に示したラッチ回路と同じであるから同じ参照符号を付している。また、電圧検出信号補正回路９３０は、図１５に示した電圧検出信号補正回路５３０と同じ構成を有している。従ってこれらの回路の説明は省略する。 FIG. 47 shows a DutyMax detection circuit 950, a correction instruction circuit 960 having a latch circuit 561 and a reset timer circuit 962, and a voltage detection signal correction circuit 930. The latch circuit 561 is the same as the latch circuit shown in FIG. The voltage detection signal correction circuit 930 has the same configuration as the voltage detection signal correction circuit 530 shown in FIG. Therefore, description of these circuits is omitted.

一方、リセットタイマー回路９６２は、ほぼリセットタイマー回路５６２と同じであり、コンパレータ９６２１及び９６２２と、抵抗Ｒ３１乃至Ｒ３５と、コンデンサＣ２３とを有する。コンパレータ９６２１の正極側入力端子は、ラッチ回路５６１の出力に接続されており、コンパレータ９６２１の負極側入力端子は、抵抗Ｒ３１の一端及び抵抗Ｒ３２の一端に接続されている。抵抗Ｒ３１の他端は電源Ｖ_ccに接続されており、抵抗Ｒ３２の他端は接地されている。コンパレータ９６２１の出力端子は、抵抗Ｒ３３の一端及び抵抗Ｒ３４の一端に接続されており、抵抗Ｒ３３の他端は接地されている。抵抗Ｒ３４の他端は、コンデンサＣ２３の一端及びコンパレータ９６２２の正極側入力端子に接続されている。コンデンサＣ２３の他端は接地されている。コンパレータ９６２２の負極側入力端子は、端子Ｆを介して補正指示量補正回路９８０のタイマーレベル生成回路６７３の出力に接続されている。コンパレータ９６２２の出力端子は、抵抗Ｒ３５の一端とラッチ回路５６１のＦＥＴ（Ｓ３）のゲート端子とに接続されている。抵抗Ｒ３５の他端は接地されている。On the other hand, the reset timer circuit 962 is substantially the same as the reset timer circuit 562, and includes comparators 9621 and 9622, resistors R31 to R35, and a capacitor C23. The positive input terminal of the comparator 9621 is connected to the output of the latch circuit 561, and the negative input terminal of the comparator 9621 is connected to one end of the resistor R31 and one end of the resistor R32. The other end of the resistor R31 is connected to the power source _Vcc , and the other end of the resistor R32 is grounded. The output terminal of the comparator 9621 is connected to one end of the resistor R33 and one end of the resistor R34, and the other end of the resistor R33 is grounded. The other end of the resistor R34 is connected to one end of the capacitor C23 and the positive input terminal of the comparator 9622. The other end of the capacitor C23 is grounded. The negative side input terminal of the comparator 9622 is connected to the output of the timer level generation circuit 673 of the correction instruction amount correction circuit 980 via the terminal F. The output terminal of the comparator 9622 is connected to one end of the resistor R35 and the gate terminal of the FET (S3) of the latch circuit 561. The other end of the resistor R35 is grounded.

また、ＤｕｔｙＭａｘ検出回路９５０はコンパレータ９５１及び抵抗Ｒ１５を含む。コンパレータ９５１の正極側入力端子は、電圧誤差検出回路５４１の出力に接続されており、コンパレータ９５１の負極側入力端子は、ＤｕｔｙＭａｘ検出レベル補正回路９７０の出力に接続されている。コンパレータ９５１の出力端子は、抵抗Ｒ１５の一端とラッチ回路５６１のＦＥＴ（Ｓ２）のゲート端子と接続されている。抵抗Ｒ１５の他端は接地されている。 The DutyMax detection circuit 950 includes a comparator 951 and a resistor R15. The positive input terminal of the comparator 951 is connected to the output of the voltage error detection circuit 541, and the negative input terminal of the comparator 951 is connected to the output of the DutyMax detection level correction circuit 970. The output terminal of the comparator 951 is connected to one end of the resistor R15 and the gate terminal of the FET (S2) of the latch circuit 561. The other end of the resistor R15 is grounded.

図４７に示した回路の動作は、検出レベルに相当する電圧Ｖ_Dutyが変化する部分及びタイマー設定時間に対応する電圧Ｖ_timeが変化する部分以外は同じである。 The operation of the circuit shown in FIG. 47 is the same except for a portion where the voltage V_Duty corresponding to the detection level changes and a portion where the voltage V_time corresponding to the timer setting time changes.

なお、端子Ｇ及びＦを介して接続されている回路群は図３０乃至図３２に示したものと同じである。従って、ここでは説明は省略する。 The circuit group connected via the terminals G and F is the same as that shown in FIGS. Therefore, the description is omitted here.

以上のように基本的な回路構成及び動作は第３の実施の形態と同様であり、Ｖ_Duty及びＶ_timeの調整については第４の実施の形態で説明したものと同じである。 As described above, the basic circuit configuration and operation are the same as those in the third embodiment, and the adjustment of V_Duty and V_time is the same as that described in the fourth embodiment.

［実施の形態５の変形］
第４の実施の形態における変形と同様に、Ｖo_fbではなく太陽電池１００からの出力電圧に応じた電圧Ｖpv_fbに応じてＶ_Dutyを調整するような構成を採用することができる。[Modification of Embodiment 5]
Similar to the modification in the fourth embodiment, a configuration in which V_Duty is adjusted according to the voltage Vpv_fb corresponding to the output voltage from the solar cell 100 instead of Vo_fb can be employed.

図４８に示すように、本実施の形態に係る太陽電池システムは、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置１０００と、電力変換装置１０００の出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００並びに負荷Ａ乃至Ｃは、第２の実施の形態と同様である。さらに、第４の実施の形態と同様に、太陽電池出力電圧検出回路１１００が太陽電池１００に接続されており、この太陽電池出力電圧検出回路１１００は第４の実施の形態における太陽電池出力電圧検出回路８００と同じである。 As shown in FIG. 48, the solar cell system according to the present embodiment is connected to solar cell 100, power conversion device 1000 that performs power conversion on the output from solar cell 100, and the output of power conversion device 1000. A load storage battery 300 and various loads A to C. Solar cell 100, load storage battery 300, and loads A to C are the same as in the second embodiment. Further, similarly to the fourth embodiment, a solar cell output voltage detection circuit 1100 is connected to the solar cell 100, and the solar cell output voltage detection circuit 1100 detects the solar cell output voltage in the fourth embodiment. This is the same as the circuit 800.

電力変換装置１０００は、（Ａ）スイッチを有し、太陽電池１００からの出力電圧をスイッチのスイッチングによりＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路１０１０と、（Ｂ）Ｄ／Ｄコンバータ回路１０１０の出力電圧に応じた電圧の出力信号を電圧検出信号補正回路１０３０に出力する出力電圧検出回路１０２０と、（Ｃ）補正指示回路１０６０からの出力に従って出力電圧検出回路１０２０からの検出信号の電圧Ｖo_fbを補正して、補正後の検出信号Ｖo_fb_3を出力する電圧検出信号補正回路１０３０と、（Ｄ）固定の目標電圧Ｖ_Vrefと電圧検出信号補正回路１０３０からの補正後検出信号の電圧Ｖo_fb_3との差に応じて、Ｄ／Ｄコンバータ回路１０１０を制御する定電圧制御回路１０４０と、（Ｅ）定電圧制御回路１０４０から出力され且つＤ／Ｄコンバータ回路１０１０のスイッチのオンオフを指示するスイッチングパルスのデューティー比ＤutyがＤｕｔｙＭａｘ検出レベル補正回路１０７０によって設定された検出レベルとなっている状態を検出するＤｕｔｙＭａｘ検出回路１０５０と、（Ｆ）ＤｕｔｙＭａｘ検出回路１０５０からの検出信号に応じて、補正指示量補正回路１０８０によって設定されたタイマー設定時間（具体的には電圧Ｖ_timeで決まる期間）の間、電圧検出信号補正回路１０３０に対して補正の指示Ｖ_latchを出力する補正指示回路１０６０と、（Ｇ）太陽電池出力電圧検出回路１１００からの出力Ｖpv_fbに応じて、ＤｕｔｙＭａｘ検出回路１０５０の検出レベルを補正するＤｕｔｙＭａｘ検出レベル補正回路１０７０と、（Ｈ）出力電圧検出回路１０２０からの出力Ｖo_fbに応じて、補正指示回路１０６０におけるタイマー設定時間に対応する電圧Ｖ_timeを補正する補正指示量補正回路１０８０と、（Ｉ）ＤｕｔｙＭａｘ検出レベル補正回路１０７０及び補正指示量補正回路１０８０で用いる信号を生成する発振回路１０９０とを有する。 The power conversion apparatus 1000 includes (A) a switch, and a D / D converter circuit 1010 that performs DC / DC conversion on the output voltage from the solar cell 100 by switching the switch, and (B) an output of the D / D converter circuit 1010. An output voltage detection circuit 1020 that outputs an output signal of a voltage corresponding to the voltage to the voltage detection signal correction circuit 1030, and (C) corrects the voltage Vo_fb of the detection signal from the output voltage detection circuit 1020 according to the output from the correction instruction circuit 1060. Then, the voltage detection signal correction circuit 1030 that outputs the corrected detection signal Vo_fb_3, and (D) according to the difference between the fixed target voltage V_Vref and the voltage Vo_fb_3 of the detection signal after correction from the voltage detection signal correction circuit 1030. , A constant voltage control circuit 1040 for controlling the D / D converter circuit 1010, and (E) a constant voltage control circuit 1040 that is output and A DutyMax detection circuit 1050 for detecting a state in which the duty ratio Duty of the switching pulse instructing on / off of the switch of the D / D converter circuit 1010 is a detection level set by the DutyMax detection level correction circuit 1070; and (F) DutyMax. In response to the detection signal from the detection circuit 1050, during the timer setting time set by the correction instruction amount correction circuit 1080 (specifically, the period determined by the voltage V_time), the voltage detection signal correction circuit 1030 is instructed to perform correction. (G) DutyMax detection level correction circuit 1070 that corrects the detection level of the DutyMax detection circuit 1050 according to the output Vpv_fb from the solar cell output voltage detection circuit 1100, and (H) output. Voltage detection circuit 1020 In accordance with the output Vo_fb, the correction instruction amount correction circuit 1080 for correcting the voltage V_time corresponding to the timer setting time in the correction instruction circuit 1060, and the signals used in the (I) DutyMax detection level correction circuit 1070 and the correction instruction amount correction circuit 1080 And an oscillation circuit 1090 for generating

ＤｕｔｙＭａｘ検出レベル補正回路１０７０は、図４２に示したようなＤｕｔｙＭａｘ検出レベル補正回路７６０と同様の回路構成を有する。また、太陽電池出力電圧検出回路１１００の構成も図４１に示されている太陽電池出力電圧検出回路８００と同じである。従って接続端子Ｊで両回路は接続されている。 The DutyMax detection level correction circuit 1070 has a circuit configuration similar to that of the DutyMax detection level correction circuit 760 as shown in FIG. The configuration of the solar cell output voltage detection circuit 1100 is the same as that of the solar cell output voltage detection circuit 800 shown in FIG. Therefore, both circuits are connected at the connection terminal J.

以上のように基本的な回路構成及び動作は第３の実施の形態と同様であり、Ｖ_Duty及びＶ_timeの調整については第４の実施の形態及びその変形で説明したものと同じである。 As described above, the basic circuit configuration and operation are the same as those in the third embodiment, and the adjustment of V_Duty and V_time is the same as that described in the fourth embodiment and its modifications.

［実施の形態６］
第６の実施の形態は、第４の実施の形態の変形である。[Embodiment 6]
The sixth embodiment is a modification of the fourth embodiment.

図４９に、本発明の第６の実施の形態に係るシステムの機能ブロック図を示す。図４９に示すシステムは、太陽電池システムであって、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置６００ｂと、電力変換装置６００ｂの出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００、並びに負荷Ａ乃至Ｃは、第４の実施の形態（すなわち第２の実施の形態）と同じである。 FIG. 49 shows a functional block diagram of a system according to the sixth embodiment of the present invention. The system shown in FIG. 49 is a solar cell system, and includes a solar cell 100, a power conversion device 600b that performs power conversion on the output from the solar cell 100, and a load connected to the output of the power conversion device 600b. It has a storage battery 300 and various loads A to C. The solar cell 100, the load storage battery 300, and the loads A to C are the same as those in the fourth embodiment (that is, the second embodiment).

第４の実施の形態に係る電力変換装置６００（図１８）と、第６の実施の形態に係る電力変換装置６００ｂとの差は、目標電圧変更量補正回路６７０の代わりに第２目標電圧変更量補正回路６７０ｂが導入された点である。本実施の形態に係る第２目標電圧変更量補正回路６７０ｂを採用したため、発振回路６８０の出力先がＤｕｔｙＭａｘ検出レベル補正回路６６０のみになっている。発振回路６８０を含む他の構成要素の構成自体は変更されていない。従って、詳細な説明は省略する。 The difference between the power conversion device 600 according to the fourth embodiment (FIG. 18) and the power conversion device 600 b according to the sixth embodiment is that the second target voltage change is performed instead of the target voltage change amount correction circuit 670. The amount correction circuit 670b is introduced. Since the second target voltage change amount correction circuit 670b according to the present embodiment is employed, the output destination of the oscillation circuit 680 is only the DutyMax detection level correction circuit 660. The configuration of other components including the oscillation circuit 680 is not changed. Therefore, detailed description is omitted.

図５０に、本実施の形態に係る第２目標電圧変更量補正回路６７０ｂの構成と、当該第２目標電圧変更量補正回路６７０ｂに関係する目標電圧調整回路６５０の構成を示す。図５０は、図２６に対応する図である。 FIG. 50 shows the configuration of the second target voltage change amount correction circuit 670b according to the present embodiment and the configuration of the target voltage adjustment circuit 650 related to the second target voltage change amount correction circuit 670b. FIG. 50 corresponds to FIG.

第２目標電圧変更量補正回路６７０ｂの出力であるタイマー設定電圧Ｖ_timeが、目標電圧調整回路６５０のリセットタイマー回路６５２に入力される点は、第４の実施の形態（図２６）と同様である。 The timer setting voltage V_time, which is the output of the second target voltage change amount correction circuit 670b, is input to the reset timer circuit 652 of the target voltage adjustment circuit 650, which is the same as in the fourth embodiment (FIG. 26). .

第２目標電圧変更量補正回路６７０ｂは、（Ａ）出力電圧検出回路６２０からの出力Ｖo_fbの増幅を行う増幅器６７４と、（Ｂ）増幅器６７４の出力からタイマー設定電圧Ｖ_timeを生成する第２タイマーレベル生成回路６７５とを有する。 The second target voltage change amount correction circuit 670b includes (A) an amplifier 674 that amplifies the output Vo_fb from the output voltage detection circuit 620, and (B) a second timer level that generates a timer setting voltage V_time from the output of the amplifier 674. A generation circuit 675.

図５１に、第２目標電圧変更量補正回路６７０ｂの第１の回路例を示す。増幅器６７４は、オペアンプ６７４１と、抵抗Ｒ１０１及びＲ１０２と、直流電源Ｖref_Tとを有する。このように増幅器６７４は、反転増幅回路である。第２タイマーレベル生成回路６７５は、抵抗Ｒ１０３を有する。 FIG. 51 shows a first circuit example of the second target voltage change amount correction circuit 670b. The amplifier 674 includes an operational amplifier 6741, resistors R101 and R102, and a DC power supply Vref_T. Thus, the amplifier 674 is an inverting amplifier circuit. The second timer level generation circuit 675 has a resistor R103.

出力電圧検出回路６２０の出力と抵抗Ｒ１０１の一端とは接続されており、抵抗Ｒ１０１の他端は、オペアンプ６７４１の負極側端子と抵抗Ｒ１０２の一端とに接続されている。抵抗Ｒ１０２の他端は、オペアンプ６７４１の出力端子と抵抗Ｒ１０３の一端に接続されている。抵抗Ｒ１０３の他端はリセットタイマー回路６５２の入力端子に接続されている。また、直流電源Ｖref_Tの正極側端子は、オペアンプ６７４１の正極側端子に接続されており、直流電源Ｖref_Tの負極側端子は接地されている。 The output of the output voltage detection circuit 620 and one end of the resistor R101 are connected, and the other end of the resistor R101 is connected to the negative terminal of the operational amplifier 6741 and one end of the resistor R102. The other end of the resistor R102 is connected to the output terminal of the operational amplifier 6741 and one end of the resistor R103. The other end of the resistor R103 is connected to the input terminal of the reset timer circuit 652. The positive terminal of the DC power supply Vref_T is connected to the positive terminal of the operational amplifier 6741, and the negative terminal of the DC power supply Vref_T is grounded.

ここで、オペアンプ６７４１の正極側端子の電圧をＶpとし、負極側端子の電圧をＶnとし、出力端子の電圧をＶoとし、抵抗Ｒ１０１の抵抗値をＲ１とし、抵抗Ｒ１０２の抵抗値をＲ２とし、直流電源Ｖref_Tの電圧をＶref_Tとすると、以下の式が成立する。 Here, the voltage at the positive terminal of the operational amplifier 6741 is Vp, the voltage at the negative terminal is Vn, the voltage at the output terminal is Vo, the resistance value of the resistor R101 is R1, the resistance value of the resistor R102 is R2, When the voltage of the DC power supply Vref_T is Vref_T, the following equation is established.

これを変形すれば、オペアンプ６７４１の出力端子の電圧Ｖoは以下のように表される。 If this is modified, the voltage Vo at the output terminal of the operational amplifier 6741 is expressed as follows.

なお、第１の回路例では、第２タイマーレベル生成回路６７５の抵抗Ｒ１０３は、過電流防止抵抗として用いられているので、Ｖo＝Ｖ_timeが成立する。そうすると、第４の実施の形態についてＶo_fbとＶ_timeとの関係を表す図２５と同様の関係が、図５２に示すように得られる。図５２において、横軸はＶo_fbを表し、縦軸はＶ_o（＝Ｖ_time）を表す。この場合、Ｖref_Tの傾きは−Ｒ２／Ｒ１であり、切片は（１＋Ｒ２／Ｒ１）＊Ｖref_Tとなっている。また、Ｖo_fb＝Ｖref_Tであれば、Ｖo＝Ｖref_Tとなる。このように抵抗値を調整することで所望の傾きを得ることができる。また、このような回路構成を採用することで、第４の実施の形態より部品点数が削減されているので実装面積も削減され、コストも削減されている。 In the first circuit example, since the resistor R103 of the second timer level generation circuit 675 is used as an overcurrent prevention resistor, Vo = V_time is established. Then, the same relationship as FIG. 25 showing the relationship between Vo_fb and V_time in the fourth embodiment is obtained as shown in FIG. In FIG. 52, the horizontal axis represents Vo_fb, and the vertical axis represents V_o (= V_time). In this case, the slope of Vref_T is −R2 / R1, and the intercept is (1 + R2 / R1) * Vref_T. If Vo_fb = Vref_T, Vo = Vref_T. Thus, a desired inclination can be obtained by adjusting the resistance value. Further, by adopting such a circuit configuration, the number of parts is reduced as compared with the fourth embodiment, so that the mounting area is reduced and the cost is also reduced.

次に、図５３（ａ）乃至（ｅ）を用いて、出力電圧検出回路６２０の出力Ｖo_fbの変化が、どのようにリセットタイマー回路６５２（図２９）の出力Ｖ_RS及び目標電圧調整回路６５０のラッチ回路６５１（図２９）の出力Ｖ_latchに影響するかについて説明する。図５３（ａ）及び（ｂ）に示すように、出力電圧検出回路６２０の出力Ｖo_fbが、Ｖo_fb1からＶo_fb2へ減少した場合には、上で述べた関係から、第２目標電圧変更量補正回路６７０ｂの出力Ｖ_timeは、Ｖ_time1からＶ_time2へ増加する。 Next, referring to FIGS. 53A to 53E, how the change in the output Vo_fb of the output voltage detection circuit 620 depends on the output V_RS of the reset timer circuit 652 (FIG. 29) and the latch of the target voltage adjustment circuit 650. Whether the output V_latch of the circuit 651 (FIG. 29) is affected will be described. As shown in FIGS. 53A and 53B, when the output Vo_fb of the output voltage detection circuit 620 decreases from Vo_fb1 to Vo_fb2, the second target voltage change amount correction circuit 670b is derived from the relationship described above. Output V_time increases from V_time1 to V_time2.

通常、ラッチ回路６５１が動作して、その出力Ｖ_latchがハイになると（図５３（ｃ））、リセットタイマー回路６５２が動きだし、リセットタイマー回路６５２のコンデンサＣ２１が充電されて、その電位が上昇する（図５３（ｄ））。そして、コンデンサＣ２１の電位が第２目標電圧変更量補正回路６７０ｂの出力Ｖ_time（例えばＶ_time1）まで上昇すると、コンパレータ６５２２の出力であるリセット信号Ｖ_RSがハイになる（図５３（ｅ））。これに応じてラッチ回路６５１がリセットされて、ラッチ回路６５１の出力Ｖ_latchはローになる（図５３（ｃ））。 Normally, when the latch circuit 651 operates and its output V_latch becomes high (FIG. 53 (c)), the reset timer circuit 652 starts to operate, the capacitor C21 of the reset timer circuit 652 is charged, and its potential rises ( FIG. 53 (d)). When the potential of the capacitor C21 rises to the output V_time (for example, V_time1) of the second target voltage change amount correction circuit 670b, the reset signal V_RS that is the output of the comparator 6522 becomes high (FIG. 53 (e)). In response to this, the latch circuit 651 is reset, and the output V_latch of the latch circuit 651 becomes low (FIG. 53C).

これに対して、出力電圧検出回路６２０の出力Ｖo_fbが減少して第２目標電圧変更量補正回路６７０ｂの出力Ｖ_timeが上昇してＶ_time2になると、なかなかコンデンサＣ２１の電位がＶ_time2に達しなくなる（図５３（ｄ））。そうすると、リセット信号Ｖ_RSがなかなか出力されず、図５３（ｃ）で矢印及び点線で示すように、出力Ｖ_latchはハイの時間が長くなる。コンデンサＣ２１の電位がＶ_time2に達すると、リセット信号Ｖ_RSがハイとなって（図５３（ｅ））Ｖ_latchもローとなる。 On the other hand, when the output Vo_fb of the output voltage detection circuit 620 decreases and the output V_time of the second target voltage change amount correction circuit 670b increases to V_time2, the potential of the capacitor C21 hardly reaches V_time2 (FIG. 53). (D)). Then, the reset signal V_RS is not easily output, and the output V_latch becomes high as indicated by the arrows and dotted lines in FIG. 53 (c). When the potential of the capacitor C21 reaches V_time2, the reset signal V_RS becomes high (FIG. 53 (e)), and V_latch also becomes low.

このようにＶo_fbに応じてＶ_timeが変化して、それに応じてＶ_latchの時間も調整される。 Thus, V_time changes according to Vo_fb, and the time of V_latch is adjusted accordingly.

次に、図５４に、第２目標電圧変更量補正回路６７０ｂの第２の回路例を示す。第２の回路例における増幅器６７４ｂは、オペアンプ６７４３と、抵抗Ｒ１０６乃至Ｒ１０９とを有する。また、第２タイマーレベル生成回路６７５ｂは、抵抗Ｒ１１０とコンデンサＣ１０１及びＣ１０２とを有する。 Next, FIG. 54 shows a second circuit example of the second target voltage change amount correction circuit 670b. The amplifier 674b in the second circuit example includes an operational amplifier 6743 and resistors R106 to R109. The second timer level generation circuit 675b includes a resistor R110 and capacitors C101 and C102.

電源Ｖ_ccとグランドの間には、抵抗Ｒ１０８及びＲ１０７が直列に接続されており、抵抗分割によって、オペアンプ６７４３の正極側端子には、Ｒ１０７／（Ｒ１０７＋Ｒ１０８）＊Ｖ_cc＝Ｖref_Tが印加されることになる。なお、抵抗Ｒ１０７の抵抗値はＲ１０７とし、抵抗Ｒ１０８の抵抗値Ｒ１０８とし、電源Ｖ_ccの電圧値をＶ_ccとしている。Resistors R108 and R107 are connected in series between the power supply _Vcc and the ground, and R107 / (R107 + R108) * _Vcc = Vref_T is applied to the positive terminal of the operational amplifier 6743 by resistance division. become. The resistance value of the resistor R107 is set to R107, and the resistance value R108 of the resistor R108, and a voltage value of the power supply V _cc and V _cc.

また、出力電圧検出回路６２０の出力と抵抗Ｒ１０６の一端とは接続されており、抵抗Ｒ１０６の他端は、オペアンプ６７４３の負極側端子と抵抗Ｒ１０９の一端とに接続されている。抵抗Ｒ１０９の他端は、オペアンプ６７４３の出力端子と抵抗Ｒ１１０の一端及びコンデンサＣ１０１の一端に接続されている。コンデンサＣ１０１の他端は接地されている。また、抵抗Ｒ１１０の他端はコンデンサＣ１０２の一端及びリセットタイマー回路６５２の入力端子に接続されている。コンデンサＣ１０２の他端は接地されている。 The output of the output voltage detection circuit 620 is connected to one end of the resistor R106, and the other end of the resistor R106 is connected to the negative terminal of the operational amplifier 6743 and one end of the resistor R109. The other end of the resistor R109 is connected to the output terminal of the operational amplifier 6743, one end of the resistor R110, and one end of the capacitor C101. The other end of the capacitor C101 is grounded. The other end of the resistor R110 is connected to one end of the capacitor C102 and the input terminal of the reset timer circuit 652. The other end of the capacitor C102 is grounded.

増幅器６７４ｂについては、上で述べたように直流電源Ｖref_Tを用いずに、電源Ｖ_ccから抵抗分割で電圧Ｖref_Tを生成する点が異なるが、機能は同じである。第２タイマーレベル生成回路６７５ｂは、コンデンサＣ１０１及びＣ１０２を用いて平滑回路を構成して、オペアンプ６７４３の出力Ｖoを平滑化してＶ_timeを生成している。The amplifier 674b, without using a DC power source Vref_T As noted above, but from the power supply V _cc is that it generates a voltage Vref_T different resistance division function is the same. The second timer level generation circuit 675b forms a smoothing circuit using the capacitors C101 and C102, and smoothes the output Vo of the operational amplifier 6743 to generate V_time.

さらに、図５５に、第２目標電圧変更量補正回路６７０ｂの第３の回路例を示す。第３の回路例における増幅器６７４ｃは、オペアンプ６７４２と、抵抗Ｒ１０４と、直流電源Ｖref_Tとを有する。また、第２タイマーレベル生成回路６７５は、第１の回路例と同じであり、抵抗Ｒ１０３を有する。 Further, FIG. 55 shows a third circuit example of the second target voltage change amount correction circuit 670b. The amplifier 674c in the third circuit example includes an operational amplifier 6742, a resistor R104, and a DC power supply Vref_T. The second timer level generation circuit 675 is the same as the first circuit example, and includes a resistor R103.

増幅器６７４ｃにおいて、出力電圧検出回路６２０の出力Ｖo_fbは、抵抗Ｒ１０４の一端及びオペアンプ６７４２の負極側端子とに接続されており、抵抗Ｒ１０４の他端はオペアンプ６７４２の出力端子及び抵抗Ｒ１０３の一端に接続されている。オペアンプ６７４２の正極側端子は、直流電源Ｖref_Tの正極側端子に接続されており、直流電源Ｖref_Tの負極側端子は接地されている。抵抗Ｒ１０３の他端は、リセットタイマー回路６５２の入力端子に接続されている。 In the amplifier 674c, the output Vo_fb of the output voltage detection circuit 620 is connected to one end of the resistor R104 and the negative terminal of the operational amplifier 6742, and the other end of the resistor R104 is connected to the output terminal of the operational amplifier 6742 and one end of the resistor R103. Has been. The positive terminal of the operational amplifier 6742 is connected to the positive terminal of the DC power supply Vref_T, and the negative terminal of the DC power supply Vref_T is grounded. The other end of the resistor R103 is connected to the input terminal of the reset timer circuit 652.

このように、増幅器６７４は、第１の回路例における抵抗Ｒ１０１を外した構成であっても良い。このようにすれば、増幅器６７４ｃは、反転バッファとしてオペアンプ６７４２は働くので、抵抗Ｒ１０４の抵抗値によって所望の傾きを有する負の出力を得ることができる。 As described above, the amplifier 674 may have a configuration in which the resistor R101 in the first circuit example is removed. In this way, since the operational amplifier 6742 functions as an inverting buffer in the amplifier 674c, a negative output having a desired slope can be obtained according to the resistance value of the resistor R104.

さらに、図５６に、第２目標電圧変更量補正回路６７０ｂの第４の回路例を示す。第４の回路例における増幅器６７４ｄは、オペアンプ６７４４と、抵抗Ｒ１０４、Ｒ１０７及びＲ１０８とを有する。また、第２タイマーレベル生成回路６７５ｂは、第２の回路例と同じであり、抵抗Ｒ１１０とコンデンサＣ１０１及びＣ１０２とを有する。 Further, FIG. 56 shows a fourth circuit example of the second target voltage change amount correction circuit 670b. The amplifier 674d in the fourth circuit example includes an operational amplifier 6744 and resistors R104, R107, and R108. The second timer level generation circuit 675b is the same as the second circuit example, and includes a resistor R110 and capacitors C101 and C102.

電源Ｖ_ccとグランドの間には、抵抗Ｒ１０８及びＲ１０７が直列に接続されており、抵抗分割によって、オペアンプ６７４４の正極側端子には、Ｒ１０７／（Ｒ１０７＋Ｒ１０８）＊Ｖ_cc＝Ｖref_Tが印加されることになる。Resistors R108 and R107 are connected in series between the power supply _Vcc and the ground, and R107 / (R107 + R108) * _Vcc = Vref_T is applied to the positive terminal of the operational amplifier 6744 by resistance division. become.

また、出力電圧検出回路６２０の出力は、抵抗Ｒ１０４の一端及びオペアンプ６７４４の負極側端子が接続されており、抵抗Ｒ１０４の他端は、オペアンプ６７４４の出力端子と抵抗Ｒ１１０の一端及びコンデンサＣ１０１の一端に接続されている。コンデンサＣ１０１の他端は接地されている。また、抵抗Ｒ１１０の他端は、コンデンサＣ１０２の一端及びリセットタイマー回路６５２の入力端子に接続されている。コンデンサＣ１０２の他端は接地されている。 The output of the output voltage detection circuit 620 is connected to one end of the resistor R104 and the negative terminal of the operational amplifier 6744. The other end of the resistor R104 is connected to the output terminal of the operational amplifier 6744, one end of the resistor R110, and one end of the capacitor C101. It is connected to the. The other end of the capacitor C101 is grounded. The other end of the resistor R110 is connected to one end of the capacitor C102 and the input terminal of the reset timer circuit 652. The other end of the capacitor C102 is grounded.

第４の回路例は、第２の回路例において抵抗Ｒ１０６を外した構成となっている。第３の回路例と同様に、増幅器６７４ｄは、このように出力電圧検出回路６２０の出力側の抵抗を外しても同様の機能を得ることができる。 The fourth circuit example has a configuration in which the resistor R106 is removed from the second circuit example. Similarly to the third circuit example, the amplifier 674d can obtain the same function even if the output-side resistance of the output voltage detection circuit 620 is removed in this way.

［実施の形態７］
図３７に第４の実施の形態の変形について示したが、図３７に示した太陽電池システムについても第６の実施の形態のようにさらに変形することができる。[Embodiment 7]
Although FIG. 37 shows the modification of the fourth embodiment, the solar cell system shown in FIG. 37 can be further modified as in the sixth embodiment.

図５７に示した第７の実施の形態に係る太陽電池システムは、太陽電池１００と、太陽電池１００からの出力電圧を検出する太陽電池出力電圧検出回路８００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置７００ｂと、電力変換装置７００ｂの出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００、並びに負荷Ａ乃至Ｃは、第４の実施の形態（すなわち第２の実施の形態）と同じである。また、太陽電池出力電圧検出回路８００についても、第４の実施の形態の変形と同じである。 The solar cell system according to the seventh embodiment shown in FIG. 57 includes a solar cell 100, a solar cell output voltage detection circuit 800 that detects an output voltage from the solar cell 100, and an output from the solar cell 100. A power conversion device 700b that performs power conversion, a load storage battery 300 connected to the output of the power conversion device 700b, various loads A to C, and the like. The solar cell 100, the load storage battery 300, and the loads A to C are the same as those in the fourth embodiment (that is, the second embodiment). The solar cell output voltage detection circuit 800 is also the same as the modification of the fourth embodiment.

図３７における電力変換装置７００と図５７における電力変換装置７００ｂとの差は、目標電圧変更量補正回路６７０の代わりに第２目標電圧変更量補正回路６７０ｂが導入された点である。第６の実施の形態で説明した第２目標電圧変更量補正回路６７０ｂを採用したため、発振回路６８０の出力先がＤｕｔｙＭａｘ検出レベル補正回路７６０のみになっている。発振回路６８０を含む他の構成要素の構成自体は変更されていない。従って、詳細な説明は省略する。 The difference between the power conversion device 700 in FIG. 37 and the power conversion device 700b in FIG. 57 is that a second target voltage change amount correction circuit 670b is introduced instead of the target voltage change amount correction circuit 670. Since the second target voltage change amount correction circuit 670b described in the sixth embodiment is employed, the output destination of the oscillation circuit 680 is only the DutyMax detection level correction circuit 760. The configuration of other components including the oscillation circuit 680 is not changed. Therefore, detailed description is omitted.

第２目標電圧変更量補正回路６７０ｂの構成は、第６の実施の形態と同様である。 The configuration of the second target voltage change amount correction circuit 670b is the same as that of the sixth embodiment.

［実施の形態８］
第８の実施の形態は、第５の実施の形態の変形である。[Embodiment 8]
The eighth embodiment is a modification of the fifth embodiment.

図５８に、本発明の第８の実施の形態に係るシステムの機能ブロック図を示す。図５８に示すシステムは、太陽電池システムであって、太陽電池１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置９００ｂと、電力変換装置９００ｂの出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００並びに負荷Ａ乃至Ｃは、第５の実施の形態（すなわち第２の実施の形態）と同様である。 FIG. 58 shows a functional block diagram of a system according to the eighth embodiment of the present invention. The system shown in FIG. 58 is a solar cell system, and includes a solar cell 100, a power conversion device 900b that performs power conversion on the output from the solar cell 100, and a load connected to the output of the power conversion device 900b. It has a storage battery 300 and various loads A to C. The solar cell 100, the load storage battery 300, and the loads A to C are the same as those in the fifth embodiment (that is, the second embodiment).

第５の実施の形態に係る電力変換装置９００（図４４）と、第８の実施の形態に係る電力変換装置９００ｂとの差は、補正指示量補正回路９８０の代わりに第２補正指示量補正回路９８０ｂが導入された点である。本実施の形態に係る第２補正指示量補正回路９８０ｂを採用したため、発振回路９９０の出力先がＤｕｔｙＭａｘ検出レベル補正回路９７０のみになっている。発振回路９９０を含む他の構成要素の構成自体は変更されていない。従って、詳細な説明は省略する。 The difference between the power conversion device 900 according to the fifth embodiment (FIG. 44) and the power conversion device 900b according to the eighth embodiment is that the second correction instruction amount correction is performed instead of the correction instruction amount correction circuit 980. The circuit 980b is introduced. Since the second correction instruction amount correction circuit 980b according to the present embodiment is employed, the output destination of the oscillation circuit 990 is only the DutyMax detection level correction circuit 970. The configuration of the other components including the oscillation circuit 990 is not changed. Therefore, detailed description is omitted.

図４６の説明でも述べたように、補正指示量補正回路９８０（図４４）は、第４の実施の形態における目標電圧変更量補正回路６７０の構成と同じであり、第２補正指示量補正回路９８０ｂ（図５８）も、第６の実施の形態における第２目標電圧変更量補正回路６７０ｂの構成と同じである。 As described in the description of FIG. 46, the correction instruction amount correction circuit 980 (FIG. 44) has the same configuration as the target voltage change amount correction circuit 670 in the fourth embodiment, and the second correction instruction amount correction circuit. 980b (FIG. 58) is also the same as the configuration of the second target voltage change amount correction circuit 670b in the sixth embodiment.

図５９に、本実施の形態に係る第２補正指示量補正回路９８０ｂの構成と、当該第２補正指示量補正回路９８０ｂに関係する補正指示回路９６０の構成を示す。図５９は、図５０に対応する図である。 FIG. 59 shows the configuration of second correction instruction amount correction circuit 980b according to the present embodiment and the configuration of correction instruction circuit 960 related to second correction instruction amount correction circuit 980b. FIG. 59 corresponds to FIG.

第２補正指示量補正回路９８０ｂの出力であるタイマー設定電圧Ｖ_timeが、補正指示回路９６０のリセットタイマー回路９６２に入力される点は、第６の実施の形態（図５０）と同様である。 The timer setting voltage V_time, which is the output of the second correction instruction amount correction circuit 980b, is input to the reset timer circuit 962 of the correction instruction circuit 960, similar to the sixth embodiment (FIG. 50).

第２補正指示量補正回路９８０ｂは、（Ａ）出力電圧検出回路９２０からの出力Ｖo_fbの増幅を行う増幅器６７４と、（Ｂ）増幅器６７４の出力からタイマー設定電圧Ｖ_timeを生成する第２タイマーレベル生成回路６７５とを有する。 The second correction instruction amount correction circuit 980b includes (A) an amplifier 674 that amplifies the output Vo_fb from the output voltage detection circuit 920, and (B) a second timer level generation that generates a timer setting voltage V_time from the output of the amplifier 674. Circuit 675.

増幅器６７４及び第２タイマーレベル生成回路６７５の構成は、第６の実施の形態において説明した具体的回路を用いる。 The configuration of the amplifier 674 and the second timer level generation circuit 675 uses the specific circuit described in the sixth embodiment.

［実施の形態９］
図４８に第５の実施の形態の変形について示したが、図４８に示した太陽電池システムについても第８の実施の形態のようにさらに変形することができる。[Embodiment 9]
FIG. 48 shows the modification of the fifth embodiment, but the solar cell system shown in FIG. 48 can be further modified as in the eighth embodiment.

図６０に示した第９の実施の形態に係る太陽電池システムは、太陽電池１００と、太陽電池１００からの出力電圧を検出する太陽電池出力電圧検出回路１１００と、太陽電池１００からの出力に対して電力変換を行う電力変換装置１０００ｂと、電力変換装置１０００ｂの出力に接続されている負荷蓄電池３００及び様々な負荷Ａ乃至Ｃなどとを有する。太陽電池１００及び負荷蓄電池３００、並びに負荷Ａ乃至Ｃは、第５の実施の形態（すなわち第２の実施の形態）と同じである。また、太陽電池出力電圧検出回路１１００についても、第５の実施の形態の変形と同じである。 The solar cell system according to the ninth embodiment shown in FIG. 60 includes a solar cell 100, a solar cell output voltage detection circuit 1100 that detects an output voltage from the solar cell 100, and an output from the solar cell 100. Power converter 1000b that performs power conversion, load storage battery 300 connected to the output of power converter 1000b, various loads A to C, and the like. The solar cell 100, the load storage battery 300, and the loads A to C are the same as those in the fifth embodiment (that is, the second embodiment). The solar cell output voltage detection circuit 1100 is also the same as the modification of the fifth embodiment.

図４８における電力変換装置１０００と図６０における電力変換装置１０００ｂとの差は、補正指示量補正回路１０８０の代わりに第２補正指示量補正回路１０８０ｂが導入された点である。第８の実施の形態で説明した第２補正指示量補正回路９８０ｂを採用したため、発振回路１０９０の出力先がＤｕｔｙＭａｘ検出レベル補正回路１０７０のみになっている。発振回路１０９０を含む他の構成要素の構成自体は変更されていない。従って、詳細な説明は省略する。 The difference between the power conversion apparatus 1000 in FIG. 48 and the power conversion apparatus 1000b in FIG. 60 is that a second correction instruction amount correction circuit 1080b is introduced instead of the correction instruction amount correction circuit 1080. Since the second correction instruction amount correction circuit 980b described in the eighth embodiment is employed, the output destination of the oscillation circuit 1090 is only the DutyMax detection level correction circuit 1070. The configuration of other components including the oscillation circuit 1090 is not changed. Therefore, detailed description is omitted.

第２補正指示量補正回路１０８０ｂの構成は、第６の実施の形態と同様である。 The configuration of the second correction instruction amount correction circuit 1080b is the same as that of the sixth embodiment.

［実施の形態１０］
上で述べたような電力変換装置は、例えば図６１のように用いることができる。図６１の例では、５つの太陽電池の各々に、電力変換装置を接続する。そして、全ての電力変換装置の全ての出力は、コンデンサ２００１と、負荷蓄電池２００３と、ＤＣ／ＡＣインバータ回路やＤＣ／ＤＣコンバータ回路などの様々な負荷Ａ乃至Ｃなどとに接続される。[Embodiment 10]
The power converter as described above can be used as shown in FIG. 61, for example. In the example of FIG. 61, a power converter is connected to each of five solar cells. All outputs of all power conversion devices are connected to a capacitor 2001, a load storage battery 2003, and various loads A to C such as a DC / AC inverter circuit and a DC / DC converter circuit.

１つの大きな太陽電池に対して１つの電力変換装置を接続するような構成では、当該太陽電池の一部分だけ影などにより出力が低下した場合、当該太陽電池の出力電力カーブが複雑になるため、最大電力点の追跡が難しくなる。しかし、図６１に示すように、太陽電池をある程度の大きさに分割して、各太陽電池に電力変換装置を接続して、各々で最大電力点を追跡するようにすれば、一部の太陽電池の出力電力が低下したりしても、その太陽電池に合わせて担当の電力変換装置が出力電力を引き下げるように動作する。すなわち、全体としても最大電力点に追従することが容易になり、全体として効率の良いシステムが得られるようになる。 In a configuration in which one power conversion device is connected to one large solar cell, the output power curve of the solar cell becomes complicated when the output decreases due to a shadow or the like in only a part of the solar cell. Power point tracking becomes difficult. However, as shown in FIG. 61, if a solar cell is divided into a certain size, a power conversion device is connected to each solar cell, and the maximum power point is tracked in each solar cell, some solar cells Even if the output power of the battery decreases, the power converter in charge operates to reduce the output power in accordance with the solar battery. That is, it becomes easy to follow the maximum power point as a whole, and an efficient system as a whole can be obtained.

太陽電池の出力電圧が高電圧（例えば、開放電圧が３００Ｖ度設定）、出力電流が低電流（例えば、短絡電流１Ａ程度設定）の場合は、図６１のように接続することが好ましい。図６１の例では、負荷蓄電池２００３に供給される電流Ｉo_Dは、全ての電力変換装置の出力電流の和になる。すなわち、Ｉo_D＝Ｉo_D1＋Ｉo_D2＋Ｉo_D3＋Ｉo_D4＋Ｉo_D5となる。一方、出力電圧Ｖo_Dは一定である。 When the output voltage of the solar cell is a high voltage (for example, the open circuit voltage is set to 300V) and the output current is a low current (for example, a short circuit current is set to about 1 A), it is preferable to connect as shown in FIG. In the example of FIG. 61, the current Io_D supplied to the load storage battery 2003 is the sum of the output currents of all the power converters. That is, Io_D = Io_D1 + Io_D2 + Io_D3 + Io_D4 + Io_D5. On the other hand, the output voltage Vo_D is constant.

Ｄ／Ｄコンバータ回路の出力電圧を４００Ｖとしたいとき、約１．５乃至２倍程度の昇圧比として図６１のように接続することで、総電力は大きく取り出せることになるとともに、Ｄ／Ｄコンバータ回路を効率の良い領域で使用することが出来る。 When it is desired to set the output voltage of the D / D converter circuit to 400V, the total power can be greatly extracted by connecting as shown in FIG. 61 as a step-up ratio of about 1.5 to 2 times, and the D / D converter The circuit can be used in an efficient area.

さらに、図６５に示すように、各電力変換装置の出力にダイオードのカソードを接続し、全てのダイオードの全てのアノードを接続することによって、システムの電力変換装置の出力をダイオードＯＲ回路で接続するようにしても良い。 Furthermore, as shown in FIG. 65, the output of each power converter is connected to the cathode of a diode, and all the anodes of all the diodes are connected to connect the output of the power converter of the system with a diode OR circuit. You may do it.

また、図６３に示すような構成も可能である。すなわち、コンデンサ２００１及び負荷蓄電池２００３などに接続されている電力変換装置＿１を最上位として、負極側端子が接地されている電力変換装置＿５を最下位とした時、最上位及び最下位の電力変換装置を除く電力変換装置の正極側出力を上位の電力変換装置の負極側出力に接続し、電力変換装置の負極側出力を下位の電力変換装置の正極側出力に接続し、最上位の電力変換装置の正極側出力をコンデンサ２００１等に接続し、最下位の電力変換装置の負極側出力を接地する。図６４に一部を示すように、電力変換装置の出力電圧検出回路の端子Ａを正極側端子とし、出力電圧検出回路の端子Ｂを負極側端子としている。また、太陽電池１００の負極側端子も接地されていない。 A configuration as shown in FIG. 63 is also possible. That is, when the power conversion device_1 connected to the capacitor 2001 and the load storage battery 2003 is the highest and the power conversion device_5 whose negative terminal is grounded is the lowest, the highest and lowest power conversions Connect the positive output of the power converter excluding the device to the negative output of the upper power converter, connect the negative output of the power converter to the positive output of the lower power converter, and convert the highest power conversion The positive output of the device is connected to the capacitor 2001 or the like, and the negative output of the lowest power conversion device is grounded. As shown in part in FIG. 64, the terminal A of the output voltage detection circuit of the power converter is a positive terminal, and the terminal B of the output voltage detection circuit is a negative terminal. Further, the negative electrode side terminal of the solar cell 100 is not grounded.

太陽電池の出力電圧が低電圧（例えば、開放電圧が３０Ｖ程度の設定）、出力電流が高電流（例えば、短絡電流１０Ａ程度設定）の場合は、図６３に示すように接続することが好ましい。図６３の例では、負荷蓄電池２００３に供給される電圧Ｖo_Dは、全ての電力変換装置の出力電圧の和となる。すなわち、Ｖo_D＝Ｖo_D1＋Ｖo_D2＋Ｖo_D3＋Ｖo_D4＋Ｖo_D5となる。一方、出力電流Ｉo_Dは一定である。 When the output voltage of the solar cell is a low voltage (for example, an open circuit voltage is set to about 30 V) and the output current is a high current (for example, a short circuit current is set to about 10 A), it is preferable to connect as shown in FIG. In the example of FIG. 63, the voltage Vo_D supplied to the load storage battery 2003 is the sum of the output voltages of all the power converters. That is, Vo_D = Vo_D1 + Vo_D2 + Vo_D3 + Vo_D4 + Vo_D5. On the other hand, the output current Io_D is constant.

また、Ｄ／Ｄコンバータ回路の出力電圧を４００Ｖとしたいときは、Ｄ／Ｄコンバータ回路を約１．５乃至２倍程度の昇圧比として、電力変換回路を１０直列程度にすることで、目標電圧を得ることができる。Ｄ／Ｄ昇圧比を低くすることができるため、効率の良い領域で使用することが出来る。 When the output voltage of the D / D converter circuit is set to 400 V, the target voltage can be obtained by setting the D / D converter circuit to a boost ratio of about 1.5 to 2 times and the power conversion circuit to about 10 series. Can be obtained. Since the D / D boost ratio can be lowered, it can be used in an efficient region.

さらに、図６２に示すように、図６３に示した回路の各電力変換装置の負極側端子にダイオードのアノードを接続し、正極側端子にカソードを接続するような構成を採用するようにしても良い。 Further, as shown in FIG. 62, a configuration may be adopted in which the anode of the diode is connected to the negative terminal of each power converter of the circuit shown in FIG. 63 and the cathode is connected to the positive terminal. good.

上では太陽電池と電力変換装置の組み合わせを５つ利用する例を示したが、個数は５に限定されるものではない。 Although the example which uses five combinations of a solar cell and a power converter device was shown above, the number is not limited to five.

当然ながら太陽電池は一例であり、風力発電機など他の自然エネルギーからの発電機にも適用できる。さらに、風力発電機や太陽電池などを複合的に用いるシステムにおいても適用可能である。 Naturally, the solar cell is an example, and can be applied to a generator from other natural energy such as a wind power generator. Furthermore, the present invention can be applied to a system that uses a wind power generator, a solar battery, or the like in combination.

以上本発明の実施の形態を説明したが、同様の機能を実現する他の回路例を採用することもできる。上では一例として例えばＶo_fbとＶ_Dutyとについて「比例」する関係を示したが、厳密には比例しない場合や、図示した関係から大きく外れない場合に同様の効果を奏する。 Although the embodiments of the present invention have been described above, other circuit examples that realize the same function can be adopted. In the above, for example, the relationship of “proportional” with respect to Vo_fb and V_Duty is shown, but the same effect can be obtained when it is not strictly proportional or when it does not deviate significantly from the illustrated relationship.

Claims

最大電力点を有する直流電源からの出力電圧をＤＣ／ＤＣ変換するＤ／Ｄコンバータ回路と、
前記Ｄ／Ｄコンバータ回路の出力電圧に応じた電圧の出力信号を出力する電圧検出回路と、
前記電圧検出回路の出力信号の電圧と基準となる目標電圧との差に応じて、前記Ｄ／Ｄコンバータ回路を制御する定電圧制御回路と、
前記定電圧制御回路による制御にも拘わらず前記電圧検出回路の出力信号の電圧が低下すると、前記電圧検出回路の出力信号の電圧と前記目標電圧との電位差を強制的に狭める動作をタイマー設定時間の間、実施する調整回路と、
を有する電力変換装置。A D / D converter circuit for DC / DC converting an output voltage from a DC power supply having a maximum power point;
A voltage detection circuit that outputs an output signal of a voltage corresponding to the output voltage of the D / D converter circuit;
A constant voltage control circuit for controlling the D / D converter circuit according to a difference between a voltage of an output signal of the voltage detection circuit and a reference target voltage;
When the voltage of the output signal of the voltage detection circuit decreases despite the control by the constant voltage control circuit, an operation for forcibly narrowing the potential difference between the voltage of the output signal of the voltage detection circuit and the target voltage is a timer setting time. The adjustment circuit to be implemented during
A power conversion device.

前記調整回路が、
前記Ｄ／Ｄコンバータ回路に含まれるスイッチのスイッチングを制御する信号のデューティー比が検出レベルに達した状態を検出するデューティー比最大検出回路と、
前記デューティー比最大検出回路からの検出信号に応じて、前記タイマー設定時間の間、前記電圧検出回路の出力信号の電圧を上昇させる動作又は前記目標電圧を低下させる動作を行う電圧調整回路と、
を有する請求項１記載の電力変換装置。The adjustment circuit is
A duty ratio maximum detection circuit for detecting a state in which a duty ratio of a signal for controlling switching of a switch included in the D / D converter circuit has reached a detection level;
A voltage adjusting circuit that performs an operation of increasing a voltage of an output signal of the voltage detection circuit or an operation of decreasing the target voltage during the timer setting time in accordance with a detection signal from the duty ratio maximum detection circuit;
The power conversion device according to claim 1, comprising:

前記電圧調整回路が、
前記デューティー比最大検出回路からの検出信号に応じて、前記タイマー設定時間の間、放電回路からの放電に切り換える回路
を含む請求項２記載の電力変換装置。The voltage regulator circuit is
The power conversion device according to claim 2, further comprising a circuit that switches to discharge from the discharge circuit during the timer setting time in accordance with a detection signal from the duty ratio maximum detection circuit.

前記電圧調整回路が、
前記電圧検出回路の出力信号の極性を反転させる第１の反転回路と、
前記第１の反転回路の出力信号の電圧を、前記デューティー比最大検出回路からの検出信号に応じて、前記タイマー設定時間の間、引き下げる反転信号調整回路と、
前記反転信号調整回路によって電圧が引き下げられた前記第１の反転回路の出力信号の極性を反転させる第２の反転回路と、
を有する請求項２記載の電力変換装置。The voltage regulator circuit is
A first inversion circuit for inverting the polarity of the output signal of the voltage detection circuit;
An inverted signal adjustment circuit that lowers the voltage of the output signal of the first inversion circuit during the timer setting time in accordance with a detection signal from the maximum duty ratio detection circuit;
A second inverting circuit for inverting the polarity of the output signal of the first inverting circuit whose voltage has been lowered by the inverting signal adjustment circuit;
The power conversion device according to claim 2, comprising:

前記電圧検出回路の出力信号の電圧の増加に応じて前記検出レベルを上昇させ、
前記電圧検出回路の出力信号の電圧の減少に応じて前記検出レベルを下降させる
検出レベル補正回路をさらに有する
請求項２乃至４のいずれか１つ記載の電力変換装置。Increasing the detection level in response to an increase in the voltage of the output signal of the voltage detection circuit,
5. The power conversion device according to claim 2, further comprising a detection level correction circuit that lowers the detection level in accordance with a decrease in the voltage of the output signal of the voltage detection circuit.

前記電圧検出回路の出力信号の電圧の増加に応じて前記タイマー設定時間が短くなるように、さらに、前記電圧検出回路の出力信号の電圧の減少に応じて前記タイマー設定時間が長くなるように、前記タイマー設定時間を変化させるタイマー設定時間補正回路
をさらに有する請求項１乃至５のいずれか１つ記載の電力変換装置。The timer setting time is shortened according to the increase in the voltage of the output signal of the voltage detection circuit, and further, the timer setting time is lengthened as the voltage of the output signal of the voltage detection circuit is decreased. The power converter according to any one of claims 1 to 5, further comprising a timer set time correction circuit that changes the timer set time.

前記直流電源からの出力電圧に応じた電圧の出力信号を出力する第２電圧検出回路と、
前記第２電圧検出回路からの出力信号の電圧の増加に応じて前記検出レベルを上昇させ、前記第２電圧検出回路からの出力信号の電圧の減少に応じて前記検出レベルを下降させる第２検出レベル補正回路と、
をさらに有する請求項２乃至４のいずれか１つ記載の電力変換装置。A second voltage detection circuit that outputs an output signal having a voltage corresponding to an output voltage from the DC power supply;
Second detection for increasing the detection level according to an increase in the voltage of the output signal from the second voltage detection circuit and decreasing the detection level according to a decrease in the voltage of the output signal from the second voltage detection circuit. A level correction circuit;
The power converter according to any one of claims 2 to 4, further comprising:

請求項１乃至７のいずれか１つの記載の複数の電力変換装置と、
複数の直流電源と、
を有し、
前記複数の直流電源に含まれる一つの直流電源と前記複数の電力変換装置に含まれる一つの電力変換装置とが１対１で接続されており、前記複数の電力変換装置の出力が接続されている
電力システム。A plurality of power converters according to any one of claims 1 to 7;
Multiple DC power supplies,
Have
One DC power source included in the plurality of DC power sources and one power converter included in the plurality of power converters are connected in a one-to-one relationship, and outputs of the plurality of power converters are connected. Is the power system.

請求項１乃至７のいずれか１つの記載の複数の電力変換装置と、
複数の直流電源と、
を有し、
前記複数の直流電源に含まれる一つの直流電源と前記複数の電力変換装置に含まれる一つの電力変換装置とが１対１で接続されており、
前記電力変換装置の正極側出力を上位の前記電力変換装置の負極側出力に接続し、前記電力変換装置の負極側出力を下位の前記電力変換装置の正極側出力に接続し、最上位の前記電力変換装置の正極側出力を負荷側に接続し、最下位の前記電力変換装置の負極側出力を接地する
電力システム。A plurality of power converters according to any one of claims 1 to 7;
Multiple DC power supplies,
Have
One DC power source included in the plurality of DC power sources and one power converter device included in the plurality of power converter devices are connected in a one-to-one relationship.
The positive output of the power converter is connected to the negative output of the upper power converter, the negative output of the power converter is connected to the positive output of the lower power converter, and the uppermost A power system in which a positive output of a power converter is connected to a load side, and a negative output of the lowest power converter is grounded.