JP5361922B2 - Current correction circuit for current source circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a current correction circuit for a current source circuit, capable of reducing a circuit area and generating a reference current stable against temperature change and process variation. <P>SOLUTION: A current addition/subtraction circuit 3 corrects a minute current I<SB POS="POST">N</SB>by adding or subtracting a prescribed step current to/from the minute current I<SB POS="POST">N</SB>in response to current control signals DD1, DD2, DD3, DU1, DU2 and DU3, and outputs it as a reference current I<SB POS="POST">REF</SB>. A current/voltage conversion circuit 4 converts the reference current I<SB POS="POST">REF</SB>from a current source circuit 2 to an output voltage V<SB POS="POST">C</SB>. A current control signal generation circuit 101 compares the output voltage V<SB POS="POST">C</SB>with a reference voltage V<SB POS="POST">REF1</SB>and a reference voltage V<SB POS="POST">REF2</SB>smaller than the reference voltage V<SB POS="POST">REF1</SB>, and generates the current control signals DD1, DD2, DD3, DU1, DU2 and DU3 so that the output voltage V<SB POS="POST">C</SB>is lower than the reference voltage V<SB POS="POST">REF1</SB>and is higher than the reference voltage V<SB POS="POST">REF2</SB>on the basis of the comparison result. <P>COPYRIGHT: (C)2012,JPO&amp;INPIT

Description

本発明は、電流源回路のための電流補正回路に関し、特に、ナノアンペアオーダの微小電流領域で動作する電流源回路のための電流補正回路に関する。 The present invention relates to a current correction circuit for a current source circuit and, more particularly, to a current correction circuit for the current source circuit operates in the fine small current region of nA order.

近年、医療用埋め込みデバイスやセンサデバイスなどの多くのマイクロシステムの出現によって、ＬＳＩの消費電力は大幅な低電力化が必要となっている。回路システムの消費電力を格段に低減する手法として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をサブスレッショルド領域で動作させることを前提として回路システムを設計することが挙げられる。ＭＯＳＦＥＴをサブスレッショルド領域で動作させたときの電流はナノアンペア（ｎＡ）オーダであるため、回路システムの消費電力をマイクロワット（μＷ）オーダ以下に抑えることができる。しかしながら、サブスレッショルド領域でのＭＯＳＦＥＴの電気的特性は、動作温度変化、電源電圧の変動、及びプロセスバラツキに対して敏感に変動する問題がある。このため、このような回路システムを安定動作させるためには、あらゆる環境において常に一定の電流を供給する必要があり、そのためには超低消費電力であり、かつ動作温度変化、電源電圧の変動、及びプロセスバラツキに対して安定に動作する基準電流源回路の構築が必要となる。   In recent years, with the advent of many microsystems such as medical embedded devices and sensor devices, the power consumption of LSIs needs to be significantly reduced. As a technique for significantly reducing the power consumption of a circuit system, there is a method of designing a circuit system on the assumption that a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is operated in a subthreshold region. Since the current when the MOSFET is operated in the subthreshold region is on the order of nanoamperes (nA), the power consumption of the circuit system can be suppressed to the order of microwatts (μW) or less. However, there is a problem that the electrical characteristics of the MOSFET in the subthreshold region are sensitive to fluctuations in operating temperature, fluctuations in power supply voltage, and process variations. For this reason, in order to stably operate such a circuit system, it is necessary to always supply a constant current in any environment, and for that purpose, the power consumption is extremely low, and the operating temperature change, power supply voltage fluctuation, In addition, it is necessary to construct a reference current source circuit that operates stably against process variations.

特許文献１及び非特許文献記載の基準電流源回路は、電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、第１の電流から第２の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えたことを特徴としている。従って、特許文献１及び非特許文献記載の基準電流源回路によれば、温度や電源電圧などの周囲環境が変化しても一定の基準電流を出力できる。また、非特許文献２記載の基準電流源回路は、出力電流の温度依存性を補償するためのオフセット電圧を生成するオフセット電圧生成回路を備えたことを特徴とする。   A reference current source circuit described in Patent Document 1 and Non-Patent Document includes a first power supply circuit that includes an nMOSFET for current generation, has a temperature characteristic of an output current that depends on electron mobility, and generates a first current. A second power supply circuit including a current generating pMOSFET and having a temperature characteristic of an output current depending on hole mobility to generate a second current, and subtracting the second current from the first current And a current subtracting circuit for generating a constant reference current. Therefore, according to the reference current source circuits described in Patent Document 1 and Non-Patent Document, a constant reference current can be output even if the ambient environment such as temperature and power supply voltage changes. Further, the reference current source circuit described in Non-Patent Document 2 includes an offset voltage generation circuit that generates an offset voltage for compensating the temperature dependence of the output current.

特開２０１０−２３１７７４号公報。Japanese Patent Application Laid-Open No. 2010-231774.

T. Hirose et al., "A Nano-Ampere Current Reference Circuit and its Temperature Dependence Control by using Temperature Characteristics of Carrier Mobilities", The 36th European Solid-State Circuits Conference (ESSCIRC 2010), September 2010, pp. 114-117.T. Hirose et al., "A Nano-Ampere Current Reference Circuit and its Temperature Dependence Control by using Temperature Characteristics of Carrier Mobilities", The 36th European Solid-State Circuits Conference (ESSCIRC 2010), September 2010, pp. 114-117 . Y. Osaki et al., "Temperature Compensated Nano-Ampere CMOS Current Reference Circuit Using Small Offset Voltage", in Extended Abstract of the 2010 International Conference on Solid State Devices and Materials, September 2010, pp. 814-815.Y. Osaki et al., "Temperature Compensated Nano-Ampere CMOS Current Reference Circuit Using Small Offset Voltage", in Extended Abstract of the 2010 International Conference on Solid State Devices and Materials, September 2010, pp. 814-815. 鬼頭豊明ほか，「ＭＯＳＦＥＴのキャリア移動度温度特性を利用した基準電流源回路」，電子情報通信学会総合大会講演論文集，Ａ−１−４０，電子情報通信学会発行，２００９年３月．Toyoaki Kito et al., “Reference current source circuit using temperature characteristics of carrier mobility of MOSFET”, Proceedings of the IEICE General Conference, A-1-40, IEICE, March 2009. Y. Taur et al., "Fundamentals of modern VLSI devices", Cambridge University Press, 2002, pp. 19-20.Y. Taur et al., "Fundamentals of modern VLSI devices", Cambridge University Press, 2002, pp. 19-20.

しかしながら、特許文献１及び非特許文献記載の基準電流源回路では、２種類の移動度に依存する電流を生成するために相補構造を有する２つの電流源回路を用いる必要があるので、回路面積及び消費電力が増加する課題があった。また、非特許文献２記載の基準電流源回路は、出力電流の温度依存性を改善できるが、プロセスバラツキに起因する出力電流のバラツキを改善できないという課題があった。   However, in the reference current source circuits described in Patent Document 1 and Non-Patent Document, it is necessary to use two current source circuits having complementary structures in order to generate currents depending on two types of mobility. There was a problem of increasing power consumption. Further, the reference current source circuit described in Non-Patent Document 2 has a problem that it can improve the temperature dependency of the output current, but cannot improve the variation in the output current due to the process variation.

本発明の目的は以上の問題点を解決し、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる、電流源回路のための電流補正回路を提供することにある。   The object of the present invention is to solve the above-described problems, reduce the circuit area, and generate a stable reference current with respect to temperature change and process variation, as compared with the prior art. It is to provide a correction circuit.

本発明に係る電流補正回路は、サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、
上記基準電流を出力電圧に変換する変換回路と、
上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備えたことを特徴とする。 A current correction circuit according to the present invention is a current correction circuit that operates in a sub-threshold region and corrects a minute current from a current source circuit that generates a minute current from a power supply voltage and outputs it as a reference current,
A conversion circuit for converting the reference current into an output voltage;
Current that increases and decreases the minute current so that the output voltage is between a predetermined first reference voltage and a predetermined second reference voltage that is lower than the first reference voltage, and outputs it as a reference current And an increase / decrease circuit.

上記電流補正回路において、
上記電流増減回路は、
入力される電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、
上記出力電圧が上記第１の基準電圧より高いときは上記微小電流を減少させる電流制御信号を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第２の基準電圧より低いときは上記微小電流を増加させる電流制御信号を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備えたことを特徴とする。 In the current correction circuit,
The current increase / decrease circuit is
In accordance with an input current control signal, a current addition / subtraction circuit that increases and decreases the minute current and outputs it as a reference current;
When the output voltage is higher than the first reference voltage, a current control signal for reducing the minute current is generated and output to the current addition / subtraction circuit, while when the output voltage is lower than the second reference voltage. And a current control signal generation circuit for generating a current control signal for increasing the minute current and outputting the current control signal to the current addition / subtraction circuit.

また、上記電流補正回路において、上記電流加減算回路は、上記微小電流を減少させる１個の電流制御信号に応答して上記微小電流を所定のステップ電流だけ減少させる一方、上記微小電流を増加させる１個の電流制御信号に応答して上記微小電流を上記ステップ電流だけ増加させることにより、上記微小電流を増減することを特徴とする。   In the current correction circuit, the current adding / subtracting circuit decreases the minute current by a predetermined step current in response to one current control signal that decreases the minute current, while increasing the minute current. The minute current is increased or decreased by increasing the minute current by the step current in response to individual current control signals.

さらに、上記電流補正回路において、上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする。   Further, in the current correction circuit, the conversion circuit includes a capacitor, the capacitor is charged using the reference current, and a voltage across the capacitor is output as the output voltage.

またさらに、上記電流補正回路において、
上記変換回路は、所定の積分期間において上記微小電流を積分し、
上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする。 Furthermore, in the current correction circuit,
The conversion circuit integrates the infinitesimal current for a given integration period,
The current control signal generation circuit generates the current control signal in a predetermined voltage determination period following the integration period.

本発明に係る電流補正回路によれば、基準電流を出力電圧に変換する変換回路と、出力電圧が、所定の第１の基準電圧と、第１の基準電圧よりも低い所定の第２の基準電圧との間となるように電流源回路からの微小電流を増減して基準電流として出力する電流増減回路とを備えたので、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる。   According to the current correction circuit of the present invention, the conversion circuit that converts the reference current into the output voltage, the predetermined first reference voltage, and the predetermined second reference whose output voltage is lower than the first reference voltage. Since it has a current increase / decrease circuit that outputs a reference current by increasing / decreasing a minute current from the current source circuit so that it is between the voltage, the circuit area is reduced as compared with the prior art, and temperature change and A stable reference current can be generated against process variations.

本発明の第１の実施形態に係る、電流源回路２のための電流補正回路１００の構成を示すブロック図である。1 is a block diagram showing a configuration of a current correction circuit 100 for a current source circuit 2 according to a first embodiment of the present invention. 図１の電流源回路２と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６とを示す回路図である。2 is a circuit diagram showing a current source circuit 2, a current addition / subtraction circuit 3, a current / voltage conversion circuit 4, a voltage determination circuit 5 and a counter circuit 6 of FIG. 図１の制御クロック発生回路１の回路図である。FIG. 2 is a circuit diagram of a control clock generation circuit 1 in FIG. 1. 図３の制御クロック発生回路１から出力される制御クロックφ１及び制御クロックφ２を示すタイミングチャートである。Is a timing chart showing a control clock phi 1 and the control clock phi 2 is output from the control clock generating circuit 1 in FIG. 図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。When the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is larger than a predetermined range, the control clock φ 1 , the control clock φ 2 , the inversion control clock φ 2 b, and the current-voltage conversion circuit 4 output voltage V C from the count-down signal Sd, the output signal S52 in the comparator 52 is a timing chart showing a count-up signal Su. 図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。When the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is within a predetermined range, the control clock φ 1 , the control clock φ 2 , the inversion control clock φ 2 b, and the current-voltage conversion circuit output voltage V C from 4, a count-down signal Sd, the output signal S52 in the comparator 52 is a timing chart showing a count-up signal Su. 図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。When the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is smaller than a predetermined range, the control clock φ 1 , the control clock φ 2 , the inversion control clock φ 2 b, and the current-voltage conversion circuit 4 output voltage V C from the count-down signal Sd, the output signal S52 in the comparator 52 is a timing chart showing a count-up signal Su. 図２のカウントダウン回路６Ｄからの電流制御信号ＤＤ１，ＤＤ２，ＤＤ３とカウント値とを示すタイミングチャートである。3 is a timing chart showing current control signals DD1, DD2, DD3 and a count value from the countdown circuit 6D of FIG. 図２のカウントアップ回路６Ｕからの電流制御信号ＤＵ１，ＤＵ２，ＤＵ３とカウント値とを示すタイミングチャートである。3 is a timing chart showing current control signals DU1, DU2, DU3 and a count value from the count-up circuit 6U of FIG. （ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。(A) is a measurement result of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is larger than a predetermined range, and is a graph of the control clock φ 1 . (B) is a measurement result of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is larger than a predetermined range, and the control clock φ a second graph, (c) is, when the current value of the reference current I REF from the current subtraction circuit 3 of FIG. 1 is larger than the predetermined range, a measurement result of the current correction circuit 100 of FIG. 1, It is a graph of the output voltage V C from the current-voltage conversion circuit 4, (d) is, when the current value of the reference current I REF from the current subtraction circuit 3 of FIG. 1 is larger than the predetermined range, in FIG. 1 current The measurement result of the correction circuit 100 is It is a graph of the countdown signal Sd, (e) is, when the current value of the reference current I REF from the current subtraction circuit 3 of FIG. 1 is larger than the predetermined range, a measurement result of the current correction circuit 100 of FIG. 1 1 is a graph of the output signal S52 from the comparator 52, and (f) shows the current correction in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is larger than a predetermined range. It is a measurement result of the circuit 100, and is a graph of the count-up signal Su. （ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。(A) is a measurement result of the current correction circuit 100 of FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 of FIG. 1 is within a predetermined range, and shows the control clock φ 1 (B) is a measurement result of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is within a predetermined range. 2 is a graph of the clock φ 2 , and (c) is a measurement result of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is within a predetermined range. there is a graph of the output voltage V C from the current-voltage conversion circuit 4, the (d) is when the current value of the reference current I REF from the current subtraction circuit 3 of Figure 1 is within a predetermined range, 1 is a measurement result of the current correction circuit 100 in FIG. It is a graph of the tone signal Sd, (e) is, when the current value of the reference current I REF from the current subtraction circuit 3 of Figure 1 is within a predetermined range, the measurement result of the current correction circuit 100 of FIG. 1 1 is a graph of the output signal S52 from the comparator 52, and (f) is a graph of FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is within a predetermined range. It is a measurement result of the current correction circuit 100, and is a graph of the count-up signal Su. （ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。(A) is a measurement result of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is smaller than a predetermined range, and is a graph of the control clock φ 1 . (B) is a measurement result of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is smaller than a predetermined range, and the control clock φ a second graph, (c) is, when the current value of the reference current I REF from the current subtraction circuit 3 of FIG. 1 is smaller than the predetermined range, a measurement result of the current correction circuit 100 of FIG. 1, It is a graph of the output voltage V C from the current-voltage conversion circuit 4, (d) is, when the current value of the reference current I REF from the current subtraction circuit 3 of FIG. 1 is smaller than the predetermined range, in FIG. 1 current The measurement result of the correction circuit 100 is Is a graph of the countdown signal Sd, there in (e) is obtained when the current value of the reference current I REF from the current subtraction circuit 3 of FIG. 1 is smaller than the predetermined range, the measurement result of the current correction circuit 100 of FIG. 1 1 is a graph of the output signal S52 from the comparator 52, and (f) shows the current correction of FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 of FIG. 1 is smaller than a predetermined range. It is a measurement result of the circuit 100, and is a graph of the count-up signal Su. （ａ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。(A) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is less than the predetermined range, a measurement result of the current correction circuit 100 of FIG. 1, the control clock φ It is one of the graphs, (b) is when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is less than the predetermined range, the measurement result of the current correction circuit 100 of FIG. 1 there are a graph of the control clock phi 2, (c) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is less than the predetermined range, the current correction in FIG. 1 a measurement circuit 100, a graph of the output voltage V C from the current-voltage conversion circuit 4, (d), the current value of the initial infinitesimal current I N from the current source circuit 2 in FIG. 1 1 is a measurement result of the current correction circuit 100 in FIG. Is a graph of the tone signal Sd, (e) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is less than the predetermined range, the measurement of current correction circuit 100 of FIG. 1 a result, a graph of the output signal S52 in the comparator 52, (f), the time the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is less than a predetermined range FIG. 4 is a graph of a measurement result of the current correction circuit 100 of FIG. 1 and a count-up signal Su. （ａ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。(A) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is greater than the predetermined range, a measurement result of the current correction circuit 100 of FIG. 1, the control clock φ It is one of the graphs, (b) is when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is greater than the predetermined range, the measurement result of the current correction circuit 100 of FIG. 1 there are a graph of the control clock phi 2, (c) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is greater than the predetermined range, the current correction in FIG. 1 a measurement circuit 100, a graph of the output voltage V C from the current-voltage conversion circuit 4, (d), the current value of the initial infinitesimal current I N from the current source circuit 2 in FIG. 1 1 is a measurement result of the current correction circuit 100 in FIG. It is a graph of the tone signal Sd, (e) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is greater than the predetermined range, the measurement of current correction circuit 100 of FIG. 1 a result, a graph of the output signal S52 in the comparator 52, (f), the current value of the initial infinitesimal current I N from the current source circuit 2 of FIG. 1 when greater than the predetermined range FIG. 4 is a graph of a measurement result of the current correction circuit 100 of FIG. 1 and a count-up signal Su. 図１の電流源回路２に対して電流補正回路１００を設けないときのモンテカルロシミュレーション（１００回）の結果であって、電流源回路２からの微小電流ＩＮの分布を示すヒストグラムである。A result of the Monte Carlo simulation (100 times) when not provided a current correction circuit 100 with respect to the current source circuit 2 in FIG. 1 is a histogram showing the distribution of the fine small current I N from the current source circuit 2. 図１の電流源回路２に対して電流補正回路１００を設けたときのモンテカルロシミュレーション（１００回）の結果であって、電流補正回路１００からの基準電流ＩＲＥＦの分布を示すヒストグラムである。6 is a histogram showing a distribution of a reference current I REF from the current correction circuit 100, which is a result of Monte Carlo simulation (100 times) when the current correction circuit 100 is provided for the current source circuit 2 of FIG. 図１の電流源回路２に対して電流補正回路１００を設けないときのシミュレーションの結果であって、電流源回路２からの微小電流ＩＮの温度依存性を示すグラフと、図１の電流源回路２に対して電流補正回路１００を設けたときのシミュレーションの結果であって、電流補正回路１００からの基準電流ＩＲＥＦの温度依存性を示すグラフである。A simulation result when without the current correction circuit 100 with respect to the current source circuit 2 in FIG. 1, a graph showing the temperature dependence of the infinitesimal current I N from the current source circuit 2, in FIG. 1 current 7 is a graph showing the temperature dependence of the reference current I REF from the current correction circuit 100 as a result of simulation when the current correction circuit 100 is provided for the source circuit 2. 本発明の第２の実施形態に係る、電流源回路２のための電流補正回路１００Ａの構成を示すブロック図である。It is a block diagram which shows the structure of 100 A of current correction circuits for the current source circuit 2 based on the 2nd Embodiment of this invention. 図１８の電流源回路２と、電流加減算回路３と、電流電圧変換回路４Ａと、電圧判定回路５Ａと、カウンタ回路６とを示す回路図である。FIG. 19 is a circuit diagram illustrating the current source circuit 2, the current addition / subtraction circuit 3, the current / voltage conversion circuit 4A, the voltage determination circuit 5A, and the counter circuit 6 of FIG. 図１８の制御クロック発生回路１Ａの回路図である。FIG. 19 is a circuit diagram of the control clock generation circuit 1A of FIG. 図２０の制御クロック発生回路１Ａから出力される制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａとを示すタイミングチャートである。21 is a timing chart showing a control clock φ 1 A, a control clock φ 2 A, and a control clock φ 3 A output from the control clock generation circuit 1A of FIG. 図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。Control clock φ 1 A, control clock φ 2 A, control clock φ 3 A, and current-voltage conversion circuit when the current value of reference current I REF from current addition / subtraction circuit 3 in FIG. 19 is larger than a predetermined range 4 is a timing chart showing an output voltage V C A from 4A, a countdown signal SdA, an output signal S52 from a comparator 52, and a count up signal SuA. 図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲であるときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。Control clock φ 1 A, control clock φ 2 A, control clock φ 3 A, and current-voltage conversion circuit when the current value of reference current I REF from current addition / subtraction circuit 3 in FIG. 19 is within a predetermined range 4 is a timing chart showing an output voltage V C A from 4A, a countdown signal SdA, an output signal S52 from a comparator 52, and a count up signal SuA. 図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。Control clock φ 1 A, control clock φ 2 A, control clock φ 3 A, and current-voltage conversion circuit when the current value of reference current I REF from current addition / subtraction circuit 3 in FIG. 19 is smaller than a predetermined range 4 is a timing chart showing an output voltage V C A from 4A, a countdown signal SdA, an output signal S52 from a comparator 52, and a count up signal SuA.

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。   Hereinafter, embodiments according to the present invention will be described with reference to the drawings. In addition, in each following embodiment, the same code | symbol is attached | subjected about the same component.

第１の実施形態．
図１は、本発明の第１の実施形態に係る、電流源回路２のための電流補正回路１００の構成を示すブロック図である。また、図２は、図１の電流源回路２と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６とを示す回路図であり、図３は、図１の制御クロック発生回路１の回路図である。 First embodiment.
FIG. 1 is a block diagram showing a configuration of a current correction circuit 100 for the current source circuit 2 according to the first embodiment of the present invention. 2 is a circuit diagram showing the current source circuit 2, the current addition / subtraction circuit 3, the current / voltage conversion circuit 4, the voltage determination circuit 5, and the counter circuit 6 of FIG. 1 is a circuit diagram of one control clock generation circuit 1. FIG.

図１において、電流源回路２のための電流補正回路１００は、制御クロック発生回路１と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６と、所定の基準電圧ＶＲＥＦ１を出力する電圧源８と、所定の基準電圧ＶＲＥＦ２（ＶＲＥＦ１＞ＶＲＥＦ２）を出力する電圧源９とを備えて構成される。ここで、電圧判定回路５と、カウンタ回路６とは電流制御信号発生回路１０１を構成する。また、電流加減算回路３と電流制御信号発生回路１０１とは電流増減回路を構成する。詳細後述するように、電流補正回路１００は、サブスレッショルド領域で動作し電源電圧Ｖｄｄから微小電流ＩＮを発生する電流源回路２からの微小電流ＩＮを補正して基準電流ＩＲＥＦとして出力する電流補正回路１００であって、基準電流ＩＲＥＦを出力電圧ＶＣに変換する電流電圧変換回路４と、出力電圧ＶＣが、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２との間となるように微小電流ＩＮを増減して基準電流ＩＲＥＦとして出力する電流増減回路とを備えたことを特徴としている。 In FIG. 1, a current correction circuit 100 for a current source circuit 2 includes a control clock generation circuit 1, a current addition / subtraction circuit 3, a current-voltage conversion circuit 4, a voltage determination circuit 5, a counter circuit 6, a predetermined circuit, A voltage source 8 that outputs a reference voltage V REF1 and a voltage source 9 that outputs a predetermined reference voltage V REF2 (V REF1 > V REF2 ) are configured. Here, the voltage determination circuit 5 and the counter circuit 6 constitute a current control signal generation circuit 101. The current addition / subtraction circuit 3 and the current control signal generation circuit 101 constitute a current increase / decrease circuit. As detailed below, current correction circuit 100, and outputs the corrected low current I N from the current source circuit 2 for generating the minute current I N from operating in the subthreshold region the power supply voltage Vdd as a reference current I REF The current correction circuit 100 includes a current-voltage conversion circuit 4 that converts the reference current I REF into the output voltage V C , and the output voltage V C is so small that the output voltage V C is between the reference voltage V REF1 and the reference voltage V REF2. It is characterized in that a current adjusting circuit configured to increase or decrease the current I N as a reference current I REF.

図２において、電流源回路２は、電流生成回路２０と、バイアス電圧生成回路３０と、スタートアップ回路４０とを備えて構成される。電流生成回路２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタという。）ＭＰ２１，ＭＰ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタという。）ＭＮ２１，ＭＮ２２と、ｎＭＯＳトランジスタであるＭＯＳ抵抗ＭＲとを備えて構成される。   In FIG. 2, the current source circuit 2 includes a current generation circuit 20, a bias voltage generation circuit 30, and a startup circuit 40. The current generation circuit 20 includes P-channel MOS field effect transistors (hereinafter referred to as pMOS transistors) MP21 and MP22, N-channel MOS field effect transistors (hereinafter referred to as nMOS transistors) MN21 and MN22, and nMOS transistors. A MOS resistor MR is provided.

ここで、電流生成回路２０において、ｐＭＯＳトランジスタＭＰ２１のソースは、電源Ｖｄｄに接続される。ｐＭＯＳトランジスタＭＰ２１のドレインは、ｎＭＯＳトランジスタＭＮ２１のドレインに接続される。ｐＭＯＳトランジスタＭＰ２２のソースは、電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ２２のドレインは、ｐＭＯＳトランジスタＭＰ２２のゲート及びｎＭＯＳトランジスタＭＮ２２のドレインに接続される。ｎＭＯＳトランジスタＭＮ２１のゲートは、ｎＭＯＳトランジスタＭＮ２２のゲート及びｎＭＯＳトランジスタＭＮ２１のドレインに接続され、ｎＭＯＳトランジスタＭＮ２１のソースは、接地される。ｎＭＯＳトランジスタＭＮ２２のソースは、ＭＯＳ抵抗ＭＲのドレインに接続される。ＭＯＳ抵抗ＭＲのゲートは、ｐＭＯＳトランジスタＭＰ３０２のドレインとｎＭＯＳトランジスタＭＮ３０３のドレインとの接続点に接続され、ＭＯＳ抵抗ＭＲのソースは接地される。   Here, in the current generation circuit 20, the source of the pMOS transistor MP21 is connected to the power supply Vdd. The drain of the pMOS transistor MP21 is connected to the drain of the nMOS transistor MN21. The source of the pMOS transistor MP22 is connected to the power supply Vdd, and the drain of the pMOS transistor MP22 is connected to the gate of the pMOS transistor MP22 and the drain of the nMOS transistor MN22. The gate of the nMOS transistor MN21 is connected to the gate of the nMOS transistor MN22 and the drain of the nMOS transistor MN21, and the source of the nMOS transistor MN21 is grounded. The source of the nMOS transistor MN22 is connected to the drain of the MOS resistor MR. The gate of the MOS resistor MR is connected to the connection point between the drain of the pMOS transistor MP302 and the drain of the nMOS transistor MN303, and the source of the MOS resistor MR is grounded.

また、バイアス電圧生成回路３０は、ｐＭＯＳトランジスタＭＰ３０１，ＭＰ３０２と、ｎＭＯＳトランジスタＭＮ３０１，ＭＮ３０２，ＭＮ３０３とを備えて構成される。   The bias voltage generation circuit 30 includes pMOS transistors MP301 and MP302 and nMOS transistors MN301, MN302, and MN303.

ここで、バイアス電圧生成回路３０において、ｐＭＯＳトランジスタＭＰ３０１のソースは電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ３０１のドレインは、ｎＭＯＳトランジスタＭＮ３０１のドレインとｎＭＯＳトランジスタＭＮ３０１のゲートとｎＭＯＳトランジスタＭＮ３０２のゲートとに接続される。ｎＭＯＳトランジスタＭＮ３０１のソースは、ｎＭＯＳトランジスタＭＮ３０２のドレインとｎＭＯＳトランジスタＭＮ３０３のソースとに接続される。ｎＭＯＳトランジスタＭＮ３０２のソースは接地される。ｐＭＯＳトランジスタＭＰ３０２のソースは電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ３０２のドレインは、ｎＭＯＳトランジスタＭＮ３０３のドレインとｎＭＯＳトランジスタＭＮ３０３のゲートとＭＯＳ抵抗ＭＲのゲートとに接続される。   Here, in the bias voltage generation circuit 30, the source of the pMOS transistor MP301 is connected to the power supply Vdd, and the drain of the pMOS transistor MP301 is connected to the drain of the nMOS transistor MN301, the gate of the nMOS transistor MN301, and the gate of the nMOS transistor MN302. The The source of the nMOS transistor MN301 is connected to the drain of the nMOS transistor MN302 and the source of the nMOS transistor MN303. The source of the nMOS transistor MN302 is grounded. The source of the pMOS transistor MP302 is connected to the power supply Vdd, and the drain of the pMOS transistor MP302 is connected to the drain of the nMOS transistor MN303, the gate of the nMOS transistor MN303, and the gate of the MOS resistor MR.

電流源回路２において、電流生成回路２０及びバイアス電圧生成回路３０はそれぞれ、非特許文献３の電圧源回路における電流生成回路及びバイアス電圧生成回路と同様の構成を有する。また、ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ３０１，ＭＰ３０２の各ゲートは互いに接続されてカレントミラー回路ＣＭ１１を構成し、ｐＭＯＳトランジスタＭＰ２２に流れる微小電流ＩＮに対応する微小電流が、ｐＭＯＳトランジスタＭＰ２１，ＭＰ３０１，ＭＰ３０２のそれぞれに流れる。ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２とｎＭＯＳトランジスタＭＮ２１，ＭＮ２２とは微小電流発生回路ＣＧ１１を構成し、ｐＭＯＳトランジスタＭＰ２２及びｎＭＯＳトランジスタＭＮ２２に流れる微小電流ＩＮに対応する微小電流がｐＭＯＳトランジスタＭＰ２１及びｎＭＯＳトランジスタＭＮ２１に流れる。また、ｎＭＯＳトランジスタＭＮ３０１，ＭＮ３０３は差動対を構成する。また、ＭＯＳ抵抗ＭＲは強反転線形領域で動作して所定の電圧ＶＤＳＲを発生し、その他のトランジスタはサブスレッショルド領域で動作する。非特許文献３の電圧源回路では、温度に対して一定の電圧を得るために、バイアス電圧生成回路において２段の差動対を用いる。しかし、電流を生成する場合は温度に対して一定の電圧は必要ないので、バイアス電圧生成回路３０は、１段の差動対を用いる。 In the current source circuit 2, the current generation circuit 20 and the bias voltage generation circuit 30 have the same configurations as the current generation circuit and the bias voltage generation circuit in the voltage source circuit of Non-Patent Document 3, respectively. Further, pMOS transistors MP21, MP22, MP301, each gate of MP302 constitute a current mirror circuit CM11 are connected to each other, a minute current corresponding to the infinitesimal current I N flowing through the pMOS transistor MP22 is, pMOS transistors MP21, MP301, It flows to each of MP302. Configure the pMOS transistors MP21, MP22 and nMOS transistor MN21, MN22 micro-current generating circuit CG11 and, a minute current corresponding to the infinitesimal current I N flowing through the pMOS transistor MP22 and nMOS transistor MN22 is in the pMOS transistor MP21 and nMOS transistor MN21 Flowing. The nMOS transistors MN301 and MN303 constitute a differential pair. The MOS resistor MR operates in the strong inversion linear region to generate a predetermined voltage V DSR , and the other transistors operate in the subthreshold region. In the voltage source circuit of Non-Patent Document 3, in order to obtain a constant voltage with respect to temperature, a two-stage differential pair is used in the bias voltage generation circuit. However, since a constant voltage is not required with respect to temperature when generating current, the bias voltage generation circuit 30 uses a single-stage differential pair.

以下、電流源回路２の動作を詳細に説明する。一般に、ＭＯＳＦＥＴがサブスレッショルド領域で動作している場合、ＭＯＳＦＥＴに流れる電流Ｉ（サブスレッショルド電流ともいう。）は、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以下（サブスレッショルド線形領域）であるときは、以下の式（１）で表される。 Hereinafter, the operation of the current source circuit 2 will be described in detail. Generally, MOSFET is when operating in the subthreshold region, (also referred to as a subthreshold current.) The current I flowing through the MOSFET is a drain-source voltage V DS is, for example, 0.1V or less (subthreshold linear region) Is represented by the following formula (1).

Figure 0005361922
Figure 0005361922

ここで、Ｋ（＝Ｗ／Ｌ）はチャネル長Ｌとチャネル幅Ｗとのアスペクト比、Ｉ０（＝μＣＯＸ（η−１）ＶＴ ２）はサブスレッショルド電流の前置係数、μはキャリア移動度、ＣＯＸ（＝εｏｘ／ｔｏｘ）は単位面積当たりの酸化膜容量、ｔｏｘは酸化膜厚、εｏｘは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、ＶＴ（＝ｋＢＴ／ｑ）は熱電圧、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ＶＧＳはゲート・ソース間電圧、ＶＴＨはしきい値電圧である（非特許文献４参照。）。 Here, K (= W / L) is an aspect ratio between channel length L and channel width W, I 0 (= μC OX (η−1) V T 2 ) is a pre-threshold coefficient of subthreshold current, and μ is a carrier Mobility, C OX (= ε ox / t ox ) is the oxide film capacity per unit area, t ox is the oxide film thickness, ε ox is the dielectric constant of the oxide film, η is the subthreshold slope coefficient, V T (= k B T / q) is the thermal voltage, k B is the Boltzmann constant, T is the absolute temperature, q is the elementary charge, V GS is the gate-source voltage, and V TH is the threshold voltage (see Non-Patent Document 4). .)

また、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以上（サブスレッショルド飽和領域）であるときは、ＭＯＳＦＥＴに流れる電流Ｉは、式（２）で表される。 Further, when a drain-source voltage V DS is, for example, 0.1V or higher (subthreshold saturation region), the current I flowing through the MOSFET is represented by the formula (2).

Figure 0005361922
Figure 0005361922

また、キャリア移動度μの温度依存性は、式（３）で表される。   In addition, the temperature dependence of the carrier mobility μ is expressed by Expression (3).

Figure 0005361922
Figure 0005361922

ここで、μ０は室温Ｔ０におけるキャリア移動度、ｍはキャリア移動度の温度係数である。 Here, μ 0 is the carrier mobility at room temperature T 0 , and m is the temperature coefficient of the carrier mobility.

図１の電流源回路２を流れる微小電流ＩＮは、線形領域で動作するＭＯＳ抵抗ＭＲの電気的特性によって決まる。ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲが十分小さいとき、微小電流ＩＮは、式（４）で表される。 Infinitesimal current I N flowing through the current source circuit 2 of Figure 1 is determined by the electrical characteristics of MOS resistance MR operating in a linear region. When the drain-source voltage V DSR of the MOS resistance MR is sufficiently small, infinitesimal current I N can be expressed by equation (4).

Figure 0005361922
Figure 0005361922

さらに、図２において、スタートアップ回路４０を設ける理由は以下の通りである。電流源回路２において、ｎＭＯＳトランジスタのゲート電圧がすべて０Ｖであり、ｐＭＯＳトランジスタのゲートがすべて電源Ｖｄｄによって発生される電圧となる場合がある。このとき、電流源回路２には動作電流が流れず、電流源回路２は動作しない。以下、上述した電流源回路２が動作しない状態を、電流源回路２の非動作時又はゼロ電流状態という。スタートアップ回路４０は、ゼロ電流状態を回避するために用いられる。   Further, the reason why the startup circuit 40 is provided in FIG. 2 is as follows. In the current source circuit 2, there are cases where the gate voltages of the nMOS transistors are all 0V and the gates of the pMOS transistors are all voltages generated by the power supply Vdd. At this time, no operating current flows through the current source circuit 2, and the current source circuit 2 does not operate. Hereinafter, the state where the current source circuit 2 does not operate is referred to as a non-operating state of the current source circuit 2 or a zero current state. The startup circuit 40 is used to avoid a zero current condition.

スタートアップ回路４０は、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜４０６と、カレントミラー回路を構成するｐＭＯＳトランジスタＭＰ４０７と、インバータ５０を構成するｐＭＯＳトランジスタＭＰ４０８及びｎＭＯＳトランジスタＭＮ４０１と、動作電流を引き抜いて流すｎＭＯＳトランジスタＭＮ４０２とを備えて構成される。ここで、スタートアップ回路４０は、上記ゼロ電流状態時のみに動作し、電流源回路２が正常な動作点で動作している場合は、動作しない。   The start-up circuit 40 includes a plurality of diode-connected pMOS transistors MP401 to 406, a pMOS transistor MP407 constituting a current mirror circuit, a pMOS transistor MP408 and an nMOS transistor MN401 constituting an inverter 50, and an nMOS that draws and flows an operating current. And a transistor MN402. Here, the startup circuit 40 operates only in the zero current state, and does not operate when the current source circuit 2 operates at a normal operating point.

スタートアップ回路４０において、インバータ５０は、ＭＯＳ抵抗ＭＲのゲート電圧をモニタして、電流源回路２の非動作時を検出する。ＭＯＳ抵抗ＭＲのゲート電圧が０Ｖであるとき（非動作時）、インバータ５０の出力信号はハイレベルになり、当該ハイレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２がオンされる。これにより、ｎＭＯＳトランジスタＭＮ４０２は、ｐＭＯＳトランジスタＭＰ２２から電流を引き抜き、これが電流源回路２の起動電流となって、電流源回路２を起動させて安定に動作させる。一方、インバータ５０によってモニタされる電圧が動作電圧であるとき、インバータ５０の出力信号はローレベル（０Ｖ）になり、当該ローレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２はオフ状態のままである。したがって、ｎＭＯＳトランジスタＭＮ４０２は電流を流さない。すなわち、スタートアップ回路４０は、正常動作時には電流源回路２の動作に影響を与えない。なお、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜ＭＰ４０６により、一定の微小電流を発生し、そのカレントミラー回路であるｐＭＯＳトランジスタＭＰ４０７は、上記微小電流に対応する微小電流をインバータ５０にバイアス動作電流として供給し、消費電力の低減のためにインバータ５０を流れる電流が大きくならないように制御している。   In the start-up circuit 40, the inverter 50 monitors the gate voltage of the MOS resistor MR to detect when the current source circuit 2 is not operating. When the gate voltage of the MOS resistor MR is 0V (during non-operation), the output signal of the inverter 50 becomes high level, the high level signal is applied to the gate of the nMOS transistor MN402, and the nMOS transistor MN402 is turned on. The As a result, the nMOS transistor MN402 draws a current from the pMOS transistor MP22, which becomes a starting current of the current source circuit 2, and starts up the current source circuit 2 to operate stably. On the other hand, when the voltage monitored by the inverter 50 is the operating voltage, the output signal of the inverter 50 becomes low level (0V), the low level signal is applied to the gate of the nMOS transistor MN402, and the nMOS transistor MN402 It remains off. Therefore, the nMOS transistor MN402 does not pass a current. That is, the startup circuit 40 does not affect the operation of the current source circuit 2 during normal operation. Note that a constant minute current is generated by the multi-stage diode-connected pMOS transistors MP401 to MP406, and the current mirror circuit pMOS transistor MP407 uses the minute current corresponding to the minute current as a bias operating current to the inverter 50. In order to reduce power consumption, the current flowing through the inverter 50 is controlled so as not to increase.

また、図２において、電流加減算回路３は、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４，ＭＰ３５，ＭＰ３６，ＭＰ３７と、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６，ＭＮ３７，ＭＮ３８，ＭＮ３９，ＭＮ４０，ＭＮ４１とを備えて構成される。ここで、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６はそれぞれ制御スイッチトランジスタとして動作する。ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６の各ゲートに対して、カウンタ回路６から電流制御信号ＤＵ１，ＤＵ２，ＤＵ３，ＤＤ１，ＤＤ２，ＤＤ３がそれぞれ出力され、これに応答して、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６はオンオフされる。   In FIG. 2, the current addition / subtraction circuit 3 includes pMOS transistors MP31, MP32, MP33, MP34, MP35, MP36, MP37 and nMOS transistors MN31, MN32, MN33, MN34, MN35, MN36, MN37, MN38, MN39, MN40. , MN41. Here, the nMOS transistors MN31, MN32, MN33, MN34, MN35, and MN36 each operate as a control switch transistor. Current control signals DU1, DU2, DU3, DD1, DD2, DD3 are output from the counter circuit 6 to the gates of the nMOS transistors MN31, MN32, MN33, MN34, MN35, MN36, respectively, and in response to this, the nMOS The transistors MN31, MN32, MN33, MN34, MN35, and MN36 are turned on / off.

電流加減算回路３において、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４の各ソースは電源Ｖｄｄに接続され、各ゲートはｐＭＯＳトランジスタＭＰ３０２のゲートに接続される。ｐＭＯＳトランジスタＭＰ３４のドレインは、ｎＭＯＳトランジスタＭＮ３１のソースとｎＭＯＳトランジスタＭＮ３４のドレインとの接続点に接続される。また、ｐＭＯＳトランジスタＭＰ３１のドレインはｎＭＯＳトランジスタＭＮ３１のドレインに接続され、ｐＭＯＳトランジスタＭＰ３２のドレインはｎＭＯＳトランジスタＭＮ３２のドレインに接続され、ｐＭＯＳトランジスタＭＰ３３のドレインはｎＭＯＳトランジスタＭＮ３３のドレインに接続される。さらに、ｎＭＯＳトランジスタＭＮ３１のソースはｎＭＯＳトランジスタＭＮ３４のドレインに接続され、ｎＭＯＳトランジスタＭＮ３２のソースはｎＭＯＳトランジスタＭＮ３５のドレインに接続され、ｎＭＯＳトランジスタＭＮ３３のソースはｎＭＯＳトランジスタＭＮ３６のドレインに接続される。そして、ｎＭＯＳトランジスタＭＮ３１のソースとｎＭＯＳトランジスタＭＮ３４のドレインとの接続点は、ｎＭＯＳトランジスタＭＮ３２のソースとｎＭＯＳトランジスタＭＮ３５のドレインとの接続点を介して、ｎＭＯＳトランジスタＭＮ３３のソースとｎＭＯＳトランジスタＭＮ３６のドレインとの接続点に接続される。   In the current addition / subtraction circuit 3, the sources of the pMOS transistors MP31, MP32, MP33, and MP34 are connected to the power supply Vdd, and the gates are connected to the gate of the pMOS transistor MP302. The drain of the pMOS transistor MP34 is connected to the connection point between the source of the nMOS transistor MN31 and the drain of the nMOS transistor MN34. The drain of the pMOS transistor MP31 is connected to the drain of the nMOS transistor MN31, the drain of the pMOS transistor MP32 is connected to the drain of the nMOS transistor MN32, and the drain of the pMOS transistor MP33 is connected to the drain of the nMOS transistor MN33. Further, the source of the nMOS transistor MN31 is connected to the drain of the nMOS transistor MN34, the source of the nMOS transistor MN32 is connected to the drain of the nMOS transistor MN35, and the source of the nMOS transistor MN33 is connected to the drain of the nMOS transistor MN36. The connection point between the source of the nMOS transistor MN31 and the drain of the nMOS transistor MN34 is connected to the source of the nMOS transistor MN33 and the drain of the nMOS transistor MN36 via the connection point between the source of the nMOS transistor MN32 and the drain of the nMOS transistor MN35. Connected to the connection point.

また、電流加減算回路３において、ｎＭＯＳトランジスタＭＮ３７のドレインはｎＭＯＳトランジスタＭＮ３４のソースに接続され、ｎＭＯＳトランジスタＭＮ３８のドレインはｎＭＯＳトランジスタＭＮ３５のソースに接続され、ｎＭＯＳトランジスタＭＮ３９のドレインはｎＭＯＳトランジスタＭＮ３６のソースに接続される。さらに、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９の各ゲートはｎＭＯＳトランジスタＭＮ２１のゲートに接続され、各ソースは接地される。   In the current addition / subtraction circuit 3, the drain of the nMOS transistor MN37 is connected to the source of the nMOS transistor MN34, the drain of the nMOS transistor MN38 is connected to the source of the nMOS transistor MN35, and the drain of the nMOS transistor MN39 is connected to the source of the nMOS transistor MN36. Connected. Further, the gates of the nMOS transistors MN37, MN38, and MN39 are connected to the gate of the nMOS transistor MN21, and the sources are grounded.

さらに、電流加減算回路３において、ｎＭＯＳトランジスタＭＮ４０のドレインは、ｎＭＯＳトランジスタＭＮ３３のソースとｎＭＯＳトランジスタＭＮ３６のドレインとの接続点と、ｎＭＯＳトランジスタＭＮ４０のゲートとに接続され、ｎＭＯＳトランジスタＭＮ４０のソースは接地される。また、ｎＭＯＳトランジスタＭＮ４１のゲートはｎＭＯＳトランジスタＭＮ４０のゲートに接続され、ソースは接地され、ドレインはｐＭＯＳトランジスタＭＰ３５のドレイン及びゲートに接続される。さらに、ｐＭＯＳトランジスタＭＰ３５のソースは電源Ｖｄｄに接続される。ｐＭＯＳトランジスタＭＰ３６のゲートはｐＭＯＳトランジスタＭＰ３５のゲートと、ｐＭＯＳトランジスタＭＰ３７のゲートとに接続され、ソースは電源Ｖｄｄに接続され、ドレインは詳細後述する電流電圧判定回路４のｐＭＯＳトランジスタＭＰ４のソースに接続される。そして、ｐＭＯＳトランジスタＭＰ３７のソースは電源Ｖｄｄに接続され、ドレインは出力端子ＴＯに接続される。 Further, in the current addition / subtraction circuit 3, the drain of the nMOS transistor MN40 is connected to the connection point between the source of the nMOS transistor MN33 and the drain of the nMOS transistor MN36 and the gate of the nMOS transistor MN40, and the source of the nMOS transistor MN40 is grounded. The The gate of the nMOS transistor MN41 is connected to the gate of the nMOS transistor MN40, the source is grounded, and the drain is connected to the drain and gate of the pMOS transistor MP35. Further, the source of the pMOS transistor MP35 is connected to the power supply Vdd. The gate of the pMOS transistor MP36 is connected to the gate of the pMOS transistor MP35 and the gate of the pMOS transistor MP37, the source is connected to the power supply Vdd, and the drain is connected to the source of the pMOS transistor MP4 of the current voltage determination circuit 4 which will be described in detail later. The The source of the pMOS transistor MP37 is connected to the power supply Vdd, and the drain is connected to the output terminal T O.

図２の電流加減算回路３において、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４は、電流源回路２のｐＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ３０１，ＭＰ３０２とともにカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ２２及びｎＭＯＳトランジスタＭＮ２２に流れる微小電流ＩＮと同一の電流がｐＭＯＳトランジスタＭＰ３４に流れる。また、ｐＭＯＳトランジスタＭＰ３１のサイズは、ｐＭＯＳトランジスタＭＰ３１に、微小電流ＩＮのＮ分の１（Ｎは所定の正の実数であり、１／Ｎはミラー比（トランジスタサイズ比）である。）のステップ電流ΔＩ（＝ＩＮ／Ｎ）が流れるように設定される。さらに、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３のサイズ比は１：２：４に設定される。従って、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３には、ステップ電流ΔＩ，２ΔＩ，４ΔＩが流れる。また、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９は、電流源回路２のｎＭＯＳトランジスタＭＮ２１とともにカレントミラー回路を構成し、ｎＭＯＳトランジスタＭＮ３７のサイズは、ｎＭＯＳトランジスタＭＮ３７に、微小電流ＩＮのＮ分の１のステップ電流ΔＩ（＝ＩＮ／Ｎ）が流れるように設定される。さらに、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９のサイズ比は１：２：４に設定される。従って、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９には、ステップ電流ΔＩ，２ΔＩ，４ΔＩが流れる。このため、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３がそれぞれオン又はオフし、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３５がオフしているとき、微小電流ＩＮに対して所定の電流量のステップ電流（ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩ）が加算されてｎＭＯＳトランジスタＭＮ４０のドレインに出力される。一方、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３がオフし、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３６がそれぞれオン又はオフしているとき、微小電流ＩＮから所定の電流量のステップ電流（ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩ）が減算されてｎＭＯＳトランジスタＭＮ４０のドレインに出力される。また、全てのｎＭＯＳトランジスタＭＮ３１〜ＭＮ３６がオフしているとき、微小電流ＩＮはそのままｎＭＯＳトランジスタＭＮ４０のドレインに出力される。 In the current addition / subtraction circuit 3 of FIG. 2, the pMOS transistors MP31, MP32, MP33, and MP34 form a current mirror circuit together with the pMOS transistors MP21, MP22, MP301, and MP302 of the current source circuit 2, and the pMOS transistors MP22 and nMOS transistor MN22 same current as infinitesimal current I N flows through the pMOS transistor MP34. The size of the pMOS transistor MP31 is in pMOS transistors MP31, 1 divided by N of infinitesimal current I N (N is a predetermined positive real number, which is 1 / N the mirror ratio (transistor size ratio).) The step current ΔI (= I N / N) is set to flow. Further, the size ratio of the pMOS transistors MP31, MP32, and MP33 is set to 1: 2: 4. Accordingly, step currents ΔI, 2ΔI, and 4ΔI flow through the pMOS transistors MP31, MP32, and MP33. Also, nMOS transistors MN37, MN38, MN39 form a current mirror circuit together with the nMOS transistor MN21 of the current source circuit 2, the size of the nMOS transistor MN37 is the nMOS transistor MN37, N content of one of the infinitesimal current I N Step current ΔI (= I N / N) is set to flow. Further, the size ratio of the nMOS transistors MN37, MN38, and MN39 is set to 1: 2: 4. Accordingly, step currents ΔI, 2ΔI, and 4ΔI flow through the nMOS transistors MN37, MN38, and MN39. Thus, nMOS transistors MN31, MN 32, MN33 are respectively turned on or off, nMOS transistors MN34, MN35, when MN35 is OFF, infinitesimal current I N predetermined current amount of the step current to (ΔI, 2ΔI , 3ΔI, 4ΔI, 5ΔI, 6ΔI, or 7ΔI) are added and output to the drain of the nMOS transistor MN40. On the other hand, nMOS transistors MN31, MN 32, MN33 are turned off, nMOS transistors MN34, MN35, MN3 when 6 is respectively turned on or off, infinitesimal current I N from the predetermined current amount of the step current (ΔI, 2ΔI, 3ΔI , 4ΔI, 5ΔI, 6ΔI, or 7ΔI) is subtracted and output to the drain of the nMOS transistor MN40. Further, when all of the nMOS transistor MN31~MN36 is OFF, infinitesimal current I N is output to the drain of the nMOS transistor MN 40.

ｎＭＯＳトランジスタＭＮ４０及び４１はミラー比１のカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ３５，ＭＰ３６，ＭＰ３７はミラー比１のカレントミラー回路を構成する。従って、電流加減算回路３は、微小電流ＩＮを減少させる各電流制御信号ＤＤ１，ＤＤ２，ＤＤ３に応答して微小電流ＩＮを所定のステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩだけ減少させる一方、微小電流ＩＮを増加させる各電流制御信号ＤＵ１，ＤＵ２，ＤＵ３に応答して微小電流ＩＮをステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩだけ増加させることにより、微小電流ＩＮを増減し、基準電流ＩＲＥＦとして出力端子ＴＯ及びｐＭＯＳトランジスタＭＰ４のソースに出力する。 The nMOS transistors MN40 and MN 41 constitute a current mirror circuit with a mirror ratio of 1, and the pMOS transistors MP35, MP36 and MP37 constitute a current mirror circuit with a mirror ratio of 1. Therefore, the current subtraction circuit 3, the current control signal for reducing the minute current I N DD1, DD2, DD3 step the minute current I N of a predetermined response to current ΔI, 2ΔI, 3ΔI, 4ΔI, 5ΔI, 6ΔI, or while reducing by 7DerutaI, the current control signals DU1 to increase the minute current I N, DU2, DU3 step current low current I N in response to ΔI, 2ΔI, 3ΔI, increasing 4ΔI, 5ΔI, 6ΔI, or 7DerutaI only it allows to increase or decrease the minute current I N, and outputs to the source of the output terminal T O and pMOS transistors MP4 as a reference current I REF.

図３において、制御クロック発生回路１はインバータチェーン回路であって、縦続接続されたＭ個のインバータ１−１〜１−Ｍ（Ｍは２以上の偶数）を備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路１０からの基準クロックは、最上流のインバータ１−１に出力されるとともに、制御クロックφ１として電流電圧変換回路４のｐＭＯＳトランジスタＭＰ４のゲートと、電圧判定回路５のナンドゲート５３の第１の入力端子に出力される。また、最下流のインバータ１−Ｍからの出力信号は、制御クロックφ２として電流電圧変換回路４のｎＭＯＳトランジスタＭＮ４のゲートに出力される。さらに、最下流のインバータ１−Ｍへの入力信号は、反転制御クロックφ２ｂとしてナンドゲート５３の第２の入力端子に出力される。 In FIG. 3, a control clock generation circuit 1 is an inverter chain circuit, and is configured to include M inverters 1-1 to 1-M (M is an even number of 2 or more) connected in cascade. For example, the reference clock from the reference clock generating circuit 10 is a clock source of a crystal oscillator or on-chip is output to the most upstream of the inverter 1-1, control clocks phi 1 as the current-voltage conversion circuit 4 of the pMOS transistors MP4 The signal is output to the gate and the first input terminal of the NAND gate 53 of the voltage determination circuit 5. The output signal from the most downstream of the inverter 1-M is output to the gate of the nMOS transistor MN4 of the current-voltage conversion circuit 4 as a control clock phi 2. Further, the input signal to the most downstream inverter 1-M is output to the second input terminal of the NAND gate 53 as the inversion control clock φ 2 b.

図４は、図３の制御クロック発生回路１から出力される制御クロックφ１及び制御クロックφ２を示すタイミングチャートである。図４に示すように、制御クロック発生回路１は、制御クロックφ１をインバータ１−１〜１−Ｍの個数Ｍに対応する移相量だけ移相して制御クロックφ２を発生する。図４において、制御クロックφ１及びφ２がハイレベルの期間をリセット期間Ｔｒｓｔと定義し、制御クロックφ１及びφ２がローレベルの期間を積分期間Ｔｉｎｔと定義する。また、制御クロックφ１がローレベルでありかつ制御クロックφ２がハイレベルである期間をオン期間Ｔｏｎと定義し、制御クロックφ１がハイレベルでありかつ制御クロックφ２がローレベルである期間を電圧判定期間Ｔｓｍｐｌと定義する。なお、オン期間Ｔｏｎの期間長は電圧判定期間Ｔｓｍｐｌの期間長と等しい。 Figure 4 is a timing chart showing a control clock phi 1 and the control clock phi 2 is output from the control clock generating circuit 1 in FIG. 4, the control clock generating circuit 1, a control clock phi 1 phase-shifted amount corresponding to the number M of inverters 1-1 to 1-M phase to generate the control clock phi 2. In FIG. 4, a period in which the control clocks φ 1 and φ 2 are at a high level is defined as a reset period Trst, and a period in which the control clocks φ 1 and φ 2 are at a low level is defined as an integration period Tint. The control clock phi 1 is at the low level and the period control clock phi 2 is at a high level is defined as the ON period Ton, a control clock phi 1 is high level and the period control clock phi 2 is at the low level Is defined as a voltage determination period Tsmpl. Note that the period length of the ON period Ton is equal to the period length of the voltage determination period Tsmpl.

図２において、電流電圧変換回路４は、スイッチトランジスタとして動作するｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４と、キャパシタＣとを備えて構成される。ここで、ｐＭＯＳトランジスタＭＰ４のゲートには制御クロックφ１が出力され、ｐＭＯＳトランジスタＭＰ４のソースはｐＭＯＳトランジスタＭＰ３６のドレインに接続され、ｐＭＯＳトランジスタＭＰ４のドレインはキャパシタＣを介して接地される。また、ｎＭＯＳトランジスタＭＮ４のゲートには制御クロックφ２が出力され、ソースは接地され、ドレインはｐＭＯＳトランジスタＭＰ４のドレインとキャパシタＣとの接続点に接続される。さらに、ｐＭＯＳトランジスタＭＰ４のドレインとキャパシタＣとの接続点は、比較器５１及び５２の各反転入力端子に接続される。ここで、キャパシタＣの両端電圧を出力電圧ＶＣと定義する。 In FIG. 2, the current-voltage conversion circuit 4 includes a pMOS transistor MP4 and an nMOS transistor MN4 that operate as switch transistors, and a capacitor C. Here, the gate of the pMOS transistor MP4 is output control clocks phi 1, the source of the pMOS transistor MP4 is connected to the drain of the pMOS transistor MP 36, the drain of the pMOS transistor MP4 is grounded via a capacitor C. Further, the control clock phi 2 is output to the gate of the nMOS transistor MN4, the source is grounded and a drain connected to a connection point between the drain and the capacitor C of the pMOS transistor MP4. Further, the connection point between the drain of the pMOS transistor MP4 and the capacitor C is connected to each inverting input terminal of the comparators 51 and 52. Here, the voltage across the capacitor C is defined as the output voltage VC.

次に、図２及び図４を参照して、電流電圧変換回路４の動作を説明する。積分期間Ｔｉｎｔにおいて、ｐＭＯＳトランジスタＭＰ４がオンし、ｎＭＯＳトランジスタＭＮ４がオフするので、キャパシタＣは基準電流ＩＲＥＦで充電される。次に、電圧判定期間ＴｓｍｐｌにおいてｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４がオフする。さらに、リセット期間Ｔｒｓｔにおいて、ｐＭＯＳトランジスタＭＰ４がオフし、ｎＭＯＳトランジスタＭＮ４がオンするので、キャパシタＣは放電する。引き続き、オン期間ＴｏｎにおいてｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４がオンして、基準電流ＩＲＥＦは接地に流れる。従って、積分期間Ｔｉｎｔにおいて基準電流ＩＲＥＦは積分され、ランプ形状を有する出力電圧ＶＣに変換される。ここで、出力電圧ＶＣのピーク値は基準電流ＩＲＥＦの電流値に対応する。 Next, the operation of the current-voltage conversion circuit 4 will be described with reference to FIGS. In the integration period Tint, the pMOS transistor MP4 is turned on and the nMOS transistor MN4 is turned off, so that the capacitor C is charged with the reference current IREF . Next, in the voltage determination period Tsmpl, the pMOS transistor MP4 and the nMOS transistor MN4 are turned off. Further, in the reset period Trst, the pMOS transistor MP4 is turned off and the nMOS transistor MN4 is turned on, so that the capacitor C is discharged. Subsequently, in the on period Ton, the pMOS transistor MP4 and the nMOS transistor MN4 are turned on, and the reference current IREF flows to the ground. Accordingly, the reference current I REF is integrated in the integration period Tint and converted into an output voltage V C having a ramp shape. Here, the peak value of the output voltage V C corresponds to the current value of the reference current I REF .

図２において、電圧判定回路５は、ウィンドウコンパレータを構成する比較器５１及び５２と、ナンドゲート５３とを備えて構成される。ここで、比較器５１の反転入力端子には出力電圧ＶＣが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ１が出力される。また、比較器５２の反転入力端子には出力電圧ＶＣが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ２が出力される。さらに、比較器５１からの出力信号は、カウントダウン信号Ｓｄとしてカウンタ回路６に出力される。また、ナンドゲート５３の第１の入力端子には制御クロックφ１が出力され、第２の入力端子には反転制御クロックφ２ｂが出力され、第３の入力端子には比較器５２の出力信号Ｓ５２が出力される。そして、ナンドゲート５３からの出力信号は、カウントアップ信号Ｓｕとしてカウンタ回路６に出力される。 In FIG. 2, the voltage determination circuit 5 includes comparators 51 and 52 that constitute a window comparator, and a NAND gate 53. Here, the output voltage V C is output to the inverting input terminal of the comparator 51, while the reference voltage V REF1 is output to the non-inverting input terminal. Further, the output voltage V C is output to the inverting input terminal of the comparator 52, while the reference voltage V REF2 is output to the non-inverting input terminal. Further, the output signal from the comparator 51 is output to the counter circuit 6 as a countdown signal Sd. Further, the control clock φ 1 is output to the first input terminal of the NAND gate 53, the inverted control clock φ 2 b is output to the second input terminal, and the output signal of the comparator 52 is output to the third input terminal. S52 is output. The output signal from the NAND gate 53 is output to the counter circuit 6 as the count up signal Su.

図５〜図７を参照して、電圧判定回路５の動作を説明する。図５は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。また、図６は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。さらに、図７は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。ここで、基準電流ＩＲＥＦの電流値の所定の範囲の上限値は基準電圧ＶＲＥＦ１に対応し、下限値は基準電圧ＶＲＥＦ２に対応する。 The operation of the voltage determination circuit 5 will be described with reference to FIGS. FIG. 5 shows a control clock φ 1 , a control clock φ 2 , an inverted control clock φ 2 b, and an output when the current value of the reference current I REF from the current addition / subtraction circuit 3 of FIG. 1 is larger than a predetermined range. the voltage V C, and the count-down signal Sd, the output signal S52 in the comparator 52 is a timing chart showing a count-up signal Su. 6 shows a control clock φ 1 , a control clock φ 2, and an inverted control clock φ 2 b when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is within a predetermined range. When the output voltage V C, and the count-down signal Sd, the output signal S52 in the comparator 52 is a timing chart showing a count-up signal Su. Further, FIG. 7 shows a control clock φ 1 , a control clock φ 2, and an inverted control clock φ 2 b when the current value of the reference current I REF from the current addition / subtraction circuit 3 of FIG. 1 is smaller than a predetermined range. , the output voltage V C, and the count-down signal Sd, the output signal S52 in the comparator 52 is a timing chart showing a count-up signal Su. Here, the upper limit value of the predetermined range of the current value of the reference current I REF corresponds to the reference voltage V REF1 , and the lower limit value corresponds to the reference voltage V REF2 .

図５において、基準電流ＩＲＥＦの電流値が所定の範囲より大きいので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ１より高くなり、これに応答して、電圧判定期間Ｔｓｍｐｌにおいて、ローレベルのカウントダウン信号Ｓｄが発生される。このとき、カウントアップ信号Ｓｕのレベルはハイレベルである。また、図６において、基準電流ＩＲＥＦの電流値が所定の範囲内にあるので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より高くかつ基準電圧ＶＲＥＦ１より低くなる。従って、電圧判定期間Ｔｓｍｐｌにおいて、ハイレベルのカウントダウン信号Ｓｄが発生される。また、電圧判定期間Ｔｓｍｐｌにおいて、比較器５２の出力信号Ｓ５２のレベルはローレベルに変化するが、カウントアップ信号Ｓｕのレベルはハイレベルのまま変化しない。さらに、図７において、基準電流ＩＲＥＦの電流値が所定の範囲より小さいので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より低くなる。このため、カウントダウン信号Ｓｄのレベル及び比較器５２の出力信号Ｓ５２のレベルはそれぞれハイレベルのままである。電圧判定期間Ｔｓｍｐｌにおいて、ナンドゲート５３によりハイレベルの出力信号Ｓ５２が検出され、これに応答してローレベルのカウントアップ信号Ｓｕが発生される。 In FIG. 5, since the current value of the reference current I REF is larger than the predetermined range, the peak value of the output voltage V C becomes higher than the reference voltage V REF1 , and in response to this, in the voltage determination period Tsmpl, A countdown signal Sd is generated. At this time, the level of the count up signal Su is high. In FIG. 6, since the current value of the reference current I REF is within a predetermined range, the peak value of the output voltage V C is higher than the reference voltage V REF2 and lower than the reference voltage V REF1 . Accordingly, the high-level countdown signal Sd is generated in the voltage determination period Tsmpl. Further, in the voltage determination period Tsmpl, the level of the output signal S52 of the comparator 52 changes to a low level, but the level of the count-up signal Su remains high. Further, in FIG. 7, the current value of the reference current I REF is less than the predetermined range, the peak value of the output voltage V C is lower than the reference voltage V REF2. For this reason, the level of the countdown signal Sd and the level of the output signal S52 of the comparator 52 remain high. In the voltage determination period Tsmpl, the NAND gate 53 detects the high level output signal S52, and in response thereto, the low level count up signal Su is generated.

図２において、カウンタ回路６は、３ビットのカウントダウン回路６Ｄを構成するＪＫフリップフロップ６１，６２，６３と、３ビットのカウントアップ回路６Ｕを構成するＪＫフリップフロップ６４，６５，６６とを備えて構成される。ここで、ＪＫフリップフロップ６１〜６６の各Ｊ入力端子及び各Ｋ入力端子は電源Ｖｄｄに接続される。また、カウントダウン信号ＳｄはＪＫフリップフロップ６１のクロック入力端子に出力され、ＪＫフリップフロップ６１のＱ出力端子からの出力信号は、ＪＫフリップフロップ６２のクロック入力端子に出力されるとともに、電流制御信号ＤＤ１としてｎＭＯＳトランジスタＭＮ３４のゲートに出力される。さらに、ＪＫフリップフロップ６２のＱ出力端子からの出力信号は、ＪＫフリップフロップ６３のクロック入力端子に出力されるとともに、電流制御信号ＤＤ２としてｎＭＯＳトランジスタＭＮ３５のゲートに出力される。またさらに、ＪＫフリップフロップ６２のＱ出力端子からの出力信号は、電流制御信号ＤＤ３としてｎＭＯＳトランジスタＭＮ３６のゲートに出力される。   In FIG. 2, the counter circuit 6 includes JK flip-flops 61, 62, 63 constituting a 3-bit countdown circuit 6D and JK flip-flops 64, 65, 66 constituting a 3-bit countup circuit 6U. Composed. Here, each J input terminal and each K input terminal of the JK flip-flops 61 to 66 are connected to the power supply Vdd. The countdown signal Sd is output to the clock input terminal of the JK flip-flop 61. The output signal from the Q output terminal of the JK flip-flop 61 is output to the clock input terminal of the JK flip-flop 62, and the current control signal DD1. Is output to the gate of the nMOS transistor MN34. Further, the output signal from the Q output terminal of the JK flip-flop 62 is output to the clock input terminal of the JK flip-flop 63 and also output to the gate of the nMOS transistor MN35 as the current control signal DD2. Furthermore, the output signal from the Q output terminal of the JK flip-flop 62 is output to the gate of the nMOS transistor MN36 as the current control signal DD3.

また、カウンタ回路６において、カウントアップ信号ＳｕはＪＫフリップフロップ６４のクロック入力端子に出力され、ＪＫフリップフロップ６４のＱ出力端子からの出力信号は、ＪＫフリップフロップ６５のクロック入力端子に出力されるとともに、電流制御信号ＤＵ１としてｎＭＯＳトランジスタＭＮ３１のゲートに出力される。さらに、ＪＫフリップフロップ６５のＱ出力端子からの出力信号は、ＪＫフリップフロップ６６のクロック入力端子に出力されるとともに、電流制御信号ＤＵ２としてｎＭＯＳトランジスタＭＮ３２のゲートに出力される。またさらに、ＪＫフリップフロップ６６のＱ出力端子からの出力信号は、電流制御信号ＤＵ３としてｎＭＯＳトランジスタＭＮ３３のゲートに出力される。   In the counter circuit 6, the count-up signal Su is output to the clock input terminal of the JK flip-flop 64, and the output signal from the Q output terminal of the JK flip-flop 64 is output to the clock input terminal of the JK flip-flop 65. At the same time, the current control signal DU1 is output to the gate of the nMOS transistor MN31. Further, the output signal from the Q output terminal of the JK flip-flop 65 is output to the clock input terminal of the JK flip-flop 66 and also output to the gate of the nMOS transistor MN32 as the current control signal DU2. Furthermore, the output signal from the Q output terminal of the JK flip-flop 66 is output to the gate of the nMOS transistor MN33 as the current control signal DU3.

図８は、図２のカウントダウン回路６Ｄからの電流制御信号ＤＤ１，ＤＤ２，ＤＤ３とカウント値とを示すタイミングチャートである。図８に示すように、カウントダウン回路６Ｄは、ローレベルのカウントダウン信号Ｓｄに応答して、３ビットのカウント値を１ずつインクリメントして当該カウント値を表す電流制御信号ＤＤ１，ＤＤ２，ＤＤ３をｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３の各ゲートに出力する。また、図９は、図２のカウントアップ回路６Ｕからの電流制御信号ＤＵ１，ＤＵ２，ＤＵ３とカウント値とを示すタイミングチャートである。図９に示すように、カウントアップ回路６Ｕは、ローレベルのカウントアップ信号Ｓｕに応答して、３ビットのカウント値を１ずつインクリメントして当該カウント値を表す電流制御信号ＤＵ１，ＤＵ２，ＤＵ３をｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３６の各ゲートに出力する。なお、電流補正回路１００の動作開始時には、ＪＫフリップフロップ６１〜６６はリセットされている。   FIG. 8 is a timing chart showing current control signals DD1, DD2, DD3 and count values from the countdown circuit 6D of FIG. As shown in FIG. 8, in response to the low level countdown signal Sd, the countdown circuit 6D increments the 3-bit count value by 1 and supplies the current control signals DD1, DD2, DD3 representing the count value to the nMOS transistor. Output to the gates of MN31, MN32, and MN33. FIG. 9 is a timing chart showing current control signals DU1, DU2, DU3 and count values from the count-up circuit 6U of FIG. As shown in FIG. 9, the count-up circuit 6U responds to the low-level count-up signal Su and increments the 3-bit count value by 1 to generate current control signals DU1, DU2, DU3 representing the count value. Output to the gates of the nMOS transistors MN34, MN35, and MN36. Note that, when the operation of the current correction circuit 100 is started, the JK flip-flops 61 to 66 are reset.

すなわち、電流制御信号発生回路１０１は、出力電圧ＶＣが基準電圧ＶＲＥＦ１より高いときは微小電流ＩＮを減少させる電流制御信号ＤＤ１，ＤＤ２，ＤＤ３を発生して電流加減算回路３に出力する一方、出力電圧ＶＣが基準電圧ＶＲＥＦ２より低いときは微小電流ＩＮを増加させる電流制御信号ＤＵ１，ＤＵ２，ＤＵ３を発生して電流加減算回路３に出力する。 That is, the current control signal generating circuit 101, while outputting the current subtraction circuit 3 generates a current control signal DD1, DD2, DD3 to reduce the minute current I N when the output voltage V C is higher than the reference voltage V REF1 when the output voltage V C is lower than the reference voltage V REF2 and outputs the current subtraction circuit 3 generates a current control signal DU1, DU2, DU3 to increase the minute current I N.

従って、本実施形態に係る電流補正回路１００によれば、動作開始時には、ＪＫフリップフロップ６１〜６６はリセットされているので、電流加減算回路３のｎＭＯＳトランジスタＭＮ３１〜ＭＮ３６はオフしており、微小電流ＩＮはそのまま基準電流ＩＲＥＦとして電流電圧変換回路４に出力される。電流電圧変換回路４において、基準電流ＩＲＥＦは、当該基準電流ＩＲＥＦの電流値に対応するピーク値を有する出力電圧ＶＣに変換され、出力電圧ＶＣは電圧判定回路５に出力される。さらに、電圧判定回路５は、出力電圧ＶＣを基準電圧ＶＲＥＦ１及びＶＲＥＦ２と比較し、当該比較結果を示すカウントアップ信号Ｓｕ及びカウントダウン信号Ｓｄを発生してカウンタ回路６に出力する。そして、カウンタ回路６は、カウントアップ信号Ｓｕに対応する電流制御信号ＤＵ１，ＤＵ２，ＤＵ３及びカウントダウン信号Ｓｄに対応するＤＤ１，ＤＤ２，ＤＤ３を発生して電流加減算回路３に出力する。これに応答して、電流加減算回路３は、基準電流ＩＲＥＦの電流値が所定の範囲より大きいときは微小電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩを減算する一方、基準電流ＩＲＥＦの電流値が所定の範囲より小さいときは微小電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩを加算して基準電流ＩＲＥＦとして出力する。従って、基準電流ＩＲＥＦの電流値は、基準電圧ＶＲＥＦ２に対応する電流値より大きく、かつ基準電圧ＶＲＥＦ１に対応する電流値より小さい値になるように制御される。 Therefore, according to the current correction circuit 100 according to the present embodiment, at the time of start of operation, since the JK flip-flop 61 to 66 is reset, nMOS transistor MN31~MN36 current subtraction circuit 3 is off, infinitesimal The current I N is output as it is to the current / voltage conversion circuit 4 as the reference current I REF . In the current-voltage conversion circuit 4, the reference current I REF is converted into an output voltage V C having a peak value corresponding to the current value of the reference current I REF , and the output voltage V C is output to the voltage determination circuit 5. Further, the voltage determination circuit 5 compares the output voltage V C with the reference voltages V REF1 and V REF2 , generates a count-up signal Su and a count-down signal Sd indicating the comparison results, and outputs them to the counter circuit 6. The counter circuit 6 generates current control signals DU1, DU2, DU3 corresponding to the count-up signal Su and DD1, DD2, DD3 corresponding to the count-down signal Sd and outputs them to the current addition / subtraction circuit 3. In response, the current subtraction circuit 3, the reference current I REF of current value when larger than the predetermined range infinitesimal current I N from step current ΔI, 2ΔI, 3ΔI, 4ΔI, 5ΔI, 6ΔI, or 7ΔI while subtraction, the reference current I REF of current value when less than the predetermined range infinitesimal current step current ΔI in I N, 2ΔI, 3ΔI, 4ΔI , 5ΔI, 6ΔI, or as a reference current I REF by adding the 7ΔI Output. Therefore, the current value of the reference current I REF is controlled to be larger than the current value corresponding to the reference voltage V REF2 and smaller than the current value corresponding to the reference voltage V REF1 .

次に、図１の電流補正回路１００について、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーションを用いて評価を行った結果について説明を行う。使用した標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスは、ＷＩＤ（Within-Die）バラツキ及びＤ２Ｄ（Die-to-Die）バラツキを考慮した０．３５μｍＣＭＯＳプロセスである。また、電源電圧Ｖｄｄを２．０Ｖに設定し、微小電流ＩＮを約４０ｎＡに設定した。さらに、基準電圧ＶＲＥＦ１を７５０ｍＶに設定し、基準電圧ＶＲＥＦ２を７００ｍＶに設定し、キャパシタＣのキャパシタンスを１０ｐＦに設定し、制御クロックφ１及びφ２の周波数を２．５ｋＨｚに設定し、図４のオン期間Ｔｏｎ及び電圧判定期間Ｔｓｍｐｌの期間長（遅延時間である。）を１０μ秒に設定した。電流源回路２に対してモンテカルロシミュレーションを１００回行い、電流補正回路１００がないときの微小電流ＩＮのバラツキと、電流補正回路１００があるときの基準電流ＩＲＥＦのバラツキとを比較する。さらに、温度変化に対する微小電流ＩＮの変動と基準電流ＩＲＥＦの変動とを比較する。 Next, the results of evaluating the current correction circuit 100 of FIG. 1 using simulation by SPICE (Simulation Program with Integrated Circuit Emphasis) will be described. The standard CMOS (Complementary Metal Oxide Semiconductor) process used is a 0.35 μm CMOS process considering WID (Within-Die) variation and D2D (Die-to-Die) variation. Further, to set the power supply voltage Vdd to 2.0 V, and sets the infinitesimal current I N of about 40 nA. Further, the reference voltage V REF1 is set to 750 mV, the reference voltage V REF2 is set to 700 mV, the capacitance of the capacitor C is set to 10 pF, and the frequencies of the control clocks φ 1 and φ 2 are set to 2.5 kHz. The period length (delay time) of the ON period Ton 4 and the voltage determination period Tsmpl was set to 10 μsec. Performed 100 times Monte Carlo simulation for the current source circuit 2 compares the dispersion of the fine small current I N in the absence of current correction circuit 100, and a variation of the reference current I REF when there is current correction circuit 100. Furthermore, comparing the variation of the infinitesimal current I N of change and the reference current I REF to temperature changes.

図１０（ａ）〜図１０（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、図１０（ａ）は制御クロックφ１のグラフであり、図１０（ｂ）は制御クロックφ２のグラフであり、図１０（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１０（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１０（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１０（ｆ）はカウントアップ信号Ｓｕのグラフである。図１０（ｄ）及び図１０（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲より大きいときは、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルからローレベルに反転している。カウントダウン信号Ｓｄの電圧レベルが反転したことは、後段のカウントダウン回路６Ｄにより検出され、その結果、電流加減算回路３において微小電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩが減算される。 10A to 10F show the measurement results of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is larger than a predetermined range. 10A is a graph of the control clock φ 1 , FIG. 10B is a graph of the control clock φ 2 , and FIG. 10C is a graph of the output voltage V C from the current-voltage conversion circuit 4. 10 (d) is a graph of the countdown signal Sd, FIG. 10 (e) is a graph of the output signal S52 from the comparator 52, and FIG. 10 (f) is a graph of the countup signal Su. is there. As shown in FIGS. 10D and 10E , when the current value of the reference current I REF is larger than a predetermined range, the countdown signal Sd that is the output signal of the comparator 51 and the output signal of the comparator 52 Each voltage level in S52 is inverted from a high level to a low level. The voltage level of the count-down signal Sd is reversed is detected by the subsequent count down circuit 6D, resulting, infinitesimal current step current ΔI from I N at a current subtraction circuit 3, 2ΔI, 3ΔI, 4ΔI, 5ΔI, 6ΔI, or 7ΔI is subtracted.

図１１（ａ）〜図１１（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、図１１（ａ）は制御クロックφ１のグラフであり、図１１（ｂ）は制御クロックφ２のグラフであり、図１１（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１１（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１１（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１１（ｆ）はカウントアップ信号Ｓｕのグラフである。図１１（ｄ）及び図１１（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲内にあるときは、比較器５１の出力信号であるカウントダウン信号Ｓｄの電圧レベルは反転せず、比較器５２の出力信号Ｓ５２の電圧レベルは、ハイレベルからローレベルに反転している。従って、カウンタ回路６はカウントアップ動作及びカウントダウン動作を行わない。 11A to 11F show measurement results of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is within a predetermined range. 11A is a graph of the control clock φ 1 , FIG. 11B is a graph of the control clock φ 2 , and FIG. 11C is an output voltage V C from the current-voltage conversion circuit 4. 11 (d) is a graph of the countdown signal Sd, FIG. 11 (e) is a graph of the output signal S52 from the comparator 52, and FIG. 11 (f) is a graph of the countup signal Su. It is. As shown in FIGS. 11D and 11E , when the current value of the reference current I REF is within a predetermined range, the voltage level of the countdown signal Sd that is the output signal of the comparator 51 is inverted. First, the voltage level of the output signal S52 of the comparator 52 is inverted from the high level to the low level. Therefore, the counter circuit 6 does not perform the count up operation and the count down operation.

図１２（ａ）〜図１２（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、図１２（ａ）は制御クロックφ１のグラフであり、図１２（ｂ）は制御クロックφ２のグラフであり、図１２（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１２（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１２（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１２（ｆ）はカウントアップ信号Ｓｕのグラフである。図１２（ｄ）及び図１２（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲より小さいときは、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルのまま反転しない。これに応答して、カウントアップ信号Ｓｕはハイレベルからローレベルに反転し、その結果、電流加減算回路３において微小電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩが加算される。 12A to 12F show measurement results of the current correction circuit 100 in FIG. 1 when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 1 is smaller than a predetermined range. 12A is a graph of the control clock φ 1 , FIG. 12B is a graph of the control clock φ 2 , and FIG. 12C is a graph of the output voltage V C from the current-voltage conversion circuit 4. 12 (d) is a graph of the countdown signal Sd, FIG. 12 (e) is a graph of the output signal S52 from the comparator 52, and FIG. 12 (f) is a graph of the countup signal Su. is there. As shown in FIGS. 12D and 12E , when the current value of the reference current I REF is smaller than a predetermined range, the countdown signal Sd that is the output signal of the comparator 51 and the output signal of the comparator 52 Each voltage level in S52 remains high and is not inverted. In response to this, the count-up signal Su is inverted from the high level to the low level, as a result, a current subtraction circuit 3 in infinitesimal current I N in step current ΔI, 2ΔI, 3ΔI, 4ΔI, 5ΔI, 6ΔI, or 7ΔI Is added.

図１３（ａ）〜図１３（ｆ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、図１３（ａ）は制御クロックφ１のグラフであり、図１３（ｂ）は制御クロックφ２のグラフであり、図１３（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１３（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１３（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１３（ｆ）はカウントアップ信号Ｓｕのグラフである。初期の微小電流ＩＮの電流値が所定の範囲より小さいとき、図１３（ｄ）、図１３（ｅ）及び図１３（ｆ）に示すように、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルのまま反転せず、カウントアップ信号Ｓｕの電圧レベルは反転動作を３回繰り返している。カウントアップ信号Ｓｕの電圧レベルがハイレベルからローレベルに反転するたびに微小電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，及び７ΔＩが順次加算され、基準電流ＩＲＥＦの電流値は増加し、出力電圧ＶＣは上昇する。最終的に、基準電流ＩＲＥＦが目標電流量に到達すると、カウントダウン信号Ｓｄが反転せず、出力信号Ｓ５２が反転する状態になり、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３のオンオフ状態は保持される。 Figure 13 (a) ~ FIG 13 (f) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is less than the predetermined range, the measurement of current correction circuit 100 of FIG. 1 FIG. 13A is a graph of the control clock φ 1 , FIG. 13B is a graph of the control clock φ 2 , and FIG. 13C is an output voltage from the current-voltage conversion circuit 4. is a graph of V C, FIG. 13 (d) is a graph of the count-down signal Sd, Fig. 13 (e) is a graph of the output signal S52 in the comparator 52, FIG. 13 (f) is the count up signal Su It is a graph of. When the current value of the initial infinitesimal current I N is smaller than the predetermined range, FIG. 13 (d), the as shown in FIG. 13 (e) and FIG. 13 (f), the countdown signal is the output signal of the comparator 51 Each voltage level of Sd and the output signal S52 of the comparator 52 remains high and is not inverted, and the voltage level of the count-up signal Su repeats the inversion operation three times. Count-up signal Su of voltage level steps current ΔI each time the inverted from the high level to the low level to the infinitesimal current I N, 2ΔI, 3ΔI, 4ΔI , 5ΔI, 6ΔI, and 7ΔI are sequentially added, a reference current I REF current value increases, the output voltage V C increases. Finally, when the reference current I REF reaches the target current amount, the countdown signal Sd is not inverted and the output signal S52 is inverted, and the on / off states of the nMOS transistors MN31, MN32, and MN33 are maintained.

図１４（ａ）〜図１４（ｆ）は、図１の電流源回路２からの初期の微小電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、図１４（ａ）は制御クロックφ１のグラフであり、図１４（ｂ）は制御クロックφ２のグラフであり、図１４（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１４（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１４（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１４（ｆ）はカウントアップ信号Ｓｕのグラフである。初期の微小電流ＩＮの電流値が所定の範囲より大きいとき、図１４（ｄ）、図１４（ｅ）及び図１４（ｆ）に示すように、カウントダウン信号Ｓｄ及び出力信号Ｓ５２の各電圧レベルは反転を繰り返し、カウントアップ信号Ｓｕはハイレベルのまま反転しない。カウントダウン信号Ｓｄがハイレベルからローレベルに反転するたびに微小電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，及び７ΔＩが順次減算され、基準電流ＩＲＥＦの電流値は減少し、出力電圧ＶＣは低下する。最終的に、基準電流ＩＲＥＦが目標電流量に到達すると、カウントダウン信号Ｓｄが反転せず、出力信号Ｓ５２が反転する状態になり、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３６のオンオフ状態は保持される。 Figure 14 (a) ~ FIG 14 (f) is, when the current value of the initial infinitesimal current I N from the current source circuit 2 of Figure 1 is greater than the predetermined range, the measurement of current correction circuit 100 of FIG. 1 FIG. 14A is a graph of the control clock φ 1 , FIG. 14B is a graph of the control clock φ 2 , and FIG. 14C is the output voltage from the current-voltage conversion circuit 4. is a graph of V C, FIG. 14 (d) is a graph of the count-down signal Sd, Fig. 14 (e) is a graph of the output signal S52 in the comparator 52, FIG. 14 (f) is the count-up signal Su It is a graph of. When the current value of the initial infinitesimal current I N is greater than a predetermined range, as shown in FIG. 14 (d), FIG. 14 (e) and FIG. 14 (f), the countdown signal Sd and the voltage of the output signal S52 The level repeats inversion, and the count-up signal Su remains high and is not inverted. Infinitesimal current I N from step current ΔI each time the count-down signal Sd is inverted from the high level to the low level, 2ΔI, 3ΔI, 4ΔI, 5ΔI , 6ΔI, and 7ΔI are sequentially subtracted, the current value of the reference current I REF is reduced As a result, the output voltage V C decreases. Finally, when the reference current I REF reaches the target current amount, the countdown signal Sd is not inverted and the output signal S52 is inverted, and the on / off states of the nMOS transistors MN34, MN35, and MN36 are maintained.

図１５は、図１の電流源回路２に対して電流補正回路１００を設けないときのモンテカルロシミュレーション（１００回）の結果であって、電流源回路２からの微小電流ＩＮの分布を示すヒストグラムであり、図１６は、図１の電流源回路２に対して電流補正回路１００を設けたときのモンテカルロシミュレーション（１００回）の結果であって、基準電流ＩＲＥＦの分布を示すヒストグラムである。図１５に示すように、電流補正回路１００を設けない場合、バラツキを評価する指標である変動係数（標準偏差σ／平均値μ）は、６．９３％であり、最小値は３２．８ｎＡであり、最大値は４７．０ｎＡであった。それに対し、電流補正回路１００を設けた場合は、図１６に示すように、変動係数は２．８５％であり、最小値は３６．２ｎＡであり、最大値は４２．８ｎＡであった。すなわち、電子移動度の温度係数に依存した温度特性を持つ電流源回路２に対して電流補正回路１００を設けることにより、プロセスバラツキによる微小電流ＩＮの変動を補正して、６．９３％から２．８５％へ低減できることを確認した。従って、第１の実施形態によれば、電流補正回路１００を用いて電流源回路２の微小電流ＩＮを補正することにより、バラツキを低減した基準電流ＩＲＥＦを出力できる。なお、図１６において、発生回数の分布が２つの極大値を有するのは、電流加減算回路３において、電流加算による補正と、電流減算による補正のそれぞれが独立して機能するためである。 Figure 15 is a result of the Monte Carlo simulation (100 times) when not provided a current correction circuit 100 with respect to the current source circuit 2 of FIG. 1 shows the distribution of the fine small current I N from the current source circuit 2 FIG. 16 is a histogram showing the result of Monte Carlo simulation (100 times) when the current correction circuit 100 is provided for the current source circuit 2 of FIG. 1 and showing the distribution of the reference current I REF. . As shown in FIG. 15, when the current correction circuit 100 is not provided, the variation coefficient (standard deviation σ / average value μ), which is an index for evaluating variation, is 6.93%, and the minimum value is 32.8 nA. Yes, the maximum value was 47.0 nA. On the other hand, when the current correction circuit 100 is provided, as shown in FIG. 16, the coefficient of variation is 2.85%, the minimum value is 36.2 nA, and the maximum value is 42.8 nA. That is, by providing a current correction circuit 100 with respect to the current source circuit 2 having a temperature characteristic that depends on the temperature coefficient of the electron mobility, by correcting the variation of the infinitesimal current I N due to process variations, 6.93% It was confirmed that the amount could be reduced to 2.85%. Therefore, according to the first embodiment, by correcting the infinitesimal current I N of the current source circuit 2 by using a current correction circuit 100 can output the reference current I REF with reduced variation. In FIG. 16, the distribution of the number of occurrences has two maximum values because the current addition / subtraction circuit 3 functions independently of correction by current addition and correction by current subtraction.

図１７を参照して、−２０℃から１００℃における微小電流ＩＮ及び基準電流ＩＲＥＦの変動幅を評価した結果を説明する。図１７は、図１の電流源回路２に対して電流補正回路１００を設けないときのシミュレーションの結果であって、電流源回路２からの微小電流ＩＮの温度依存性を示すグラフと、図１の電流源回路２に対して電流補正回路１００を設けたときのシミュレーションの結果であって、基準電流ＩＲＥＦの温度依存性を示すグラフである。電流補正回路１００を設けない場合、微小電流ＩＮが温度上昇に伴い増加しており、そのときの最大値と最小値の差は１３．２ｎＡとなった。それに対して、電流補正回路１００を設けた場合、温度変化によって微小電流ＩＮが変化しても、電流加減算回路３によって定まる電流加算量の上限値と下限値の間で電流加算量が変化し、電流減算量の上限値と下限値の間で電流減算量が変化することで、基準電流ＩＲＥＦの最大値と最小値の差は１．８ｎＡとなり、８６％低減できた。すなわち、電流補正回路１００を用いて微小電流ＩＮを補正することにより、変動幅を抑えた基準電流ＩＲＥＦを生成できることが確認できた。 Referring to FIG. 17, illustrating the results of evaluating the variation width of the fine small current I N and the reference current I REF at 100 ° C. from -20 ° C.. Figure 17 is a simulation result when not provided a current correction circuit 100 with respect to the current source circuit 2 in FIG. 1, a graph showing the temperature dependence of the infinitesimal current I N from the current source circuit 2, It is a result of the simulation when the current correction circuit 100 is provided for the current source circuit 2 of FIG. 1, and is a graph showing the temperature dependence of the reference current I REF . Case without the current correction circuit 100, fine and small current I N is increased with increasing temperature, the difference between the maximum value and the minimum value at that time became 13.2NA. In contrast, the case of providing a current correction circuit 100, even after changing the infinitesimal current I N, the current addition amount between the upper and lower limits of the current addition amount determined by the current subtraction circuit 3 varies with changes in temperature The difference between the maximum value and the minimum value of the reference current I REF was 1.8 nA by reducing the current subtraction amount between the upper limit value and the lower limit value of the current subtraction amount, which was reduced by 86%. That is, by correcting the infinitesimal current I N by using the current correction circuit 100, it was confirmed that can generate a reference current I REF with suppressed fluctuation range.

以上説明したように、第１の実施形態によれば、１つの電流源回路２からの微小電流ＩＮを、電流補正回路１００を用いて補正して基準電流ＩＲＥＦとして出力するので、従来技術に比較して回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流ＩＲＥＦを生成できる。 As described above, according to the first embodiment, the infinitesimal current I N from one current source circuit 2, since the output as the reference current I REF is corrected using the current correction circuit 100, a conventional Compared with the technology, the circuit area can be reduced, and a stable reference current I REF can be generated against temperature change and process variation.

第２の実施形態．
図１８は、本発明の第２の実施形態に係る、電流源回路２のための電流補正回路１００Ａの構成を示すブロック図である。また、図１９は、図１８の電流源回路２と、電流加減算回路３と、電流電圧変換回路４Ａと、電圧判定回路５Ａと、カウンタ回路６とを示す回路図であり、図２０は、図１８の制御クロック発生回路１Ａの回路図である。本実施形態に係る電流補正回路１００Ａは、電流補正回路１００に比較して、制御クロック発生回路１、電流電圧変換回路４及び電圧判定回路５に代えて、制御クロック発生回路１Ａ、電流電圧変換回路４Ａ及び電圧判定回路５Ａを備えた点が異なる。また、電圧判定回路５Ａと、カウンタ回路６とは電流制御信号発生回路１０１Ａを構成する。 Second embodiment.
FIG. 18 is a block diagram showing a configuration of a current correction circuit 100A for the current source circuit 2 according to the second embodiment of the present invention. 19 is a circuit diagram showing the current source circuit 2, the current addition / subtraction circuit 3, the current / voltage conversion circuit 4A, the voltage determination circuit 5A, and the counter circuit 6 of FIG. 18, and FIG. FIG. 18 is a circuit diagram of 18 control clock generation circuits 1A. Compared to the current correction circuit 100, the current correction circuit 100A according to the present embodiment replaces the control clock generation circuit 1, the current-voltage conversion circuit 4, and the voltage determination circuit 5 with a control clock generation circuit 1A and a current-voltage conversion circuit. The difference is that 4A and voltage determination circuit 5A are provided. The voltage determination circuit 5A and the counter circuit 6 constitute a current control signal generation circuit 101A.

図２０において、制御クロック発生回路１Ａは、ノンオーバーラップクロック発生回路であって、インバータ１１と、ナンドゲート１２，１５と、インバータ１３−１〜１３−Ｊ（Ｊは２以上の偶数である。）と、インバータ１６−１〜１６−Ｊと、インバータ１４，１７と、ＲＳフリップフロップ１８と、ノアゲート１９とを備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路１０Ａからの基準クロックφ０は、ナンドゲート１２の第１の入力端子に出力されるとともに、インバータ１１を介してナンドゲート１５の第１の入力端子に出力される。ナンドゲート１２の出力信号は、縦続接続されたインバータ１３−１〜１３−Ｊを介してインバータ１４に出力されるとともに、ナンドゲート１５の第２の入力端子に出力される。一方、ナンドゲート１５の出力信号は、縦続接続されたインバータ１６−１〜１６−Ｊを介してインバータ１７に出力されるとともに、ナンドゲート１２の第２の入力端子に出力される。インバータ１４からの出力信号は、制御クロックφ１Ａとして電流電圧変換回路４ＡのｎＭＯＳトランジスタＭＮ４Ａ（図１９参照。）のゲートに出力されるとともに、ＲＳフリップフロップ１８のセット入力端子と、ノアゲート１９の第１の入力端子とに出力される。また、インバータ１７からの出力信号は、制御クロックφ２Ａとして電流電圧変換回路４ＡのｎＭＯＳトランジスタＭＮ４（図１９参照。）のゲートに出力されるとともに、ＲＳフリップフロップ１８のリセット入力端子に出力される。従って、ＲＳフリップフロップ１８のＱ出力端子からは、ハイレベルの制御クロックφ１Ａが入力されるタイミングから、ハイレベルの制御クロックφ２Ａが入力されるタイミングまでハイレベルの信号が出力される。このＱ出力端子からの出力信号の反転信号（すなわち、反転Ｑ出力端子からの出力信号。）はノアゲート１８の第２の入力端子に出力され、ノアゲート１８は、制御クロックφ３Ａを発生して、電圧発生回路５Ａのナンドゲート１５（図１９参照。）の第１の入力端子に出力する。 In FIG. 20, a control clock generation circuit 1A is a non-overlapping clock generation circuit, and includes an inverter 11, NAND gates 12 and 15, and inverters 13-1 to 13-J (J is an even number of 2 or more). And inverters 16-1 to 16 -J, inverters 14 and 17, an RS flip-flop 18, and a NOR gate 19. For example, the reference clock φ 0 from the reference clock generation circuit 10 A, which is a crystal oscillator or an on-chip clock source, is output to the first input terminal of the NAND gate 12, and also the first input of the NAND gate 15 via the inverter 11. Output to the terminal. The output signal of the NAND gate 12 is output to the inverter 14 through the cascade-connected inverters 13-1 to 13-J, and is also output to the second input terminal of the NAND gate 15. On the other hand, the output signal of the NAND gate 15 is output to the inverter 17 via the cascaded inverters 16-1 to 16 -J, and is also output to the second input terminal of the NAND gate 12. The output signal from the inverter 14 is output as a control clock φ 1 A to the gate of the nMOS transistor MN4A (see FIG. 19) of the current-voltage conversion circuit 4A, and the set input terminal of the RS flip-flop 18 and the NOR gate 19 It is output to the first input terminal. The output signal from the inverter 17 is output as a control clock φ 2 A to the gate of the nMOS transistor MN4 (see FIG. 19) of the current-voltage conversion circuit 4A and to the reset input terminal of the RS flip-flop 18. The Accordingly, a high level signal is output from the Q output terminal of the RS flip-flop 18 from the timing when the high level control clock φ 1 A is input to the timing when the high level control clock φ 2 A is input. . The inverted signal of the output signal from the Q output terminal (that is, the output signal from the inverted Q output terminal) is output to the second input terminal of the NOR gate 18, and the NOR gate 18 generates the control clock φ 3 A. The voltage is output to the first input terminal of the NAND gate 15 (see FIG. 19) of the voltage generating circuit 5A.

図２１は、図２０の制御クロック発生回路１Ａから出力される制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａとを示すタイミングチャートである。図２１に示すように、制御クロックφ１Ａと制御クロックφ２Ａとは、同時にハイレベルにならないノンオーバーラップクロックである。図２１において、制御クロックφ１Ａの電圧レベルがハイレベルの期間を積分期間ＴｉｎｔＡと定義し、制御クロックφ２Ａの電圧レベルがハイレベルの期間をリセット期間ＴｒｓｔＡと定義し、制御クロックφ３Ａの電圧レベルがハイレベルの期間を電圧判定期間Ｔｒｓｔと定義する。また、制御クロックφ１Ａ、制御クロックφ２Ａ及び制御クロックφ３Ａの各電圧レベルがローレベルの期間をオフ期間Ｔｏｆｆと定義する。ここで、電圧判定期間Ｔｒｓｔの期間長及びオフ期間Ｔｏｆｆの期間長は互いに等しく、インバータ１３−１〜１３−Ｊ又はインバータ１６−１〜１６−Ｊの個数Ｊに対応する。 FIG. 21 is a timing chart showing the control clock φ 1 A, the control clock φ 2 A, and the control clock φ 3 A output from the control clock generation circuit 1A of FIG. As shown in FIG. 21, the control clock φ 1 A and the control clock φ 2 A are non-overlapping clocks that do not become high level at the same time. In FIG. 21, a period in which the voltage level of the control clock φ 1 A is high is defined as an integration period TintA, a period in which the voltage level of the control clock φ 2 A is high is defined as a reset period TrstA, and the control clock φ 3 A period in which the voltage level of A is high is defined as a voltage determination period Trst. Further, a period in which the voltage levels of the control clock φ 1 A, the control clock φ 2 A, and the control clock φ 3 A are low is defined as an off period Toff. Here, the period length of the voltage determination period Trst and the period length of the off period Toff are equal to each other and correspond to the number J of the inverters 13-1 to 13-J or the inverters 16-1 to 16-J.

図１９において、電圧電流変換回路４Ａは、スイッチトランジスタとして動作するｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４と、キャパシタＣとを備えて構成される。ここで、ｎＭＯＳトランジスタＭＮ４Ａのゲートには制御クロックφ１Ａが出力され、ｎＭＯＳトランジスタＭＮ４ＡのドレインはｐＭＯＳトランジスタＭＰ３６のドレインに接続され、ｎＭＯＳトランジスタＭＮ４ＡのソースはキャパシタＣを介して接地される。また、ｎＭＯＳトランジスタＭＮ４のゲートには制御クロックφ２Ａが出力され、ソースは接地され、ドレインはｎＭＯＳトランジスタＭＮ４ＡのソースとキャパシタＣとの接続点に接続される。さらに、ｎＭＯＳトランジスタＭＮ４ＡのソースとキャパシタＣとの接続点は、比較器５１及び５２の各反転入力端子に接続される。ここで、キャパシタＣの両端電圧を出力電圧ＶＣＡと定義する。 In FIG. 19, the voltage-current conversion circuit 4A includes an nMOS transistor MN4A and an nMOS transistor MN4 that operate as switch transistors, and a capacitor C. Here, the control clock φ 1 A is output to the gate of the nMOS transistor MN4A, the drain of the nMOS transistor MN4A is connected to the drain of the pMOS transistor MP36, and the source of the nMOS transistor MN4A is grounded via the capacitor C. Further, the control clock φ 2 A is output to the gate of the nMOS transistor MN4, the source is grounded, and the drain is connected to the connection point between the source of the nMOS transistor MN4A and the capacitor C. Further, the connection point between the source of the nMOS transistor MN4A and the capacitor C is connected to each inverting input terminal of the comparators 51 and 52. Here, the voltage across the capacitor C is defined as the output voltage V CA.

次に、図１９及び図２１を参照して、電流電圧変換回路４Ａの動作を説明する。積分期間ＴｉｎｔＡにおいて、ｎＭＯＳトランジスタＭＮ４Ａがオンし、ｎＭＯＳトランジスタＭＮ４がオフするので、キャパシタＣは基準電流ＩＲＥＦで充電される。次に、電圧判定期間ＴｓｍｐｌＡにおいてｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４がオフする。さらに、リセット期間ＴｒｓｔＡにおいて、ｎＭＯＳトランジスタＭＮ４Ａがオフし、ｎＭＯＳトランジスタＭＮ４がオンするので、キャパシタＣは放電する。引き続き、オフ期間ＴｏｆｆにおいてｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４がオフする。従って、第１の実施形態と同様に、積分期間ＴｉｎｔＡにおいて基準電流ＩＲＥＦは積分され、ランプ形状を有する出力電圧ＶＣＡに変換される。ここで、出力電圧ＶＣＡのピーク値は基準電流ＩＲＥＦの電流値に対応する。 Next, the operation of the current-voltage conversion circuit 4A will be described with reference to FIGS. In the integration period tinta, nMOS transistor MN4A is turned on, nMOS transistor MN4 is turned off so that the capacitor C is charged by the reference current I REF. Next, in the voltage determination period TsmplA, the nMOS transistor MN4A and the nMOS transistor MN4 are turned off. Further, in the reset period TrstA, the nMOS transistor MN4A is turned off and the nMOS transistor MN4 is turned on, so that the capacitor C is discharged. Subsequently, in the off period Toff, the nMOS transistor MN4A and the nMOS transistor MN4 are turned off. Accordingly, as in the first embodiment, the reference current I REF is integrated and converted into an output voltage V C A having a ramp shape in the integration period TintA. Here, the peak value of the output voltage V C A corresponds to the current value of the reference current I REF .

図１９において、電圧判定回路５Ａは、ウィンドウコンパレータを構成する比較器５１及び５２と、ナンドゲート５４とを備えて構成される。ここで、比較器５１の反転入力端子には出力電圧ＶＣＡが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ１が出力される。また、比較器５２の反転入力端子には出力電圧ＶＣＡが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ２が出力される。さらに、比較器５１からの出力信号は、カウントダウン信号ＳｄＡとしてカウンタ回路６に出力される。また、ナンドゲート５４の第１の入力端子には制御クロックφ３Ａが出力され、第３の入力端子には比較器５２の出力信号Ｓ５２が出力される。そして、ナンドゲート５４からの出力信号は、カウントアップ信号ＳｕＡとしてカウンタ回路６に出力される。 In FIG. 19, the voltage determination circuit 5A includes comparators 51 and 52 that constitute a window comparator, and a NAND gate 54. Here, the output voltage V C A is output to the inverting input terminal of the comparator 51, while the reference voltage V REF1 is output to the non-inverting input terminal. Also, while the output voltage V C A is output to the inverting input terminal of the comparator 52, the non-inverting input terminal the reference voltage V REF2 is outputted. Further, the output signal from the comparator 51 is output to the counter circuit 6 as the countdown signal SdA. Further, the control clock φ 3 A is output to the first input terminal of the NAND gate 54, and the output signal S 52 of the comparator 52 is output to the third input terminal. The output signal from the NAND gate 54 is output to the counter circuit 6 as the count up signal SuA.

図２２〜図２４を参照して、電圧判定回路５Ａの動作を説明する。図２２は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。図２３は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲であるときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。図２４は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。ここで、基準電流ＩＲＥＦの電流値の所定の範囲の上限値は基準電圧ＶＲＥＦ１に対応し、下限値は基準電圧ＶＲＥＦ２に対応する。 The operation of the voltage determination circuit 5A will be described with reference to FIGS. 22 shows a control clock φ 1 A, a control clock φ 2 A, a control clock φ 3 A when the current value of the reference current I REF from the current addition / subtraction circuit 3 of FIG. 19 is larger than a predetermined range, 4 is a timing chart showing an output voltage V C A from a current-voltage conversion circuit 4A, a countdown signal SdA, an output signal S52 from a comparator 52, and a count up signal SuA. FIG. 23 shows a control clock φ 1 A, a control clock φ 2 A, a control clock φ 3 A when the current value of the reference current I REF from the current addition / subtraction circuit 3 in FIG. 4 is a timing chart showing an output voltage V C A from a current-voltage conversion circuit 4A, a countdown signal SdA, an output signal S52 from a comparator 52, and a count up signal SuA. 24 shows a control clock φ 1 A, a control clock φ 2 A, a control clock φ 3 A when the current value of the reference current I REF from the current addition / subtraction circuit 3 of FIG. 19 is smaller than a predetermined range, 4 is a timing chart showing an output voltage V C A from a current-voltage conversion circuit 4A, a countdown signal SdA, an output signal S52 from a comparator 52, and a count up signal SuA. Here, the upper limit value of the predetermined range of the current value of the reference current I REF corresponds to the reference voltage V REF1 , and the lower limit value corresponds to the reference voltage V REF2 .

図２２において、基準電流ＩＲＥＦの電流値が所定の範囲より大きいので、出力電圧ＶＣＡのピーク値は基準電圧ＶＲＥＦ１より高くなり、これに応答して、電圧判定期間ＴｓｍｐｌＡにおいて、ローレベルのカウントダウン信号ＳｄＡが発生される。このとき、カウントアップ信号ＳｕＡのレベルはハイレベルである。また、図２３において、基準電流ＩＲＥＦの電流値が所定の範囲内にあるので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より高くかつ基準電圧ＶＲＥＦ１より低くなる。従って、電圧判定期間ＴｓｍｐｌＡにおいて、ハイレベルのカウントダウン信号ＳｄＡが発生される。また、電圧判定期間ＴｓｍｐｌＡにおいて、比較器５２の出力信号Ｓ５２のレベルはローレベルに変化するが、カウントアップ信号ＳｕＡのレベルはハイレベルのまま変化しない。さらに、図２４において、基準電流ＩＲＥＦの電流値が所定の範囲より小さいので、出力電圧ＶＣＡのピーク値は基準電圧ＶＲＥＦ２より低くなる。このため、カウントダウン信号ＳｄＡのレベル及び比較器５２の出力信号Ｓ５２のレベルはそれぞれハイレベルのままである。電圧判定期間ＴｓｍｐｌＡにおいて、ナンドゲート５４によりハイレベルの出力信号Ｓ５２が検出され、これに応答してローレベルのカウントアップ信号ＳｕＡが発生される。 In Figure 22, the current value of the reference current I REF is greater than the predetermined range, the peak value of the output voltage V C A becomes higher than the reference voltage V REF1, in response thereto, the voltage determination period TsmplA, low Countdown signal SdA is generated. At this time, the level of the count up signal SuA is high. In FIG. 23, since the current value of the reference current I REF is within a predetermined range, the peak value of the output voltage V C is higher than the reference voltage V REF2 and lower than the reference voltage V REF1 . Accordingly, the high-level countdown signal SdA is generated in the voltage determination period TsmplA. In the voltage determination period TsmplA, the level of the output signal S52 of the comparator 52 changes to a low level, but the level of the count-up signal SuA remains high. Further, in FIG. 24, the current value of the reference current I REF is less than the predetermined range, the peak value of the output voltage V C A becomes lower than the reference voltage V REF2. For this reason, the level of the countdown signal SdA and the level of the output signal S52 of the comparator 52 remain high. In the voltage determination period TsmplA, the NAND gate 54 detects the high level output signal S52, and in response thereto, the low level count up signal SuA is generated.

従って、本実施形態によれば、ナンドゲート５４により、制御クロックφ３Ａを用いて、出力電圧ＶＣＡが基準電圧ＶＲＥＦ２より小さいことを検出できるので、第１の実施形態に係るカウントアップ信号Ｓｕ及びカウントダウン信号Ｓｄと同様に、カウントアップ信号ＳｕＡ及びカウントダウン信号ＳｄＡを発生できる。 Therefore, according to the present embodiment, the NAND gate 54 can detect that the output voltage V C A is smaller than the reference voltage V REF2 by using the control clock φ 3 A. Therefore, the count-up signal according to the first embodiment can be detected. Similar to the Su and countdown signal Sd, the countup signal SuA and the countdown signal SdA can be generated.

なお、上記各実施形態において、カウントダウン回路６Ｄ及びカウントアップ回路６Ｕは、それぞれ３ビットのカウント回路であったが、本発明はこれに限られず、カウントダウン回路６Ｄをｎ１（ｎ１は２以上の整数。）ビットのカウンタ回路とし、カウントアップ回路６Ｕをｎ２（ｎ１は２以上の整数。）としてもよい。ビット数ｎ１及びｎ２を増やすことにより、微小電流ＩＮに加算されるステップ電流の電流値の組み合わせの数を増やし、微小電流ＩＮから減算されるステップ電流の電流値の組み合わせの数を増やすことができるので、より高精度で微小電流ＩＮを補正できる。 In each of the above embodiments, the countdown circuit 6D and the countup circuit 6U are each a 3-bit count circuit. However, the present invention is not limited to this, and the countdown circuit 6D is represented by n1 (n1 is an integer of 2 or more). ) A bit counter circuit, and the count-up circuit 6U may be n2 (n1 is an integer of 2 or more). By increasing the number of bits n1 and n2, increase the number of combinations of the current value of the step current to be added to the infinitesimal current I N, the number of combinations of the current value of the step current is subtracted from the infinitesimal current I N it is possible to increase, it can be corrected infinitesimal current I N with higher accuracy.

また、上記各実施形態において、電流源回路２は出力電流の温度特性が電子移動度に依存するｎＭＯＳトランジスタＭＲを用いて微小電流ＩＮを生成するｎＭＯＳ構成の電流源回路であった。しかしながら、本発明はこれに限られず、電流源回路２と相補的な回路であって、出力電流の温度特性がホール移動度に依存するｐＭＯＳトランジスタを用いて微小電流を生成するｐＭＯＳ構成の電流源回路であってもよい。この場合、ｐＭＯＳ構成の電流源回路からの微小電流を補正して基準電流として出力する電流補正回路は、当該基準電流を出力電圧に変換する変換回路と、上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように微小電流ＩＰを増減して基準電流として出力する電流増減回路とを備えて構成される。 In each of the above embodiments, the current source circuit 2 was the current source circuit of the nMOS structure temperature characteristic generating the infinitesimal current I N using nMOS transistors MR that depends on the electron mobility of the output current. However, the present invention is not limited thereto, a complementary circuit and the current source circuit 2, pMOS configuration of the current temperature characteristics of the output current to generate the infinitesimal current using a pMOS transistor that depends on the hole mobility It may be a source circuit. In this case, the current correction circuit that corrects a minute current from the current source circuit of the pMOS configuration and outputs the current as a reference current includes a conversion circuit that converts the reference current into an output voltage, and the output voltage includes a predetermined first voltage. configured with a reference voltage, and a current adjuster circuit for outputting said first to increase or decrease the minute current I P to be between the lower predetermined second reference voltage lower than the reference voltage as a reference current .

以上説明したように、本発明に係る電流補正回路によれば、基準電流を出力電圧に変換する変換回路と、出力電圧が、所定の第１の基準電圧と、第１の基準電圧よりも低い所定の第２の基準電圧との間となるように電流源回路からの微小電流を増減して基準電流として出力する電流増減回路とを備えたので、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる。   As described above, according to the current correction circuit of the present invention, the conversion circuit that converts the reference current into the output voltage, and the output voltage are lower than the predetermined first reference voltage and the first reference voltage. The circuit area is reduced compared to the prior art because it has a current increase / decrease circuit that outputs a reference current by increasing / decreasing a minute current from the current source circuit so that it is between a predetermined second reference voltage. In addition, a stable reference current can be generated against temperature changes and process variations.

１，１Ａ…制御クロック発生回路、
２…電流源回路、
３…電流加減算回路、
４，４Ａ…電流電圧変換回路、
５，５Ａ…電圧判定回路、
６…カウンタ回路、
８，９…電圧源、
１０，１０Ａ…基準クロック発生回路、
２０…電流生成回路、
３０…バイアス電圧生成回路、
４０…スタートアップ回路、
１００，１００Ａ…電流補正回路，
１０１，１０１Ａ…電流制御信号発生回路。 1, 1A ... control clock generation circuit,
2 ... Current source circuit,
3 ... Current addition / subtraction circuit,
4, 4A ... current-voltage conversion circuit,
5, 5A ... Voltage determination circuit,
6 ... Counter circuit,
8, 9 ... Voltage source,
10, 10A ... reference clock generation circuit,
20 ... current generation circuit,
30: Bias voltage generation circuit,
40 ... Startup circuit,
100, 100A ... current correction circuit,
101, 101A ... current control signal generation circuit.

Claims (8)

サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、
上記基準電流を出力電圧に変換する変換回路と、
上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備え、
上記電流増減回路は、
入力される第１乃至第４の電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、
上記出力電圧が上記第２の基準電圧より低いときは上記微小電流を増加させる第１及び第２の電流制御信号のうちの少なくとも一方を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第１の基準電圧より高いときは上記微小電流を減少させる第３及び第４の電流制御信号のうちの少なくとも一方を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備え、
上記電流加減算回路は、
上記電源電圧に接続され、上記微小電流を出力ノードに出力する出力用ＭＯＳトランジスタと、
上記電源電圧に接続され、上記微小電流に対応する第１のステップ電流を出力する第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタと上記出力ノードとの間に接続され、上記第１の電流制御信号に応答してオンし、上記出力ノードに出力された微小電流に上記第１のステップ電流を加算する第１のスイッチング素子と、
上記電源電圧に接続され、上記微小電流に対応する第２のステップ電流を出力する第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタと上記出力ノードとの間に接続され、上記第２の電流制御信号に応答してオンし、上記出力ノードに出力された微小電流に上記第２のステップ電流を加算する第２のスイッチング素子と、
接地に接続され、上記微小電流に対応する第３のステップ電流を出力する第３のＭＯＳトランジスタと、
上記出力ノードと上記第３のＭＯＳトランジスタとの間に接続され、上記第３の電流制御信号に応答してオンし、上記出力ノードに出力された微小電流から上記第３のステップ電流を減算する第３のスイッチング素子と、
接地に接続され、上記微小電流に対応する第４のステップ電流を出力する第４のＭＯＳトランジスタと、
上記出力ノードと上記第４のＭＯＳトランジスタとの間に接続され、上記第４の電流制御信号に応答してオンし、上記出力ノードに出力された微小電流から上記第４のステップ電流を減算する第４のスイッチング素子とを備え、
上記電流加減算回路は、上記減算後又は上記加算後の微小電流を、上記出力ノードから上記基準電流として出力することを特徴とする電流補正回路。 A current correction circuit that operates in a subthreshold region and corrects a minute current from a current source circuit that generates a minute current from a power supply voltage and outputs it as a reference current,
A conversion circuit for converting the reference current into an output voltage;
Current that increases and decreases the minute current so that the output voltage is between a predetermined first reference voltage and a predetermined second reference voltage that is lower than the first reference voltage, and outputs it as a reference current for example Bei and the increase or decrease circuit,
The current increase / decrease circuit is
A current addition / subtraction circuit for increasing / decreasing the minute current according to the input first to fourth current control signals and outputting as a reference current;
When the output voltage is lower than the second reference voltage, at least one of the first and second current control signals for increasing the minute current is generated and output to the current addition / subtraction circuit, while the output voltage A current control signal generating circuit that generates at least one of the third and fourth current control signals for reducing the minute current when the voltage is higher than the first reference voltage and outputs the generated current to the current addition / subtraction circuit. ,
The current addition / subtraction circuit
An output MOS transistor connected to the power supply voltage and outputting the minute current to an output node;
A first MOS transistor connected to the power supply voltage and outputting a first step current corresponding to the minute current;
Connected between the first MOS transistor and the output node, is turned on in response to the first current control signal, and adds the first step current to the minute current output to the output node. A first switching element;
A second MOS transistor connected to the power supply voltage and outputting a second step current corresponding to the minute current;
Connected between the second MOS transistor and the output node, is turned on in response to the second current control signal, and adds the second step current to the minute current output to the output node. A second switching element;
A third MOS transistor connected to ground and outputting a third step current corresponding to the minute current;
Connected between the output node and the third MOS transistor, is turned on in response to the third current control signal, and subtracts the third step current from the minute current output to the output node. A third switching element;
A fourth MOS transistor connected to the ground and outputting a fourth step current corresponding to the minute current;
Connected between the output node and the fourth MOS transistor, turned on in response to the fourth current control signal, and subtracts the fourth step current from the minute current output to the output node. A fourth switching element,
The current addition / subtraction circuit outputs a minute current after the subtraction or addition as the reference current from the output node . 上記第２のステップ電流は上記第１のステップ電流の２倍に設定され、The second step current is set to twice the first step current,
上記第４のステップ電流は上記第３のステップ電流の２倍に設定されたことを特徴とする請求項１記載の電流補正回路。2. The current correction circuit according to claim 1, wherein the fourth step current is set to twice the third step current. 上記出力用ＭＯＳトランジスタトランジスタ並びに上記第１及び第２のＭＯＳトランジスタはｐＭＯＳトランジスタであり、The output MOS transistor transistor and the first and second MOS transistors are pMOS transistors,
上記第３及び第４のＭＯＳトランジスタはｎＭＯＳトランジスタであることを特徴とする請求項１又は２記載の電流補正回路。3. The current correction circuit according to claim 1, wherein the third and fourth MOS transistors are nMOS transistors. 上記電流制御信号発生回路は、上記出力電圧が上記第２の基準電圧より低いときは、上記第１及び第２の電流制御信号ならびに上記微小電流を増加させる第５の電流制御信号のうちの少なくとも１つを発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第１の基準電圧より高いときは、上記第３及び第４の電流制御信号ならびに上記微小電流を減少させる第６の電流制御信号のうちの少なくとも１つを発生して上記電流加減算回路に出力し、When the output voltage is lower than the second reference voltage, the current control signal generation circuit includes at least one of the first and second current control signals and the fifth current control signal that increases the minute current. One is generated and output to the current adding / subtracting circuit, and when the output voltage is higher than the first reference voltage, the third and fourth current control signals and the sixth current for reducing the minute current are reduced. Generate at least one of the current control signals and output to the current addition / subtraction circuit;
上記電流加減算回路は、The current addition / subtraction circuit
上記電源電圧に接続され、上記微小電流に対応する第５のステップ電流を出力する第５のＭＯＳトランジスタと、A fifth MOS transistor connected to the power supply voltage and outputting a fifth step current corresponding to the minute current;
上記第５のＭＯＳトランジスタと上記出力ノードとの間に接続され、上記第５の電流制御信号に応答してオンし、上記出力ノードに出力された微小電流に上記第５のステップ電流を加算する第５のスイッチング素子と、Connected between the fifth MOS transistor and the output node, turned on in response to the fifth current control signal, and adds the fifth step current to the minute current output to the output node. A fifth switching element;
接地に接続され、上記微小電流に対応する第６のステップ電流を出力する第６のＭＯＳトランジスタと、A sixth MOS transistor connected to the ground and outputting a sixth step current corresponding to the minute current;
上記出力ノードと上記第６のＭＯＳトランジスタとの間に接続され、上記第６の電流制御信号に応答してオンし、上記出力ノードに出力された微小電流から上記第６のステップ電流を減算する第６のスイッチング素子とをさらに備えたことを特徴とする請求項１記載の電流補正回路。Connected between the output node and the sixth MOS transistor, is turned on in response to the sixth current control signal, and subtracts the sixth step current from the minute current output to the output node. The current correction circuit according to claim 1, further comprising a sixth switching element. 上記第２のステップ電流は上記第１のステップ電流の２倍に設定され、The second step current is set to twice the first step current,
上記第５のステップ電流は上記第１のステップ電流の４倍に設定され、The fifth step current is set to four times the first step current,
上記第４のステップ電流は上記第３のステップ電流の２倍に設定され、The fourth step current is set to twice the third step current,
上記第６のステップ電流は上記第３のステップ電流の４倍に設定されたことを特徴とする請求項４記載の電流補正回路。5. The current correction circuit according to claim 4, wherein the sixth step current is set to be four times the third step current. 上記出力用ＭＯＳトランジスタトランジスタ並びに上記第１、第２及び第５のＭＯＳトランジスタはｐＭＯＳトランジスタであり、The output MOS transistor transistor and the first, second and fifth MOS transistors are pMOS transistors,
上記第３、第４及び第６のＭＯＳトランジスタはｎＭＯＳトランジスタであることを特徴とする請求項４又は５記載の電流補正回路。6. The current correction circuit according to claim 4, wherein the third, fourth, and sixth MOS transistors are nMOS transistors. 上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする請求項１乃至６のうちのいずれか１つに記載の電流補正回路。 The conversion circuit includes a capacitor, the voltage across the capacitor to charge the capacitor with the reference current to any one of claims 1 to 6, characterized in that output as the output voltage The current correction circuit described. 上記変換回路は、所定の積分期間において上記微小電流を積分し、
上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする請求項７記載の電流補正回路。 The conversion circuit integrates the infinitesimal current for a given integration period,
8. The current correction circuit according to claim 7 , wherein the current control signal generation circuit generates the current control signal in a predetermined voltage determination period following the integration period.
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