JP5361346B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路、より詳しくは、マイクロエレクトロメカニカルシステム（ＭＥＭＳ：Micro Electro Mechanical Systems）を用いた可変容量キャパシタ（以下、ＭＥＭＳ型可変容量キャパシタという）を制御するための半導体集積回路に関する。
ＭＥＭＳ型可変容量キャパシタは、ＭＥＭＳ構造の相対的可動部分にキャパシタの電極を形成し、この可動部分を変形させることにより２つの電極間の距離を物理的に変化させて電極間の容量を変化させることができるキャパシタである（例えば、特許文献１）。
たとえば、キャパシタの電極（主電極）以外に、変形・容量変化のために設けられた駆動電極が設けられ、この駆動電極間に電圧（変形電圧Ｖａｃｔ）を印加することで、クーロン力によりキャパシタの電極間の距離を縮め、これによりキャパシタの静電容量を増加させることができる。逆に、駆動電極間への電圧印加を停止すると、可動分の変形を戻そうとする弾性力が働き、キャパシタ電極は元の位置に戻り、キャパシタの静電容量も元の値まで減少する。
電極間の距離を縮めた後、キャパシタの静電容量を一定に維持したい場合には、駆動電極間にある一定電圧（維持電圧Ｖｈｏｌｄ）を印加し続けて、そのキャパシタの電極の間の距離を一定に保つ必要がある。また、この維持電圧（Ｖｈｏｌｄ）は電極間の距離を縮める時の変形電圧（Ｖａｃｔ）に比べて低い電圧である。
この維持電圧Ｖｈｏｌｄは、駆動電極間に挟まれる絶縁体の中にトラップされる電荷量を小さくし（いわゆる「スティクション」と呼ばれる状態を回避し）ＭＥＭＳ型可変容量キャパシタの信頼性を高めるため、また、消費電力を抑えるため、できるだけ低い電圧に設定される。また、電極間の距離を元に戻すには、駆動電極間の電圧を０Ｖに戻せばよい。
このような静電アクチュエータでは、高電圧である変形電圧Ｖａｃｔを供給する状態から、これよりも低い維持電圧Ｖｈｏｌｄを供給する状態への切り替えが行われる。この場合、切り替えに用いられるスイッチング用のトランジスタに大きな電圧が印加され、経年劣化により信頼性が損なわれるという問題があった。
特開２００２−３６１９７号公報
本発明は、スイッチング素子の信頼性を維持し、適切な電圧供給が可能な半導体集積回路を提供することを目的とする。
本発明の一の態様に係る半導体集積回路は、電源電圧を第１電圧まで昇圧させる第１昇圧回路と、電源電圧を第２電圧まで昇圧させる第２昇圧回路と、前記第１電圧が出力される第１ノードに一端が接続され前記第１電圧を出力端子に転送する第１トランジスタと、前記第２電圧が出力される第２ノードに一端が接続され前記第２電圧を前記出力端子に転送する第２トランジスタと、前記第１電圧を更に昇圧させた第３電圧を前記第１トランジスタの制御端子に供給して前記第１トランジスタを導通させる第３昇圧回路と、前記第２電圧を更に昇圧させた第４電圧を前記第２トランジスタの制御端子に供給して前記第２トランジスタを導通させる第４昇圧回路と、前記第１ノードの電圧を所定の電圧まで放電させる第１ディスチャージ回路と、前記出力端子の電圧を所定の電圧まで放電させる第２ディスチャージ回路とを備え、前記第３昇圧回路は、前記第１ノードの放電が開始された後の時点において、前記第１トランジスタの制御端子に供給する電圧を引き下げて前記第１トランジスタを非導通とし、前記第４昇圧回路は、前記第１トランジスタが非導通とされた後、前記第３昇圧回路からの信号に従い前記第２トランジスタの制御端子に供給する電圧を引き上げて第２トランジスタを導通状態に切り換えることを特徴とする。
また、この発明の一態様に係る半導体集積回路は、電源電圧を第１電圧まで昇圧させる第１昇圧回路と、電源電圧を第２電圧まで昇圧させる第２昇圧回路と、前記第１電圧が出力される第１ノードに一端が接続され前記第１電圧を出力端子に転送する第１トランジスタと、前記第２電圧が出力される第２ノードに一端が接続され前記第２電圧を前記出力端子に転送する第２トランジスタと、前記第１電圧を更に昇圧させた第３電圧を前記第１トランジスタの制御端子に供給して前記第１トランジスタを導通させる第３昇圧回路と、前記第２電圧を更に昇圧させた第４電圧を前記第２トランジスタの制御端子に供給して前記第２トランジスタを導通させる第４昇圧回路と、前記第１ノードの電圧を所定の電圧まで放電させる第１ディスチャージ回路と、前記出力端子の電圧を所定の電圧まで放電させる第２ディスチャージ回路と、前記第１ノードの電圧に対応する電圧と基準電位との比較の結果に基づいて、前記第１昇圧回路の動作を停止させるリミッタ信号を出力するリミッタ回路と、前記基準電位を発生させるための基準電位発生回路とを備え、前記基準電位発生回路は、第３ノードと接地電位との間に第１のｐＭＯＳトランジスタ、第１の抵抗及び第１のダイオードをその順に直列接続してなる第１電流経路と、前記第３ノードと接地電位との間に第２のｐＭＯＳトランジスタ、第２の抵抗、第３の抵抗及びＮ個の並列接続ダイオードをその順に直列接続してなる第２電流経路と、前記第３ノードと接地電位との間に第３のｐＭＯＳトランジスタ及び第１の可変抵抗を直列接続してなる第３の電流経路と、第３ノードと電源電圧と間に接続された第４のｐＭＯＳトランジスタと、前記第１、第２、及び第３のｐＭＯＳトランジスタのゲートを第１入力端子に接続される一方前記第１のｐＭＯＳトランジスタと前記第１の抵抗との接続点を第２入力端子に接続されてその差動信号を前記第４のｐＭＯＳトランジスタのゲートに出力する第１の差動増幅器とを備え、前記第１の可変抵抗は、前記第１ノードの電圧が前記第１の電圧に達した後の時点において第１の値からこの第１の値よりも低い第２の値に切り換えられるように構成されたことを特徴としたものである。
また、本発明の別の態様に係る半導体集積回路は、電源電圧を第１電圧まで昇圧させる第１昇圧回路と、電源電圧を第２電圧まで昇圧させる第２昇圧回路と、前記第１電圧が出力される第１ノードに一端が接続され前記第１電圧を出力端子に転送する第１トランジスタと、前記第２電圧が出力される第２ノードに一端が接続され前記第２電圧を前記出力端子に転送する第２トランジスタと、前記第１電圧を更に昇圧させた第３電圧を前記第１トランジスタの制御端子に供給して前記第１トランジスタを導通させる第３昇圧回路と、前記第２電圧を更に昇圧させた第４電圧を前記第２トランジスタの制御端子に供給して前記第２トランジスタを導通させる第４昇圧回路と、前記第１ノードの電圧を所定の電圧まで放電させる第１ディスチャージ回路と、前記出力端子の電圧を所定の電圧まで放電させる第２ディスチャージ回路と前記第１ノードの電圧に対応する電圧と基準電位との比較の結果に基づいて、前記第１昇圧回路の動作を停止させるリミッタ信号を出力するリミッタ回路と、前記基準電位を発生させるための基準電位発生回路とを備え、前記基準電位発生回路は、第３ノードと接地電位との間に第１のｐＭＯＳトランジスタ、第１の抵抗及び第１のダイオードをその順に直列接続してなる第１電流経路と、前記第３ノードと接地電位との間に第２のｐＭＯＳトランジスタ、第２の抵抗、第３の抵抗及びＮ個の並列接続ダイオードをその順に直列接続してなる第２電流経路と、前記第３ノードと接地電位との間に第３のｐＭＯＳトランジスタ及び第１の可変抵抗を直列接続すると共に第４ノードと前記第３のｐＭＯＳトランジスタのドレインとの間に第４のｐＭＯＳトランジスタを接続してなる第３の電流経路と、前記第３ノードと接地電位との間に第５のｐＭＯＳトランジスタ及び第２の可変抵抗を直列接続すると共に前記第４ノードと前記第５のＰＭＯＳトランジスタのドレインとの間に第６のｐＭＯＳトランジスタを接続してなる第４の電流経路と、前記第３ノードと第５ノードとの間に第７のｐＭＯＳトランジスタを接続する一方前記第４ノードと前記第５ノードとの間に第８のｐＭＯＳトランジスタを接続し、且つ前記第５ノードと接地電位との間に第４の抵抗とダイオード接続された第１のｎＭＯＳトランジスタをその順に接続してなる第５の電流経路と、前記第４ノードと接地電位との間に第９のｐＭＯＳトランジスタ及び第５の抵抗をその順に直列接続してなる第６の電流経路と、第３ノードと電源電圧と間に接続された第１０のｐＭＯＳトランジスタと、前記第１、第２、第３、第５及び第７のｐＭＯＳトランジスタのゲートを第１入力端子に接続される一方前記第１のｐＭＯＳトランジスタと前記第１の抵抗との接続点である第６ノードを第２入力端子に接続されてその差動信号を前記第１０のｐＭＯＳトランジスタのゲートに出力する第１の差動増幅器と、前記第６ノードを第１入力端子に接続される一方前記第９のｐＭＯＳトランジスタ及び前記第５の抵抗の接続点である第７ノードを第２入力端子に接続されその差動信号を前記第４、第５、第８、及び第９のｐＭＯＳトランジスタのゲートに出力する第２の差動増幅器とを備え、前記第１の可変抵抗は、前記第１ノードの電圧が前記第１の電圧に達した後の時点において第１の値からこの第１の値よりも低い第２の値に切り換えられるように構成されたことを特徴としたものである。
この発明によれば、スイッチング素子の信頼性を維持し、適切な電圧供給が可能な半導体集積回路を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
［第１の実施の形態］
まず、本発明の第１の実施の形態に係る半導体集積回路を、図面を参照して説明する。図１に、本発明の第１の実施の形態に係る半導体集積回路の構成の概略を示す。この半導体集積回路は、ＭＥＭＳ型可変容量キャパシタ１０と、これを制御するためのドライバＩＣ２０とを備えている。ＭＥＭＳ型可変容量キャパシタ１０と、ドライバＩＣ２０とは、同一のシリコン基板（図示せず）上に形成し得る。ただし、両者を別の基板上に形成して配線で接続することも可能である。
［ＭＥＭＳ型可変容量キャパシタ１０の構造］
図１にＭＥＭＳ型可変容量キャパシタ１０の構造の一例を示す。
このＭＥＭＳ型可変容量キャパシタ１０は、基板（図示せず）に対し固定のアンカー部１１から延びる可動部１２と固定部１３とを有し、可動部１２に上部電極１４を、固定部１３に下部電極１５を形成してなる。下部電極１５の表面には、上部電極１４との短絡を防ぐため、シリコン酸化膜等からなる絶縁膜１６が形成されている。
上部電極１４が形成される可動部１２はアンカー部１１（基板）に対し弾性力を持って可動に構成されている。このため、上部電極１４は下部電極１５に対し物理的に移動することが可能である。上部電極１４と下部電極１５とで構成されるキャパシタの静電容量Ｃｒｆは、両電極間の距離ｄに応じて変化する。このキャパシタは、可変容量を必要とする回路に接続される。固定部１３は梁部１１に対して固定されている。
上部電極１４、下部電極１５は、電荷を保持するための主電極１４ａ、１５ａに加え、主電極１４ａ、１５ａ間の距離を縮め又は維持するための補助電極１４ｂ、１５ｂを備えている。補助電極１４ｂ、１５ｂ間に、距離ｄを縮めるための電圧（変形電圧Ｖａｃｔ）を印加することで、クーロン力により主電極１４ａ、１５ａ間の距離ｄを縮めることができる。
逆に、補助電極１４ｂ、１５ｂの間への電圧印加を止めると、可動部１２は、元の位置に戻そうとする弾性力により、元の位置に戻る。したがって、主電極１４ａ、１５ａ間の距離ｄを縮めた後は、補助電極１４ｂ、１５ｂ間にある一定電圧（維持電圧Ｖｈｏｌｄ）を印加し続けて、その距離ｄを一定に保つことで増加した容量Ｃｒｆを維持することができる。
また、この維持電圧Ｖｈｏｌｄは変形電圧Ｖａｃｔに比べて低い電圧となっている。主電極１４ａ、１５ａ間の静電引力は距離ｄの２乗に反比例するので、弾性力に抗して距離ｄを維持するため、変形電圧Ｖａｃｔほど高い電圧は必要ないからである。維持電圧Ｖｈｏｌｄを変形電圧Ｖａｃｔに比べて低い電圧にすることで、補助電極１４ｂ、１５ｂ間に挟まれる絶縁体１６の中にトラップされる電荷量を小さくし、信頼性を高めている。このような補助電極１４ｂ、１５ｂに印加する電圧をドライバＩＣ２０内の昇圧回路により生成する。
図２に、距離ｄを変化・維持させる場合において、ドライバＩＣ２０が生成し補助電極１４ｂ、１５ｂ間に供給する電圧の時間変化を示す。はじめに、時刻ｔ１において、補助電極１４ｂ、１５ｂ間に、距離ｄを縮めるため、前述の変形電圧Ｖａｃｔを印加する。
その後、距離ｄを縮めた後、時刻ｔ２において、これを一定に保つのに必要な電圧として、補助電極１４ｂ、１５ｂ間にＶａｃｔよりも低い維持電圧Ｖｈｏｌｄを印加する。これにより、距離ｄが小さくなったことにより増加した容量Ｃｒｆを高い状態に維持することができる。
その後、距離ｄの維持が不要になった場合、時刻ｔ３において電圧を０Ｖに戻す。なお、ＭＥＭＳ型可変容量キャパシタ１０の信頼性を維持する観点、及び消費電力を低減する観点から、変形電圧Ｖａｃｔを印加する時間は短いのが好ましく、例えば２０μＳ以下が推奨される。
［ドライバＩＣ２０の全体構成］
次に、ドライバＩＣ２０の具体的な構成を図３のブロック図を参照して説明する。このドライバＩＣ２０は、変形電圧Ｖａｃｔを生成・供給するための構成として、ポンプ回路２１Ａ、発振回路２２Ａ、リミッタ回路２３Ａ、ディスチャージ回路２４Ａ、ローカルポンプ回路２５Ａ及びｎＭＯＳトランジスタ２６Ａを備えている。
加えて、このドライバＩＣ２０は、維持電圧Ｖｈｏｌｄを生成・供給するための構成として、ポンプ回路２１Ｂ、発振回路２２Ｂ、リミッタ回路２３Ｂ、ディスチャージ回路２４Ｂ、ローカルポンプ回路２５Ｂ及びｎＭＯＳトランジスタ２６Ｂを備えている。
維持電圧Ｖｈｏｌｄは、変形電圧Ｖａｃｔに比べ印加時間が圧倒的に長い。このため、ポンプ回路２２Ｂ、発振回路２２Ｂ、リミッタ回路２２Ｂ、ローカルポンプ回路２５Ｂに関しては、低消費電力のものが用いられる。さらにこのドライバＩＣ２０は、リミッタ回路２３Ａ、２３Ｂに対し基準電圧を供給するためのバンドギャップリファレンス回路２７を有している。
また、ｎＭＯＳトランジスタ２６ＡとｎＭＯＳトランジスタ２６Ｂとは相補的に導通状態とされ、これにより、ポンプ回路２１Ａで生成された電圧、またはポンプ回路２１Ｂで生成された電圧が選択的に出力端子ＯＵＴに供給されるようになっている。
このように、本実施の形態のＩＣドライバ２０では、変形電圧Ｖａｃｔを生成・供給するための回路群と、維持電圧Ｖｈｏｌｄを生成・供給するための回路群とが別々に設けられている。そして、ＭＥＭＳ型可変容量キャパシタ１０の変形のため変形電圧Ｖａｃｔが印加されている間においては、ｎＭＯＳトランジスタ２６Ａが導通し、ｎＭＯＳトランジスタ２６Ｂは非導通状態とされる。また、印加電圧を変形電圧Ｖａｃｔから維持電圧Ｖｈｏｌｄに変化させる場合、ｎＭＯＳトランジスタ２６Ａは導通状態から非導通状態に切り替わり、代わりにｎＭＯＳトランジスタ２６Ｂが非導通状態から導通状態に切り替わる。
このように変形電圧Ｖａｃｔを生成・供給するための回路群と、維持電圧Ｖｈｏｌｄを生成・供給するための回路群とを別々に設けられ、トランジスタ２６Ａ、２６Ｂのスイッチング動作が実行される構成をとることにより、低消費電力化を図ることができる。変形電圧Ｖａｃｔと、維持電圧ｈｏｌｄとを１系統の回路群（１つのチャージポンプ回路、１つの発振器、１つのリミッタ回路）から供給する構成では、電圧の供給能力の向上と消費電力の低減とを両立することが難しい。すなわち、高電圧である変形電圧Ｖａｃｔを供給するためには、チャージポンプ回路の段数を多くする必要があるが、このような電圧Ｖａｃｔの生成のための多段チャージポンプ回路により維持電圧Ｖｈｏｌｄも生成することとすると、消費電力を低くすることができない。このため、本実施の形態では、変形電圧ｖａｃｔの供給回路群と、維持電圧Ｖｈｏｌｄの供給回路群とを別々に設け、スイッチング動作を行うことにより、電圧の供給能力の向上と消費電力の低減とを両立を図っているものである。
このドライバＩＣ２０は、上記の各回路ブロックが以下に詳細に説明するように構成されていることにより、変形電圧Ｖａｃｔ及び維持電圧Ｖｈｏｌｄを、電源電圧の変動、周囲温度の変化及び製造プロセスのバラツキに拘わらず略一定とすることを可能としている。
ただし、この図３のような構成の場合、ｎＭＯＳトランジスタ２６Ａ及びｎＭＯＳトランジスタ２６Ｂのドレイン−ソース間電圧が大きく変化し、ｎＭＯＳトランジスタ２６Ａ、２６Ｂの経年変化による信頼性の問題が生じる虞がある。後述の説明から明らかとなるように、本実施の形態では、ＭＥＭＳ型可変容量キャパシタ１０に印加する電圧を変形電圧Ｖａｃｔから維持電圧Ｖｈｏｌｄに切り換える場合において、トランジスタ２６Ａ、２６Ｂの劣化および信頼性の問題が生じることを回避している。
ポンプ回路２１Ａは、制御信号ＡＣＴ＿Ｅｎに従って、発振回路２２Ａから供給されるクロック信号ＣＬＫａの立ち上がり毎に電源電圧を昇圧させ、昇圧電圧を出力ノードＡＣＴＮＯＤＥに出力する動作を行う。リミッタ回路２３Ａは、バンドギャップリファレンス回路２７から与えられる基準電圧Ｖｂｇｒ１に基づき、出力ノードＡＣＴＮＯＤＥの出力電圧が所定の上限値を超えたか否かを検出し、この上限値を超えた場合にリミッタ信号ＬＭＴａを出力して発振回路２２Ａの動作を停止させる。ディスチャージ回路２４Ａは、制御信号ＡＣＴ＿Ｅｎが”Ｌ”に変化してから所定時間経過後に出力ノードＡＣＴＮＯＤＥをディスチャージする動作を開始するように構成されている。
ローカルポンプ回路２５Ａは、出力ノードＡＣＴＮＯＤＥの電圧を、クロック信号ＣＬＫａに従って更に昇圧させる。ｎＭＯＳトランジスタ２６Ａは、ゲート電圧Ｖｇａにより導通し、出力ノードＡＣＴＮＯＤＥの電圧を出力ノードＯＵＴに転送する機能を有する。ここで、ゲート電圧Ｖｇａは、転送すべき出力ノードＡＣＴＮＯＤＥの電圧Ｖａｃｔよりも、トランジスタ２６Ａの閾値電圧の分だけ高い電圧である。なお、出力ノードＯＵＴと接地電位との間には、電位安定化のためキャパシタＣ２（容量値Ｃｌｏａｄ）が設けられている。
ポンプ回路２１Ｂは、制御信号ＨＯＬＤ＿Ｅｎに従って、発振回路２２Ｂから供給されるクロック信号ＣＬＫｂの立ち上がり毎に、電源電圧を昇圧させて昇圧電圧を出力ノードＨＯＬＤＮＯＤＥに出力する動作を行う。発振回路２２Ｂは、バンドギャップリファレンス回路２７からボルテージフォロワ回路２８を介して供給される電圧Ｖｒｅｆ＿ｏｓｃに基づき前述のクロック信号ＣＬＫｂを供給する。このクロック信号ＣＬＫｂは、クロック信号ＣＬＫａよりも小さい周波数で構わない。これは、維持電圧Ｖｈｏｌｄは、変形電圧Ｖａｃｔに比べ小さいためである。
リミッタ回路２３Ｂは、バンドギャップリファレンス回路２７から与えられる基準電圧Ｖｂｇｒ２に基づき、ポンプ回路２１Ｂの出力ノードＨＯＬＤＮＯＤＥの出力電圧が所定の上限値を超えたか否かを検出し、この上限値を超えた場合にリミッタ信号ＬＭＴｂを出力して発振回路２２Ｂの動作を停止させる。なお、出力ノードＨＯＬＤＮＯＤＥと接地電位との間には、電位安定化のためのキャパシタＣ１（容量値Ｃｈｏｌｄ）が設けられている。ディスチャージ回路２４Ｂは、維持電圧Ｖｈｏｌｄの印加動作の終了後、出力端子ＯＵＴに接続されたキャパシタＣ２の電荷を引き抜いて出力端子ＯＵＴの電圧を０Ｖに戻す動作を行う。
ローカルポンプ回路２５Ｂは、出力ノードＨＯＬＤＮＯＤＥの電圧を、クロック信号ＣＬＫｂに従って更に昇圧させる。なお、ローカルポンプ回路２５Ｂは、ローカルポンプ回路２５Ａからのイネーブル信号ＤＣ＿Ｅｎｂを受けて動作を開始するように構成されている。ｎＭＯＳトランジスタ２６Ｂは、ゲート電圧Ｖｇｂにより導通し、出力ノードＨＯＬＤＮＯＤＥの電圧を出力ノードＯＵＴに転送する機能を有する。ここで、ゲート電圧Ｖｇｂは、転送すべき出力ノードＨＯＬＤＮＯＤＥの電圧Ｖｈｏｌｄよりも、トランジスタ２６Ｂの閾値電圧の分だけ高い電圧である。バンドギャップリファレンス回路２７は、温度に依存せず電源電圧に依存しない基準電圧Ｖｒｅｆ＿ｐおよびＶｒｅｆ＿ｎを出力する。ボルテージフォロワ回路２８は、この基準電圧Ｖｒｅｆ＿ｐ及びＶｒｅｆ＿ｎを入力して出力電圧Ｖｒｅｆ＿ｏｓｃを出力する回路である。
［ポンプ回路２１Ａ、２１Ｂ］
図４は、ポンプ回路２１Ａ、２１Ｂの具体的構成を示す回路図である。図４に示すように、ポンプ回路２１Ａ、２１Ｂは、複数段（図４では３段）の昇圧回路３１、３２、３３、及びパルス波形生成回路３４を備えている。昇圧回路３１、３２、３３はそれぞれ、ｎＭＯＳトランジスタＱ１〜Ｑ４、及びキャパシタＣ３〜Ｃ６を備えている。
ｎＭＯＳトランジスタＱ１は、制御信号ＡＣＴ＿Ｅｎ又はＨＯＬＤ＿Ｅｎの入力端子であるノードＮ１とノードＮ２との間に電流経路を有するように接続され、転送トランジスタとして機能する。ｎＭＯＳトランジスタＱ２は、ノードＮ１とｎＭＯＳトランジスタＱ１のゲートとの間に電流経路を有するように接続され、そのゲートはノードＮ２に接続されている。このｎＭＯＳトランジスタＱ２は、トランジスタＱ１のゲートを昇圧するためのプリチャージ用トランジスタとして機能するものである。
ｎＭＯＳトランジスタＱ３は、ノードＮ２とノードＮ３との間に電流経路を有するように接続され、転送トランジスタとして機能する。ｎＭＯＳトランジスタＱ４は、ノードＮ２とｎＭＯＳトランジスタＱ３のゲートとの間に電流経路を有するように接続され、そのゲートはノードＮ３に接続されている。このｎＭＯＳトランジスタＱ４は、トランジスタＱ３のゲートを昇圧するためのプリチャージ用トランジスタとして機能するものである。
また、キャパシタＣ３、Ｃ５はそれぞれｎＭＯＳトランジスタＱ１、Ｑ３のゲートにその一端が接続され、キャパシタＣ４、Ｃ６はそれぞれノードＮ２、Ｎ３にその一端が接続されている。トランジスタＣ３〜Ｃ６の他端は、パルス生成回路３４からパルス信号Ｂ１〜Ｂ４を供給される。パルス信号Ｂ１〜Ｂ４は、位相が９０度ずつ異なる４相信号である。
なお、昇圧回路３３の後段に形成されるｎＭＯＳトランジスタＱ５、Ｑ６、及びキャパシタＣ７、Ｃ８も昇圧回路を構成する。ｎＭＯＳトランジスタＱ５は、昇圧回路３３の出力端子と出力ノードＯＵＴ２１（出力ノードＡＣＴＮＯＤＥまたはＨＯＬＤＮＯＤＥ）の間に電流経路を有するように接続され、一方、ｎＭＯＳトランジスタＱ６は、昇圧回路３３の出力端子とｎＭＯＳトランジスタＱ５のゲートとの間に電流経路を有するように接続されている。また、キャパシタＣ７、Ｃ８はそれぞれｎＭＯＳトランジスタＱ６、Ｑ５のゲートにその一端が接続されている。トランジスタＣ７、Ｃ８の他端は、パルス生成回路３４からパルス信号Ｂ１、Ｂ４を供給される。また、出力ノードＯＵＴ２１とｎＭＯＳトランジスタＱ６のゲートとの間には、ダイオード接続されたｎＭＯＳトランジスタＱ７が接続されている。このｎＭＯＳトランジスタＱ７は、ｎＭＯＳトランジスタＱ６のゲートをプリチャージするためのプリチャージ用トランジスタとして機能する。
なお、維持電圧Ｖｈｏｌｄは変形電圧Ｖａｃｔよりも小さく、しかも維持電圧Ｖｈｏｌｄの印加時にはキャパシタＣ２は充電済みであるため、ポンプ回路２１Ｂに含まれる昇圧回路の段数は、ポンプ回路２１Ａに含まれる昇圧回路の段数よりも少なくすることができる。
［発振回路２２Ａ］
次に、発振回路２２Ａの具体的な構成を図５を参照して説明する。この発振回路２２Ａは、複数のＣＭＯＳインバータ４１をリング状（閉ループ状）に接続したリングオシレータである。ＣＭＯＳインバータ４１の間には、電荷保持用のキャパシタ４２（容量値Ｃ）が接続され、キャパシタ４２の一端は接地されている。また、各ＣＭＯＳインバータ４１を構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタの間には抵抗４６（抵抗値Ｒ）が接続される。この抵抗値Ｒと、容量値Ｃにより決まる遅延量により、発振回路２２Ａが出力するクロック信号ＣＬＫａの周波数が決定される。
最後尾のインバータ４１中の出力端子と電源端子との間には、ｐＭＯＳトランジスタ４３が接続される。また、最後尾のインバータ４１中のｎＭＯＳトランジスタのソースと接地端子との間には、ｎＭＯＳトランジスタ４４が接続されている。両トランジスタ４３、４４のゲートには、インバータ４５を介してリミッタ信号ＬＭＴａ又はＬＭＴｂが入力される。リミッタ信号ＬＭＴａ、ＬＭＴｂは、リミッタ回路２３Ａ、２３Ｂから出力される。このＰＭＯＳトランジスタ４３、ｎＭＯＳトランジスタ４４が導通することにより、発振回路２２Ａは発振動作を停止する。
［リミッタ回路２３Ａ、２３Ｂ］
次に、リミッタ回路２３Ａ、２３Ｂの具体的構成を図６を参照して説明する。このリミッタ回路２３Ａ、２３Ｂは、同一の構成を有し、それぞれ抵抗５１（抵抗値Ｒｕ）、５２（抵抗値Ｒｄ）を接続ノードＮ５にて直列接続してなる分割抵抗５３、差動増幅器５４、及びインバータ５５を備えている。
抵抗５１の一端はポンプ回路２１Ａ又は２１Ｂの出力端子ＯＵＴ（ノードＡＣＴＮＯＤＥ、ＨＯＬＤＮＯＤＥ）に接続されている。また、抵抗５２の一端は接地端子に接続されている。
差動増幅器５４は、反転入力端子にバンドギャップリファレンス回路２７で発生させた参照電位Ｖｂｇｒ１又はＶｂｇｒ２を、非反転入力端子に接続ノードＮ５の電圧を供給されている。この差動増幅器５４の出力信号がインバータ５５に入力される。インバータ５５の出力信号が、前述したリミッタ信号ＬＭＴである。すなわち、分割抵抗５３の接続ノードＮ５の電圧が参照電位Ｖｂｇｒ１またはＶｂｇｒ２以上となった場合に、リミッタ信号ＬＭＴが”Ｌ”から”Ｈ”に立ち上がり、発振回路２２Ａの動作が停止される。なお、リミッタ回路２３Ａと２３Ｂとでは、分割抵抗５３の分割抵抗比が異なっており、後者のそれは前者のそれよりも小さくされている。
また、分割抵抗５３の抵抗値（Ｒｕ＋Ｒｄ）を大きくすることにより、リミッタ回路２３Ａ、２３Ｂを流れるバイアス電流を小さくすることができる。しかし、バイアス電流を小さくした場合、リミッタ回路２３Ａ、２３Ｂの反応速度が遅くなり、このため、出力ノードＡＣＴＮＯＤＥ、ＨＯＬＤＮＯＤＥの電圧のリプルが大きくなる。ただしこの場合でも、キャパシタＣ１の容量Ｃｈｏｌｄを大きくすることにより、リプルを抑えることができる。
［ディスチャージ回路２４Ａ］
次に、ディスチャージ回路２４Ａの具体的構成を図７を参照して説明する。このディスチャージ回路２４Ａは、前述のように、ディスチャージ回路２４Ａは、制御信号ＡＣＴ＿Ｅｎが”Ｌ”に変化してから所定時間経過後に出力ノードＡＣＴＮＯＤＥをディスチャージする動作を開始するように構成されている。
このディスチャージ回路２４Ａは、インバータ６０、ＡＮＤゲート６１、インバータ６２、フリップフロップ６３、インバータ６４、及びフリップフロップ６５を有する。インバータ６０の入力端子には、制御信号ＡＣＴ＿Ｅｎが入力され、その出力端子はＡＮＤゲート６１の１つの入力端子に接続される。ＡＮＤゲート６１の他方の入力端子には、クロック信号ＣＬＫａが入力される。ＡＮＤゲート６１の出力端子は、フリップフロップ６３の１つの入力端子に接続されている。
インバータ６２の入力端子はフリップフロップ６３の出力端子と接続され、その出力端子はフリップフロップ６３のもう１つの入力端子に接続されている。インバータ６４とフリップフロップ６５も同様に接続されている。フリップフロップ６３の出力端子は、フリップフロップ６５の入力端子に接続されている。制御信号ＡＣＴ＿Ｅｎは、フリップフロップ６３、６５のリセット端子にも供給される。これにより、インバータ６２、６４及びフリップフロップ６３、６５は、制御信号ＡＣＴ＿Ｅｎの立ち上がり後、クロック信号ＣＬＫａよりも所定時間遅延した信号をインバータ７０に出力する。
また、フリップフロップ６３、６５の出力端子は、それぞれインバータ６７、７０を介してラッチ回路６８、７１の１つの入力端子に接続されている。
ラッチ回路６８のもう１つの入力端子は、インバータ６６により制御信号ＡＣＴ＿Ｅｎの反転信号／ＡＣＴ＿Ｅｎを供給されている。また、ラッチ回路７１のもう１つの入力端子も同様に、インバータ６６により制御信号ＡＣＴ＿Ｅｎの反転信号／ＡＣＴ＿Ｅｎを供給されている。ラッチ回路６８、７１の出力信号の反転信号は、それぞれインバータ６９、７２を介してトランジスタＱ１４、Ｑ１６に供給されている。
出力ノードＡＣＴＮＯＤＥと接地端子との間には、ｎＭＯＳトランジスタＱ１１〜Ｑ１４が直列接続されると共に、ｎＭＯＳトランジスタＱ１５、Ｑ１６が直列接続されている。ｎＭＯＳトランジスタＱ１１、Ｑ１２はダイオード接続されており、ｎＭＯＳトランジスタＱ１３、Ｑ１５は所定の電源電圧をゲートに供給されている。ラッチ回路６８、７１の状態に応じて、ｎＭＯＳトランジスタＱ１４、Ｑ１６が導通し、出力ノードＡＣＴＮＯＤＥが放電される。ｎＭＯＳトランジスタＱ１４はＱ１６よりも先に導通し、出力ノードＡＣＴＮＯＤＥを所定の電位まで放電する。次いで、ｎＭＯＳトランジスタＱ１６が導通し、出力ノードＡＣＴＮＯＤＥを接地電位まで放電する。
また、前述のリミッタ信号ＬＭＴａは、インバータ７３に入力される。インバータ７３の出力端子は、ＡＮＤゲート７４の１つの入力端子に接続される。また、ＡＮＤゲート７４の他方の入力端子には、ラッチ回路６８の出力信号の反転信号がインバータ６９から入力される。ＡＮＤゲート７４の出力端子は、インバータ７５に入力され、インバータ７５の出力端子はラッチ回路７６の１つの入力端子に接続される。ラッチ回路７６の出力信号は、２つのインバータ７７、７８を介して、出力信号ＤＣ＿Ｅｎａとしてローカルポンプ回路２５Ａに出力される。
［ローカルポンプ回路２５Ａ］
次に、ローカルポンプ回路２５Ａの具体的構成を図８を参照して説明する。図８のローカルポンプ回路２５Ａは、出力ノードＡＣＴＮＯＤＥの電圧を昇圧して、ｎＭＯＳトランジスタ２６Ａのゲートに入力するゲート電圧Ｖｇａを生成し、もｐってｎＭＯＳトランジスタ２６Ａの導通を制御するためのチャージポンプ回路である。また、このローカルポンプ回路２５Ａは、ディスチャージ回路２４Ａからの出力信号ＤＣ＿Ｅｎａ＝”Ｌ”の入力後、出力ノードＡＣＴＮＯＤＥの電圧を昇圧して昇圧電圧Ｖｇａを生成する動作を停止すると共に、所定時間経過後に出力端子ＯＵＴＬＰａをディスチャージするように構成されている。出力端子ＯＵＴＬＰａをディスチャージするタイミングは、ディスチャージ回路２４Ａにより出力ノードＡＣＴＮＯＤＥがディスチャージするタイミングよりも遅くされている。これにより、ｎＭＯＳトランジスタ２６Ａのドレイン−ソース間に高電圧が印加されることを防止し、ｎＭＯＳトランジスタ２６Ａの特性劣化を防止している。
すなわち、ローカルポンプ回路２５Ａは、出力ノードＡＣＴＮＯＤＥと出力端子ＯＵＴＬＰａとの間に直列接続されたｎＭＯＳトランジスタＱ２１〜Ｑ２４を備えている。これらのｎＭＯＳトランジスタＱ２１〜Ｑ２４は出力ノードＡＣＴＮＯＤＥ側から出力端子ＯＵＴＬＰａに向かう方向が順方向となるようにダイオード接続されており、そのゲートには、キャパシタＣ２１〜Ｃ２４が接続されている。また、出力ノードＡＣＴＮＯＤＥと出力端子ＯＵＴＬＰａとの間には、ｎＭＯＳトランジスタＱ２５、Ｑ２６が、出力端子ＯＵＴＬＰａから出力ノードＡＣＴＮＯＤＥに向かう方向が順方向となるようにダイオード接続されている。
また、クロック信号ＣＬＫａに基づく信号をキャパシタＣ２１〜Ｃ２４の他端に入力しチャージポンプ動作を行うための構成として、ＮＡＮＤゲート８１、インバータ８２、８３が設けられている。ＮＡＮＤゲート８１の１つの入力端子にはクロック信号ＣＬＫａが入力され、他方の入力端子にはディスチャージ回路２４Ａからの出力信号である出力信号ＤＣ＿Ｅｎａが入力される。
インバータ８２の入力端子には、ＮＡＮＤゲート８１の出力端子が接続されている。インバータ８２の出力端子は、キャパシタＣ２２、Ｃ２４の他端に接続されている。また、インバータ８３の入力端子は、インバータ８２の出力端子に接続されており、インバータ８３の出力端子は、キャパシタＣ２１、キャパシタＣ２３の他端に接続されている。
クロック信号ＣＬＫａが入力されることにより、出力ノードＡＣＴＮＯＤＥの電圧がトランジスタＱ２１〜Ｑ２４を介して転送され、出力端子ＯＵＴＬＰａの電圧Ｖｇａが昇圧される。出力端子ＯＵＴＬＰａの電圧Ｖｇａが高くなりすぎた場合には、電荷がトランジスタＱ２６，Ｑ２５を介して出力ノードＡＣＴＮＯＤＥに戻されて、出力端子ＯＵＴＬＰａの電圧Ｖｇａが下げられる。
また、このローカルポンプ回路２５Ａは、インバータ８４、ＡＮＤゲート８５、インバータ８６、フリップフロップ８７、インバータ８８、フリップフロップ８９、インバータ９０、及びフリップフロップ９１を有する。
インバータ８４の入力端子には、出力信号ＤＣ＿Ｅｎａが入力され、その出力端子はＡＮＤゲート８５の１つの入力端子に接続される。ＡＮＤゲート８５の他方の入力端子には、クロック信号ＣＬＫａが入力される。ＡＮＤゲート８５の出力端子は、フリップフロップ８７の１つの入力端子に接続されている。
インバータ８６の入力端子はフリップフロップ８７の出力端子と接続され、その出力端子はフリップフロップ８７のもう１つの入力端子に接続されている。インバータ８８とフリップフロップ８９も同様に接続されており、また、インバータ９０とフリップフロップ９１も同様に接続されている。フリップフロップ８７の出力端子は、フリップフロップ８９の入力端子に接続されている。フリップフロップ８９の出力端子は、フリップフロップ９１の入力端子に接続されている。また、出力信号ＤＣ＿Ｅｎａは、フリップフロップ８７、８９、９１のリセット端子にも供給される。これにより、インバータ８６，８８，９０及びフリップフロップ８７，８９，９１は、出力信号ＤＣ＿Ｅｎａの立ち上がり後、クロック信号ＣＬＫａよりも所定時間遅延した信号をインバータ１０５に出力する。
また、フリップフロップ８７、８９の出力端子は、それぞれインバータ９３、９６を介してラッチ回路９４、９７の１つの入力端子に接続されている。ラッチ回路９４、９７のもう１つの入力端子は、インバータ９２により制御信号ＤＣ＿Ｅｎａの反転信号／ＤＣ＿Ｅｎａを供給されている。ラッチ回路９４，９７の出力信号の反転信号は、インバータ９５，９８を介してトランジスタＱ２４、Ｑ２６に供給されている。
出力端子ＯＵＴＬＰａと接地端子との間には、ｎＭＯＳトランジスタＱ３１〜Ｑ３４が直列接続されると共に、ｎＭＯＳトランジスタＱ３５、Ｑ３６が直列接続されている。ｎＭＯＳトランジスタＱ３１、Ｑ３２はダイオード接続されており、ｎＭＯＳトランジスタＱ３３、Ｑ３５は所定の電源電圧をゲートに供給されている。ラッチ回路９３，９６の状態に応じて、ｎＭＯＳトランジスタＱ３４、Ｑ３６が導通し、出力端子ＯＵＴＬＰａが放電される。
ｎＭＯＳトランジスタＱ３４はｎＭＯＳトランジスタＱ３６よりも先に導通し、ｎＭＯＳトランジスタＱ３６はｎＭＯＳトランジスタＱ３４よりも遅れて導通する。ｎＭＯＳトランジスタＱ３４が導通した場合、ダイオード接続されたｎＭＯＳトランジスタＱ３１、ｎＭＯＳトランジスタＱ３２の存在のため、出力端子ＯＵＴＬＰａの電圧は、ダイオードの順方向電圧の２倍程度まで低下する。続いてｎＭＯＳトランジスタＱ３６が導通すると、出力端子ＯＵＴＬＰａの電圧は接地電位まで低下する。
また、インバータ１０５の出力信号、及び出力信号ＤＣ＿Ｅｎａの反転信号を入力端子に供給されるラッチ回路１０６と、このラッチ回路１０６の出力信号を反転するインバータ１０７とが設けられている。インバータ１０７の出力信号は、出力信号ＤＣ＿Ｅｎｂとして、後述するローカルポンプ回路２５Ｂに供給される。
［発振回路２２Ｂ］
次に、発振回路２２Ｂの具体的構成を図９を参照して説明する。図９の発振回路２２Ｂは、図５の発振回路２２Ａと同様に、複数のＣＭＯＳインバータ１１１（ａ〜ｅ）がリング状に形成されたリングオシレータである。また、複数のＣＭＯＳインバータ１１１ａ〜１１１ｄの間のノードには、接地端子との間にキャパシタ１１４が接続されている。
ただし、この実施の形態では、各ＣＭＯＳインバータ１１１が図５のような抵抗４６を有しておらず、代わりに定電流源からカレントミラー回路を用いて定電流を流す定電流回路を備えており、また、バンドギャップリファレンス回路２７から供給された定電圧に基づいてボルテージフォロワ回路２８で生成された電圧Ｖｒｅｆ＿ｏｓｃ、及びＶｒｅｆ＿ｐ＿ｏｓｃにより駆動されている。これにより、遅延時間が電源電圧、温度、及びプロセス等に依存し難い発振回路となっており、電圧Ｖｈｏｌｄの安定性が担保されている。複数のインバータ１１１の一部（図９Ａでは、前段の３つのインバータ１１１ａ〜ｃ）は、その一端にｐＭＯＳトランジスタ１１２を接続されている一方、その他端にｎＭＯＳトランジスタ１１３を接続されている。ｐＭＯＳトランジスタ１１２のソースは、ボルテージフォロワ回路２８から供給された電圧Ｖｒｅｆ＿ｏｓｃを共通に与えられており、ｎＭＯＳトランジスタ１１３のソースはいずれも接地されている。
また、ｐＭＯＳトランジスタ１１２のゲートには、ボルテージフォロワ回路２８から供給される電圧Ｖｒｅｆ＿ｐ＿ｏｓｃが供給され、ｎＭＯＳトランジスタ１１３のゲートには電圧Ｖｒｅｆ＿ｎが供給されている。
また、４段目のＣＭＯＳインバータ１１１ｄは、ｐＭＯＳトランジスタ１１２を有さず直接電圧Ｖｒｅｆ＿ｏｓｃを供給され、他端は接地されている。また、最後尾のＣＭＯＳインバータ１１１ｅも、直接Ｖｒｅｆ＿ｏｓｃを供給され、他端はｎＭＯＳトランジスタ１１５のドレインに接続されている。ｎＭＯＳトランジスタ１１５のソースは接地されている。また、インバータ１１１ｅの出力端子と電圧Ｖｒｅｆ＿ｏｓｃの出力端子との間には、ｐＭＯＳトランジスタ１１６が接続されている。
ｎＭＯＳトランジスタ１１５のゲート及びｐＭＯＳトランジスタ１１６のゲートは、リミッタ信号ＬＭＴｂの反転信号を供給されている。すなわち、この発振回路２２ｂは、出力ノードＨＯＬＤＮＯＤＥの電圧が上限値を超えた場合に、その発振動作を停止するように構成されている。
また、この最後尾のＣＭＯＳインバータ１１１ｅには、レベルシフタ１１７が接続されている。このレベルシフタ１１９の出力端子にはインバータ１２０が接続されており、このインバータ１２０の出力信号がクロック信号ＣＬＫｂとして出力される。なお、ｐＭＯＳトランジスタ１１９は、リミッタ信号ＬＭＴｂに基づいて、レベルシフタ１１９の出力端子を電源電位に固定するためのｐＭＯＳトランジスタである。また、インバータ１１１ｆは、最後尾のＣＭＯＳインバータ１１１ｅの出力信号の反転信号を生成して、レベルシフタ１１９の１つの入力端子に供給するものである。
［ローカルポンプ回路２５Ｂ］
次に、ローカルポンプ回路２５Ｂの具体的構成を図１０を参照して説明する。図１０のローカルポンプ回路２５Ｂは、ローカルポンプ回路２５Ａからの出力信号ＤＣ＿Ｅｎｂの立ち上がり後、出力ノードＨＯＬＤＮＯＤＥの電圧を昇圧して昇圧電圧ＶＧｂを出力端子ＯＵＴＬＰｂから出力するチャージポンプ回路である。具体的な構成は、フリップフロップ回路９１、インバータ１０５，１０７及びラッチ回路１０６を備えていない点においてローカルポンプ回路２５Ａと異なり、その他は同一である。図１０において、図８と同一の構成要素については同一の符号を付しているので、これらについての詳細な説明は省略する。
［バンドギャップリファレンス回路２７］
次に、バンドギャップリファレンス回路２７の具体的構成を、図１１を参照して説明する。バンドギャップリファレンス回路２７は、上述のように、電源電圧、周囲温度及びプロセス等に依存しない出力電圧Ｖｂｇｒ１、Ｖｂｇｒ２を出力するように設計されているものである。このバンドギャップリファレンス回路２７は、ノードＮ１１とノードＮ１２を有し、これらノードＮ１１又はＮ１２と接地端子との間に複数の電流経路ＣＰ１〜ＣＰ６を有している。
まず、第１の電流経路ＣＰ１は、ｐＭＯＳトランジスタ１３１、抵抗１３２（抵抗値Ｒ６）、及びダイオード１３３（順方向電圧ＶＦ１）が直列接続されて形成される。
ｐＭＯＳトランジスタ１３１のゲート（ノードＮ１３）は、差動増幅器１３８の非反転入力端子に接続され、ドレイン（ノードＮ１４）は差動増幅器１３９の反転入力端子に接続されている。
差動増幅器１３８の出力端子はｐＭＯＳトランジスタ１３９のゲートに接続されている。ｐＭＯＳトランジスタ１３９のソースは電源電圧を供給され、ドレインはノードＮ１１に接続されている。差動増幅器１３８はノードＮ１３、Ｎ１４の電圧が等しくなるようにｐＭＯＳトランジスタ１３９のゲート電圧を制御する。なお、ｐＭＯＳトランジスタ１３１に流れる電流をＩ１と定義し、ダイオード１３３の順方向電圧をＶＦ１と定義する。
また、第２の電流経路ＣＰ２は、ｐＭＯＳトランジスタ１３４、抵抗１３５（抵抗値Ｒ７）、抵抗１３６（抵抗値Ｒ１）、及び並列接続ダイオード１３７（Ｎ個：順方向電圧ＶＦ２）が直列接続されて形成される。
ｐＭＯＳトランジスタ１３４のドレイン及びゲートはノードＮ１３に接続され、これによりｐＭＯＳトランジスタ１３４はｐＭＯＳトランジスタ１３１と共にカレントミラー回路を構成している。なお、ｐＭＯＳトランジスタ１３４に流れる電流をＩ２と定義すると共に、ダイオード１３７の順方向電圧をＶＦ２と定義する。
また、ダイオード１３３の順方向電圧ＶＦ１とダイオード１１３７の順方向電圧ＶＦ２との差に基づき抵抗１３６に印加される電圧をΔＶＦ（＝ＶＦ１−ＶＦ２）と定義する。
なお、抵抗１３２と１３５が存在することにより、差動増幅器１３８に入力される電圧の大きさを高くすることができ、これにより、差動増幅器１３８内のトランジスタを飽和領域で動作させることができ、電圧変動に対するゲインを低減することができる。抵抗１３２と１３５のマッチングばらつきの影響が生じるが、ノードＮ１４に対するノイズの増幅機能を抑制することもできる。このため、抵抗１３２、１３５を形成することにより、全体としてバンドギャップリファレンス回路２７の出力電圧Ｖｂｇｒ１のバラツキを低減することができる。
また、第３の電流経路ＣＰ３は、ｐＭＯＳトランジスタ１４０、１５１及び可変抵抗１４４（抵抗値Ｒ２ａ）により形成されている。ｐＭＯＳトランジスタ１４０はノードＮ１１とノードＮ１５の間に電流経路を有するよう接続され、ゲートはノードＮ１３に接続されている。これにより、ｐＭＯＳトランジスタ１４０は、ｐＭＯＳトランジスタ１３１及び１３４と共にカレントミラー回路を構成している。なお、このｐＭＯＳトランジスタ１４０に流れる電流をＩ３と定義する。
一方、ｐＭＯＳトランジスタ１５１はノードＮ１２とノードＮ１５の間に電流経路を有するよう接続され、ゲートはノードＮ２０に接続されている。このｐＭＯＳトランジスタ１５１に流れる電流をＩ４と定義する。
また、抵抗１４４の抵抗値Ｒ２ａは、出力ノードＡＣＴＮＯＤＥの電圧が変形電圧Ｖａｃｔに達した後のある時点において、図示しない制御回路により、第１の値Ｒ２ａ１からこれよりも小さい第２の値Ｒ２ａ２（＜Ｒ２ａ１）に切り換えられる。これにより、バンドギャップリファレンス回路２７が出力する電圧Ｖｂｇｒ１が、抵抗１４４の抵抗値の変更前と比較して小さい値に変更される。なお、ノードＮ１５と接地端子との間には抵抗１５５を介してキャパシタ１５７が接続されている。
ノードＮ１３は差動増幅器１３８の非反転入力端子に接続されている。また、ｐＭＯＳトランジスタ１５１のゲートはノードＮ２０に接続されている。ノードＮ２０は、差動増幅器１５３の出力端子にも接続されている。可変抵抗１４４はノードＮ１５と接地端子との間に接続されている。
また、第４の電流経路ＣＰ４は、ｐＭＯＳトランジスタ１４１、ｐＭＯＳトランジスタ１５０及び可変抵抗１４５（抵抗値Ｒ２ｂ）により形成されている。ｐＭＯＳトランジスタ１４１はノードＮ１１とノードＮ１６の間に電流経路を有するよう接続され、ｐＭＯＳトランジスタ１５０はノードＮ１２とノードＮ１６の間に電流経路を有するよう接続されている。
また、ｐＭＯＳトランジスタ１４１のゲートはノードＮ１３に接続され、ｐＭＯＳトランジスタ１５０のゲートはノードＮ２０に接続されている。従って、ｐＯＳトランジスタ１４１は、ｐＭＯＳトランジスタ１３１，１３４、１４０と共にカレントミラー回路を構成し、ｐＭＯＳトランジスタ１５０は、ｐＭＯＳトランジスタ１５１と共にカレントミラー回路を構成する。
また、可変抵抗１４５はノードＮ１６と接地端子との間に接続されている。なお、ノードＮ１６と接地端子との間には抵抗１５５を介してキャパシタ１５８が接続されている。
更に、第５の電流経路ＣＰ５は、ｐＭＯＳトランジスタ１４２、１４３、抵抗４６及びｎＭＯＳトランジスタ１４７により形成されている。ｐＭＯＳトランジスタ１４２はノードＮ１１とノードＮ１７の間に電流経路を有するように接続され、ｐＭＯＳトランジスタ１３１、１３４、１４０、１４１と同様に、ゲートにノードＮ１３が接続され、これらと共にカレントミラー回路を構成している。
ｐＭＯＳトランジスタ１４３はノードＮ１２とＮ１７の間に電流経路を有するよう接続され、そのゲートはノードＮ２０に接続され、ｐＭＯＳトランジスタ１５１、１５２と共にカレントミラー回路を構成している。
抵抗１４６とｎＭＯＳトランジスタ１４７とは、ノードＮ１７と接地端子との間に直列接続されている。ｎＭＯＳトランジスタ１４７はダイオード接続されている。また、ダイオード接続されたｐＭＯＳトランジスタ１４８とｎＭＯＳトランジスタ１４９とが電源電圧端子と接地端子との間において直列接続されている。
ｎＭＯＳトランジスタ１４９のゲート（ノードＮ１８）は、ｎＭＯＳトランジスタ１４７のゲート及びドレインと接続されている。ノードＮ１８、及びＮ１９には、電圧Ｖｒｅｆ＿ｐ、Ｖｒｅｆ＿ｎを出力するための端子が接続されている。なお、ノードＮ１８、ノードＮ１９と接地端子との間には、キャパシタ１５９、１６０が接続されている。
また、ｐＭＯＳトランジスタ１５２と、これに直列接続された抵抗１５４（抵抗値ＲＸ）により、第６の電流経路ＣＰ６が形成されている。ｐＭＯＳトランジスタ１５２は、ノードＮ１２とノードＮ２１の間に電流経路を有するように接続されている。また、ｐＭＯＳトランジスタ１５２は、ｐＭＯＳトランジスタ１５０、１５１と同様に、そのゲートがノードＮ２０に接続され、これらのトランジスタと共にカレントミラー回路を構成している。
なお、ノードＮ２１は、差動増幅器１５３の非反転入力端子に接続されている。差動増幅器１５３の反転入力端子は、ノードＮ１４に接続されている。差動増幅器１５３は、ノードＮ２１の電圧ＶＣがノードＮ１４の電圧ＶＡと等しくなるよう、ノードＮ２０の電圧を制御する。
ここで、図１１に示すバンドギャップリファレンス回路２７の動作について説明する。
１つのダイオード１３３にかかる電圧をＶＦ１、Ｎ個並列接続されたダイオード１３７にかかる電圧をＶＦ２とした場合、電流経路ＣＰ１とＣＰ２を流れる電流Ｉ１と１２の間には、次の式が成り立つ。
Figure 0005361346
ここで、Ｉｓはダイオードの逆方向飽和電流、ＶＴ＝ｋＴ／ｑ、ＶＦ１及びＶＦ２はダイオード１３３、１３７の順方向電圧を示している。Ｉ１とＩ２、ｎＭＯＳトランジスタ１３１、１３４のサイズにより決まり、両者が同一のサイズであればＩ１＝Ｉ２となる。抵抗１３２，１３５の抵抗値を各々Ｒ６、Ｒ７と定義した場合、Ｒ６＊Ｉ１＝Ｒ７＊Ｉ２の関係が成り立つような設計がなされる。
差動増幅器１３８は、ノードＮ１３の電位とノードＮ１４の電位が等しくなるようにその出力電圧を制御し、電流Ｉ１、Ｉ２の大きさを制御する。また、抵抗１３６には、電圧ＶＦ１とＶＦ２の差であるΔＶＦ（＝ＶＦ１−ＶＦ２）が印加される。電圧ΔＶＦは、以下の数式により表現される。
Figure 0005361346
ここで、バンドギャップリファレンス回路２７の出力電圧Ｖｂｇｒ１を生成する電流の一部である電流Ｉ３をＩ１＝Ｉ３の関係式が成り立つように設計すると（トランジスタ１３１と１４０を同一のサイズとして）、電流Ｉ３は、次の数式により表現される。
Figure 0005361346
一方、出力電圧Ｖｂｇｒ１を生成する電流の一部である電流Ｉ４についても、Ｉ４＝Ｉ５の関係式が成り立つように設計する。ノードＮ１４の電圧ＶＡは、次の数式で表現され得る。
Figure 0005361346
また、ノードＮ２１の電圧をＶＣとした場合、
ＶＡ＝ＶＣであるから、電流Ｉ４は、次の式で表現される。
Figure 0005361346
出力電圧Ｖｂｇｒ１は、電流Ｉ３のＩ４の和の電流が流れ込む抵抗１４４により生成され、次の式で表現される。
Figure 0005361346
となる。また、出力電圧Ｖｂｇｒ１の温度係数が０となる条件は、
Figure 0005361346
であり、この時、出力電圧Ｖｂｇｒ１は、次式により表現される。
Figure 0005361346
このように図１１のバンドギャップリファレンス回路２７の出力電圧Ｖｂｇｒ１は、温度依存性を有さず、且つ可変抵抗１４４の抵抗値Ｒ２ａを制御することにより、その値を変更することができる。この出力電圧Ｖｂｇｒ１が、ドライバＩＣ２０からの出力電圧を変形電圧Ｖａｃｔから維持電圧Ｖｈｏｌｄに切り換える段階において、出力電圧Ｖｂｇｒ１を低い電圧値に切り替えることにより、トランジスタ２６Ａ及び２６Ｂに与える負荷を小さくすることができる。
また、このバンドギャップリファレンス回路２７では、出力電圧Ｖｂｇｒ１を、出力段の電流経路ＣＰ３においてダイオードを使用することなく出力している。また、抵抗も可変抵抗１４４の１つのみである。このため、ダイオードの特性バラツキや抵抗のマッチング特性のバラツキ等により出力電圧Ｖｂｇｒ１が変動することを抑制することができる。
［ボルテージフォロワ回路２８］
次に、ボルテージフォロワ回路２８の具体的構成を図１２を参照して説明する。
このボルテージフォロワ回路２８は、差動増幅器１７１、ｐＭＯＳトランジスタ１７２、１７３、ｎＭＯＳトランジスタ１７４、及びキャパシタ１７５、１７６を備えて構成されている。
差動増幅器１７１は、一方の入力端子に、前述の出力電圧Ｖｒｅｆ＿ｐを入力され、他方の入力端子はその出力端子（ノードＮ３１）と接続されている。ノードＮ３１は、出力電圧Ｖｒｅｆ＿ｏｓｃの出力端子である。また、トランジスタ１７２〜１７４は、電源端子と接地端子との間において、その順に直列接続されている。
ｐＭＯＳトランジスタ１７２のゲートは、前述の差動増幅器１７１の出力端子に接続されている。また、ｐＭＯＳトランジスタ１７３のゲート（ノードＮ３２）は、そのドレインと短絡されており、これが出力電圧Ｖｒｅｆ＿ｐ＿ｏｓｃの出力端子とされている。キャパシタ１７５、１７６は、ノードＮ３１、Ｎ３２と接地端子との間に接続されている。
これにより、このボルテージフォロワ回路２８は、バンドギャップリファレンス回路２７の出力電圧Ｖｒｅｆ＿ｐ、Ｖｒｅｆ＿ｎを入力電圧として、出力電圧Ｖｒｅｆ＿ｏｓｃ、Ｖｒｅｆ＿ｐ＿ｏｓｃを出力する機能を有する。
［動作］
次に、図１３及び図１４を参照して、このＩＣドライバ２０の動作を説明する。特に、出力電圧が変形電圧Ｖａｃｔから維持電圧Ｖｈｏｌｄに切り替わる段階における動作を詳しく説明する。
ＭＥＭＳ型可変容量キャパシタ１０の主電極１４ａ、１５ａ間の距離ｄを縮める場合には、制御信号ＡＣＴ＿Ｅｎが立ち上がり、これによりポンプ回路２１Ａが動作を開始し、出力ノードＡＣＴＮＯＤＥの電圧が変形電圧Ｖａｃｔまで昇圧される（図１３のステップＳ１１）。ローカルポンプ回路２５Ａは、ｎＭＯＳトランジスタ２６Ａを導通させるためのゲート電圧Ｖｇａを出力し、これにより、変形電圧Ｖａｃｔは出力端子ＯＵＴに供給される。
なお、これと同時に、ポンプ回路２１Ｂ、発振回路２２Ｂ、リミッタ回路２３Ｂ等も動作を開始し、出力ノードＨＯＬＤＮＯＤＥの電圧を維持電圧Ｖｈｏｌｄまで充電する。ただし、ローカルポンプ回路２５Ｂはゲート電圧Ｖｇｂを出力しておらず、従ってｎＭＯＳトランジスタ２６Ｂは非導通状態とされている。
その後、バンドギャップリファレンス回路２７の抵抗１４４の抵抗値Ｒ２ａが小さい値に変更されると、出力電圧Ｖｂｇｒ１がＶｖｇｒ１´へと降圧を開始する（ステップＳ１２、図１４の時刻ｔ１１）。その後、ディスチャージ回路２４Ａが動作し、出力ノードＡＣＴＮＯＤＥの電圧の電圧Ｖａｃｔ２への低下が開始される（Ｓ１３、時刻ｔ１２）。
こうして、出力ノードＡＣＴＮＯＤＥの電圧が次の式で示される電圧Ｖａｃｔ２まで低下し（ステップＳ１４、時刻ｔ１３）、このディスチャージ回路２４Ａの動作開始から所定時間が経過した場合（ステップＳ１５）、ディスチャージ回路２４Ａから制御信号ＤＣ＿Ｅｎａ＝”Ｌ”が出力され、これにより、ローカルポンプ回路２５Ａの動作が停止（ディセーブル）されると共に、出力端子ＯＵＴＬＰａの電圧がディスチャージされる。
これと同時に、ローカルポンプ回路２５Ｂの動作が開始（イネーブル）される。これにより、ｎＭＯＳトランジスタ２６Ａが非導通状態に切り替わる一方、ｎＭＯＳトランジスタ２６Ｂがこれに代わって導通状態に切り替わる。
Figure 0005361346
なお、出力ノードＡＣＴＮＯＤＥの電圧がＶａｃｔからＶａｃｔ２に低下するときの速度は、キャパシタＣ２の容量Ｃｌｏａｄ、リミッタ回路２３Ａ内の抵抗５３に流れるバイアス電流の値によって異なる。容量Ｃｌｏａｄが大きく、リミッタ回路２３Ａのバイアス電流の値が小さい場合には、出力ノードＡＣＴＮＯＤＥの電圧の変化する速度は遅くなる。一方、容量Ｃｌｏａｄが小さく、リミッタ回路２３Ａのバイアス電流の値が大きい場合には、出力ノードＡＣＴＮＯＤＥの電圧が変化する速度は速くなる。ステップＳ１４とステップＳ１５は、場合により前後が逆になる場合もある。
このようにしてｎＭＯＳトランジスタ２６Ａが非導通状態に切り替わるが、このとき、ｎＭＯＳトランジスタ２６Ａのソース−ドレイン間には、次の式であらわされる電圧Ｖｓｗが印加される。
Figure 0005361346
しかし、この実施の形態では、ｎＭＯＳトランジスタ２６Ａの非導通状態への切り替わりの前に、出力ノードＡＣＴＮＯＤＥのディスチャージ動作が開始されるので、この電圧Ｖｓｗを小さくすることができる。これにより、ｎＭＯＳトランジスタ２６Ａのチャネルホットエレクトロンによる特性劣化（閾値電圧の変化）により信頼性が損なわれる問題を回避できる。
なお、電圧Ｖａｃｔ２の値は、バンドギャップリファレンス回路２７により任意に変更することができる。
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体集積回路を、図面を参照して説明する。この実施の形態の半導体集積回路の全体構成は、図１のと同様であり、また、ドライバＩＣ２０の構成も、図３に示すのと同様である。更に、ドライバＩＣ２０を構成する各回路の構成も、図４〜図１２に示すのと同様である。
この実施の形態では、バンドギャップリファレンス回路２７の構成が第１の実施の形態とは異なっている。ただし、異なる点は、電流Ｉ６とＩ７の大きさが次の数式で表現されるように設定されている点が第１の実施の形態とは異なるのみであるので、以下では、図１１を参照しつつ説明を行う。
Figure 0005361346
このような電流Ｉ６とＩ７の合計である電流Ｉｒｅｆは、抵抗１４６を流れる。
この電流Ｉｒｅｆは、発振回路２２Ａにおける発振周波数の安定化のため、電源電圧・温度・ばらつきに対して依存しにくい電流であることが要求される。
ここで、電流Ｉ１、Ｉ５は、次の式により表現される。
Figure 0005361346
従って、電流Ｉｒｅｆは、次の式で表現される。
Figure 0005361346
ここで、電流Ｉｒｅｆの温度依存性を零にするためには、次の条件が満たされることが必要となる。
Figure 0005361346
このような条件を満たす、又は略満たすｍの値となるよう、各回路要素のパラメータの設計を行う。ここで、抵抗が正の温度係数を持つとする。電流Ｉ５は、温度が上がるほど小さくなる。これは、抵抗１５４の抵抗値が上がるからである。これに対し、電流Ｉ１は、温度が上がるほど大きくなる。これは、抵抗１３２の抵抗値も大きくなるが、それ以上にダイオード１３３が電流を流しやすくするためである。従って、電流Ｉ１とＩ５について、各抵抗とダイオードの温度係数に合わせて設計した値ｍを用いて作成する電流Ｉｒｅｆは温度依存に強い基準電流源となる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
本発明の第１の実施の形態に係る半導体集積回路の構成を示す概略図である。 図１に示すＭＥＭＳ型可変容量キャパシタ１０の主電極１４ａ、１５ａ間の距離ｄを変化・維持させる場合において、ドライバＩＣ２０が生成し補助電極１４ｂ、１５ｂ間に供給する電圧の時間変化を示す。 図１に示すドライバＩＣの具体的構成を示すブロック図である。 ポンプ回路２１Ａ、２１Ｂの具体的構成を示す回路図である。 発振回路２２Ａの具体的構成を示す回路図である リミッタ回路２３Ａ、２３Ｂの具体的構成を説明する回路図である。 ディスチャージ回路２４Ａの具体的構成を説明する回路図である。 ローカルポンプ回路２５Ａの具体的構成を説明する回路図である。 発振回路２２Ｂの具体的構成を説明する回路図である。 ローカルポンプ回路２５Ｂの具体的構成を図１０を参照して説明する回路図である。 バンドギャップリファレンス回路２７の具体的構成を説明する回路図である。 ボルテージフォロワ回路２８の具体的構成を説明する回路図である。 本発明の第１の実施の形態の動作を示すフローチャートである。 第１の実施の形態の動作を示すグラフである。
符号の説明
１０・・・ＭＥＭＳ型可変容量キャパシタ、 ２０・・・ドライバＩＣ、 １１・・・アンカー部、 １２・・・可動部、 １３・・・固定部、 １４・・・上部電極、１５・・・下部電極、 ２１Ａ、２１Ｂ・・・ポンプ回路、 ２２Ａ、２２Ｂ・・・発振回路、 ２３Ａ、２３Ｂ・・・リミッタ回路、 ２４Ａ、２４Ｂ・・・ディスチャージ回路、 ２５Ａ、２５Ｂ・・・ローカルポンプ回路、 ２６Ａ、２６Ｂ・・・ｎＭＯＳトランジスタ。

Claims (5)

  1. 電源電圧を第１電圧まで昇圧させる第１昇圧回路と、
    電源電圧を第２電圧まで昇圧させる第２昇圧回路と、
    前記第１電圧が出力される第１ノードに一端が接続され前記第１電圧を出力端子に転送する第１トランジスタと、
    前記第２電圧が出力される第２ノードに一端が接続され前記第２電圧を前記出力端子に転送する第２トランジスタと、
    前記第１電圧を更に昇圧させた第３電圧を前記第１トランジスタの制御端子に供給して前記第１トランジスタを導通させる第３昇圧回路と、
    前記第２電圧を更に昇圧させた第４電圧を前記第２トランジスタの制御端子に供給して前記第２トランジスタを導通させる第４昇圧回路と、
    前記第１ノードの電圧を所定の電圧まで放電させる第１ディスチャージ回路と、
    前記出力端子の電圧を所定の電圧まで放電させる第２ディスチャージ回路と
    を備え、
    前記第３昇圧回路は、前記第１ノードの放電が開始された後の時点において、前記第１トランジスタの制御端子に供給する電圧を引き下げて前記第１トランジスタを非導通とし、
    前記第４昇圧回路は、前記第１トランジスタが非導通とされた後、前記第３昇圧回路からの信号に従い前記第２トランジスタの制御端子に供給する電圧を引き上げて第２トランジスタを導通状態に切り換える
    ことを特徴とする半導体集積回路。
  2. 前記第１ノードの電圧に対応する電圧と基準電位との比較の結果に基づいて、前記第１昇圧回路の動作を停止させるリミッタ信号を出力するリミッタ回路と、
    前記基準電位を発生させるための基準電位発生回路を備え、
    前記基準電位発生回路は、
    電源電圧に依存しない電流を発生させる電流発生回路と、
    前記電流を流す可変抵抗と
    を備え、
    前記可変抵抗の抵抗値を変化させることにより前記基準電圧の値を変更可能に構成された
    ことを特徴とする請求項１記載の半導体集積回路。
  3. 電源電圧を第１電圧まで昇圧させる第１昇圧回路と、
    電源電圧を第２電圧まで昇圧させる第２昇圧回路と、
    前記第１電圧が出力される第１ノードに一端が接続され前記第１電圧を出力端子に転送する第１トランジスタと、
    前記第２電圧が出力される第２ノードに一端が接続され前記第２電圧を前記出力端子に転送する第２トランジスタと、
    前記第１電圧を更に昇圧させた第３電圧を前記第１トランジスタの制御端子に供給して前記第１トランジスタを導通させる第３昇圧回路と、
    前記第２電圧を更に昇圧させた第４電圧を前記第２トランジスタの制御端子に供給して前記第２トランジスタを導通させる第４昇圧回路と、
    前記第１ノードの電圧を所定の電圧まで放電させる第１ディスチャージ回路と、
    前記出力端子の電圧を所定の電圧まで放電させる第２ディスチャージ回路と
    前記第１ノードの電圧に対応する電圧と基準電位との比較の結果に基づいて、前記第１ 昇圧回路の動作を停止させるリミッタ信号を出力するリミッタ回路と、
    前記基準電位を発生させるための基準電位発生回路と
    を備え、
    前記基準電位発生回路は、
    第３ノードと接地電位との間に第１のｐＭＯＳトランジスタ、第１の抵抗及び第１のダイオードをその順に直列接続してなる第１電流経路と、
    前記第３ノードと接地電位との間に第２のｐＭＯＳトランジスタ、第２の抵抗、第３の抵抗及びＮ個の並列接続ダイオードをその順に直列接続してなる第２電流経路と、
    前記第３ノードと接地電位との間に第３のｐＭＯＳトランジスタ及び第１の可変抵抗を直列接続してなる第３の電流経路と、
    第３ノードと電源電圧と間に接続された第４のｐＭＯＳトランジスタと、
    前記第１、第２、及び第３のｐＭＯＳトランジスタのゲートを第１入力端子に接続される一方前記第１のｐＭＯＳトランジスタと前記第１の抵抗との接続点を第２入力端子に接続されてその差動信号を前記第４のｐＭＯＳトランジスタのゲートに出力する第１の差動増幅器と
    を備え、
    前記第１の可変抵抗は、前記第１ノードの電圧が前記第１の電圧に達した後の時点において第１の値からこの第１の値よりも低い第２の値に切り換えられるように構成された
    ことを特徴とする半導体集積回路。
  4. 電源電圧を第１電圧まで昇圧させる第１昇圧回路と、
    電源電圧を第２電圧まで昇圧させる第２昇圧回路と、
    前記第１電圧が出力される第１ノードに一端が接続され前記第１電圧を出力端子に転送する第１トランジスタと、
    前記第２電圧が出力される第２ノードに一端が接続され前記第２電圧を前記出力端子に転送する第２トランジスタと、
    前記第１電圧を更に昇圧させた第３電圧を前記第１トランジスタの制御端子に供給して前記第１トランジスタを導通させる第３昇圧回路と、
    前記第２電圧を更に昇圧させた第４電圧を前記第２トランジスタの制御端子に供給して前記第２トランジスタを導通させる第４昇圧回路と、
    前記第１ノードの電圧を所定の電圧まで放電させる第１ディスチャージ回路と、
    前記出力端子の電圧を所定の電圧まで放電させる第２ディスチャージ回路と
    前記第１ノードの電圧に対応する電圧と基準電位との比較の結果に基づいて、前記第１ディスチャージ回路を動作させるためのリミッタ信号を出力するリミッタ回路と、
    前記基準電位を発生させるための基準電位発生回路を備え、
    前記基準電位発生回路は、
    第３ノードと接地電位との間に第１のｐＭＯＳトランジスタ、第１の抵抗及び第１のダイオードをその順に直列接続してなる第１電流経路と、
    前記第３ノードと接地電位との間に第２のｐＭＯＳトランジスタ、第２の抵抗、第３の抵抗及びＮ個の並列接続ダイオードをその順に直列接続してなる第２電流経路と、
    前記第３ノードと接地電位との間に第３のｐＭＯＳトランジスタ及び第１の可変抵抗を直列接続すると共に第４ノードと前記第３のｐＭＯＳトランジスタのドレインとの間に第４のｐＭＯＳトランジスタを接続してなる第３の電流経路と、
    前記第３ノードと接地電位との間に第５のｐＭＯＳトランジスタ及び第２の可変抵抗を直列接続すると共に前記第４ノードと前記第５のＰＭＯＳトランジスタのドレインとの間に第６のｐＭＯＳトランジスタを接続してなる第４の電流経路と、
    前記第３ノードと第５ノードとの間に第７のｐＭＯＳトランジスタを接続する一方前記第４ノードと前記第５ノードとの間に第８のｐＭＯＳトランジスタを接続し、且つ前記第５ノードと接地電位との間に第４の抵抗とダイオード接続された第１のｎＭＯＳトランジスタをその順に接続してなる第５の電流経路と、
    前記第４ノードと接地電位との間に第９のｐＭＯＳトランジスタ及び第５の抵抗をその順に直列接続してなる第６の電流経路と、
    第３ノードと電源電圧と間に接続された第１０のｐＭＯＳトランジスタと、
    前記第１、第２、第３、第５及び第７のｐＭＯＳトランジスタのゲートを第１入力端子に接続される一方前記第１のｐＭＯＳトランジスタと前記第１の抵抗との接続点である第６ノードを第２入力端子に接続されてその差動信号を前記第１０のｐＭＯＳトランジスタのゲートに出力する第１の差動増幅器と、
    前記第６ノードを第１入力端子に接続される一方前記第９のｐＭＯＳトランジスタ及び前記第５の抵抗の接続点である第７ノードを第２入力端子に接続されその差動信号を前記第４、第５、第８、及び第９のｐＭＯＳトランジスタのゲートに出力する第２の差動増幅器と
    を備え、
    前記第１の可変抵抗は、前記第１ノードの電圧が前記第１の電圧に達した後の時点において第１の値からこの第１の値よりも低い第２の値に切り換えられるように構成された
    ことを特徴とする半導体集積回路。
  5. 前記第７のｐＭＯＳトランジスタに流れる電流と前記第８のｐＭＯＳトランジスタに流れる電流との電流の和が、前記基準電圧の温度依存性が０となるように決定されていることを特徴とする請求項４記載の半導体集積回路。
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