JP5360119B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体装置とその製造方法、及び半導体装置の評価方法に関する。 The present invention relates to a semiconductor device, a manufacturing method thereof, and a semiconductor device evaluation method.
近年、LSI等の半導体装置は微細化の一途を辿っているが、微細化によるMOSトランジスタの高性能化は限界に近づいており、一般的に普及しているMOSトランジスタの構造を改良してその性能を高める試みがなされている。そのような試みの一つとして、MOSトランジスタのチャネル領域に適度な応力を印加することによりキャリアの移動度を増大させる方法がある。応力の印加の仕方には様々あるが、非特許文献１では、ゲート電極の両側のシリコン基板にリセスを形成し、そのリセス内にソース/ドレインとなるSiGe層をエピタキシャル成長させ、シリコンとSiGeとの格子定数の違いを利用してチャネルに歪みを導入している。非特許文献１によれば、この構造により、P型MOSトランジスタの駆動電流が１０％以上改善されるという顕著な効果があるとされている。
In recent years, semiconductor devices such as LSIs have been miniaturized, but the performance of MOS transistors due to miniaturization is approaching its limit. Attempts have been made to improve performance. As one of such attempts, there is a method of increasing carrier mobility by applying an appropriate stress to the channel region of the MOS transistor. Although there are various ways of applying stress, in
また、非特許文献１の他に、本発明に関連する技術が特許文献１〜４にも開示されている。
ところで、非特許文献１が開示する構造では、既述のようにSiGe層からチャネルに応力を印加するが、その応力の大きさがゲート幅方向で不均一であったりトランジスタ毎にばらついていたりしたのでは、このトランジスタを量産して広く普及させることはできない。
By the way, in the structure disclosed in
また、非特許文献１が開示するMOSトランジスタに限らず、シリコン基板にSiGe層用のリセスを形成しない通常のMOSトランジスタでも、新しいデバイス等を開発する際には、試験用のMOSトランジスタを作製してその特性が評価される。その特性の中でも、チャネル内のキャリア分布はトランジスタの性能に大きく影響を与えるので、キャリア分布を直接測定するのが好ましいが、現在に至るまでその測定方法は確立されていない。
Further, not only the MOS transistor disclosed in Non-Patent
本発明の目的は、チャネルに応力が印加されるMOSトランジスタの特性のばらつきを防ぐことができる半導体装置とその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device capable of preventing variation in characteristics of a MOS transistor in which stress is applied to a channel, and a manufacturing method thereof.
また、本発明の別の目的は、MOSトランジスタのチャネルにおけるキャリア分布を直接測定することができる半導体装置の評価方法を提供することにある。 Another object of the present invention is to provide a semiconductor device evaluation method capable of directly measuring a carrier distribution in a channel of a MOS transistor.
本発明の一観点によれば、半導体基板と、前記半導体基板の上に順に形成されたゲート絶縁膜及びゲート電極と、前記ゲート電極の横の前記半導体基板の穴に形成された、前記半導体基板の格子定数とは異なる格子定数を有するソース/ドレイン材料層と、を有し、前記穴の前記ゲート電極寄りの側面が前記半導体基板の二つの結晶面で構成され、該側面の断面形状が凸状であることを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a semiconductor substrate, a gate insulating film and a gate electrode formed in this order on the semiconductor substrate, formed in the holes in the side of the semiconductor substrate of the gate electrode, the semiconductor substrate A source / drain material layer having a lattice constant different from the lattice constant of the semiconductor substrate, and the side surface of the hole near the gate electrode is composed of two crystal planes of the semiconductor substrate, and the cross-sectional shape of the side surface is convex A semiconductor device is provided which is characterized by the following.
このような半導体装置によれば、ソース/ドレイン材料層が形成される穴の側面が、半導体基板の結晶面で構成されるので、結晶面ではない曲面によって穴の側面が構成される特許文献１と比較して、ゲート電極下のチャネルに応力が安定して印加され、MOSトランジスタの特性の素子間でのばらつきが抑制される。
According to such a semiconductor device, since the side surface of the hole in which the source / drain material layer is formed is configured by the crystal plane of the semiconductor substrate,
また、半導体基板の二つの結晶面で穴の側面を構成し、その側面の断面形状を凸状にすることにより、このような断面形状の穴に形成されたソース/ドレイン材料層は、その上面と下面からチャネルに向かってで強い応力を生成する一方、凸の頂点付近では応力が弱くなり、MOSトランジスタの性能向上に好ましい応力が得られる。 In addition, by forming the side surface of the hole with the two crystal planes of the semiconductor substrate and making the cross-sectional shape of the side surface convex, the source / drain material layer formed in such a cross-sectional shape hole On the other hand, a strong stress is generated from the lower surface toward the channel, while the stress becomes weak in the vicinity of the convex apex, and a favorable stress for improving the performance of the MOS transistor can be obtained.
本発明の別の観点によれば、半導体基板の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記サイドウォールを形成した後に、有機アルカリ溶液又はTMAHをエッチング液として用いて、前記ゲート電極の横の前記半導体基板に穴を形成する工程と、前記穴に、前記半導体基板の格子定数とは異なる格子定数を有するソース/ドレイン材料層を形成する工程とを有し、前記穴を形成する工程の前に、前記半導体基板に第１導電型不純物拡散領域を形成する工程と、前記半導体基板に、第２導電型不純物拡散領域を前記第１導電型不純物拡散領域よりも深く形成する工程とを有し、前記穴を形成する工程において、前記穴を前記第１導電型不純物拡散領域よりも深く形成することを特徴とする半導体装置の製造方法が提供される。 According to another aspect of the present invention, a step of forming a gate insulating film on a semiconductor substrate, a step of forming a gate electrode on the gate insulating film, and a sidewall on the side surface of the gate electrode A step of forming a hole in the semiconductor substrate next to the gate electrode using an organic alkaline solution or TMAH as an etching solution after forming the sidewall, and a lattice constant of the semiconductor substrate in the hole. Forming a source / drain material layer having a lattice constant different from the step of forming a first conductivity type impurity diffusion region in the semiconductor substrate before the step of forming the hole, and the semiconductor Forming a second conductivity type impurity diffusion region deeper than the first conductivity type impurity diffusion region in the substrate, and forming the hole in the step of forming the hole. The method of manufacturing a semiconductor device, characterized by deeper than the object diffusion region is provided.
この半導体装置の製造方法によれば、有機アルカリ溶液又はTMAH溶液によって半導体基板に穴を形成するようにしたので、半導体基板の結晶面がエッチング面に現れ、穴の側面がその結晶面によって構成される。そのため、特許文献１のように穴の側面が曲面で構成される場合と比較して穴の形状の再現性が良好となり、半導体基板の上にMOSトランジスタを集積形成する場合でも、穴に形成されたソース/ドレイン材料層からチャネルに向かって応力が素子間でばらつくことなく印加される。
According to this method for manufacturing a semiconductor device, since the hole is formed in the semiconductor substrate with the organic alkali solution or the TMAH solution, the crystal plane of the semiconductor substrate appears on the etched surface, and the side surface of the hole is constituted by the crystal plane. The Therefore, compared to the case where the side surface of the hole is configured with a curved surface as in
また、穴を形成する際、ゲート電極もエッチングしてその厚さを薄くしてもよい。その場合は、薄くなったゲート電極の上に高融点金属層を形成し、その高融点金属層を加熱してゲート電極と反応させることにより、ゲート電極の全体がシリサイド化される。このようなゲート電極はメタルゲートと呼ばれ、上記によれば、メタルゲートの形成プロセスと穴の形成プロセスとが両立されることになる。 Further, when forming the hole, the gate electrode may also be etched to reduce its thickness. In that case, a refractory metal layer is formed on the thinned gate electrode, and the refractory metal layer is heated to react with the gate electrode, whereby the entire gate electrode is silicided. Such a gate electrode is called a metal gate. According to the above, the metal gate formation process and the hole formation process are compatible.
なお、このようにゲート電極をエッチングする必要が無い場合は、TMAH溶液や有機アルカリ溶液によるエッチングを遅らせる効果のあるp型不純物をゲート電極に予め導入しておけばよい。 When there is no need to etch the gate electrode in this way, a p-type impurity having an effect of delaying the etching with the TMAH solution or the organic alkaline solution may be introduced into the gate electrode in advance.
更に、第１導電型不純物拡散領域と、これよりも深い第２導電型不純物拡散領域とをシリコン基板に形成し、上記の穴を第１導電型不純物拡散領域よりも深く形成してもよい。このようにすると、第１、第２導電型不純物拡散領域における不純物濃度の違いや、導電型の違いによって、穴を形成するときのエッチング速度が各不純物拡散領域毎に異なるようになるので、穴の側面に複数の結晶面が現れるようになる。 Further, the first conductivity type impurity diffusion region and the second conductivity type impurity diffusion region deeper than the first conductivity type impurity diffusion region may be formed in the silicon substrate, and the hole may be formed deeper than the first conductivity type impurity diffusion region. In this case, the etching rate when forming a hole differs for each impurity diffusion region due to a difference in impurity concentration in the first and second conductivity type impurity diffusion regions and a difference in conductivity type. A plurality of crystal planes appear on the side surface of.
例えば、第１導電型不純物拡散領域をp型にし、第２導電型不純物拡散領域をn型にすると、穴の側面が二枚の結晶面で構成され、その側面の断面形状がこれら二枚の結晶面を境にして折れ曲がった凹状となる。 For example, if the first conductivity type impurity diffusion region is p-type and the second conductivity type impurity diffusion region is n-type, the side surface of the hole is composed of two crystal planes, and the cross-sectional shape of the side surface is It becomes a concave shape bent at the crystal plane.
一方、第１導電型不純物拡散領域をp型にし、これよりも高濃度のp型不純物を第２導電型不純物拡散領域に導入すると、穴の側面が二枚の結晶面で構成され、その側面の断面形状がこれら二枚の結晶面を境にして折れ曲がった凸状となる。 On the other hand, when the first conductivity type impurity diffusion region is made p-type and a p-type impurity having a higher concentration is introduced into the second conductivity type impurity diffusion region, the side surface of the hole is constituted by two crystal surfaces, The cross-sectional shape becomes a convex shape bent with these two crystal planes as a boundary.
更に、上記の半導体基板としてSOI基板を使用してもよい。SOI基板を使用すると、TMAH溶液や有機アルカリ溶液によるエッチングで穴を形成するときに、SOI基板を構成する埋め込み絶縁膜の近傍でエッチング速度が低下し、基板の深さによってエッチング速度が異なるようになる。これにより、エッチング時に穴の側面に複数の結晶面が現れ、これらの結晶面によって穴の側面が構成される。 Furthermore, an SOI substrate may be used as the semiconductor substrate. When using an SOI substrate, when forming holes by etching with a TMAH solution or an organic alkaline solution, the etching rate decreases near the buried insulating film that constitutes the SOI substrate, and the etching rate varies depending on the depth of the substrate. Become. Thereby, a plurality of crystal planes appear on the side surface of the hole during etching, and the side surface of the hole is constituted by these crystal planes.
また、上記の半導体基板としてシリコン基板を使用する場合は、シリコン基板の表面の面方位を（１１０）にし、ゲート幅方向を［１１１］方向にすることにより、シリコン基板の表面と垂直な（１１１）面で穴の側面が構成される。 When a silicon substrate is used as the semiconductor substrate, the surface orientation of the surface of the silicon substrate is set to (110), and the gate width direction is set to the [111] direction, so that (111 ) Surface constitutes the side of the hole.
一方、シリコン基板の面方位を上記と同じ（１１０）にし、ゲート幅方向を［１００］とすることにより、シリコン基板の表面から見た（１１１）面の傾斜が緩やかとなり、その緩やかな（１１１）面によって穴の側面が構成されるようになる。 On the other hand, by setting the plane orientation of the silicon substrate to the same (110) as above and setting the gate width direction to [100], the inclination of the (111) plane viewed from the surface of the silicon substrate becomes gentle, and the gentle (111) ) The side of the hole is configured by the surface.
更に、本発明の他の観点によれば、半導体基板の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記サイドウォールを形成した後に、有機アルカリ溶液又はTMAHをエッチング液として用いて、前記ゲート電極の横の前記半導体基板に穴を形成する工程と、前記穴に、前記半導体基板の格子定数とは異なる格子定数を有するソース/ドレイン材料層を形成する工程と、を有し、前記穴の前記ゲート電極寄りの側面が前記半導体基板の二つの結晶面で構成され、該側面の断面形状が凸状であることを特徴とする半導体装置の製造方法が提供される。 Further, according to another aspect of the present invention, a step of forming a gate insulating film on a semiconductor substrate, a step of forming a gate electrode on the gate insulating film, and a side wall on the side surface of the gate electrode. Forming a hole in the semiconductor substrate next to the gate electrode using an organic alkaline solution or TMAH as an etchant after forming the sidewall, and forming the hole in the semiconductor substrate. Forming a source / drain material layer having a lattice constant different from the lattice constant, and the side surface of the hole near the gate electrode is composed of two crystal planes of the semiconductor substrate, and a cross section of the side surface A method for manufacturing a semiconductor device, characterized in that the shape is convex .
本発明に係る半導体装置よれば、ソース/ドレイン材料層が形成される穴の側面を半導体基板の結晶面で構成するようにしたので、ソース/ドレイン材料層からチャネルに向かって印加される応力の素子間のばらつきを防止でき、半導体装置の信頼性を高めることができる。 According to the semiconductor device of the present invention, since the side surface of the hole in which the source / drain material layer is formed is configured by the crystal plane of the semiconductor substrate, the stress applied from the source / drain material layer toward the channel is reduced. Variations between elements can be prevented, and the reliability of the semiconductor device can be improved.
また、本発明に係る半導体装置の製造方法によれば、有機アルカリ溶液又はTMAH溶液をエッチング液とするウエットエッチングにより、ゲート電極の横のシリコン基板に穴を形成するので、エッチング面に半導体基板の結晶面が表出し、その結晶面によって穴の側面が構成される。これにより、再現性が良好となり、半導体基板の上にMOSトランジスタを集積形成する場合でも、穴に形成されたソース/ドレイン材料層からチャネルに向かって応力が素子間でばらつくことなく印加される。 Further, according to the method for manufacturing a semiconductor device according to the present invention, a hole is formed in the silicon substrate next to the gate electrode by wet etching using an organic alkaline solution or a TMAH solution as an etching solution. The crystal face appears and the side face of the hole is constituted by the crystal face. Thereby, reproducibility is improved, and even when MOS transistors are integrated and formed on a semiconductor substrate, stress is applied from the source / drain material layer formed in the hole toward the channel without variation between elements.
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。 The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings.
（１）第１実施形態
SiGe層を成長させるためのシリコン基板のリセスは、一般的に使用されるKOHや沸硝酸をエッチング液とするウエットエッチングでも形成することができる。しかし、これらのエッチング液を使用したのでは、特許文献１の図１に示されるように、上記のリセスの側面が緩やかな曲面となるため、リセスの形状を制御するのが困難でとなる。そのため、リセスの側面の形状が素子毎にばらついて、MOSトランジスタの特性が素子毎に変動する恐れがある。
(1) First embodiment
The recess of the silicon substrate for growing the SiGe layer can also be formed by wet etching using KOH or boiling nitric acid as an etching solution. However, if these etching solutions are used, as shown in FIG. 1 of
また、上記のウエットエッチングに代えてドライエッチングを使用したのでは、プラズマによってリセスの表面がダメージを受けるので、リセス上にエピタキシャル成長されるSiGe層に格子欠陥が入る恐れがある。 If dry etching is used instead of the above wet etching, the surface of the recess is damaged by the plasma, and there is a risk that lattice defects may enter the SiGe layer epitaxially grown on the recess.
これらの点に鑑み、本願発明者は、KOHや沸硝酸に代わるエッチング液を模索して、TMAH(テトラメチルアンモニウムハイドライド)溶液が上記のリセスを形成するのに好適なエッチング液となり得ることを見出した。更に、アルカリ溶液、アルコール、及び水を混合してなる有機アルカリ溶液も上記のエッチング液として好適であることが見出された。 In view of these points, the present inventors have sought an etching solution that can replace KOH and boiling nitric acid, and found that a TMAH (tetramethylammonium hydride) solution can be a suitable etching solution for forming the recess. It was. Furthermore, it has been found that an organic alkali solution obtained by mixing an alkali solution, an alcohol, and water is also suitable as the etching solution.
そこで、以下に、このTMAHと有機アルカリ溶液のエッチング特性を調査するために本願発明者が行った実験について説明する。 Therefore, an experiment conducted by the present inventor in order to investigate the etching characteristics of the TMAH and the organic alkali solution will be described below.
（ａ）エッチング選択性
図１は、シリコンと二酸化シリコンに対するTMAH溶液のエッチング選択性を調査するために使用されたサンプルの断面図である。これらのサンプルのうち、サンプルS１は次のようにして作製された。
(A) Etch selectivity FIG. 1 is a cross-sectional view of a sample used to investigate the etch selectivity of a TMAH solution to silicon and silicon dioxide. Of these samples, sample S1 was produced as follows.
まず、シラン（SIH4）を用いるプラズマCVD(Chemical Vapor Deposition)法により、シリコン基板１の上に二酸化シリコン層２を形成した後、シランを反応ガスとするLPCVD(Low Pressure CVD：減圧CVD)によりポリシリコン層３を厚さ100nmに形成した。その後、ポリシリコン層３の表面を硝酸に曝して酸化することにより厚さ1.0nm程度の酸化膜４を形成した。
First, a
一方、サンプルS２は、サンプルS１と同様にしてポリシリコン層３を形成した後、その表面を弗酸に曝して水素終端したものであり、サンプルS１の酸化膜４は形成しなかった。
On the other hand, sample S2 was formed by forming
その後、純水にTMAHを溶解してなる５〜３０％の体積濃度のTMAH溶液を作製し、このTMAH溶液で上記のサンプルS１、S２をウエットエッチングした。そして、このエッチングを所定時間行った後、サンプルS１の自然酸化膜４と、サンプルS２のポリシリコン層３のそれぞれの膜厚を膜厚計によって測定し、その測定結果をこれらの膜の初期膜厚と比較することにより、エッチング量を見積もった。その結果は図２のようになった。
Thereafter, a TMAH solution having a volume concentration of 5 to 30% obtained by dissolving TMAH in pure water was prepared, and the above samples S1 and S2 were wet-etched with this TMAH solution. And after performing this etching for a predetermined time, each film thickness of the natural oxide film 4 of sample S1 and the
図２の横軸はTMAH溶液によるエッチング時間を示し、縦軸はエッチング後のポリシリコン層３の厚さを示す。
The horizontal axis of FIG. 2 shows the etching time with the TMAH solution, and the vertical axis shows the thickness of the
図２から明らかなように、自然酸化膜４を形成したサンプルS１ではエッチングが全く進行しないのに対し、ポリシリコン層３が露出しているサンプルS２ではエッチング時間の進行と共にポリシリコン層３がエッチングされる。
As is apparent from FIG. 2, the etching does not proceed at all in the sample S1 in which the natural oxide film 4 is formed, whereas the etching of the
以上の結果より、TMAH溶液の二酸化シリコンに対するエッチングレートは０nm/minと見做してよく、一方、シリコンのエッチングレートは有限値となることが明らかとなった。更に、本願発明者が行った別の実験結果によれば、TMAH溶液によるシリコンのエッチレートはTMAH溶液の温度に依存することも明らかとなった。 From the above results, it was found that the etching rate of the TMAH solution with respect to silicon dioxide may be assumed to be 0 nm / min, while the etching rate of silicon becomes a finite value. Furthermore, according to another experimental result conducted by the inventor of the present application, it became clear that the etching rate of silicon by the TMAH solution depends on the temperature of the TMAH solution.
図３は、TMAH溶液に代えて有機アルカリ溶液を使用し、上記と同じ実験を行って得られたグラフである。その有機アルカリ溶液は、純水中に水酸化アンモニウムを投入して２０wt%以上の濃度の水酸化アンモニウム溶液を作製した後、この水酸化アンモニウム溶液にIPA(イソプロピルアルコール)を２wt%以上の濃度で溶解して作製された。 FIG. 3 is a graph obtained by conducting the same experiment as described above using an organic alkali solution instead of the TMAH solution. The organic alkali solution was prepared by adding ammonium hydroxide into pure water to prepare an ammonium hydroxide solution having a concentration of 20 wt% or more, and then adding IPA (isopropyl alcohol) to the ammonium hydroxide solution at a concentration of 2 wt% or more. Made by melting.
図３に示されるように、有機アルカリ溶液も、シリコンを選択的にエッチングし、二酸化シリコンをエッチングしないことが明らかとなった。 As shown in FIG. 3, it became clear that the organic alkaline solution also selectively etched silicon and not silicon dioxide.
なお、有機アルカリ溶液は上記に限定されず、水酸化アンモニウム溶液とは別のアルカリ溶液と、IPA等の重アルコールとの混合溶液を有機アルカリ溶液として使用してよい。 The organic alkali solution is not limited to the above, and a mixed solution of an alkali solution different from the ammonium hydroxide solution and a heavy alcohol such as IPA may be used as the organic alkali solution.
（ｂ）TMAH溶液のエッチングレートの不純物濃度依存性
上記した図２、図３の実験では、ポリシリコン層３に対して不純物を導入しなかったが、ポリシリコン層３のエッチングレートが不純物濃度に依存すると推測される。この点を確かめるため、本願発明者は次のような実験を行った。
(B) Impurity concentration dependency of etching rate of TMAH solution In the above-described experiments of FIGS. 2 and 3, no impurity was introduced into the
この実験では、先のサンプルS２と同じ構造のサンプルを３個用意した。そして、これらのサンプルのうちの二つのポリシリコン層３に、それぞれn型不純物として砒素、p型不純物としてホウ素をイオン注入した。そのイオン注入におけるドープ量は１．０×１０17cm-3〜２．０×１０21cm-3とした。また、残りの一つのサンプルにおけるポリシリコン層３には不純物を導入せずにノンドープとした。
In this experiment, three samples having the same structure as the sample S2 were prepared. Then, arsenic as an n-type impurity and boron as a p-type impurity were ion-implanted into two
その後、これらのサンプルのポリシリコン層３を所定時間だけTMAH溶液に曝し、ポリシリコン層３のエッチング量を調査した。その結果を図４に示す。
Thereafter, the
図４に示されるように、ノンドープの場合と比較して、n型不純物（砒素）が導入された場合にはポリシリコン層３のエッチングレートが速くなることが明らかとなった。一方、p型不純物（ホウ素）が導入された場合には、ノンドープの場合よりもポリシリコン層３のエッチングレートが遅くなることが明らかとなった。更に、本願発明者が行った別の実験によれば、図４のホウ素のドープ量を更に１０倍にすると、ポリシリコン層３のエッチングがほぼ進行しなくなることも明らかとなった。
As shown in FIG. 4, it is clear that the etching rate of the
（２）第２実施形態
次に、第１実施形態で明らかとなったTMAH溶液と有機アルカリ溶液のエッチング特性を利用してシリコン基板にリセスを形成し、そのリセス内のSiGe層をソース/ドレインとするMOSトランジスタを作製する方法について説明する。
(2) Second Embodiment Next, a recess is formed in the silicon substrate by utilizing the etching characteristics of the TMAH solution and the organic alkali solution that have been clarified in the first embodiment, and the SiGe layer in the recess is formed as a source / drain. A method for manufacturing a MOS transistor will be described.
図５〜図６は、本実施形態に係る半導体装置の製造途中の断面図である。 5 to 6 are cross-sectional views of the semiconductor device according to this embodiment in the middle of manufacture.
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、表面の面方位が（００１）のp型シリコン（半導体）基板１０にSTI(Shallow Trench Isolation)用の素子分離溝１０ｇを形成した後、この素子分離溝１０ｇ内に素子分離絶縁膜１１として二酸化シリコン層を埋め込む。その後、シリコン基板１０にn型不純物として例えばリンを用いた場合は加速エネルギ約３００KeV以上、ドーズ量１×１０13cm-2以上の条件でイオン注入することにより、素子分離絶縁膜１１で画定されるp型MOSトランジスタ形成領域にnウエル１２を形成する。
First, an
なお、p型MOSトランジスタの他にn型MOSトランジスタを作製してCMOS構造とする場合には、更にn型MOSトランジスタ形成領域におけるシリコン基板１０に、加速エネルギ１００KeV以上、ドーズ量１×１０13cm-2以上の条件でp型不純物として例えばボロンをイオン注入して、pウエル（不図示）を形成する。この場合、p型とn型の不純物の打ち分けは、シリコン基板１０上の不図示のレジストパターンを用いて行われ、このレジストパターンはイオン注入の後にウエット処理で除去される。
When an n-type MOS transistor is fabricated in addition to the p-type MOS transistor to obtain a CMOS structure, an acceleration energy of 100 KeV or more and a dose of 1 × 10 13 cm are further applied to the
次いで、シリコン基板１０の表面を熱酸化し、二酸化シリコンよりなるゲート絶縁膜１３を厚さ約0.5〜5.0nmに形成する。ここで、ゲート絶縁膜１３として、二酸化シリコンに微量の窒素を添加したゲート絶縁膜を用いてもよい。更に、シランを用いるLPCVDにより、ゲート絶縁膜１３の上にポリシリコン層１４を厚さ約10〜300nmに形成した後、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度の濃度のp型不純物をポリシリコン層１４にイオン注入する。本実施形態では、そのようなp型不純物としてボロンを採用し、ゲート電極全体で十分に高濃度になるように加速エネルギ約0.5〜20KeV、ドーズ量約1×1014〜1×1017cm-2の最適化された条件で上記のポリシリコン層１４にイオン注入する。
Next, the surface of the
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、フォトリソグラフィによりポリシリコン層１４をパターニングしてゲート電極１４ｃとする。実施例ではゲート加工後に薄いスペーサを形成せずにエクステンションおよびポケット形成を行うプロセスで述べるが、エクステンションとゲートの最適なオーバーラップを形成するため5〜20nmの薄いスペーサを形成した後エクステンションおよびポケット注入を行う方法も可能である。また、nMOSあるいはpMOSのどちらか一方にのみスペーサを形成させる方法も可能である。スペーサの膜構成、形状には頓着せず、スペーサとしての機能を持つものであれば可能である。
First, the
続いて、ゲート電極１４ｃをマスクにしてシリコン基板１０にp型不純物として例えばボロンを加速エネルギ約0.2〜1.0KeV、ドーズ量約1×1014〜2×1015cm-2、ティルト角0〜15度の条件でイオン注入することにより、ゲート電極１４ｃの第１、第２側面１４ａ、１４ｂの横のシリコン基板１０に第１、第２ソース/ドレインエクステンション１６ａ、１６ｂを浅く形成する。同じ箇所に、ショートチャネル効果を抑制するためのポケット注入を例えば、アンチモンを加速エネルギ30-80 keV、ドーズ量1×1013〜2×1014cm-2、ティルト角0-35度の条件で行う。ソース/ドレインエクステンション注入イオン種にBF2を用いる場合、エネルギを1〜2.5keV、ドーズを倍に設定することで最適条件になる。上記の最適条件はスペーサの有無、厚さによって変わり、スペーサがある場合、ポケットはエネルギ深め、エクステンションはドーズ多めに誘導し、最適な条件とする必要がある。また、砒素、リン、アンチモン等を用いたポケット注入も可能であり、それをエクステンション注入前後に行ってもよい。
Subsequently, using the
その後、シランを用いるプラズマCVD法により、基板温度を約600℃以下とする条件下で、第１サイドウォール用絶縁層１５として二酸化シリコン層を全面に形成し、この第１サイドウォール用絶縁層１５でゲート電極１４ｃの第１、第２側面１４ａ、１４ｂを覆う。なお、二酸化シリコン層に代えて、窒化シリコン層を第１サイドウォール用絶縁層１５として形成してもよい。
Thereafter, a silicon dioxide layer is formed as a first
次に、図５（ｃ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、プラズマエッチングにより、第１サイドウォール用絶縁層１５をエッチバックして、第１、第２側面１４ａ、１４ｂに第１サイドウォール１５ａ、１５ｂとして残す。また、このエッチングでは、第１サイドウォール１５ａ、１５ｂで覆われていない部分のゲート絶縁膜１３もエッチングされ、ゲート絶縁膜１３がゲート電極１４ｃの下にのみ残る。
First, the first
更に、ゲート電極１４ｃと第１サイドウォール１５ａ、１５ｂとをマスクにしてシリコン基板１０にp型不純物（第１導電型不純物）として例えばボロンをイオン注入する。これにより、ソース/ドレインエクステンション１６ａ、１６ｂよりも深くて濃いソース/ドレイン領域１７ａ、１７ｂがゲート電極１４ｃの横のシリコン基板１０に形成される。
Further, for example, boron is ion-implanted as a p-type impurity (first conductivity type impurity) into the
その後に、例えば基板温度約950〜1050℃の条件で活性化アニールを行い、ソース/ドレイン領域１７ａ、１７ｂ内の不純物を活性化させる。必要に応じて、この熱処理を省略してもよい。
After that, for example, activation annealing is performed under the condition of a substrate temperature of about 950 to 1050 ° C. to activate the impurities in the source /
次に、図５（ｄ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始する。このとき、図２に示した実験結果のように、TMAH溶液はシリコンのみを選択的にエッチングし、二酸化シリコンはエッチングされない。従って、このエッチングでは、第１サイドウォール１５ａ、１５ｂと素子分離絶縁膜１１がエッチングマスクとして機能し、これらで覆われていない部分のシリコン基板１０が選択的にエッチングされることになる。
First, etching of the
また、図４に示した実験結果のように、p型不純物がドープされたシリコンはTMAH溶液に対するエッチング速度が遅くなるので、図５（ａ）の工程においてp型不純物としてボロンが高濃度にイオン注入されたゲート電極１４ｃは、このTMAH溶液によって殆どエッチングされない。
Also, as shown in the experimental results shown in FIG. 4, silicon doped with p-type impurities has a slow etching rate with respect to the TMAH solution, so that boron is ionized at a high concentration as p-type impurities in the process of FIG. The implanted
しかも、TMAH溶液によるエッチングでは、非特許文献１のような曲面ではなく、シリコン基板１０の（１１１）面が綺麗に表出するので、この（１１１）面を第１、第２側面１０ｃ、１０ｄとする第１、第２リセス（穴）１０ａ、１０ｂが形成されることになる。
In addition, in the etching with the TMAH solution, the (111) surface of the
その第１、第２リセス１０ａ、１０ｂの深さは、エッチング時間によって制御され、本実施形態では約20〜70nm程度の最適な値とする。
The depths of the first and
また、上記のエッチングは横方向にも進行するので、各リセス１０ａ、１０ｂのゲート電極１４ｃ寄りの上端部１０ｅ、１０ｆが第１サイドウォール１５ａ、１５ｂの下に距離ｄだけ入り込むことになる。記述のように、TMAH溶液に対するシリコン基板１０エッチングレートは、シリコン中の不純物濃度に依存するので、上記の距離ｄは、ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂの不純物濃度を調整することで制御可能となる。
Further, since the etching proceeds in the lateral direction, the
また、図２の実験結果で示されるように、二酸化シリコンはTMAH溶液に対して殆どエッチングされない。そのため、TMAH溶液によるエッチングでリセス１０ａ、１０ｂを形成しているとき、二酸化シリコンよりなるサイドウォール１５ａ、１５ｂの近くでのシリコン基板１０のエッチングレートが落ちるので、エッチングによって上端部１０ｅがサイドウォール１５ａ、１５ｂの下方に入り込む速度が他の部分に比べて鈍り、上記の入り込み量ｄを制御し易くなる。更に、その入り込み量ｄは、第１サイドウォール用絶縁層１５を形成するときの基板温度によっても決定されるので、その基板温度によっても入り込み量ｄを制御することができる。これについては、後述の各実施形態においても同様である。
Further, as shown in the experimental results of FIG. 2, silicon dioxide is hardly etched with respect to the TMAH solution. Therefore, when the
なお、TMAH溶液に代えて有機アルカリ溶液を用いても、第１、第２側面１０ｃ、１０ｄに綺麗な（１１１）面を出せると共に、各リセス１０ａ、１０ｂの入り込み量ｄを制御することができる。
Even if an organic alkaline solution is used instead of the TMAH solution, a clean (111) surface can be formed on the first and second side surfaces 10c and 10d, and the amount d of the
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、エピタキシャル成長用のチャンバ（不図示）内にシリコン基板１０を入れ、基板温度を安定させる。その後、シラン系ガス等を上記のチャンバ内に供給することにより、Ge濃度が3〜30%のSiGe層を各リセス１０ａ、１０ｂ内に選択的にエピタキシャル成長させる。そのSiGe層は、シリコン上にのみ選択的に成長し、二酸化シリコンよりなる素子分離絶縁膜１１や第１サイドウォール１５ａ、１５ｂの上には成長しない。
First, the
その後、各リセス１０ａ、１０ｂの底面から測った上記のSiGe層の厚さが約20〜120nm程度の最適値となったところでエピタキシャル成長を停止し、得られたSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
Thereafter, when the thickness of the SiGe layer measured from the bottom surface of each
ソース/ドレイン材料層１８ａ、１８ｂの厚さは上記に限定されないが、本実施形態のようにシリコン基板１０の表面よりも高くソース/ドレイン材料層１８ａ、１８ｂの上面を形成することにより、その上面とnウエル１２の底面との距離が長くなる。これにより、nウエル１２の底面におけるp-n接合と、ソース/ドレイン材料層１８ａ、１８ｂ上に後で形成される導電性プラグとの距離が長くなり、上記のp-n接合におけるジャンクションリークを抑制することができ、トランジスタの信頼性を高めることができる。
Although the thicknesses of the source /
また、上記では、ソース/ドレイン領域１７ａ、１７ｂを形成した後にソース/ドレイン材料層１８ａ、１８ｂを形成したが、これらの形成順序は特に限定されず、ソース/ドレイン材料層１８ａ、１８ｂを形成した後にソース/ドレイン領域１７ａ、１７ｂを形成してもよい。
In the above description, the source /
次に本実施形態では、ソース/ドレイン材料層１８ａ、１８ｂにp型不純物としてボロンを加速エネルギ約0.5-20 KeV、ドーズ量約1×1014〜1×1016cm-2の最適化された条件でイオン注入する。その後に、例えば基板温度約950〜1050℃の条件で活性化アニールを行い、ソース/ドレイン領域１８ａ、１８ｂ内の不純物を活性化させる。ソース/ドレイン領域１８ａ、１８ｂを形成する際にIn situドープを行った場合は、不純物注入及び熱処理を省略してもよい。
Next, in the present embodiment, boron as a p-type impurity is optimized in the source /
続いて、図６（ｂ）に示すように、スパッタ法により高融点金属層として例えばニッケル層を形成した後熱処理でニッケルとシリコンとを反応させることにより、ソース/ドレイン材料層１８ａ、１８ｂの上に第１、第２ニッケルシリサイド層１９ａ、１９ｂを形成する。そのニッケルシリサイド層はゲート電極１４ｃの表層にも形成され、それによりゲート電極１４ｃはポリサイド構造となる。その後に、未反応のニッケル層をウエットエッチングして除去する。
Subsequently, as shown in FIG. 6B, for example, a nickel layer is formed as a refractory metal layer by a sputtering method, and then nickel and silicon are reacted by heat treatment to thereby form the top of the source /
なお、ニッケル層に代えて、コバルト層を高融点金属層として形成してもよい。 Note that a cobalt layer may be formed as a refractory metal layer instead of the nickel layer.
次に、図６（ｃ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、プラズマCVD法により全面にカバー絶縁層２０として窒化シリコン層を形成した後、埋め込み性の良いHDPCVD(High Density Plasma CVD)法により二酸化シリコン層を厚に形成し、それを層間絶縁層２１とする。その後に、ゲート電極１０ｃ等の凹凸を反映して層間絶縁層２１の上面に形成された凹凸を平坦化するために、CMP(Chemical Mechanical Polishing)法によって層間絶縁層２１の上面を研磨して平坦化する。
First, a silicon nitride layer is formed as a
次いで、フォトリソグラフィ法により層間絶縁層２１とカバー絶縁層２０とをパターニングして、ニッケルシリサイド層１９ａ、１９ｂに至る深さの第１、第２ホール２１ａ、２１ｂを形成する。そして、その第１、第２ホール２１ａ、２１ｂ内と層間絶縁層２１の上面に、スパッタ法によりグルー層としてTiN層を形成し、更にその上にCVD法によりタングステン層を形成して、そのタングステン層により各ホール２１ａ、２１ｂを完全に埋め込む。その後、層間絶縁層２１上に形成された余分なタングステン層とグルー層とをCMP法により研磨して除去し、これらの膜を各ホール２１ａ、２１ｂ内に第１、第２導電性プラグ２２ａ、２２ｂとして残す。
Next, the
この後は、各導電性プラグ２２ａ、２２ｂと電気的に接続される金属配線を層間絶縁層２１上に形成する工程に移るが、その詳細は説明する。
Thereafter, the process proceeds to a step of forming metal wirings electrically connected to the respective
以上により、ソース/ドレイン材料層１８ａ、１８ｂがリセス１０ａ、１０ｂ内に埋め込まれて成るp型MOSトランジスタTRの基本構造が完成したことになる。
As described above, the basic structure of the p-type MOS transistor TR in which the source /
そのMOSトランジスタTRでは、ソース/ドレイン材料層１８ａ、１８ｂとシリコン基板１０との格子定数のミスマッチによって、シリコン基板１０内のシリコン原子が大きなSiGe格子間隔に整合するように強制的に引き伸ばされ、同図の矢印の方向の応力がゲート電極１４ｃ下のチャネルに印加される。その結果、応力が印加されない場合よりもチャネルにおけるキャリアの移動度が向上し、MOSトランジスタの駆動能力を高めることができる。
In the MOS transistor TR, the silicon atoms in the
上記した実施形態によれば、図５（ｄ）の工程において、第１、第２リセス１０ａ、１０ｂを形成するエッチング液としてTMAH溶液や有機アルカリ溶液を使用したので、それぞれのリセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄに一枚の（１１１）面が自動的に現れ、各リセス１０ａ、１０ｂの形状を制御するのが容易となる。従って、上記のMOSトランジスタをシリコン基板１０に集積形成しても、第１、第２側面１０ｃ、１０ｄが曲面となる非特許文献１と比較して、それぞれのMOSトランジスタ毎にリセス１０ａ、１０ｂの形状がばらつき難くなる。これにより、MOSトランジスタの特性の素子間でのばらつきを抑制することができ、LSI等の半導体装置の信頼性を向上させることができる。
According to the above-described embodiment, since the TMAH solution or the organic alkaline solution is used as the etching solution for forming the first and
図７は、本実施形態に則してリセス１０ａ、１０ｂを形成し、そのリセス１０ａ、１０ｂのSEM(Scanning Electron Microscope)像を基にして描いた図である。これに示されるように、第１、第２リセス１０ａ、１０ｂの側面を構成する第１、第２側面１０ｃ、１０ｄに（１１１）面が現れている。
FIG. 7 is a diagram in which recesses 10a and 10b are formed in accordance with the present embodiment, and drawn based on SEM (Scanning Electron Microscope) images of the
各リセス１０ａ、１０ｂが第１サイドウォール１５ａ、１５ｂ下へ入り込む距離ｄは特に限定されない。
The distance d that each
図８は、第サイドウォール用絶縁層１５を形成するときの基板温度を調整することにより、上記の距離ｄを大きくした場合のSEM像を基にして描いた図である。
FIG. 8 is a diagram drawn on the basis of the SEM image when the distance d is increased by adjusting the substrate temperature when forming the first
このように入り込み量ｄを大きくとると、リセス１０ａ、１０ｂの上端１０ｃ、１０ｄとゲート電極１０ｃ下のチャネルとの距離が近くなるので、上端１０ｅ、１０ｆからチャネルに応力を効率的に印加することができるようになる。このような利点は、後述の各実施形態でも得ることができる。
When the penetration amount d is increased in this way, the distance between the upper ends 10c and 10d of the
なお、本実施形態は上記に限定されない。例えば、SiGe層に代えて、Pt（プラチナ）等の貴金属よりなる金属層でソース/ドレイン材料層１８ａ、１８ｂを構成してもよい。その場合、作成されるトランジスタTRはショットキートランジスタとなる。これについては後述の各実施形態においても同様である。
Note that the present embodiment is not limited to the above. For example, instead of the SiGe layer, the source /
（３）第３実施形態
次に、本発明の第３実施形態に係る半導体装置の製造方法について説明する。
(3) Third Embodiment Next, a method for manufacturing a semiconductor device according to a third embodiment of the present invention will be described.
図９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図９において、第２実施形態で既に説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。 FIG. 9 is a cross-sectional view of the semiconductor device according to the present embodiment during manufacture. In FIG. 9, elements already described in the second embodiment are denoted by the same reference numerals as those in the second embodiment, and description thereof is omitted below.
最初に、第２実施形態に従って、図５（ａ）に示した構造を完成させる。但し、第２実施形態では、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度に十分濃い濃度のp型不純物をポリシリコン層１４にイオン注入したが、本実施形態では、TMAH溶液によってポリシリコン層１４が途中までエッチングされる程度の薄い濃度のp型不純物をポリシリコン１４のイオン注入する。本実施形態では、そのようなp型不純物としてボロンを採用し、それを加速エネルギ約0.5〜20KeV、ドーズ量約1×1013〜5×1015cm-3の条件で上記のポリシリコン層１４にイオン注入する。
First, the structure shown in FIG. 5A is completed according to the second embodiment. However, in the second embodiment, a p-type impurity having a sufficiently high concentration is ion-implanted into the
その後に、既述の第２実施形態に従って図５（ｃ）に示す構造を得る。 Thereafter, the structure shown in FIG. 5C is obtained according to the second embodiment described above.
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始する。このとき、ゲート電極１４ｃを構成するポリシリコン層１４に導入されるp型不純物の濃度を予め低くしておいたので、このエッチングではシリコン基板１０だけでなく、ゲート電極１４ｃの上面もエッチングされる。
First, etching of the
そして、第１、第２リセス１０ａ、１０ｂの深さが約20〜70nmとなり、ゲート電極１４ｃの厚さが約30〜150nm程度にまで薄くなったところで上記のエッチングを停止する。これにより、図示のように、第１、第２側面１０ｃ、１０ｄが（１１１）面で構成される第１、第２リセス１０ａ、１０ｂが形成される共に、ゲート電極１４ｃの高さが第１サイドウォール１５ａ、１５ｂよりも低い構造が得られることになる。
Then, the etching is stopped when the depth of the first and
続いて、図９（ｂ）に示すように、既述の図６（ａ）の工程を行うことにより、第１、第２ソース/ドレイン材料層１８ａ、１８ｂとなるSiGe層を第１、第２リセス１０ａ、１
０ｂ内に選択的にエピタキシャル成長させる。
Subsequently, as shown in FIG. 9B, the first and second SiGe layers to be the first and second source /
Selectively epitaxial growth in 0b.
次に本実施形態では、ソース/ドレイン材料層１８ａ、１８ｂにp型不純物としてボロンを加速エネルギ約0.5-20 KeV、ドーズ量約1×1014〜1×1016cm-2の最適化された条件でイオン注入する。その後に、例えば基板温度約950〜1050℃の条件で活性化アニールを行い、ソース/ドレイン領域１８ａ、１８ｂ内の不純物を活性化させる。ソース/ドレイン領域１８ａ、１８ｂを形成する際にIn situドープを行った場合は、不純物注入及び熱処理を省略してもよい。次に、図９（ｃ）に示すように、第１、第２ソース/ドレイン材料層１８ａ、１８ｂとゲート電極１４ｃのそれぞれの上に、スパッタ法により高融点金属層としてニッケル層をに形成した後、熱処理でニッケルとシリコンとを反応させ、SiGe層よりなる第１、第２ソース/ドレイン材料層１８ａ、１８ｂの上にニッケルシリサイド層１９ａ、１９ｂを形成する。このシリサイド化はゲート電極１４ｃにおいても起きるが、図９（ａ）の工程においてゲート電極１４ｃの厚さを予め薄くしておいたので、シリサイド化がゲート電極１４ｃの全てに及び、ゲート電極１４ｃがニッケルシリサイドよりなるメタルゲートとなる。
Next, in the present embodiment, boron as a p-type impurity is optimized in the source /
なお、ニッケル層に代えて、コバルト層或いは白金層、或いはそれらの混合物層を高融点金属層として採用してもよい。 In place of the nickel layer, a cobalt layer, a platinum layer, or a mixture layer thereof may be employed as the refractory metal layer.
この後は、既述の図６（ｃ）の工程を行うことにより、MOSトランジスタの基本構造を完成させる。 Thereafter, the basic structure of the MOS transistor is completed by performing the process shown in FIG.
以上説明した本実施系形態によれば、第２実施形態と同じようにして各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄを一枚の（１１１）面で構成することができる。
According to the present embodiment described above, the first and second side surfaces 10c, 10d of the
更に、本実施形態では、ゲート電極１４ｃへ導入されるp型不純物の濃度を第２実施形態よりも低くして、TMAH溶液によるリセス１０ａ、１０ｄの形成と同時にゲート電極１４ｃがエッチングされてその高さが低くなるようにした。
Furthermore, in this embodiment, the concentration of the p-type impurity introduced into the
このようにすることで、第１、第２ソース/ドレイン材料層１８ａ、１８ｂをシリサイド化してニッケルシリサイド層１９ａ、１９ｂを形成するのと同時に、ゲート電極１４ｃがシリサイド化されてメタルゲートとなるので、メタルゲートとリセス１０ａ、１０ｂのそれぞれの形成プロセスを両立させることが可能となる。
By doing so, the first and second source /
なお、上記では、各リセス１０ａ、１０ｂを形成する際にTMAH溶液をエッチング液として使用したが、これに代えて有機アルカリ溶液を使用しても上記と同様の利点を得ることができる。
In the above description, the TMAH solution is used as an etching solution when forming the
（４）第４実施形態
次に、本発明の第４実施形態に係る半導体装置の製造方法について説明する。
(4) Fourth Embodiment Next, a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described.
図１０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１０において、第２実施形態で既に説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。 FIG. 10 is a cross-sectional view of the semiconductor device according to the present embodiment during manufacture. In FIG. 10, the elements already described in the second embodiment are denoted by the same reference numerals as those in the second embodiment, and the description thereof is omitted below.
まず、既述の第２実施形態に従って図５（ｃ）に示した断面構造を得た後に、図１０（ａ）に示すように、シリコン基板１０、第１サイドウォール１５ａ、１５ｂ、及びゲート電極１４ｃの上に第２サイドウォール用絶縁層２５として二酸化シリコン層を厚さ約5〜100nmに形成する。その二酸化シリコン層の形成方法は特に限定されないが、本実施形態ではシランを反応ガスとして使用するプラズマCVD法によりその二酸化シリコン層を形成する。また、二酸化シリコン層に代えて窒化シリコン層を第２サイドウォール用絶縁層２５として形成してもよい。
First, after obtaining the cross-sectional structure shown in FIG. 5C according to the second embodiment described above, as shown in FIG. 10A, the
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、プラズマエッチングにより、第２サイドウォール用絶縁層２５をエッチバックして、第１サイドウォール１５ａ、１５ｂの側面に第２サイドウォール２５ａ、２５ｂとして残す。このように二層の絶縁層で構成されるサイドウォール２６ａ、２６ｂは二重サイドウォールとも呼ばれる。
First, the second sidewall insulating layer 25 is etched back by plasma etching to leave the
続いて、第２サイドウォール２５ａ、２５ｂとゲート電極１４ｃとをマスクにして、シリコン基板１０にn型不純物として例えば砒素を加速エネルギ約3〜20KeV、ドーズ量1×1014〜5×1015cm-2の条件でイオン注入する。これにより、シリコン基板１０において、第１導電型（p型）のソース/ドレインエクステンション１６ａ、１６ｂよりも更に深いところに、第２導電型（n型）の第１、第２不純物拡散領域２７ａ、２７ｂが形成される。
Subsequently, using the
次に、図１０（ｃ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことによりシリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン基板１０に、ソース/ドレインエクステンション１６ａ、１６ｂよりも深い約20〜80nmの深さを有する第１、第２リセス１０ａ、１０ｂを形成する。
First, etching of the
このとき、図４で説明した実験結果から明らかなように、n型不純物が導入されたシリコンは、p型不純物が導入されたシリコンと比較してTMAH溶液に対するエッチングレートが高くなる。そのため、n型不純物（砒素）が導入された第１、第２不純物拡散領域２７ａ、２７ｂは、p型不純物（ボロン）が導入された第１、第２ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂと比較して、TMAH溶液によるエッチングが速く進行する。
At this time, as is apparent from the experimental results described with reference to FIG. 4, the silicon into which the n-type impurity is introduced has a higher etching rate with respect to the TMAH solution than the silicon into which the p-type impurity is introduced. Therefore, the first and second
このように二つの層によってエッチングレートが異なると、これらの層の界面を境にして異なるエッチング面が表出する。従って、各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄにおいて、p型の第１、第２不純物拡散領域２７ａ、２７ｂに接する部分では（１１１）面が現れるのに対し、n型の第１、第２ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂに接する部分では、上記とは別の（１１１）面が現れる。
When the etching rates differ between the two layers as described above, different etching surfaces appear at the boundary between these layers. Accordingly, in the first and second side surfaces 10c and 10d of the
その結果、本実施形態では、第１、第２側面１０ｃ、１０ｄがそれぞれ二つの異なる（１１１）面で構成され、第１、第２側面１０ｃ、１０ｄの断面形状が、ゲート電極１４ｃの下側に凹んだ凹状となる第１、第２リセス１０ａ、１０ｂが得られることになる。
As a result, in the present embodiment, the first and second side surfaces 10c and 10d are each composed of two different (111) planes, and the cross-sectional shapes of the first and second side surfaces 10c and 10d are the lower side of the
なお、このような断面形状のリセス１０ａ、１０ｂは、TMAH溶液に代えて有機アルカリ溶液を用いても形成することができる。
Note that the
その後に、既述の図６（ａ）の工程を行うことにより、図１０（ｄ）に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
Thereafter, by performing the process of FIG. 6A described above, as shown in FIG. 10D, a SiGe layer is selectively epitaxially grown in each of the
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行うことにより、MOSトランジスタの基本構造を完成させる。 Thereafter, the basic structure of the MOS transistor is completed by performing the steps shown in FIGS. 6B and 6C.
以上説明した本実施形態によれば、図１０（ｂ）に示したように、p型の第１、第２ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂよりも更に深いところに、これらとは導電型が反対のn型の第１、第２不純物拡散領域２７ａ、２７ｂを形成した。この導電型の違いに起因して、図１０（ｃ）の工程においてTMAH溶液により第１、第２リセス１０ａ、１０ｂを形成するとき、これらのリセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄのそれぞれに異なる（１１１）面が現れ、第１、第２側面１０ｃ、１０ｄの断面形状がゲート電極１４ｃの下側に凹んだ凹状となる第１、第２リセス１０ａ、１０ｂが得られる。
According to the present embodiment described above, as shown in FIG. 10B, deeper than the p-type first and second source /
図１１は、本実施形態に従ってリセス１０ａ、１０ｂを形成し、そのリセス１０ａ、１０ｂのSEM像を基にして描いた図である。これに示されるように、第１、第２リセス１０ａ、１０ｂのそれぞれの側面には、二つの異なる（１１１）面が現れている。
FIG. 11 shows the
このようなリセス形状によれば、図１０（ｄ）の矢印で示されるように、シリコン基板１０よりもやや深いところに応力のピークがあるので、シリコン基板１０とゲート絶縁層１３の界面特性が応力によって劣化し難くなり、MOSトランジスタの駆動特性を高めながらその信頼性をも良好にすることができる。
According to such a recess shape, as shown by an arrow in FIG. 10D, there is a stress peak slightly deeper than the
（５）第５実施形態
次に、本発明の第５実施形態に係る半導体装置の製造方法について説明する。
(5) Fifth Embodiment Next, a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention will be described.
図１２、図１３は、本実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第２〜第４実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。 12 and 13 are cross-sectional views of the semiconductor device according to the present embodiment during manufacture. In these drawings, elements already described in the second to fourth embodiments are denoted by the same reference numerals as those of the embodiments, and the description thereof is omitted below.
以下に説明するように、本実施形態では、半導体基板としてSOI(Silicon on Insulator)基板を使用する。 As described below, in this embodiment, an SOI (Silicon on Insulator) substrate is used as the semiconductor substrate.
最初に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、シリコン基板３１の上に埋め込み絶縁層３２とシリコン層３３とを形成してなるSOI基板３０を例えば張り合わせ法等により作製し、埋め込み絶縁層３２に至る深さの素子分離溝３３ｇをシリコン層３３に形成する。更に、その素子分離溝３３ｇに素子分離絶縁膜１１として二酸化シリコン層を埋め込む。
First, an
シリコン層３３の面方位は特に限定されないが、本実施形態では面方位が（００１）となるようにシリコン層３３を形成する。また、埋め込み絶縁層３２としては例えば厚さ5〜100nmの二酸化シリコン層が形成される。
The plane orientation of the
次に、図１２（ｂ）に示すように、シリコン層３３にn型不純物としてリンを加速エネルギ約３００KeV以上、ドーズ量１×１０13cm-3以上の条件でイオン注入することにより、素子分離絶縁膜１１で画定されるp型MOSトランジスタ形成領域にnウエル３４を形成する。
Next, as shown in FIG. 12B, element isolation is performed by ion-implanting phosphorus as an n-type impurity into the
次いで、シリコン層３３の表面を熱酸化し、二酸化シリコンよりなるゲート絶縁膜１３を厚さ約0.5〜5.0nmに形成する。ここで、ゲート絶縁膜１３として、二酸化シリコンに微量の窒素を添加したゲート絶縁膜を用いてもよい。更に、シランを用いるLPCVDにより、ゲート絶縁膜１３の上にポリシリコン層１４を厚さ約10〜300nmに形成した後、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度に、第２実施形態と同様の濃度のp型不純物をポリシリコン層１４にイオン注入する。
Next, the surface of the
その後に、既述の図５（ｂ）、図５（ｃ）の工程を行うことにより、図１２（ｃ）に示す構造を得る。その構造では、ゲート電極１４ｃの横のシリコン層３３に、第１、第２ソース/ドレインエクステンション１６ａ、１６ｂとソース/ドレイン領域１７ａ、１７ｂとが形成される。
Thereafter, the structure shown in FIG. 12C is obtained by performing the steps shown in FIGS. 5B and 5C. In this structure, first and second source /
次に、図１２（ｄ）に示すように、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン層３３に深さが約5〜50nmの第１、第２リセス３３ａ、３３ｂを形成する。
Next, as shown in FIG. 12 (d), by etching the
図２に示した実験結果より、TMAH溶液はシリコンのみを選択的にエッチングして、二酸化シリコンをエッチングしない。従って、このエッチングでは、二酸化シリコンで構成されるゲート絶縁膜１３と埋め込み絶縁層３２の近傍でのシリコン層３３のエッチング速度が低下するのに対し、これらの絶縁層から離れた部分でのエッチング速度が速まる。このようなエッチング速度の違いにより、各リセス３３ａ、３３ｂの側面を構成する第１、第２側面３３ｃ、３３ｄは、単一の結晶面とはならず、それぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
From the experimental results shown in FIG. 2, the TMAH solution selectively etches only silicon and does not etch silicon dioxide. Therefore, in this etching, the etching rate of the
このような断面形状のリセス３３ａ、３３ｂは、TMAH溶液に代えて有機アルカリ溶液を用いても形成することができる。
The
その後に、既述の図６（ａ）の工程を行うことにより、図１３に示すように、各リセス３３ａ、３３ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
Thereafter, by performing the process of FIG. 6A described above, as shown in FIG. 13, a SiGe layer is selectively epitaxially grown in each of the
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行うことにより、MOSトランジスタの基本構造を完成させる。 Thereafter, the basic structure of the MOS transistor is completed by performing the steps shown in FIGS. 6B and 6C.
以上説明した本実施形態によれば、図１２（ｄ）で説明したTMAH溶液によるエッチングにおいて、ゲート絶縁膜１３の近傍や、SOI基板３０を構成する埋め込み絶縁膜３２の近傍で、シリコン層３３のエッチング速度が低下する。その結果、シリコン層３３のエッチング速度が深さによって異なるようになるので、上記のエッチングによって得られる第１、第２リセス３３ａ、３３ｂの第１、第２側面３３ｃ、３３ｄがそれぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
According to the present embodiment described above, in the etching with the TMAH solution described with reference to FIG. 12D, the
このような断面形状のリセス３３ａ、３３ｂに形成された第１、第２ソース/ドレイン材料層１８ａ、１８ｂは、図１２の矢印に示すように、シリコン層３３の上面と下面で強い応力を生成し、（１１１）面同士が交差する膜の中途部では応力が弱くなるという応力分布を得ることができる。
The first and second source /
（６）第６実施形態
次に、本発明の第６実施形態に係る半導体装置の製造方法について説明する。
(6) Sixth Embodiment Next, a method for manufacturing a semiconductor device according to a sixth embodiment of the present invention will be described.
図１４は、本実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第２〜第４実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。 FIG. 14 is a cross-sectional view of the semiconductor device according to the present embodiment during manufacture. In these drawings, elements already described in the second to fourth embodiments are denoted by the same reference numerals as those of the embodiments, and the description thereof is omitted below.
既述の第５実施形態では、SOI基板３０を用いることにより、断面形状が凸状となる第１、第２リセス３０ａ、３０ｂを形成した。これに対し、本実施形態では、SOI基板ではなく通常のシリコン基板を用いて上記と同じ断面形状のリセスを形成する。
In the fifth embodiment described above, by using the
最初に、既述の図５（ａ）〜（ｃ）の工程を行い、図１４（ａ）に示す断面構造を得る。 First, the steps shown in FIGS. 5A to 5C are performed to obtain the cross-sectional structure shown in FIG.
続いて、図１４（ｂ）に示すように、ゲート電極１４ｃと第１、第２サイドウォール１５ａ、１５ｂとをマスクにしながら、TMAH溶液によるエッチングを遅らせる効果のあるp型不純物としてボロンをシリコン基板１０にイオン注入して、p型の第３、第４不純物拡散領域３５ａ、３５ｂを形成する。このイオン注入の条件としては、p型のソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂよりも高濃度且つ深くなるような条件が採用される。本実施形態では、そのような条件として、例えば加速エネルギ約1〜20KeV、ドーズ量約5×1014〜2×1016cm-2程度の条件のボロン注入を用いる。そのようなイオン注入の結果、ソース/ドレイン領域１７ａ、１７ｂよりも深い部分のシリコン基板１０にまで濃く拡がるp型の第３、第４不純物拡散領域３５ａ、３５ｂが形成されることになる。
Subsequently, as shown in FIG. 14B, using the
その後に、第２実施形態と同じ条件を採用して活性化アニールを行い、ソース/ドレイン領域１７ａ、１７ｂ内の不純物を活性化させる。
Thereafter, activation annealing is performed under the same conditions as in the second embodiment to activate the impurities in the source /
なお、その第３、第４不純物拡散領域３５ａ、３５ｂとソース/ドレイン領域１７ａ、１７ｂとの形成順序は上記に限定されない。例えば、上記とは順番を逆にし、第３、第４不純物拡散領域３５ａ、３５ｂを形成した後にソース/ドレイン領域１７ａ、１７ｂを形成してもよい。
The order of forming the third and fourth
続いて、図１４（ｃ）に示すように、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン基板１０に深さが約30〜120nmの第１、第２リセス１０ａ、１０ｂを形成する。
Subsequently, as shown in FIG. 14C, etching of the
図２及び図３で説明したように、TMAH溶液によるシリコンのエッチングは、二酸化シリコンや、高濃度のp型不純物が導入されたシリコンにおいてエッチング速度が低下する。そのため、このエッチングでは、二酸化シリコンよりなるゲート絶縁膜１３の近傍と、高濃度のp型不純物が導入された第３、第４不純物拡散領域３５ａ、３５ｂの近傍とにおいてエッチング速度が低下するのに対し、これらから離れた部分ではエッチング速度が低下しない。そのような不均一なエッチング速度によって、第５実施形態と同様に、各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄは、単一の結晶面とはならず、それぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
As described with reference to FIGS. 2 and 3, the etching rate of silicon with a TMAH solution decreases in the etching rate of silicon dioxide or silicon into which high-concentration p-type impurities are introduced. Therefore, in this etching, the etching rate decreases in the vicinity of the
そのような断面形状を有するリセス１０ａ、１０ｂは、TMAH溶液に代えて有機アルカリ溶液を用いても形成することができる。
The
続いて、既述の図６（ａ）の工程を行うことにより、図１４（ｄ）に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
Subsequently, by performing the process of FIG. 6A described above, as shown in FIG. 14D, a SiGe layer is selectively epitaxially grown in each of the
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行ってMOSトランジスタの基本構造を完成させる。 Thereafter, the basic structure of the MOS transistor is completed by performing the steps shown in FIGS. 6B and 6C.
以上説明した本実施形態によれば、TMAH溶液によるエッチングを遅らせる効果のあるp型不純物を第３、第４不純物拡散領域３５ａ、３５ｂに導入したので、図１４（ｃ）のエッチング工程において、その第３、第４不純物拡散領域３５ａ、３５ｂやゲート絶縁膜１４ｃの近傍でシリコンのエッチング速度が低下する。その結果、図１４（ｃ）に示されるように、第１、第２リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄがそれぞれ二枚の（１１１）面で構成されるようになり、断面形状が凸状となる第１、第２リセス１０ａ、１０ｂを形成することができる。これにより、各リセス１０ａ、１０ｂ内に形成されるソース/ドレイン材料層１８ａ、１８ｂからチャネルに向かって、移動度の向上に好ましい応力を与えることが可能となる。
According to the present embodiment described above, since the p-type impurity having an effect of delaying the etching with the TMAH solution is introduced into the third and fourth
（７）第７実施形態
次に、本発明の第７実施形態に係る半導体装置の製造方法について説明する。
(7) Seventh Embodiment Next, a method for manufacturing a semiconductor device according to a seventh embodiment of the present invention will be described.
図１５、図１６は、本実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第２〜第６実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。 15 and 16 are cross-sectional views of the semiconductor device according to this embodiment in the middle of manufacture. In these drawings, the elements already described in the second to sixth embodiments are denoted by the same reference numerals as those of the embodiments, and the description thereof is omitted below.
既述の第６実施形態では、図１４（ｂ）に示したように、ゲート電極１４ｃと第１、第２サイドウォール１５ａ、１５ｂとをイオン注入のマスクにして、TMAH溶液によるエッチングを遅らせるためのp型の第３、第４不純物拡散領域３５ａ、３５ｂを形成した。
In the sixth embodiment described above, as shown in FIG. 14B, the
これに対し、本実施形態では、ゲート電極１４ｃを形成する前に、エッチング速度を速くする効果のある不純物拡散領域を形成する。
On the other hand, in the present embodiment, an impurity diffusion region having an effect of increasing the etching rate is formed before the
最初に、図１５（ａ）に示すように、素子分離溝１０ｇ内に素子分離絶縁膜１１を形成した後、素子分離絶縁膜１１で画定されるp型MOSトランジスタ形成領域にnウエル１２を形成する。
First, as shown in FIG. 15A, after forming an element
次いで、TMAH溶液によるエッチングを遅らせる効果のあるn型不純物としてボロンを加速エネルギ約5〜30KeV、ドーズ量約1×1013〜5×1015cm-3程度の条件でシリコン基板１０にイオン注入し、後で形成されるソース/ドレイン領域よりも深い部分に第５不純物拡散領域３６を形成する。
Next, boron is ion-implanted into the
次に、図１５（ｂ）に示すように、シリコン基板１０の表面を熱酸化して二酸化シリコンよりなるゲート絶縁膜１３を形成し、更に、シランを用いるLPCVDを用いて、ゲート絶縁膜１３の上にポリシリコン層１４を形成する。その後に、第２実施形態と同様のイオン注入条件を採用して、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度の濃度のp型不純物をポリシリコン層１４にイオン注入する。
Next, as shown in FIG. 15B, the surface of the
続いて、既述の図５（ｂ）、図５（ｃ）の工程を行うことにより、図１５（ｃ）に示すように、ゲート電極１４ｃの横のシリコン基板１０に、ソース/ドレインエクステンション１６ａ、１６ｂとソース/ドレイン領域１７ａ、１７ｂとを形成する。
Subsequently, by performing the steps shown in FIGS. 5B and 5C, the source /
次いで、図１５（ｄ）に示すように、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン基板１０に深さが約20〜150nmの第１、第２リセス１０ａ、１０ｂを形成する。
Next, as shown in FIG. 15 (d), the
このエッチングでは、エッチング速度を速くする効果のあるn型不純物が高濃度に導入された第５不純物拡散領域３６の近傍でシリコンのエッチング速度が上昇するのに対し、p型不純物が高濃度に導入されたソース/ドレインエクステンション１６ａ、１６ｂとソース/ドレイン領域１７ａ、１７ｂの近傍では、シリコンのエッチング速度が低下する。従って、第６実施形態と同じ理由により、各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄは、単一の結晶面とはならず、それぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
In this etching, the etching rate of silicon increases in the vicinity of the fifth
なお、TMAH溶液に代えて、有機アルカリ溶液を用いても、上記と同様の断面構造の第１、第２リセス１０ａ、１０ｂを形成することができる。
Note that the first and
次に、既述の図６（ａ）の工程を行うことにより、図１６に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
Next, by performing the process of FIG. 6A described above, as shown in FIG. 16, a SiGe layer is selectively grown epitaxially in each of the
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行ってMOSトランジスタの基本構造を完成させる。 Thereafter, the basic structure of the MOS transistor is completed by performing the steps shown in FIGS. 6B and 6C.
以上説明した本実施形態によれば、シリコン基板１０においてソース/ドレイン領域１７ａ、１７ｂよりも深いところに、TMAH溶液や有機アルカリ溶液によるシリコンのエッチングを抑制する効果のある第５不純物拡散領域３６を形成した。そのため、第６実施形態と同様に、第１、第２リセス１０ａ、１０ｂをエッチングで形成するときに、シリコン基板１０の表面からの距離によってエッチング速度が異なるようになる。従って、第１、第２リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄがそれぞれ二枚の（１１１）面で構成され、断面形状が凸状となる第１、第２リセス１０ａ、１０ｂを得ることができる。これにより、第６実施形態と同様に、各リセス１０ａ、１０ｂ内に形成されるソース/ドレイン材料層１８ａ、１８ｂからチャネルに向かって、移動度の向上に好ましい応力を与えることが可能となる。
According to the present embodiment described above, the fifth
（８）第８実施形態
図１７（ａ）、（ｂ）は、本発明の第８実施形態に係る半導体装置の製造途中の断面図であり、図１８はその平面図である。これらの図において、第２〜第６実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
(8) Eighth Embodiment FIGS. 17A and 17B are cross-sectional views of a semiconductor device according to an eighth embodiment of the present invention, and FIG. 18 is a plan view thereof. In these drawings, the elements already described in the second to sixth embodiments are denoted by the same reference numerals as those of the embodiments, and the description thereof is omitted below.
既述の第２〜第４実施形態では、MOSトランジスタが作製されるシリコン基板として、その表面の面方位が（００１）の基板を採用し、且つ、ゲート幅方向（ゲート電極の延在方向）をそのシリコン基板の［１１０］方向とした。 In the above-described second to fourth embodiments, a substrate having a surface orientation (001) is used as a silicon substrate on which a MOS transistor is manufactured, and the gate width direction (extending direction of the gate electrode) is used. Was the [110] direction of the silicon substrate.
これに対し、本実施形態では、表面の面方位が（１１０）のシリコン基板を採用し、且つ、ゲート幅方向（ゲート電極の延在方向）をそのシリコン基板の［１１１］方向とする。 In contrast, in the present embodiment, a silicon substrate having a surface orientation of (110) is employed, and the gate width direction (extending direction of the gate electrode) is set as the [111] direction of the silicon substrate.
このような面方位を採用し、第２実施形態で説明した図５（ａ）〜（ｃ）の工程を行った後、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸して、ゲート電極１４ｃの横のシリコン基板１０に深さが約10〜100nmの第１、第２リセス１０ａ、１０ｂを形成すると、図１７（ａ）のような断面構造が得られる。
After adopting such a plane orientation and performing the steps of FIGS. 5A to 5C described in the second embodiment, the inside of the TMAH solution having a volume concentration of 5 to 30% and a temperature of 0 to 50 ° C. When the first and
上記のように、シリコン基板１０の面方位が（１１０）であり、ゲート電極１４ｃの延在方向が［１１１］方向であると、TMAH溶液によるエッチングで現れるシリコンの（１１１）面は、シリコン基板１０の表面と垂直になる。そのため、この（１１１）面によって構成される第１、第２リセス１０ａ、１０ｂの側面がシリコン基板１０の表面に対して垂直となる。
As described above, when the plane orientation of the
図１８は、この工程を終了後の平面図であり、先の図１７（ａ）は図１８のＩ−Ｉ線に沿う断面図に相当する。 FIG. 18 is a plan view after this process is completed, and FIG. 17A corresponds to a cross-sectional view taken along the line II of FIG.
図１８に示されるように、ゲート幅方向、すなわちゲート電極１４ｃの延在方向は［１１１］方向であり、シリコン基板１０の面方位は（１１０）であって、このような面方位を採用することで、第１、第２リセス１０ａ、１０ｂの側面をシリコン基板１０の表面に垂直にすることができる。
As shown in FIG. 18, the gate width direction, that is, the extending direction of the
次に、既述の図６（ａ）の工程を行うことにより、図１７（ｂ）に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
Next, by performing the process of FIG. 6A described above, as shown in FIG. 17B, a SiGe layer is selectively grown epitaxially in each of the
この後は、既述の図６（ｃ）、図６（ｄ）の工程を行ってMOSトランジスタの基本構造を完成させる。 Thereafter, the basic structure of the MOS transistor is completed by performing the steps shown in FIGS. 6C and 6D.
以上説明した本実施形態によれば、シリコン基板１０として面方位が（１１０）のものを採用し、且つゲート電極１４ｃの延在方向を［１１１］方向とした。このようにすると、TMAH溶液や有機アルカリ溶液によるシリコン基板１０のエッチング面が、シリコン基板１０の表面と垂直な方向の（１１１）面となり、その（１１１）面によって各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄが構成される。従って、図１７（ｂ）の矢印に示すように、そのリセス１０ａ、１０ｂ内の第１、第２ソース/ドレイン材料層１８ａ、１８ｂからチャネルに対し、深さ方向に強度変化の少ない一様な応力を安定して印加することができるようになる。
According to the present embodiment described above, the
（９）第９実施形態
図１９は、本発明の第９実施形態に係る半導体装置の製造途中の断面図であり、図２０はその平面図である。これらの図において、第８実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
(9) Ninth Embodiment FIG. 19 is a cross-sectional view of a semiconductor device according to a ninth embodiment of the present invention, and FIG. 20 is a plan view thereof. In these drawings, the elements already described in the eighth embodiment are denoted by the same reference numerals as those of the embodiment, and the description thereof is omitted below.
第８実施形態では、面方位が（１１０）のシリコン基板１０を採用すると共に、ゲート電極１４ｃの延在方向を［１１１］方向とした。
In the eighth embodiment, the
これに対し、本実施形態では、シリコン基板１０の面方位を第８実施形態と同様に（１１０）としながら、ゲート電極１４ｃの延在方向を［１００］方向とする。
On the other hand, in the present embodiment, the surface orientation of the
このような面方位を採用して第８実施形態の図１７（ａ）、（ｂ）の工程を行うと、図１９に示されるように、第１、第２リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄを構成する（１１１）面が、既述の第２実施形態におけるよりも緩やかな傾斜角θをもつようになる。
17A and 17B of the eighth embodiment employing such a plane orientation, as shown in FIG. 19, the first and
これによれば、第１、第２ソース/ドレイン材料層１８ａ、１８ｂからチャネルに対して印加される応力が、シリコン基板１０の深い位置から表層に近づくほど急峻に変化するので、チャネルに対して大きな応力を印加することができると共に、応力の大きさを制御し易くなる。
According to this, since the stress applied to the channel from the first and second source /
なお、図２０はこの半導体装置の平面図であり、先の図１９は、図２０のII−II線に沿う断面図に相当する。 20 is a plan view of the semiconductor device, and FIG. 19 corresponds to a cross-sectional view taken along the line II-II in FIG.
（１０）第１０実施形態
次に、本発明の第１０実施形態に係る半導体装置の評価方法について説明する。
(10) Tenth Embodiment Next, a semiconductor device evaluation method according to a tenth embodiment of the present invention will be described.
MOSトランジスタは、その特性が設計通りになっているか否かを確認するため、開発の段階でTEG(Test Element Group)と呼ばれる試験用のトランジスタを作製し、そのトランジスタのチャネルにおけるキャリア分布を実際に物理的に測定する。これができるためには、MOSトランジスタを作製後に、ゲート電極とゲート絶縁膜とを除去して、チャンネルとなるシリコン基板の表面を表出させる必要がある。 In order to check whether or not the characteristics of a MOS transistor are as designed, a test transistor called TEG (Test Element Group) was created at the development stage, and the carrier distribution in the channel of the transistor was actually measured. Measure physically. In order to be able to do this, it is necessary to remove the gate electrode and the gate insulating film after the MOS transistor is fabricated to expose the surface of the silicon substrate that will be the channel.
但し、ゲート電極とゲート絶縁膜とを除去する際、シリコン基板にダメージが入るとチャネル内のキャリア分布が乱され、得られた測定値が実際の使用に供されるトランジスタにおける値から乖離する恐れがある。 However, when removing the gate electrode and the gate insulating film, if the silicon substrate is damaged, the carrier distribution in the channel is disturbed, and the obtained measurement value may deviate from the value in the transistor used for actual use. There is.
そこで、上記のような評価を行うには、シリコン基板にダメージが入るのを防ぎながら、ゲート電極とゲート絶縁膜とを除去する必要がある。 Therefore, in order to perform the above evaluation, it is necessary to remove the gate electrode and the gate insulating film while preventing the silicon substrate from being damaged.
図２１、図２２は、本実施形態に係る試験方法で使用されるTEGの作製方法を示す断面図である。 21 and 22 are cross-sectional views showing a method for manufacturing a TEG used in the test method according to this embodiment.
最初に、図２１（ａ）に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、表面の面方位が（００１）のシリコン基板４０にSTI(Shallow Trench Isolation)用の素子分離溝４０ｇを形成した後、この素子分離溝４０ｇ内に素子分離絶縁膜４１として二酸化シリコン層を埋め込む。その後、シリコン基板４０にn型不純物としてリンを加速エネルギ約３００KeV以上、ドーズ量１×１０13cm-2以上の条件でイオン注入することにより、素子分離絶縁膜４１で画定されるp型MOSトランジスタ形成領域にnウエル４２を形成する。
First, an
次いで、シリコン基板４０の表面を熱酸化して二酸化シリコンよりなるゲート絶縁膜４３を厚さ約0.5〜3.0nmに形成した後、シランを用いるLPCVDを用いて、ゲート絶縁膜４３の上にポリシリコン層４４を厚さ約20〜300nmに形成する。ここで、ゲート絶縁膜４３として、二酸化シリコンに微量の窒素を添加したゲート絶縁膜を用いてもよい。
Next, the surface of the
既述の第２実施形態では、TMAH溶液によるゲート電極のエッチングを防ぐため、ゲート電極を構成するポリシリコン層１４（図５（ａ）参照）に、エッチング速度を遅らせる効果のあるp型不純物を導入した。しかしながら、本実施形態では、このようにエッチング速度が遅くなるとゲート電極の除去が困難となるので、ポリシリコン層４４にp型不純物を導入しない。
In the second embodiment already described, in order to prevent the gate electrode from being etched by the TMAH solution, the polysilicon layer 14 (see FIG. 5A) constituting the gate electrode is provided with a p-type impurity that has an effect of delaying the etching rate. Introduced. However, in this embodiment, since the gate electrode is difficult to be removed when the etching rate is reduced in this way, no p-type impurity is introduced into the
次に、図２１（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、フォトリソグラフィによりポリシリコン層４４をパターニングしてゲート電極４４ｃとする。
First, the
続いて、ゲート電極４４ｃをマスクにしてシリコン基板４０にp型不純物として例えばボロンをイオン注入し、ゲート電極４４ｃの第１、第２側面４４ａ、４４ｂの横のシリコン基板４０に第１、第２ソース/ドレインエクステンション４６ａ、４６ｂを浅く形成する。このイオン注入の条件は、実際の製品用のMOSトランジスタと同じものが採用され、例えば加速エネルギ約0.2〜1.0KeV、ドーズ量約1×1014〜5×1015cm-2が採用される。必要に応じて同時に砒素、リン、アンチモンなどのポケット注入を行う。またn型不純物を用いた第１、第２ソース/ドレインエクステンション４６ａ、４６ｂを浅く形成してもよい。
Subsequently, for example, boron is ion-implanted as a p-type impurity into the
その後、シランを用いるプラズマCVD法により、サイドウォール用絶縁層４５として二酸化シリコン層を全面に厚さ約5〜100nmに形成し、このサイドウォール用絶縁層４５でゲート電極４４の第１、第２側面４４ａ、４４ｂを覆う。なお、二酸化シリコン層に代えて、窒化シリコン層をサイドウォール用絶縁層４５として形成してもよい。
Thereafter, a silicon dioxide layer is formed on the entire surface as a
次に、図２１（ｃ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、プラズマエッチングにより、サイドウォール用絶縁層４５をエッチバックして、第１、第２側面４４ａ、４４ｂにサイドウォール４５ａ、４５ｂとして残す。また、このエッチングでは、サイドウォール４５ａ、４５ｂで覆われていない部分のゲート絶縁膜４３もエッチングされ、ゲート絶縁膜４３がゲート電極４４ｃの下にのみ残る。
First, the
更に、実際の製品用のMOSトランジスタと同じようにして、ゲート電極４４ｃとサイドウォール４５ａ、４５ｂとをマスクにし、シリコン基板４０にp型不純物として例えばボロンを加速エネルギ約1〜10KeV、ドーズ量約5×1014〜1×1016cm-2程度の条件でイオン注入する。これにより、ソース/ドレインエクステンション４６ａ、４６ｂよりも深くて濃いソース/ドレイン領域４７ａ、４７ｂがゲート電極４４ｃの横のシリコン基板４０に形成される。必要に応じてこの不純物注入を省略してよい。
Further, in the same manner as an actual MOS transistor for a product, the
その後に、例えば基板温度約950〜1050℃、処理時間0〜10秒の条件で活性化アニールを行い、ソース/ドレイン領域４７ａ、４７ｂ内の不純物を活性化させる。
Thereafter, for example, activation annealing is performed under conditions of a substrate temperature of about 950 to 1050 ° C. and a processing time of 0 to 10 seconds to activate the impurities in the source /
次に、図２１（ｄ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板４０を浸し、二酸化シリコンで覆われていない部分のシリコン基板４０やゲート電極４４ｃをエッチングする。図２に示した実験結果のように、TMAH溶液はシリコンと二酸化シリコンとのエッチング選択性が極めて良い。従って、このエッチングでは、膜厚の薄い二酸化シリコン層よりなるゲート絶縁膜４３の膜減りは無視できるほど小さく、ゲート絶縁膜４３下のチャネルがダメージを受けることは無い。
First, the
そして、このエッチングにより、素子分離絶縁膜４１やサイドウォール４５ａ、４５ｂで覆われていない部分のシリコン基板４０には第１、第２リセス４０ａ、４０ｂが形成されることになる。
As a result of this etching, first and
なお、TMAH溶液に代えて有機アルカリ溶液でこのエッチングを行ってもよく、その場合でもチャネルが受けるダメージは少ない。 Note that this etching may be performed with an organic alkali solution instead of the TMAH solution, and even in that case, the channel is less damaged.
その後に、図２２に示すように、HF（フッ酸）とHClとを1:19の体積比で混合してなるエッチング液中にシリコン基板４０を浸し、二酸化シリコンよりなる素子分離絶縁膜４１、サイドウォール１５ａ、１５ｂ、及びゲート絶縁膜４３を選択的に除去することにより、キャリア分布を測定すべきチャネル４０ｄを表出させる。そのチャネル４０ｄは、エッチング液中に含まれる水素イオンによって水素終端される共に、化学的にアクティブな状態となる。
Thereafter, as shown in FIG. 22, the
以上により、チャネル４０ｄが表出したTEGの基本構造が完成したことになる。
Thus, the basic structure of the TEG in which the
次に、このTEGのチャネル４０ｄにおけるキャリア分布を評価する方法について、図２３を参照しながら説明する。
Next, a method for evaluating the carrier distribution in the
まず、上記によって作製されたTEGを、プローブ顕微鏡の一種である走査型トンネル顕微鏡（STM: Scanning Tunneling Microscopy）内に入れ、プローブ５０の先端が非接触の状態で、チャネル４０ｄと平行な一平面内でプローブ５０を走査する。このとき、プローブ５０とシリコン基板４０との間には所定の電圧が印加されており、チャネル４０ｄにおけるキャリア分布に応じて、プローブとシリコン基板４０との間を流れるトンネル電流の大きさが変化する。このトンネル電流の変化を可視化することにより、チャネル４０ｄでのキャリア分布を把握することができる。
First, the TEG produced as described above is placed in a scanning tunneling microscope (STM), which is a type of probe microscope, and the tip of the
以上説明した本実施形態によれば、図２１（ｄ）のようにTMAH溶液や有機アルカリ溶液でゲート電極４４ｃを選択的にエッチングし、その後、図２２に示したように、HFとHClとを混合してなるエッチング液でゲート絶縁膜４３をエッチングして除去し、チャネル４０ｄを露出させる。
According to the present embodiment described above, the
このように、シリコンと二酸化シリコンとの選択性の高いTMAH溶液や有機アルカリ溶液を用いることにより、ゲート電極４４ｃ下のチャネル領域４４ｄにダメージを与えることなく、ゲート電極４４ｃのみを高いエッチング選択性で除去することができる。そのため、チャネル４０ｄを露出する過程において、そのチャネル内のキャリア分布が変動する恐れが無く、実際の使用に供されるMOSトランジスタにおけるのと略同じキャリア分布を測定することができ、MOSトランジスタの性能を精度良く評価することが可能となる。
Thus, by using a TMAH solution or an organic alkali solution having high selectivity between silicon and silicon dioxide, only the
更に、本実施形態によれば、HFを含むエッチング液でゲート絶縁膜４３をエッチングして除去するので、ゲート絶縁膜４３が除去された後に露出するチャネル４０ｄの表面が自動的に水素終端される。STMによるキャリア分布の測定では、測定面における導電性の変化を明確に観察するために、測定面が水素終端されているのが好ましいが、上記によれば、ゲート絶縁膜４３の除去と同時に水素終端を行うことができるので、水素終端のための工程が必要なく、簡便にキャリア分布を測定することができる。
Furthermore, according to the present embodiment, the
図２４（ａ）、（ｂ）は、本実施形態のTEGの表面をSTMで実際に走査し、その凹凸像を基にして描いた図であり、図２４（ｂ）は図２４（ａ）の像の輝度を誇張したものである。 FIGS. 24A and 24B are diagrams in which the surface of the TEG of the present embodiment is actually scanned by STM and drawn based on the concavo-convex image. FIG. 24B is a diagram illustrating FIG. The image brightness is exaggerated.
そして、図２５は、図２４（ａ）、（ｂ）のTEGのチャネル４０ｄにおけるキャリア分布をSTMで観察して得られた像である。
FIG. 25 is an image obtained by observing the carrier distribution in the
上記したように、本実施形態ではゲート電極４４ｃをエッチングして除去するときにチャネルにダメージが入り難いので、図２５に示されるキャリア分布は、実際の使用に供されるMOSトランジスタにおけるのと略同じ分布であると期待される。
As described above, in this embodiment, the channel is hardly damaged when the
このような本実施形態に対し、ゲート電極４４ｃの除去にプラズマエッチングを採用することも考えられる。しかし、プラズマエッチングでは、エッチング雰囲気中のイオンの運動エネルギによって、エッチングが進行するにつれてゲート絶縁膜４３を通じてチャネル４０ｄにダメージが入るので、キャリア分布が変動してしまい、本実施形態のようにMOSトランジスタの性能を精度良く評価することはできない。
In contrast to the present embodiment, plasma etching may be employed for removing the
また、本実施形態で評価の対象となるMOSトランジスタは、第１、第２リセス４０ａ、４０ｂ内にSiGe層等のソース/ドレイン材料層を形成してチャネルに応力を与えるタイプのものに限定されない。例えば、実使用下においてリセスが存在しない通常のタイプのMOSトランジスタも評価の対象となり得る。但し、このタイプのMOSトランジスタ用のTEGでも、図２１（ｄ）の工程でゲート電極４４ｃをエッチングするときに、素子分離絶縁膜４１が無い部分のシリコン基板４０がエッチングされるので、その部分にリセス４０ａ、４０ｂが形成されることになる。
Further, the MOS transistor to be evaluated in the present embodiment is not limited to a type in which a source / drain material layer such as a SiGe layer is formed in the first and
（１１）第１１実施形態
次に、本発明の第１１実施形態に係る半導体装置の評価方法について説明する。
(11) Eleventh Embodiment Next, a semiconductor device evaluation method according to an eleventh embodiment of the present invention will be described.
図２６は、本実施形態で使用されるTEGの断面図である。 FIG. 26 is a cross-sectional view of the TEG used in the present embodiment.
第１０実施形態では、プローブ顕微鏡の一種であるSTMによりチャネル４０ｄを観察した。これに対し、本実施形態では、走査容量顕微鏡を用いてチャネル４０ｄを観察する。
In the tenth embodiment, the
走査容量顕微鏡では、顕微鏡のプローブとチャネル４０ｄとでキャパシタを構成し、そのキャパシタの容量値を検出することでチャネル４０ｄにおける不純物分布を観察する。本実施形態では、このキャパシタの誘電体層を形成するために、チャネル４０ｄの表面に、オゾンを照射して、図２６に示すような二酸化シリコン層（誘電体層）５１をシリコン基板４０の表面に厚さ約1.0nm程度に形成する。
In the scanning capacitance microscope, a capacitor is constituted by the probe of the microscope and the
その後に、図２７に示すように、走査容量顕微鏡のプローブ５２の先端を二酸化シリコン層５１の表面に当接させながら、二酸化シリコン層５１をプローブ５２で走査し、二酸化シリコン層５１の上からチャネル４０ｄ内のキャリア分布を得る。
Then, as shown in FIG. 27, the
このように、走査容量顕微鏡でチャネル４０ｄを観察する場合でも、第１０実施形態と同様に、TMAH溶液を用いたウエットエッチングでゲート電極４４ｃを除去することにより、シリコン基板４０にダメージが入るのを防ぐことができ、実際の使用に供されるMOSトランジスタにおけるのと略同じキャリア分布を測定することが可能となる。
Thus, even when the
なお、上記では走査容量顕微鏡を用いたが、これに代えて走査拡がり抵抗顕微鏡を用いても、本実施形態と同じ利点を得ることができる。 Although the scanning capacitance microscope is used in the above, the same advantages as those of the present embodiment can be obtained by using a scanning spreading resistance microscope instead.
以下に、本発明の特徴を付記する。 The features of the present invention are added below.
（付記１） 半導体基板と、
前記半導体基板の上に順に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の横の前記半導体基板の穴に形成されたソース/ドレイン材料層と、
を有し、
前記穴の前記ゲート電極寄りの側面が、前記半導体基板の少なくとも一つの結晶面で構成されることを特徴とする半導体装置。
(Appendix 1) a semiconductor substrate;
A gate insulating film and a gate electrode sequentially formed on the semiconductor substrate;
A source / drain material layer formed in a hole in the semiconductor substrate next to the gate electrode;
Have
The semiconductor device according to
（付記２） 前記穴の前記側面が二つの結晶面で構成され、該側面の断面形状が凹状であることを特徴とする付記１に記載の半導体装置。
(Additional remark 2) The said side surface of the said hole is comprised by two crystal planes, and the cross-sectional shape of this side surface is concave shape, The semiconductor device of
（付記３） 前記穴の前記側面が二つの結晶面で構成され、該側面の断面形状が凸状であることを特徴とする付記１に記載の半導体装置。
(Additional remark 3) The said side surface of the said hole is comprised by two crystal planes, and the cross-sectional shape of this side surface is convex shape, The semiconductor device of
（付記４） 前記穴の下の前記半導体基板に、埋め込み絶縁層が形成されたことを特徴とする付記３に記載の半導体装置。
(Supplementary note 4) The semiconductor device according to
（付記５） 前記穴の前記側面が、前記半導体基板に対して垂直な単一の結晶面で構成されることを特徴とする付記１に記載の半導体装置。
(Additional remark 5) The said side surface of the said hole is comprised with the single crystal plane perpendicular | vertical with respect to the said semiconductor substrate, The semiconductor device of
（付記６） 前記半導体基板がシリコン基板であり、前記シリコン基板の表面の面方位が（１１０）であり、前記ゲート電極のゲート幅方向が前記シリコン基板の［１１１］方向であることを特徴とする付記５に記載の半導体装置。 (Appendix 6) The semiconductor substrate is a silicon substrate, the surface orientation of the surface of the silicon substrate is (110), and the gate width direction of the gate electrode is the [111] direction of the silicon substrate. The semiconductor device according to appendix 5.
（付記７） 前記半導体基板がシリコン基板であり、前記穴の前記側面が前記シリコン基板の（１１１）面で構成されることを特徴とする付記１に記載の半導体装置。
(Supplementary note 7) The semiconductor device according to
（付記８） 前記シリコン基板の表面の面方位が（００１）であることを特徴とする付記７に記載の半導体装置。 (Supplementary note 8) The semiconductor device according to supplementary note 7, wherein a surface orientation of the surface of the silicon substrate is (001).
（付記９） 前記シリコン基板の表面の面方位が（１１０）であり、前記ゲート電極のゲート幅方向が前記シリコン基板の［１００］方向であることを特徴とする付記７に記載の半導体装置。 (Supplementary note 9) The semiconductor device according to supplementary note 7, wherein a surface orientation of the surface of the silicon substrate is (110), and a gate width direction of the gate electrode is a [100] direction of the silicon substrate.
（付記１０） 前記穴の上端部が、前記サイドウォールの下方に入り込み、前記ゲート電極下のチャネルとの距離が近づけられたことを特徴とする付記１に記載の半導体装置。
(Supplementary note 10) The semiconductor device according to
（付記１１） 前記ゲート電極の全体が、高融点金属のシリサイドによって構成されることを特徴とする付記１に記載の半導体装置。
(Additional remark 11) The semiconductor device of
（付記１２） 前記ソース/ドレイン材料層はSiGe層であることを特徴とする付記１に記載の半導体装置。
(Additional remark 12) The said source / drain material layer is a SiGe layer, The semiconductor device of
（付記１３） 前記ソース/ドレイン材料層は金属層であることを特徴とする付記１に記載の半導体装置。
(Supplementary note 13) The semiconductor device according to
（付記１４） 半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成した後に、有機アルカリ溶液又はTMAH(テトラメチルアンモニウムハイドライド)溶液をエッチング液として用いて、前記ゲート電極の横の前記半導体基板に穴を形成する工程と、
前記穴にソース/ドレイン材料層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(Additional remark 14) The process of forming a gate insulating film on a semiconductor substrate,
Forming a gate electrode on the gate insulating film;
Forming a sidewall on a side surface of the gate electrode;
After forming the sidewall, using an organic alkaline solution or TMAH (tetramethylammonium hydride) solution as an etching solution, forming a hole in the semiconductor substrate next to the gate electrode;
Forming a source / drain material layer in the hole;
A method for manufacturing a semiconductor device, comprising:
（付記１５） 前記穴を形成する工程において、前記エッチング液によって前記ゲート電極の厚さが薄くなり、
前記穴を形成した後に、前記ソース/ドレイン材料層と前記ゲート電極の上に高融点金属層を形成する工程と、前記高融点金属層を加熱して前記ゲート電極と反応させ、該ゲート電極の全体をシリサイド化する工程とを有することを特徴とする付記１４に記載の半導体装置の製造方法。
(Supplementary Note 15) In the step of forming the hole, the thickness of the gate electrode is reduced by the etchant,
Forming the refractory metal layer on the source / drain material layer and the gate electrode after forming the hole; heating the refractory metal layer to react with the gate electrode; and 15. The method for manufacturing a semiconductor device according to
（付記１６） 前記穴を形成する工程の前に、前記ゲート電極にp型不純物を導入する工程を有することを特徴とする付記１５に記載の半導体装置の製造方法。
(Additional remark 16) The manufacturing method of the semiconductor device of
（付記１７） 前記穴を形成する工程の前に、前記シリコン基板に第１導電型不純物拡散領域を形成する工程と、前記半導体基板に、第２導電型不純物拡散領域を前記第１導電型不純物拡散領域よりも深く形成する工程とを有し、
前記穴を形成する工程において、前記穴を前記第１導電型不純物拡散領域よりも深く形成することを特徴とする付記１４に記載の半導体装置の製造方法。
(Supplementary Note 17) Before the step of forming the hole, a step of forming a first conductivity type impurity diffusion region in the silicon substrate, and a second conductivity type impurity diffusion region in the semiconductor substrate are formed as the first conductivity type impurity. A step of forming deeper than the diffusion region,
15. The method of manufacturing a semiconductor device according to
（付記１８） 前記第１導電型不純物拡散領域を形成する工程は、前記ゲート電極をマスクにしながら第１導電型不純物を前記シリコン基板に導入してソース/ドレインエクステンションを形成し、該ソース/ドレインエクステンションを前記第１不純物拡散領域とすることにより行われ、
前記第２導電型不純物拡散領域を形成する工程は、前記ゲート電極と前記サイドウォールとをマスクにして第２導電型不純物を前記シリコン基板に導入して行われることを特徴とする付記１７に記載の半導体装置の製造方法。
(Supplementary Note 18) In the step of forming the first conductivity type impurity diffusion region, a source / drain extension is formed by introducing a first conductivity type impurity into the silicon substrate while using the gate electrode as a mask. An extension is used as the first impurity diffusion region;
Item 18. The supplementary note 17, wherein the step of forming the second conductivity type impurity diffusion region is performed by introducing the second conductivity type impurity into the silicon substrate using the gate electrode and the sidewall as a mask. Semiconductor device manufacturing method.
（付記１９） 前記サイドウォールを形成する工程は、前記ゲート電極の側面に第１サイドウォールを形成する工程と、前記第１サイドウォールの側面に第２サイドウォールを形成する工程とを有し、
前記第１サイドウォールを形成する工程の後に、該第１サイドウォールをマスクにしながら第１導電型不純物を前記シリコン基板に導入してソース/ドレイン領域を形成する工程を更に有することを特徴とする付記１８に記載の半導体装置の製造方法。
(Supplementary Note 19) The step of forming the sidewall includes a step of forming a first sidewall on the side surface of the gate electrode, and a step of forming a second sidewall on the side surface of the first sidewall.
After the step of forming the first sidewall, the method further includes a step of forming a source / drain region by introducing a first conductivity type impurity into the silicon substrate while using the first sidewall as a mask. The method for manufacturing a semiconductor device according to appendix 18.
（付記２０） 前記第１導電型不純物拡散領域としてp型不純物拡散領域を形成し、前
記第２導電型不純物拡散領域としてn型不純物拡散領域を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
(Supplementary note 20) The semiconductor according to supplementary note 17, wherein a p-type impurity diffusion region is formed as the first conductivity type impurity diffusion region, and an n-type impurity diffusion region is formed as the second conductivity type impurity diffusion region. Device manufacturing method.
（付記２１） 前記第１導電型不純物拡散領域としてp型不純物拡散領域を形成し、前記第２導電型不純物拡散領域として、前記第１導電型不純物拡散領域よりも不純物濃度が高いp型不純物拡散領域を形成することを特徴とする付記１７の半導体装置の製造方法。 (Supplementary Note 21) A p-type impurity diffusion region is formed as the first conductivity type impurity diffusion region, and a p-type impurity diffusion having an impurity concentration higher than that of the first conductivity type impurity diffusion region is formed as the second conductivity type impurity diffusion region. The method of manufacturing a semiconductor device according to appendix 17, wherein a region is formed.
（付記２２） 前記第１導電型不純物拡散領域として、ソース/ドレインエクステンション、又はソース/ドレイン領域を形成することを特徴とする付記２１に記載の半導体装置の製造方法。
(Supplementary note 22) The semiconductor device manufacturing method according to
（付記２３） 前記半導体基板としてSOI基板を使用することを特徴とする付記１４に記載の半導体装置の製造方法。
(Additional remark 23) The manufacturing method of the semiconductor device of
（付記２４） 前記半導体基板としてシリコン基板を使用することを特徴とする付記１４に記載の半導体装置の製造方法。
(Additional remark 24) The manufacturing method of the semiconductor device of
（付記２５） 前記シリコン基板として表面の面方位が（００１）の基板を使用することを特徴とする付記２４に記載の半導体装置の製造方法。 (Supplementary note 25) The method for manufacturing a semiconductor device according to supplementary note 24, wherein a substrate having a surface orientation (001) is used as the silicon substrate.
（付記２６） 前記シリコン基板として表面の面方位が（１１０）の基板を使用し、且つ、前記ゲート電極を形成する工程において、ゲート幅方向が［１１１］方向となるように前記ゲート電極を形成することを特徴とする付記２４に記載の半導体装置の製造方法。 (Supplementary Note 26) A substrate having a surface orientation of (110) is used as the silicon substrate, and the gate electrode is formed so that the gate width direction is the [111] direction in the step of forming the gate electrode. 25. A method of manufacturing a semiconductor device according to appendix 24, wherein:
（付記２７） 前記シリコン基板として表面の面方位が（１１０）の基板を使用し、且つ、前記ゲート電極を形成する工程において、ゲート幅方向が［１００］方向となるように前記ゲート電極を形成することを特徴とする付記２４に記載の半導体装置の製造方法。 (Supplementary Note 27) Using a substrate having a surface orientation of (110) as the silicon substrate, and forming the gate electrode, forming the gate electrode so that a gate width direction is a [100] direction. 25. A method of manufacturing a semiconductor device according to appendix 24, wherein:
（付記２８） 前記サイドウォールを形成するときの基板温度を調節することにより、前記穴の上端部が前記サイドウォールの下方に入り込む量を制御することを特徴とする付記１４に記載の半導体装置の製造方法。
(Supplementary note 28) The semiconductor device according to
（付記２９） 前記有機アルカリ溶液として、水酸化アンモニウム溶液とIPA(イソプロピルアルコール)との混合溶液を使用することを特徴とする付記１４に記載の半導体装置の製造方法。
(Supplementary note 29) The semiconductor device manufacturing method according to
（付記３０） 前記ソース/ドレイン材料層として、SiGe層をエピタキシャル成長させることを特徴とする付記１４に記載の半導体装置の製造方法。
(Supplementary Note 30) The method for manufacturing a semiconductor device according to
（付記３１） 前記ソース/ドレイン材料層として、金属層を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
(Additional remark 31) The metal layer is formed as said source / drain material layer, The manufacturing method of the semiconductor device of
（付記３２） 有機アルカリ溶液又はTMAH溶液をエッチング液として用いることにより、半導体基板に形成されたMOSトランジスタのゲート電極を選択的にエッチングして除去する工程と、
前記MOSトランジスタのゲート絶縁膜をウエットエッチングして除去することにより、前記MOSトランジスタのチャネルを露出させる工程と、
前記露出したチャネルにおけるキャリア分布を顕微鏡で調べる工程と、
を有することを有することを特徴とする半導体装置の評価方法。
(Supplementary Note 32) A step of selectively etching and removing a gate electrode of a MOS transistor formed on a semiconductor substrate by using an organic alkaline solution or a TMAH solution as an etching solution;
Exposing the channel of the MOS transistor by removing the gate insulating film of the MOS transistor by wet etching;
Examining the carrier distribution in the exposed channel with a microscope;
A method for evaluating a semiconductor device, comprising:
（付記３３） 前記チャネルを露出させる工程において、フッ酸を含むエッチング液で前記ゲート絶縁膜を除去し、
前記不純物分布を調べる工程において、前記顕微鏡としてプローブ顕微鏡を使用することを特徴とする付記３２に記載の半導体装置の評価方法。
(Supplementary Note 33) In the step of exposing the channel, the gate insulating film is removed with an etchant containing hydrofluoric acid,
33. The semiconductor device evaluation method according to
（付記３４） 前記露出したチャネルの上に誘電体層を形成する工程を更に有し、
前記不純物分布を調べる工程において、前記顕微鏡として走査容量顕微鏡又は走査拡がり抵抗顕微鏡を使用して、前記誘電体層の上から前記キャリア分布を調べることを特徴とする付記３２に記載の半導体装置の評価方法。
(Supplementary Note 34) The method further includes a step of forming a dielectric layer on the exposed channel.
The semiconductor device evaluation according to
（付記３５） 前記誘電体層を形成する工程は、前記チャネルの部分の前記半導体にオゾンを照射して酸化層を形成することにより行われることを特徴とする付記３４に記載の半導体装置の評価方法。
(Supplementary Note 35) The semiconductor device evaluation according to
（付記３６） 前記半導体基板としてシリコン基板を使用することを特徴とする付記３２に記載の半導体装置の評価方法。
(Supplementary note 36) The semiconductor device evaluation method according to
１、１０、４０…シリコン基板、２…二酸化シリコン層、３、１４、４４…ポリシリコン層、４…自然酸化膜、１０ａ、１０ｂ…第１、第２リセス、１０ｃ、１０ｄ…第１、第２側面、１０ｇ、３３ｇ、４０ｇ…素子分離溝、１０ｅ、１０ｆ…上端部、１１…素子分離絶縁膜、１２…nウエル、１３、４３…ゲート絶縁膜、１４ａ、１４ｂ…第１、第２側面、１４ｃ、４４ｃ…ゲート電極、１５…第１サイドウォール用絶縁層、１５ａ、１５ｂ…第１サイドウォール、１６ａ、１６ｂ…ソース/ドレインエクステンション、１７ａ、１７ｂ…ソース/ドレイン領域、１８ａ、１８ｂ…第１、第２ソース/ドレイン材料層、１９ａ、１９ｂ…第１、第２ニッケルシリサイド層、２０…カバー絶縁層、２１…層間絶縁層、２１ａ、２１ｂ…第１、第２ホール、２２ａ、２２ｂ…第１、第２導電性プラグ、２７ａ、２７ｂ…第１、第２不純物拡散領域、３０…SOI基板、３１…シリコン基板、３２…埋め込み絶縁層、３３…シリコン層、３３ａ、３３ｂ…第１、第２リセス、３３ｃ、３３ｄ…第１、第２側面、３５ａ、３５ｂ…第３、第４不純物拡散領域、３６…第５不純物拡散領域、４０ａ、４０ｂ…第１、第２リセス、４０ｄ…チャネル、４５…サイドウォール用絶縁層、４４ａ、４４ｂ…第１、第２側面、４５ａ、４５ｂ…サイドウォール、４６ａ、４６ｂ…第１、第２ソース/ドレインエクステンション、４７ａ、４７ｂ…ソース/ドレイン領域、５０…STMのプローブ、５１…二酸化シリコン層、５２…走査容量顕微鏡のプローブ。
DESCRIPTION OF
Claims (7)
前記半導体基板の上に順に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の横の前記半導体基板の穴に形成された、前記半導体基板の格子定数とは異なる格子定数を有するソース/ドレイン材料層と、
を有し、
前記穴の前記ゲート電極寄りの側面が前記半導体基板の二つの結晶面で構成され、該側面の断面形状が凸状であることを特徴とする半導体装置。 A semiconductor substrate;
A gate insulating film and a gate electrode sequentially formed on the semiconductor substrate;
A source / drain material layer having a lattice constant different from the lattice constant of the semiconductor substrate, formed in a hole of the semiconductor substrate next to the gate electrode;
Have
A semiconductor device, wherein a side surface of the hole near the gate electrode is constituted by two crystal planes of the semiconductor substrate, and a cross-sectional shape of the side surface is convex.
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成した後に、有機アルカリ溶液又はTMAHをエッチング液として用いて、前記ゲート電極の横の前記半導体基板に穴を形成する工程と、
前記穴に、前記半導体基板の格子定数とは異なる格子定数を有するソース/ドレイン材料層を形成する工程とを有し、
前記穴を形成する工程の前に、前記半導体基板に第１導電型不純物拡散領域を形成する工程と、前記半導体基板に、第２導電型不純物拡散領域を前記第１導電型不純物拡散領域よりも深く形成する工程とを有し、
前記穴を形成する工程において、前記穴を前記第１導電型不純物拡散領域よりも深く形成することを特徴とする半導体装置の製造方法。 Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film;
Forming a sidewall on a side surface of the gate electrode;
After forming the sidewall, using an organic alkaline solution or TMAH as an etchant, forming a hole in the semiconductor substrate next to the gate electrode;
Forming a source / drain material layer having a lattice constant different from the lattice constant of the semiconductor substrate in the hole ,
Before the step of forming the hole, a step of forming a first conductivity type impurity diffusion region in the semiconductor substrate; and a second conductivity type impurity diffusion region in the semiconductor substrate than the first conductivity type impurity diffusion region. A step of forming deeply,
In the step of forming the hole, the hole is formed deeper than the first conductivity type impurity diffusion region .
前記ゲート絶縁膜の上にゲート電極を形成する工程と、Forming a gate electrode on the gate insulating film;
前記ゲート電極の側面にサイドウォールを形成する工程と、Forming a sidewall on a side surface of the gate electrode;
前記サイドウォールを形成した後に、有機アルカリ溶液又はTMAHをエッチング液として用いて、前記ゲート電極の横の前記半導体基板に穴を形成する工程と、After forming the sidewall, using an organic alkaline solution or TMAH as an etchant, forming a hole in the semiconductor substrate next to the gate electrode;
前記穴に、前記半導体基板の格子定数とは異なる格子定数を有するソース/ドレイン材料層を形成する工程と、Forming a source / drain material layer having a lattice constant different from the lattice constant of the semiconductor substrate in the hole;
を有し、Have
前記穴の前記ゲート電極寄りの側面が前記半導体基板の二つの結晶面で構成され、該側面の断面形状が凸状であることを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device, wherein a side surface of the hole near the gate electrode is constituted by two crystal planes of the semiconductor substrate, and a cross-sectional shape of the side surface is convex.
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