JP5359142B2

JP5359142B2 - Transmission equipment

Info

Publication number: JP5359142B2
Application number: JP2008238869A
Authority: JP
Inventors: 洋照山本; 尊浩白川; 豊青木; 秀樹松井; 浩介中村; 裕幸辰川; 利郁横山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-09-18
Filing date: 2008-09-18
Publication date: 2013-12-04
Anticipated expiration: 2028-09-18
Also published as: JP2010074461A

Description

この発明は、任意の論理回路を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイス（Programmable logic device：以下、ＰＬＤと称す）、ＰＬＤを搭載するインタフェースカード（Interface card）及び伝送装置に関する。 The present invention relates to a programmable logic device (hereinafter, referred to as PLD) including a plurality of logic blocks that can constitute an arbitrary logic circuit, an interface card (PLD) mounted with the PLD, and a transmission device.

近年、伝送装置に内蔵されるインタフェースカードは、機能の拡張に柔軟に対応するため、ＰＬＤの一種であるＦＰＧＡ（Field Programmable Gate Array）を搭載したインタフェースカードが開発されている。 In recent years, an interface card equipped with an FPGA (Field Programmable Gate Array) which is a kind of PLD has been developed in order to flexibly cope with the expansion of functions of an interface card built in a transmission apparatus.

ＰＬＤは、論理回路の構成情報を含む回路情報を読み込ませることにより、内部の論理回路間の配線を自由に構成できると共に、一度作成した回路を必要に応じて何度でも再構成することが可能である。 By reading circuit information including logic circuit configuration information, the PLD can freely configure the wiring between the internal logic circuits, and can reconfigure the circuit once created as many times as necessary. It is.

また、ＦＰＧＡは、論理ブロック間及び配線間を接続するスイッチマトリクスを制御するビットストリームを外部から書き込むことによって、所望の論理回路を再構成することができるデバイスである。また、ＦＰＧＡは、内部回路構成の情報や論理ブロック間のスイッチマトリクス制御データを含む回路情報を記憶するメモリがデバイス内に設けられて、この回路情報により様々な動作特性を持たせることが可能である。 The FPGA is a device that can reconfigure a desired logic circuit by externally writing a bit stream that controls a switch matrix that connects between logic blocks and between wirings. The FPGA is provided with a memory for storing circuit information including internal circuit configuration information and switch matrix control data between logic blocks in the device, and the circuit information can have various operating characteristics. is there.

例えば、図８（ａ）に示す伝送装置１００ａは、内蔵するインタフェースカード１０１（第１のインタフェースカード１０１ａ、第２のインタフェースカード１０１ｂ）において、主信号を処理するブロックをＦＰＧＡで構成している。この従来の伝送装置１００ａは、インタフェースカード１０１の機能拡張を行なう場合に、インタフェースカード１０１に搭載されるＦＰＧＡのコンフィグレーションデータを書き換えたうえで、ＦＰＧＡ全体を再起動（リセット）して、その機能拡張に対応することが可能である。なお、図８（ａ）は従来の伝送装置の主要な構成を示す概略図である。 For example, in the transmission device 100a shown in FIG. 8A, in the built-in interface card 101 (first interface card 101a, second interface card 101b), the block for processing the main signal is configured by FPGA. When the conventional transmission apparatus 100a expands the function of the interface card 101, it rewrites the configuration data of the FPGA mounted on the interface card 101, restarts (resets) the entire FPGA, and the function It is possible to accommodate expansion. FIG. 8A is a schematic diagram showing a main configuration of a conventional transmission apparatus.

また、図８（ｂ）に示す伝送装置１００ｂは、伝送システムの信頼性を向上するために、運用系の第１のインタフェースカード１０１ａに対する予備系として、第３のインタフェースカード１０１ｃを内蔵する冗長構成としている。なお、図８（ｂ）は従来の他の伝送装置の主要な構成を示す概略図である。 Further, the transmission apparatus 100b shown in FIG. 8B has a redundant configuration in which the third interface card 101c is built in as a backup system for the first interface card 101a in the operation system in order to improve the reliability of the transmission system. It is said. FIG. 8B is a schematic diagram showing the main configuration of another conventional transmission apparatus.

例えば、第１のインタフェースカード１０１ａ及び第３のインタフェースカード１０１ｃの機能拡張が必要な場合には、第３のインタフェースカード１０１ｃのＦＰＧＡを書き換えて再起動する。そして、スイッチカード１０２のセレクタ回路及び分配回路（ＳＥＬ／ＤＩＳ）を用いて、主信号の経路を運用系側から予備系側に切り替えることで、主信号のデータ転送を停止することなく、サービスの停止を防止する仕組みが採られている。 For example, when the function expansion of the first interface card 101a and the third interface card 101c is necessary, the FPGA of the third interface card 101c is rewritten and restarted. Then, by using the selector circuit and the distribution circuit (SEL / DIS) of the switch card 102, the main signal path is switched from the operation system side to the standby system side, so that the data transfer of the main signal is not stopped. A mechanism to prevent outages is adopted.

なお、第１のインタフェースカード１０１ａ及び第３のインタフェースカード１０１ｃの機能拡張は、主信号の経路を運用系側から予備系側に切り替えた後に、第１のインタフェースカード１０１ａのＦＰＧＡを書き換えて再起動することで完了する。
特に、従来のインタフェースカードにおいては、サービスに影響することなく主信号の経路の切り替えを実施するために、伝送路の遅延差を吸収するためのバッファメモリを具備するものもある。また、ＦＰＧＡの内部ロジックの使用率は、機能拡張や高速信号処理部におけるタイミングの制約を確保するために、ある程度の余裕（空き領域）を確保しているのが一般的である。 The function expansion of the first interface card 101a and the third interface card 101c is performed by rewriting the FPGA of the first interface card 101a after switching the main signal path from the active system side to the standby system side. To complete.
In particular, some conventional interface cards include a buffer memory for absorbing the delay difference of the transmission path in order to switch the path of the main signal without affecting the service. Further, the usage rate of the internal logic of the FPGA generally secures a certain margin (free space) in order to ensure timing restrictions in the function expansion and high-speed signal processing unit.

また、従来の論理回路データ生成方法は、再構成可能なデバイス上に存在する故障情報と該デバイス上に実現されるべき論理回路データを受け取り、故障情報と論理回路データから故障回避の必要性を判定し、故障回避が必要であれば、論理回路データにおいて、デバイスの故障部分に当たる部分の機能を該論理回路データ内の空き部分で代用し、受け取った論理回路データに部分的な変更を加えて、故障を回避する論理回路データを高速に生成する（例えば、特許文献１参照）。
特開２００１−１３６０５８号公報 In addition, the conventional logic circuit data generation method receives failure information existing on a reconfigurable device and logic circuit data to be realized on the device, and eliminates the necessity of failure avoidance from the failure information and logic circuit data. If it is necessary to avoid the failure, the function of the part corresponding to the failed part of the device is substituted with the empty part in the logic circuit data in the logic circuit data, and the received logic circuit data is partially changed. Then, logic circuit data for avoiding a failure is generated at high speed (see, for example, Patent Document 1).
Japanese Patent Laid-Open No. 2001-136058

従来の伝送装置１００ａは、インタフェースカード１０１の機能拡張のために、ＦＰＧＡの空き領域を利用したＦＰＧＡの書き換えに、主信号の処理を行なうＦＰＧＡの再起動が必要となる。このため、従来の伝送装置１００ａは、ＦＰＧＡの再起動から必要な設定が完了するまでの時間が必要となり、サービスの中断が発生するという課題があった。 In the conventional transmission apparatus 100a, in order to expand the function of the interface card 101, it is necessary to restart the FPGA that processes the main signal in order to rewrite the FPGA using the empty space of the FPGA. For this reason, the conventional transmission apparatus 100a requires time from the restart of the FPGA until the necessary setting is completed, and there is a problem that the service is interrupted.

また、従来の伝送装置１００ｂは、冗長化するための予備系設備はもとより、サービスの無瞬断を実現するために、バッファメモリが必要となり、コスト及び消費電力の増加につながるという課題があった。 In addition, the conventional transmission apparatus 100b has a problem in that it requires a buffer memory in order to realize non-instantaneous service interruption as well as standby system equipment for redundancy, leading to an increase in cost and power consumption. .

また、従来の論理回路データ生成方法は、再構成可能なデバイスを部分的に修正して故障を回避するのであるが、故障箇所を消去することなく放置している。このため、再構成可能なデバイスは、論理回路データを書き換え再起動するまでは、故障箇所を使用できないうえに、稼動当初の空き領域の記憶容量が小さくなるという課題があった。 The conventional logic circuit data generation method partially corrects a reconfigurable device to avoid a failure, but leaves the failure portion without erasing it. For this reason, the reconfigurable device has a problem that the failure location cannot be used until the logic circuit data is rewritten and restarted, and the storage capacity of the free area at the beginning of operation becomes small.

この発明は、上述のような課題を解決するためになされたもので、冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、インタフェースカード及び伝送装置を提供するものである。 The present invention has been made in order to solve the above-described problems. It is possible to update the function without interrupting the operation of the device without using a redundant configuration, and the cost and power consumption of the redundant part. A programmable logic device, an interface card, and a transmission device can be provided.

この発明に係る伝送装置は、任意の論理回路を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイスを搭載し、当該プログラマブルロジックデバイスが、入力される入力信号を複数に分配し、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路に対して、前記分配された信号を出力する分配手段と、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路からの各出力信号のうちいずれかを選択する選択手段と、前記論理ブロックに新規に構成される論理回路に出力信号を出力するように前記分配手段を制御すると共に、前記論理ブロックに新規に構成される論理回路からの出力信号を出力するように前記選択手段を制御する制御手段と、を備える伝送装置において、一の伝送路から入力される光信号を他の伝送路に出力するクロスコネクトスイッチユニットと、前記クロスコネクトスイッチユニットとのインタフェースとなるクロスコネクトスイッチインタフェース部、オーバヘッド処理を行なうＳＴＭ処理部、及び前記伝送路から受信するＳＴＭ−ｎ回線の光信号を電気信号に変換する光／電気変換部を有するＳＯＮＥＴ／ＳＤＨ系のインタフェースユニットと、を備え、前記ＳＴＭ処理部及び／又はクロスコネクトスイッチインタフェース部が、前記プログラマブルロジックデバイスにより構成され、疎通確認、保守及び／又は点検を行なう場合に、ＰＮパタンを発生して他の装置及び／又は前記クロスコネクトスイッチユニットに出力するＰＮパタン発生部と、当該他の装置及び／又はクロスコネクトスイッチユニットからのＰＮパタンを検出して誤りをチェックするＰＮパタン検出部とが、前記プログラマブルロジックデバイスの部分再構成により、前記プログラマブルロジックデバイス内部の空き領域に生成されるものである。
A transmission apparatus according to the present invention includes a programmable logic device including a plurality of logic blocks that can form an arbitrary logic circuit, and the programmable logic device distributes an input signal to be input into a plurality of signals and has already been supplied to the logic blocks. Distributing means for outputting the distributed signal with respect to the configured logic circuit and the logic circuit newly configured in the logic block, and the logic circuit already configured in the logic block and the logic block newly Selecting means for selecting one of the output signals from the configured logic circuit; and controlling the distributing means to output an output signal to the logic circuit newly configured in the logic block, and the logic Control means for controlling the selection means to output an output signal from a logic circuit newly configured in the block; A cross-connect switch unit that outputs an optical signal input from one transmission path to another transmission path, a cross-connect switch interface that serves as an interface with the cross-connect switch unit, and an STM that performs overhead processing A SONET / SDH interface unit having an optical / electrical converter that converts an optical signal of an STM-n line received from the transmission path into an electrical signal, and the STM processor and / or the cross When the connect switch interface unit is configured by the programmable logic device and performs communication confirmation, maintenance, and / or inspection, generates a PN pattern and outputs it to another device and / or the cross-connect switch unit. Department and other Those with PN pattern detector which detects the PN pattern from the location and / or cross-connect switch unit checks error by partial reconfiguration of the programmable logic device, which is generated in the programmable logic device inside the free space It is.

開示のプログラムロジックデバイスは、冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるという効果を奏する。 The disclosed program logic device has an effect that it is possible to update the function without interrupting the operation of the device without using a redundant configuration, and to reduce the cost and power consumption for redundancy.

（本発明の第１の実施形態）
図１は第１の実施形態に係る伝送装置の主要な構成を示す概略図、図２（ａ）は図１に示すＦＰＧＡ内部に組み込まれた内部ロジックの一例を示すブロック図、図２（ｂ）は図２（ａ）に示すブロック図に新規な論理回路を追加した状態を示すブロック図、図３（ａ）は図２（ｂ）に示す新規な論理回路を運用系に切り替えた状態を示すブロック図、図３（ｂ）は図３（ａ）に示す非運用系の論理回路を削除した状態を示すブロック図、図４（ａ）はＳＯＮＥＴ／ＳＤＨで使用されるフレーム構造の一例（ＳＴＭ−１／ＯＣ−３）、図４（ｂ）はイーサネット（登録商標）で使用されるＭＡＣフレーム構造である。 (First embodiment of the present invention)
FIG. 1 is a schematic diagram showing the main configuration of the transmission apparatus according to the first embodiment, FIG. 2A is a block diagram showing an example of internal logic incorporated in the FPGA shown in FIG. 1, and FIG. ) Is a block diagram showing a state where a new logic circuit is added to the block diagram shown in FIG. 2A, and FIG. 3A is a state where the new logic circuit shown in FIG. 2B is switched to the active system. 3B is a block diagram showing a state in which the non-operational logic circuit shown in FIG. 3A is deleted, and FIG. 4A is an example of a frame structure used in SONET / SDH ( STM-1 / OC-3) and FIG. 4B are MAC frame structures used in Ethernet (registered trademark).

以下、この第１の実施形態においては、ＦＰＧＡを搭載したインタフェースカードについて説明するが、ＦＰＧＡの部分再構成（partial reconfiguration）を利用できるのであれば、インタフェースカードに限られるものではなく、スイッチカードなどであってもよい。なお、ＦＰＧＡの部分再構成は、ＦＰＧＡ全体ではなく、特定の領域だけを書き換えることができる機能であり、特に、動作中の他の回路を停止せずに、部分再構成を行なうことを、動的部分再構成（dynamic partial reconfiguration）と称す。 Hereinafter, in the first embodiment, an interface card equipped with an FPGA will be described. However, as long as the partial reconfiguration of the FPGA can be used, the interface card is not limited to the interface card, but a switch card or the like. It may be. Note that the partial reconfiguration of the FPGA is a function that can rewrite only a specific area, not the entire FPGA, and in particular, the partial reconfiguration can be performed without stopping other circuits in operation. This is called dynamic partial reconfiguration.

また、この第１の実施形態においては、インタフェースカードに搭載するＰＬＤとしてＦＰＧＡを用いて説明するが、部分再構成の機能を有しているのであれば、ＦＰＧＡに限られるものでない。例えば、ＦＰＧＡの代替品として、ＰＬＤの一種であるＣＰＬＤ（Complex Programmable Logic Device）、ＳＰＬＤ（Simple Programmable Logic Device）、ＰＡＬ（Programmable Array Logic）又はＧＡＬ（Generic Array Logic）などが考えられる。 In the first embodiment, an FPGA is used as the PLD mounted on the interface card. However, the FPGA is not limited to the FPGA as long as it has a partial reconfiguration function. For example, CPLD (Complex Programmable Logic Device), SPLD (Simple Programmable Logic Device), PAL (Programmable Array Logic), or GAL (Generic Array Logic), which is a kind of PLD, can be considered as an alternative to FPGA.

図１において、伝送装置１００は、図示しない拡張スロットに差し込んで利用する拡張カードとして、部分再構成の機能を有するＦＰＧＡ１０を搭載したインタフェースカード１０１、既存のスイッチカード１０２及びＣＰＵカード１０３を備えている。 In FIG. 1, a transmission apparatus 100 includes an interface card 101 on which an FPGA 10 having a partial reconfiguration function, an existing switch card 102, and a CPU card 103 are used as expansion cards that are inserted into expansion slots (not shown). .

インタフェースカード１０１は、伝送装置１００に入出力インタフェースを追加する拡張カードであり、拡張スロットに挿入して使用し、伝送装置１００本体が標準で有しない入出力機能を後から追加することができる。 The interface card 101 is an expansion card that adds an input / output interface to the transmission apparatus 100. The interface card 101 is inserted into an expansion slot and used, and an input / output function that the transmission apparatus 100 main body does not have as a standard can be added later.

インタフェースカード１０１は、図示しない基板上に実装され部分再構成が可能なＦＰＧＡ１０と、基板上にＦＰＧＡ１０に対応して実装されＦＰＧＡ１０に設定されるコンフィグレーションデータが格納される図示しないコンフィグレーションメモリとを少なくとも備えている。 The interface card 101 includes an FPGA 10 that is mounted on a board (not shown) and that can be partially reconfigured, and a configuration memory (not shown) that is mounted on the board in correspondence with the FPGA 10 and stores configuration data set in the FPGA 10. At least.

このコンフィグレーションデータは、論理回路の機能仕様をハードウェア記述言語で表現した論理合成可能な記述レベルの設計データであり、回路図のＲＴＬ（Register Transfer Level：レジスタ転送レベル）及びＦＰＧＡ１０の機能を実現するためのデバイス依存部分が論理合成され、ＦＰＧＡ１０の配置配線情報を作成するフィッティング及び回路要素間の配線を生成するルーティングされたネットリスト情報である。 This configuration data is design level design data that can be logically synthesized that expresses the functional specifications of the logic circuit in a hardware description language, and realizes the RTL (Register Transfer Level) and FPGA 10 functions of the circuit diagram. The device-dependent portion for performing the above is logic-synthesized, fitting for creating the placement and routing information of the FPGA 10, and routed netlist information for creating the wiring between circuit elements.

ＦＰＧＡ１０は、インタフェースカード１０１の電源投入によって、例えば、図２（ａ）に示すように、論理ブロックに構成された論理回路１、分配回路部２、セレクタ回路部３及び切り替え制御部４がマッピングされ、伝送路からの主信号に対して動作できるような内部ロジックが組み込まれることになる。なお、図２（ａ）においては、論理回路１として、論理ブロックＡに構成された第１の論理回路１ａ、論理ブロックＢに構成された第２の論理回路１ｂ、論理ブロックＣに構成された第３の論理回路１ｃ、論理ブロックＤに構成された第４の論理回路１ｄ及び論理ブロックＥに構成された第５の論理回路１ｅが配設され、各論理回路１からの信号の流れを示しているが、この論理回路１の個数及び信号の流れに限られるものではない。 In the FPGA 10, when the interface card 101 is turned on, for example, as shown in FIG. 2A, the logic circuit 1, the distribution circuit unit 2, the selector circuit unit 3, and the switching control unit 4 configured in a logic block are mapped. Internal logic that can operate on the main signal from the transmission line is incorporated. 2A, the logic circuit 1 includes a first logic circuit 1a configured in the logic block A, a second logic circuit 1b configured in the logic block B, and a logic block C. A third logic circuit 1c, a fourth logic circuit 1d configured in the logic block D, and a fifth logic circuit 1e configured in the logic block E are provided, and signal flows from the respective logic circuits 1 are shown. However, the number of logic circuits 1 and the signal flow are not limited.

分配回路部２は、各論理回路１の入力側に接続され、一の経路を流れる信号をニの経路に分配して出力する分配回路（ＤＩＳ）である。なお、図２（ａ）においては、第１の論理回路１ａの入力側に第１の分配回路部２ａが接続され、第２の論理回路１ｂの入力側に第２の分配回路部２ｂが接続されている。また、図２（ａ）においては、第３の論理回路１ｃの入力側に第３の分配回路部２ｃが接続され、第４の論理回路１ｄの入力側に第４の分配回路部２ｄが接続され、第５の論理回路１ｅの入力側に第５の分配回路部２ｅが接続されている。 The distribution circuit unit 2 is a distribution circuit (DIS) that is connected to the input side of each logic circuit 1 and distributes and outputs a signal that flows through one path to a second path. In FIG. 2A, the first distribution circuit section 2a is connected to the input side of the first logic circuit 1a, and the second distribution circuit section 2b is connected to the input side of the second logic circuit 1b. Has been. 2A, the third distribution circuit unit 2c is connected to the input side of the third logic circuit 1c, and the fourth distribution circuit unit 2d is connected to the input side of the fourth logic circuit 1d. The fifth distribution circuit unit 2e is connected to the input side of the fifth logic circuit 1e.

セレクタ回路部３は、各論理回路１の出力側に接続され、ニの経路のうち一の経路を流れる信号を選択して出力するセレクタ回路（ＳＥＬ）である。なお、図２（ａ）においては、第１の論理回路１ａの出力側に第１のセレクタ回路部３ａが接続され、第２の論理回路１ｂの出力側に第２のセレクタ回路部３ｂが接続されている。また、図２（ａ）においては、第３の論理回路１ｃの出力側に第３のセレクタ回路部３ｃが接続され、第４の論理回路１ｄの出力側に第４のセレクタ回路部３ｄが接続され、第５の論理回路１ｅの出力側に第５のセレクタ回路部３ｅが接続されている。
切り替え制御部４は、各論理回路１における、分配回路部２及びセレクタ回路部３による出力信号の方路の切り替えを制御する。 The selector circuit unit 3 is connected to the output side of each logic circuit 1 and is a selector circuit (SEL) that selects and outputs a signal flowing through one of the two paths. In FIG. 2A, the first selector circuit unit 3a is connected to the output side of the first logic circuit 1a, and the second selector circuit unit 3b is connected to the output side of the second logic circuit 1b. Has been. In FIG. 2A, the third selector circuit unit 3c is connected to the output side of the third logic circuit 1c, and the fourth selector circuit unit 3d is connected to the output side of the fourth logic circuit 1d. The fifth selector circuit unit 3e is connected to the output side of the fifth logic circuit 1e.
The switching control unit 4 controls switching of the route of the output signal by the distribution circuit unit 2 and the selector circuit unit 3 in each logic circuit 1.

次に、ＦＰＧＡ１０の部分再構成を利用して、本実施形態に係るインタフェースカード１０１における機能拡張のための処理手順について、図２及び図３を用いて説明する。
まず、インタフェースカード１０１を搭載した伝送装置１００の電源を投入すると、インタフェースカード１０１は、ＦＰＧＡ１０に対して、コンフィグレーションメモリからコンフィグレーションデータが読み出されてコンフィグレーションを開始する。そして、インタフェースカード１０１は、ＦＰＧＡ１０に対して、所望の論理回路がそれぞれ設定されてコンフィグレーションを終了する。 Next, a processing procedure for function expansion in the interface card 101 according to the present embodiment using the partial reconfiguration of the FPGA 10 will be described with reference to FIGS. 2 and 3.
First, when the transmission apparatus 100 equipped with the interface card 101 is turned on, the interface card 101 reads configuration data from the configuration memory to the FPGA 10 and starts configuration. In the interface card 101, desired logic circuits are respectively set for the FPGA 10, and the configuration ends.

なお、図２（ａ）においては、インタフェースカード１０１の起動時に、第１の論理回路１ａ、第２の論理回路１ｂ、第３の論理回路１ｃ、第４の論理回路１ｄ及び第５の論理回路１ｅがそれぞれ選択されるように、切り替え制御部４により各分配回路部２の設定を実施する。 In FIG. 2A, when the interface card 101 is activated, the first logic circuit 1a, the second logic circuit 1b, the third logic circuit 1c, the fourth logic circuit 1d, and the fifth logic circuit are illustrated. The switching control unit 4 sets each distribution circuit unit 2 so that 1e is selected.

すなわち、切り替え制御部４は、第１の分配回路部２ａを制御して、第１の分配回路部２ａからの出力信号を第１の論理回路１ａに出力させる。また、切り替え制御部４は、第２の分配回路部２ｂを制御して、第２の分配回路部２ｂからの出力信号を第２の論理回路１ｂに出力させ、第３の分配回路部２ｃを制御して、第３の分配回路部２ｃからの出力信号を第３の論理回路１ｃに出力させる。また、切り替え制御部４は、第４の分配回路部２ｄを制御して、第４の分配回路部２ｄからの出力信号を第４の論理回路１ｄに出力させ、第５の分配回路部２ｅを制御して、第５の分配回路部２ｅからの出力信号を第５の論理回路１ｅに出力させる。 That is, the switching control unit 4 controls the first distribution circuit unit 2a to output the output signal from the first distribution circuit unit 2a to the first logic circuit 1a. Further, the switching control unit 4 controls the second distribution circuit unit 2b to output the output signal from the second distribution circuit unit 2b to the second logic circuit 1b, and the third distribution circuit unit 2c. By controlling, the output signal from the third distribution circuit unit 2c is output to the third logic circuit 1c. In addition, the switching control unit 4 controls the fourth distribution circuit unit 2d to output the output signal from the fourth distribution circuit unit 2d to the fourth logic circuit 1d, and the fifth distribution circuit unit 2e. By controlling, the output signal from the fifth distribution circuit unit 2e is output to the fifth logic circuit 1e.

さらに、切り替え制御部４は、第１のセレクタ回路部３ａを制御して、第１の論理回路１ａからの出力信号を第１のセレクタ回路部３ａからの出力信号とする。また、切り替え制御部４は、第２のセレクタ回路部３ｂを制御して、第２の論理回路１ｂからの出力信号を第２のセレクタ回路部３ｂからの出力信号とし、第３のセレクタ回路部３ｃを制御して、第３の論理回路１ｃからの出力信号を第３のセレクタ回路部３ｃからの出力信号とする。また、切り替え制御部４は、第４のセレクタ回路部３ｄを制御して、第４の論理回路１ｄからの出力信号を第４のセレクタ回路部３ｄからの出力信号とし、第５のセレクタ回路部３ｅを制御して、第５の論理回路１ｅからの出力信号を第５のセレクタ回路部３ｅからの出力信号とする。
これにより、インタフェースカード１０１は、通常のインタフェースカードとして機能して、伝送装置１００による通常の運用を開始することができる。 Further, the switching control unit 4 controls the first selector circuit unit 3a so that the output signal from the first logic circuit 1a becomes the output signal from the first selector circuit unit 3a. In addition, the switching control unit 4 controls the second selector circuit unit 3b so that the output signal from the second logic circuit 1b becomes the output signal from the second selector circuit unit 3b, and the third selector circuit unit 3c is controlled so that the output signal from the third logic circuit 1c becomes the output signal from the third selector circuit unit 3c. In addition, the switching control unit 4 controls the fourth selector circuit unit 3d so that the output signal from the fourth logic circuit 1d is the output signal from the fourth selector circuit unit 3d, and the fifth selector circuit unit 3e is controlled so that the output signal from the fifth logic circuit 1e becomes the output signal from the fifth selector circuit unit 3e.
Thereby, the interface card 101 functions as a normal interface card and can start normal operation by the transmission apparatus 100.

ここで、伝送装置１００の運用中に、インタフェースカード１０１における機能の拡張（例えば、第２の論理回路１ｂの更新）が必要になった場合を想定する。
まず、ＦＰＧＡ１０は、部分再構成により、図２（ｂ）に示すように、第２の論理回路１ｂに対応する、論理ブロックＢ’に新規に構成される論理回路（以下、新規な論理回路１１と称す）を、ＦＰＧＡ１０内部の空き領域に生成する。また、新規な論理回路１１は、第２の分配回路部２ｂ及び第２のセレクタ回路部３ｂに接続されることになる。なお、新規な論理回路１１は、生成するための専用の領域を予め確保するものではなく、必要が生じた場合に、ＦＰＧＡ１０内部の空き領域を利用するものである。また、新規な論理回路１１は、空き領域を論理回路１毎に設けるのでなく、ＦＰＧＡ１０内部の空き領域を全ての論理回路１間で共通して使用する。 Here, it is assumed that the function of the interface card 101 (for example, the update of the second logic circuit 1b) becomes necessary during the operation of the transmission apparatus 100.
First, the FPGA 10 performs a partial reconfiguration, as shown in FIG. 2B, a logic circuit (hereinafter referred to as a new logic circuit 11) newly configured in a logic block B ′ corresponding to the second logic circuit 1b. Is generated in a free area inside the FPGA 10. Also, the new logic circuit 11 is connected to the second distribution circuit unit 2b and the second selector circuit unit 3b. Note that the new logic circuit 11 does not reserve a dedicated area for generation in advance, but uses a free area inside the FPGA 10 when necessary. Further, the new logic circuit 11 does not provide an empty area for each logic circuit 1, but uses the empty area inside the FPGA 10 in common among all the logic circuits 1.

そして、新規な論理回路１１は動作を開始する。
このとき、切り替え制御部４は、第２の分配回路部２ｂを制御して、主信号及び第１の論理回路１ａにより処理された信号を、第２の論理回路１ｂ及び新規な論理回路１１に分配させる。
また、切り替え制御部４は、第２のセレクタ回路部３ｂを制御して、第２の論理回路１ｂ及び新規な論理回路１１により処理された信号のうち、第２の論理回路１ｂにより処理された信号を選択させ、第４の論理回路１ｄ及び第５の論理回路１ｅに対して信号を出力する。 Then, the new logic circuit 11 starts operation.
At this time, the switching control unit 4 controls the second distribution circuit unit 2b to transfer the main signal and the signal processed by the first logic circuit 1a to the second logic circuit 1b and the new logic circuit 11. Distribute.
In addition, the switching control unit 4 controls the second selector circuit unit 3b, and the signal processed by the second logic circuit 1b among the signals processed by the second logic circuit 1b and the new logic circuit 11 is processed. A signal is selected and a signal is output to the fourth logic circuit 1d and the fifth logic circuit 1e.

そして、切り替え制御部４は、第２のセレクタ回路部３ｂに対して制御信号を出力して、所定のタイミングにより、図３（ａ）に示すように、第２の論理回路１ｂから新規な論理回路１１に運用面を切り替える。 Then, the switching control unit 4 outputs a control signal to the second selector circuit unit 3b, and generates a new logic from the second logic circuit 1b at a predetermined timing as shown in FIG. The operation side is switched to the circuit 11.

すなわち、切り替え制御部４は、第２の分配回路部２ｂを制御して、第２の分配回路部２ｂからの出力信号を新規な論理回路１１に出力すると共に、第２のセレクタ回路部３ｂを制御して、新規な論理回路１１からの出力信号を第２のセレクタ回路部３ｂからの出力信号とする。 That is, the switching control unit 4 controls the second distribution circuit unit 2b to output the output signal from the second distribution circuit unit 2b to the new logic circuit 11, and the second selector circuit unit 3b. The output signal from the new logic circuit 11 is controlled as the output signal from the second selector circuit unit 3b.

ここで、伝送装置１００がＳＯＮＥＴ（Synchronous Digital Hierarchy）／ＳＤＨ（Synchronous Optical NETwork）系の場合には、８ｋＨｚ等の網同期信号に同期して動作するために、所定のタイミングとして、フレーム同期パルス（frame synchronizing pulse：ＦＰ）に同期して運用面を切り替えることで、伝送装置１００の無瞬断の切り替えが可能となる。 Here, when the transmission apparatus 100 is a SONET (Synchronous Digital Hierarchy) / SDH (Synchronous Optical NETwork) system, it operates in synchronization with a network synchronization signal of 8 kHz or the like, so that a frame synchronization pulse ( By switching the operation surface in synchronization with frame synchronizing pulse (FP), the transmission device 100 can be switched without interruption.

なお、フレーム同期パルスとは、ＳＯＮＥＴ／ＳＤＨの規格に従い生成したタイミングであり、例えば、図４（ａ）に示すように、各フレームの先頭位置にパルスが生成されるようにすることで、各フレーム間の境目を識別又はフレーム生成タイミングとして使用可能となる。
また、切り替え制御部４は、各フレームのフレーム同期パルスを監視して、あるフレーム同期パルスの時点で、第２の論理回路１ｂから新規な論理回路１１に運用面を切り替えることになる。 The frame synchronization pulse is a timing generated according to the SONET / SDH standard. For example, as shown in FIG. 4A, each pulse is generated at the head position of each frame. The boundary between frames can be used as identification or frame generation timing.
Further, the switching control unit 4 monitors the frame synchronization pulse of each frame, and switches the operation surface from the second logic circuit 1b to the new logic circuit 11 at the time of a certain frame synchronization pulse.

また、イーサネット（Ethernet；登録商標）の規格には、図４（ｂ）に示すように、各フレーム同士の間には、９６ビット時間以上の信号の無いフレーム間ギャップ（inter frame gap：ＩＦＧ）（別称として、パケット間ギャップ（inter packet gap：ＩＰＧ））が確保されている。このため、伝送装置１００がイーサネット（登録商標）系の場合には、所定のタイミングとして、フレーム間ギャップに同期して運用面を切り替えることで、伝送装置１００の無瞬断の切り替えが可能となる。 In addition, in the Ethernet (registered trademark) standard, as shown in FIG. 4B, there is no interframe gap (IFG) between each frame without a signal of 96 bit time or more. (Alternatively, an inter-packet gap (IPG)) is secured. For this reason, when the transmission apparatus 100 is an Ethernet (registered trademark) system, it is possible to switch the transmission apparatus 100 without interruption by switching the operation side in synchronization with the inter-frame gap as a predetermined timing. .

なお、切り替え制御部４は、各フレーム間のフレーム間ギャップを監視して、あるフレーム間ギャップの時点で、第２の論理回路１ｂから新規な論理回路１１に運用面を切り替えることになる。
そして、ＦＰＧＡ１０は、部分再構成により、図３（ｂ）に示すように、第２の論理回路１ｂを削除することで、空き領域の記憶容量を増加させることができる。 The switching control unit 4 monitors the inter-frame gap between the frames, and switches the operation surface from the second logic circuit 1b to the new logic circuit 11 at a certain inter-frame gap.
Then, the FPGA 10 can increase the storage capacity of the free area by deleting the second logic circuit 1b by partial reconfiguration as shown in FIG. 3B.

以上のように、本実施形態に係るインタフェースカード１０１においては、他のインタフェースカードを併用する冗長構成を取らず、伝送装置１００の運用を中断することなく、機能を拡張することができるという作用効果を奏する。 As described above, in the interface card 101 according to the present embodiment, the function can be expanded without taking a redundant configuration using another interface card together and without interrupting the operation of the transmission apparatus 100. Play.

また、本実施形態に係るインタフェースカード１０１においては、ＦＰＧＡ１０の部分再構成により不要になった論理回路１を削除することで、後に行なう部分再構成により生成する新規な論理回路１１のための空き領域を確保することができる。
特に、本実施形態に係るインタフェースカード１０１においては、ＦＰＧＡ１０の部分再構成の度に、新規な論理回路１１を生成し、不要になった論理回路１を削除することで、空き容量における記憶容量の全体的な変化量が小さく、カード起動時の初期段階に、空き領域の記憶容量が小さい場合であっても、部分再構成を繰り返すことができる。 Further, in the interface card 101 according to the present embodiment, by deleting the logic circuit 1 that is no longer necessary due to the partial reconfiguration of the FPGA 10, an empty area for the new logic circuit 11 generated by the partial reconfiguration performed later. Can be secured.
In particular, in the interface card 101 according to the present embodiment, a new logic circuit 11 is generated every time the FPGA 10 is partially reconfigured, and the unnecessary logic circuit 1 is deleted. Even when the overall change amount is small and the storage capacity of the free area is small at the initial stage when the card is activated, the partial reconstruction can be repeated.

なお、本実施形態においては、図２及び図３を用いて、一の論理回路１（第２の論理回路１ｂ）の更新について説明したが、複数の論理回路１の更新に対して、ＦＰＧＡ１０の部分再構成を同時に行なってもよい。これにより、部分再構成により複数の論理回路１を更新するための複数回の手順や部分再構成に必要な時間を減少することができる。 In the present embodiment, the update of one logic circuit 1 (second logic circuit 1b) has been described with reference to FIGS. 2 and 3. Partial reconstruction may be performed simultaneously. As a result, a plurality of procedures for updating the plurality of logic circuits 1 by partial reconfiguration and time required for partial reconfiguration can be reduced.

ここで、図２（ａ）に示す各論理回路１のＦＰＧＡ１０の使用率が、例えば、第１の論理回路１ａを１０％とし、第２の論理回路１ｂを１０％とし、第３の論理回路１ｃを２０％とし、第４の論理回路１ｄを２０％とし、第５の論理回路１ｅを１０％とした場合に、ＦＰＧＡ１０内部には、３０％の空き領域が存在する。 Here, the usage rate of the FPGA 10 of each logic circuit 1 shown in FIG. 2A is, for example, 10% for the first logic circuit 1a, 10% for the second logic circuit 1b, and the third logic circuit. When 1c is set to 20%, the fourth logic circuit 1d is set to 20%, and the fifth logic circuit 1e is set to 10%, 30% of free space exists in the FPGA 10.

この場合には、３０％以下の空き領域の使用であれば、一又は複数の新規な論理回路１１を生成（部分再構成）することが可能であり、例えば、第１の論理回路１ａ及び第２の論理回路１ｂを同時に更新することも可能である。 In this case, one or a plurality of new logic circuits 11 can be generated (partially reconfigured) as long as 30% or less of the free space is used. For example, the first logic circuit 1a and the first logic circuit 11 It is also possible to update the two logic circuits 1b at the same time.

なお、第１の論理回路１ａ及び第２の論理回路１ｂにそれぞれ対応する新規な論理回路１１を同時に生成した後は、論理回路１毎に分配回路部２及びセレクタ回路部３による切り替えを行なう。そして、不要となった第１の論理回路１ａ及び第２の論理回路１ｂを削除することで、新たな空き領域を確保することができる。 Note that after the new logic circuits 11 corresponding to the first logic circuit 1a and the second logic circuit 1b are simultaneously generated, the distribution circuit unit 2 and the selector circuit unit 3 are switched for each logic circuit 1. Then, by deleting the first logic circuit 1a and the second logic circuit 1b that are no longer necessary, a new empty area can be secured.

（本発明の第２の実施形態）
図５（ａ）は第２の実施形態に係る伝送装置の部分再構成前の主要な構成を示す概略図、図５（ｂ）は図５（ａ）に示す伝送装置の部分再構成後の主要な構成を示す概略図、図６は図５（ｂ）に示すＰＮパタン発生部及びＰＮパタン検出部による処理を説明するための説明図である。図５及び図６において、図１〜図４と同じ符号は、同一又は相当部分を示し、その説明を省略する。 (Second embodiment of the present invention)
FIG. 5A is a schematic diagram illustrating a main configuration before partial reconfiguration of the transmission apparatus according to the second embodiment, and FIG. 5B is a diagram after partial reconfiguration of the transmission apparatus illustrated in FIG. FIG. 6 is an explanatory diagram for explaining processing by the PN pattern generation unit and the PN pattern detection unit shown in FIG. 5B. 5 and FIG. 6, the same reference numerals as those in FIGS.

図５において、伝送装置２００は、一の伝送路から入力される光信号を他の伝送路に出力するクロスコネクトスイッチユニット２０１と、クロスコネクトスイッチユニット２０１とのインタフェースとなるクロスコネクトスイッチインタフェース部２１、オーバヘッド処理などを行なうＳＴＭ処理部２２、及び伝送路から受信するＳＴＭ−ｎ回線の光信号を電気信号に変換する光／電気変換部２３を有するＳＯＮＥＴ／ＳＤＨ系のインタフェースユニット２０２と、を備えている。 In FIG. 5, a transmission apparatus 200 includes a cross-connect switch unit 201 that outputs an optical signal input from one transmission path to another transmission path, and a cross-connect switch interface unit 21 that serves as an interface between the cross-connect switch unit 201. A SONET / SDH interface unit 202 having an STM processing unit 22 that performs overhead processing and an optical / electrical conversion unit 23 that converts an optical signal of an STM-n line received from a transmission path into an electrical signal. ing.

なお、ＳＴＭ（Synchronous Transport Module：同期転送モジュール）とは、高速デジタル通信方式「ＳＤＨ」における、多重化の単位となる仮想的な通信回線である。また、ＳＤＨでは、１５５．５２Ｍｂｐｓの論理回線を多重化の単位としており、これをＳＴＭ−１と称す。また、ＳＴＭ−１回線には、通常の電話回線として２０１６回線を収容（２０１６チャネルを多重化）できる。さらに、ＳＴＭは４の倍数の本数を多重化することができ、４本多重化したＳＴＭ−４（６２２．０８Ｍｂｐｓ）、１６本多重化したＳＴＭ−１６（２４８８．３２Ｍｐｓ）、６４本多重化したＳＴＭ−６４（９９５３．２８Ｍｂｐｓ）などが標準化されている。 The STM (Synchronous Transport Module) is a virtual communication line that is a unit of multiplexing in the high-speed digital communication system “SDH”. In SDH, a 155.52 Mbps logical line is used as a multiplexing unit, and this is referred to as STM-1. Further, the STM-1 line can accommodate 2016 lines as normal telephone lines (multiplexing 2016 channels). Furthermore, STM can multiplex a number that is a multiple of four, STM-4 (622.08 Mbps) multiplexed four, STM-16 (2488.32 Mbps) multiplexed sixteen, 64 multiplexed. STM-64 (9953.28 Mbps) and the like are standardized.

また、この第２の実施形態においては、ＳＯＮＥＴ／ＳＤＨ系のインタフェースユニット２０２を例に挙げて説明するが、イーサネット（登録商標）系などのインタフェースユニットに対して、本発明を適用してもよく、インタフェースの条件を限定するものではない。 In the second embodiment, the SONET / SDH interface unit 202 will be described as an example. However, the present invention may be applied to an Ethernet (registered trademark) interface unit. The interface conditions are not limited.

ＳＴＭ処理部２２は、ＦＰＧＡ１０により構成され、インタフェースカード１０１の電源投入によって、通常のＳＴＭ処理部の機能を有する図示しない論理回路の他に、分配回路部２、セレクタ回路部３及び切り替え制御部４がマッピングされ、伝送路からの信号に対して動作できるような内部ロジックが組み込まれることになる。 The STM processing unit 22 is configured by the FPGA 10, and when the interface card 101 is turned on, in addition to a logic circuit (not shown) having a function of a normal STM processing unit, the distribution circuit unit 2, the selector circuit unit 3, and the switching control unit 4 Are mapped, and an internal logic that can operate on a signal from the transmission line is incorporated.

また、ＳＴＭ処理部２２は、例えば、サービスイン時の疎通確認、保守及び／又は点検などを行なう場合のように、必要に応じて、ＰＮパタン発生部５及びＰＮパタン検出部６が、ＦＰＧＡ１０の部分再構成により、ＦＰＧＡ１０内部の空き領域に生成される。
ＰＮパタン発生部５は、疑似ランダムビット列（ＰＮ（Pseudo Noise）パタン：以下、ＰＮパタンと称す）を発生して他の装置に出力する機能を有する。
ＰＮパタン検出部６は、他の装置からのＰＮパタンを検出して誤りをチェックする機能を有する。 Further, the STM processing unit 22 is configured so that the PN pattern generation unit 5 and the PN pattern detection unit 6 are connected to the FPGA 10 as necessary, for example, when performing communication check, maintenance and / or inspection at the time of service-in. It is generated in a free area inside the FPGA 10 by partial reconstruction.
The PN pattern generation unit 5 has a function of generating a pseudo random bit string (PN (Pseudo Noise) pattern: hereinafter referred to as a PN pattern) and outputting it to another device.
The PN pattern detection unit 6 has a function of detecting a PN pattern from another device and checking for an error.

なお、分配回路部２は、一の経路を流れる信号をニの経路に分配して出力する分配回路（ＤＩＳ）であり、ＦＰＧＡ１０の部分再構成により、出力側の二の経路のうち一の経路として、ＰＮパタン検出部６を構成する論理回路の入力側に接続される。
また、セレクタ回路部３は、ニの経路のうち一の経路を流れる信号を選択して出力するセレクタ回路（ＳＥＬ）であり、ＦＰＧＡ１０の部分再構成により、入力側の二の経路のうち一の経路として、ＰＮパタン発生部５を構成する論理回路の出力側に接続される。 The distribution circuit unit 2 is a distribution circuit (DIS) that distributes and outputs a signal flowing in one path to the second path, and is one of the two paths on the output side by partial reconfiguration of the FPGA 10. Are connected to the input side of the logic circuit constituting the PN pattern detector 6.
The selector circuit unit 3 is a selector circuit (SEL) that selects and outputs a signal that flows through one of the two paths, and is one of the two paths on the input side by partial reconfiguration of the FPGA 10. The path is connected to the output side of the logic circuit constituting the PN pattern generator 5.

次に、ＦＰＧＡ１０の部分再構成を利用して、本実施形態に係る伝送装置２００（第１の伝送装置２００ａ、第２の伝送装置２００ｂ）における、サービスイン時の疎通確認について、図５及び図６を用いて説明する。 Next, communication confirmation at the time of service-in in the transmission apparatus 200 (first transmission apparatus 200a and second transmission apparatus 200b) according to the present embodiment using the partial reconfiguration of the FPGA 10 will be described with reference to FIGS. 6 will be described.

まず、インタフェースユニット２０２を搭載した伝送装置２００の電源を投入すると、インタフェースユニット２０２は、ＦＰＧＡ１０に対して、コンフィグレーションメモリからコンフィグレーションデータが読み出されてコンフィグレーションを開始する。そして、インタフェースユニット２０２は、ＦＰＧＡ１０に対して、所望の論理回路がそれぞれ設定されてコンフィグレーションを終了する。 First, when the power of the transmission apparatus 200 equipped with the interface unit 202 is turned on, the interface unit 202 reads configuration data from the configuration memory to the FPGA 10 and starts configuration. The interface unit 202 completes the configuration after setting desired logic circuits for the FPGA 10.

なお、図５（ａ）においては、インタフェースユニット２０２の起動時に、クロスコネクトスイッチインタフェース部２１に出力される経路が選択されるように、切り替え制御部４により分配回路部２の設定を実施する。また、図５（ａ）においては、インタフェースユニット２０２の起動時に、光／電気変換部２３に出力される経路が選択されるように、切り替え制御部４によりセレクタ回路部３の設定を実施する。
これにより、インタフェースユニット２０２は、通常のインタフェースユニットとして機能して、伝送装置１００による通常の運用に対応することができる。 In FIG. 5A, the switching control unit 4 sets the distribution circuit unit 2 so that the path output to the cross-connect switch interface unit 21 is selected when the interface unit 202 is activated. 5A, the selector circuit unit 3 is set by the switching control unit 4 so that the path output to the optical / electrical conversion unit 23 is selected when the interface unit 202 is activated.
As a result, the interface unit 202 functions as a normal interface unit and can cope with normal operation by the transmission apparatus 100.

ここで、第１の伝送装置２００ａ及び第２の伝送装置２００ｂにおける、サービスイン時の疎通確認を行なう場合を想定する。
まず、ＦＰＧＡ１０は、部分再構成により、図５（ｂ）に示すように、ＰＮパタン発生部５及びＰＮパタン検出部６をそれぞれ構成する新規な論理回路を、ＦＰＧＡ１０内部の空き領域に生成する。また、ＰＮパタン発生部５及びＰＮパタン検出部６をそれぞれ構成する新規な論理回路は、分配回路部２及びセレクタ回路部３に接続されることになる。なお、新規な論理回路は、ＰＮパタン発生部５及びＰＮパタン検出部６の回路規模に合わせた記憶容量を有する空き領域をＦＰＧＡ１０に予め確保されるものである。
そして、第１の伝送装置２００ａ及び第２の伝送装置２００ｂは、図６に示すように、光ファーバーケーブルを介して、インタフェースユニット２０２ａ，２０２ｂにより対向して接続される。 Here, it is assumed that the first transmission device 200a and the second transmission device 200b perform communication confirmation during service-in.
First, as shown in FIG. 5B, the FPGA 10 generates new logic circuits respectively forming the PN pattern generation unit 5 and the PN pattern detection unit 6 in the empty area inside the FPGA 10 by partial reconfiguration. In addition, the new logic circuits constituting the PN pattern generation unit 5 and the PN pattern detection unit 6 are connected to the distribution circuit unit 2 and the selector circuit unit 3. Note that the new logic circuit is provided in advance in the FPGA 10 with a free area having a storage capacity that matches the circuit scale of the PN pattern generation unit 5 and the PN pattern detection unit 6.
The first transmission device 200a and the second transmission device 200b are connected to each other by interface units 202a and 202b via optical fiber cables as shown in FIG.

第１の伝送装置２００ａは、インタフェースユニット２０２ａに内蔵するＳＴＭ処理部２２ａのＰＮパタン発生部５ａにより発生したＰＮパタンを、第２の伝送装置２００ｂに向けて伝送路側に送出する。このとき、第１の伝送装置２００ａの切り替え制御部４ａは、セレクタ回路部３ａを制御して、ＰＮパタン発生部５ａにより発生されたＰＮパタンを選択させ、伝送路側に出力する。 The first transmission device 200a sends the PN pattern generated by the PN pattern generation unit 5a of the STM processing unit 22a built in the interface unit 202a toward the transmission line side toward the second transmission device 200b. At this time, the switching control unit 4a of the first transmission device 200a controls the selector circuit unit 3a to select the PN pattern generated by the PN pattern generation unit 5a and output it to the transmission line side.

第２の伝送装置２００ｂは、インタフェースユニット２０２ｂに内蔵するＳＴＭ処理部２２ｂのＰＮパタン検出部６ｂにより、第１の伝送装置２００ａからのＰＮパタンを検出し、誤りをチェックする。なお、チェック結果に誤りが無ければ、疎通状態であることが確認できる。このとき、第２の伝送装置２００ｂの切り替え制御部４ｂは、分配回路部２ｂを制御して、第１の伝送装置２００ａからのＰＮパタンを、ＰＮパタン検出部６ｂに出力させる。 The second transmission device 200b detects the PN pattern from the first transmission device 200a by the PN pattern detection unit 6b of the STM processing unit 22b built in the interface unit 202b, and checks for errors. If there is no error in the check result, it can be confirmed that the communication state is established. At this time, the switching control unit 4b of the second transmission device 200b controls the distribution circuit unit 2b to output the PN pattern from the first transmission device 200a to the PN pattern detection unit 6b.

また、第２の伝送装置２００ｂから第１の伝送装置２００ａへの疎通確認についても同様に、第２の伝送装置２００ｂのＰＮパタン発生部５ｂが第１の伝送装置２００ａに向けてＰＮパタンを送出し、第１の伝送装置２００ａのＰＮパタン検出部６ａによりＰＮパタンをチェックすることで、疎通状態を確認することができる。 Similarly, for the communication confirmation from the second transmission apparatus 200b to the first transmission apparatus 200a, the PN pattern generation unit 5b of the second transmission apparatus 200b sends out the PN pattern toward the first transmission apparatus 200a. Then, the communication state can be confirmed by checking the PN pattern by the PN pattern detection unit 6a of the first transmission apparatus 200a.

そして、伝送装置２００は、通常の運用状態において、ＰＮパタンを使用しないために、ＦＰＧＡ１０の部分再構成により、図５（ａ）に示すように、ＰＮパタン発生部５及びＰＮパタン検出部６を削除することで、空き領域の記憶容量を増加させることができる。 Then, since the transmission apparatus 200 does not use the PN pattern in the normal operation state, the PN pattern generation unit 5 and the PN pattern detection unit 6 are configured by the partial reconfiguration of the FPGA 10 as illustrated in FIG. By deleting, the storage capacity of the free area can be increased.

なお、伝送装置２００は、通常の通信状態において、図５（ａ）に示すように、クロスコネクトスイッチユニット２０１からの信号は、インタフェースユニット２０２のクロスコネクトスイッチインタフェース部２１及びＳＴＭ処理部２２を介し、光／電気変換部２３を経由して、伝送路に送信される。 In the normal communication state, the transmission apparatus 200 receives signals from the cross-connect switch unit 201 via the cross-connect switch interface unit 21 and the STM processing unit 22 of the interface unit 202 as shown in FIG. Then, it is transmitted to the transmission line via the optical / electrical converter 23.

以上のように、第２の実施形態に係る伝送装置２００は、通常の運用時において不要なＰＮパタン発生部５及びＰＮパタン検出部６を省略しておく。そして、疎通確認、保守及び／又は点検を行なう場合に、ＦＰＧＡ１０の部分再構成により、ＰＮパタン発生部５及びＰＮパタン検出部６を空き領域に構成することで、通常の運用時における、ＰＮパタン発生部５及びＰＮパタン検出部６によるＦＰＧＡ１０の使用率を削減することができる。 As described above, the transmission apparatus 200 according to the second embodiment omits the PN pattern generation unit 5 and the PN pattern detection unit 6 that are unnecessary during normal operation. Then, when communication confirmation, maintenance and / or inspection is performed, the PN pattern generation unit 5 and the PN pattern detection unit 6 are configured in an empty area by partial reconfiguration of the FPGA 10, so that the PN pattern during normal operation is obtained. The usage rate of the FPGA 10 by the generation unit 5 and the PN pattern detection unit 6 can be reduced.

なお、第２の実施形態に係る伝送装置２００においては、分配回路部２及びセレクタ回路部３をＳＴＭ処理部２２に配設させる場合について説明したが、ＰＮパタン発生部５からのＰＮパタンを伝送路に送出させ、伝送路からのＰＮパタンをＰＮパタン検出部６で受信できるのであれば、分配回路部２及びセレクタ回路部３を配設させる必要はない。しかしながら、ＰＮパタン発生部５及びＰＮパタン検出部６を生成する場合に、分配回路部２及びセレクタ回路部３が、ＰＮパタン発生部５及びＰＮパタン検出部６を生成するうえでの接続箇所になり、部分再構成による合成を容易にするために、分配回路部２及びセレクタ回路部３を配設させることが好ましい。 In the transmission apparatus 200 according to the second embodiment, the case where the distribution circuit unit 2 and the selector circuit unit 3 are arranged in the STM processing unit 22 has been described, but the PN pattern from the PN pattern generation unit 5 is transmitted. The distribution circuit unit 2 and the selector circuit unit 3 need not be provided as long as the PN pattern detection unit 6 can receive the PN pattern from the transmission line. However, when the PN pattern generation unit 5 and the PN pattern detection unit 6 are generated, the distribution circuit unit 2 and the selector circuit unit 3 are connected to generate the PN pattern generation unit 5 and the PN pattern detection unit 6. Therefore, in order to facilitate the synthesis by partial reconfiguration, it is preferable to dispose the distribution circuit unit 2 and the selector circuit unit 3.

また、第２の実施形態に係る伝送装置２００においては、ＳＴＭ処理部２２がＦＰＧＡ１０により構成される場合について説明したが、クロスコネクトスイッチインタフェース部２１がＦＰＧＡ１０により構成されてもよい。 In the transmission apparatus 200 according to the second embodiment, the case where the STM processing unit 22 is configured by the FPGA 10 has been described, but the cross-connect switch interface unit 21 may be configured by the FPGA 10.

特に、クロスコネクトスイッチインタフェース部２１が、部分再構成により、クロスコネクトスイッチユニット２０１にＰＮパタンを出力するＰＮパタン発生部５と、クロスコネクトスイッチユニット２０１からのＰＮパタンを検出して誤りをチェックするＰＮパタン検出部６とを空き領域に生成する。これにより、伝送装置２００は、伝送装置２００に内蔵されるインタフェースユニット２０２とクロスコネクトスイッチユニット２０１との疎通確認、保守及び／又は点検を行なうことができる。 In particular, the cross-connect switch interface unit 21 detects errors by detecting the PN pattern generation unit 5 that outputs a PN pattern to the cross-connect switch unit 201 and the PN pattern from the cross-connect switch unit 201 by partial reconfiguration. The PN pattern detection unit 6 is generated in a free area. Thereby, the transmission device 200 can perform communication confirmation, maintenance, and / or inspection between the interface unit 202 and the cross-connect switch unit 201 built in the transmission device 200.

（本発明の第３の実施形態）
図７（ａ）は第３の実施形態に係るラインカードの部分再構成前の主要な構成を示す概略図、図７（ｂ）は図７（ａ）に示すラインカードの部分再構成後の主要な構成を示す概略図である。図７において、図１〜図６と同じ符号は、同一又は相当部分を示し、その説明を省略する。 (Third embodiment of the present invention)
FIG. 7A is a schematic diagram showing a main configuration before partial reconfiguration of the line card according to the third embodiment, and FIG. 7B is a diagram after partial reconfiguration of the line card shown in FIG. It is the schematic which shows main structures. 7, the same reference numerals as those in FIGS. 1 to 6 denote the same or corresponding parts, and the description thereof is omitted.

ラインカード３００は、一般的な構成である、伝送路とのインタフェースとしての受信側ラインインタフェース回路部３０１及び送信側ラインインタフェース回路部３０２を備え、ライン毎に配設される受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４と、共通的な回路としてのスイッチ部３５及び方路選択制御部３６とを備えている。 The line card 300 includes a reception-side line interface circuit unit 301 and a transmission-side line interface circuit unit 302 as an interface with a transmission path, which is a general configuration, and includes a reception processing unit 31 and a reception unit arranged for each line. A buffer unit 32, a transmission buffer unit 33, a transmission processing unit 34, and a switch unit 35 and a route selection control unit 36 as common circuits are provided.

なお、この第３の実施形態においては、図７（ａ）に示すように、受信側ラインインタフェース回路部３０１及び送信側ラインインタフェース回路部３０２におけるポート数を８ポートとし、ラインカード３００の運用の初期段階として、図示しないＬＡＮケーブルをポート１及びポート２に接続して使用し、ポート３乃至ポート８を未使用とする場合について説明するが、このポート数に限られるものではない。
受信側ラインインタフェース回路部３０１は、受信処理機能を備え、伝送路に対して受信側に配設され、複数のポート（図７（ａ）では、８ポート）を有する。 In the third embodiment, as shown in FIG. 7A, the number of ports in the reception side line interface circuit unit 301 and the transmission side line interface circuit unit 302 is eight, and the operation of the line card 300 is performed. As an initial stage, a case where a LAN cable (not shown) is connected to the port 1 and the port 2 and used and the ports 3 to 8 are unused will be described. However, the number of ports is not limited to this.
The reception-side line interface circuit unit 301 has a reception processing function, is disposed on the reception side with respect to the transmission path, and has a plurality of ports (eight ports in FIG. 7A).

また、送信側ラインインタフェース回路部３０２は、送信処理機能を備え、伝送路に対して送信側に配設され、複数のポート（図７（ａ）では、８ポート）を有する。
受信処理部３１は、受信側ラインインタフェース回路部３０１の各ポート（図７（ａ）では、ポート１及びポート２）に対応して配設され、受信したデータを解析するＭＡＣ回路からなる。 The transmission-side line interface circuit unit 302 has a transmission processing function, is arranged on the transmission side with respect to the transmission path, and has a plurality of ports (eight ports in FIG. 7A).
The reception processing unit 31 is arranged corresponding to each port of the reception side line interface circuit unit 301 (port 1 and port 2 in FIG. 7A), and includes a MAC circuit that analyzes received data.

また、受信バッファ部３２は、各受信処理部３１に対応して配設され、データのトラフィックのマネージメント（例えば、トラフィック量の制御）を行なうＱｕｅｕｅ回路からなる。
送信処理部３４は、送信側ラインインタフェース回路部３０２の各ポート（図７（ａ）では、ポート１及びポート２）に対応して配設され、データを加工してインタフェース変換を行なうＭＡＣ回路からなる。 The reception buffer unit 32 is arranged corresponding to each reception processing unit 31 and includes a Queue circuit that performs data traffic management (for example, control of traffic volume).
The transmission processing unit 34 is arranged corresponding to each port of the transmission side line interface circuit unit 302 (port 1 and port 2 in FIG. 7A), and is a MAC circuit that processes data and performs interface conversion. Become.

また、送信バッファ部３３は、各送信処理部３４に対応して配設され、送信するデータ量を調節するＱｕｅｕｅ回路からなる。
スイッチ部３５は、受信バッファ部３２が前段に配設され、送信バッファ部３３が後段に配設されるクロスバスイッチを構成する。 The transmission buffer unit 33 is arranged corresponding to each transmission processing unit 34 and includes a Queue circuit that adjusts the amount of data to be transmitted.
The switch unit 35 constitutes a crossbar switch in which the reception buffer unit 32 is disposed in the previous stage and the transmission buffer unit 33 is disposed in the subsequent stage.

また、方路選択制御部３６は、受信処理部３１による受信データの解析結果に基づき、受信バッファ部３２、スイッチ部３５、送信バッファ部３３及び送信処理部３４からの出力データの流量並びに方路を制御する。 The route selection control unit 36 also determines the flow rate of the output data from the reception buffer unit 32, the switch unit 35, the transmission buffer unit 33, and the transmission processing unit 34 and the route based on the analysis result of the reception data by the reception processing unit 31. To control.

スイッチ部３５及び方路選択制御部３６と、複数のポート（図７（ａ）では、８ポート）のうち、少なくとも一のポート（図７（ａ）では、ポート１及びポート２）に対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４とが、ＦＰＧＡ１０により構成され、ラインカード３００の電源投入によって、マッピングされ、伝送路からの信号に対して動作できるような内部ロジックが組み込まれることになる。 Corresponds to at least one port (port 1 and port 2 in FIG. 7A) among the switch unit 35 and the route selection control unit 36 and a plurality of ports (8 ports in FIG. 7A). The reception processing unit 31, the reception buffer unit 32, the transmission buffer unit 33, and the transmission processing unit 34 are configured by the FPGA 10, and are mapped when the line card 300 is turned on so that it can operate on signals from the transmission path. Built-in internal logic.

また、ラインカード３００は、未使用のポート（図７（ｂ）では、ポート３）を使用する場合に、当該未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４が、ＦＰＧＡ１０の部分再構成により、ＦＰＧＡ１０内部の空き領域に生成される。 Further, when the line card 300 uses an unused port (port 3 in FIG. 7B), the reception processing unit 31, the reception buffer unit 32, and the transmission buffer unit corresponding to the unused port are used. 33 and the transmission processing unit 34 are generated in an empty area inside the FPGA 10 by partial reconfiguration of the FPGA 10.

また、ＦＰＧＡ１０には、未使用のポート（図７（ａ）では、ポート３乃至ポート８）に対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を構成する新規な論理回路を部分再構成できるように、当該未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４の回路規模に合わせた記憶容量を有する空き領域（図７（ａ）では、第１の記憶領域１０ａ、第２の記憶領域１０ｂ）が予め確保されるものである。 The FPGA 10 includes a reception processing unit 31, a reception buffer unit 32, a transmission buffer unit 33, and a transmission processing unit 34 corresponding to unused ports (ports 3 to 8 in FIG. 7A). In order to be able to partially reconfigure a new logic circuit, it has a storage capacity corresponding to the circuit scale of the reception processing unit 31, reception buffer unit 32, transmission buffer unit 33, and transmission processing unit 34 corresponding to the unused port. Free areas (first storage area 10a and second storage area 10b in FIG. 7A) are reserved in advance.

なお、従来のラインカードは、未使用のポートに対しても、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を配設しているために、未使用のポートをディセーブルにした状態であっても、受信バッファ部３２、送信バッファ部３３及び送信処理部３４の内部にクロック信号などが供給され、動作電流が流れてしまう。 In addition, since the conventional line card is provided with the reception processing unit 31, the reception buffer unit 32, the transmission buffer unit 33, and the transmission processing unit 34 even for unused ports, Even in the disabled state, a clock signal or the like is supplied into the reception buffer unit 32, transmission buffer unit 33, and transmission processing unit 34, and an operating current flows.

これに対し、第３の実施形態に係るラインカード３００は、未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を削除しておき、必要に応じて、不使用のポートのうち必要とするポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を、ＦＰＧＡ１０の部分再構成により、ＦＰＧＡ１０内部の空き領域に構成するものである。 On the other hand, in the line card 300 according to the third embodiment, the reception processing unit 31, the reception buffer unit 32, the transmission buffer unit 33, and the transmission processing unit 34 corresponding to unused ports are deleted and necessary. Accordingly, the reception processing unit 31, the reception buffer unit 32, the transmission buffer unit 33, and the transmission processing unit 34 corresponding to the necessary ports among the unused ports are vacated in the FPGA 10 by partial reconfiguration of the FPGA 10. It constitutes the area.

これにより、第３の実施形態に係るラインカード３００は、未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４による消費電力を削減できるという作用効果を奏する。 Thereby, the line card 300 according to the third embodiment can reduce power consumption by the reception processing unit 31, the reception buffer unit 32, the transmission buffer unit 33, and the transmission processing unit 34 corresponding to unused ports. There is an effect.

また、第３の実施形態に係るラインカード３００は、使用中のポートによるサービスを停止することなく、未使用のポートに対して、使用できるポートとして追加できるという作用効果を奏する。 Further, the line card 300 according to the third embodiment has an operational effect that it can be added as a usable port to an unused port without stopping the service by the port being used.

［付記］以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）任意の論理回路を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイスにおいて、入力される入力信号を複数に分配し、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路に対して、前記分配された信号を出力する分配手段と、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路からの各出力信号のうちいずれかを選択する選択手段と、前記論理ブロックに新規に構成される論理回路に出力信号を出力するように前記分配手段を制御すると共に、前記論理ブロックに新規に構成される論理回路からの出力信号を出力するように前記選択手段を制御する制御手段と、を備えることを特徴とするプログラマブルロジックデバイス。 [Appendix] The following appendices are further disclosed with respect to the embodiment including the above examples.
(Supplementary Note 1) In a programmable logic device including a plurality of logic blocks that can constitute an arbitrary logic circuit, an input signal to be input is distributed to a plurality of logic circuits, and a logic circuit that is already configured in the logic block and a new logic block A distribution means for outputting the distributed signal to a configured logic circuit, a logic circuit already configured in the logic block, and each output signal from the logic circuit newly configured in the logic block And selecting means for selecting one of the outputs, and controlling the distribution means so as to output an output signal to the logic circuit newly configured in the logic block, and outputting from the logic circuit newly configured in the logic block. And a control means for controlling the selection means so as to output a signal. .

（付記２）前記分配手段が、前記論理回路を既に構成された各論理ブロックの入力側に接続され、前記選択手段が、前記論理回路を既に構成された各論理ブロックの出力側に接続され、前記複数の論理ブロックに既に構成された論理回路のうち、少なくとも一の論理回路に対応させて、前記論理ブロックに新規に構成される論理回路を、内部の空き領域に生成し、所定のタイミングに合わせて、前記一の論理回路から前記論理ブロックに新規に構成される論理回路への信号の方路を切り替えた後に、前記一の論理回路を削除することを特徴とするプログラマブルロジックデバイス。 (Supplementary Note 2) The distribution means is connected to the input side of each logic block already configured with the logic circuit, and the selection means is connected to the output side of each logic block already configured with the logic circuit, A logic circuit newly configured in the logic block corresponding to at least one logic circuit among the logic circuits already configured in the plurality of logic blocks is generated in an internal empty area, and at a predetermined timing. In addition, the programmable logic device is characterized in that the one logic circuit is deleted after switching the signal path from the one logic circuit to the logic circuit newly configured in the logic block.

（付記３）前記内部の空き領域が、複数の前記論理ブロックに新規に構成される論理回路を生成することが可能な記憶容量を有し、当該論理ブロックに新規に構成される論理回路を、前記一の論理回路にそれぞれ対応させて同時に生成することを特徴とするプログラマブルロジックデバイス。 (Supplementary Note 3) The internal empty area has a storage capacity capable of generating a logic circuit newly configured in a plurality of the logic blocks, and a logic circuit newly configured in the logic block includes: A programmable logic device, wherein the programmable logic devices are generated in correspondence with the one logic circuit.

（付記４）前記所定のタイミングが、フレーム同期パルス又はフレーム間ギャップであることを特徴とするカード。 (Supplementary Note 4) The card, wherein the predetermined timing is a frame synchronization pulse or an inter-frame gap.

（付記５）一の伝送路から入力される光信号を他の伝送路に出力するクロスコネクトスイッチユニットと、前記クロスコネクトスイッチユニットとのインタフェースとなるクロスコネクトスイッチインタフェース部、オーバヘッド処理を行なうＳＴＭ処理部、及び前記伝送路から受信するＳＴＭ−ｎ回線の光信号を電気信号に変換する光／電気変換部を有するＳＯＮＥＴ／ＳＤＨ系のインタフェースユニットと、を備え、前記ＳＴＭ処理部及び／又はクロスコネクトスイッチインタフェース部が、前記プログラマブルロジックデバイスにより構成され、疎通確認、保守及び／又は点検を行なう場合に、ＰＮパタンを発生して他の装置及び／又は前記クロスコネクトスイッチユニットに出力するＰＮパタン発生部と、当該他の装置及び／又はクロスコネクトスイッチユニットからのＰＮパタンを検出して誤りをチェックするＰＮパタン検出部とが、前記プログラマブルロジックデバイスの部分再構成により、前記プログラマブルロジックデバイス内部の空き領域に生成されることを特徴とする伝送装置。 (Supplementary note 5) A cross-connect switch unit that outputs an optical signal input from one transmission line to another transmission line, a cross-connect switch interface unit serving as an interface with the cross-connect switch unit, and an STM process that performs overhead processing And a SONET / SDH interface unit having an optical / electrical converter that converts an optical signal of the STM-n line received from the transmission path into an electrical signal, and the STM processor and / or the cross-connect When the switch interface unit is configured by the programmable logic device and performs communication confirmation, maintenance, and / or inspection, a PN pattern generation unit that generates a PN pattern and outputs it to other devices and / or the cross-connect switch unit And other devices and / or A PN pattern detection unit that detects an error by detecting a PN pattern from a loss connect switch unit is generated in a free area inside the programmable logic device by partial reconfiguration of the programmable logic device. Transmission equipment.

（付記６）受信側に配設され複数のポートを有する受信側ラインインタフェース回路部、当該受信側ラインインタフェース回路部の各ポートに対応して配設されＭＡＣ回路からなる受信処理部、当該各受信処理部に対応して配設されＱｕｅｕｅ回路からなる受信バッファ部、送信側に配設され複数のポートを有する送信側ラインインタフェース回路部、当該送信側ラインインタフェース回路部の各ポートに対応して配設されＭＡＣ回路からなる送信処理部、当該各送信処理部に対応して配設されＱｕｅｕｅ回路からなる送信バッファ部、前記受信バッファ部が前段に配設され前記送信バッファ部が後段に配設されクロスバスイッチを構成するスイッチ部、並びに、前記受信処理部による受信データの解析結果に基づき、前記受信バッファ部、スイッチ部、送信バッファ部及び送信処理部からの出力データの流量並びに方路を制御する制御部を備えるラインカードにおいて、前記スイッチ部及び制御部と、前記複数のポートのうち、少なくとも一のポートに対応する、前記受信処理部、受信バッファ部、送信バッファ部及び送信処理部とが、任意の論理を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイスにより構成され、未使用の前記ポートを使用する場合に、当該未使用のポートに対応する、前記受信処理部、受信バッファ部、送信バッファ部及び送信処理部が、前記プログラマブルロジックデバイスの部分再構成により、前記プログラマブルロジックデバイスの空き領域に生成されることを特徴とするラインカード。 (Supplementary Note 6) A reception-side line interface circuit unit having a plurality of ports arranged on the reception side, a reception processing unit including a MAC circuit arranged corresponding to each port of the reception-side line interface circuit unit, and each reception A reception buffer unit comprising a Queue circuit arranged corresponding to the processing unit, a transmission side line interface circuit unit having a plurality of ports arranged on the transmission side, and arranged corresponding to each port of the transmission side line interface circuit unit A transmission processing unit composed of a MAC circuit, a transmission buffer unit composed of a Queue circuit corresponding to each transmission processing unit, the reception buffer unit disposed in the previous stage, and the transmission buffer unit disposed in the subsequent stage. A switch unit constituting a crossbar switch, and the reception buffer unit based on an analysis result of received data by the reception processing unit; In a line card comprising a control unit for controlling the flow rate and route of output data from the switch unit, transmission buffer unit, and transmission processing unit, the switch unit, the control unit, and at least one of the plurality of ports When the corresponding reception processing unit, reception buffer unit, transmission buffer unit, and transmission processing unit are configured by a programmable logic device including a plurality of logic blocks that can configure arbitrary logic, and the unused ports are used. In addition, the reception processing unit, the reception buffer unit, the transmission buffer unit, and the transmission processing unit corresponding to the unused port are generated in a free area of the programmable logic device by partial reconfiguration of the programmable logic device. A line card characterized by that.

第１の実施形態に係る伝送装置の主要な構成を示す概略図である。It is the schematic which shows the main structures of the transmission apparatus which concerns on 1st Embodiment. （ａ）は図１に示すＦＰＧＡ内部に組み込まれた内部ロジックの一例を示すブロック図であり、（ｂ）は図２（ａ）に示すブロック図に新規な論理回路を追加した状態を示すブロック図である。FIG. 2A is a block diagram showing an example of internal logic incorporated in the FPGA shown in FIG. 1, and FIG. 2B is a block diagram showing a state in which a new logic circuit is added to the block diagram shown in FIG. FIG. （ａ）は図２（ｂ）に示す新規な論理回路を運用系に切り替えた状態を示すブロック図であり、（ｂ）は図３（ａ）に示す非運用系の論理回路を削除した状態を示すブロック図である。FIG. 3A is a block diagram showing a state where the new logic circuit shown in FIG. 2B is switched to the active system, and FIG. 3B is a state where the non-operating logic circuit shown in FIG. FIG. （ａ）はＳＯＮＥＴ／ＳＤＨで使用されるフレーム構造の一例（ＳＴＭ−１／ＯＣ−３）であり、(ｂ)はイーサネット（登録商標）で使用されるＭＡＣフレームの構造である。(A) is an example of a frame structure (STM-1 / OC-3) used in SONET / SDH, and (b) is a MAC frame structure used in Ethernet (registered trademark). （ａ）は第２の実施形態に係る伝送装置の部分再構成前の主要な構成を示す概略図であり、（ｂ）は図５（ａ）に示す伝送装置の部分再構成後の主要な構成を示す概略図である。(A) is the schematic which shows the main structures before the partial reconfiguration | reconstruction of the transmission apparatus which concerns on 2nd Embodiment, (b) is the main after the partial reconfiguration | reconstruction of the transmission apparatus shown to Fig.5 (a). It is the schematic which shows a structure. 図５（ｂ）に示すＰＮパタン発生部及びＰＮパタン検出部による処理を説明するための説明図である。It is explanatory drawing for demonstrating the process by the PN pattern generation | occurrence | production part and PN pattern detection part which are shown in FIG.5 (b). （ａ）は第３の実施形態に係るラインカードの部分再構成前の主要な構成を示す概略図であり、（ｂ）は図７（ａ）に示すラインカードの部分再構成後の主要な構成を示す概略図である。(A) is the schematic which shows the main structures before the partial reconfiguration | reconstruction of the line card which concerns on 3rd Embodiment, (b) is the main after the partial reconfiguration | reconstruction of the line card shown to Fig.7 (a). It is the schematic which shows a structure. （ａ）は従来の伝送装置の主要な構成を示す概略図であり、（ｂ）は従来の他の伝送装置の主要な構成を示す概略図である。(A) is the schematic which shows the main structures of the conventional transmission apparatus, (b) is the schematic which shows the main structures of the other conventional transmission apparatus.

符号の説明Explanation of symbols

１論理回路
１ａ第１の論理回路
１ｂ第２の論理回路
１ｃ第３の論理回路
１ｄ第４の論理回路
１ｅ第５の論理回路
２分配回路部
２ａ第１の分配回路部
２ｂ第２の分配回路部
２ｃ第３の分配回路部
２ｄ第４の分配回路部
２ｅ第５の分配回路部
３ａセレクタ回路部
３ａ第１のセレクタ回路部
３ｂ第２のセレクタ回路部
３ｃ第３のセレクタ回路部
３ｄ第４のセレクタ回路部
３ｅ第５のセレクタ回路部
４，４ａ，４ｂ切り替え制御部
５，５ａ，５ｂＰＮパタン発生部
６，６ａ，６ｂＰＮパタン検出部
１０ＦＰＧＡ
１０ａ第１の記憶領域
１０ｂ第２の記憶領域
１１新規な論理回路
２１クロスコネクトスイッチインタフェース部
２２，２２ａ，２２ｂＳＴＭ処理部
２３光／電気変換部
３１受信処理部
３２受信バッファ部
３３送信バッファ部
３４送信処理部
３５スイッチ部
３６方路選択制御部
１００，１００ａ，１００ｂ，２００伝送装置
１０１インタフェースカード
１０１ａ第１のインタフェースカード
１０１ｂ第２のインタフェースカード
１０１ｃ第３のインタフェースカード
１０２スイッチカード
１０３ＣＰＵカード
２００ａ第１の伝送装置
２００ｂ第２の伝送装置
２０１クロスコネクトスイッチユニット
２０２，２０２ａ，２０２ｂインタフェースユニット
３００ラインカード
３０１受信側ラインインタフェース回路部
３０２送信側ラインインタフェース回路部 DESCRIPTION OF SYMBOLS 1 Logic circuit 1a 1st logic circuit 1b 2nd logic circuit 1c 3rd logic circuit 1d 4th logic circuit 1e 5th logic circuit 2 Distribution circuit part 2a 1st distribution circuit part 2b 2nd distribution circuit Unit 2c third distribution circuit unit 2d fourth distribution circuit unit 2e fifth distribution circuit unit 3a selector circuit unit 3a first selector circuit unit 3b second selector circuit unit 3c third selector circuit unit 3d fourth Selector circuit unit 3e fifth selector circuit unit 4, 4a, 4b switching control unit 5, 5a, 5b PN pattern generation unit 6, 6a, 6b PN pattern detection unit 10 FPGA
10a First storage area 10b Second storage area 11 New logic circuit 21 Cross-connect switch interface unit 22, 22a, 22b STM processing unit 23 Optical / electrical conversion unit 31 Reception processing unit 32 Reception buffer unit 33 Transmission buffer unit 34 Transmission processing unit 35 Switch unit 36 Route selection control unit 100, 100a, 100b, 200 Transmission device 101 Interface card 101a First interface card 101b Second interface card 101c Third interface card 102 Switch card 103 CPU card 200a First 1 transmission apparatus 200b second transmission apparatus 201 cross-connect switch unit 202, 202a, 202b interface unit 300 line card 301 receiving side line interface circuit Road part 302 Transmission side line interface circuit part

Claims

任意の論理回路を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイスを搭載し、当該プログラマブルロジックデバイスが、入力される入力信号を複数に分配し、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路に対して、前記分配された信号を出力する分配手段と、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路からの各出力信号のうちいずれかを選択する選択手段と、前記論理ブロックに新規に構成される論理回路に出力信号を出力するように前記分配手段を制御すると共に、前記論理ブロックに新規に構成される論理回路からの出力信号を出力するように前記選択手段を制御する制御手段と、を備える伝送装置において、
一の伝送路から入力される光信号を他の伝送路に出力するクロスコネクトスイッチユニットと、
前記クロスコネクトスイッチユニットとのインタフェースとなるクロスコネクトスイッチインタフェース部、オーバヘッド処理を行なうＳＴＭ処理部、及び前記伝送路から受信するＳＴＭ−ｎ回線の光信号を電気信号に変換する光／電気変換部を有するＳＯＮＥＴ／ＳＤＨ系のインタフェースユニットと、
を備え、
前記ＳＴＭ処理部及び／又はクロスコネクトスイッチインタフェース部が、前記プログラマブルロジックデバイスにより構成され、
疎通確認、保守及び／又は点検を行なう場合に、ＰＮパタンを発生して他の装置及び／又は前記クロスコネクトスイッチユニットに出力するＰＮパタン発生部と、当該他の装置及び／又はクロスコネクトスイッチユニットからのＰＮパタンを検出して誤りをチェックするＰＮパタン検出部とが、前記プログラマブルロジックデバイスの部分再構成により、前記プログラマブルロジックデバイス内部の空き領域に生成されることを特徴とする伝送装置。 A programmable logic device having a plurality of logic blocks that can constitute an arbitrary logic circuit is mounted , the programmable logic device distributes input signals to a plurality of logic circuits, and the logic circuit and logic already configured in the logic block Distribution means for outputting the distributed signal to the logic circuit newly configured in the block, each of the logic circuit already configured in the logic block and each of the logic circuits newly configured in the logic block Selection means for selecting one of the output signals, and the distribution means for outputting the output signal to the logic circuit newly configured in the logic block, and the logic newly configured in the logic block In a transmission apparatus comprising: control means for controlling the selection means so as to output an output signal from a circuit;
A cross-connect switch unit that outputs an optical signal input from one transmission line to another transmission line; and
A cross-connect switch interface unit serving as an interface with the cross-connect switch unit; an STM processing unit that performs overhead processing; and an optical / electrical conversion unit that converts an optical signal of an STM-n line received from the transmission path into an electrical signal. A SONET / SDH interface unit,
With
The STM processing unit and / or the cross-connect switch interface unit is configured by the programmable logic device,
A PN pattern generation unit that generates a PN pattern and outputs it to another device and / or the cross-connect switch unit when communication confirmation, maintenance and / or inspection is performed, and the other device and / or cross-connect switch unit And a PN pattern detection unit for detecting an error by detecting a PN pattern from a part of the programmable logic device and generated in a free area inside the programmable logic device.