JP5357181B2 - コンピュータ・システム、その動作方法、及び、コンピュータ・プログラム - Google Patents
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Description
コンピュータ・システムは、主ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び1つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられたストレージ場所を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムの両方は、これらを処理できるようになる前に、(入力装置から)主ストレージにロードしなければならない。
典型的には、CPUの動作は、ストレージ・アドレスの昇順で1度に1つずつ左から右に連続的に実行される、ストレージ内の命令によって制御される。順次動作の変更は、分岐、LOAD PSW、割り込み、SIGNAL PROCESSORオーダー、又は手作業の介入によってもたらされ得る。
・実行される動作を指定するオペレーション・コード(オペコード)
・随意的に、関係するオペランドの指示
を含む。
簡略表記法を使用して完全なアドレスを指定すること、
汎用レジスタをオペランドとして用いる命令を用いて、アドレス操作を行うこと、
命令ストリームを変更することなく、プログラム手段によりアドレスを変更すること、
他のプログラムから受け取ったアドレスを直接用いて、データ域の記憶位置に関係なく操作を行なうこと、
が可能になる。
・RISは、レジスタ及び即値操作及びストレージ操作を示す。
・RRSは、レジスタ間操作及びストレージ操作を示す。
・SILは、16ビットの即値フィールドを有するストレージ及び即値操作を示す。
・24ビット・アドレッシング・モードでは、どちらの命令も、汎用レジスタR1のビット位置40−63に戻りアドレスを入れ、そのレジスタのビット0−31は変わらないままである。BRANCH AND LINKは、汎用レジスタR1のビット位置32−39に、命令長コードと、現行PSWからの条件コード及びプログラム・マスクを入れる。
・31ビットのアドレッシング・モードで、どちらの命令も、汎用レジスタR1のビット位置33−63に戻りアドレスを入れ、ビット位置32に1を入れ、レジスタのビット0−31は変わらないままである。
・64ビット・アドレッシング・モードでは、どちらの命令も、汎用レジスタR1のビット位置0−63に戻りアドレスを入れる。
・どのアドレッシング・モードにおいても、どちらの命令も現行アドレッシング・モードの制御下で分岐アドレスを生成する。これらの命令は、分岐アドレスのビット0−63をPSWのビット位置64−127に入れる。RR形式では、命令のR2フィールドが0であるときは、どちらの命令も分岐を行なわない。
・BRANCH AND SAVE AND SET MODEは、汎用レジスタR1の内容をBRANCH AND SAVEの場合と同じに設定する。さらに、この命令は、拡張アドレッシング・モード・ビット、即ちPSWのビット31を、レジスタのビット位置63に入れる。
・BRANCH AND SET MODEは、R1が0以外のときは、以下のことを実行する。24ビット又は31ビット・モードでは、この命令は、PSWのビット32を汎用レジスタR1のビット位置32に入れ、レジスタのビット0−31及び33−63は変更しない。レジスタが命令アドレスを含む場合、レジスタのビット63は0でなければならないという点に留意されたい。64ビット・モードでは、この命令は、PSWのビット31(1つ)を汎用レジスタR1のビット位置63に入れ、レジスタのビット0−62は変更されないままである。
・R2が0以外のときは、どちらの命令も、以下のように、アドレッシング・モードを設定し、分岐を行なう。汎用レジスタR2のビット63が、PSWのビット位置31に入れられる。ビット63が0の場合は、レジスタのビット32がPSWのビット位置32に入れられる。ビット63が1の場合は、PSWのビット32は1に設定される。次いで、新しいアドレッシング・モードの制御下で、レジスタのビット63は0と見なされることを除いて、レジスタの内容に基づいて分岐アドレスが生成される。命令は、分岐アドレスのビット0−63をPSWのビット位置64−127に入れる。汎用レジスタR2のビット63は変更されないままなので、呼び出し先プログラムに入る時点で1になっていることがある。R2がR1と同じである場合は、指定された汎用レジスタ内の結果は、R1レジスタについて指定されている結果と同じになる。
割り込み機構により、CPUが、構成の外部、構成の内部、又はCPU自体の中の条件の結果として、自身の状態を変化させることが可能になる。優先順位の高い条件に迅速に応答し、条件のタイプを即時に認識できるようにために、割り込み条件は、6つのクラス、すなわち、外部、入力/出力、マシン・チェック、プログラム、再始動、及び監視プログラム呼び出しにグループ化される。
1.PSWの未割り当てのビット位置(即ち、ビット位置0、2−4、24−30、又は33−63のいずれか)に1が導入される。これは、早期PSW指定例外として処理される。
2.PSWのビット位置12に1が導入される。これは、早期PSW指定例外として扱われる。
3.次のいずれかの理由によりPSWが無効である:a.PSWのビット31が1であり、ビット32が0である。b.PSWのビット31及び32が、24ビット・アドレッシング・モードを示す0であり、PSWのビット64−103が全て0ではない。c.PSWのビット31が0であり、ビット32が、31ビット・アドレッシング・モードを示す1であり、PSWのビット64−96が全て0ではない。これは、早期PSW指定例外として扱われる。
4.PSWが奇数の命令アドレスを含む。
5.こうした整数境界の指定を必要とする命令で、オペランド・アドレスが整数境界を指していない。
6.偶数番号のレジスタ指定を必要とする命令のRフィールドにより、奇数番号の汎用レジスタが指定される。
7.拡張オペランドに、0、1、4、5、8、9、12、又は13以外の浮動小数点レジスタが指定される。
8.10進数演算の乗数又は除数が、15桁の数字と符号を超えている。
9.10進数の乗算又は除算において、第1オペランド・フィールドの長さが、第2オペランド・フィールドの長さより短いか又はこれと等しい。
10.CIPHER MESSAGE、CIPHER MESSAGE WITH CHAINING、COMPUTE INTERMEDIATE MESSAGE DIGEST、COMPUTE LAST MESSAGE DIGEST、又はCOMPUTE MESSAGE AUTHENTICATION CODEの命令が試みられ、汎用レジスタ0のビット57−63における機能コードは、未割り当ての又はインストールされていない機能コードを含む。
11.CIPHER MESSAGE又はCIPHER MESSAGE WITH CHAININGの実行が試みられ、R1又はR2フィールドは、奇数番号のレジスタ又は汎用レジスタ0を指示する。
12.CIPHER MESSAGE、CIPHER MESSAGE WITH CHAINING、COMPUTE INTERDIATE MESSAGE DIGEST、又はCOMPUTE MESSAGE AUTHENTICATION CODEの実行が試みられ、第2オペランドの長さは、指定された関数のデータ・ブロック・サイズの倍数ではない。クエリ関数には、この指定例外条件が適用されない。
13.COMPARE AND FORM CODEWORDの実行が試みられ、汎用レジスタ1、2、及び3は、最初に偶数値を含んでいない。
32.COMPARE AND SWAP AND STOREの実行が試みられ、次の条件のいずれかが存在する。:
・機能コードが、未割り当ての値を指定する。
・格納特性が、未割り当ての値を指定する。
・機能コードは0であり、第1オペランドはワード境界上に指定されない。
・機能コードは1であり、第1オペランドはダブルワード境界上に指定されない。
・第2オペランドは、格納値のサイズに対応する整数境界上に指定されない。
33.COMPARE LOGICAL LONG UNICODE又はMOVE LONG UNICODEの実行が試みられ、汎用レジスタR1+1又はR3+1の内容が、偶数のバイト数を指定しない。
34.COMPARE LOGICAL STRING、MOVE STRING、又はSEARCH STRINGの実行が試みられ、汎用レジスタ0のビット32−55が全て0ではない。
35.COMPRESSION CALLの実行が試みられ、汎用レジスタ0のビット48−51は、値0000及び0110−1111(2進数)のいずれかを有する。
36.COMPUTE INTERMEDIATE MESSAGE DIGEST、COMPUTE LAST MESSAGE DIGEST、又はCOMPUTE MESSAGE AUTHENTICATION CODEの実行が試みられ、次のいずれかが真である。:
・R2フィールドが、奇数番号のレジスタ又は汎用レジスタ0を指定する。
・汎用レジスタ0のビット56が0ではない。
37.CONVERT HFP TO BFP、CONVERT TO FIXED(BFP又はHFP)、又はLOAD FP INTEGER(BFP)の実行が試みられ、M3フィールドは有効な変更子を指定していない。
38.DIVIDE TO INTEGERの実行が試みられ、M4フィールドは有効な変更子を指定していない。
39.EXECUTEの実行が試みられ、ターゲット・アドレスは奇数である。
40.EXTRACT STACKED STATEの実行が試みられ、汎用レジスタR2のビット位置56−63のコードは、ASN及びLX再使用ファシリティがインストールされていない場合に4より大きく、或いは、このファシリティがインストールされている場合に5より大きい。
41.FIND LEFTMOST ONEの実行が試みられ、R1フィールドは、奇数番号のレジスタを指定する。
42.INVALIDATE DAT TABLE ENTRYの実行が試みられ、汎用レジスタR2のビット44−51は全てが0ではない。
43.LOAD FPCの実行が試みられ、FPCレジスタ内のサポートされていないビットに対応する第2オペランドの1又は複数のビットが1である。
44.LOAD PAGE−TABLE−ENTRY ADDRESSの実行が試みられ、命令のM4フィールドは0000−0100(2進数)以外のいずれかの値を含む。
45.LOAD PSWの実行が試みられ、第2オペランドのアドレスにおけるダブルワードのビット12が0である。この例外が認識されるかどうかは、モデルによって決まる。
46.MONITOR CALLの実行が試みられ、命令のビット位置8−11が0を含まない。
47.MOVE PAGEの実行が試みられ、汎用レジスタ0のビット位置48−51に0が含まれていないか、又は、レジスタのビット52及び53の両方とも1である。
48.PACK ASCIIの実行が試みられ、L2フィールドが31より大きい。
49.PACK UNICODEの実行が試みられ、L2フィールドが63より大きいか、又は偶数である。
50.PERFORM FLOATING POINT OPERATIONの実行が試みられ、汎用レジスタ0のビット32が0であり、ビット33−63の1つ又は複数のフィールドが無効であるか、又はインストールされていない機能を指定する。
51.PERFORM LOCKED OPERATIONの実行が試みられ、次のいずれかが真である。・汎用レジスタのTビット、即ちビット55が0であり、レジスタのビット56−63の機能コードが無効である。・汎用レジスタ0のビット32−54が全て0ではない。・アクセス・レジスタ・モードにおいて、ALETを含むパラメータ・リストを使用させる機能コードについて、R3フィールドが0である。
52.PERFORM TIMING FACILITY FUNCTIONの実行が試みられ、次のいずれかが真である。:・汎用レジスタ0のビット56が0ではない。・汎用レジスタ0のビット57−63が、未割り当ての又はインストールされていない機能コードを指定する。
53.PROGRAM TRANSFER又はPROGRAM TRANSFER WITH INSTANCEの実行が試みられ、次の全てが真である。:
・PSWの拡張アドレッシング・モード・ビットが0である。・命令のR2フィールドが示す汎用レジスタの基本アドレッシング・モード・ビット、即ちビット32が0である。・同じレジスタの命令アドレスのビット33−39が全て0ではない。
54.RESUME PROGRAMの実行が試みられ、次のいずれかが真である。:・現行PSW内に配置する場合、第2オペランドにおけるPSWフィールドのビット31、32及び64−127は有効ではない。次のいずれかが真である場合に、例外が認識される。:−ビット31及び32の両方とも0であり、ビット63−103が全て0ではない。−ビット31は0、ビット32は1であり、ビット64−96は全てが0ではない。−ビット31は1、ビット32は0である。−ビット127は1である。
・パラメータ・リストのビット0−12は全て0ではない。
55.SEARCH STRING UNICODEの実行が試みられ、汎用レジスタ0のビット32−47が全て0ではない。
56.SET ADDRESS SPACE CONTROL又はSET ADDRESS SPACE CONTROL FASTの実行が試みられ、第2オペランド・アドレスのビット52及び53が両方とも0ではない。
57.SET ADDRESSING MODE(SAM24)の実行が試みられ、PSW内の未更新の命令アドレスのビット0−39、PSWのビット64−103は全て0ではない。
58.SET ADDRESSING MODE(SAM31)の実行が試みられ、PSW内の未更新の命令アドレスのビット0−32、PSWのビット64−96は全て0ではない。
59.SET CLOCK PROGRAMMABLE FIELDの実行が試みられ、汎用レジスタ0のビット32−47は全て0ではない。
60.SET FPCの実行が試みられ、FPCレジスタ内のサポートされていないビットに対応する第1オペランドの1つ又は複数のビットが1である。
61.STORE SYSTEM INFORMATIONの実行が試みられ、汎用レジスタ0における機能コードが有効であり、次のいずれかが真である。:・汎用レジスタ0のビット36−55及び汎用レジスタ1のビット32−47が全て0ではない。・第2オペランド・アドレスが、4Kバイト境界上に境界合わせされない。
62.TRANSLATE TWO TO ONE又はTRANSLATE TWO TO TWOの実行が試みられ、汎用レジスタR1+1における長さが偶数のバイトを指定していない。
63.UNPACK ASCIIの実行が試みられ、L1フィールドが31より大きい。
64.UNPACK UNICODEの実行が試みられ、L1フィールドが63より大きいか、又は偶数である。
65.UPDATE TREEの実行が試みられ、汎用レジスタ4及び5の最初の内容は、24ビット・アドレッシング・モード又は31ビット・アドレッシング・モードにおいて8の倍数ではない、又は、64ビット・アドレッシング・モードにおいて16の倍数ではない。旧PSWにより識別される命令の実行は抑止される。しかしながら、早期PSW指定例外(原因1−3)の場合は、新PSWを導入する操作が完了するが、その直後に割り込みが発生する。命令長コード(ILC)は1、2、又は3であり、例外を生じさせた命令の長さを示すことが好ましい。命令アドレスが奇数(6−33ページの原因4)である場合は、ILCが1、2、又は3のいずれであるか予測不能である。早期PSW指定例外(原因1−3)のために例外が認識され、LOAD PSW、LOAD PSW EXTENDED、PROGRAM RETURN、又は割り込みによりその例外が導入された場合は、ILCは0である。例外がSET ADDRESSING MODE(SAM24、SAM31)により導入された場合、ILCは1であり、或いは、SET ADDRESSING MODEがEXECUTEのターゲットであった場合は、ILCは2である。例外が、SET SYSTEM MASK又はSTORE THEN OR SYSTEM MASKにより導入された場合は、ILCは2である。
0 選択されたビットは0
1 選択されたビットは非0
LAY 9, BLOCK ストレージ・ブロックを指し示す。
IVSK 14,9 キーをビット56−63に挿入する。
EPSW 4,0 PSWキー(ビット40−43)を抽出する。
RXSBG 4,14,128+40,43,16 キーを比較する。
LG 6,=X'004C487040CF4600'
LG 8,=X'C07FAF37FC968280'
ROSBG 6,8,8,54,32
GR6: 00DECAF0C0FFEE00
Claims (8)
- コンピュータを動作させる方法であって、
プログラム内のrotate−then−operate命令をフェッチするステップであって、前記rotate−then−operate命令は、コンピュータ・アーキテクチャのために定義されたものであり、かつ、オペコード・フィールドと、第1レジスタ・フィールド(R2)と、第2レジスタ・フィールド(R1)と、Tビットと開始ビット位置を示す第1の値を含む第1即値フィールド(I3)と、最終ビット位置を示す第2の値を含む第2即値フィールド(I4)と、回転量を表すビット数を示す第3の値を有する第3の即値フィールド(I5)とを含み、前記第1レジスタ・フィールドは複数の汎用レジスタの1つを指定し、前記第2レジスタ・フィールドは前記汎用レジスタの1つを指定する、ステップと、
前記rotate−then−operate命令を実行するステップとを含み、当該実行するステップは、
前記第1レジスタ・フィールドによって指定された第1レジスタから第1オペランドを取得するステップと、
前記第1オペランドを前記回転量だけ回転させて回転値を生成するステップであって、前記回転はビットをより上位のビット位置に向けて有効にシフトさせ、かつ、ビットを前記上位のビット位置から下位のビット位置に有効にシフトさせるステップと、
前記回転値のnビット部分を選択するステップであって、前記nビット部分は前記I3によって特定されるビット位置から始まり前記I4によって特定されるビット位置で終わる、ステップと、
前記第2レジスタ・フィールドにより指定された第2レジスタから第2オペランドを取得するステップと、
前記回転値の選択されたnビット部分と前記第2オペランドの対応するnビット部分とにブール演算を実行してnビット結果部分を生成するステップであって、前記対応するnビット部分は前記I3によって特定される前記第2オペランドのビット位置から始まり前記I4によって特定される前記第2オペランドのビット位置で終わり、前記ブール演算は、前記rotate−then−operate命令によって指定される、ステップと、
前記Tビットが0であることに応答して、前記nビット結果部分を前記第2レジスタ内の前記第2オペランドの第2オペランドnビット部分に保存するステップであって、前記第2オペランドnビット部分は前記選択されたnビット部分のビット位置に対応し、前記第2オペランドnビット部分以外の前記第2レジスタの他の全てのビットは、前記保存操作により前記第2レジスタにおいて変更されないステップと、
前記ブール演算の結果が0であることに応答して、前記nビット結果部分が0であることを示す条件コードを設定するステップと、
前記ブール演算の結果が0以外であることに応答して、前記nビット結果部分が非0であることを示す条件コードを設定するステップと、
実行のために次の命令に続行するステップと、を含む方法。 - 前記Tビットが1であることに応答して、前記実行するステップは、前記第2レジスタの前記第2オペランドを変更しない、請求項1に記載の方法。
- 前記オペコードは、第1オペコード部分及び第2オペコード部分を含み、前記第2オペコード部分は、
論理和演算を指定する前記第2オペコード部分に応答して、前記回転値の選択されたnビット部分と前記第2オペランドの対応するnビット部分に対して論理和演算を行なうことと、
論理積演算を指定する前記第2オペコード部分に応答して、前記回転値の選択されたnビット部分と前記第2オペランドの対応するnビット部分に対して論理積演算を行なうことと、
排他的論理和演算(XOR)を指定する前記第2オペコード部分に応答して、前記回転値の選択されたnビット部分と前記第2オペランドの対応するnビット部分に対して排他的論理和演算を行なうことと、を含むブール演算を指定する、請求項2に記載の方法。 - 前記rotate−then−operate命令はビット0−47から成り、前記第1オペコード部分はビット0−7から成り、前記第2オペコード部分はビット40−47から成る、請求項3に記載の方法。
- 前記第1レジスタ・フィールドはビット8−11から成り、前記第2レジスタ・フィールドはビット12−15から成り、前記Tビットはビット16であり、前記第1即値フィールドはビット16−23から成り、前記第2即値フィールドはビット24−31から成り、前記回転量はビット34−39から成る、請求項4に記載の方法。
- 前記コンピュータ・アーキテクチャのために定義された前記rotate−then−operate命令は、代替的なコンピュータ・アーキテクチャの中央処理装置によってフェッチ及び実行され、
前記方法は、前記rotate−then−operate命令を解釈して、前記rotate−then−operate命令の動作をエミュレートするための所定のソフトウェア・ルーチンを特定するステップをさらに含み、
前記rotate−then−operate命令を実行するステップは、前記所定のソフトウェア・ルーチンを実行して、前記rotate−then−operate命令を実行するための前記方法のステップを実施するステップを含む、請求項1に記載の方法。 - コンピュータ・システムであって、
メモリと、
前記メモリと通信状態にあり、かつ、メモリから命令をフェッチするための命令フェッチ要素と、フェッチされた命令を実行するための1つ又は複数の実行要素とを含むプロセッサと、を備え、
前記コンピュータ・システムは、請求項1〜6のいずれか1項に記載の方法を実施するように構成される、コンピュータ・システム。 - 請求項1〜6のいずれか1項に記載の方法をコンピュータに実行させる、コンピュータ・プログラム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/972,679 | 2008-01-11 | ||
US11/972,679 US7895419B2 (en) | 2008-01-11 | 2008-01-11 | Rotate then operate on selected bits facility and instructions therefore |
PCT/EP2009/050109 WO2009087162A2 (en) | 2008-01-11 | 2009-01-07 | Rotate then operate on selected bits facility and instructions therefore |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011509476A JP2011509476A (ja) | 2011-03-24 |
JP5357181B2 true JP5357181B2 (ja) | 2013-12-04 |
Family
ID=40561736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010541776A Active JP5357181B2 (ja) | 2008-01-11 | 2009-01-07 | コンピュータ・システム、その動作方法、及び、コンピュータ・プログラム |
Country Status (6)
Country | Link |
---|---|
US (3) | US7895419B2 (ja) |
EP (1) | EP2243076A2 (ja) |
JP (1) | JP5357181B2 (ja) |
KR (1) | KR101231556B1 (ja) |
CN (1) | CN101911015B (ja) |
WO (1) | WO2009087162A2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7895419B2 (en) * | 2008-01-11 | 2011-02-22 | International Business Machines Corporation | Rotate then operate on selected bits facility and instructions therefore |
US9026424B1 (en) * | 2008-10-27 | 2015-05-05 | Juniper Networks, Inc. | Emulation of multiple instruction sets |
US8473567B2 (en) * | 2010-03-29 | 2013-06-25 | Intel Corporation | Generating a packet including multiple operation codes |
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2008
- 2008-01-11 US US11/972,679 patent/US7895419B2/en active Active
-
2009
- 2009-01-07 KR KR1020107015044A patent/KR101231556B1/ko active IP Right Grant
- 2009-01-07 JP JP2010541776A patent/JP5357181B2/ja active Active
- 2009-01-07 WO PCT/EP2009/050109 patent/WO2009087162A2/en active Application Filing
- 2009-01-07 CN CN200980101991.XA patent/CN101911015B/zh active Active
- 2009-01-07 EP EP20090701244 patent/EP2243076A2/en not_active Ceased
-
2010
- 2010-07-21 US US12/840,707 patent/US8838943B2/en active Active
-
2014
- 2014-09-12 US US14/484,323 patent/US9135004B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN101911015A (zh) | 2010-12-08 |
US20100299506A1 (en) | 2010-11-25 |
WO2009087162A3 (en) | 2009-09-24 |
US9135004B2 (en) | 2015-09-15 |
WO2009087162A2 (en) | 2009-07-16 |
KR101231556B1 (ko) | 2013-02-08 |
CN101911015B (zh) | 2016-01-20 |
US7895419B2 (en) | 2011-02-22 |
KR20100113076A (ko) | 2010-10-20 |
US20090182981A1 (en) | 2009-07-16 |
US8838943B2 (en) | 2014-09-16 |
EP2243076A2 (en) | 2010-10-27 |
US20150006860A1 (en) | 2015-01-01 |
JP2011509476A (ja) | 2011-03-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
RD12 | Notification of acceptance of power of sub attorney |
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|
A521 | Request for written amendment filed |
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|
A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
RD14 | Notification of resignation of power of sub attorney |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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