JP5355980B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
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Description
また、特許文献3には、半導体層と共に上部にSONOSメモリ素子をなす上部積層物と、半導体層の下に備えられて半導体層と共に下部SONOSメモリ素子をなす下部積層物を有するSONOSメモリ装置が開示されている。
本発明の別の一態様によれば、第1チャネルと、前記第1チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、前記第1チャネルの上に設けられた第1絶縁膜と、前記第1絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられた第2絶縁膜と、前記第2絶縁膜の上に設けられた第2チャネルと、前記第2チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。前記半導体層の電位を前記半導体基板の電位よりも高くしたとき、前記半導体層から注入され前記第2絶縁膜を通過する正孔電流が、前記半導体基板から注入され前記第1絶縁膜を通過する電子電流よりも大きくなる電位が存在する。
本発明の別の一態様によれば、第1チャネルと、前記第1チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、前記第1チャネルの上に設けられた第1絶縁膜と、前記第1絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられた第2絶縁膜と、前記第2絶縁膜の上に設けられた第2チャネルと、前記第2チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、周辺回路であって、前記半導体基板と前記半導体層とに印加する電圧を発生する電圧発生回路と、前記電圧を前記半導体基板と前記半導体層とに印加する電圧制御回路と、前記半導体層に前記電圧を印加したときの前記第1チャネルを含むトランジスタのしきい値を読み出す第1読み出し回路と、前記半導体基板に前記電圧を印加したときの前記第2チャネルを含むトランジスタのしきい値を読み出す第2読み出し回路と、を有する周辺回路と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
本発明の第1の実施形態に係る不揮発性半導体記憶装置は、電荷保持層として、電荷蓄積層あるいは浮遊電極を有するトランジスタ型メモリセルに適用できる。電荷蓄積層あるいは浮遊電極は、1層である必要はなく、例えば2層あるいは3層であってもよい。また、電荷蓄積層あるいは浮遊電極を、浮遊ドット層(ナノクリスタル層)に置き換えてもよい。
図2は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する別の模式的断面図である。
図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
すなわち、図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置100であるNAND型メモリセルアレイの一部を抜粋した模式的平面図であり、図1は、図3のA−A’線断面図であり、図2は、図3のB−B’線断面図である。すなわち、図1は、ワードラインWLに平行な断面で切断した断面図であり、図2は、ビットラインBLに平行な平面で切断した断面図である。
半導体基板1aのメモリセル側には、ソース・ドレイン拡散層5aが設けられ、半導体層1bのメモリセル側には、ソース・ドレイン拡散層5bが設けられている。
ただし、ソース・ドレイン拡散層5a、5bのいずれかは、半導体基板1aと半導体層1bとの容量結合によって自発的にチャネルを形成する(例えば、Chang-Hyun Lee, et al, VLSI Tech. Dig., pp. 118-119. 2008、や、Hang-Ting Lue, et al, VLSI Tech. Dig., pp. 140-141. 2008を参照)ことも可能であり、この場合も、不揮発性半導体記憶装置100は、ソース・ドレイン拡散層5a、5bを有するものとする。
図5は、本発明の第1の実施形態に係る不揮発性半導体記憶装置のNANDストリングの列方向の模式的断面図である。
すなわち、図4は、図3のA−A’線断面を含む断面図であり、NANDストリングの行方向、すなわち、ワードラインWLに対応している。そして、図5は、図3のB−B’線断面を含む断面図であり、NANDストリングの列方向、すなわち、ビットラインBLに対応している。
すなわち、同図は、本実施形態に係る不揮発性半導体記憶装置100のメモリセルにおける電荷の状態を例示している。
図6(b)は、別の電荷の状態を例示しており、電荷蓄積層4の半導体基板1aに近い側に、電荷9aが蓄積されている状態を例示している。
図6(c)は、さらに別の電荷の状態を例示しており、電荷蓄積層4の半導体基板1aから遠い側、すなわち、半導体層1bに近い側に、電荷9bが蓄積されている状態を例示している。
図6(d)は、さらに別の電荷の状態を例示しており、電荷蓄積層4の半導体基板1aに近い側と、半導体層1bに近い側とに、電荷9b及び電荷9bが蓄積されている状態を例示している。
すなわち、不揮発性半導体記憶装置100においては、メモリセル内に保持する電荷量のみならず、電荷保持層4の層面に対して垂直な方向の電荷の位置、すなわち、チャネルと垂直方向の電荷の位置、を新たな情報量として取り込むことができ、さらなる多値化が可能である。
(第2の実施の形態)
以下、本発明の第2の実施形態として、不揮発性半導体記憶装置の読み出し方法について説明する。
すなわち、不揮発性半導体記憶装置100のメモリセル内の電荷位置の情報を用いて多値化を行うための、しきい値の読み出し方法について説明する。
図7は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の駆動方法を説明するための模式的断面図である。
すなわち、図7は、不揮発性半導体記憶装置100における電荷位置を例示しており、半導体層1bが延びる方向のNANDストリングを、単一メモリセルに関して抜粋したものである。
半導体基板1aに形成されたトランジスタのしきい値を読み出すためには、半導体層1bに電圧を印加する。この際、当該メモリセルの半導体基板1aの表面にチャネルが形成され、半導体基板1aを電流が流れるため、半導体基板1a側のしきい値を読み出すことができる。
半導体基板1a側で検出するしきい値と、半導体層1b側で検出するしきい値と、に基準値を設ける。そして、半導体基板1a側で検出するしきい値のその基準値からのずれを、ΔVT(sub)とする。そして、半導体層1b側で検出するしきい値のその基準値からのずれを、ΔVT(poly)とする。そして、当該メモリセルが保持する電荷量の面密度を、しきい値の基準状態からのずれとして評価し、ΔQとすると、ΔVT(sub)及びΔVT(poly)は、以下の数式1、数式2で表される。
以下、本発明の第3の実施形態として、不揮発性半導体記憶装置の書き込み及び消去方法について説明する。すなわち、上記の不揮発性半導体記憶装置100のメモリセルへの書き込み及び消去の方法を説明する。
すなわち、図8は、不揮発性半導体記憶装置100における電荷位置を例示しており、半導体層1bが延びる方向のNANDストリングを、単一メモリセルに関して抜粋したものである。
すなわち、同図(a)は、不揮発性半導体記憶装置100において、半導体基板1aに正バイアスを印加した場合における、半導体基板1aから注入される正孔電流(電流密度)と半導体層1bから注入される電子電流(電流密度)を、酸化膜換算電界に対して表した図である。すなわち、半導体基板1aに正バイアスを印加した場合における、第1絶縁膜3aを流れる正孔電流(基板注入による正孔電流)と、第2絶縁膜3bを流れる電子電流(電極注入による電子電流)と、を例示している。
また、同図(b)は、不揮発性半導体記憶装置100において、半導体層1bに正バイアスを印加した場合における、半導体基板1aから注入される電子電流(電流密度)と半導体層1bから注入される正孔電流(電流密度)を、酸化膜換算電界に対して表した図である。すなわち、半導体層1bに正バイアスを印加した場合における、第1絶縁膜3aを流れる電子電流(基板注入による電子電流)と、第2絶縁膜3bを流れる正孔電流(電極注入における正孔電流)と、を例示している。
なお、同図(a)、(b)において、横軸は、酸化膜換算電界Eeff(MV/cm)を表し、縦軸は電流Jg(A/cm2)を表す。
本実施形態に係る駆動方法においては、第1絶縁膜3a及び第2絶縁膜3bのいずれか一方の正孔電流と、いずれか他方の電子電流と、の上下関係が逆転する酸化膜換算電界を利用することができる。
すなわち、同図(a)、(b)は、本実施形態に係る一例の不揮発性半導体記憶装置101における特性を例示している。そして、同図(a)は半導体基板1aに正バイアスを印加した場合における、半導体基板1aから注入される正孔電流(電流密度)と半導体層1bから注入される電子電流(電流密度)を、酸化膜換算電界に対して表した図である。そして、同図(b)は、半導体層1bに正バイアスを印加した場合における、半導体基板1aから注入される電子電流(電流密度)と半導体層1bから注入される正孔電流(電流密度)を、酸化膜換算電界に対して表した図である。
そして、同図(c)、(d)は、本実施形態に係る別の不揮発性半導体記憶装置102における特性を例示する図であり、それぞれ、半導体基板1a及び半導体層1bに正バイアスを印加した場合における図である。
すなわち、同図(a)、(b)は、本実施形態に係るさらに別の不揮発性半導体記憶装置103における特性を例示する図であり、それぞれ、半導体基板1a及び半導体層1bに正バイアスを印加した場合における図である。
そして、同図(c)、(d)は、本実施形態に係るさらに別の不揮発性半導体記憶装置104における特性を例示する図であり、それぞれ、半導体基板1a及び半導体層1bに正バイアスを印加した場合における図である。
すなわち、図10(a)〜(d)及び図11(a)〜(d)は、本実施形態に係る4種の不揮発性半導体記憶装置の特性を例示している。
すなわち、半導体基板1a側または半導体層1b側のそれぞれから消去を行っても良く、この場合は、複数の電荷蓄積位置の間の絶縁膜は、正孔をブロックし難くしても良いし、正孔をブロックするようにしても良い。また、半導体基板1a側からのみ、または、半導体層1b側からのみ消去を行っても良く、この場合は、複数の電荷蓄積位置の間の絶縁膜は、正孔をブロックし難くすることが望ましい。
なお、上記の下層、中間層及び上層のそれぞれの厚みは、例えば、0.5nm〜20nmとすることができる。
上記で説明した、複数の電荷蓄積位置の間の絶縁膜における正孔に対するブロック特性と同様に、電子に対するブロック特性を、電荷蓄積層4の特性に応じて適合させることができる。
図12は、本発明の第3の実施形態に係る変形例の不揮発性半導体記憶装置の特性を説明する模式図である。
すなわち、同図(a)〜(d)は、半導体基板1aに正バイアスを印加した場合における、半導体基板1aから注入される正孔電流(電流密度)と半導体層1bから注入される電子電流(電流密度)とを、酸化膜換算電界に対して表した図である。そして、同図(e)〜(h)は、半導体層1bに正バイアスを印加した場合における、半導体基板1aから注入される電子電流(電流密度)と半導体層1bから注入される正孔電流(電流密度)とを、酸化膜換算電界に対して表した図である。
また、例えば、図12(b)に例示した特性と、図12(e)、(f)、(g)、(h)に例示した特性と、をそれぞれ組み合わせて、駆動させることができる。
また、例えば、図12(c)に例示した特性と、図12(e)、(f)、(g)に例示した特性と、をそれぞれ組み合わせて、駆動させることができる。
さらに、例えば、図12(d)に例示した特性と、図12(e)、(f)、(h)に例示した特性と、をそれぞれ組み合わせて、駆動させることができる。
また、上記の各種の組み合わせのうち、図12(c)及び図12(e)に例示した組み合わせが、図10(c)、(d)に例示した特性に相当する。
また、上記の各種の組み合わせのうち、図12(a)及び図12(f)に例示した組み合わせが、図11(a)、(b)に例示した特性に相当する。
また、上記の各種の組み合わせのうち、図12(c)及び図12(h)に例示した組み合わせが、図11(c)、(d)に例示した特性に相当する。
図13は、本発明の第4の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図は、本実施形態に係る不揮発性半導体記憶装置110の回路構成を例示している。
図13に表したように、本実施形態に係る不揮発性半導体記憶装置110は、各メモリセルが格納されるメモリセルアレイ11と、例えば第2及び第3の実施形態に係る駆動方法に適合する電圧を発生する周辺回路20と、を備える。周辺回路20は、電圧制御回路12と、電圧発生回路13と、半導体基板1a側の読み出しを行う第1読み出し回路14と、半導体層1b側の読み出しを行う第2読み出し回路15と、を有する。
以下では、一例として、1つのメモリセル当りに、4ビットの情報が書き込める場合として説明する。
すなわち、同図(a)は、4ビットの情報を、半導体基板1a側のしきい値と電荷位置との組み合わせに割り当てた図である。同図(b)は、4ビットの情報を、半導体基板1a側のしきい値と半導体層1b側のしきい値との組み合わせに割り当てた図である。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
1b 半導体層
2 素子分離膜
3a 第1絶縁膜
3b 第2絶縁膜
4 電荷蓄積層(電荷保持層)
5a、5b ソース・ドレイン領域
6 層間絶縁膜
8a 第1チャネル
8b 第2チャネル
9、9a、9b 電荷
11 メモリセルアレイ
12 電圧制御回路
13 電圧発生回路
14 第1読み出し回路
15 第2読み出し回路
20 周辺回路
100、101、102、103、104、110 不揮発性半導体記憶装置
BC1、BC2 ビットラインコンタクト
BL、BL1、BL2 ビットライン
M1〜M3、Mn、N1〜N3 メモリセルトランジスタ
S1、S2、S3、S4 セレクトトランジスタ
SG1、SG2、SG3、SG4 セレクトゲート
WC1、WC2 ワードラインコンタクト
WL、WL1、WL2 ワードライン
Claims (15)
- 第1チャネルと、前記第1チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、
前記第1チャネルの上に設けられた第1絶縁膜と、
前記第1絶縁膜の上に設けられた電荷保持層と、
前記電荷保持層の上に設けられた第2絶縁膜と、
前記第2絶縁膜の上に設けられた第2チャネルと、前記第2チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、
を備え、
前記半導体基板の電位を前記半導体層の電位よりも高くしたとき、
前記半導体基板から注入され前記第1絶縁膜を通過する正孔電流が、前記半導体層から注入され前記第2絶縁膜を通過する電子電流よりも大きくなる電位が存在することを特徴とする不揮発性半導体記憶装置。 - 第1チャネルと、前記第1チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、
前記第1チャネルの上に設けられた第1絶縁膜と、
前記第1絶縁膜の上に設けられた電荷保持層と、
前記電荷保持層の上に設けられた第2絶縁膜と、
前記第2絶縁膜の上に設けられた第2チャネルと、前記第2チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、
を備え、
前記半導体層の電位を前記半導体基板の電位よりも高くしたとき、
前記半導体層から注入され前記第2絶縁膜を通過する正孔電流が、前記半導体基板から注入され前記第1絶縁膜を通過する電子電流よりも大きくなる電位が存在することを特徴とする不揮発性半導体記憶装置。 - 第1チャネルと、前記第1チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、
前記第1チャネルの上に設けられた第1絶縁膜と、
前記第1絶縁膜の上に設けられた電荷保持層と、
前記電荷保持層の上に設けられた第2絶縁膜と、
前記第2絶縁膜の上に設けられた第2チャネルと、前記第2チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、
周辺回路であって、
前記半導体基板と前記半導体層とに印加する電圧を発生する電圧発生回路と、
前記電圧を前記半導体基板と前記半導体層とに印加する電圧制御回路と、
前記半導体層に前記電圧を印加したときの前記第1チャネルを含むトランジスタのしきい値を読み出す第1読み出し回路と、
前記半導体基板に前記電圧を印加したときの前記第2チャネルを含むトランジスタのしきい値を読み出す第2読み出し回路と、
を有する周辺回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記電荷保持層は、電荷蓄積層を含むことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記電荷保持層は、電荷蓄積層を含む複数層の絶縁膜からなる積層構造体を含むことを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記電荷保持層は、半導体または金属からなる粒子が絶縁体中に分散した浮遊ドット層を含むことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記電荷保持層は、半導体または金属からなる粒子が絶縁体中に分散した浮遊ドット層を含む複数層の絶縁膜からなる積層構造体を含むことを特徴とする請求項1〜3及び6のうちのいずれか1つに記載の不揮発性半導体記憶装置。
- 前記電荷保持層は、浮遊電極を含むことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記電荷保持層は、絶縁層によって離間して積層されて設けられた複数の浮遊電極層を有する積層構造体を含むことを特徴とする請求項1〜3及び8のうちのいずれか1つに記載の不揮発性半導体記憶装置。
- 前記半導体基板は、SOI(Silicon On Insulator)を含むことを特徴とする請求項1〜9のいずれか1つに記載の不揮発性半導体記憶装置。
- 第1チャネルと、前記第1チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、前記第1チャネルの上に設けられた第1絶縁膜と、前記第1絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられた第2絶縁膜と、前記第2絶縁膜の上に設けられた第2チャネルと、前記第2チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、を有する不揮発性半導体記憶装置の駆動方法であって、
前記半導体層に電圧を印加して前記第1チャネルを含むトランジスタのしきい値を読み出し、
前記半導体基板に電圧を印加して前記第2チャネルを含むトランジスタのしきい値を読み出し、
前記電荷保持層に保持された電荷の蓄積状態に対応した情報を出力することを特徴とする不揮発性半導体記憶装置の駆動方法。 - 前記半導体基板の電位よりも前記半導体層の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体基板から前記電荷保持層に電子を注入し、
前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項11記載の不揮発性半導体記憶装置の駆動方法。 - 前記半導体層の電位よりも前記半導体基板の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体層から前記電荷保持層に電子を注入し、
前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項11記載の不揮発性半導体記憶装置の駆動方法。 - 前記半導体基板の電位よりも前記半導体層の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体層から前記電荷保持層に正孔を注入し、
前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項11記載の不揮発性半導体記憶装置の駆動方法。 - 前記半導体層の電位よりも前記半導体基板の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体基板から前記電荷保持層に正孔を注入し、
前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項11記載の不揮発性半導体記憶装置の駆動方法。
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