JP5354669B2

JP5354669B2 - Pipeline type analog-digital converter and correction method thereof

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Publication number: JP5354669B2
Application number: JP2009140544A
Authority: JP
Inventors: 康夫石毛; 真博柿沼; 友明江田
Original assignee: NEC Space Technologies Ltd
Current assignee: NEC Space Technologies Ltd
Priority date: 2009-06-11
Filing date: 2009-06-11
Publication date: 2013-11-27
Anticipated expiration: 2029-06-11
Also published as: JP2010288091A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a pipeline type ADC which can periodically update error correction data from the outside without needing to retain the error correction data in the inside over a long period. <P>SOLUTION: Each of series-connected stages 2, 3 converts an input analog signal to digital data to be output, and converts the digital data after the conversion to an analog signal to be output to the next stage by obtaining a difference from the input analog signal. An offset correction circuit 15, a first stage error correction circuit 16, a second stage error correction circuit 20, adder circuits 18, 19, 22 and D-FFs 18, 19 correct the digital data output from the first and second stages 2, 3 by error correction data received from a memory 12. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ディジタル誤差補正処理の改良を図ったパイプライン型アナログ・ディジタル変換器（analog-to-digital converter）およびその補正方法に関する。 The present invention relates to a pipeline type analog-to-digital converter improved in digital error correction processing and a correction method thereof.

パイプライン型アナログ・ディジタル変換器（以下、パイプライン型ＡＤＣと略称する）においては、電源電圧、温度、プロセスばらつきによりオフセット誤差が発生し、また、サンプリングキャパシタの容量ミスマッチによる誤差が発生する。このため、パイプライン型ＡＤＣにおいては、ディジタル出力値に対してディジタル演算により誤差補正を行なう必要がある。この誤差補正を行なう場合、予めパイプライン型ＡＤＣの内部記憶素子に誤差補正データを記憶しておく必要がある。 In a pipeline type analog-digital converter (hereinafter abbreviated as a pipeline type ADC), an offset error occurs due to power supply voltage, temperature, and process variations, and an error due to a capacitance mismatch between sampling capacitors. For this reason, in the pipeline type ADC, it is necessary to perform error correction by digital calculation on the digital output value. When performing this error correction, it is necessary to store error correction data in the internal storage element of the pipeline type ADC in advance.

特開平１１−３０６０８３号公報Japanese Patent Laid-Open No. 11-306083 特開２００４−１３３４９６号公報JP 2004-13396 A 特開２００４−２６６６１４号公報JP 2004-266614 A 特開２００８−１４７７５３号公報JP 2008-147753 A

しかしながら、人工衛星など宇宙空間で使用するパイプライン型ＡＤＣは、宇宙放射線によるシングルイベント・アップセット現象により誤差補正データのビット反転を引き起こし、このため、誤差補正が正しく行われない課題があった。
本発明は、このような事情に鑑みてなされたもので、その目的は、誤差補正データを内部に長期間保持する必要がなく、外部から定期的に更新することができるパイプライン型ＡＤＣおよびその補正方法を提供することにある。 However, pipeline-type ADCs used in space such as artificial satellites cause bit inversion of error correction data due to a single event upset phenomenon due to space radiation, and there is a problem that error correction is not performed correctly.
The present invention has been made in view of such circumstances, and an object of the present invention is to eliminate the need for retaining error correction data for a long period of time inside the pipeline ADC, and its pipeline ADC that can be periodically updated from the outside. It is to provide a correction method.

上述した課題を解決するために、本発明は、シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージと、宇宙放射線によるビット反転の対策が実施されている記憶素子により構成されたメモリシステムを備えた外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正する補正手段とを具備することを特徴とする。 In order to solve the above-described problems, the present invention is a plurality of stages connected in series, which converts an input analog signal into digital data and outputs it, and converts the converted digital data into an analog signal. Received from an external circuit having a memory system composed of a plurality of stages that take the difference from the input analog signal and output to the next stage, and a memory element that is implemented with countermeasures against bit inversion due to cosmic radiation . And correction means for correcting digital data output from the plurality of stages by error correction data.

また、本発明は、シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージを具備するパイプライン型アナログ・ディジタル変換器において、宇宙放射線によるビット反転の対策が実施されている記憶素子により構成されたメモリシステムを備えた外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正することを特徴とする。 Further, the present invention is a plurality of stages connected in series, which converts an input analog signal into digital data and outputs it, converts the converted digital data into an analog signal, and in pipelined analog to digital converter having a plurality of stages for outputting to the next stage by taking the difference, external including a memory system configured by a storage device measures the bit inversion by cosmic radiation is performed The digital data output from the plurality of stages is corrected by error correction data received from a circuit.

本発明によれば、誤差補正データを定期的に外部から入力することができるので、誤差補正データをＡＤＣ内部に長期間保持する必要がない。これにより、宇宙放射線によるビット反転の対策が実施されている記憶素子、例えばエラー訂正回路付きメモリシステムに誤差補正データを保持しておき、ＡＤＣ外部から誤差補正データを定期的にＡＤＣへ供給することで、ＡＤＣでのビット反転の影響を最小限とすることができる効果がある。 According to the present invention, since the error correction data can be periodically input from the outside, it is not necessary to hold the error correction data in the ADC for a long time. As a result, error correction data is held in a storage element in which countermeasures against bit inversion due to cosmic radiation, such as a memory system with an error correction circuit, is stored, and error correction data is periodically supplied to the ADC from outside the ADC. Thus, there is an effect that the influence of the bit inversion in the ADC can be minimized.

本発明の一実施形態によるパイプライン型ＡＤＣの構成を示すブロック図である。It is a block diagram which shows the structure of the pipeline type ADC by one Embodiment of this invention. 同パイプライン型ＡＤＣの第１ステージ２における比較器基準電圧のオフセット誤差発生時のロバートソンプロットの事例を示す図である。It is a figure which shows the example of the Robertson plot at the time of the offset error generation | occurrence | production of the comparator reference voltage in the 1st stage 2 of the same pipeline type ADC. 同パイプライン型ＡＤＣの第１ステージ２における増幅器のオフセット誤差発生時のロバートソンプロットの事例を示す図である。It is a figure which shows the example of the Robertson plot at the time of the offset error generation | occurrence | production of the amplifier in the 1st stage 2 of the same pipeline type ADC. 同パイプライン型ＡＤＣの第１ステージ２における容量ミスマッチ有りの時のロバートソンプロットの事例を示す図である。It is a figure which shows the example of a Robertson plot at the time of the capacity | capacitance mismatch in the 1st stage 2 of the same pipeline type ADC. 同パイプライン型ＡＤＣの第１ステージ２における容量ミスマッチ誤差補正時の入出力特性を示す図である。It is a figure which shows the input / output characteristic at the time of the capacity | capacitance mismatch error correction | amendment in the 1st stage 2 of the same pipeline type ADC. 同パイプライン型ＡＤＣの第１ステージ２、第２ステージ３それぞれの入出力電圧（第１ステージのＣｓ／Ｃｆ＝1.1の場合）の誤差補正前後での入出力電圧関係を示す図である。It is a figure which shows the input / output voltage relationship before and behind error correction of each input / output voltage (when Cs / Cf = 1.1 of the first stage) of the first stage 2 and the second stage 3 of the pipeline type ADC. 同パイプライン型ＡＤＣにおいて、補正値Ｄｃ１=１０１１１ｂｉｎ設定時の補正前後のディジタル値を示す図である。In the same pipeline type ADC, it is a figure which shows the digital value before and behind correction | amendment at the time of correction value Dc1 = 10111bin setting.

以下、図面を参照し本発明の実施形態について説明する。
図１は本発明の一実施形態による４ビットパイプライン型ＡＤＣの構成を示すブロック図である。この図において、符号１はサンプルホールド回路であり、アナログ入力電圧を一時保持して第１ステージ２へ出力する。第１ステージ２は、内部に１．５ｂｉｔＳｕｂ−ＡＤＣおよび１．５ｂｉｔＳｕｂ−ＤＡＣ（Digital-to-Analog converter）を有し、サンプルホールド回路１の出力を２ビットディジタルデータに変換し、データＤ１１〜Ｄ１０として出力すると共に、そのデータＤ１１〜Ｄ１０を再びアナログ電圧に変換し、さらに、入力されたアナログ電圧（サンプルホールド回路１の出力）との差をとって第２ステージ３へ出力する。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a 4-bit pipeline type ADC according to an embodiment of the present invention. In this figure, reference numeral 1 denotes a sample hold circuit, which temporarily holds an analog input voltage and outputs it to the first stage 2. The first stage 2 has a 1.5-bit Sub-ADC and a 1.5-bit Sub-DAC (Digital-to-Analog converter) inside, and converts the output of the sample hold circuit 1 into 2-bit digital data. The data D11 to D10 are converted back to analog voltages, and the difference from the input analog voltage (output of the sample hold circuit 1) is taken and output to the second stage 3.

第２ステージ３は第１ステージ２と同様に構成されており、第２ステージ２の出力を２ビットディジタルデータに変換し、データＤ２１〜Ｄ２０として出力すると共に、そのデータＤ２１〜Ｄ２０を再びアナログデータに変換し、さらに、入力されたアナログ電圧（第１ステージ２の出力）との差をとって第３ステージ４へ出力する。第３ステージ４は、２ビット出力のFlash型ＡＤコンバータであり、内部に３個のコンパレータを有し、２ビット（４値）出力分を同時に比較し出力する。 The second stage 3 is configured in the same manner as the first stage 2, converts the output of the second stage 2 into 2-bit digital data and outputs it as data D21 to D20, and the data D21 to D20 are converted to analog data again. Further, the difference from the input analog voltage (the output of the first stage 2) is taken and output to the third stage 4. The third stage 4 is a 2-bit output Flash type AD converter, which has three comparators therein and compares and outputs 2-bit (4-value) output simultaneously.

符号５はクロック分配回路であり、各回路１〜４へクロックΦ１、Φ２を出力する。ここで、クロックΦ１はアナログデータ読み込みのタイミングであり、クロックΦ２はＳｕｂ−ＤＡＣにおけるデータ読み込みのタイミングである。Ｄ−ＦＦ６〜８はディレイフリップフロップであり、Ｄ−ＦＦ６はクロックΦ１のタイミングで入力されるデータを読み込み、Ｄ−ＦＦ７、８はクロックΦ２のタイミングで入力されるデータを読み込む。 Reference numeral 5 denotes a clock distribution circuit which outputs clocks [Phi] 1 and [Phi] 2 to the circuits 1 to 4, respectively. Here, the clock Φ1 is the timing for reading analog data, and the clock Φ2 is the timing for reading data in the Sub-DAC. D-FFs 6 to 8 are delay flip-flops. The D-FF 6 reads data input at the timing of the clock Φ1, and the D-FFs 7 and 8 read data input at the timing of the clock Φ2.

符号１１はマイクロプロセッサ、１２はマイクロプロセッサ１１によって読み出し／書き込みが制御されるメモリである。このメモリ１２は、宇宙放射線によるビット反転の対策が実施されている記憶素子であり、エラー訂正回路付きメモリシステムである。このメモリ１２に誤差補正データＤｃ１、Ｄｃ２、Ｄｏｓが記憶されている。 Reference numeral 11 is a microprocessor, and 12 is a memory whose reading / writing is controlled by the microprocessor 11. The memory 12 is a storage element in which countermeasures against bit inversion due to cosmic radiation are implemented, and is a memory system with an error correction circuit. The memory 12 stores error correction data Dc1, Dc2, and Dos.

オフセット誤差補正回路１５は、パイプライン型ＡＤＣの出力から補正量を計算し、メモリ１２から出力される誤差補正データＤｏｓをオンラインで入力し、両者に基づいて補正値を求め、加算回路１７へ出力する。第１ステージ誤差補正回路１６はメモリ１２から出力される誤差補正データＤｃ１を受けて補正データを生成し、加算回路１７へ出力する（詳細は後述する）。加算回路１７はオフセット誤差補正回路１５および第１ステージ誤差補正回路１６の出力を加算し、Ｄ−ＦＦ１８へ出力する。Ｄ−ＦＦ１８は加算回路１７の出力をクロックΦ２のタイミングで読み込み、加算回路１９へ出力する。第２ステージ誤差補正回路２０はメモリ１２から出力される誤差補正データＤｃ２を受けて補正データを生成し、加算回路１９へ出力する（詳細は後述する）。加算回路１９は第２ステージ誤差補正回路２０の出力およびＤ−ＦＦ１８の出力を加算し、Ｄ−ＦＦ２１へ出力する。Ｄ−ＦＦ２１は加算回路１９の出力をクロックΦ１のタイミングで読み込み、加算回路２２へ出力する。 The offset error correction circuit 15 calculates a correction amount from the output of the pipeline ADC, inputs the error correction data Dos output from the memory 12 online, obtains a correction value based on both, and outputs the correction value to the addition circuit 17 To do. The first stage error correction circuit 16 receives the error correction data Dc1 output from the memory 12, generates correction data, and outputs it to the addition circuit 17 (details will be described later). The adder circuit 17 adds the outputs of the offset error correction circuit 15 and the first stage error correction circuit 16 and outputs the result to the D-FF 18. The D-FF 18 reads the output of the adder circuit 17 at the timing of the clock Φ2, and outputs it to the adder circuit 19. The second stage error correction circuit 20 receives the error correction data Dc2 output from the memory 12, generates correction data, and outputs it to the adder circuit 19 (details will be described later). The adder circuit 19 adds the output of the second stage error correction circuit 20 and the output of the D-FF 18 and outputs the result to the D-FF 21. The D-FF 21 reads the output of the adder circuit 19 at the timing of the clock Φ1 and outputs it to the adder circuit 22.

冗長２進−非冗長２進数変換回路２６は、各ステージ２、３、４からの出力される冗長２進数形式のデータを通常の２進数である非冗長２進数形式に変換し出力する。具体的には、各ステージの出力値を桁合わせ後、加算する加算回路である。各ステージ２，３，４は、理想的には１ビットのＡＤ値を出力すれば、パイプライン型ＡＤＣとして機能するが、実際にはコンパレータのオフセット誤差やアンプのゲイン誤差の影響により間違った値を出力する可能性がある。その対策として下位１ビットの確定したビットと、上位０．５ビットの、桁上げの可能性を残し前段ステージの確定ビットとの和で確定する未確定ビットとを出力する計１．５ビット出力構成となっている。これらを「冗長２進−非冗長２進数変換」することで、ディジタル出力値に対する誤差の影響を除去している。 The redundant binary-non-redundant binary number conversion circuit 26 converts the data in the redundant binary number format output from each stage 2, 3, and 4 into a non-redundant binary number format that is a normal binary number and outputs it. Specifically, it is an adder circuit that adds the output values of each stage after digit alignment. Each stage 2, 3, 4 ideally functions as a pipelined ADC if it outputs a 1-bit AD value, but in reality it has an incorrect value due to the effects of comparator offset error and amplifier gain error. May be output. As a countermeasure, a total of 1.5 bits are output to output the confirmed bit of the lower 1 bit and the unconfirmed bit determined by the sum of the upper 0.5 bit and the confirmed bit of the previous stage leaving the possibility of carry. It has a configuration. These are “redundant binary-nonredundant binary number conversion” to eliminate the influence of errors on the digital output value.

Ｄ−ＦＦ２７は冗長２進−非冗長２進数変換回路２６の出力をクロックΦ２のタイミングで読み込む。読み込まれたデータに下位３ビットが追加されて加算回路２２へ出力される。ここで、下位３ビットは、このパイプライン型ＡＤＣの出力４ビット分解能に対し、外部に出力されない、さらに下位の分解能の高いビットに対しても補正を実施するためのデータであり、分解能の高い誤差補正データと桁あわせするための、便宜的な下位のビット０００bin（ここでは下位３ビット追加）を指す。 The D-FF 27 reads the output of the redundant binary-nonredundant binary number conversion circuit 26 at the timing of the clock Φ2. The lower 3 bits are added to the read data and output to the adder circuit 22. Here, the lower 3 bits are data that is not output to the external 4-bit resolution of this pipeline type ADC, and is used to correct even lower bits with high resolution, and has high resolution. For the sake of convenience, it refers to the low-order bit 000bin (here, the low-order 3 bits are added) for alignment with the error correction data.

加算回路２２は、下位３ビットが追加されたＤ−ＦＦ２７の出力にＤ−ＦＦ２１から出力される誤差補正データを加算し、Ｄ−ＦＦ２９へ出力する。Ｄ−ＦＦ２９は加算回路２２から出力される補正後のデータをクロックΦ２のタイミングで読み込み、変換後のディジタルデータとして出力する。 The adder circuit 22 adds the error correction data output from the D-FF 21 to the output of the D-FF 27 to which the lower 3 bits are added, and outputs the result to the D-FF 29. The D-FF 29 reads the corrected data output from the adder circuit 22 at the timing of the clock Φ2 and outputs it as converted digital data.

次に、上述した４ビットパイプライン型ＡＤＣのディジタル誤差補正動作を説明する。
このパイプライン型ＡＤＣは、次のディジタル誤差補正を行う。
（１）オフセット補正
（２）サンプリングキャパシタの容量ミスマッチ補正 Next, the digital error correction operation of the above-described 4-bit pipeline type ADC will be described.
This pipeline type ADC performs the following digital error correction.
(1) Offset correction (2) Capacitance mismatch correction of sampling capacitors

（１）のオフセットの補正は、パイプライン型ＡＤＣの出力から補正量を計算し、マイクロプロセッサ１１からの制御指令によりオンラインで補正データを入力することにより実施する。
（２）の容量ミスマッチは、オフラインで取得された補正データを元に、各制御周期毎に外部から補正データを上書きする。補正データに基づきディジタル演算を実施する。 The offset correction (1) is performed by calculating a correction amount from the output of the pipeline type ADC and inputting correction data online in accordance with a control command from the microprocessor 11.
In the capacity mismatch (2), the correction data is overwritten from the outside for each control period based on the correction data acquired offline. Digital computation is performed based on the correction data.

＜オフセット誤差補正＞
前述したステージ２、３に使用される比較器と増幅器のオフセット電圧は、変換精度自体には影響を与えない（非直線性誤差は生じず、入力信号にオフセットがあるように見える）。比較器の基準電圧のオフセット発生により、ロバートソンプロットの折り返し点がＶｉｎ軸に対して左右にずれるが、ディジタル値として値はつながる。リファレンス電圧のオフセット量がＶｒｅｆ／４以下であれば、特に補正処理は必要ない（図２）。一方、ステージ２、３内の増幅器のオフセット発生により、ロバートソンプロットの出力電圧がＶｏｕｔ軸に対して上下にずれるが、ディジタル値として値はつながる。この場合、出力値には加法的にオフセットが載るので、出力値に対する（−オフセット値）の加算を実施して誤差補正する（図３）。 <Offset error correction>
The offset voltage of the comparator and amplifier used in the above-described stages 2 and 3 does not affect the conversion accuracy itself (no non-linearity error occurs and the input signal appears to have an offset). Due to the occurrence of the offset of the reference voltage of the comparator, the turning point of the Robertson plot shifts to the left and right with respect to the Vin axis, but the value is connected as a digital value. If the offset amount of the reference voltage is Vref / 4 or less, no particular correction process is required (FIG. 2). On the other hand, the output voltage of the Robertson plot shifts up and down with respect to the Vout axis due to the offset generation of the amplifiers in the stages 2 and 3, but the values are connected as digital values. In this case, since an offset is added to the output value in an additive manner, an error correction is performed by adding (−offset value) to the output value (FIG. 3).

＜サンプリングキャパシタの容量ミスマッチ補正＞
パイプライン型ＡＤＣのスタティックな変換精度を決める主要なバイアス誤差成分としては、以下の要因が挙げられる。
（１）サンプリングキャパシタの容量ミスマッチ
（２）不十分なＯＰアンプ利得
（３）スイッチ回路のフィードスルー誤差・電荷注入誤差 <Sampling capacitor capacitance mismatch correction>
The main factors that determine the static conversion accuracy of the pipeline type ADC include the following factors.
(1) Sampling capacitor capacitance mismatch
(2) Inadequate OP amplifier gain
(3) Feedthrough error and charge injection error of switch circuit

サンプリングキャパシタの容量ミスマッチは、各ステージに２個あるサンプリングキャパシタのソース側Ｃｓとフィードバック側Ｃｆとの容量差に起因する変換誤差である。パイプライン型ＡＤＣにおいて、その誤差要因としては容量ミスマッチが支配的である。そこで、このパイプライン型ＡＤＣでは容量ミスマッチの補正を行うものとする。
サンプル−ホールド回路においてソース側、フィードバック側のサンプリングキャパシタの容量にミスマッチがあり、本来の利得仕様とならないゲインの誤差はディジタル値の誤差とならない。単純にゲインが小さく、あるいは大きくなるのみである。ここで挙げる誤差補正の対象とはならない。本項で挙げる誤差補正の対象となるのは、比較器による量子化と増幅器による２倍利得との不整合が発生する状況におけるものであり、第１ステージ２、第２ステージ３に対してである。ロバートソンプロットの折り返し点における段付き量δは（ΔＣ／Ｃ）Ｖｒｅｆとなる（図４）。ステージ２、３の状態に応じ、δを出力値から加減算することにより補正することが可能となる（図５）。 The capacitance mismatch of the sampling capacitors is a conversion error caused by the capacitance difference between the source side Cs and the feedback side Cf of two sampling capacitors in each stage. In the pipeline type ADC, capacity mismatch is dominant as an error factor. Therefore, it is assumed that the capacity mismatch is corrected in this pipeline type ADC.
In the sample-hold circuit, there is a mismatch in the capacitances of the sampling capacitors on the source side and the feedback side, and a gain error that does not satisfy the original gain specification does not become a digital value error. The gain is simply small or large. It is not subject to error correction listed here. The target of error correction described in this section is in a situation where mismatch between quantization by the comparator and double gain by the amplifier occurs. For the first stage 2 and the second stage 3, is there. The step amount δ at the turning point of the Robertson plot is (ΔC / C) Vref (FIG. 4). Correction can be made by adding or subtracting δ from the output value according to the state of the stages 2 and 3 (FIG. 5).

＜第1ステージ２の容量ミスマッチの誤差補正アルゴリズム＞
Ｖｉｎ＝ＶＤＡＣの点では容量変化に不感であり、Ｖｉｎ＝０(Ｖｉｎｐ−Ｖｉｎｍ＝０)の時を基準点として、変換値に誤差分を加算、減算して補正を行う。第１ステージ２におけるＯＴＡの容量ミスマッチの影響は、第1ステージ２のＡＤＣ出力のみではなく、第２ステージ３のＡＤＣ出力にも加算されるので、第１ステージ２、第２ステージ３の両出力分の補正を行う。 <Error correction algorithm for first stage 2 capacity mismatch>
Capacitance change is insensitive at the point of Vin = VDAC, and correction is performed by adding and subtracting an error to the conversion value with Vin = 0 (Vinp−Vinm = 0) as a reference point. Since the influence of the OTA capacity mismatch in the first stage 2 is added not only to the ADC output of the first stage 2 but also to the ADC output of the second stage 3, both outputs of the first stage 2 and the second stage 3 are output. Make minute corrections.

以下、具体的に説明する。なお、Ｄｃ１はメモリ１２から出力される補正データである。
（１） −Ｖｒｅｆ ≦ Ｖｉｎ＜（−１／４）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値（第１ステージ分） = −Ｄｃ１
補正値（第２ステージ分） = −Ｄｃ１
補正値＝補正値（第１ステージ分）＋補正値（第２ステージ分） = −２Ｄｃ１
（２） −１／４Ｖｒｅｆ ≦ Ｖｉｎ＜＋１／４Ｖｒｅｆのとき
補正無し（補正値＝０） This will be specifically described below. Dc1 is correction data output from the memory 12.
(1) When −Vref ≦ Vin <(− 1/4) Vref, the following correction value is added to the output value.
Correction value (for the first stage) = -Dc1
Correction value (for second stage) = -Dc1
Correction value = Correction value (for the first stage) + Correction value (for the second stage) = -2Dc1
(2) When −1/4 Vref ≦ Vin <+1/4 Vref
No correction (Correction value = 0)

（３）＋１／４Ｖｒｅｆ ≦ Ｖｉｎ＜＋Ｖｒｅｆのとき、以下の補正値（Ｄｃ１）を加算する。
補正値（第１ステージ分） = Ｄｃ１
補正値（第２ステージ分） = Ｄｃ１
補正値＝補正値（第１ステージ分）+補正値（第２ステージ分） = ＋２Ｄｃ１ (3) When +1/4 Vref ≦ Vin <+ Vref, the following correction value (Dc1) is added.
Correction value (for the first stage) = Dc1
Correction value (for second stage) = Dc1
Correction value = Correction value (for the first stage) + Correction value (for the second stage) = +2 Dc1

Ｖｉｎの範囲判定は、第１ステージ２の比較器出力ディジタル値Ｄ１１〜Ｄ１０を直接観測することにより比較器出力オフセットの影響もキャンセルも可能となる。すなわち、Ｖｉｎの範囲判定を以下の通り置き換える。
（１） −Ｖｒｅｆ ≦ Ｖｉｎ＜ −１／４Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)のとき
（２） −１／４Ｖｒｅｆ ≦ Ｖｉｎ＜＋１／４Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)のとき
（３）＋１／４Ｖｒｅｆ ≦ Ｖｉｎ＜＋Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)のとき The Vin range can be determined by directly observing the comparator output digital values D11 to D10 of the first stage 2 and canceling the influence of the comparator output offset. That is, the Vin range determination is replaced as follows.
(1) When −Vref ≦ Vin <−1/4 Vref → When D11 to D10 = 00 (bin)
(2) When -1/4 Vref ≦ Vin <+1/4 Vref → When D11 to D10 = 01 (bin)
(3) When +1/4 Vref ≦ Vin <+ Vref → When D11 to D10 = 10 (bin)

＜第１ステージ２の誤差補正アルゴリズム＞
Ｄ１１〜Ｄ１０の値により、出力値に以下の補正値を加算する。
（１）Ｄ１１〜Ｄ１０=００(ｂｉｎ)のとき
補正値＝ −２Ｄｃ１
（２）Ｄ１１〜Ｄ１０=０１(ｂｉｎ)のとき
補正値＝０
（３）Ｄ１１〜Ｄ１０=１０(ｂｉｎ)のとき
補正値＝＋２Ｄｃ１ <Error correction algorithm of the first stage 2>
The following correction values are added to the output value according to the values of D11 to D10.
(1) When D11 to D10 = 00 (bin)
Correction value = -2 Dc1
(2) When D11 to D10 = 01 (bin)
Correction value = 0
(3) When D11 to D10 = 10 (bin)
Correction value = + 2Dc1

＜第２ステージ３の容量ミスマッチの誤差補正アルゴリズム＞
第１ステージ２と同様に、第２ステージ３でもＶｉｎ = ０(Ｖｉｎｐ − Ｖｉｎｍ = 0)の時を基準点として、変換値に誤差分を加算、減算して補正を行う。ただし、第２ステージ３では入力に対する出力の折り返し点が多いことから以下の場合分けが必要となる。なお、Ｄｃ２はメモリ１２から出力される補正データである。 <Second Stage 3 Capacity Mismatch Error Correction Algorithm>
Similar to the first stage 2, the second stage 3 also performs correction by adding and subtracting an error from the conversion value with Vin = 0 (Vinp−Vinm = 0) as a reference point. However, since the second stage 3 has many output turning points with respect to the input, the following case classification is required. Dc2 is correction data output from the memory 12.

（１） −Ｖｒｅｆ ≦ Ｖｉｎ＜（−５／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値＝補正値（第２ステージ分） = −２Ｄｃ２
（２）（−５／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（−３／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値＝補正値（第２ステージ分） = −Ｄｃ２
（３）（−３／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（−２／８）Ｖｒｅｆのとき
補正無し（補正値＝０）
（４）（−２／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（−１／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値＝補正値（第２ステージ分） = −Ｄｃ２
（５）（−１／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋１／８）Ｖｒｅｆのとき
補正無し（補正値＝０） (1) −Vref ≦ Vin <(− 5/8) When Vref, the following correction value is added to the output value.
Correction value = Correction value (for the second stage) = -2Dc2
(2) (−5/8) When Vref ≦ Vin <(− 3/8) Vref, the following correction value is added to the output value.
Correction value = Correction value (for the second stage) = -Dc2
(3) (−3/8) When Vref ≦ Vin <(− 2/8) Vref
No correction (correction value = 0)
(4) (−2/8) When Vref ≦ Vin <(− 1/8) Vref, the following correction value is added to the output value.
Correction value = Correction value (for the second stage) = -Dc2
(5) (-1/8) When Vref ≦ Vin <(+ 1/8) Vref
No correction (correction value = 0)

（６）（＋１／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋２／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値＝補正値（第２ステージ分） = ＋Ｄｃ２
（７）（＋２／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋３／８）Ｖｒｅｆのとき
補正無し（補正値＝０）
（８）（＋３／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋５／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値＝補正値（第２ステージ分） = ＋Ｄｃ２
（９）（＋５／８）Ｖｒｅｆ ≦ Ｖｉｎ＜＋Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値＝補正値（第２ステージ分） = ＋２Ｄｃ２ (6) When (+1/8) Vref ≦ Vin <(+ 2/8) Vref, the following correction value is added to the output value.
Correction value = Correction value (for the second stage) = + Dc2
(7) When (+2/8) Vref ≦ Vin <(+ 3/8) Vref
No correction (Correction value = 0)
(8) When (+3/8) Vref ≦ Vin <(+ 5/8) Vref, the following correction value is added to the output value.
Correction value = Correction value (for the second stage) = + Dc2
(9) When (+5/8) Vref ≦ Vin <+ Vref, the following correction value is added to the output value.
Correction value = Correction value (for the second stage) = + 2Dc2

Ｖｉｎの範囲判定は、ステージ２、３の比較器出力ディジタル値を直接観測することにより比較器出力オフセットの影響もキャンセル可能となる。すなわち、Ｖｉｎの範囲判定を以下の通り置き換える。
（１） −Ｖｒｅｆ ≦ Ｖｉｎ＜（−５／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき
（２）（−５／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（−３／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき
（３）（−３／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（−２／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき
（４）（−２／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（−１／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき
（５）（−１／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋１／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき
（６）（＋１／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋２／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき
（７）（＋２／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋３／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき
（８）（＋３／８）Ｖｒｅｆ ≦ Ｖｉｎ＜（＋５／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき
（９）＋５／８Ｖｒｅｆ ≦ Ｖｉｎ＜＋Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき In the Vin range determination, the influence of the comparator output offset can be canceled by directly observing the comparator output digital values of the stages 2 and 3. That is, the Vin range determination is replaced as follows.
(1) When −Vref ≦ Vin <(− 5/8) Vref → When D11 to D10 = 00 (bin) and D21 to D20 = 00 (bin)
(2) (−5/8) When Vref ≦ Vin <(− 3/8) Vref → When D11 to D10 = 00 (bin) and D21 to D20 = 01 (bin)
(3) (−3/8) When Vref ≦ Vin <(− 2/8) Vref → When D11 to D10 = 00 (bin) and D21 to D20 = 10 (bin)
(4) (−2/8) When Vref ≦ Vin <(− 1/8) Vref → When D11 to D10 = 01 (bin) and D21 to D20 = 00 (bin)
(5) (−1/8) When Vref ≦ Vin <(+ 1/8) Vref → When D11 to D10 = 01 (bin) and D21 to D20 = 01 (bin)
(6) (+1/8) When Vref ≦ Vin <(+ 2/8) Vref → When D11 to D10 = 01 (bin) and D21 to D20 = 10 (bin)
(7) When (+2/8) Vref ≦ Vin <(+ 3/8) Vref → When D11 to D10 = 10 (bin) and D21 to D20 = 00 (bin)
(8) (+3/8) When Vref ≦ Vin <(+ 5/8) Vref → When D11 to D10 = 10 (bin) and D21 to D20 = 01 (bin)
(9) When + 5 / 8Vref ≦ Vin <+ Vref → When D11 to D10 = 10 (bin) and D21 to D20 = 10 (bin)

＜第２ステージの誤差補正アルゴリズム＞
Ｄ１１〜Ｄ１０及びＤ２１〜Ｄ２０の値により、出力値に以下の補正値を加算する。
（１）Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき
補正値＝ −２Ｄｃ２
（２）Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき
補正値＝ −Ｄｃ２
（３）Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき
補正値＝０
（４）Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき
補正値＝ −Ｄｃ２
（５）Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき
補正値＝０ <Second stage error correction algorithm>
The following correction values are added to the output value according to the values of D11 to D10 and D21 to D20.
(1) When D11 to D10 = 00 (bin) and D21 to D20 = 00 (bin)
Correction value = -2 Dc2
(2) When D11 to D10 = 00 (bin) and D21 to D20 = 01 (bin)
Correction value = -Dc2
(3) When D11 to D10 = 00 (bin) and D21 to D20 = 10 (bin)
Correction value = 0
(4) When D11 to D10 = 01 (bin) and D21 to D20 = 00 (bin)
Correction value = -Dc2
(5) When D11 to D10 = 01 (bin) and D21 to D20 = 01 (bin)
Correction value = 0

（６）Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき
補正値＝＋Ｄｃ２
（７）Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき
補正値＝０
（８）Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき
補正値＝＋Ｄｃ２
（９）Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき
補正値＝＋２Ｄｃ２
第１ステージにおいてＣｓ／Ｃｆ＝１．１の場合の容量ミスマッチがある場合の第１ステージ２、第２ステージ３それぞれの入出力電圧関係を図６に示す。また、補正値としてＤｃ１=１０１１１ｂｉｎを設定したときのディジタル出力値を図７に示す。 (6) When D11 to D10 = 01 (bin) and D21 to D20 = 10 (bin)
Correction value = + Dc2
(7) When D11 to D10 = 10 (bin) and D21 to D20 = 00 (bin)
Correction value = 0
(8) When D11 to D10 = 10 (bin) and D21 to D20 = 01 (bin)
Correction value = + Dc2
(9) When D11 to D10 = 10 (bin) and D21 to D20 = 10 (bin)
Correction value = +2 Dc2
FIG. 6 shows the input / output voltage relationship between the first stage 2 and the second stage 3 when there is a capacity mismatch when Cs / Cf = 1.1 in the first stage. FIG. 7 shows digital output values when Dc1 = 10111 bin is set as the correction value.

以上がこの発明の一実施形態の詳細である。この発明は、主として放射線環境の厳しいビットエラーが頻繁に発生することが予測される人工衛星など宇宙機の搭載機器に用いられるＡＤＣへ適用される。また同様の理由により原子力発電施設内に使用する装置に用いられるＡＤＣへも適用される。なお、この発明の実施形態は、上記実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲において種々の設計等も含まれる。 The above is the details of one embodiment of the present invention. The present invention is mainly applied to an ADC used in a spacecraft mounted device such as an artificial satellite in which a bit error with severe radiation environment is predicted to frequently occur. For the same reason, the present invention is also applied to an ADC used in an apparatus used in a nuclear power generation facility. The embodiments of the present invention are not limited to the above-described embodiments, and various designs and the like are included without departing from the scope of the present invention.

1…サンプルホールド回路
２…第1ステージ
３…第２ステージ
６〜８、１８、２１、２７、２９…Ｄ−ＦF
１１…マイクロプロセッサ
１２…メモリ
１５…オフセット誤差補正回路
１６…第１ステージ誤差補正回路
２０…第２ステージ誤差補正回路 1 ... sample hold circuit 2 ... first stage 3 ... second stage 6-8, 18, 21, 27, 29 ... D-FF
DESCRIPTION OF SYMBOLS 11 ... Microprocessor 12 ... Memory 15 ... Offset error correction circuit 16 ... 1st stage error correction circuit 20 ... 2nd stage error correction circuit

Claims

シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージと、
宇宙放射線によるビット反転の対策が実施されている記憶素子により構成されたメモリシステムを備えた外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正する補正手段と、
を具備することを特徴とするパイプライン型アナログ・ディジタル変換器。 Multiple stages connected in series, which convert the input analog signal to digital data and output it, convert the converted digital data to analog signal, and take the difference from the input analog signal to the next stage Multiple stages to output to the stage;
Correction means for correcting digital data output from the plurality of stages by error correction data received from an external circuit including a memory system configured by a storage element in which countermeasures against bit inversion due to cosmic radiation are implemented ;
A pipeline type analog-digital converter characterized by comprising:

前記補正手段は、出力ディジタルデータのオフセット補正を行なうオフセット補正手段と、各ステージ内のサンプリングキャパシタの容量ミスマッチを補正する容量ミスマッチ補正手段とを具備することを特徴とする請求項１に記載のパイプライン型アナログ・ディジタル変換器。 2. The pipe according to claim 1, wherein the correction unit includes an offset correction unit that performs offset correction of output digital data, and a capacitance mismatch correction unit that corrects a capacitance mismatch of a sampling capacitor in each stage. Line type analog-digital converter.

前記オフセット補正手段は、出力ディジタルデータから補正量を計算して補正を実行することを特徴とする請求項２に記載のパイプライン型アナログ・ディジタル変換器。 3. The pipeline type analog-digital converter according to claim 2, wherein the offset correction means performs correction by calculating a correction amount from output digital data.

前記容量ミスマッチ補正手段は、前記複数のステージの各ディジタル出力データに応じて補正データを決定し、決定した補正データによって補正を実行することを特徴とする請求項２に記載のパイプライン型アナログ・ディジタル変換器。 3. The pipeline type analog analog unit according to claim 2, wherein the capacity mismatch correction unit determines correction data according to each digital output data of the plurality of stages, and executes correction based on the determined correction data. Digital converter.

シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージを具備するパイプライン型アナログ・ディジタル変換器において、
宇宙放射線によるビット反転の対策が実施されている記憶素子により構成されたメモリシステムを備えた外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正することを特徴とするパイプライン型アナログ・ディジタル変換器の誤差補正方法。 Multiple stages connected in series, which convert the input analog signal to digital data and output it, convert the converted digital data to analog signal, and take the difference from the input analog signal to the next stage In a pipelined analog-digital converter having a plurality of stages that output to a stage,
Digital data output from the plurality of stages is corrected by error correction data received from an external circuit including a memory system configured with a memory element that is implemented with countermeasures against bit inversion due to cosmic radiation. Error correction method for pipeline type analog-digital converter.

前記補正処理は、出力ディジタルデータのオフセット補正を行なうと共に、各ステージ内のサンプリングキャパシタの容量ミスマッチを補正する処理であることを特徴とする請求項５に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。 6. The pipeline type analog-digital converter according to claim 5, wherein the correction process is a process of correcting an offset of output digital data and correcting a capacitance mismatch of a sampling capacitor in each stage. Error correction method.

前記オフセット補正処理は、出力ディジタルデータから補正量を計算して補正を実行する処理であることを特徴とする請求項６に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。 7. The error correction method for a pipeline type analog-digital converter according to claim 6, wherein the offset correction process is a process of calculating a correction amount from output digital data and executing a correction.

前記容量ミスマッチ補正処理は、前記複数のステージの各ディジタル出力データに応じて補正データを決定し、決定した補正データによって補正を実行する処理であることを特徴とする請求項６に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。 The pipeline according to claim 6, wherein the capacity mismatch correction process is a process of determining correction data according to each digital output data of the plurality of stages and executing correction based on the determined correction data. Error correction method for analog-to-digital converters.