JP5349775B2 - メモリコントローラ及びその制御方法 - Google Patents
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Description
メモリコントローラがメモリデバイスへコマンドを発行する際に、デバイスレイテンシ情報と基板上の配線遅延情報に基づき、メモリデバイスへコマンドを発行する順序を制御する処理を、図6〜図9を用いて説明する。
次に、図面を参照しながら本発明に係る第2の実施形態を詳細に説明する。第1の実施形態では、各メモリデバイスの配線遅延情報をメモリコントローラ内の保持手段にて保持していた。しかし、各メモリデバイスの配線遅延情報をメモリコントローラ外部から端子にて供給するように構成しても良い。
次に、図面を参照しながら本発明に係る第3の実施形態を詳細に説明する。第1の実施形態では、各メモリデバイスの共通なレイテンシ情報と、個別のデバイスの配線遅延情報とをそれぞれレジスタに保持する構成としていた。しかし、第2の実施形態では、共通なレイテンシ情報を含めた個別のデバイス毎の遅延情報を格納する格納手段を備えるものである。
601 メモリコントローラ
602 チップ内部バス
603 デバイスのレイテンシ条件を保持するレジスタ
604 デバイスの配線遅延情報を保持するレジスタ
605 コマンド発行回路
606 データ発行/受信回路
607 メモリデバイス(Dev 0)
608 メモリデバイス(Dev 1)
609 メモリデバイス(Dev 2)
610 メモリデバイス(Dev 3)
701 バッファ
702 判断回路
Claims (2)
- アクセスサイクルの異なる複数のメモリデバイスにデータの読み書きを行うメモリコントローラにおいて、
前記複数のメモリデバイスに対するメモリアクセス要求を保持する保持手段と、
前記複数のメモリデバイス毎のレイテンシを示すレイテンシ情報を格納する第1レジスタと、
前記複数のメモリデバイス毎の配線遅延を示す配線遅延情報を格納する第2レジスタと、
前記保持手段に保持されたメモリアクセス要求をメモリデバイスに発行する際に、前記第1レジスタに格納しているレイテンシ情報と前記第2レジスタに格納している配線遅延情報とに基づいて、前記メモリアクセス要求を発行する順序を変更するように制御する制御手段とを有し、
前記制御手段は、前記保持手段に保持した先頭のメモリアクセス要求に対する配線遅延情報と、前記保持手段に保持した2番目のメモリアクセス要求に対する配線遅延情報とにより、前記先頭のメモリアクセス要求が前記2番目のメモリアクセス要求よりもアクセス待ち時間が多い場合、前記2番目のメモリアクセス要求を発行するように順番を変更することを特徴とするメモリコントローラ。 - 複数のメモリデバイスに対するメモリアクセス要求を保持する保持手段と、前記複数のメモリデバイス毎のレイテンシを示すレイテンシ情報を格納する第1レジスタと、前記複数のメモリデバイス毎の配線遅延を示す配線遅延情報を格納する第2レジスタと、を備え、アクセスサイクルの異なる複数のメモリデバイスにデータの読み書きを行うメモリコントローラの制御方法であって、
前記保持手段に保持されたメモリアクセス要求をメモリデバイスに発行する際に、前記第1レジスタに格納しているレイテンシ情報と前記第2レジスタに格納している配線遅延情報とに基づいて、前記メモリアクセス要求を発行する順序を変更するように制御する制御工程を有し、
前記制御工程では、前記保持手段に保持した先頭のメモリアクセス要求に対する配線遅延情報と、前記保持手段に保持した2番目のメモリアクセス要求に対する配線遅延情報とにより、前記先頭のメモリアクセス要求が前記2番目のメモリアクセス要求よりもアクセス待ち時間が多い場合、前記2番目のメモリアクセス要求を発行するように順番を変更することを特徴とするメモリコントローラの制御方法。
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