JP5341356B2 - Power circuit - Google Patents
Power circuit Download PDFInfo
- Publication number
- JP5341356B2 JP5341356B2 JP2008011850A JP2008011850A JP5341356B2 JP 5341356 B2 JP5341356 B2 JP 5341356B2 JP 2008011850 A JP2008011850 A JP 2008011850A JP 2008011850 A JP2008011850 A JP 2008011850A JP 5341356 B2 JP5341356 B2 JP 5341356B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- driver
- power supply
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は電源回路に係り、特に、入力電源の電圧を基準電圧に基づいて昇圧して出力電圧として出力端子から出力する電源回路に関する。 The present invention relates to a power supply circuit, and more particularly to a power supply circuit that boosts a voltage of an input power supply based on a reference voltage and outputs the boosted voltage as an output voltage from an output terminal.
入力電源の電圧を昇圧して出力電圧として出力する電源回路として、例えば、特許文献１には、チョッパ方式の昇圧型スイッチングレギュレータが開示されている。ここでは、基準電圧発生回路と、エラーアンプと、ＰＷＭ回路と、ドライバ回路と、スイッチングトランジスタと、一端が電池の電源電圧に接続され他端がスイッチングトランジスタのドレインに接続されるとともにダイオードを介してコンデンサの一方端子に接続されるコイルと、を備え、電池から供給された電源電圧を、コンデンサの一方端子に接続される出力端子から所定の出力電圧に昇圧させて出力する構成が述べられている。そして、エラーアンプは、コンデンサの一方端子の出力電圧と、基準電圧発生回路から供給される基準電圧との差である誤差信号を出力し、その誤差信号の大きさに応じてＰＷＭ回路がＰＷＭ信号を出力し、ＰＷＭ信号がドライバ回路によって増幅されてスイッチングトランジスタに供給されることが述べられている。
As a power supply circuit that boosts the voltage of an input power supply and outputs it as an output voltage, for example,
特許文献１に述べられているスイッチングレギュレータにおいては、上記のように、出力電圧Ｖｏｕｔを基準電圧と比較してＰＷＭ信号を生成する。このときに、入力電源の電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係によってはオン期間の非常に短いＰＷＭ信号となることがある。しかし、ドライバ回路の応答速度、スイッチングトランジスタの入力容量等によってＰＷＭ信号が誤差信号にリニアに変化せず、ある最小パルス幅を有する信号に止まり、それよりはオン期間が短くならないことが生じえる。
In the switching regulator described in
そのために、最小パルス幅の信号で昇圧すると所定電圧よりも高い出力電圧となり、誤差信号が大きくなり、昇圧を小さくするフィードバックが働くが、そのときに、最小パルス幅以下となるので、結局ＰＷＭ信号が出力されないことが生じる。このような場合、昇圧が不十分となり、例えば負荷が重いと、出力電圧が所定電圧よりも下りすぎる。これを再びフィードバックして出力電圧を所定電圧に戻すことが行われるが、エラーアンプの時定数等でフィードバックが追いつかないと、出力電圧が揺れることが生じえる。 Therefore, when boosting with a signal with the minimum pulse width, the output voltage becomes higher than the predetermined voltage, the error signal becomes large, and feedback that reduces boosting works, but at that time, it becomes less than the minimum pulse width, so the PWM signal eventually May not be output. In such a case, boosting becomes insufficient. For example, when the load is heavy, the output voltage is too low than the predetermined voltage. This is fed back again to return the output voltage to a predetermined voltage. However, if the feedback cannot catch up with the time constant of the error amplifier or the like, the output voltage may fluctuate.
特に、入力電源の電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きくなる場合にこのような出力電圧の揺れが生じえる。すなわち、上記の例で逆流防止ダイオードの順方向立上り電圧をＶｆとして、Ｖｉｎ−Ｖｆ＞Ｖｏｕｔでは昇圧が行われないが、それ以外のＶｉｎ＞Ｖｏｕｔの範囲ではオン期間の非常に短いＰＷＭ信号によって昇圧が行われ、上記のようにエラーアンプの応答等が追いつかないと出力電圧が揺れることになる。 In particular, when the voltage Vin of the input power supply becomes larger than the output voltage Vout, such fluctuation of the output voltage can occur. That is, in the above example, assuming that the forward rising voltage of the backflow prevention diode is Vf, the voltage is not boosted when Vin−Vf> Vout, but in the other range Vin> Vout, the voltage is boosted by the PWM signal having a very short on period. If the error amplifier response cannot catch up as described above, the output voltage fluctuates.
本発明の目的は、入力電源を昇圧して出力電圧を得る場合に出力電圧の揺れを抑制できる電源回路を提供することである。 An object of the present invention is to provide a power supply circuit that can suppress fluctuations in output voltage when boosting an input power supply to obtain an output voltage.
本発明に係る電源回路は、入力電源の電圧を基準電圧に基づいて昇圧して出力電圧として出力端子から出力する電源回路において、一方端子に入力される基準電圧と、他方端子に入力される出力電圧との間の誤差を誤差信号として生成するエラーアンプと、誤差信号に応じてデューティ比を可変したＰＷＭ信号を生成するＰＷＭ回路部と、ＰＷＭ信号を処理するドライバ回路部と、ドライバ回路部の出力に応じて作動し、入力電源から昇圧素子に電流を供給するスイッチングトランジスタと、を備え、ドライバ回路部は、小さいドライブ能力を有し、スイッチングトランジスタをオンさせるときの出力振幅が制限される第１ドライバと、大きなドライブ能力を有し、スイッチングトランジスタをオンさせるときの出力振幅が制限されない第２ドライバと、ＰＷＭ信号に基いて第１ドライバの駆動信号と第２ドライバの駆動信号を生成する駆動回路であって、第１ドライバが作動し、スイッチングトランジスタにおいて出力振幅が制限された信号が出力されている第１作動期間において、第２ドライバの作動する期間を制限し、スイッチングトランジスタにおいて出力振幅が制限されない信号が出力されないＯＦＦ所定期間を設け、ＯＦＦ所定期間の長さの設定によってスイッチングトランジスタにおける出力振幅を可変する駆動回路と、を含み、ドライバ回路部の駆動回路は、入力電源の電圧と出力電圧との差である差電圧に応じて出力電圧の揺れが抑制されるように求められたＯＦＦ所定期間を設定することを特徴とする。 The power supply circuit according to the present invention boosts the voltage of the input power supply based on the reference voltage and outputs the output voltage from the output terminal as an output voltage. The reference voltage input to one terminal and the output input to the other terminal An error amplifier that generates an error between the voltage as an error signal, a PWM circuit unit that generates a PWM signal with a duty ratio varied according to the error signal, a driver circuit unit that processes the PWM signal, and a driver circuit unit A switching transistor that operates in accordance with the output and supplies current from the input power supply to the booster element, and the driver circuit unit has a small drive capability, and the output amplitude when the switching transistor is turned on is limited. 1 driver and a large drive capability, and the output amplitude when the switching transistor is turned on is not limited. A driver and a drive circuit that generates a drive signal for the first driver and a drive signal for the second driver based on the PWM signal, the first driver is activated, and a signal whose output amplitude is limited in the switching transistor is output In the first operating period, a period during which the second driver operates is limited, an OFF predetermined period in which a signal whose output amplitude is not limited in the switching transistor is not provided, and an output in the switching transistor is set by setting a length of the OFF predetermined period. seen including a drive circuit for varying the amplitude, the driving circuit of the driver circuit portion, the swing of the output voltage according to the difference voltage difference is between a voltage and an output voltage of the input power was asked to be inhibited An OFF predetermined period is set .
また、本発明に係る電源回路において、ドライバ回路部の駆動回路は、第１作動期間の立上り期間と立下り期間のそれぞれにＯＦＦ所定期間を設けることが好ましい。 Moreover, in the power supply circuit according to the present invention, it is preferable that the driver circuit of the driver circuit unit provides an OFF predetermined period for each of the rising period and the falling period of the first operation period.
また、本発明に係る電源回路において、ドライバ回路部の駆動回路は、入力電源の電圧が出力電圧よりも高いときにＯＦＦ所定期間を長く設定し、入力電源の電圧が出力電圧よりも低いときにＯＦＦ所定期間を短く設定することが好ましい。 In the power supply circuit according to the present invention, when the input power supply voltage is higher than the output voltage, the driver circuit of the driver circuit unit sets the OFF predetermined period to be long, and when the input power supply voltage is lower than the output voltage. It is preferable to set the OFF predetermined period short.
また、本発明に係る電源回路において、ドライバ回路部の駆動回路は、ＰＷＭ信号に対し予め定めた第１遅延量で遅延させた第１遅延信号を生成し、これに基づいて第１駆動信号を生成し第１ドライバに供給する回路と、第１遅延信号に対し予め定めた第２遅延量で遅延させた第２遅延信号を生成する回路と、ＰＷＭ信号と第２遅延信号とを用い、第１駆動信号に対しＯＦＦ所定期間を有する信号を生成し、これに基づいて第２駆動信号を生成し第２ドライバに供給する回路と、を有することが好ましい。 In the power supply circuit according to the present invention, the drive circuit of the driver circuit unit generates a first delay signal obtained by delaying the PWM signal by a predetermined first delay amount, and based on this, the first drive signal is generated. A circuit that generates and supplies the first delay signal to the first driver, a circuit that generates a second delay signal obtained by delaying the first delay signal by a predetermined second delay amount, a PWM signal, and a second delay signal; It is preferable to include a circuit that generates a signal having a predetermined OFF period for one drive signal, generates a second drive signal based on the signal, and supplies the second drive signal to the second driver.
また、本発明に係る電源回路において、入力電源とスイッチングトランジスタの出力端子との間に接続される昇圧素子であって、スイッチングトランジスタの作動に応じた電流が入力電源から供給される昇圧コイルと、スイッチングトランジスタの出力端子と昇圧コイルとの接続点と出力端子との間に設けられる逆流防止ダイオードと、昇圧コイルからの電圧を保持し、出力電圧として出力するコンデンサと、を備えることが好ましい。 Further, in the power supply circuit according to the present invention, a booster element connected between the input power supply and the output terminal of the switching transistor, wherein the booster coil is supplied with a current corresponding to the operation of the switching transistor from the input power supply, It is preferable to include a backflow prevention diode provided between a connection point between the output terminal of the switching transistor and the booster coil and the output terminal, and a capacitor that holds the voltage from the booster coil and outputs it as an output voltage.
上記構成により、電源回路は、ＰＷＭ信号を処理するドライバ回路部として、小さいドライブ能力を有し、スイッチングトランジスタをオンさせるときの出力振幅が制限される第１ドライバと、大きなドライブ能力を有し、スイッチングトランジスタをオンさせるときの出力振幅が制限されない第２ドライバと、ＰＷＭ信号に基いて第１ドライバの駆動信号と第２ドライバの駆動信号を生成する駆動回路とを有する。そして、駆動回路は、第１ドライバが作動し、スイッチングトランジスタにおいて出力振幅が制限された信号が出力されている第１作動期間において、第２ドライバの作動する期間を制限し、スイッチングトランジスタにおいて出力振幅が制限されない信号が出力されないＯＦＦ所定期間を設け、ＯＦＦ所定期間の長さの設定によってスイッチングトランジスタにおける出力振幅を可変する。これにより、エラー信号が小さいときにスイッチングトランジスタの出力信号のパルス幅を小さくする他に、出力振幅を小さくできるので、出力信号がなくなることを回避できる。したがって、入力電源を昇圧して出力電圧を得る場合に出力電圧の揺れを抑制できる。例えば、入力電源電圧が所望の出力電圧より高くても安定した出力電圧を得ることができるので、入力電源について適用電圧範囲を拡大できる。 With the above configuration, the power supply circuit has a small drive capability as a driver circuit unit that processes the PWM signal, a first driver that limits the output amplitude when the switching transistor is turned on, and a large drive capability, A second driver whose output amplitude when the switching transistor is turned on is not limited, and a drive circuit that generates a drive signal for the first driver and a drive signal for the second driver based on the PWM signal. The drive circuit limits the period during which the second driver operates in the first operation period in which the first driver is operating and the signal whose output amplitude is limited in the switching transistor is output, and the output amplitude is output in the switching transistor. An OFF predetermined period during which no unrestricted signal is output is provided, and the output amplitude of the switching transistor is varied by setting the length of the OFF predetermined period. Thus, in addition to reducing the pulse width of the output signal of the switching transistor when the error signal is small, the output amplitude can be reduced, so that it is possible to avoid the absence of the output signal. Therefore, fluctuations in the output voltage can be suppressed when the output voltage is obtained by boosting the input power supply. For example, a stable output voltage can be obtained even when the input power supply voltage is higher than a desired output voltage, so that the applicable voltage range can be expanded for the input power supply.
以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下において、電源回路として、携帯電話に用いられるスイッチングレギュレータを説明するが、電池等の入力電源から昇圧して出力電圧を得る電源回路であれば、携帯電話以外の携帯機器、電子機器等に用いられるものであってもよい。入力電源としては４Ｖ程度のリチウム電池を説明するが、勿論これ以外の電池、あるいは電源であってもよい。また、スイッチングレギュレータの構成を、エラーアンプ−ＰＷＭ回路部−ドライバ回路部−コイル−出力端子として説明するが、用途に応じてこれ以外の要素を付加する構成としてもよい。例えば、平滑コンデンサ等をスイッチングレギュレータの構成としてもよい。また、ドライバ回路部の駆動回路をｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで構成されるものとして説明するが、これ以外の駆動素子、例えばバイポーラトランジスタ等を用いて構成するものとしてもよい。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following, a switching regulator used in a mobile phone will be described as a power supply circuit. However, any power supply circuit that obtains an output voltage by boosting from an input power source such as a battery can be used in a mobile device other than a mobile phone, an electronic device, etc. May be used. As an input power source, a lithium battery of about 4V will be described, but of course, other batteries or power sources may be used. The configuration of the switching regulator will be described as error amplifier-PWM circuit unit-driver circuit unit-coil-output terminal. However, other components may be added depending on the application. For example, a smoothing capacitor or the like may be configured as a switching regulator. In addition, although the driver circuit of the driver circuit unit is described as being configured by an n-channel MOS transistor and a p-channel MOS transistor, it may be configured by using other driving elements such as bipolar transistors.
図１は、携帯電話に用いられる電源回路１０の構成を示す図である。電源回路１０は、公称電圧として約４Ｖの電圧を有するリチウム電池を入力電源１２とし、スイッチングレギュレータ形式で約３．８Ｖの出力電圧を出力端子１４に出力し、図示されていない携帯電話の制御回路、表示素子等の電源として利用するものである。電源回路１０は、入力電源の電圧Ｖｉｎが所望の出力電圧Ｖｏｕｔよりも低いときは、Ｖｉｎを昇圧してＶｏｕｔにする機能を有するが、ここでは特に、ＶｉｎがＶｏｕｔより高い場合でも、所望の出力電圧を安定して出力する機能を有する。
FIG. 1 is a diagram showing a configuration of a
電源回路１０は、エラーアンプ１８と、ＰＷＭ回路部２０と、ドライバ回路部３０と、スイッチングトランジスタ２２と、昇圧コイル２４と、ダイオード２６と、コンデンサ２８を含んで構成される。ここで、エラーアンプ１８と、ＰＷＭ回路部２０と、ドライバ回路部３０と、スイッチングトランジスタ２２とは、直列に接続され、スイッチングトランジスタ２２と入力電源１２との間に昇圧コイル２４が設けられる。そして、スイッチングトランジスタ２２と昇圧コイル２４との接続点からダイオード２６を介して出力電圧Ｖｏｕｔが出力される出力端子１４が引き出され、出力端子１４と接地との間にコンデンサ２８が接続される。なお、出力電圧Ｖｏｕｔはフィードバックループ２７によってエラーアンプ１８に戻される。
The
エラーアンプ１８は、一方端子に入力される基準電圧（Ｖｒｅｆ）１６と、他方端子に入力される出力電圧Ｖｏｕｔとの間の誤差を誤差信号として生成する機能を有する。誤差信号は、ＶｏｕｔとＶｒｅｆとの差が大きいほど大きな値となる。ここで、基準電圧（Ｖｒｅｆ）１６は、携帯電話の電源電圧として要求される所望の電圧に設定される。上記の例では、３．８ＶがＶｒｅｆとされる。
The
ＰＷＭ回路部２０は、誤差信号に応じてデューティ比を可変したＰＷＭ信号２１を生成する機能を有する回路である。例えば、ＶｏｕｔとＶｒｅｆとの差が大きいほど、デューティ比が大きいパルス信号をＰＷＭ信号２１として出力される。
The
ドライバ回路部３０は、ＰＷＭ信号２１を適当に処理してドライバ信号３１としてスイッチングトランジスタ２２に供給する回路である。従来技術では、ＰＷＭ信号２１を適当に増幅しスイッチングトランジスタ２２を十分にドライブできる信号とするドライブトランジスタ等で構成されているが、ここでは、ＶｉｎがＶｏｕｔよりも大きい場合でもスイッチングトランジスタの出力がなくならないような構成をとる。ドライバ回路部３０の詳細な構成については後述する。
The
スイッチングトランジスタ２２は、ドライバ回路部の出力に応じて作動する能動素子である。図１の例では、ｎチャネルＭＯＳトランジスタが用いられ、そのゲート端子にドライバ信号３１が供給され、ドレイン端子が出力端子として昇圧コイル２４の一方端子に接続され、ソース端子が接地に接続される。
The switching
昇圧コイル２４は、入力電源１２とスイッチングトランジスタ２２の出力端子との間に接続されるコイルである。すなわち、上記のように、一方端子はスイッチングトランジスタ２２の出力端子であるドレイン端子に接続され、他方端子が入力電源１２に接続される。昇圧コイル２４は、スイッチングトランジスタ２２がオンのときに出力電流３３として入力電源１２から電流が供給され、その出力電流３３を電磁エネルギとして蓄積する機能を有する昇圧素子である。そして、スイッチングトランジスタ２２がオフのときに、その蓄積された電磁エネルギは、ダイオード２６を介してコンデンサ２８に転送される。したがって、スイッチングトランジスタ２２のオンオフを繰り返すことによって、入力電源１２からコンデンサ２８にエネルギが次々と供給され、コンデンサ２８の電圧が上昇し、昇圧が行われることになる。
The step-up
ダイオード２６は、スイッチングトランジスタ２２の出力端子と昇圧コイル２４との接続点と、出力端子１４との間に設けられる逆流防止素子である。図１の例では、ｐｎダイオードが用いられ、ｐ側端子がスイッチングトランジスタ２２のドレイン端子に接続され、ｎ側端子が出力端子１４に接続される。すなわち、ダイオード２６の極性が、スイッチングトランジスタ２２から出力端子１４への方向には電流が流れることができ、出力端子１４からスイッチングトランジスタ２２への方向には電流が流れないように用いられている。したがって、ダイオード２６の電流の順方向立上り電圧をＶｆとすると、ダイオード２６のＶｏｕｔは、スイッチングトランジスタ２２の出力端子電圧よりもＶｆだけ低い電圧となる。
The
コンデンサ２８は、上記のように、スイッチングトランジスタ２２がオフのときに、昇圧コイル２４からエネルギの供給を受けてこれを蓄積して保持し、保持される電圧を出力電圧Ｖｏｕｔとして出力端子１４に出力する容量素子である。
As described above, when the switching
フィードバックループ２７は、出力端子１４の電圧をエラーアンプ１８の他方端子に戻す信号線である。上記のように、戻される出力電圧Ｖｏｕｔは、スイッチングトランジスタ２２の出力端子電圧よりもＶｆだけ低い電圧であり、エラーアンプ１８においては、これが基準電圧（Ｖｒｅｆ）１６と比較される。
The
図２は、ドライバ回路部３０の構成を説明する図である。以下では、図１と同様の要素には同一の符号を付し、詳細な説明を省略する。ここでは、電源回路１０においてドライバ回路部３０より後段の構成が示されている。ドライバ回路部３０は、ｐチャネルトランジスタ３２とｎチャネルトランジスタ３４とがＶｉｎと接地との間に直列に接続された第１ドライバと、ｐチャネルトランジスタ３６とｎチャネルトランジスタ３８がＶｉｎと接地との間に直列に接続された第２ドライバと、ＰＷＭ信号に基いて第１ドライバの駆動信号と第２ドライバの駆動信号を生成する駆動回路４０とを含んで構成される。
FIG. 2 is a diagram illustrating the configuration of the
ここで、第１ドライバを構成するｐチャネルトランジスタ３２とｎチャネルトランジスタ３４を、第２ドライバを構成するｐチャネルトランジスタ３６とｎチャネルトランジスタ３８とを比較すると、前者の方が後者に比べ小型のトランジスタである。すなわち、前者のドライブ能力は、後者のドライブ能力よりも小さい。そして、第１ドライバにおいてｐチャネルトランジスタ３２とｎチャネルトランジスタ３４との接続点が出力端子とされ、第２ドライバにおいてｐチャネルトランジスタ３６とｎチャネルトランジスタ３８との接続点が出力端子とされ、これらの出力端子は互いに接続されて、ドライバ回路部３０の出力端子とされ、スイッチングトランジスタ２２の制御端子であるゲート端子に接続される。
Here, when the p-
第１ドライバと第２ドライバのドライブ能力をスイッチングトランジスタ２２について述べると、以下の通りである。すなわち、第１ドライバを構成するｐチャネルトランジスタ３２とｎチャネルトランジスタ３４は、小さなドライブ能力を有し、スイッチングトランジスタ２２をオンさせるときの出力振幅が制限される。一方第２ドライバを構成するｐチャネルトランジスタ３６とｎチャネルトランジスタ３８は、第１ドライバに比べ大きなドライブ能力を有し、スイッチングトランジスタ２２をオンさせるときの出力振幅が制限されない。換言すれば、第２ドライバは、通常一般的なドライバ回路であって、スイッチングトランジスタ２２を十分にドライブできるものであるが、第１ドライバは、通常一般的なドライバ回路よりもドライブ能力を小さくしたものが用いられる。
The drive capability of the first driver and the second driver will be described with respect to the switching
駆動回路４０は、第１ドライバの駆動信号と第２ドライバの駆動信号を生成する回路である。具体的には、Ｖｉｎと、Ｖｏｕｔと、ＰＷＭ信号とに基いて、第１駆動信号として信号Ａを、第２駆動信号として信号Ｂと信号Ｃとを生成する。そして、第１ドライバを構成するｐチャネルトランジスタ３２とｎチャネルトランジスタ３４にそれぞれ信号Ａを供給し、第２ドライバを構成するｐチャネルトランジスタ３６に信号Ｂを、ｎチャネルトランジスタ３８に信号Ｃをそれぞれ供給する。
The
駆動回路４０の詳細構成を図３に示す。以下では、図１、図２と同様の要素には同一の符号を付し、詳細な説明を省略する。駆動回路は、ＶｉｎとＶｏｕｔの大小関係を比較する電圧比較部４２と、ＰＷＭ信号に対し予め定めた第１遅延量で遅延させた第１遅延信号を生成する第１遅延回路４４と、第１遅延信号に対し予め定めた第２遅延量で遅延させた第２遅延信号を生成する第２遅延回路４６と、ＰＷＭ信号と第２遅延信号とを入力信号とするＯＲ回路４８と、ＰＷＭ信号と第２遅延信号とを入力信号とするＡＮＤ回路５０とを含んで構成される。ここで、第１遅延信号の反転信号が信号Ａであり、ＯＲ回路４８の出力が信号Ｂであり、ＡＮＤ回路５０の出力の反転信号が信号Ｃであり、第２遅延信号は信号Ｄとして示されている。
A detailed configuration of the
電圧比較部４２は、ＶｉｎとＶｏｕｔの大小関係を比較し、その結果に応じた遅延制御信号を第１遅延回路４４と第２遅延回路４６に供給する。第１遅延回路４４、第２遅延回路４６はその遅延制御信号に応じてＰＷＭ信号に対する遅延量を設定する。例えば、一般的なＰＷＭ制御で見られるようなＶｏｕｔ＞Ｖｉｎの関係のときには、第１遅延量、第２遅延量をともにゼロに設定し、ＶｉｎがＶｏｕｔよりも大きくなるときには、Ｖｉｎ−Ｖｏｕｔの量に応じて、第１遅延量、第２遅延量を大きな値とする。
The
図４は、各信号のタイミング関係を説明する図で、図の上段側から下段側に向かって、ＰＷＭ信号、信号Ａの反転信号、信号Ｄ、信号Ｃの反転信号、信号Ｂの反転信号、スイッチングトランジスタ２２の出力電流３３の波形がそれぞれ示されている。
FIG. 4 is a diagram for explaining the timing relationship of each signal. From the upper side to the lower side of the figure, the PWM signal, the inverted signal of signal A, the signal D, the inverted signal of signal C, the inverted signal of signal B, The waveform of the
上記のように、信号Ａは第１ドライバを構成するｐチャネルトランジスタ３２とｎチャネルトランジスタ３４にそれぞれ供給されるので、信号Ａの反転信号がＨレベルのとき、ｐチャネルトランジスタ３２がオンして、小さなドライブ能力でスイッチングトランジスタ２２を作動させることができる。また、第２ドライバを構成するｐチャネルトランジスタ３６には信号Ｂが供給され、ｎチャネルトランジスタ３８には信号Ｃが供給されるので、信号Ｃの反転信号がＨレベルで信号Ｂの反転信号がＨレベルのときに、ｐチャネルトランジスタ３６がオンし、ｎチャネルトランジスタ３８がオフするので、大きなドライブ能力でスイッチングトランジスタ２２を作動させることができる。
As described above, since the signal A is supplied to the p-
図４に示されるように、信号Ａの反転信号は、ＰＷＭ信号からｄ1だけ遅延し、信号Ｄは信号Ａの反転信号からさらにｄ2だけ遅延している。ここで、ｄ1が第１遅延回路４４によって遅延された第１遅延量であり、ｄ2が第２遅延回路４６によって遅延された第２遅延量である。
As shown in FIG. 4, the inverted signal of the signal A is delayed by d 1 from the PWM signal, and the signal D is further delayed by d 2 from the inverted signal of the signal A. Here, d 1 is a first delay amount delayed by the
ここで、信号Ａの反転信号がＨレベルのとき、第１ドライバのｐチャネルトランジスタ３２がオンし、ｎチャネルトランジスタ３４がオフするので、このＨレベルの期間は、第１ドライバがスイッチングトランジスタ２２を駆動できる期間である第１作動期間となる。
Here, when the inverted signal of the signal A is at the H level, the p-
そして、Ｃの反転信号がＨレベルのとき、第２ドライバのｎチャネルトランジスタ３８がオフし、Ｂの反転信号がＬレベルのとき第２ドライバのｐチャネルトランジスタ３６がオフするので、図４でΔＸとして示された期間は、第２ドライバがスイッチングトランジスタを駆動できない。ΔＸの長さは、第１遅延量ｄ1と第２遅延量ｄ2によって定まる。ΔＸの期間においては、第２ドライバを構成するトランジスタがともにオフであるので、
これをＯＦＦ所定期間と呼ぶことができる。
When the inverted signal of C is at the H level, the n-
This can be called an OFF predetermined period.
第１作動期間の中で、ＯＦＦ所定期間があると、その期間は、第２ドライバは作動せず、第１ドライバのみが作動するので、このときは、スイッチングトランジスタ２２の出力振幅が制限されて大きくならない。図４に示されるように、ＯＦＦ所定期間は、第１作動期間の立上り期間と立下り期間のそれぞれに設けられる。
If there is an OFF predetermined period in the first operation period, the second driver does not operate during that period, and only the first driver operates. At this time, the output amplitude of the switching
図４の左側には、第１遅延量ｄ1、第２遅延量ｄ2が比較的小さい場合が示され、右側には、第１遅延量ｄ1、第２遅延量ｄ2が比較的大きい場合が示されている。ここで示されるように、ＯＦＦ所定期間であるΔＸの長さは、第１遅延量ｄ1、第２遅延量ｄ2が小さいと短く、大きいと長い。上記のように、第１遅延量ｄ1、第２遅延量ｄ2は、ＶｉｎとＶｏｕｔとの差である差電圧に応じて設定されるので、差電圧が大きいほどΔＸが大きくなるように、差電圧に応じてΔＸの長さが設定される。 The left side of FIG. 4 shows a case where the first delay amount d 1 and the second delay amount d 2 are relatively small. On the right side, the first delay amount d 1 and the second delay amount d 2 are relatively large. The case is shown. As shown here, the length of ΔX that is the OFF predetermined period is short when the first delay amount d 1 and the second delay amount d 2 are small, and is long when the first delay amount d 1 is large. As described above, since the first delay amount d 1 and the second delay amount d 2 are set according to the difference voltage that is the difference between Vin and Vout, ΔX increases as the difference voltage increases. The length of ΔX is set according to the difference voltage.
図４のような各信号の状態変化に応じて、スイッチングトランジスタ２２の出力電流は次のように変化する。ＰＷＭ信号の立上り時刻ｔ0から信号Ａの反転信号の立上り時刻ｔ1ではまだ出力電流は流れない。時刻ｔ1から信号Ｂの反転信号の立上り時刻ｔ2の間は、ＯＦＦ所定期間であるので、ドライバ回路部３０のドライブ能力が小さく、したがって緩やかに出力電流が流れる。時刻ｔ2においては信号Ｂの反転信号がＨレベルとなり、第２ドライバが作動し、ドライバ回路部３０のドライブ能力が大きくなる。したがって、出力電流が所定値まで増加する。時刻ｔ3で再びＯＦＦ所定期間になり、時刻ｔ4で第１ドライバも作動しなくなるので、出力電流は次第に減少する。そして、時刻ｔ5において信号Ｃの反転信号がＬとなり、出力電流はゼロに戻る。
The output current of the switching
このように、ドライブ能力の大きな第２ドライブの作動をＯＦＦ所定期間で制限することで、その期間はドライブ能力の小さな第１ドライブのみが作動するものとでき、これによってスイッチングトランジスタ２２の出力振幅を制限することができる。したがって、ＰＷＭ制御によってパルス幅を増減できる他に、出力振幅を増減できることになる。例えば、図４の右側に示すように、第１遅延量ｄ1と第２遅延量ｄ2を大きくすることで、スイッチングトランジスタ２２の出力電流波形について、ＰＷＭ信号と同じパルス幅で、出力振幅を小さくする制御を行うことができる。
In this way, by restricting the operation of the second drive having a large drive capability to OFF for a predetermined period, only the first drive having a small drive capability can be operated during that period, thereby reducing the output amplitude of the switching
上記構成の作用について図５を用いて説明する。以下では図１から図４の符号を用いて説明する。図５は、横軸に時間を取り、上段にエラーアンプ１８における基準電圧（Ｖｒｅｆ）１６と、フィードバックループ２７によって戻されたＶｏｕｔの信号の関係が示され、下段にスイッチングトランジスタ２２の出力電流３３の波形が模式的に示されている。
The operation of the above configuration will be described with reference to FIG. Hereinafter, description will be made using the reference numerals in FIGS. In FIG. 5, time is taken on the horizontal axis, the relationship between the reference voltage (Vref) 16 in the
上記のように、エラーアンプ１８において、基準電圧１６とフィードバックループ２７によって戻された信号の差が誤差信号として出力され、ＰＷＭ回路部２０によって誤差信号の大きさに応じてデューティ比を変えたＰＷＭ信号２１が生成される。ＰＷＭ信号２１は、Ｖｏｕｔ通常の場合であるＶｏｕｔ＞Ｖｉｎの関係のときは、ドライバ回路部３０において遅延処理が行われず、ＰＷＭ信号２１のパルス幅のままでスイッチングトランジスタ２２に供給される。そして、スイッチングトランジスタ２２は、そのパルス幅の期間にオンして、そのパルス幅の期間に出力電流が流れる。したがって、通常の場合には、スイッチングトランジスタ２２の出力電流３３の波形は、ＰＷＭ信号２１とほぼ同じ波形である。
As described above, the
フィードバックループ２７によって戻された信号が基準電圧（Ｖｒｅｆ）１６を超えるときは、Ｖｏｕｔを下げるように、ＰＷＭ信号２１のデューティが小さくなり、パルス幅が短くなる。そして、Ｖｉｎ＞Ｖｏｕｔのような場合には、従来技術においては、パルス幅がゼロとなり、出力電流３３の波形が欠けることがある。その状況が生じる箇所を破線の円で示してある。従来技術では、この破線の円のところで、出力電流３３の波形が欠け、これによりフィードバックが不十分となり、Ｖｏｕｔが揺れることが生じる。図１から図４で説明した構成によれば、ドライバ回路部３０において、ＶｉｎとＶｏｕｔの差である差電圧に応じて遅延量ｄ1，ｄ2が設定され、パルス幅を同じとして、出力振幅を小さくするので、フィードバックが十分に行われ、Ｖｏｕｔの揺れを抑制できる。その様子が図５の破線の円の中に示されている。このように、上記構成によれば、入力電源を昇圧して出力電圧を得る場合に出力電圧の揺れを抑制することができる。
When the signal returned by the
１０ 電源回路、１２ 入力電源、１４ 出力端子、１６ 基準電圧、１８ エラーアンプ、２０ ＰＷＭ回路部、２１ ＰＷＭ信号、２２ スイッチングトランジスタ、２４ 昇圧コイル、２６ ダイオード、２７ フィードバックループ、２８ コンデンサ、３０ ドライバ回路部、３１ ドライバ信号、３２，３６ ｐチャネルトランジスタ、３３ 出力電流、３４，３８ ｎチャネルトランジスタ、４０ 駆動回路、４２ 電圧比較部、４４ 第１遅延回路、４６ 第２遅延回路、４８ ＯＲ回路、５０ ＡＮＤ回路。
DESCRIPTION OF
Claims (5)
一方端子に入力される基準電圧と、他方端子に入力される出力電圧との間の誤差を誤差信号として生成するエラーアンプと、
誤差信号に応じてデューティ比を可変したＰＷＭ信号を生成するＰＷＭ回路部と、
ＰＷＭ信号を処理するドライバ回路部と、
ドライバ回路部の出力に応じて作動し、入力電源から昇圧素子に電流を供給するスイッチングトランジスタと、
を備え、
ドライバ回路部は、
小さいドライブ能力を有し、スイッチングトランジスタをオンさせるときの出力振幅が制限される第１ドライバと、
大きなドライブ能力を有し、スイッチングトランジスタをオンさせるときの出力振幅が制限されない第２ドライバと、
ＰＷＭ信号に基いて第１ドライバの駆動信号と第２ドライバの駆動信号を生成する駆動回路であって、第１ドライバが作動し、スイッチングトランジスタにおいて出力振幅が制限された信号が出力されている第１作動期間において、第２ドライバの作動する期間を制限し、スイッチングトランジスタにおいて出力振幅が制限されない信号が出力されないＯＦＦ所定期間を設け、ＯＦＦ所定期間の長さの設定によってスイッチングトランジスタにおける出力振幅を可変する駆動回路と、
を含み、
ドライバ回路部の駆動回路は、
入力電源の電圧と出力電圧との差である差電圧に応じて出力電圧の揺れが抑制されるように求められたＯＦＦ所定期間を設定することを特徴とする電源回路。 In the power supply circuit that boosts the voltage of the input power supply based on the reference voltage and outputs it as an output voltage from the output terminal,
An error amplifier that generates an error signal as an error signal between a reference voltage input to one terminal and an output voltage input to the other terminal;
A PWM circuit unit for generating a PWM signal with a variable duty ratio according to an error signal;
A driver circuit for processing the PWM signal;
A switching transistor that operates according to the output of the driver circuit unit and supplies current from the input power supply to the booster element;
With
The driver circuit section
A first driver having a small drive capability and having a limited output amplitude when turning on the switching transistor;
A second driver having a large driving capability and an output amplitude when the switching transistor is turned on is not limited;
A drive circuit for generating a drive signal for a first driver and a drive signal for a second driver based on a PWM signal, wherein the first driver is activated and a signal whose output amplitude is limited in the switching transistor is output. In one operation period, the operation period of the second driver is limited, a predetermined OFF period is provided in which a signal whose output amplitude is not limited in the switching transistor is output, and the output amplitude in the switching transistor is variable by setting the length of the OFF predetermined period A driving circuit to
Only including,
The driver circuit drive circuit is
A power supply circuit characterized in that an OFF predetermined period obtained so as to suppress fluctuation of an output voltage is set in accordance with a difference voltage which is a difference between an input power supply voltage and an output voltage .
ドライバ回路部の駆動回路は、
第１作動期間の立上り期間と立下り期間のそれぞれにＯＦＦ所定期間を設けることを特徴とする電源回路。 In the power supply circuit according to claim 1,
The driver circuit drive circuit is
A power supply circuit, wherein an OFF predetermined period is provided for each of a rising period and a falling period of the first operation period.
ドライバ回路部の駆動回路は、
入力電源の電圧が出力電圧よりも高いときにＯＦＦ所定期間を長く設定し、入力電源の電圧が出力電圧よりも低いときにＯＦＦ所定期間を短く設定することを特徴とする電源回路。 The power supply circuit according to claim 1 ,
The driver circuit drive circuit is
A power supply circuit characterized in that the OFF predetermined period is set longer when the input power supply voltage is higher than the output voltage, and the OFF predetermined period is set shorter when the input power supply voltage is lower than the output voltage.
ドライバ回路部の駆動回路は、
ＰＷＭ信号に対し予め定めた第１遅延量で遅延させた第１遅延信号を生成し、これに基づいて第１駆動信号を生成し第１ドライバに供給する回路と、
第１遅延信号に対し予め定めた第２遅延量で遅延させた第２遅延信号を生成する回路と、
ＰＷＭ信号と第２遅延信号とを用い、第１駆動信号に対しＯＦＦ所定期間を有する信号を生成し、これに基づいて第２駆動信号を生成し第２ドライバに供給する回路と、
を有することを特徴とする電源回路。 The power supply circuit according to claim 1,
The driver circuit drive circuit is
A circuit that generates a first delay signal obtained by delaying the PWM signal by a predetermined first delay amount, generates a first drive signal based on the first delay signal, and supplies the first drive signal to the first driver;
A circuit for generating a second delay signal obtained by delaying the first delay signal by a predetermined second delay amount;
A circuit that generates a signal having a predetermined OFF period with respect to the first drive signal using the PWM signal and the second delay signal, generates a second drive signal based on the signal, and supplies the second drive signal to the second driver;
A power supply circuit comprising:
入力電源とスイッチングトランジスタの出力端子との間に接続される昇圧素子であって、スイッチングトランジスタの作動に応じた電流が入力電源から供給される昇圧コイルと、
スイッチングトランジスタの出力端子と昇圧コイルとの接続点と出力端子との間に設けられる逆流防止ダイオードと、
昇圧コイルからの電圧を保持し、出力電圧として出力するコンデンサと、
を備えることを特徴とする電源回路。 The power supply circuit according to claim 1,
A step-up element connected between the input power source and the output terminal of the switching transistor, wherein the step-up coil is supplied with a current corresponding to the operation of the switching transistor from the input power source;
A backflow prevention diode provided between a connection point between the output terminal of the switching transistor and the step-up coil and the output terminal;
A capacitor that holds the voltage from the booster coil and outputs it as an output voltage;
A power supply circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008011850A JP5341356B2 (en) | 2008-01-22 | 2008-01-22 | Power circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008011850A JP5341356B2 (en) | 2008-01-22 | 2008-01-22 | Power circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009177889A JP2009177889A (en) | 2009-08-06 |
| JP5341356B2 true JP5341356B2 (en) | 2013-11-13 |
Family
ID=41032407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008011850A Active JP5341356B2 (en) | 2008-01-22 | 2008-01-22 | Power circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5341356B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06311736A (en) * | 1993-04-19 | 1994-11-04 | Fujitsu Ltd | Dc/dc converter |
| US6452366B1 (en) * | 2000-02-11 | 2002-09-17 | Champion Microelectronic Corp. | Low power mode and feedback arrangement for a switching power converter |
| JP4599954B2 (en) * | 2004-09-16 | 2010-12-15 | 富士電機システムズ株式会社 | Switching regulator and drive control method thereof |
-
2008
- 2008-01-22 JP JP2008011850A patent/JP5341356B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009177889A (en) | 2009-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5408900B2 (en) | Regulator circuit and control method thereof | |
| JP4996294B2 (en) | Power supply device, LED device using the power supply device, and electronic apparatus | |
| JP3787785B2 (en) | DC-DC converter | |
| US6593725B1 (en) | Feed-forward control for DC-DC converters | |
| KR101048779B1 (en) | DC-DC converter | |
| JP2008072873A (en) | Dc-dc converter and control method therefor | |
| JP2008206239A (en) | Semiconductor device | |
| KR20160022807A (en) | Duty-cycle dependent slope compensation for a current mode switching regulator | |
| JP3710469B1 (en) | Power supply device and portable device | |
| JP6257363B2 (en) | Switching regulator control circuit and switching regulator | |
| JP2007174893A (en) | Pulse frequency modulation voltage regulator with linear voltage regulation control | |
| JP5506281B2 (en) | Power supply circuit and electronic equipment | |
| US20060261792A1 (en) | Switching regulator over voltage reduction circuit and method | |
| JP4997122B2 (en) | Power supply circuit and operation control method thereof | |
| US8587281B2 (en) | Operation controller, DC-DC converter controller, and DC-DC converter | |
| JP2010191870A (en) | Power supply circuit and its operation control method | |
| US10291120B2 (en) | Boost DC-DC converter having digital control and reference PWM generators | |
| JP4673350B2 (en) | DC power supply | |
| JP2011182482A (en) | Switching step-up type dc-dc converter and semiconductor integrated circuit device | |
| JP2009277074A (en) | Supply voltage step-down circuit, semiconductor device and supply voltage circuit | |
| JP2010081748A (en) | Circuit and method for controlling step-up dc-dc converter and step-up dc-dc converter | |
| JP4701968B2 (en) | Overvoltage protection circuit | |
| JP4467395B2 (en) | Power supply | |
| JP5341356B2 (en) | Power circuit | |
| JP6044444B2 (en) | Conversion device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121218 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130314 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130723 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130808 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5341356 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |