JP5338042B2 - Method for manufacturing field effect transistor - Google Patents
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Description
本発明は、電界効果トランジスタおよびその製造方法に関し、特に、電極とソース・ドレイン領域との接合部おける電気抵抗を低くした相補型金属酸化膜構造を有する電界効果トランジスタ（Complementary−Metal Oxide Semiconductor−Field Effect Transistor：ＣＭＯＳＦＥＴ）およびその製造方法に関する。 The present invention relates to a field effect transistor and a method for manufacturing the same, and more particularly, to a field effect transistor having a complementary metal oxide film structure having a low electrical resistance at a junction between an electrode and a source / drain region (Complementary-Metal Oxide Semiconductor-Field). Effect Transistor: CMOSFET) and a manufacturing method thereof.
現在、チャネル材料にシリコン（Ｓｉ）を用いたＣＭＯＳＦＥＴが広く実用されている。近年では、さらに、高性能化、微細化が要求されていて、これらの高性能化・微細化においては、チャネル長を短くし、ゲート酸化膜厚を薄くし、さらに、ソース・ドレイン層を薄くし、低抵抗化することが重要である。
現在、ＣＭＯＳＦＥＴ等を備えた半導体装置では、耐熱性が高く、かつ低抵抗が得られる配線として、高融点金属のシリサイドからなるシリサイド電極が研究されている。このようなシリサイド電極を形成するための技術の一つとして、シリコン基板に形成された拡散層や多結晶シリコンからなるゲート電極といったシリコン材料を、チタン（Ｔｉ）やタングステン（Ｗ）等の高融点金属と反応させることによりシリサイドを形成し、エッチング処理により未反応の高融点金属を選択的に除去することでシリサイド電極形成する。
At present, CMOSFETs using silicon (Si) as a channel material are widely used. In recent years, there has been a demand for higher performance and miniaturization. In these higher performance and miniaturization, the channel length is shortened, the gate oxide film thickness is reduced, and the source / drain layers are further reduced. It is important to reduce the resistance.
Currently, in a semiconductor device having a CMOSFET or the like, a silicide electrode made of a refractory metal silicide is being studied as a wiring having high heat resistance and low resistance. As one of the techniques for forming such a silicide electrode, a silicon material such as a diffusion layer formed on a silicon substrate or a gate electrode made of polycrystalline silicon is used with a high melting point such as titanium (Ti) or tungsten (W). Silicide is formed by reacting with a metal, and an unreacted refractory metal is selectively removed by etching to form a silicide electrode.
さらに、最近は、シリサイド電極／シリコン基板の界面に不純物をイオン注入し、熱処理して生ずる不純物偏析現象を利用した界面コンタクト抵抗低減技術が提案されている。この界面コンタクト抵抗低減技術は、シリサイド形成前に注入した不純物をシリサイド形成時に、シリサイド電極／シリコン単結晶の界面に偏析させることで、シリサイド／シリコン界面に浅く、かつ高濃度な不純物層を形成するものである。この高濃度不純物層により、界面コンタクト抵抗の低減を図るものである。
これによって、ソース・ドレイン上の電極とソース・ドレインの拡散領域との界面コンタクト抵抗を低減することで、ＣＯＭＳＦＥＴの高性能化、微細化に貢献できる。
Further, recently, an impurity is ion-implanted into the surface of the silicide electrode / silicon substrate, interfacial contact resistance reducing technology using impurity segregation phenomenon occurring by heat treatment are proposed. In this interface contact resistance reduction technology, impurities implanted before silicide formation are segregated at the silicide electrode / silicon single crystal interface during silicide formation, thereby forming a shallow and high-concentration impurity layer at the silicide / silicon interface. Is. This high-concentration impurity layer is intended to reduce the interface contact resistance.
As a result, the interface contact resistance between the source / drain electrodes and the diffusion region of the source / drain is reduced, thereby contributing to high performance and miniaturization of the COMSFET.
本発明は、イオン注入される不純物濃度以上に不純物濃度を増大させた高濃度不純物層を有し、この高濃度不純物装置とシリサイド電極とにおける接触電気抵抗を低減したソース・ドレインを有する電界効果トランジスタ及びその製造方法を提供することである。 The present invention has a high-concentration impurity layer having an impurity concentration increased beyond the impurity concentration to be ion-implanted, and has a source / drain with reduced contact electrical resistance between the high-concentration impurity device and a silicide electrode. And a method of manufacturing the same.
上記課題を解決する手段である本発明の特徴を以下に挙げる。
本発明では、ソース・ドレイン内に急峻な高濃度不純物層を形成するもので、しかも、高濃度不純物層を２層設け、さらに、シリサイド化した電極を設け、その間の電気抵抗を低減し、ソース・ドレインの薄層化を達成するものである。このために、ｎ型ＭＯＳ電界効果トランジスタとｐ型ＭＯＳ電界効果トランジスタとを備える電界効果トランジスタにおいて、ソース・ドレインで、シリサイド電極の下に、不純物濃度が異なる２層の高濃度不純物層を有する電界効果トランジスタを提供する。
また、本発明では、上述した急峻な不純物層を形成するために、いわゆる不純物偏析効果だけではなく、固相中にイオンを注入してアモルファス化し、その基板のＳｉ単結晶・アモルファス層の界面に不純物が拡散して、平衡状態における固溶限以上に固溶化し、かつ活性化する効果の両方を利用することで、２層の高濃度不純物層を有する拡散層を形成する（非特許文献１、２）。さらに、これらの不純物を形成するときの熱処理で、シリサイド電極を同時に形成することで製造工程を簡略化した電界効果トランジスタの製造方法を提供することができる。
The features of the present invention, which is a means for solving the above problems, are listed below.
In the present invention, forms a steep high-concentration impurity layer in the source-drain in the emissions, moreover, provided two layers of high concentration impurity layer, further, the silicided electrodes provided to reduce therebetween electrical resistance, This achieves thinning of the source / drain. Therefore, in a field effect transistor including an n-type MOS field effect transistor and a p-type MOS field effect transistor, an electric field having two high-concentration impurity layers having different impurity concentrations under the silicide electrode at the source and drain. An effect transistor is provided.
In the present invention, in order to form a steep impurity layer described above, a so-called impurity segregation effect not only to amorphous by injecting ions in the solid phase, of the substrate of the Si single crystal Amo le Fuss layer A diffusion layer having two high-concentration impurity layers is formed by utilizing both the effects of diffusing impurities at the interface, solidifying beyond the solid solubility limit in the equilibrium state, and using the effect of activation (non-patent) References 1, 2). Furthermore, it is possible to provide a manufacturing method of the heat treatment, the field effect transistor obtained by simplifying the manufacturing process by forming a sheet Risaido electrodes simultaneously when forming these impurities.
以上説明したように、本発明では、接触抵抗を低減したソース・ドレインを有することで、高速化し消費電力を少なくし、かつ、薄い拡散層にすることで微細化した電界効果トランジスタを提供することができた。
さらに、本発明では、固溶限を越える不純物を意図する所定の界面に偏析させて不純物層を形成することで、急激な濃度変化を備える不純物拡散層を形成することができ、さらに、同時にシリサイド化することで製造工程を簡略化した電界効果トランジスタの製造方法を提供することができた。
As described above, the present invention provides a field effect transistor that has a source / drain with reduced contact resistance, speeds up, consumes less power, and is miniaturized by using a thin diffusion layer. I was able to.
Furthermore, in the present invention, an impurity diffusion layer having an abrupt concentration change can be formed by segregating impurities exceeding a solid solubility limit to an intended interface to form an impurity layer. Thus, it was possible to provide a method of manufacturing a field effect transistor with a simplified manufacturing process.
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、いわゆる当業者は特許請求の範囲内における本発明を変更・修正をして他の実施形態をなすことは容易であり、さらに、以下の説明はこの発明における最良の形態の例であって、この特許請求の範囲を限定するものではない。 The best mode for carrying out the present invention will be described below with reference to the drawings. It should be noted that it is easy for those skilled in the art to make other embodiments by changing or modifying the present invention within the scope of the claims, and the following description is an example of the best mode of the present invention. It is not intended to limit the scope of the claims.
図１は、本発明の電界効果トランジスタの構造を示す概略図である。
電界効果トランジスタ（ＣＭＯＳＦＥＴ）１は、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０との素子間分離酸化膜（ＳＴＩ：Shallow Trench Isolation）３０を隔てて２つを備えている。
図１に示すように、Ｓｉ基板２上には素子分離領域３０によりｎＭＯＳＦＥＴ１０が形成されるｐ型の素子領域（ｐ−ウェル）１１とｐＭＯＳＦＥＴ２０が形成されるｎ型の素子領域（ｎ−ウェル）２１とが形成されており、ｐ−ウェル１１上には、ゲート１２が形成されている。このゲート１２は、ゲート絶縁膜１２３を介してゲート電極１２１が、さらに、ゲート電極１２１の両側には、側壁絶縁膜（サイドウォール）１２３が形成されている。また、その直下にはチャネル領域１２４を有している。図示は省略するが、一般に、ポリシリコンで形成されたゲート電極１２１、２２１の上部にはシリサイド層が形成されており、ゲート１２の電気抵抗の低減がなされている。
FIG. 1 is a schematic view showing the structure of the field effect transistor of the present invention.
The field effect transistor (CMOSFET) 1 includes two elements separated by an element isolation oxide film (STI: Shallow Trench Isolation) 30 between the nMOSFET 10 and the pMOSFET 20.
As shown in FIG. 1, a p-type element region (p-well) 11 in which an nMOSFET 10 is formed by an element isolation region 30 and an n-type element region (n-well) in which a pMOSFET 20 is formed on an Si substrate 2. 21 and a gate 12 is formed on the p-well 11. The gate 12 includes a gate electrode 121 with a gate insulating film 123 interposed therebetween, and sidewall insulating films ( sidewalls ) 123 formed on both sides of the gate electrode 121. In addition, a channel region 124 is provided immediately below. Although illustration is omitted, generally, a silicide layer is formed on the gate electrodes 121 and 221 made of polysilicon, and the electric resistance of the gate 12 is reduced.
素子領域のｐ−ウェル１１には、ゲート１２の両側にある、ソース・ドレイン１３、１４には、ｎ−高濃度不純物領域１３１、１４１が形成されている。さらに、そのまた、ｎ−高濃度不純物領域１３１、１４１の上には、ソース・ドレイン電極１３２、１４２が設けられている。
また、素子領域のｎ−ウェル２１にはゲート２２の側壁絶縁膜の外側に、同様に、ｐＭＯＳＦＥＴ２０のソース・ドレイン２３、２４領域を形成されている。（以下、ｐＭＯＳ２０については、特に記載しない限りｎＭＯＳ１０と同じであり、省略する。）
本発明のＣＭＯＳＦＥＴ１では、ソース・ドレイン電極１３２、１４２に、金属電極として、シリサイド電極１３２、１４２を用いる。シリサイドになる金属としては、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｔｉ、Ｖ、Ｎｂ等がある。シリサイドは、金属Ｓｉより低い電気抵抗を有し、さらに、消費電力を少なくすることができる。このなかで、Ｎｉ、Ｃｏ、電気抵抗が小さいことと、低い温度でシリサイド化させることができ、不純物の拡散を防止することができることから好ましい。
In the p-well 11 of the element region, n− high concentration impurity regions 131 and 141 are formed in the source / drains 13 and 14 on both sides of the gate 12. Further, source / drain electrodes 132 and 142 are provided on the n − high-concentration impurity regions 131 and 141.
Similarly, the source / drain regions 23 and 24 of the pMOSFET 20 are formed on the n-well 21 in the element region outside the sidewall insulating film of the gate 22. (Hereinafter, the pMOS 20 is the same as the nMOS 10 unless otherwise specified, and is omitted.)
In the CMOSFET 1 of the present invention, silicide electrodes 132 and 142 are used as source / drain electrodes 132 and 142 as metal electrodes. Examples of the metal that becomes silicide include Ni, Co, W, Mo, Ti, V, and Nb. Silicide has a lower electrical resistance than metal Si, and can further reduce power consumption. Among these, Ni, Co, and electric resistance are small, and it is preferable because silicidation can be performed at a low temperature and diffusion of impurities can be prevented.
また、本発明では、このソース・ドレイン電極１３２、１４２の直下に、Ａｓ等の不純物をイオン注入して従来のような、単にイオン注入した不純物領域を設けるのではなく、不純物の急峻な濃度勾配を有し、薄い層厚にした２層の高濃度不純物層１３３、１３４、１４３、１４４を設けている。この２層の高濃度不純物層１３３、１３４、１４３、１４４は、高濃度の不純物を含有させて、かつ、それを薄層にしてシリサイド電極１３２、１４２と接触させ、接触電気抵抗を低減させている。
これは、ソース・ドレイン１２、１３の電気抵抗を小さくするには、ソース・ドレイン１３、１４の電極１３２、１４２とｐ−ウェル１１の拡散領域の界面に多量の不純物を含有させることで、調整することができることがわかった。そこで、本発明では、シリサイド層１３２、１４２の直下に、２層の高濃度不純物層１３３、１３４、１４３、１４４を設けた。この高濃度不純物層１３３、１３４、１４３、１４４は、いずれも、Ｓｉ基板２中に対する不純物の固溶限を越えている。または、イオン注入した不純物濃度を高めて濃縮して、１０２０〜１０２１ｃｍ−３の範囲にしている。この範囲にすることで、ショットキー界面となるシリサイド電極１３２、１４２とｐ−ウェル１１の拡散領域の界面における接触抵抗を小さくすることができた。さらに、これをシリサイド電極１３２、１４２のそれぞれの下に、高濃度不純物領域１３１、１４１を設けることで、高濃度不純物層全体の層厚を制御して、シリサイド電極１３２、１４２とｐ−ウェル１１との間のリーク電流が発生するのを防止している。
Further, in the present invention, an impurity region having a steep concentration of impurities is not provided immediately below the source / drain electrodes 132 and 142 by ion-implanting impurities such as As so as to provide a conventional ion-implanted impurity region. Two high-concentration impurity layers 133, 134, 143, and 144 having a thin layer thickness are provided. These two high-concentration impurity layers 133, 134, 143, and 144 contain high-concentration impurities, and are formed into thin layers to be brought into contact with the silicide electrodes 132 and 142 to reduce the contact electric resistance. Yes.
In order to reduce the electric resistance of the source / drain 12, 13, a large amount of impurities are included in the interface between the diffusion region of the electrode 132, 142 of the source / drain 13, 14 and the p-well 11. I found out that I can do it. Therefore, in the present invention, two high-concentration impurity layers 133, 134, 143, and 144 are provided immediately below the silicide layers 132 and 142. These high-concentration impurity layers 133, 134, 143, 144 all exceed the solid solubility limit of impurities in the Si substrate 2. Alternatively, the ion-implanted impurity concentration is increased and concentrated to be in the range of 10 20 to 10 21 cm −3 . By setting it within this range, the contact resistance at the interface between the silicide electrodes 132 and 142 serving as the Schottky interface and the diffusion region of the p-well 11 could be reduced. Further, by providing high-concentration impurity regions 131 and 141 under the silicide electrodes 132 and 142, respectively, the layer thickness of the entire high-concentration impurity layer is controlled, and the silicide electrodes 132 and 142 and the p-well 11 are controlled. Is prevented from occurring.
また、２層の高濃度不純物層１３３、１３４、１４３、１４４は、同種不純物で形成されている。ｎＭＯＳＦＥＴ１０の高濃度不純物層１３３、１３４を形成するには、Ｖ族のＰ、Ａｓ、Ｓｂを用いる。ｐＭＯＳＦＥＴ２０の高濃度不純物層１４３、１４４を形成するには、III族のＢ、Ａｌ、Ｇａ、Ｉｎを用いる。このときに、２層の高濃度不純物層１３３、１３４、１４３、１４４は、同種不純物元素を用いることができる。
また、２層の高濃度不純物層１３３、１３４、１４３、１４４は、異種不純物元素を用いることができる。これは、高濃度不純物層１３３、１３４、１４３、１４４としては、固溶限以上の不純物を含有しているが、さらに、不純物濃度を高くするときに、異なる元素がそれぞれ含有させた方が、同種の不純物を含有させるより多量に含有させることができる。また、電荷が同じであっても、原子量が異なることから、大きい原子量の不純物はイオン注入したときの分布する幅を小さくすることができる。また、それぞれの原子によって、Ｓｉ単結晶中の拡散速度も異なることから、熱処理等によって拡散を小さくする観点からも選択することができる。したがって、ｎＭＯＳＦＥＴ１０では、例えば、Ｖ族のＰとＡｓとを用いる場合は、第２層目の高濃度不純物層１３４にはＰ、第１層目の高濃度不純物層１３３にはＡｓが好ましい。
ｐＭＯＳＦＥＴ２０では、同種不純物としてはＢが好ましく、異種不純物としては、Ｂ、Ｉｎが好ましく、特に、第２層目の高濃度不純物層１４３にはＩｎ、第１層目の高濃度不純物層１４４にはＢが好ましい。
また、これらの２層の高濃度不純物層１３３、１３４、１４３、１４４は、明確な界面を有しても良いが、２層の高濃度不純物層１３３、１３４、１４３、１４４の界面が不明瞭になって、ほぼ１層になっている状態であってもよい。これは、後述の熱処理において、不純物偏析効果で、第２層目の高濃度不純物層１３４、１４４を移動させることから、先に形成された第１層目の高濃度不純物層１３３、１４３と一体になってもよい。
The two high-concentration impurity layers 133, 134, 143, and 144 are formed of the same kind of impurities. In order to form the high concentration impurity layers 133 and 134 of the nMOSFET 10, V group P, As, and Sb are used. In order to form the high-concentration impurity layers 143 and 144 of the pMOSFET 20, group III B, Al, Ga, and In are used. At this time, the two high-concentration impurity layers 133, 134, 143, and 144 can use the same impurity element.
The two high-concentration impurity layers 133, 134, 143, and 144 can use different impurity elements. This is because the high-concentration impurity layers 133, 134, 143, and 144 contain impurities exceeding the solid solubility limit, but when the impurity concentration is further increased, different elements are contained respectively. It can be contained in a larger amount than the same kind of impurities. In addition, even if the charges are the same, the atomic weight is different, so that a large atomic weight impurity can reduce the distribution width when ions are implanted. Further, since the diffusion rate in the Si single crystal varies depending on each atom, it can be selected from the viewpoint of reducing the diffusion by heat treatment or the like. Therefore, in the nMOSFET 10, for example, when V group P and As are used, P is preferable for the second high-concentration impurity layer 134 and As is preferable for the first high-concentration impurity layer 133.
In the pMOSFET 20, B is preferable as the same type impurity, and B and In are preferable as the different type impurities. In particular, In is used for the second high-concentration impurity layer 143, and B is preferred.
These two high-concentration impurity layers 133, 134, 143, and 144 may have a clear interface, but the interfaces between the two high-concentration impurity layers 133, 134, 143, and 144 are unclear. It may be in a state of almost one layer. This is because the second high-concentration impurity layers 134 and 144 are moved by the impurity segregation effect in the heat treatment to be described later, so that it is integrated with the first high-concentration impurity layers 133 and 143 formed earlier. It may be.
また、本発明のＣＭＯＳ電界効果トランジスタの製造方法の原理について説明する。
図２は、不純物偏析効果を利用した半導体製造方法の原理を示す模式図である。本発明のＣＭＯＳ電界効果トランジスタ１の製造方法では、従来にない高濃度であって、非常に薄い層になっている高濃度不純物層１３３、１３４、１４３、１４４を形成するものである。
（１）は、Ｓｉ基板に接合位置を定めているが、ここでは、目標とする位置で、特に、界面が存在するものではない。実際の半導体装置では、ここは、ソース・ドレインの拡散領域の界面と捉えて良い。
（２）では、最初に、ＧｅをＳｉ基板にイオン注入する。適当なエネルギーで注入することで、Ｓｉ基板の単結晶を破壊してアモルファス層を形成する。Ａ／Ｃ界面とは、この単結晶とアモルファス層との界面を示している。このＡ／Ｃ界面の深さも、イオン注入するエネルギーで調整することができる。このアモルファス化には、Ｓｉ、Ｇｅ、Ａｒ、Ｘｅ等を用いることができる。
（３）では、不純物としてＡｓをＳｉ基板にドーピングする。このＡｓの深さも、ドーピングする注入エネルギーで制御することができる。（３）図の縦軸は、この不純物Ａｓに対して任意の目盛りで濃度を示している。
（４）では、このＳｉ基板をＬＳＡ（レーザーアニール）等で加熱する。この加熱によって、先にアモルファス化した部分を加熱で回復させて結晶化するときに、不純物のＡｓは、このＡ／Ｃ界面に流し込まれる。このときに、Ａ／Ｃ界面に流れ込むために、Ａｓの分布が急峻になり、薄い第１層目の高濃度不純物層が形成される。
（５）次に、再度、不純物としてＡｓをＳｉ基板にイオン注入して、追加する。さらに、その上に、Ｎｉをスパッタリングで蒸着させる。
（６）では、このＳｉ基板を加熱する。この加熱によって、Ｎｉ、Ｓｉの拡散によってシリサイドが形成され、同時に、２回目にドーピングしたＡｓが、シリサイドとＳｉ基板の間の界面に偏析する。この第２層目の不純物層は、先の第１層目の高濃度不純物層に吸収又は流れ込むのではなく、シリサイドとＳｉ基板の間の界面に急峻な高濃度不純物層を形成する。これによって、Ａｓ等の不純物が、それぞれ層を形成することで、２層を形成することができる。このときに、第２層目の高濃度不純物層と第１層目の高濃度不純物層とが一体になることもある。
The principle of the method for manufacturing a CMOS field effect transistor according to the present invention will be described.
FIG. 2 is a schematic diagram showing the principle of a semiconductor manufacturing method using an impurity segregation effect. In the method of manufacturing the CMOS field effect transistor 1 according to the present invention, the high concentration impurity layers 133, 134, 143, and 144 which are high concentration and are very thin layers are formed.
In (1), the bonding position is defined on the Si substrate, but here, the target position is not particularly present . In an actual semiconductor device, this may be regarded as an interface between the source and drain diffusion regions.
In (2), first, Ge is ion-implanted into the Si substrate. By injecting with appropriate energy , the single crystal of the Si substrate is broken to form an amorphous layer. The A / C interface indicates the interface between the single crystal and the amorphous layer. The depth of this A / C interface can also be adjusted by the energy for ion implantation. For this amorphization, Si, Ge, Ar, Xe, or the like can be used.
In (3), As is doped into the Si substrate as an impurity. The depth of As can also be controlled by the implantation energy for doping. (3) The vertical axis of the figure indicates the concentration with an arbitrary scale for the impurity As.
In (4), this Si substrate is heated by LSA ( laser annealing ) or the like. By this heating, when the previously amorphized part is recovered by heating and crystallized, As of impurities is poured into the A / C interface. At this time, since it flows into the A / C interface, the distribution of As becomes steep, and a thin first high-concentration impurity layer is formed.
(5) Next, As is again ion-implanted as an impurity into the Si substrate and added. Furthermore, Ni is vapor-deposited thereon by sputtering .
In (6), this Si substrate is heated. By this heating, silicide is formed by diffusion of Ni and Si, and at the same time, As doped in the second time is segregated at the interface between the silicide and the Si substrate. The second impurity layer does not absorb or flow into the first high-concentration impurity layer, but forms a sharp high-concentration impurity layer at the interface between the silicide and the Si substrate. As a result, two layers can be formed by forming layers of impurities such as As. At this time, the second high-concentration impurity layer and the first high-concentration impurity layer may be integrated.
また、本発明のＣＭＯＳ電界効果トランジスタ１の製造方法について具体的に説明する。本発明のＣＭＯＳ電界効果トランジスタの製造方法では、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０とを備えるＣＭＯＳＦＥＴ１を製造する際に、ソース・ドレイン１３、１４を形成する工程を有するＣＭＯＳ電界効果トランジスタ１の製造方法において、ソース・ドレイン１３、１４を形成する工程は、ソース・ドレイン領域に、Ｇｅ等をイオン注入してアモルファス化してＡ／Ｃ界面４を形成し、次に、不純物を注入し、第１熱処理して第１層目の高濃度不純物層１３３、１４３を形成する第１高濃度不純物層形成工程と、不純物を注入し、その上にＣｏ、Ｎｉを含む高融点金属を形成する。次に、第２熱処理して第２層目の高濃度不純物層１３４、１４４とシリサイド電極１３２、１４２を同時にを形成する第２高濃度不純物層形成工程と、を有することを特徴とする。
本発明のＣＭＯＳ電界効果トランジスタ１は、図１に示されているが、この最終構造になるまでの製造過程を以下に説明する。
A method for manufacturing the CMOS field effect transistor 1 of the present invention will be specifically described. In the method of manufacturing a CMOS field effect transistor according to the present invention, when the CMOSFET 1 including the nMOSFET 10 and the pMOSFET 20 is manufactured, the source / drain of the CMOS field effect transistor 1 includes the step of forming the source / drain 13 and 14. In the step of forming 13 and 14, Ge or the like is ion-implanted into the source / drain regions to form an A / C interface 4, and then an impurity is implanted and a first heat treatment is performed to form the first layer. A first high-concentration impurity layer forming step for forming high-concentration impurity layers 133 and 143 for the eyes, and impurities are implanted, and a refractory metal containing Co and Ni is formed thereon. Next, the second high-concentration impurity layer forming step of forming the second high-concentration impurity layers 134 and 144 and the silicide electrodes 132 and 142 at the same time by performing the second heat treatment is characterized.
The CMOS field effect transistor 1 of the present invention is shown in FIG. 1, and the manufacturing process until this final structure is achieved will be described below.
図３は、Ｓｉ基板上のｎＭＯＳＦＥＴを形成するために、ソース・ドレイン領域に高濃度不純物領域を形成するイオン注入を示す概略図である。
まず、図３に示すように、常法に従い、ｎＭＯＳＦＥＴ１０は、ｐ−ウェル１１が形成されたＳｉ基板２上にゲート１２が設けられている。ゲート１２は、ゲート絶縁膜１２２を介して形成されたゲート電極１２１を有しており、ゲート絶縁膜１２２およびゲート電極１２１の側壁には側壁絶縁膜１２３が形成されている。また、側壁絶縁膜１２３が形成されたゲート１２の両側には、ソース・ドレイン１３、１４が設けられている。同様に、ｐＭＯＳＦＥＴ２０は、ｎ−ウェル２１が形成されたＳｉ基板２上にゲート２２が設けられている。ゲート２２の両側には、ソース・ドレイン２３、２４が設けられている。
なお、ゲート絶縁膜１２１としては、Ｓｉ基板２表面を酸処理して形成される酸化シリコン（ＳｉＯ２）膜のほか、酸窒化シリコン（ＳｉＯＮ）膜、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜等を用いることができる。Ｈｉｇｈ−ｋ絶縁膜としては、酸化ジルコニウム（ＺｒＯ２）膜、酸窒化ジルコニウム（ＺｒＯＮ）膜、ジルコニウムシリケート（ＺｒＳｉＯ）膜、酸化ハフニウム（ＨｆＯ２）膜、酸窒化ハフニウム（ＨｆＯＮ）膜、酸窒化シリコンハフニウム（ＨｆＳｉＯＮ）膜等を用いることが可能である。
FIG. 3 is a schematic view showing ion implantation for forming a high concentration impurity region in the source / drain region in order to form an nMOSFET on the Si substrate.
First, as shown in FIG. 3, according to a conventional method, the nMOSFET 10 is provided with a gate 12 on a Si substrate 2 on which a p-well 11 is formed. The gate 12 has a gate electrode 121 formed through a gate insulating film 122, and a sidewall insulating film 123 is formed on the side walls of the gate insulating film 122 and the gate electrode 121. Further, source / drains 13 and 14 are provided on both sides of the gate 12 on which the sidewall insulating film 123 is formed. Similarly, the pMOSFET 20 is provided with a gate 22 on the Si substrate 2 on which the n-well 21 is formed. Source / drains 23 and 24 are provided on both sides of the gate 22.
The gate insulating film 121 includes a silicon oxide (SiO 2 ) film formed by acid treatment of the surface of the Si substrate 2, a silicon oxynitride (SiON) film, a high dielectric constant (High-k) insulating film, and the like. Can be used. High-k insulating films include zirconium oxide (ZrO 2 ) film, zirconium oxynitride (ZrON) film, zirconium silicate (ZrSiO) film, hafnium oxide (HfO 2 ) film, hafnium oxynitride (HfON) film, silicon oxynitride A hafnium (HfSiON) film or the like can be used.
次に、ｎＭＯＳＦＥＴ１０を形成するためには、ｐ−ウェル１１中に、高濃度不純物領域１３１を設けるためにｎ型不純物としてＰ、Ａｓ、Ｓｂ等をイオン注入する。このときに、同時に、ｐＭＯＳＦＥＴ２０を形成する方には、イオン注入する不純物が異なることから、レジスト膜３を設けておく。これは、ゲート１２をマスクとして不純物をイオン注入し、ＬＤＤ構造を有するＭＯＳＦＥＴのソース・ドレイン領域を高濃度ソース／ドレイン構造となる高濃度不純物領域１３１を形成する。ｎＭＯＳＦＥＴ１０側に高濃度不純物領域１３１を形成するためのイオン注入は、Ｐ、Ａｓ、Ｓｂ等を用いる場合には、例えば、加速電圧約５〜１５ｋｅＶ、ドーズ量約２×１０１４ｃｍ−２〜約１×１０１６ｃｍ−２の条件とする。なお、これ以降、図面のＳｉ基板２を省略して示す。
また、本実施形態のＣＭＯＳ電界効果トランジスタ１は、高濃度ソース／ドレイン構造を有するが、高濃度不純物領域１３１、１４１を設けず、ゲート１２直下のチャネル領域１２４が直接に高濃度不純物領域１３３、１３４、１４３、１４４に接続するものでもよい。
Next, in order to form the nMOSFET 10, P, As, Sb, etc. are ion-implanted as n-type impurities in order to provide the high concentration impurity region 131 in the p-well 11. At the same time, the resist film 3 is provided on the side where the pMOSFET 20 is to be formed because the impurities to be ion-implanted are different. In this process, impurities are ion-implanted using the gate 12 as a mask to form a high-concentration impurity region 131 in which the source / drain region of the MOSFET having the LDD structure has a high-concentration source / drain structure. The ion implantation for forming the high-concentration impurity region 131 on the nMOSFET 10 side uses, for example, acceleration voltage of about 5 to 15 keV and a dose of about 2 × 10 14 cm −2 to about 2 × when using P, As, Sb or the like. The condition is 1 × 10 16 cm −2 . Hereinafter, the Si substrate 2 in the drawings is omitted.
The CMOS field effect transistor 1 of this embodiment has a high concentration source / drain structure, but does not include the high concentration impurity regions 131 and 141, and the channel region 124 immediately below the gate 12 directly forms the high concentration impurity region 133, 134, 143, 144 may be connected.
図４は、Ｓｉ基板上のｐＭＯＳＦＥＴを形成するために、ソース・ドレイン領域に高濃度不純物領域を形成するイオン注入を示す概略図である。
ｐＭＯＳＦＥＴ２０を形成するために、ｎ−ウェル２１中に、高濃度不純物領域を形成するために、ｐ型不純物をイオン注入する。このときに、同時に、ｎＭＯＳＦＥＴ１０を形成する領域には、イオン注入する不純物が異なることから、レジスト膜３を設けておく。
ｐＭＯＳＦＥＴ１０側に高濃度不純物領域２３１、２４１を形成するために、ｐ型不純物としては、Ｂ、Ｇａ、Ｉｎ等を用いる場合には、例えば、加速電圧約５〜１５ｋｅＶ、ドーズ量約２×１０１４ｃｍ−２〜約１×１０１６ｃｍ−２の条件とする。
FIG. 4 is a schematic view showing ion implantation for forming a high concentration impurity region in the source / drain region in order to form a pMOSFET on the Si substrate.
In order to form the pMOSFET 20, a p-type impurity is ion-implanted in order to form a high concentration impurity region in the n-well 21. At the same time, the resist film 3 is provided in the region where the nMOSFET 10 is to be formed because the impurities to be ion-implanted are different.
When B, Ga, In, or the like is used as the p-type impurity in order to form the high-concentration impurity regions 231 and 241 on the pMOSFET 10 side, for example, an acceleration voltage of about 5 to 15 keV and a dose amount of about 2 × 10 14 are used. The condition is cm −2 to about 1 × 10 16 cm −2 .
図５は、ソース・ドレインにＡ／Ｃ界面を形成する概略図である。
Ｓｉ基板２のソース・ドレイン１３、１４を、アモルファス化するための元素をイオン注入して、一部をアモルファス化してＡ／Ｃ界面４を形成する。Ａ／Ｃ界面４は、最後のシリサイド電極１３２、１４２を形成した後に、シリサイド／シリコン界面となる領域よりも若干深い位置かつ、接合よりも浅い位置、例えば、シリサイド電極１３２、１４２の膜厚を１５ｎｍとすると１８ｎｍ付近、までＧｅのイオン注入によりソース・ドレイン１３、１４のＳｉ基板２のシリコン単結晶をアモルファス化する。アモルファス化するための元素として、Ｓｉ、Ｇｅ等の金属、Ａｒ、Ｘｅ等の不活性ガスを用いる。Ｓｉイオンでも良い。基板と同じ原子をドープすることで、特性の変動を抑えることができる。
また、Ｇｅをイオン注入して、結晶状態からアモルファス化（非晶質化）させる。このときに、Ｇｅのドーピングは、例えば、加速電圧約１〜１０ｋｅＶ、ドーズ量約１×１０１４ｃｍ−２〜約１×１０１６ｃｍ−２の条件とする。また、この他に、Ａｒ、Ｘｅ等の不活性ガスで、原子量の大きいものを用いることができる。不活性ガスであり、Ｓｉ基板の特性に影響を与えることが少なく、また、原子量が大きくなれば、Ｓｉ基板の結晶格子に与える衝撃を大きくすることができ、アモルファス化させることが容易だからである。
FIG. 5 is a schematic view of forming an A / C interface at the source / drain.
Elements for amorphizing the source / drains 13 and 14 of the Si substrate 2 are ion-implanted, and a part thereof is amorphized to form the A / C interface 4. After the last silicide electrodes 132 and 142 are formed, the A / C interface 4 is positioned slightly deeper than the region to be the silicide / silicon interface and shallower than the junction, for example, the film thickness of the silicide electrodes 132 and 142. If it is 15 nm, the silicon single crystal of the Si substrate 2 of the source / drain 13 and 14 is made amorphous by Ge ion implantation up to about 18 nm. As an element for amorphization, a metal such as Si or Ge, or an inert gas such as Ar or Xe is used. Si ions may be used. By doping the same atoms as the substrate, fluctuations in characteristics can be suppressed.
Further, Ge is ion-implanted to make it amorphous from the crystalline state. At this time, the Ge doping is performed under conditions of, for example, an acceleration voltage of about 1 to 10 keV and a dose of about 1 × 10 14 cm −2 to about 1 × 10 16 cm −2 . In addition, an inert gas having a large atomic weight such as Ar or Xe can be used. Because it is an inert gas, it hardly affects the characteristics of the Si substrate, and if the atomic weight is increased, the impact on the crystal lattice of the Si substrate can be increased and it is easy to make it amorphous. .
図６は、ｎＭＯＳＦＥＴにおける第１層の高濃度不純物層を形成するドーピングを示す概略図である。
次に、ｎＭＯＳＦＥＴ１０を形成するために、ソース・ドレイン１３、１４の表面近傍に、ｎ型不純物をイオン注入する。イオン注入する位置は、アモルファス化した位置より、さらに浅い位置に不純物の存在するピークが来るような条件で不純物を追加注入する。このときに、同時に、ｐＭＯＳＦＥＴ２０を形成する方には、レジスト膜３を設けておく。ここで、ｎ型不純物としては、Ｐ、Ａｓ、Ｓｂ等を挙げることができる。
このときに、Ａｓのドーピングは、例えば、加速電圧約１ｋｅＶ、ドーズ量約１×１０１４ｃｍ−２〜約１×１０１６ｃｍ−２の条件とする。
FIG. 6 is a schematic diagram showing doping for forming the first high-concentration impurity layer in the nMOSFET.
Next, in order to form the nMOSFET 10, n-type impurities are ion-implanted near the surfaces of the source / drain 13 and 14. Positions ion implantation, from the position Amo Le Fass reduction, adding implanting impurities under conditions such that the peak to the presence of impurities in the shallower position. At the same time, a resist film 3 is provided on the side where the pMOSFET 20 is to be formed. Here, examples of the n-type impurity include P, As, and Sb.
At this time, the doping of As is performed under the conditions of an acceleration voltage of about 1 keV and a dose of about 1 × 10 14 cm −2 to about 1 × 10 16 cm −2 , for example.
図７は、ｐＭＯＳＦＥＴにおける第１層の高濃度不純物層を形成するドーピングを示す概略図である。
次に、ｐＭＯＳＦＥＴ２０を形成するために、ソース・ドレイン領域の表面近傍に、ｐ型不純物をドーピングする。このときに、同時に、ｐＭＯＳＦＥＴを形成する方には、ドーピングする不純物が異なることから、レジスト膜３を設けておく。ここで、不純物としては、Ｂ、Ａｌ、Ｇａ、Ｉｎ等を挙げることができる。
FIG. 7 is a schematic diagram showing the doping for forming the first high-concentration impurity layer in the pMOSFET.
Next, in order to form the pMOSFET 20, a p-type impurity is doped in the vicinity of the surface of the source / drain region. At the same time, a resist film 3 is provided on the side where the pMOSFET is to be formed because the impurities to be doped are different. Here, examples of impurities include B, Al, Ga, and In.
図８は、第１の熱処理をしている状態を示す図である。
このときに、この加熱によって、アモルファス化した部分を回復させて結晶化させることができる。さらに、加熱することによって、Ｓｉ基板表面近傍にドーピングしたＰ、Ａｓ、Ｂ等の不純物が、拡散してＡ／Ｃ界面に流れ込んで行く。Ａｓ、Ｂ等の不純物の分布よりＧｅのイオン注入によって形成されるＡ／Ｃ界面４を狭く形成することが重要になる。その時の状態を、図８に示している。従って、Ｇｅのドーピングで形成されたＡ／Ｃ界面４に固溶限以上に活性化したＡｓ等が集められることで、急峻な濃度分布を有する第１層目の高濃度不純物層１３３、１４３が形成される。加熱は、レーザーアニール、電子ビーム、赤外線、ハロゲンランプ、フラッシュランプアニール等のいずれのアニール装置でも良い。とくに、レーザーアニール法は、レーザー光を照射し、Ｓｉ基板の表面又は表面に存在する薄膜等を局部的に短時間で熱処理する方法であって、パルスレーザーアニール法、ＣＷレーザーアニール法等がある。フラッシュランプアニール法は、キセノンランプを使い、高パワー密度の光を照射して、短時間で熱処理する方法である。いずれも、短時間で処理することが可能であり、これによって、局部的に、ｍ秒の非常に短かい時間でアニールすることができ、イオン注入したＡｓ、Ｂ等の不純物、Ｇｅ等の拡散を抑えることができることから好ましい。このときに、第１の熱処理条件としては、Ｓｉ基板の表面上を、Ｎ２等の不活性ガス雰囲気中で、８００〜１３００℃の温度範囲にして、数ｍ秒の熱処理時間で熱処理をする。
FIG. 8 is a diagram illustrating a state in which the first heat treatment is performed.
At this time, by this heating, the amorphous portion can be recovered and crystallized. Further, by heating, impurities such as P, As, and B doped in the vicinity of the Si substrate surface diffuse and flow into the A / C interface. It is important that the A / C interface 4 formed by Ge ion implantation is narrower than the distribution of impurities such as As and B. The state at that time is shown in FIG. Therefore, by collecting As or the like activated beyond the solid solubility limit at the A / C interface 4 formed by doping with Ge, the first high-concentration impurity layers 133 and 143 having a steep concentration distribution are formed. It is formed. Heating may be performed by any annealing apparatus such as laser annealing, electron beam, infrared ray, halogen lamp, and flash lamp annealing. In particular, the laser annealing method is a method of irradiating a laser beam to heat-treat the surface of a Si substrate or a thin film existing on the surface in a short time locally, and includes a pulse laser annealing method, a CW laser annealing method, and the like. . The flash lamp annealing method is a method in which a xenon lamp is used and light is irradiated with high power density to perform heat treatment in a short time. Any of them can be processed in a short time, so that it can be locally annealed in a very short time of m seconds, and impurities such as ion-implanted As and B, and diffusion of Ge and the like can be performed. Can be suppressed, which is preferable. At this time, as the first heat treatment condition, the surface of the Si substrate is heated in a temperature range of 800 to 1300 ° C. in an inert gas atmosphere such as N 2 for a heat treatment time of several milliseconds.
図９は、ｎＭＯＳＦＥＴに第２層目の高濃度不純物層を形成するための不純物をイオン注入することを示す概略図である。
第１層目の高濃度不純物層１３３、１３４と同じように、ソース・ドレイン１３、１４の表面近傍に、ｎ型不純物をイオン注入する。このときに、同時に、ｐＭＯＳＦＥＴ２０を形成する方には、イオン注入する不純物が異なることから、レジスト膜３を設けておく。ここで、不純物としては、Ｐ、Ａｓ、Ｓｂ等を挙げることができる。このときに、Ｐのドーピングは、例えば、加速電圧約１ｋｅＶ、ドーズ量約１×１０１４ｃｍ−２〜約１×１０１６ｃｍ−２の条件とする。
FIG. 9 is a schematic diagram showing ion implantation of an impurity for forming a second high-concentration impurity layer into an nMOSFET.
As in the case of the first high-concentration impurity layers 133 and 134, n-type impurities are ion-implanted near the surfaces of the source / drain 13 and 14. At the same time, the resist film 3 is provided on the side where the pMOSFET 20 is to be formed because the impurities to be ion-implanted are different. Here, examples of impurities include P, As, and Sb. At this time, the doping of P is performed under the conditions of, for example, an acceleration voltage of about 1 keV and a dose of about 1 × 10 14 cm −2 to about 1 × 10 16 cm −2 .
図１０は、ｐＭＯＳＦＥＴに第２層目の高濃度不純物層を形成するための不純物をイオン注入することを示す概略図である。
ｐＭＯＳＦＥＴ２０を形成するために、ソース・ドレイン２３、２４の表面近傍に、ｐ型不純物をイオン注入する。このときに、同時に、ｎＭＯＳＦＥＴ１０を形成する方には、レジスト膜３を設けておく。ここで、不純物としては、Ｂ、Ｇａ、Ｉｎ等を挙げることができる。このときに、Ｂのイオン注入は、例えば、加速電圧約１ｋｅＶ、ドーズ量約１×１０１４ｃｍ−２〜約１×１０１６ｃｍ−２の条件とする。
FIG. 10 is a schematic diagram showing ion implantation of impurities for forming the second high-concentration impurity layer into the pMOSFET.
In order to form the pMOSFET 20, p-type impurities are ion-implanted in the vicinity of the surfaces of the source / drain 23 and 24. At the same time, a resist film 3 is provided on the side where the nMOSFET 10 is to be formed. Here, B, Ga, In, etc. can be mentioned as an impurity. At this time, the ion implantation of B is performed under the conditions of an acceleration voltage of about 1 keV and a dose of about 1 × 10 14 cm −2 to about 1 × 10 16 cm −2 , for example.
図１１は、ＣＭＯＳＦＥＴのｎ／ｐＭＯＳＦＥＴのそれぞれのソース・ドレインの表面にシリサイド化するための金属を堆積させることを示す図である。
ＳＴＩ３０、ゲート１２をマスクとして、ソース・ドレイン１３、１４にシリサイド化する金属を堆積させる。堆積させるには、ＥＢ蒸着法、ボート蒸着法、スパッタ法等を用いることが可能である。ＣＭＯＳＦＥＴ１の量産性や膜質等を考慮すると、従来他の工程でも広く利用されているスパッタ法を用いることが好ましく、特に超高真空スパッタ法を用いることが好ましい。
堆積させる金属としては、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｔｉ、Ｖ、Ｎｂ等がある。このなかで、Ｎｉ、Ｃｏが好ましい。これらは、低い温度でシリサイド化させることができ、不純物の拡散を防止することができる。
図１２は、ソース・ドレイン領域の表面に堆積させた金属を熱処理することを示す概略図である。加熱処理をしている状態を示す図である。
このときに、加熱することによって、不純物偏析効果によって、Ｓｉ基板２近傍にドーピングしたＡｓ、Ｂ等の不純物が、その直上に析出させているＮｉ等が加熱によってシリサイド化するときに、Ｎｉ等はＳｉ基板２内に界面が移動してゆく。その時に、同時に、直下にある高濃度不純物層１３４、１４４も押し出されながら、シリサイド界面表面に拡がってゆき、更に、薄く急峻な濃度勾配を有する第２の高濃度不純物層１３４、１４４を形成する。この実施例により、平衡状態での固溶限界以上の濃度を有し、深さ方向への幅が５ｎｍ以下である急峻な不純物拡散層を形成することができる。シリサイド化する第２の熱処理条件は、加熱方法は、レーザーアニール、電子ビーム、赤外線、ハロゲンランプ、フラッシュランプアニール等のいずれのアニール装置でも良い。このときに、第２の熱処理条件としては、Ｓｉ基板の表面上をＮ２雰囲気中で、２００〜５００℃、処理時間約１分の条件によるハロゲンランプのＲＴＡ処理とする。これによって、不純物の過大な拡散により第２層目の高濃度不純物層１３４、１４４の膜厚が厚くなるのを防止して、シリサイド電極を形成することができる。
FIG. 11 is a diagram showing that a metal for silicidation is deposited on the surface of each source / drain of the n / pMOSFET of the CMOSFET.
Using the STI 30 and the gate 12 as a mask, a metal to be silicided is deposited on the source / drain 13 and 14. For deposition, EB vapor deposition, boat vapor deposition, sputtering, or the like can be used. Considering the mass productivity, film quality, etc. of CMOSFET 1, it is preferable to use a sputtering method that has been widely used in other conventional processes, and it is particularly preferable to use an ultra-high vacuum sputtering method.
Examples of the metal to be deposited include Ni, Co, W, Mo, Ti, V, and Nb. Of these, Ni and Co are preferable. These can be silicided at a low temperature, and diffusion of impurities can be prevented.
FIG. 12 is a schematic view showing the heat treatment of the metal deposited on the surface of the source / drain region. It is a figure which shows the state which is heat-processing.
At this time, when Ni or the like, such as impurities such as As and B doped in the vicinity of the Si substrate 2 are precipitated by heating due to the impurity segregation effect by heating, is converted to silicide by heating. The interface moves into the Si substrate 2. At the same time, the high-concentration impurity layers 134 and 144 located immediately below are also pushed out and spread to the surface of the silicide interface, and further, the second high-concentration impurity layers 134 and 144 having a thin and steep concentration gradient are formed. . According to this embodiment, a steep impurity diffusion layer having a concentration equal to or higher than the solid solution limit in an equilibrium state and having a width in the depth direction of 5 nm or less can be formed. As the second heat treatment condition for silicidation, the heating method may be any annealing apparatus such as laser annealing, electron beam, infrared ray, halogen lamp, flash lamp annealing. At this time, as the second heat treatment condition, a halogen lamp RTA treatment is performed on the surface of the Si substrate in a N 2 atmosphere at 200 to 500 ° C. for a treatment time of about 1 minute. As a result, it is possible to prevent the second high-concentration impurity layers 134 and 144 from becoming thick due to excessive diffusion of impurities, thereby forming a silicide electrode.
本発明のＣＭＯＳ電界効果トランジスタ１の製造方法で製造されたＣＭＯＳ電界効果トランジスタ１の構造を、図１に示しているが、上記の製造方法によって、シリサイド電極１３２、１４２とＳｉ基板２とのにはシリサイド形成時の不純物偏析現象によってシリサイド化されたＳｉ領域の不純物が界面に偏析し、第２層目の高濃度不純物層１３４、１４４が形成される。上記製造方法により、シリサイド／シリコン界面には不純物追加注入とレーザーアニール法により形成した第１層目の高濃度不純物層１３３、１４３とシリサイド形成時の不純物偏析現象を利用して形成する第２層目の高濃度不純物層１３４、１４４のシリサイド下部に重なり合った２層の急峻な高濃度不純物層１３３、１４３、１３４、１４４を形成したＣＭＯＳＦＥＴ１が形成される。この際、初回に注入する不純物のイオン種は同一種でも、異種でも構わない。 The structure of the CMOS field effect transistor 1 manufactured by the method for manufacturing the CMOS field effect transistor 1 of the present invention is shown in FIG. 1, but the silicide electrode 132, 142 and the Si substrate 2 are formed by the above manufacturing method. In this case, impurities in the Si region silicidated due to the impurity segregation phenomenon at the time of silicide formation segregate at the interface, and the second high-concentration impurity layers 134 and 144 are formed. By the above manufacturing method, the first high-concentration impurity layers 133 and 143 formed by additional impurity implantation and laser annealing at the silicide / silicon interface and the second layer formed by utilizing the impurity segregation phenomenon at the time of silicide formation. A CMOSFET 1 is formed in which two steep high-concentration impurity layers 133, 143, 134, and 144 are formed so as to overlap the silicide portions of the high-concentration impurity layers 134 and 144 of the eyes. At this time, the ion species of the impurity implanted for the first time may be the same or different.
１ ＣＭＯＳＦＥＴ
２ シリコン基板
３ レジスト膜
４ Ａ／Ｃ界面
１０ ｎＭＯＳＦＥＴ
１１ ｐ−ウェル
１２ ゲート
１２１ ゲート電極
１２２ 酸化膜
１２３ 側壁絶縁膜（サイドウォール）
１２４ チャネル領域
１３ ソース
１３１ 高濃度不純物領域
１３２ シリサイド電極
１３２′ 堆積金属
１３３ 第１層目の高濃度不純物領域
１３４ 第２層目の高濃度不純物領域
１４ ドレイン
１４１ 高濃度不純物領域
１４２ シリサイド電極
１４３ 第１層目の高濃度不純物領域
１４４ 第２層目の高濃度不純物領域
２０ ｐＭＯＳＦＥＴ
２１ ｎ−ウェル
２２ ゲート
２３ ソース
２４ ドレイン
３０ 素子間分離酸化膜（ＳＴＩ）
1 CMOSFET
2 Silicon substrate 3 Resist film 4 A / C interface 10 nMOSFET
11 p-well 12 gate 121 gate electrode 122 oxide film 123 side wall insulating film (side wall)
124 channel region 13 source 131 high concentration impurity region 132 silicide electrode 132 ′ deposited metal 133 high concentration impurity region of the first layer 134 high concentration impurity region of the second layer 14 drain 141 high concentration impurity region 142 silicide electrode 143 first High concentration impurity region 144 of the second layer 144 High concentration impurity region 20 of the second layer pMOSFET
21 n-well 22 gate 23 source 24 drain 30 inter-element isolation oxide film (STI)
Claims (3)
前記ソース・ドレイン領域を形成する工程は、 The step of forming the source / drain region includes:
前記半導体基板にイオン注入を行うことにより、前記半導体基板表面にアモルファス層を形成する工程と、 Forming an amorphous layer on the surface of the semiconductor substrate by performing ion implantation on the semiconductor substrate;
前記アモルファス層に第１不純物を注入する工程と、 Injecting a first impurity into the amorphous layer;
第１熱処理により、前記第１不純物層を前記アモルファス層の底部に偏析させて第１不純物層を形成する工程と、 Forming a first impurity layer by segregating the first impurity layer to a bottom of the amorphous layer by a first heat treatment;
前記第１熱処理の後、前記アモルファス層表面に第２不純物を注入する工程と、 After the first heat treatment, injecting a second impurity into the amorphous layer surface;
前記第２不純物を注入する工程の後、前記アモルファス層上に高融点金属を堆積させる工程と、 Depositing a refractory metal on the amorphous layer after implanting the second impurity;
第２熱処理により、前記高融点金属と前記半導体基板とを反応させてシリサイド電極を形成するとともに、前記第２不純物を前記第１不純物層内に移動させる工程と、を有する A step of reacting the refractory metal with the semiconductor substrate by a second heat treatment to form a silicide electrode and moving the second impurity into the first impurity layer.
ことを特徴とする電界効果トランジスタの製造方法。 A method of manufacturing a field effect transistor.
ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。 The method of manufacturing a field effect transistor according to claim 1.
ことを特徴とする請求項１又は２に記載の電界効果トランジスタの製造方法。 The method of manufacturing a field effect transistor according to claim 1 or 2, wherein
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